数字逻辑 Digital logic

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主讲陈利学主讲陈利学第十二讲第十二讲

时序逻辑电路设计

数字逻辑 College of Computer Science, SWPU

本讲主要内容本讲主要内容DD 触发器触发器JKJK 触发器触发器TT 触发器触发器


DD 触发器的定时参数触发器的定时参数传播延迟（传播延迟（ CLKCLKQQ ））

tpLH(CQ)

tpHL(CQ)

tsetup

建立时间 thold 保持时间

建立时间（输入信号先于时钟到达的时间）保持时间（有效时钟沿后输入信号保持的时间）

D

CLK

Q


CLK

Q

QL

D

利用与非门传输门实现 —— 主从结构具有预置和清零端的正边沿具有预置和清零端的正边沿 DD 触发触发器器PR_L

CLR_L PRD Q CLK Q

CLR

PR （ preset ）、 CLR （ clear ）相当于： S （ set ）、 R （ reset ）

通常用于初始化电路状态、测试等


具有预置和清零端的正边沿 D 触发器时序图CLK

PR_L

CLR_L

QL


2 选 1多路复用器

具有使能端的具有使能端的 DD 触发器触发器

D Q CLK Q

DEN

CLK

QQL

EN 有效（ =1 ）选择外部 D 输入EN 无效（ =0 ）选择触发器当前的输出

D QEN CLK Q

逻辑符号


等效电路等效电路D

Q

QSET

CLR

Dinenclkres

Dout


VHDL Code for DffVHDL Code for DffENTITY example3 ISPORT( din, Clk, Res, en : IN std_logic;

dout : OUT std_logic);END example3;ARCHITECTURE RTL OF example3 ISBEGIN

PROCESS(res,clk)BEGIN

IF (res = ‘1’) THEN dout <= ‘0’; ELSIF (clk’event AND clk=‘1’)

IF (en = ‘1’) THEN dout <= din;ELSE dout <= dout;END IF;

END IF; END PROCESS;END RTL;


扫描触发器扫描触发器功能表：

D Q CLK Q

DTE

CLK

QQLTI

TE = 0 正常操作 Q=D TE = 1 进入测试模式测试使能端

测试输入端

D TETI CLK

Q

Q

逻辑符号


TE = 0 正常操作 TE = 1 进行测试

每个触发器的输出端 Q 都与后一个触发器的 TI 端连接 TIN 端扫入一组测试向量（需若干个时钟触发沿）再经过若干个时钟的正常操作（ TE=0 ）可以在 TO 端观察（扫出）电路的新状态

TIN

CLKTE

TO


主从式主从式 S-RS-R 触发器触发器

S QCR Q

S QCR Q

C

S

R

Q

QN

SCR

QQ

回顾：有使能端的 S-R 锁存器 C 的有效电平期间，输入直接改变触发器的状态输入信号需要遵守约束条件

希望输出在一个时钟周期内只变化一次—— 采用主从结构


亚稳态主锁存器输出

主从式主从式 S-RS-R 触发器的内部时序触发器的内部时序

暂时忽略延迟时间等动态特性

C

亚稳态


亚稳态

是不是边沿触发？？C

亚稳态虽然输出在一个时钟周期只可能变化一次但不能算是边沿触发


主从式主从式 J-KJ-K 触发器触发器消除主从 S-R 触发器存在的约束条件利用反馈消除主从 S-R 触发器存在的约束条件

Qn+1 = S + R’·QS·R = 0 （约束条件）

主从 S-R 触发器特征方程

S QCR Q

C

S

R

Q

QL

S QCR Q

S = J·Q’R = K·Q总满足 S·R=0

JK

C


主从式主从式 J-KJ-K 触发器触发器消除主从 S-R 触发器存在的约束条件利用反馈消除主从 S-R 触发器存在的约束条件

Qn+1 = S + R’·QS·R = 0 （约束条件）

主从 S-R 触发器特征方程

S = J·Q’R = K·Q总满足 S·R=0

Qn+1 = S + R’·Q = J·Q’ + (K·Q)’·Q = J·Q’ + (K’+Q’)·Q = J·Q’ + K’·Q

主从 J-K 触发器特征方程

Q —— 当前状态（原态、现态）Q* —— 下一状态（新态、次态）

Q* = J·Q’ + K’·Q

Q* = S + R’·Q


J K Q0 0 0 11 01 1

保持清 0置 1翻转

功能表

JCK

Q

Q

逻辑符号

C

J

Qm

Q

K01

C=1 期间，J的变化只引起Qm 改变一次

1 箝位

S QCR Q

Q

QL

S QCR Q

JK

C

主从Qm


J K Q0 0 0 11 01 1

保持清 0置 1翻转

功能表

JCK

Q

Q

逻辑符号

C

K

Qm

Q

J 10

C=1 期间J,K 的变化可能引起 Qm的变化，但只能改变一次

0 箝位

S QCR Q

Q

QL

S QCR Q

JK

C

主从Qm


J和 K 输入在 C=1 期间保持不变

每个 C 周期的高电平阶段关心输入端 J 、 K 的变化；每个 C 周期的低电平阶段关心触发器状态 Q 的变化。

01

0

10

00

11

1 1 0


具有多输入端的具有多输入端的 J-KJ-K 触发器触发器S QCR Q

Q

QL

S QCR Q

J2K1

C

主从QmJ1

K2

J = J1J2

K = K1K2


边沿边沿 J-KJ-K 触发器触发器

Q* = D = J·Q’ + K’·Q

时钟上升沿（正边沿）有效不会出现“箝位”现象

JK

CLK

QQL

D QCLK


利用门电路传输延迟时间的边沿利用门电路传输延迟时间的边沿 J-KJ-K触发器触发器

两个与或非门组成基本 RS 触发器门 G3G4 的传输延迟时间大于基本 RS 触发器的翻转时间

2222

时序逻辑电路时序逻辑电路锁存器和触发器锁存器和触发器同步时序分析同步时序分析同步时序设计同步时序设计


内容回顾内容回顾SCR

Q

Q

D Q CLK Q

主从 S-R 触发器S QCR Q

C

S

R

Q

QL

S QCR Q 延迟输出

C 无效时输出变化动态输入指示边沿触发D Q

C QD QC Q

QQN

D

CLK 主从 D 触发器


S QCR Q

Q

QL

S QCR Q

J2K1

C

主从QmJ1

K2

S QCR Q

Q

QL

S QCR Q

JK

C

主从Qm

主从 J-K 触发器


内容回顾内容回顾同样是主从结构，同样是主从结构，

由由 DD 锁存器构成的可以称为边沿锁存器构成的可以称为边沿 DD 触发器触发器由由 S-RS-R 锁存器构成的不能称为边沿锁存器构成的不能称为边沿 S-RS-R 触发器触发器主从结构的主从结构的 J-KJ-K 触发器也不是边沿触发！触发器也不是边沿触发！

（（ 11 箝位和箝位和 00 箝位）箝位）D 触发器的输出： Q* = DS-R 触发器的输出： Q* = S + R’·QJ-K 触发器的输出： Q* = J·Q’ + K’·Q


边沿边沿 J-KJ-K 触发器触发器

Q* = D = J·Q’ + K’·Q

时钟上升沿（正边沿）有效不会出现“箝位”现象

JK

CLK

QQL

D QCLK


TT 触发器触发器在每个时钟脉冲有效沿都会改变状态（翻转）

Q

QT

T （ toggle ）

触发器EN Q

T Q具有使能端的

T 触发器T

Q


利用利用 DD 、、 J-KJ-K 触发器实现触发器实现 TT 触发触发器器利用利用 DD 触发器实现触发器实现

DD ：： Q* = DQ* = D TT ：： Q* = Q’Q* = Q’ D = Q’D = Q’

利用利用 J-KJ-K 触发器实现触发器实现 JKJK ：： Q* = J·Q’ + K’·QQ* = J·Q’ + K’·Q TT ：： Q* = Q’Q* = Q’ J = K = 1J = K = 1

TQQN

D Q CLK Q

TQ

QN

J QCLK

K Q

1


具有使能端的 T 触发器的可能电路

T ： Q* = EN·Q’ + EN’·Q

01

EN维持 Q翻转 Q’

Q* 功能表

JK ： Q* = J·Q’ + K’·Q

D ： Q* = D


其他结构的触发器其他结构的触发器维持阻塞结构

利用门电路传输延迟时间的边沿 J-K 触发器

J

CLK

K QL

Q

PRL

CLRL

CLK

D

Q

QL


锁存器与触发器小结锁存器与触发器小结锁存器和触发器锁存器和触发器—— —— 电平有效和边沿有效的区别电平有效和边沿有效的区别

按照逻辑功能的不同特点，通常可分为按照逻辑功能的不同特点，通常可分为– S-RS-R 触发器（锁存器）触发器（锁存器）– DD 触发器（锁存器）触发器（锁存器）– J-KJ-K 触发器触发器– TT 触发器触发器

每种触发器的功能表特征方程状态图


S-RS-R 触发器（锁存器）触发器（锁存器）SCR

Q

Q

时钟 S-R 锁存器0 00 11 01 1

S R 维持清 0置 10*

Q

功能表

0 00 11 01 1

S R 维持清 0置 11*

Q功能表

主从 S-R 触发器SCR

Q

Q

1 11 00 10 0

SL RL维持清 0置 1

1*

Q 0 1*0

基本 S-R 锁存器S QR Q

（或非门）S QR Q

（与非门）


0 0 00 0 10 1 00 1 11 0 01 0 11 1 01 1 1

S_L R_L1*1*110001

Qn Qn+1

低电平有效 S-R 锁存器状态转移真值表

11 0

001

01

00 01 11 10Qn

S_LR_LQn+1

Q* = S_L’ + R_L·Q = S+ R’·Q约束条件： S_L + R_L = 1 S’+R’=1 S·R=0

特征方程Q* = S+ R’·QS·R=0 （约束条件）


S-RS-R 触发器（锁存器）触发器（锁存器）0 00 11 01 1

S R维持01 1*

Q 功能表

状态图0 1

S=1,R=0

S=0,R=1

S=XR=0

S=0R=X

特征方程Q* = S+ R’·QS·R=0 （约束条件）


J-KJ-K 触发器触发器0 0 00 0 10 1 00 1 11 0 01 0 11 1 01 1 1

J K01001110

Qn Qn+1

状态转移真值表

维持清 0置 1翻转

000 1

1 110

01

00 01 11 10Qn

JKQn+1

特征方程Q* = J·Q’ + K’·Q


J-KJ-K 触发器触发器

0 00 11 01 1

J K维持清 0置 1翻转

Q*

功能表

特征方程Q* = J·Q’ + K’·Q

状态图0 1

J=1,K=X

J=X,K=1

J=XK=0

J=0K=X


状态图

DD 触发器（锁存器）触发器（锁存器）特征方程： Q* = D

0 1D=1

D=0

D=1D=0

有使能端得 D 触发器： Q* = EN·D + EN’·Q


TT 触发器触发器

特征方程： Q* = Q’

QQ

T

有使能端的 T 触发器： Q* = EN·Q’ + EN’·Q

EN Q

T Q

说明：传统中文教材中认为 T 触发器的特征方程为： Q* = T·Q’ + T’·Q


不同类型触发器间的相互转换不同类型触发器间的相互转换利用利用 DD 触发器实现触发器实现

S-RS-R 触发器触发器J-KJ-K 触发器触发器TT 触发器触发器

利用利用 J-KJ-K 触发器实现触发器实现S-RS-R 触发器触发器DD 触发器触发器TT 触发器触发器


关于电路结构和逻辑功能关于电路结构和逻辑功能

同一逻辑功能的触发器可用不同电路结构实现同一逻辑功能的触发器可用不同电路结构实现– 主从结构的主从结构的 DD 触发器、维持阻塞结构的触发器、维持阻塞结构的 DD 触发器触发器

用同一电路结构可做成不同逻辑功能的触发器用同一电路结构可做成不同逻辑功能的触发器– 维持阻塞结构的：维持阻塞结构的： DD 触发器、触发器、 J-KJ-K 触发器触发器

电路构成的不同形式下一状态 Q* 与现态 Q 及输入之间在稳态下的逻辑关系


动态参数动态参数—— —— 保证触发器在工作时能可靠翻转保证触发器在工作时能可靠翻转

锁存器的动态参数锁存器的动态参数– 输入信号宽度：输入信号宽度： ttWW ≥≥ 2t 2tpdpd

– 传输延迟时间：传输延迟时间： ttPLHPLH / t / tPHLPHL

从输入信号到达，到触发器输出新态稳定建立从输入信号到达，到触发器输出新态稳定建立与非：与非： ttPLHPLH = t = tpdpd 、、 ttPHLPHL = 2t = 2tpdpd

或非：或非： ttPLHPLH = 2t = 2tpdpd 、、 ttPHLPHL = t = tpdpd

说明：说明： ttpdpd 表示一个门的延迟时间表示一个门的延迟时间


触发器的动态参数触发器的动态参数建立时间建立时间 ttsetset

– 输入信号应先于时钟信号到达的时间输入信号应先于时钟信号到达的时间保持时间保持时间 ttholdhold

– 时钟信号到达后，输入信号需要保持的时间时钟信号到达后，输入信号需要保持的时间最高时钟频率最高时钟频率 ffmaxmax

– 为保证触发器可靠翻转，时钟脉冲必须满足的参数为保证触发器可靠翻转，时钟脉冲必须满足的参数传输延迟时间传输延迟时间 ttpHLpHL/t/tpLHpLH

– 从时钟脉冲触发边沿算起，到触发器建立起新状态从时钟脉冲触发边沿算起，到触发器建立起新状态

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