第十五章时序逻辑电路分析与设计第一节时序逻辑电路的概述 15.1.1...

电路与电子技术基础


第十五章时序逻辑电路分析与设计

第十五章时序逻辑电路分析与设计第一节时序逻辑电路的概述 15.1.1 时序逻辑电路的特点 15.1.2 时序逻辑电路的功能描述方法 15.1.3 时序逻辑电路的分类第二节时序逻辑电路的分析第三节计数器 15.3.1 异步计数器 (Asynchronous Counter) 15.3.2 同步计数器第四节寄存器和移位寄存器 15.4.1 寄存器 (Register) 15.4.2 移位寄存器 (Shift Register) 第五节时序逻辑电路设计 15.5.1 采用小规模集成电路设计同步时序逻辑电路 15.5.2 采用小规模集成电路设计异步时序逻辑电路 15.5.3 采用中规模集成电路实现任意模值计数 ( 分频 )器




第一节时序逻辑电路概述1. 时序逻辑电路特点在时序逻辑电路中，输出信号不仅与当前的输入有关，而且与电路原来的状态有关。

X(x1,x2,…,xi) Z(z1,z2,…,zj)

Y(y1,y2,…,yl) W(w1,w2,…,wk)

组合逻辑电路

存储电路

2. 时序逻辑电路功能描述方法时序逻辑电路特点表明：电路当前的输出除与输入有关外还与电路的状态有关。而电路的状态是靠触发器记忆的，因此，描述触发器的方法也适合时序逻辑电路。




② 状态转移表反映时序电路输出 Z(tn) 、次态 Y(tn+1) 与输入信号 X(tn) 和现态 Y(tn) 之间对应值表格叫做状态转移表。③ 状态转移图反映时序逻辑电路状态转移规律及输入、输出取值情况的几何图形。④ 时序图（工作波形图）用波形描述输入信号、输出信号、电路状态等取值在时间上的对应关系。

存储电路状态方程

存储电路激励函数电路输出函数表达式

)(),()()(),()()(),()(

1 nnn

nnn

nnn

tYtWHtYtYtXGtWtYtXFtZ

① 逻辑方程




1

l

w

w

1

n

x

x1

k

z

z

1

j

y

y

Mealy 型时序电路

组合逻辑电路

存储电路

1... lw w

1

n

x

x

1

j

y

y

1

k

z

z

Moore 型时序电路

组合逻辑电路

存储电路

组合电路

3. 时序逻辑电路分类① 按状态改变方式同步时序逻辑电路与异步时序逻辑电路。② 按输入与输出关系米里型：输出信号不仅取决于输入，而且还取决于存储电路状态；摩尔型：输出信号仅仅取决于存储电路。




第二节时序逻辑电路分析

给定电路

驱动方程

输出方程

时钟方程

状态方程

计

算

说明逻辑功能

触发器特征方程注意 CP

的有效沿

状态转移表

状态图

时序图

第一步第二步第三步第四步

特别是对异步时序逻辑电路




解：按上述分析步骤分析① 写时钟方程、驱动方程和输出方程时钟方程： CP1=CP2=CP驱动方程：

例：试分析如图所示的同步时序逻辑电路

Q2 Q1 Z

CP

X

2 D2

1 D1

&

≥1

nnnn QQXQQXD

XD

12122

1

输出方程： nn QXQZ 12

② 求状态方程：D 触发器的特征方程为 Q1

n=D ，所以状态方程为：

XQ

QQXQn

nnn

11

121

2

③ 根据状态方程、输出方程列出状态转移表、画出状态转移图或时序图。

X/Z0/0 1/0 1/0

0/0 0/0 1/1 0/0 1/0

00 01

11 10

现态Q2

nQ1n

次态 / 输出 (Q2n+1Q1

n

+1/Z)

X=0 X=1

0 0

0 1

1 0

1 1

00/0

10/0

00/0

00/0

01/0

01/0

01/0

01/1

CP

X

Q1

Q2

Z

④ 功能说明：每当输入出现“ 101” 序列，输出产生一脉冲信号。




第三节计数器计数器是统计脉冲个数的时序电路。它用于计数、定时、分频及执行数字运算等。计数器除分为同步和异步计数器外；还可以根据计数器功能分为加法计数器、减法计数器和可逆计数器；又可根据计数器长度（模值）分为二进制和非二进制计数器等。

时序逻辑电路分

析

计数器

寄存器

同步二进制计数器同步二—十进制计数器集成同步计数器

异步二进制计数器异步五进制计数器中规模集成异步计数器

同步计数器

异步计数器

寄存器

移位寄存器单向移位寄存器双向移位寄存器中规模集成移位寄存器

串行—并行转换并行—串行转换




CP

Q1

Q2

Q3

Q4

1. 异步计数器异步计数器特别关注触发器的时钟脉冲① 异步二进制计数器

Q4 Q3 Q2 Q1 CP

RD

TFF4

TFF3

TFF2

TFF1

34

23

12

1

QCP

QCP

QCP

CPCP

状态方程为：

341

4

231

3

121

2

11

1

QQQ

QQQ

QQQ

CPQQ

nn

nn

nn

nn

时钟方程为：CP1CP1,CP2CP1

CP1,CP2,CP3

CP1

CP1,CP2

CP1

CP1,CP2,CP3,CP4

CP1

CP1,CP2

CP1

CP1,CP2,CP3

CP1

CP1,CP2

CP1

CP1,CP2,CP3,CP4

0 0 0 10 0 1 00 0 1 10 1 0 00 1 0 10 1 1 00 1 1 11 0 0 01 0 0 11 0 1 01 0 1 11 1 0 01 1 0 11 1 1 01 1 1 10 0 0 0

0 0 0 00 0 0 10 0 1 00 0 1 10 1 0 00 1 0 10 1 1 00 1 1 11 0 0 01 0 0 11 0 1 01 0 1 11 1 0 01 1 0 11 1 1 01 1 1 1

有效时钟Q4n+1 Q3

n+1 Q2n+1 Q1

n+1Q4n Q3

n Q2n Q1

n

输出次态现态




CP

② 异步五进制计数器

CPCPKQQJ

QCPKJ

CPCPKQJ

nn

n

n

33123

1222

1131

,1,

,1,1

,1,

各触发器的激励输入和时钟为：

状态方程为：

CPQQQQ

QQQ

CPQQQ

nnnn

nnn

nnn

3121

3

121

2

131

1

Q3Q2Q

1

000 001 010 110

101

100 011

111

图 14-16 异步五进制计数器状态转移表

RD CP 计数脉冲

1 1 1 1

Q3

Q3 Q2 Q1

1K C1 1JR

3

1K C1 1JR

2

1K C1 1JR

1

Q1

Q2

Q3

CP1,CP2,CP3

CP1,CP3

CP1,CP2,CP3

0 1 00 1 00 0 0

1 0 11 1 01 1 1

偏离现态

CP1,CP3

CP1,CP2,CP3

CP1,CP3

CP1,CP2,CP3

CP1,CP3

0 0 10 1 00 1 11 0 00 0 0

0 0 00 0 10 1 00 1 11 0 0

01234

Q3n+1 Q2

n+1 Q1n+1Q3

n Q2n Q1

n有效时钟

次态现态序号




③ 中规模集成异步计数器以二—五—十进制计数器 74LS290 为例

R0A R0B S9A S9B

CP1 CP0

1 1 1 1 1 1

Q3

Q3 Q2 Q1 Q0

1K C1 1JRD SD

FF3

1K C1 1J RD SD

FF2

1K C1 1J RD SD

FF1

1K C1 1JRD SD

FF0

& &

≥1 ≥1

FF3 ， FF2 ， FF1 构成五进制计数器。 FF0 为一单独 T’ （因为 J=1 ，K=1 ）触发器。两个与非门输出可使各触发器异步清 0 或置 1 。异步清 0 ： R0A=R0B=1 ，且 R9A=R9B=0 时，各触发器 RD 端均为 0 ，使各触发器输出为 0异步置 9 ： R9A=R9B=1 ，且 R0A=R0B=0 时，使触发器 FF0 ， FF3 的 SD

端和触发器 FF1 ， FF2 的 RD 端为 0 ，使 Q3Q2Q1Q0=1001计数： R0AR0B=0 ，且 R9AR9B=0 时，各触发器 RD 和 SD 端均为 1 ，此时电路实现计数功能。

二进制计数：由 CP0 输入计数脉冲， Q0 输出，可完成一位二进制计数五进制计数：由 CP1 输入计数脉冲， Q3 ， Q2 ， Q1 输出。十进制计数：将二、五进制计数器按异步方式串接，不同连接方式可实现不同编码（ 8421BCD 码或 5421BCD 码）的十进制计数。8421BCD 码： CP0 输入计数脉冲， Q0 接 CP1 。5421BCD 码： CP1 输入计数脉冲， Q3 接 CP0 。




1. 同步计数器① 同步二进制计数器

1J Q3

C1 3

1K

&

&

1J Q4

C1 4

1K

&

&

1J Q2

C1 2

1K

1J Q1

C1 1

1K

& Z

CP

RD

同步二进制加法计数器的输出端Q1 Q2 Q3 Q4

nnn

nn

n

QQQKJ

QQKJ

QKJ

KJ

32144

2133

122

11 1

触发器的激励信号为：

将激励信号分别代入 JK 触发器特征方程，得到电路状态方程：

nnnnnnnnnnnnn

nnnnnnnnnn

nnnnnnn

nn

QQQQQQQQQQQQQ

QQQQQQQQQQ

QQQQQQQ

QQ

4321432143211

4

3213213211

3

2121211

2

11

1

)(

)(

输出函数表达式：nnnn QQQQZ 4321 当完成一次循环后输出 Z ， Z 为十六进制进位信

号。




四位二进制加法计数器状态转移表计数脉冲序号 CP

现态次态输出Q4

n Q3n Q2

n Q1n Q4

n+1 Q3n+1 Q2

n+1 Q1n+1 Z

0

1

2

3

4

5

6

7

8

9

10

11

12

13

14

15

0 0 0 0

0 0 0 1

0 0 1 0

0 0 1 1

0 1 0 0

0 1 0 1

0 1 1 0

0 1 1 1

1 0 0 0

1 0 0 1

1 0 1 0

1 0 1 1

1 1 0 0

1 1 0 1

1 1 1 0

1 1 1 1

0 0 0 1

0 0 1 0

0 0 1 1

0 1 0 0

0 1 0 1

0 1 1 0

0 1 1 1

1 0 0 0

1 0 0 1

1 0 1 0

1 0 1 1

1 1 0 0

1 1 0 1

1 1 1 0

1 1 1 1

0 0 0 0

0

0

0

0

0

0

0

0

0

0

0

0

0

0

0

1




同步二进制减法计数器的输出端Q1 Q2 Q3 Q4

1J Q3 C1 3

1K

&

&

1J Q4 C1 4

1K

&

&

1J Q2 C1 2

1K

1J Q1 C1 1

1K

& Z

CP

RD

nnnnnnnnn

nnnnnnn

nnnnn

nn

QQQQQQQQQ

QQQQQQQ

QQQQQ

QQ

432143211

4

3213211

3

21211

2

11

1

nnnnQQQQZ 4321




Q4 1J 4 C1 1K

Q3 1J 3 C1 1K

≥1Q2 1J 2 C1 1K

≥1Q1 1J 1 C1 1K

≥1

加 / 减控制端 M

CP

Z

& & & &1

& & & &

≥1




② 同步二—十进制计数器二—十进制计数器就是按 BCD 码规律计数的计数器，即逢十进一，简称十进制计数器。

1J Q3

C1 3

1K R

&

&

1J Q4

C1 4

1K R

&

&

1J Q2

C1 2

1K R

1J Q1

C1 1

1K R

& Z

CP

&

同步二—十进制加法计数器输出端Q1 Q2 Q3 Q4

nnnn

nnnn

nnn

QKQQQJ

QQKQQJ

QKQQJ

KJ

141234

123123

12142

11 11

，，，

，

nnnnnnn

nnnnnnn

nnnnnn

nn

QQQQQQQ

QQQQQQQ

QQQQQQ

QQ

4141231

4

3123121

3

212141

2

11

1

nnQQZ 14

根据状态方程和输出方程可作出状态转移表和状态转移图。




同步二 --十进制加法计数器状态转移表计数脉冲序号 CP

现态次态输出Q4

n Q3n Q2

n Q1n Q4

n+1 Q3n+1 Q2

n+1 Q1n+1 Z

0

1

2

3

4

5

6

7

8

9

0 0 0 0

0 0 0 1

0 0 1 0

0 0 1 1

0 1 0 0

0 1 0 1

0 1 1 0

0 1 1 1

1 0 0 0

1 0 0 1

0 0 0 1

0 0 1 0

0 0 1 1

0 1 0 0

0 1 0 1

0 1 1 0

0 1 1 1

1 0 0 0

1 0 0 1

0 0 0 0

0

0

0

0

0

0

0

0

0

1

偏离状态

1 0 1 0

1 0 1 1

1 1 0 0

1 1 0 1

1 1 1 0

1 1 1 1

1 0 1 1

1 1 0 0

1 1 0 1

1 1 1 0

1 1 1 1

0 0 0 0

0

1

0

1

0

1




1110/0

1111

/1

1010/0 /0

1100

/1

11011011

/1

0101/0

0110/0

0111/0

1000/0

1001

/1

0100/0

0011/0

0010/0

0001/0

0000

/0

Q4Q3Q2Q1

/Z 有效状态




1 2 3 4 5 6 7 8 9 10

0 1 0 1 0 1 0 1 0 1

0 0 1 1 0 0 1 1 0 0

0 0 0 0 1 1 1 1 0 0

0 0 0 0 0 0 0 0 1 1

CP

Q1

Q2

Q3

Q4

Z

由于计数器是用 JK 触发器构成，而 JK 触发器是下降沿触发，同理第 9 个脉冲下降沿到来时， Z 变成高电平，但此时并不起作用，而是在第 10 个脉冲下降沿到来时起作用。




③ 集成同步计数器 74LS161

1J

C1

1KR

&

&

≥1

&

&

1

1J

C1

1KR

&

&

≥1

&

&

&

1J

C1

1KR

&

&

≥1

&

&

1

&

1J

C1

1KR

&

&

≥1

&

&

1

&

&

&

LD

D0

D1

CP

D2

D3

CR

CTP

CTT

Q0

Q1

Q2

Q3

CO

0 0 0 0D0 D1 D2 D3

保持， CO=0保持计数

0 x x x x x x x x1 0 x x ↑ D0 D1 D2 D3

1 1 0 x x x x x x1 1 1 0 x x x x x1 1 1 1 ↑ x x x x

注： ↑表示触发器上升沿触发

Q0 Q1 Q2 Q3CR LD CTT CTP CP D0 D1 D2 D3

输出输入

74LS161 功能表




第四节寄存器和移位寄存器寄存器常用来暂时存放数据、指令等。除此以外，有时为了处理数据的需要，寄存器的各位数据需要依次移位，具有移位功能的寄存器称为移位寄存器。1. 寄存器

Q3 Q2 Q1 Q0

RD 清零

CP 寄存指令 D3 D2 D1 D0

C1 R 1D

C1 R 1D

C1 R 1D

C1 R 1D

Q3Q2Q1Q0=D3D2D1D0

2. 移位寄存器移位寄存器分为单向移位寄存器和双向移位寄存器。① 单向移位寄存器

并行输出

Q3 Q2 Q1 Q0

串行输入 D

串行输出

FF3 FF2 FF1 FF0 CP

RD

1D C1 R

1D C1 R

1D C1 R

1D C1 R

nn

nn

nn

n

QQQQ

QQ

DQ

21

3

11

2

01

1

10




1 2 3 4 5 6 7 8CP

D 1 0 1 1

Q0 1

Q1 1

Q2 0

Q3 1 0 1 1

1 0 1 1并行输出1 0 1 14

10 1 0 13

10 0 1 02

00 0 0 11

10 0 0 00

输入数码 DQ3 Q2 Q1 Q0移位脉冲 CP

在串行输入端输入数据 1011 ，经过 4 个脉冲时钟，在触发器的输出端可以并行输出数据 1011 ，经 8 个脉冲时钟后，在串行输出端输出数据 1011 。




② 双向移位寄存器

Q0 Q1 Q2 Q3

RD

CP移位脉冲

右移输入DSR 左移输入控制 X DSL

X=1右移； X=0左移

R Q

C1

1D

≥1&

R Q

C1

1D

≥1&

R Q

C1

1D

≥1&

R Q

C1

1D

≥1&

11

1

SLnn

nnn

nnn

nSR

n

DXQXQ

QXQXQ

QXQXQ

QXDXQ

21

3

311

2

201

1

11

0




③ 中规模集成移位寄存器集成移位寄存器的种类较多，从位数看有四位、八位之分；从移位的方向看有单向、双向之分；从输入输出方式分又有并入 / 并出、并入 / 串出、串入 / 串出、串入 / 并出之分等等。以四位双向移位寄存器 74LS194 的逻辑图为例。

CP

DSR

S1

S0

D0 Q0

D1 Q1

D2 Q2

D3 Q3

DSL

CR

1D C1R

& ≥1

1D C1R

& ≥1

1D C1R

& ≥1

1D C1R

& ≥1

1

≥1

1

1

& ≥1

，工作状态。时，清零；当 10 CRCR

DSR 和 DSL 是右移和左移串行数据输入端； D3 ， D2 ， D1 ， D0 是并行数据输入端， Q3 ， Q2 ， Q1 ， Q0 是并行数据输出端。S1 ， S0 是控制端S1S0=00 封锁 CP ，无触发脉冲，各触发器状态保持； S1S0=01 进行右移； S1

S0=10 进行左移； S1S0=11 将数据 D3 ，D2 ， D1 ， D0 存入寄存器。




输出输入

0 0 0 0Q0

n Q1n Q2

n Q3n

a b c d1 Q0

n Q1n Q2

n

0 Q0n Q1

n Q2n

Q1n Q2

n Q3n 1

Q1n Q2

n Q3n 0

Q0n Q1

n Q2n Q3

n

0 x x x x x x x x x1 x x 0 x x x x x x1 1 1 ↑ x x a b c d1 0 1 ↑ x 1 x x x x1 0 1 ↑ x 0 x x x x1 1 0 ↑ 1 x x x x x1 1 0 ↑ 0 x x x x x1 0 0 x 0 x x x x x

Q0n+1 Q1

n+1 Q2n+1 Q3

n+1CR S1 S0 CP DSL DSR D0 D1 D2 D3

74LS194 四位双向移位寄存器功能表

移位寄存器除能对数据进行寄存和移位外，还有其它用途。例如用来乘 2 和除 2 运算；二进制数串 / 并行转换、移位计数器、序列信号发生器等。下面讨论串 / 并、并 / 串转换。




串行—并行转换

并行输出 Q0 Q1 Q2 Q3 Q4 Q5 Q6

转换完成输出

CR

CP 1 1

串行输入 0 1D0D1D2D3D4D5D6

Q0’Q1

’Q2’Q3

’

S1’

CP Ⅰ S0’

DSR D0’D1

’D2’D3

Q0”Q1

”Q2”Q3

”

S1”

CP Ⅱ S0”

DSR D0”D1

”D2”D3

”

1

用两片 74LS194 ，连接如图所示。转换前先送清零脉冲清零。由于 Q3

”=0 ，所以两片 S1 均为 1 ，而 S0 接 1 ， S1S0=11 ，移位寄存器处于并行置数状态。此时各触发器的输出分别为：

0111111632103210 DQQQQQQQQ

此时 Q3”=1 ， S1S0=01 ，移位寄存器开始执行右移操作状态。当第 7

个脉冲结束后， Q3”=0 ， S1S0=11 为下一次串 / 并转换做好准备，同

时 Q3”=0 作为“转换完成”输出信号。




并行—串行转换电路连接如图所示

启动

G2 串行输出 G1

1 1

CP 1 1

1 0 D6 D5 D4 D3 D2 D1 D0

并行输入

Q0’Q1

’Q2’Q3

’

S1’

CP Ⅰ S0’

DSR D0’D1

’D2’D3

Q0”Q1

”Q2”Q3

”

S1”

CP Ⅱ S0”

DSR D0”D1

”D2”D3

”

&&

工作过程简述：当输入启动脉冲（负脉冲），控制端 G2 输出为 1 ，则 S’=S”

=1 ，从而使两个片的 S1S2=11 。在第一个脉冲到来时，两个片进行并行置数，各触发器的输出为

012345632103210 0 DDDDDDDQQQQQQQQ

D0通过 Q3”送串行输出端。

第二个脉冲带来之前，启动信号变为 1 。因为 D0

’=0 ， G1 输出为 1 ， G2 输出为 0 ，则 S1’=S2

”=0 ，两片的S1S0=01 ，移位寄存器通进行右移操作。




第五节时序逻辑电路设计重点介绍同步逻辑电路的设计，对于异步逻辑电路的设计，通过例子说明。1. 采用小规模集成电路设计同步时序逻辑电路① 分析设计要求，建立原始状态图或状态表

设计要求设计要求

原始状态图和原始状态表原始状态图和原始状态表

状态化简状态化简

状态分配状态分配

触发器选型确定激励函数和输出函数

触发器选型确定激励函数和输出函数

消除孤立状态消除孤立状态

画出逻辑电路画出逻辑电路

② 状态化简原始状态中可能包含有相同状态，对状态进行化简可减少状态数，状态数越少所需触发器的个数越少。③ 状态分配触发器的个数 n≥log2N ，其中 N 是状态数状态分配原则： (1) 次态相同，现态相邻 (2) 同一现态，次态相邻 (3) 输出相同的状态代码相邻④选触发器类型，求激励函数和输出函数⑤检查电路能否自启动⑥画逻辑电路




例：设计一个串行数据检测器，要求是在接收到连续 4 个或 4 个以上1 时，输出为 1 ，其它输出为 0 。

0/0 x/F

0/0 0/0 1/0

1/1 0/0 0/0

1/1 1/0 1/0

原始状态图

S

0

S

4

S

1

S

3

S

2

0/0 x/F

0/0 0/0 1/0

1/1 0/0

1/1 1/0

简化状态图

S

0

S

3

S

1

S

2

①建立原始状态图设 S0 为初始状态，由于检测串行数据，所以只有一个输入，当输入 0 时，继续维持初始状态，当输入 1 时，转到下一状态 S1 ，该状态表示收到一个 1 ；在状态 S1 时，收到 0 ，回到初始状态，收到 1 进入下一状态 S2 ， S2 表示收到两个1 ，依次类推得到原始状态图如。

② 状态化简由原始状态图的原始状态表 x

0 1

S0

S1

S2

S3

S4

S0/0 S1/0

S0/0 S2/0

S0/0 S3/0

S0/0 S4/1

S0/0 S4/1

由原始状态表可以看到有两个状态对应的次态和输出完全相同，它们是等价状态，可以合并为一个状态。根据合并后的状态表可以画出简化后的状态转移图如图所示。




③ 状态分配经状态简化后，共有四个状态，我们必需给每个状态分配编码，分配原则如前所述。则 S0=00 ，（现态，同一现态，次态相邻，次态）S1=01 ，（现态，次态相同，现态相邻，次态） S2=11 ，（现态，同一现态，次态相邻，次态） S3=01④选触发器，列激励函数和输出函数若选用 JK 触发器，则得到 JK 触发器的激励表和输出函数表

输入现态次态激励函数输出x Q2

n Q1n Q2

n+1 Q1n+1 J2 K2 J1 K1 F

0

0

0

0

1

1

1

1

0 0

0 1

1 1

1 0

0 0

0 1

1 1

1 0

0 0

0 0

0 0

0 0

0 1

1 1

1 0

1 0

0 x 0 x

0 x x 1

x 1 x 1

x 1 0 x

0 x 1 x

1 x x 0

x 0 x 1

x 0 0 x

0

0

0

0

0

0

0

1

nn

nnn

n

QxQF

QxQxKQxJ

xKxQJ

12

22121

212

,

,

F

x

Q1 Q2

CP

1J

CP 1K 1

& 1J

CP 1K 2

&

& 1

& 1

⑤ 画出逻辑电路



第十五章时序逻辑电路分析与设计例：试用 JK 触发器设计一个模 6 加法同步计数器。解： ①建立原始状态图。由于模 6 计数器需要 6 个状态，因此，无需化简

/0 /0

/1 CP/Y /0

/0 /0

S

0

S

4

S

1

S

3

S

2

S

5

② 状态分配。因为 N=6 ， n≥log2N （当 N=4时， n=2 ，当 N=8 时 n=3 ），取 n=3 ，即需要 3 个触发器，由于是加法计数器，所以状态变化规律是： S0=000 ， S1=001 ， S2=010 ，S3=011 ， S4=100 ， S5=101状态表如表所示：现态次态输出

Q3n Q2

n Q1n Q3

n+1 Q2n+1 Q1

n+1 Y

0 0 0

0 0 1

0 1 0

0 1 1

1 0 0

1 0 1

0 0 1

0 1 0

0 1 1

1 0 0

1 0 1

0 0 0

0

0

0

0

0

1

③ 求状态方程、激励函数和输出方程。求状态方程的目的是为了求触发器的驱动方程，因此在圈选卡诺图时应预先考虑这点，使圈选的结果中尽量包含如下形式（因为用 JK 触发器）

ni

n

ini QQQ ____1




xx011

Q3n+1

01000

10110100

Q2nQ1

n

Q3n

xx001

Q2n+1

10100

10110100

Q2nQ1

n

Q3n

xx011

Q1n+1

10010

10110100

Q2nQ1

n

Q3n

nnnnnnnnn QKQQJQQQQQQ 13123313121

3 ,

nnnnnnnnn QKQQJQQQQQQ 12132212131

2 ,

1,1 1111

1 KJQQnn

xx101

Y

00000

10110100

Q2nQ1

n

Q3n

nnQQY 13




Y 1 Q3 Q2 Q1

RD

CP

1J

3 CP

R 1K

& 1J

2 CP

R 1K

& 1J

1 CP

R 1K

&&

例 14-4 试用 JK 触发器设计一个 8421码异步五进制计数器。

1/0 1/0

1/1 N/C0 1/0

1/0

000 001

011

010

100

采用小规模集成电路设计异步时序逻辑电路

解：⑴作状态图

现态次态 J ， K ， CP 与 C0

Q2n Q1

n Q0n Q2

n+1 Q1n+1 Q0

n+1 J2 K2 CP2 J1 K1 CP1 J0 K0 CP0 C0

0 0 0

0 0 1

0 1 0

0 1 1

1 0 0

0 0 1

0 1 0

0 1 1

1 0 0

0 0 0

0 x 1

0 x 1

0 x 1

1 x 1

x 1 1

x x 0

1 x 1

x x 0

x 1 1

x x 0

1 x 1

x 1 1

1 x 1

x 1 1

0 x 1

0

0

0

0

1

(2)列激励表




如何确定 J 、 K 和 CP呢？其原则是：①触发器状态需要改变时必须加入时钟脉冲；②兼顾各 J 、 K 和 CP 端逻辑表达式的简化。若触发器不需翻转，可使触发器的 CP=0 ，在触发脉冲为 0 时， J 、 K 为任意值触发器都不会翻转— J 、 K 可取任意逻辑量作为无关项处理，这会有利于 J 、 K 表达式的化简，但是增加 CP=0项，又不利于 CP项的化简。因此，如果选用多输入端的 JK 触发器，那么应尽可能使计数器电路只有触发器组成，而不要增加过多的组合逻辑电路—附加门电路。按照以上原则将异步五进制计数器的激励表列于表 14-16(a) 。 (3)按激励表，以 Q2n ， Q1

n ， Q0n 为变量求出各触发器 J， K， CP 的逻辑函数CP0 、 CP2 、 K0 、 K1 、 J1 和 K2都为 1 ， C0=Q2

n 。作 J0 、 J2 和 CP1 的卡诺图

xxx01

J0

1xx10

10110100

Q1nQ0

n

Q2n

xxxx1

J2

01000

10110100

Q1nQ0

n

Q2n

xxx01

CP1

01100

10110100

Q1nQ0

n

Q2n

n

nn

n

QCP

QQJ

QJ

01

012

20




(4) 检查电路能否自启动根据上面求出的 J 、 K 和 CP 方程，可写出触发器的状态方程为：

CPQQQ

QKJQQQ

KQQJCPQQQQ

nnn

nnnn

nnnnnn

021

0

011011

1

20122011

2

(11

1

作用下状态翻转）在触发脉冲

现态次态C0 有效时钟

Q2n Q1

n Q0n Q2

n+1 Q1n+1 Q0

n+1

1 0 1

1 1 0

1 1 1

0 1 0

0 1 0

0 0 0

1

1

1

CP0 ， CP1 ， CP2

CP0 ， CP2

CP0 ， CP1 ， CP2

(5)画逻辑电路图 C0 Q2 Q1 Q0

RD

CP

1J

2 CP

R 1K

1J

1 CP

R 1K

1J

0 CP

R 1K

&

第十五章时序逻辑电路分析与设计第一节时序逻辑电路的概述 15.1.1...

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