6.4 同步时序逻辑电路的设计方法6.4.1 简单同步时序逻辑电路的设计 简单时序逻辑电路：是指用一组驱动方程、状态方程和

输出方程完全描述的电路。

设计的一般步骤一、分析设计要求，找出电路应有的状态转换图或状态转换表1. 确定输入 / 输出变量、电路状态数。2. 定义输入 / 输出逻辑状态以及每个电路状态的含义，并将

电路状态顺序进行编号。3. 按设计要求实现的逻辑功能画出电路的状态转换图或列出

状态转换表。二、状态化简 若两个电路状态在相同的输入下有相同的输出，并转向

同一个次态，则称为等价状态；等价状态可以合并。

三、状态编码1. 确定触发器数目。 2n-1 M 2n

2. 给每个状态规定一个 n 位二制代码。（通常编码的取法、排列顺序都依照一定的规律）四、从状态转换图或状态转换表画出次态卡诺图，然后求出

电路的状态方程，驱动方程和输出方程。五、根据得到的驱动方程和输出方程画出逻辑图。六、检查所设计的电路能否自启动。

例：设计一个串行数据检测电路。正常情况下串行的数据不应连续出现 3 个或 3 个以上的 1 。当检测到连续 3 个或 3 个以上的 1 时，要求给出“错误”信号。

一、首先进行逻辑抽象，建立电路的状态转换图• 取输入数据为输入变量，用 A 表示；取检测结果为输出变量，用 Y 表

示；• 设电路没有输入 1 之前状态为 S0 ，输入一个 1 状态为 S1 ，输入两个 1

状态为 S2 ，输入 3 个以上 1 状态为 S3 二、状态化简

等价状态：若两个电路状态在相同的输入下有相同的输出，并且转向同一个次态，则称这两个状态为等价状态。

观察发现： S2 、 S3 是等价状态

S0 S1

S3 S2

1/0

1/0

1/1

0/0

0/0

0/0

1/1

0/0

三、规定电路状态的编码取 n=2 ，取 Q1Q0 的 00 、 01 、 10 为 S0 、 S1 、 S2 ；

011* AQAQQ 010* QQAQ 1AQY

四、填写次态卡诺图，且化简得到状态方程

五、选用 JK 触发器，求方程组

110

11011

)(

)(*

AQQAQ

QQAQAQQ

0010 1)(* QQQAQ

011* AQAQQ 010* QQAQ 1AQY

六、画逻辑图

七、检查电路能否自启动

1101 QQ

能自启动

将无效状态 代入状态方程和输出方程计算，得到将无效状态 代入状态方程和输出方程计算，得到A=1A=1 时次态转为时次态转为 1010 、输出为、输出为 11 ；； A=0A=0 时次态转为时次态转为 0000 、输出为、输出为 00 。。

6.4.2 复杂时序逻辑电路的设计

采用层次化结构设计方法自顶向下

自底向上

无论哪一种做法，首先都需要将整个电路逐级划分为若干比较简单的、容易实现的功能模块，每个模块实现一定的逻辑功能。

在比较复杂的时序逻辑电路中，通常还必须设计一个控制电路，用来控制这些模块电路按照规定的时序运行。通常把这种含有控制模块的数字电路称为数字系统。

一般用自底向上的方法设计，则用已有的标准化中、小规模集成电路完全可以实现每一个底层模块的功能。

例 6.4.3 设计一个简单的电子钟，要求以十进制数显示时、分、秒，并具有时、分、秒校准功能。

解：根据设计要求，首先将电子钟划分为计时电路、显示电路和计时 / 校准控制电路三个顶级模块。

将计时电路划分为秒计数器、分计数器和时计数器三个下一级模块。

将显示电路划分为秒显示、分显示和时显示三个下一级模块。

6.5 时序逻辑电路中的竞争—冒险现象 分为两类：

* 由组合逻辑电路的竞争—冒险所引起。产生的输出脉冲噪声不仅影响整个电路的输出，还可能使存储电路产生误动作。

* 如果存储电路中触发器的输入信号和时钟信号在状态变化时配合不当，也可能导致触发器误动作。

补充：移位寄存器型计数器

一般结构：1DC1

FF1

Q1 1DC1

FF2

Q2 1DC1

FF3

Q3 1DC1

FF4

Q4

反 馈 逻 辑 电 路

D1

CP反馈函数：D1 = F （ Q1 ， Q2 ，… Qn ）

反馈函数不同，电路循环输出的状态也就不同。（一）环形计数器

1、电路结构

2、反馈函数 D1 = Qn

1DC1

FF1

Q1 1DC1

FF2

Q2 1DC1

FF3

Q3 1DC1

FF4

Q4D1

CP

3、状态转换图

0000

1111

1010

0101

(a) (b) (c) (d) (e)

(Q1Q2Q3Q4)

若取 (a)为有效循环，则 (b)—— (e) 就为无效循环。(a)的循环长度为 n=4, (n是触发器的位数）从状态转换图知，此电路不能自启动。接入适当的反馈逻辑电路，可以将电路修改为能够自启动的电路（从略）。

1000 0100

0001 0010

1100 0110

1001 0011

1110 0111

1101 1011

顺序脉冲发生器可以产生顺序脉冲，也称节拍脉冲。

当环形计数器工作在每个状态中只有一个 1的循环状态时，它就是顺序脉冲发生器。

结构简单，不必附加译码电路。但使用的触发器数目较多， 4个顺序脉冲用了 4个触发器，利用率较低。

（二）扭环形计数器

1、电路结构

2、反馈函数

3、状态转换图

若取 (a)为有效循环，则 (b)为无效循环。 (a)的循环长度为 2n。 在 (a) 循环状态中，由于电路每次状态转换时，只有一位触发器改变状态，因而将电路状态译码时不会产生竞争—冒险现象。此电路不能自启动。接入适当的反馈逻辑电路，可以将电路修改为能够自启动的电路（从略）。

D1 = Qn （ a) (b)

1DC1

FF1

Q1 1DC1

FF2

Q2 1DC1

FF3

Q3 1DC1

FF4

Q4D1

CP

0000 1000

0001 1110

1100

11110011 0111

1010 1101

0100 1011

0110

01011001 0010

（三）最大长度移位寄存器型计数器1、最大长度

循环长度为 2n-1 （除 0以外）

2、一般电路结构

3、举例（以 n=3 为例）1）电路结构

1DC1

FF1

Q1 1DC1

FF2

Q2 1DC1

FFn

QnD1

CP…

…

…

反馈逻辑=1

=1

1DC1

FF1

Q1 1DC1

FF2

Q2 1DC1

FF3

Q3D1

CP3）状态转换图

(Q1Q2Q3)001 100 010 101

011 111 110 000

4）此电路不能自启动。接入适当的反馈逻辑电路，能够使电路自启动（略）。

D1=Q2⊕Q32）反馈函数

4、常用 3~12位最大长度移位寄存器式计数器的反馈函数5、伪随机序列发生器

最大长度移位寄存器式计数器又称为 m 序列发生器或伪随机序列发生器，它除了作计数器以外，还可用于产生具有固定循环规律的脉冲序列。

寄存器的位数 反馈函数D1=Q2⊕Q33

4

5

6

7

8

9

10

11

12

D1=Q3⊕Q4

D1=Q3⊕Q5

D1=Q5⊕Q6

D1=Q6⊕Q7

D1=Q2⊕Q3⊕Q4⊕Q8

D1=Q5⊕Q8

D1=Q7⊕Q10

D1=Q9⊕Q11

D1=Q6⊕Q8⊕Q11⊕Q13

在最大长度移位寄存器式计数器的基础上，经过简单的修改可以得到计数长度小于 2n-1的大部分计数器。

本章内容小结1 ．时序逻辑电路的特点；任一时刻输出状态不仅取决于当时的输入信号，

还与电路的原状态有关。因此时序电路中必须含有存储器件。

4 ．同步时序逻辑电路的设计步骤一般为：设计要求→最简状态表→编码表→次态卡诺图→驱动方程、输出方程→逻辑图→ 检测自启动。

2 ．描述时序逻辑电路逻辑功能时，需要用驱动方程、状态方程和输出方程三个方程进行描述。也可以用状态转换表、状态转换图和时序图描述。

3 ．时序逻辑电路的分析步骤一般为：逻辑图→时钟方程（异步）、驱动方程、输出方程→状态方程→状态转换表、状态转换图或时序图→逻辑功能。

5．计数器是一种简单而又最常用的时序逻辑器件。计数器可分为同步、异步两种；计数器不仅能用于统计输入脉冲的个数，还常用于分频、定时、产生节拍脉冲等。

7 ．寄存器也是一种常用的时序逻辑器件。寄存器分为并行寄存器和移位寄存器两种。移位寄存器分为左移、右移及双向移动等。

6．用已有的 N进制集成计数器产品可以构成 M(任意 )进制的计数器。

学习基本要求 : 1 、掌握时序逻辑电路的分析方法

2 、掌握同步计数器的设计方法

3 、掌握常用时序逻辑器件 ( 集成计数器、移位寄存器 ) 逻辑功能和应用

重点与难点 :

重点： 1、时序逻辑电路的分析

2、同步计数器的设计

重点与难点：用时序逻辑器件构成任意进制计数器

学习要求

作业： P192 6.25