第三章 组合逻辑电路设计第三章 组合逻辑电路设计

§3-1 集成逻辑电路的电气特性§3-2 常用组合逻辑模块

§3-3 组合电路的设计方法

§3-4 险象与竞争

§3-5 小结

组合逻辑电路： 输出仅和当前的输入有关。

§3-3-1 简单组合逻辑设计

§3-3-2 功能分析和函数分解

§3-3-3 改进原电路，实现新功能

§3-3-4 积木块化设计

§3-3 §3-3 组合电路的设计方法组合电路的设计方法

设计：已知功能要求，导出逻辑电路。

§3-3-1 §3-3-1 简单组合逻辑设计简单组合逻辑设计将待设计电路视为一不可分割的整体，用一个真值表或一组逻辑方程来描述电路的逻辑功能，是最基本、最易掌握的方法。

简单组合逻辑设计简单组合逻辑设计 (( 续续 ))

101010

010111

001101

110000

10110100S1S0

AB

B10

B11

0101

1000

10S1S0

A

3.3.2 3.3.2 功能分析和函数分解功能分析和函数分解

例 1 ：用 4 位加法器构成补码变换器：输入原码： S B3B2B1B0 输出补码： S F3F2F1F0

其中 S 为符号位。

功能分析－分解为若干模块－构成逻辑框图；

设计各模块－完成整个电路的设计。自上而下的设计方法。

例 2 ：用 4 位加法器构成加 / 减运算电路：输入无符号原码：

[A] 原 =A3A2A1A0 ， [B] 原 =B3B2B1B0

M=0 时，计算 A+B （无溢出）

M=1 时，计算 A-B

输出原码： S F3F2F1F0 ，

其中 S 为符号位。

设 [A] 原 +[B] 反 =COX3X2X1X0

|A|>|B| 时， CO=1 ， F3F2F1F0=X3X2X1X0 ， S=0

|A|≦|B| 时， CO=0 ， F3F2F1F0= ， S=1

M CO S CI

0 0

0 1

1 0

1 1

0 0

× ×

1 0

0 1

S=M·CO

CI=M·CO

自上而下的设计方法：待设计的电路较复杂时，一次分解后得到

的各 模块还需进一步分解，功能分析和

划分继续一层层地进行，直到所有的模块

均可用已有的标准模块或门电路来实现。

问题： A 和 B 是两个 4 位无符号的二进制数，试设计一个大数

减小数电路，当 A ＞ B 时，输出 A － B ，当 A≤B 时，

输出 B － A 。

§3-3-3 §3-3-3 改进原电路，实现新功能改进原电路，实现新功能例 1 ：用 4 位加法器构成余 3 码到 8421 码的转换器

§3-3-4 §3-3-4 积木块化设计积木块化设计

ΣHA

cox

y

ΣFA

coxiyicii

Σ0

HA

x0

y0

Σ2

FA

x2

y2

c1

Σ1

FA

x1

y1

c0

Σ3

FA

c3x3

y3

c2

四位并行加法器

一位全加器

一位半加器

积木块化设计：用标准模块（积木块）来构成待设计积木块化设计：用标准模块（积木块）来构成待设计

的电路。的电路。

§3-4 §3-4 险象与竞争险象与竞争

险象 ( 毛刺 ) ：电路产生瞬时的错误输出。险象产生的条件：1. 电路的各元件存在传输延迟时间；2. 任何两个输入信号不可能同时发生变化；3. 输入信号的上升时间和下降时间均不为 0 。

静态输出（稳态输出）：输出与输入的关系由电路的

真值表决定的。

§3-4 §3-4 险象与竞争险象与竞争

险象的极性为负： 0 型险象。

险象与竞争险象与竞争

§3-4-1 逻辑竞争与险象

§3-4-2 功能险象

§3-4-3 由 tr 和 tf 引起的险象

§3-4-4 动态险象

§3-4-5 险象的消除

§3-4-1 §3-4-1 逻辑竞争与险象逻辑竞争与险象逻辑竞争： 某一输入信号的变

化沿不同的路径到 达输出端的现象。

逻辑险象： 由逻辑竞争产生的 险象。

临界竞争： 产生险象的竞争。

非临界竞争：不产生险象的竞争。

某一输入变量在表达式中以原变量和反变量的形式同时出现，则该变量的变化将引起逻辑竞争，否则不会引起逻辑竞争。当表达式中其他变量取某种特定值，使表达式简化为 则 X 的变化将引起临界竞争。产生 0 型（ 1 型）险象。

XXFXXF 或

逻辑险象的逻辑险象的表达式判别表达式判别

CBBABCF A C F A B F

0 0 B+B 0 0 C

0 1 B 0 1 1

1 0 B 1 0 C

1 1 B 1 1 C

在 A=C=0 时， B 的变化可能产生 0 型险象。

逻辑险象的卡诺图逻辑险象的卡诺图判别判别 如果在卡诺图中有两个相临的最小项分别被两个相切的卡诺圈包含而未被同一个卡诺圈包含，则输入信号在与这两个最小项对应的组合间变换时将出现临界竞争。最大项情况与此类似。要消除逻辑险象可增加冗余项。

CACBBABC

CBBABCF

))()()()((

))()((

CADBBACBDA

BACBDAF

图 3-4-5 电路测试

《数字设计引论》 §3-4 险象与竞争

图 3-4-6 功能险象

《数字设计引论》 §3-4 险象与竞争

§3-4-2 §3-4-2 功能险象功能险象功能险象：

两个或两个以上的输入信号逻辑上同时变化；实际电路中，由于延时不同而不可能同时变化；当变化前和变化后的输出相同时；变化过程中可能产生功能险象。

011-111-110

1-1-1

011-010-110

1-0-1

000-100-101

0-1-0

§3-4-3 §3-4-3 由由 ttrr 和和 ttff 引起的毛刺引起的毛刺

§3-4-4 §3-4-4 动态险象动态险象

10 ADDAF

000-100-101-111

0-1-0-1

当输入变化前后输出信号的稳定值不同，但输入的变化引起输出交替产生正向和负向的毛刺。

图 3-4-8 例 3-4-3 电路图及卡诺图

《数字设计引论》 §3-4 险象与竞争

§3-4-5 §3-4-5 险象的消除险象的消除加选通信号：

加滤波电容：

§3-4-6 §3-4-6 小结小结一、一般逻辑函数可用 MUX 或译码器实现。

MUX ： 一片MUX 实现单一逻辑函数，常 用卡洛图降维法。

译码器：译码器加与非门 (对应最小项表达 式 ) 、或门 (对应最大项表达式 ) 实

现 多输出函数。

二、充分利用现有的功能模块实现组合逻辑 函数。