3.1 逻辑门电路的外特性3.2 组合逻辑电路分析3.3 组合逻辑电路设计

3.4 设计方法的灵活运用

3.6 计算机中常用的组合逻辑电路设计

第3 章 组合逻辑电路

3.5 组合逻辑电路的险象

3.1 逻辑门电路的外特性

TTL （ Transistor-Transistor-Logic ）门 ： 用晶体管制作。 特点：速度快、负载能力强， 功耗较大、集成度低。

MOS（Metal-Oxide- Semiconductor ）门 ： 用“金属－氧化物－半导体”绝缘栅场效管制作。 特点：集成度高、功耗低， 速度较慢、负载能力较弱。

实现基本逻辑运算和复合逻辑运算的单元电路称为逻辑门。按制作材料分为：

目前， MOS 门电路的性能得到极大的提高，大规模、超大规模集成电路一般采用 MOS 工艺制造。

TTL 门

CMOS 门

超大规模 MOS集成电路

3.1.1 简单逻辑门电路简单逻辑门电路指或门、与门及非门电路，也称基本逻辑门。

逻辑门由两种 MOS 管构成： NMOS 管、 PMOS 管

G

D

S

G

D

S截止

G

D

S

BN

加高电平

加低电平

+++++

+

+

-----

-

-

NMOS 管：

NMOS 管的符号 G 栅极 D 漏极 S 源极 BN 衬底

栅极加高电平，漏极与源极间导通， D-S 相当于接通的开关

栅极加低电平，漏极与源极间截止， D-S 相当于断开的开关

PMOS 管：

PMOS 管的符号 G 栅极 S 源极 D 漏极 BN 衬底

栅极加低电平，源极与漏极间导通， D-S 相当于接通的开关

栅极加高电平，源极与漏极间截止， D-S 相当于断开的开关

G

D

S

G

D

S

截止

G

D

S

BP

加高电平

加低电平

+

+

-

-

VDD

VDD VDD

-----

+++++

1. 非门电路

T5

T6

VDD

T5

FA

VDD

T6

A （H）

VDD

T5

T6

++++

----

A （L）

F （H）

F （L）

--

++

用 NMOS 管和PMOS 管互补组成的 CMOS 非门电路。 A 为输入端， F为输出端。

输入为高电平时的等效电路。 T6 截止， T5 导通。结果输出端经 T5

接“地”， F 为低电平。

输入为低电平时的等效电路。 T5 截止， T6 导通。结果电源经 T6 传到输出端， F 为高电平 。

FFF

A AA

1

A F

0 1

1 0

F A

非门的真值表 非门的逻辑表达式 非门的逻辑符号

2. 或门电路

CMOS 或门电路 A=1、 B =0 时的等效电路

+ ≥ 1

FFF

A AA BBB

T3

T1

B

AT4

T2

T5

T6

Fp

VDD

T3

T1

B=0

A=1 T4

T2T5 T6

F=1p=0

VDD

1

非门

串联

并联

F A B

或门的真值表 或门的逻辑表达式 或门的逻辑符号

A B F

0 0 0

0 1 1

1 0 1

1 1 1

3. 与门电路

T3

T1

B

A

T4

T2T5

T6

F

p

VDD

非门串联

并联

&

FFF

A AA BBB

与门的逻辑符号

A B F

0 0 0

0 1 0

1 0 0

1 1 1

与门的真值表 与门的逻辑表达式

F = A B

3.1.2 复合逻辑门电路 将常用的复合运算制成集成门电路，称为复合逻辑门电路。 1. 与非门电路

&

FFF

A AA BBB

F AB

与非门的逻辑符号与非门的

逻辑表达式

A B F

0 0 1

0 1 1

1 0 1

1 1 0

与非门的真值表

或非门的逻辑符号或非门的

逻辑表达式

A B F

0 0 1

0 1 0

1 0 0

1 1 0

或非门的真值表

+ ≥ 1

FFF

A AA BBB

2. 或非门电路

F A B

与或非门的逻辑符号与或非门的逻辑表达式

3. 与或非门电路

F AB CD

A B C D

F F

≥1

F

A B C D A B C D

+&

4. 异或门、同或门 F

A B

=1

BA

F F

BA

F

A B

=

BA

F F

BA

同或门逻辑门符号

异或门逻辑表达式 异或门逻辑门符号

同或门逻辑表达式

F A B

F A B

“ 同或”实际上是“异或”之非，因此，“同或”逻辑也叫“异或非”逻辑，其逻辑功能可用“异或”门和“非”门来实现，故“同或”门电路很少用到。

5 ．三态门 三态门有三种输出状态：低阻抗的 0 、 1 状态、高阻抗状态。

VDD

FAFA

E

＆1

≥1

G1

G2

E

三态门电路 三态门逻辑符号 三态门真值表

E A G1 G2 F

0 0 1 1 0

0 1 0 0 1

1 0 1 0 高阻态1 1 1 0 高阻态

当 E = 0时 ， F = A 。表示数据可以从输入端传向输出端。 当 E =1 时，无论 A 为何值，上管和下管均为截止，输出端呈高阻态。输入端与输出端被隔离。

三态门通常用于多路数据的切换。

3.1.3 门电路的主要外特性参数 开门电平 VON 与关门电平 VOFF

输出高电平 VOH 与输出低电平 VOL

扇入系数 Nr

扇出系数 Nc

VON: 使输出达到标准低电平时，应在输入端施加的最小电平值；VOFF: 使输出达到标准高电平时，应在输入端施加的最大电平值。VON 与 VOFF 的差距越大，抗干扰能力越强，但所需驱动信号的幅度越大。

VOH ：输入端接低电平、输出端开路时，器件输出的实际电平值；VOL ：输入端接高电平、输出端开路时器件输出的实际电平值。

Nr: 器件的输入端数目。一般为 1 ～ 5 ，最多不超过8 。若器件的输入端不够，可采取级联的方式扩展；若器件有多余的输入端，则应在保证所需逻辑功能的前提下，将多余的输入端接“地”或接高电平。

Nc ：输出端最多能驱动其它同类门的输入端的个数。标准 TTL 门为8 。

平均时延 tPD

tPD ：信号通过实际逻辑门时，输出信号滞后于输入信号的平均时间。

tPHLtPLH

A

F

1A F

50%

50%

1( )

2PD PHL PLHt t t

从输入波形上升沿的 50 ％处，到输出波形下降沿的 50 ％处之间的时间间隔定义为前沿延迟 tPLH ，定义 tPHL 为类似的后沿延迟，则平均时延为：

平均时延反映了门电路的工作速度。

3.1.4 正逻辑与负逻辑负逻辑：用高电平 H 表示逻辑值“ 0” ，用低电平 L 表示逻辑值“ 1” 。 问题：正逻辑下的与门 ，在负逻辑下是什么门？

A B F

L L L

L H L

H L L

H H H

＆A

BF

A B F

0 0 0

0 1 0

1 0 0

1 1 1

A B F

1 1 1

1 0 1

0 1 1

0 0 0

与门电路 用电平表示与门的功能。 注意：不管是正逻辑还是负逻辑，电平关系是一样的。

用正逻辑描述与门的逻辑功能，结果为与运算。

用负逻辑描述“与门”的逻辑功能。结果为或运算。

结论：正逻辑下的与门 ，在负逻辑下却实现或逻辑运算。

照此分析，可得如下结论：• 正逻辑下的或门 ，在负逻辑下实现与运算；• 正逻辑下的非门 ，在负逻辑下仍然实现非运算。 为便于区分采用何种逻辑，在逻辑符号的输入端上加一个小圆圈表示负逻辑下的门电路符号。 常用逻辑门的正逻辑和负逻辑符号如下：

正逻辑 负逻辑≥1 或门 与门＆

＆ 与门 或门≥1

＆ 与非门 ≥1 或非门

≥1 或非门 ＆ 与非门

=1 异或门 = 同或门

3.2 组合逻辑电路分析 3.2.1 逻辑电路的基本特点

组合逻辑电路主要由门电路构成。在电路中，任何时刻的输出仅仅取决于该时刻的输入信号，而与这一时刻输入信号作用前电路原来的状态没有任何关系，其电路模型可表示为图 3-18 ，该电路模型用函数式表示为式（ 3-3 ）。

 

),,,(

),,,(

),,,(

11011

11011

11000

nmm

n

n

IIIfY

IIIfY

IIIfY

3.2 组合逻辑电路分析 目的：已知一个逻辑电路，找出其输入与输出之间的逻辑关系，从而了解 电路的逻辑功能。进一步地，还可以评价其设计方案的优劣，改进 和完善电路的结构；

3.2.2 基本分析方法 例 3-1 给定逻辑电路如图，分析其功能，并作出评价。

＆

＆

＆

＆

A

B

C

F

＆

＆

＆

＆

A

B

C

F

P1

P2

P3

给定逻辑电路图 在图中标出有关中间量 从输入端开始逐级写出函数表达式

 

1

2

3

P AB

BC

AC

P

P

1 2 3F

AB A

P

C

P P

BC

化为最简与或表达式

F AB BC AC

AB BC AC AB BC AC

列出真值表

A B C F

0 0 0 0

0 0 1 0

0 1 0 0

0 1 1 1

1 0 0 0

1 0 1 1

1 1 0 1

1 1 1 1

分析电路的逻辑功能

分析：

A 、 B 、 C 三人对某事件进行表决 同意用“ 1”表示； 不同意用“ 0”表示。

表决结果为 F F = 1：该事件通过； F = 0：该事件未通过。

结论：多数表决逻辑。

结论 :

分析的一般步骤：如下图所示

逻辑

电路图改进

电路

用卡诺图化简

表达式

分析逻辑

功能

列出

真值表

写出逻辑

表达式

3.2.3 计算机中常用组合逻辑电路分析举例

用途：组成算术加法运算部件的重要单元电路 。

1 0 1 1

+） 1 0 1 1

被加数 a

加数 b

1 0 1 1 0 和 s11 进位 c10

最低位的情况： 两个一位二进制加数参加运算， 并产生本位的和及进位位。 具有这种功能的算术加法电路 称为半加器。

其它位的情况： 除两个一位二进制加数外，低 一级的进位也要参加运算，并产生 本位的和及进位位。 具有这种功能的算术加法电路 称为全加器。

半加器

a0

b0

s0

c0

CO

全加器

ai

bi

si

ci

CO

ci-1 Ci

半加器的框图 逻辑符号

逻辑符号全加器的框图

1 半加器和全加器

先分析两个二进制数的相加过程 :

例 3-2 分析如图半加器电路。

=1

＆

S

CO

A

B

根据表达式写出真值表

A B CO S

0 0 0 0

0 1 0 1

1 0 0 1

1 1 1 0

半加器电路

o

S A B

C AB

根据电路写出输出表达式

分析： 已知一位二进制数的算术运算规则：

0 1 00, 0 1 01, 1 0 01, 1 1 10

对比真值表可知：和的低位与 S 一致、进位位与 CO 一致。

结论：图示电路实现了半加器。

例 3-3 分析如图全加器电路。

CO

S

≥1 1

=1=1

AB

Ci

H

iS H C H A B

iS A B C

全加器电路 根据电路写出输出表达式

o iC AB HC ( ) iAB A B C

i iAB ABC ABC ( ) ( )i iA B BC B A AC

( ) iAB A B C

CO A B CO S

0 0 0 0 0

0 0 1 0 1

0 1 0 0 1

0 1 1 1 0

1 0 0 0 1

1 0 1 1 0

1 1 0 1 0

1 1 1 1 1

根据表达式写出真值表

0 0 0 00

0 0 1 01

0 1 0 01

0 1 1 10

1 0 0 01

1 0 1 10

1 1 0 10

1 1 1 11

对比算术运算

结论：图示电路实现了全加器。

对比真值表可知：和的低位与 S 一致，进位位与 CO 一致。

分析

二进制数加法运算的实现

∑ Ci

Co ∑Co∑ Ci

Co

∑ Ci

Co

a0b0a1b1a2b2a3b3

s0s1s2s3co

被加数：

3 2 1 0a a a a a3 2 1 0b b b b b

加数：

3 2 1 0s s s s s和：

将其逐为相加，较低位相加产生的进位参与较高位相加。最后输出各位和、最高位的进位 Co 。

特点： 实现方法简便，但电路的工作速度较慢。因为较高位要完成运算，必须要有较低位送来的进位。在较低位完成运算之前，较高位的输出是不真实的。最终完成运算花费的时间是各级加法器的时延之和。 解决办法：采用先行进位的方案（后续课程中讨论）。

3.2.3 计算机中常用组合逻辑电路分析举例

在数字系统中，往往需要改变原始数据的表示形式，以便存储、传输和处理。这一过程称为编码 ,译码则是将编码后的数据变换为原始数据的形式。

2编码器与译码器

设二进制译码器的输入端为 n 个，则输出端为 2n 个，且对应于输入代码的每一种状态， 2n 个输出中只有一个为 1 （或为 0 ），其余全为 0 （或为 1 ）。

例分析下图所示电路的逻辑功能，写出表达式和真值表

3.2.3 计算机中常用组合逻辑电路分析举例

表 3-19 3–8 译码器的真值表A B C F7 F6 F5 F4 F3 F2 F1 F0

0 0 0 1 1 1 1 1 1 1 0

0 0 1 1 1 1 1 1 1 0 1

0 1 0 1 1 1 1 1 0 1 1

0 1 1 1 1 1 1 0 1 1 1

1 0 0 1 1 1 0 1 1 1 1

1 0 1 1 1 0 1 1 1 1 1

1 1 0 1 0 1 1 1 1 1 1

1 1 1 0 1 1 1 1 1 1 1

(1)3-8 译码器

A

B

C

1

1

1

＆ ＆ ＆ ＆ ＆ ＆ ＆ ＆

F0F1F2F3F4F5F6F7

其功能是，将输入的3位二进制码译为8路输出。每一路输出与一组二进制输入对应

3.2.3 计算机中常用组合逻辑电路分析举例

=1

G8 G4 G2G1

B8 B4 B2B1

=1 =1

(2) 8421码至格雷码编码器8 8

4 8 4

2 4 2

2 11

G B

G B B

G B B

G B B

B8 B4 B2 B1 G8 G4 G2 G1

0 0 0 0 0 0 0 0

0 0 0 1 0 0 0 1

0 0 1 0 0 0 1 1

0 0 1 1 0 0 1 0

0 1 0 0 0 1 1 0

0 1 0 1 0 1 1 1

0 1 1 0 0 1 0 1

0 1 1 1 0 1 0 0

1 0 0 0 1 1 0 0

1 0 0 1 1 1 0 1

3.2.3 计算机中常用组合逻辑电路分析举例(3) 键盘编码器

功能：将某一个按键的输入信号编为相应的 8421 码。 10 个按键分别代表十进制数 0～ 9 ，按下某一按键表示输入对应的十进制数，再由编码电路将其转换为对应的 4 位二进制码。

B8 B2B4 B1

K0K1K2K3K4K5K6K7K8K9

≥1

1 1≥1

1≥1

≥1＆

1VDD

3.2.3 计算机中常用组合逻辑电路分析举例(3) 键盘编码器

由式（ 3-11 ）可列出键盘译码器的真值表，如表 3-21 所示。可见，表中的输出为 8421 码。图 3-28 中的 K0 无论按下与否，电路的输出 B8B4B2B1 均为 0000 。故 K0 没有与图 3-27中的任一个门的输入端相连。

8 8 9 8 9

4 4 5 6 7 4 5 6 7

2 2 3 6 7 2 3 6 7

1 1 3 5 7 9 1 3 5 7 9( )

B K K K K

B K K K K K K K K

B K K K K K K K K

B K K K K K K K K K K

3-11

3.3 组合逻辑设计 组合逻辑设计 : 根据给定的逻辑命题，设计出能实现其功能的逻辑电路。

基本步骤 :

（ 1 ）建立给定问题的逻辑描述。 真值表 逻辑函数 （ 2 ）求出逻辑函数的最简表达式。 逻辑函数化简（代数法、卡诺图法） （ 3 ）选择逻辑门类型并进行逻辑函数变换。 尽量选择同类型的门，以便选择器件，降低成本 （ 4 ）画出逻辑电路

3.3.1 设计流程

例 1 ：设计一个三人多数表决逻辑。 步骤 1 建立给定问题的逻辑描述 三人的表决：用逻辑变量 C 、 B 、 A 表示，同意为“ 1” ，不同意为“ 0” 。 表决结果： 用逻辑变量 F 表示，通过为“ 1” ，不通过为“ 0” 。

A B C F

0 0 0 0

0 0 1 0

0 1 0 0

0 1 1 1

1 0 0 0

1 0 1 1

1 1 0 1

1 1 1 1

真值表

BCA

CBA

CABABC

)7,6,5,3(m

ABCCABCBABCAF

0

1

2

3

4

5

6

7

逻辑函数

步骤 2 求出逻辑函数的最简表达式

作卡诺图，化简

0 0 1 0

0 1 1 1

ABC 00 01 11 10

0

1

BC AC

AB

最简表达式

BCACABF

步骤 3 选择逻辑门类型，并变换逻辑函数

用与非门实现，变换成与非—与非表达式：

BCACAB

BCACABF

步骤 4 画出逻辑电路图

BCACABF

＆

＆

＆

＆

A

B

C

F

步骤 5 画出工作波形图

A

B

C

F

t1 t2 t3 t4

0 1 0 1 0

0 0

00 0 1

1 1 0

0

0 0 1 1 1

t0

思考

设计一个楼上、楼下开关的控制逻辑电路来控制楼梯上的路灯，使之在上楼前，用楼下开关打开电灯，上楼后，用楼上开关关灭电灯；或者在下楼前，用楼上开关打开电灯，下楼后，用楼下开关关灭电灯。

例 2 ：设计一个比较 3 位二进制数是否相等的比较器。

步骤 1 建立给定问题的逻辑描述 两个 3 位二进制数： A=a3a2a1, B=b3b2b1,

比较结果： 用逻辑变量 F 表示，相等为“ 1” ，不相等为“ 0” 。 6 个输入量，真值表很大（ 64 行！）

分析： 只有同时满足 a3=b3、 a2=b2 、 a1=b1 时 , 才有A=B

考虑异或运算，得：)()()( 112233 bababaF

a3≠b3 时为“ 1”

a2≠b2 时为“ 1”

a1≠b1 时为“ 1”

结论： 3 个异或项，只要有 1

个为 1 ， 就为“ 0”F

步骤 4 画出逻辑电路图

=1

=1

=1

≥1

a3

F

b3

a2

a1

b2

b1

注： 也可以用同或门和与门实现：

)()()( 112233 bababaF

)()()( 112233 bababaF

步骤 2 、 3 求出逻辑函数的最简表达式，选择门类型、逻辑函数变换。

)()()( 112233 bababaF 上步已求出：

3.4.1 多输出函数的组合逻辑设计

例 2 ： 设计一位全加器解： 输入量： 加数： Ai， Bi 低位的进位： Ci-1

输出量： 本位的和： Si 本位产生的进位： Ci

全加器逻辑Ai

Bi

Ci-1

Si

Ci

加数

低位的进位

本位的和

本位产生的进位

输入量3 个

输出量2 个

3.4 设计方法的灵活运用

根据加法规则，列出真值表

Ai Bi Ci-1 Si Ci

0 0 0 0 0

0 0 1 1 0

0 1 0 1 0

0 1 1 0 1

1 0 0 1 0

1 0 1 0 1

1 1 0 0 1

1 1 1 1 1

输入 输出

3 个加数： 若有 2 个或以上 “ 1 ” 就产生进位 若有奇数个“ 1” ， Si 就为“ 1”

)7,4,2,1(),,( mCBAF iii

)7,6,5,3(),,( 1 mCBAC iiii

化简 Si

0 1 0 1

1 0 1 0

00 01 11 10

0

1

AiBi

Ci-1

1

1111

iii

iiiiiiiiiiiii

CBA

CBACBACBACBAS

化简 Ci

0 0 1 0

0 1 1 1

00 01 11 10

0

1

AiBi

Ci-1

11

11

iiiiii

iiiiiii

CBCABA

CBCABAC

画出逻辑电路

1 iiii CBAS

11 iiiiiii CBCABAC

=1Ai

SiBi

&&

&

Ci-1

=1

&

Ci

对 Ci 加以变换，还能再减少1 个门，具体参见教材。

四位串行加法器

3.4.2包含无关条件的组合逻辑设计

无关条件： n 个输入有 2n 种取值，其中有些取值不可能出现； 即使出现了，输出是 “ 0” 还是 “ 1” 也无关紧要。

例 1 ： 判断余 3码代表的十进制数是否为合数（ 4， 6， 8， 9 ）

多出 6 种取值

判断逻辑

D C B A

F 余 3码判断结果F=1 ：合数F=0 ：非合数

余 3码： 4 个二进制位，有 16 种取值十进制数： 10 种值

解： （ 1 ）问题分析，求逻辑表达式

D C B A

F

0 0 0 0

d

0 0 0 1

d

0 0 1 0

d

0 0 1 1

0

0 1 0 0

0

0 1 0 1

0

0 1 1 0

0

0 1 1 1

1

1 0 0 0

0

1 0 0 1

1

1 0 1 0

0

1 0 1 1

1

1 1 0 0

1

1 1 0 1

d

1 1 1 0

d

1 1 1 1

d

十进制数—

—

—

0

1

2

3

（合数） 4

5

（合数） 6

7

（合数） 8

（合数） 9

—

—

—

m7

m9

m11

m12

d0

d1

d2

d13

d14

d15

d ： 无关项 可部分为 0 ，部分为 1 根据设计最简来定

逻辑表达式：

)15,14,13,2,1,0(

)12,11,9,7(),,,(

d

mDCBAF

（ 2 ）化简

d 0 1 0

d 0 d 1

0 1 d 1

d 0 d 0

00 01 11 10

00

01

11

10

ABCD

d 0 1 0

d 0 d 1

0 1 d 1

d 0 d 0

00 01 11 10

00

01

11

10

ABCD

圈法 1 ： 不利用无关项 圈法 2 ： 利用无关项

DBABCDADCABF BCDADABF

AB

AD

BCD

DCAB

DBA

BCDA

（ 3 ）选择逻辑门类型，变换逻辑表达式

BCDADABF BCDADABF

（ 4 ）画出逻辑电路

&A

F

B

D &

&

&

C

BCDADABF

逻辑问题描述—简化真值表—逻辑表达式

输入变量：两个正整数 x = x2x1 ， y = y2y1

输出函数：三个比较结果 F1(x > y)， F2(x < y)， F3(x = y)

① 根据先比较高位后比较低位的原则，列出使函数为 1 的简化真值表：

x2 y2 x1 y1 F1 F2 F3

1 0 d d 1 0 00 1 d d 0 1 0

0 0

1 00 10 01 1

1 0 00 1 00 0 10 0 1

1 1

1 00 10 01 1

1 0 00 1 00 0 10 0 1

例比较器 Comparators 的设计

用来完成两个二进制数的大小比较的逻辑电路称为数值比较器，简称比较器。

1 位数值比较器

设 A＞ B时 L1＝ 1； A＜ B时 L2＝ 1； A＝B时 L3＝ 1 。得 1 位数值比较器的真值表。

BABAABBAL

BAL

BAL

3

2

1逻辑表达式

逻辑图

4 位数值比较器

②由简化真值表直接写出逻辑表达式：

F1 = x2y2 + x2y2x1y1 + x2y2x1y1

x2 y2 x1 y1 F1 F2 F3

1 0 d d 1 0 00 1 d d 0 1 0

0 0

1 00 10 01 1

1 0 00 1 00 0 10 0 1

1 1

1 00 10 01 1

1 0 00 1 00 0 10 0 1F2 = x2y2 + x2y2x1y1 + x2y2x1y1

F3 = x2y2x1y1 + x2y2x1y1 + x2y2x1y1 + x2y2x1y1

比较电路

x2

x1

y2

F1

F2

y1F3

比较器的级联

16 15 14 13 12 11 10 9

74LS85

1 2 3 4 5 6 7 8

VCC A3 B2 A2 A1 B1 A0 B0

B3 A'<B' A'=B' A'>B' A>B A=B A<B GND

(a) TTL 数值比较器引脚图

16 15 14 13 12 11 10 9

4585

1 2 3 4 5 6 7 8

VDD A3 B3 A>B A<B B0 A0 B1

B2 A2 A=B A'>B' A'<B' A'=B' A1 VSS

(b) CMOS数值比较器引脚图

集成数值比较器

A>B A'>B'

A<B A'<B'

A=B A'=B'

A11 B11 … A8 B8 A7 B7 … A4 B4 A3 B3 … A0 B0

A>B A'>B'

A<B A'<B'

A=B A'=B'

A>B A'>B'

A<B A'<B'

A=B A'=B'

0

0

1

比较输出

串联扩展

TTLTTL 电路电路：最低 4 位的级联输入端 A＇ >B ＇、 A＇ <B ＇和 A＇ =B ＇ 必须预先分别预置为 0、0、 1 。

A11 B11 … A8 B8 A7 B7 … A4 B4 A3 B3 … A0 B0

1

0

1

比较输出

11A>B A'>B'

A<B A'<B'

A=B A'=B'

A>B A'>B'

A<B A'<B'

A=B A'=B'

A>B A'>B'

A<B A'<B'

A=B A'=B'

CMOSCMOS 电路电路：各级的级联输入端 A＇ >B ＇必须预先预置为 0 ，最低 4 位的级联输入端 A＇ <B ＇和A＇ =B ＇ 必须预先预置为 0、 1 。

并联扩展

B3 A2 B2 A1 B1 A0 B0

A>B A<B A=B

001

A3

A'>B'

A'<B'

A'=B'

A'>B'

A'<B'

A'=B'

A'>B'

A'<B'

A'=B'

A'>B'

A'<B'

A'=B'

A15 B15 A12 B12 A11 B11 A8 B8 A7 B7 A4 B4 A3 B3 A0 B0

0

0

1

A>B A<B0

0

1

0

0

1

0

0

1

A>B A<BA>B A<B A>B A<B

A'>B' A'<B' A'=B'

例 3 ： 设计一个乘法器，实现两个 2位二进制数相乘解： 输入量： 被乘数： A1 A0 ， 乘数： B1 B0

输出量： 积： M3 M2 M1 M0

A1 A0

× B1 B0

C2 C1 A1×B0 A0×B0

＋ A1×B1 A0× B1

M3 M2 M1 M0

M1 = A1×B0 ＋ A0× B1 ，产生进位 C1

M0 = A0×B0 ，不会产生进位

M2 = C1 ＋ A1× B1 ，产生进位 C2

M3= C2

3.4.3 分析设计法

A1 A0

× B1 B0

C2 C1 A1×B0 A0×B0

＋ A1×B1 A0× B1

M3 M2 M1 M0

M1 = A1×B0 ＋ A0× B1 ，产生进位 C1

M0 = A0×B0 ，不会产生进位

M2 = C1 ＋ A1× B1 ，产生进位 C2

M3= C2

用半加器实现

用半加器实现

用与门实现

不需要门，直接输出

注意： 两个 1位二进制数相乘，刚好是与的关系； 两个 1位二进制数相加，用半加器。

注：半加器的表达式

由算术表达式写出相应的逻辑表达式：

M1 = A1×B0 ＋ A0× B1

M0 = A0×B0

M2 = C1 ＋ A1× B1

M3= C2

10011110013

1110012

10011

000

)()(

)()(

BABABABABAM

BABABAM

BABAM

BAM

ABC

BAS

O

C1

由逻辑表达式画出逻辑电路：

A1 B1

C2

=1

& &

M3 M2

=1

M1

&

M0

& &

A0 B0

无反变量提供的组合逻辑设计

例 4 ： 血型相容规则如下表。设计判断血型是否匹配的逻辑电路。

解：血型有 4 种，应该用 2 位二进制码来表示（编码）。现约定如下： A 型： 00 B 型： 01 AB 型： 10 O 型： 11

输入量： 献血者的血型： WX ； 受血者的血型： YZ输出量： F ， 0 表示不相容， 1 表示相容

A 型 B型

AB 型 O型

A 型 √ √

B 型 √ √

AB 型 √

O 型 √ √ √ √

献血血型

受血血型

判断逻辑电路

F

WX

YZ受

血献血

由血型相容规则写出逻辑函数：

)()()( YZZYZYZYWXZYXWZYZYXWZYZYXWF

A 型 B 型 AB 型 O 型A 型 √ √

B 型 √ √

AB 型 √

O 型 √ √ √ √

Y Z

W X

W X

W X

W X

Y Z Y Z Y Z

表中：每个 “√” 代表一种相容的血型搭配。 每个 “√” 对应一个最小项。将所有的“√”或起来，得：

代表 W X Y Z

用代数法化简，得：ZYXWXZYZXWF

画出逻辑电路：

ZYXWXZYZXW

ZYXWXZYZXWF

电路较复杂，非门较多。

能否简化电路？ 逻辑函数已经是最简的，不能再简。 从编码着手，可简化电路。

1W

&1X

1&

YZ

&

&

1

&F

原编码： A 型： 00 B 型： 01 AB 型： 10 O 型： 11

现改为： A 型： 01 B 型： 10 AB 型： 11 O 型： 00

看看如何！

1 1 1 1

0 1 1 0

0 0 1 0

0 0 1 1

00 01 11 10

00

01

11

10

YZWX

新编码对应的卡诺图：原编码对应的卡诺图：

1 0 0 1

0 1 0 1

1 1 1 1

0 0 0 1

00 01 11 10

00

01

11

10

YZWX

O 型O

型A 型

AB 型

B 型

A型

AB

型

B型

A 型

B 型

AB 型

O 型

A型

B型

O型

AB

型)( YW

ZYXWXZYZXWF

)( ZX

))(( ZXYWF

3.5 组合逻辑电路的险象什么是险象？

信号经过逻辑门会产生时延。时延的大小与信号经历的门数。因此，输入信号经过不同的途径到达输出端需要的时间也不同。这一因素不仅会使数字系统的工作速度降低，使信号的波形参数变坏，而且还会在电路中产生所谓“竞争—冒险”现象。 3.5.1 险象的产生与分类

CAABF 设有逻辑函数

＆

＆

＆

1

F

A

B

C

p

q

s

B=1

C=1

A

p

q

s F tPD

t1 t2 t3 t4

s

B=1

C=1

A

p

q

F

t1

G2

G1

G3

G4

电路 无时延时， B=1， C=1， A变化的工作波形。应有： F=1

考虑时延时， B=1， C=1， A变化的工作波形。F 出现不应有的“毛刺”

毛刺

险象的分类

按险象脉冲的极性分： 若险象脉冲为负极性脉冲，则称为“ 0” 型险象； 若险象脉冲为正极性脉冲，则称为“ 1” 型险象。

按输入变化前后，“正常的输出”是否应该变化分： 若输出本应静止不变，但险象使输出发生了不应有的短暂变化，则称为静态险象； 在输出应该变化的情况下出现了险象，则称为动态险象。

“静态 0” 型险象

“静态 1” 型险象

“动态 0” 型险象

“动态 1” 型险象

输出波形

输入信号变化的时刻

四种组合险象示意：

3.5.2 险象的判断与消除 1. 用代数法判断及消除险象 继续考察函数 CAABF 令 B=1、 C=1保持不变，令 A变化，有：

因 多经过非门，比 A 的变化有延时，故出现险象。A

再看，对 F 作变换：

AAAAF 11 ？

AAAAF ？

上式中出现 或 形式的项，这样的项会产生险象。

对于逻辑表达式 ，考察 变化、其它量不变时是否产生险象，则将其它量的固定值代入式中。若得到的表达式含有形如 或 形式的项，则该逻辑表达式可能产生险象。

)1( nixi ),,( 1xxxF in

ii xx ii xx

险象判断法：

（ 1 ） 考察变量 A 。让 B 、 C 取不同的值，求 F 的表达形式。 结果：当 B=1 、 C=1 时，有 ，险象产生。

例： 判断函数 描述的逻辑电路是否可能产生险象 CACAABF

AAF

（ 2 ） 考察变量 C 。让 A 、 B 取不同的值，求F 的表达形式：结果：无论 A 、 B 取何值，电路均不产生险象。

B C F 险象？0 0 A

0 1

1 0 A+A

1 1 √ A A

A

A B F 险象？0 0 C

0 1 C

1 0

1 1 1

C注意：竞争并非一定产生险象。产生险象的竞争称为临界竞争 ,不产生险象的竞争称为非临界竞争。

消除险象的办法：增加冗余项 BC

F AB AC AC BC 冗余项

消除办法： 增加卡诺圈④（见红虚线圈），使①、②“连通”。 即：增加一个冗余项 BC ，使

最终得到的电路如图。

2. 用卡诺图法判断及消除险象00 01 11 10A

BC

0

1

1 1 0

1 1 1

0

AC AB

AC1

3 24 BC

继续考察函数 F AB AC AC 作出卡诺图，卡诺圈①、② 相切，相切处 BC 不变， A 发生变化，因此产生险象。

结论：相切的卡诺圈会产生险象。

＆ ＆

1

＆

AB C

F

＆

≥1

1

冗余项

BCCACAABF

3. 用选通法避开险象 险象只是一种暂态过程，待电路进入稳态后，输出量即恢复成正确值。 因此，使用一个选通脉冲，对稳态下的输出量取样，就能避开险象，获得正确的输出。

＆

＆

1

G

AB=1C=1

A

F

t1 t6t5t4

B

C

G2

G1

G3

G4

取样脉冲T

＆＆

选通门F

G

T

暂态期 有效输出

毛刺

3.6.1 8421 码加法器1. 能对两个 1 位二进制数进行相加而求得和及进位的逻辑电路称为半加器。

半加器真值表

Ai Bi Si Ci

0 0

0 1

1 0

1 1

0 0

1 0

1 0

0 1

iii

iiiiiii

BAC

BABABAS

=1

&

Ai

BiSi

Ci

Ai

Bi

Si

Ci

∑CO

半加器符号

半加器电路图

加数

本位的和

向高位的进位

3.6 计算机中常用的组合逻辑电路设计

2. 能对两个 1 位二进制数进行相加并考虑低位来的进位，即相当于 3个 1 位二进制数相加，求得和及进位的逻辑电路称为全加器。

Ai Bi Ci-1 Si Ci

0 0 0

0 0 1

0 1 0

0 1 1

1 0 0

1 0 1

1 1 0

1 1 1

0 0

1 0

1 0

0 1

1 0

0 1

0 1

1 1

AiBiCi-1

00 01 11 100 0 1 0 11 1 0 1 0

Si的卡诺图

AiBiCi-1 00 01 11 10

0 0 0 1 01 0 1 1 1

Ci的卡诺图

17421 iiii CBAmmmmS

iiiii

iii

BACBA

BAmmC

1

53

)(

Ai、 Bi ：加数， Ci-1 ：低位来的进位， Si ：本位的和， Ci ：向高位的进位。

iiiii

iiiiiiiiiiiiiiiii

BACBA

BACBABABACBACBABAmmC

1

11153

)(

)(

全加器的逻辑图和逻辑符号

1

111111

11117421

)()()()(

iii

iiiiiiiiiiiiiiii

iiiiiiiiiiiii

CBA

CBACBACBCBACBCBA

CBACBACBACBAmmmmS

11 iiiiiii CBCABAC

用与门和或门实现

1111 iiiiiiiiiiiii CBACBACBACBAS

Si Ci

1 1 1

Ai Bi Ci-1

& &

& & & & & & &

实现多位二进制数相加的电路称为加法器。A 、串行进位加法器

2 加法器

构成构成：把 n 位全加器串联起来，低位全加器的进位输出连接到相邻的高位全加器的进位输入。

C3 S3 C2 S2 C1 S1 C0 S0

C0-1A3 B3 A2 B2 A1 B1 A0 B0

∑ CO

CI

CO

CI

∑ ∑ ∑CO

CI

CO

CICI

CI

CI

CI

CI

CI

CI

CI

特点特点：进位信号是由低位向高位逐级传递的，速度不高。

B 、并行进位加法器（超前进位加法器）

iii BAG iii BAP 进位生成项 进位传递条件

11)( iiiiiiiii CPGCBABAC进位表达式

10012301231232332333

233

100120121221222

122

10010110111

011

10000

1000

CPPPPGPPPGPPGPGCPGC

CPS

CPPPGPPGPGCPGC

CPS

CPPGPGCPGC

CPS

CPGC

CPS

11 iiiiii CPCBAS和表达式

4 位超前进位加法器递推公式

S0

S1

S2

S3

C3

C0-1

A0

B0

A1

B1

A2

B2

A3

B3

=1

&

&

≥ 1P0

G0

P1

G1

P2

G2

P3

G3

≥ 1

≥ 1

=1

&

&

&

&

=1

&

&

&

C0

C1

C2

≥ 1

&

&

=1

=1

=1

=1

&

=1

&

&超前进位发生器超前进位发生器

16 15 14 13 12 11 10 9

74LS283

1 2 3 4 5 6 7 8

VCC B2 A2 S2 B3 A3 S3 C3

TTL加法器 74LS283引脚图

16 15 14 13 12 11 10 9

4008

1 2 3 4 5 6 7 8

VDD B3 C3 S3 S2 S1 S0 C0-1

CMOS加法器 4008引脚图

A3 B2 A2 B1 A1 B0 A0 VSSS1 B1 A1 S0 B0 A0 C0-1 GND

A15~A12 B15~B12 A11~A8 B11~B8 A7~A4 B7~B4 A3~A0 B3~B0

S15S14S13S12 S11S10S9 S8 S7 S6 S5 S4 S3 S2 S1 S0

4位加法器 4位加法器 4位加法器 4位加法器C15 C11 C7 C3 C0-1

加法器的级连

集成二进制4

位

超前进位加法器

3. 加法器的应用1 、 8421 BCD 码转换为余 3

码

BCD码 0 0 1 1

余 3码

S3 S2 S1 S0

C3 C0-1

A3 A2 A1 A0 B3 B2 B1 B0

S3 S2 S1 S0

C3 C0-1

A3 A2 A1 A0 B3 B2 B1 B0

=1 =1 =1 =1

被加数/被减数 加数/减数 加减控制

BCD 码 +0011= 余 3码

2 、二进制并行加法 /减法器

C0-1＝ 0 时， B0=B ，电路执行 A+B 运算；当 C0-1

＝ 1 时， B1=B ，电路执行 A－ B=A+B 运算。

3 、 8421码加法器

C&

进位输出

被加数 加数

“ 0”

1

&

&

8421 BCD输出

S3' S2' S1' S0'C3 4位二进制加法器 C0-1

A3 A2 A1 A0 B3 B2 B1 B0

S3 S2 S1 S0

C3 4位二进制加法器 C0-1

A3 A2 A1 A0 B3 B2 B1 B0 进位输入

13233 SSSSCC 修正条件

结论

　能对两个 1 位二进制数进行相加而求得和及进位的逻辑电路称为半加器。　能对两个 1 位二进制数进行相加并考虑低位来的进位，即相当于 3 个 1 位二进制数的相加，求得和及进位的逻辑电路称为全加器。　实现多位二进制数相加的电路称为加法器。按照进位方式的不同，加法器分为串行进位加法器和超前进位加法器两种。串行进位加法器电路简单、但速度较慢，超前进位加法器速度较快、但电路复杂。　加法器除用来实现两个二进制数相加外，还可用来设计代码转换电路、二进制减法器和十进制加法器等。

实现编码操作的电路称为编码器。

二进制编码器1 、 3 位二进制编码

器 输入8

个互斥的信号

输出3

位二进制代码

真值表

753175310

763276321

765476542

IIIIIIIIY

IIIIIIIIY

IIIIIIIIY

I7I6I5I4 I3I2 I1 I0

Y2 Y1 Y0

I7I6I5I4 I3I2 I1 I0

Y2 Y1 Y0

(a) 由或门构成 (b) 由与非门构成

≥1 ≥1≥1 & &&

逻辑表达式

逻辑图

2 、 3 位二进制优先编码器

在优先编码器中优先级别高的信号排斥级别低的，即具有单方面排斥的特性。设 I7 的优先级别最高， I6 次之，依此类推， I0 最低。

真值表

1246346567

12345673456756770

24534567

234567345676771

4567

45675676772

IIIIIIIIII

IIIIIIIIIIIIIIIIY

IIIIIIII

IIIIIIIIIIIIIIY

IIII

IIIIIIIIIIY

逻辑表达式

逻辑图

1 1 1 1

≥ 1 ≥ 1

&≥ 1

&

Y2 Y1 Y0

I7 I6 I5 I4 I3 I2 I1 I0

8线-3线优先编码器

如果要求输出、输入均为反变量，则只要在图中的每一个输出端和输入端都加上反相器就可以了。

2 、集成 3 位二进制优先编码器

VCC YS YEX I3 I2 I1 I0 Y0

I4 I5 I6 I7 ST Y2 Y1 GND

16 15 14 13 12 11 10 9

74LS148

1 2 3 4 5 6 7 8

Y2 Y1 Y0 YS YEX

ST I7 I6 I5 I4 I3 I2 I1 I0

6 7 9 15 14

74LS148

5 4 3 2 1 13 12 11 10

(a) 引脚排列图 (b) 逻辑功能示意图

ST 为使能输入端，低电平有效。 YS 为使能输出端，通常接至低位芯片的端。 YS和 ST 配合可以实现多级编码器之间的优先级别的控制。 YEX 为扩展输出端，是控制标志。 YEX ＝ 0 表示是编码输出； YEX ＝ 1 表示不是编码输出。

集成 3 位二进制优先编码器74LS148

集成 3 位二进制优先编码器 74LS148的真值表

输入：逻辑 0(低电平）有效

输出：逻辑 0(低电平）有效

Y0 Y1 Y2 Y3 YEX

Y0 Y1 Y2 YEX

YS 低位片 ST

I0 I1 I2 I3 I4 I5 I6 I7

Y0 Y1 Y2 YEX

YS 高位片 ST

I0 I1 I2 I3 I4 I5 I6 I7

I0 I1 I2 I3 I4 I5 I6 I7 I8 I9 I10 I11 I12 I13 I14 I15

& & & &

集成 3 位二进制优先编码器 74LS148的级联

16 线 -4线优先编码器

优先级别从 015~II 递降

二 -十进制编码器1 、 8421 BCD 码编码器

输入10

个互斥的数

码输出4

位二进制代

码真值表

97531

975310

7632

76321

7654

76542

98

983

IIIII

IIIIIY

IIII

IIIIY

IIII

IIIIY

II

IIY

逻辑表达式 逻辑图

2 、 8421 BCD 码优先编码器

真值表

优先级别从 I9至 I0递降

逻辑表达式

124683468568789

12345678934567895678978990

2458934589689789

23456789345678967897891

489589689789

4567895678967897892

898993

IIIIIIIIIIIIIII

IIIIIIIIIIIIIIIIIIIIIIIIIY

IIIIIIIIIIIIIIII

IIIIIIIIIIIIIIIIIIIIIIY

IIIIIIIIIIII

IIIIIIIIIIIIIIIIIIY

IIIIIY

逻辑图

1 1 1 1 1 1 1 1

I9 I8 I7 I6 I5 I4 I3 I2 I1 I0

Y3 Y2 Y1 Y0

≥ 1

&≥ 1

&≥ 1

&≥ 1

在每一个输入端和输出端都加上反相器，便可得到输入和输出均为反变量的 8421 BCD码优先编码器。

10线-4线优先编码器

16 15 14 13 12 11 10 9

74LS147

1 2 3 4 5 6 7 8

VCC NC Y3 I3 I2 I1 I9 Y0

I4 I5 I6 I7 I8 Y2 Y1 GND

3 、集成 10 线 -4线优先编码器

输入端和输出端都是低电平有效

本节小结

　用二进制代码表示特定对象的过程称为编码；实现编码操作的电路称为编码器。　编码器分二进制编码器和十进制编码器，各种译码器的工作原理类似，设计方法也相同。集成二进制编码器和集成十进制编码器均采用优先编码方案。

译码器分类 : 二进制译码器二进制译码器

二二 -- 十进制译码器十进制译码器显示译码器显示译码器

译码器就是把一种代码转换为另一种代码的电路。

把代码状态的特定含义翻译出来的过程称为译码，实现译码操作的电路称为译码器。

二进制译码器

设二进制译码器的输入端为 n 个，则输出端为 2n 个，且对应于输入代码的每一种状态， 2n 个输出中只有一个为 1 （或为 0 ），其余全为 0 （或为 1 ）。

二进制译码器可以译出输入变量的全部状态，故又称为变量译码器。

1 、 3 位二进制译码器

真值表

输入： 3 位二进制代码输出： 8 个互斥 的信号

0127

0126

0125

0124

0123

0122

0121

0120

AAAY

AAAY

AAAY

AAAY

AAAY

AAAY

AAAY

AAAY

& & & & & && &

1 1 1

A2 A1 A0

Y7 Y6 Y5 Y4 Y3 Y2 Y1 Y0

逻辑表达式 逻辑图

电路特点：与门组成的阵列

3线-8线译码器

2 、集成二进制译码器74LS138

16 15 14 13 12 11 10 9

74LS138

1 2 3 4 5 6 7 8

VCC Y0 Y1 Y2 Y3 Y4 Y5 Y6

A0 A1 A2 G2A G2B G1 Y7 GND

74LS138

Y0 Y1 Y2 Y3 Y4 Y5 Y6 Y7

A0 A1 A2 G2A G2B G1

Y0 Y1 Y2 Y3 Y4 Y5 Y6 Y7

A0 A1 A2 STB STC STA

(a) 引脚排列图 (b) 逻辑功能示意图

A2、 A1、 A0 为二进制译码输入端， 为译码输出端（低电平有效）， G1 、 　、　为选通控制端。当 G1＝ 1 、　　　　 时，译码器处于工作状态；当 G1＝ 0 、　　　　　时，译码器处于禁止状态。

07 ~ YY

AG2 BG2022 BA GG

122 BA GG

真值表

输入：自然二进制码 输出：低电平有效

BA GGG 222

3 、 74LS138 的级联

4线-16线译码器

　　二 - 十进制译码器的输入是十进制数的4 位二进制编码（ BCD 码），分别用A3、 A2、 A1、 A0 表示；输出的是与 10 个十进制数字相对应的 10 个信号，用 Y9～ Y0

表示。由于二 - 十进制译码器有 4 根输入线，10 根输出线，所以又称为 4线 -10线译码器。

二 -十进制译码器

1 、 8421 BCD 码译码器

　　把二 - 十进制代码翻译成 10 个十进制数字信号的电路，称为二 - 十进制译码器。

真值表

0123901238

01237012360123501234

01233012320123101230

AAAA YAAAAY

AAAA YAAAAYAAAA YAAAAY

AAAA YAAAAYAAAA YAAAAY

A0 A1 A2 A3

Y0 Y1 Y2 Y3 Y4 Y5 Y6 Y7 Y8 Y9

11 1 1

& & & & & && & &&

逻辑表达式

逻辑图

采用完全译码方案

A0 A1 A2 A3

Y0 Y1 Y2 Y3 Y4 Y5 Y6 Y7 Y8 Y9

11 1 1

& & & & & && & &&

将与门换成与非门，则输出为反变量，即为低电平有效。

２、集成 8421 BCD码译码器 74LS42

16 15 14 13 12 11 10 9

74LS42

1 2 3 4 5 6 7 8

VCC A0 A1 A2 A3 Y9 Y8 Y7

Y0 Y1 Y2 Y3 Y4 Y5 Y6 GND

74LS42

A0 A1 A2 A3

Y0 Y1 Y2 Y3 Y4 Y5 Y6 Y7 Y8 Y9

Y0 Y1 Y2 Y3 Y4 Y5 Y6 Y7 Y8 Y9

A0 A1 A2 A3

(a) 引脚排列图 (b) 逻辑功能示意图

输出为反变量，即为低电平有效， 并且采用完全译码方案。

a

b

c

d

e

f

g

h

a b c d

a

f b

e f g h

g

e c d

(a) 外形图 (b) 共阴极 (c) 共阳极

+VCC

a

b

c

d

e

f

g

h

3.6.2显示译码器

1 、数码显示器

　　用来驱动各种显示器件，从而将用二进制代码表示的数字、文字、符号翻译成人们习惯的形式直观地显示出来的电路，称为显示译码器。

b=c=f=g=1 ，a=d=e=0 时

c=d=e=f=g=1 ，a=b=0 时

共阴极

2 、显示译码器

真值表仅适用于共阴极LED

真值表

0201023 AAAAAAAa

a 的卡诺图

b 的卡诺图 c 的卡诺图

01012 AAAAAb 012 AAAc

d 的卡诺图 e 的卡诺图

012120102 AAAAAAAAAd 0102 AAAAe

f 的卡诺图 g 的卡诺图

0212013 AAAAAAAf

1212013 AAAAAAAg

逻辑表达式

1212013

0212013

0102

012120102

012

01012

0201023

AAAAAAAg

AAAAAAAf

AAAAe

AAAAAAAAAd

AAAc

AAAAAb

AAAAAAAa

逻辑图a b c d e f g

A3 A2 A1 A0

11 1 1

& & & & & & & & &

& & & & & & &

2 、集成显示译码器74LS48

16 15 14 13 12 11 10 9

74LS48

1 2 3 4 5 6 7 8

VCC f g a b c d e

A1 A2 LT BI/RBO RBI A3 A0 GND

引脚排列图

功能表

由 真 值 表 可 以 看 出 ， 为 了 增 强 器 件 的 功 能 ， 在 7 4 L S 4 8 中 还 设 置 了一 些 辅 助 端 。 这 些 辅 助 端 的 功 能 如 下 ：

（ 1 ） 试 灯 输 入 端 LT ： 低 电 平 有 效 。 当 LT ＝ 0 时 ， 数 码 管 的 七 段应 全 亮 ， 与 输 入 的 译 码 信 号 无 关 。 本 输 入 端 用 于 测 试 数 码 管 的 好 坏 。

（ 2 ） 动 态 灭 零 输 入 端 RBI ： 低 电 平 有 效 。 当 LT ＝ 1 、 RBI ＝0 、 且 译 码 输 入 全 为 0 时 ， 该 位 输 出 不 显 示 ， 即 0 字 被 熄 灭 ； 当 译 码 输入 不 全 为 0 时 ， 该 位 正 常 显 示 。 本 输 入 端 用 于 消 隐 无 效 的 0 。 如 数 据0 0 3 4 . 5 0 可 显 示 为 3 4 . 5 。

（ 3 ） 灭 灯 输 入 / 动 态 灭 零 输 出 端 RBOBI / ： 这 是 一 个 特 殊 的 端

钮 ， 有 时 用 作 输 入 ， 有 时 用 作 输 出 。 当 RBOBI / 作 为 输 入 使 用 ， 且RBOBI / ＝ 0 时 ， 数 码 管 七 段 全 灭 ， 与 译 码 输 入 无 关 。 当 RBOBI / 作

为 输 出 使 用 时 ， 受 控 于 LT 和 RBI ： 当 LT ＝ 1 且 RBI ＝ 0 时 ，

RBOBI / ＝ 0 ； 其 它 情 况 下 RBOBI / ＝ 1 。 本 端 钮 主 要 用 于 显 示 多 位数 字 时 ， 多 个 译 码 器 之 间 的 连 接 。

辅助端功能

76531

74211

)7,6,5,3(),,(

)7,4,2,1(),,(

mmmmmCBAC

mmmmmCBAS

iiii

iiii

译码器的应用1 、用二进制译码器实现逻辑函数

&

&

AiBiCi-1

1

Si

Ci

A0 Y0

A1 Y1

A2 Y2

Y3

Y4

STA Y5

STB Y6

STC Y7

74LS138

②画出用二进制译码器和与非门实现这些函数的接线图。

①写出函数的标准与或表达式，并变换为与非 - 与非形式。

2 、用二进制译码器实现码制变换

十进制码

8421码

1

0 0 0 0 0 0 0 0 1 0 0 1

小

数

点

0 0 1 1 0 1 1 1 0 0 0 0

LT

RBI RBO

A3 A2A1A0

LT

RBI RBO

A3 A2A1A0

LT

RBO RBI

A3 A2A1A0

LT

RBO RBI

A3 A2A1A0

LT

RBO RBI

A3 A2A1A0

LT

RBI RBO

A3 A2A1A0

3 、数码显示电路的动态灭零

整数部分：高位的RBOBI/与低位的RBI相连

小数部分：低位的RBOBI/与高位的RBI相连

本节小结

　把代码状态的特定含义翻译出来的过程称为译码，实现译码操作的电路称为译码器。实际上译码器就是把一种代码转换为另一种代码的电路。　译码器分二进制译码器、十进制译码器及字符显示译码器，各种译码器的工作原理类似，设计方法也相同。　二进制译码器能产生输入变量的全部最小项，而任一组合逻辑函数总能表示成最小项之和的形式，所以，由二进制译码器加上或门即可实现任何组合逻辑函数。此外，用 4 线 -16线译码器还可实现 BCD码到十进制码的变换。

3.6.3 多路选择器与多路分配器

多路选择器的功能是，对输入的几路数据进行选择，让其中的某一路数据输出。图 3-56是 4 路数据选择器的示意图， D3~D0是 4 路输入， F 为输出，S1S0 是选择控制信号。输出与输入之间的关系如表 3-30 。例如，当 S1S0=00 时， D0从 F 端输出。

1 多路选择器

F

D0

D1

D2

D3

S1 S0

4 选 1 数据选择器

真值表

逻辑表达式

地址变量

输入数据

由地址码决定从４路输入中选择哪１路输出。

3.6.3 多路选择器与多路分配器

3

3 1 1 2 1 0 1 1 0 0 1 00

k kk

F D S S D S S D S S D S S D m

逻辑图

1 1

1 1

D0 D1 D2 D3

S1

S0

& & & &

≥ 1

F

集成数据选择器

集成双 4 选 1 数据选择器74LS153

选通控制端 S 为低电平有效，即 S=0 时芯片被选中，处于工作状态； S=1 时芯片被禁

止， Y≡0 。

集成 8 选 1数据选择器

74LS151

7

0012701210120

iiimDAAADAAADAAADY

7

0012701210120

iiimDAAADAAADAAADY

74LS151的真值表

用数据选择器实现逻辑函数

基本原理

数据选择器的主要特点：

12

0

n

iiiSDF（ 1 ）具有标准与或表达式的形式。即：

（ 2 ）提供了地址变量的全部最小项。

（ 3 ）一般情况下， Di 可以当作一个变量处理。

　　因为任何组合逻辑函数总可以用最小项之和的标准形式构成。所以，利用数据选择器的输入 Di 来选择地址变量组成的最小项 mi ，可以实现任何所需的组合逻辑函数。

（ 1 ） ，对照式（ 3-33 ），将 A、 B 分别与 S0、 S1对应，

并令， 有：

例 3-11 用 4 路选择器分别实现逻辑函数：

3 2 1 0 0110D D D D

1 0 1 1 0F AB AB AB AB

AB AB

4路选择器

B A

0110

D3

D2

D1

D0

F A B

电路实现如图 3-57 所示 :

1F A B 2F A B

D0D1

F

S0

D2D3

S1

＆＆＆＆

1

1

＆

（ 2 ）与（ 1 ）类似地，令 ，有：

4路选择器

B A

0001

D3

D2

D1

D0

电路实现如图 3-57 所示 :

3 2 1 0 0001D D D D

2F A B

一般地， 2n 路选择器可以实现具有 n 个变量的逻辑函数，且不需要任何辅助门。并且，通过设置输入数据的值，可以很方便的改变逻辑运算关系。多路选择器已有多种型号和规格的中、小规模集成电路产品供应，如 :74HC153 （双 4 路选择器）、 74HC151（ 8 路选择器）、 74HC150 。

小结

　数据选择器是能够从来自不同地址的多路数字信息中任意选出所需要的一路信息作为输出的组合电路，至于选择哪一路数据输出，则完全由当时的选择控制信号决定。

　数据选择器具有标准与或表达式的形式，提供了地址变量的全部最小项，并且一般情况下， Di 可以当作一个变量处理。因为任何组合逻辑函数总可以用最小项之和的标准形式构成。所以，利用数据选择器的输入 Di 来选择地址变量组成的最小项 mi ，可以实现任何所需的组合逻辑函数。

　用数据选择器实现组合逻辑函数的步骤：选用数据选择器→确定地址变量→求 Di→画连线图。

2. 多路分配器

多路分配器的功能是，将输入的一位数据，有选择性地从多个输出端中的某一个输出。图 3-60是 4 路分配器的功能示意图，功能表见表 3-31 。

D

S1S0

F0

F3

F2

F1

多路分配器的基本功能是用于数据分路传送。但运用多路分配器也可以实现逻辑函数 。

1 路 -4 路数据分配器

由地址码决定将输入数据Ｄ送给哪１路输出。

真值表

逻辑表达式

地址变量

输入数据

013012

011010

ADAYADAY

AADYAADY

逻辑图

1 1

D

A1 A0

Y0 Y1 Y2 Y3

& & & &

013012

011010

ADAYADAY

AADYAADY

集成数据分配器及其应用

集成数据分配器把二进制译码器的使能端作为数据输入端，二进制代码输入端作为地址码输入端，则带使能端的二进制译码器就是数据分配器。

由 74LS138构成的 1 路 -8 路数据分配器

数据输入端

G1=1

G2A=0

地址输入端

G2B

G1

G2A

数据发送端 数据接收端

选择控制端

数

据

输

入

数

据

输

出1S

D0

D1D2

D3 73LS151 YD4D5

D6 END7

A2 A1 A0

Y0

Y1 Y2

STC 74LS138 Y3

Y4STA Y5

STB Y6

Y7

A2 A1 A0

数据分配器的应用

数据分配器和数据选择器一起构成数据分时传送系统

本节小结

　数据分配器的逻辑功能是将 1 个输入数据传送到多个输出端中的 1 个输出端，具体传送到哪一个输出端，也是由一组选择控制信号确定。

　数据分配器就是带选通控制端即使能端的二进制译码器。只要在使用中，把二进制译码器的选通控制端当作数据输入端，二进制代码输入端当作选择控制端就可以了。

　数据分配器经常和数据选择器一起构成数据传送系统。其主要特点是可以用很少几根线实现多路数字信息的分时传送。

组合逻辑电路的计算机设计与仿真

目前，数字逻辑电路设计与分析广泛采用 EDA技术

EDA ：电子设计自动化（ Electronics Design Automation ） 即：利用计算机辅助，实现数字电路的设计、分析与仿真。

常用的 EDA软件 ： MAX+plusⅡ 或 Quartus （ Altera 公司） ispEXPERT （ Lattice公司）

操作步骤： 编辑： 输入逻辑电路图，或硬件描述语言程序（ HDL） 编译： 启动编译功能，对逻辑电路图或描述程序进行编译， 以便发现错误，最终生成目标文件。 仿真： 启动仿真功能，对目标文件进行模拟运行，运行结果 用波形显示。 “ ”编程： 即 烧录 。 启动编程功能，利用下载电缆，将目标文件下载到 PLD 芯片中。

PLD芯片——可编程逻辑器件（ Programmable Logic Device ）： 大规模逻辑门阵列：在芯片中制作了大量的逻辑门，按阵列方 式排列； 可编程：这些逻辑门可以按需要的逻辑关系进行连接，实现所 需的逻辑功能； 一片 PLD 通过编程后，就具有所设计的逻辑功能。

目前， PLD芯片生产厂商主要有： 美国 Altera 公司、 Lattice公司等。

PLD

ByteBlaster下载电缆

计算机并口

PLD芯片 编程烧录过程

例 : 用MAX+plusⅡ 设计三人表决逻辑，并仿真

BCACABF 逻辑表达式：

逻辑电路：&

A

F

B

D &

&

&

C

1、启动MAX+plusⅡ ，新建一个工程

2、建立图形文件，输入逻辑电路图

3、建立波形文件，指定输入量的各种输入值，仿真

4、选择芯片、指派引脚

5、芯片编程（烧录）