CH3 基本邏輯閘實驗 - ntpc.edu.tw

CH3 基本邏輯閘實驗

實習三TTL 與CMOS 基本邏輯閘實驗

實習四基本邏輯閘電氣特性量測實驗


1 數位信號數位電路的信號變化，只有高準位電壓與低準位電壓兩種；高準位電壓稱為H（high），低準位電壓稱為L（low）。習慣上都以邏輯準位1 與0 來表示，即H=1，L=0。邏輯準位在常用數位積體電路族系中，0 與1 的邏輯準位定義如下： 1. 電晶體-電晶體邏輯（transistor-transistor

logic, TTL）：TTL IC的電源供應電壓VCC=+5V，輸入電壓準位的規定是0.8V以下（0～0.8V）為邏輯0，2.0V以上（2.0～5V）為邏輯1，其中0.8V 到2.0V 之間是不允許存在的，如圖3-1(a)所示。


2. 互補式金屬氧化物半導體（complementarymetal-oxide semiconductor, CMOS）邏輯族：傳統CMOS IC 的電源有VDD與VSS兩腳，其供應只要VDD比VSS端高3～18V 都可以正常工作。若其電源電壓為VDD，且VSS = 0VGND），當電壓在0.3VDD以下（0～0.3VDD）稱為邏輯0，0.7VDD以上（0.7VDD～VDD）稱為邏輯1，其中0.3VDD到0.7VDD之間是不允許存在的，如圖3-1(b)所示。


脈波信號數位電路所處理的邏輯信號，常會引入一種0 與1 快速交變的脈波。如圖3-2 所示，其中BC 與FG 段因電壓位準高於VH(min)（在TTL IC 為2.0V）屬邏輯1 狀態，DE 與HI段因電壓準位低於VL(max)（在TTL IC 為0.8V），故為邏輯0 狀態。


2 邏輯閘在數位電路中，基本邏輯閘有或閘（OR gate）、及閘（AND gate）、反閘（NOT gate）、反或閘（NOR gate）、反及閘（NAND gate）和互斥或閘（XOR gate）等六種，其功能與符號說明如下： 1 或閘或閘（OR gate）是「或」（OR）運算的執行元件。或閘的功能就如開關並聯一般，如圖3-3(a)所示。只要開關A 或B ON，則負載端y 必為高準位的1 輸出。在邏輯電路中，其符號與真值表，如圖3-3(b)、(c)所示。若以A、B 表示兩輸入端的輸入狀態，用y 表示輸出結果，則其布林代數式為

y = A + B 換句話說，對或閘而言，只要有一輸入為1，其輸出必為1；唯有全部輸入皆為0，輸出才為0。


或閘除了二輸入外，還有三輸入與四輸入等，其輸出／入邏輯關係都一樣。如圖3-4 所示為三輸入或閘的真值表與邏輯符號。


常用二輸入或閘的IC 編號有TTL 的74×32 與CMOS 的4071 等。如圖3-5 所示即為74×32 的接腳圖與實體圖。


2 及閘及閘（AND gate）是「及」（AND）運算的執行元件。其功能就如開關串聯一般，如圖3-6(a)所示。只有開關A 及B 都ON，y 才有高準位的1 輸出。其符號與真值表，如圖3-6(b)、(c)所示。及閘輸出結果是由各輸入端信號做「及」運算而得，即

y = A．B 換言之，對及閘而言，只要有一輸入為0，其輸出必為0；唯有全部輸入皆為1時，輸出方為1。其他多輸入的及閘運算特性也是一樣，「唯有全部輸入皆為1，輸出才為1，否則輸出必為0」。如圖3-7 所示為三輸入與n 輸入及閘的符號與布林代數式。常用二輸入及閘的IC 編號，如TTL 的74×08 與CMOS 的4081 等都是。74×08接腳圖詳參附錄B常用數位IC 接腳圖。


如右圖所示，欲將A 信號輸至y 端，但受抑制端I 控制，請說明抑制端I 與輸出的關係。因反或閘只要有一只輸入為1，輸出必為0；只有輸入都為0 時，輸出才為1。故當I = 1 時， y=0。當I = 0 時，若A=0，則y=1；若A=1，則y=0；即I = 0 時，y=A 。換句話說，當抑制端I = 1，則A 輸入信號被抑制，使輸出y=0；只有在I = 0 時，y 才有輸出A 的信號輸出。


反及閘是最常被使用的邏輯閘，也是所有商業包裝中，種類最齊全的邏輯閘。然而不論它是二輸入、四輸入或八輸入，功能都相仿；即「只要有一輸入為0，其輸出必為1；唯有輸入全為1，輸出才為0」。常用二輸入反及閘的IC 編號，如74×00與4011 等，它們的接腳圖詳參附錄B。


在邏輯系統中，致能（enable）與抑制（inhibit）的觀念是常被使用的，兩者皆為輸入控制。在觀念上致能端是以1 輸入來允許信號輸入，0 則隔離輸入信號。抑制端以1 來禁止或隔斷信號輸入，當其為0 則允許信號輸入。


6 互斥或閘互斥或閘（Exclusive-OR gate, XOR gate）的符號與真值表如圖3-11 所示。它具有兩個輸入端，當兩輸入同為0 或同為1 時，輸出皆為0；若兩輸入不同，則輸出1。其輸出布林代數式為：其中「⊕」是表示互斥運算，故A⊕B 可讀成「A互斥B」；其執行情形如圖3-11的真值表所示。二輸入互斥或閘的IC 編號，如74×86 與4030 等。


1. 確認基本邏輯閘的功能。 2. 熟悉致能與抑制控制的應用。


工作一簡易邏輯準位開關製作 1. 已具邏輯實驗器可供實習者，本項免做。 2. 本項是依後續單元所需的輸入準位開關先行配置，

故可依圖樣予以安裝固定。 3. 如圖3-12 所示之電路，將其安置於麵包板上，其各

元件的配置如圖3-13 所示。 4. 圖3-13 中， A、B、C、D 為4 只邏輯準位開關，當

開關上撥ON 時輸出1，下撥OFF 則輸出0。 5. 在後續實習單元中，可依實驗電路需求，將需0、1

變化的輸入端接到A～D。


工作二基本邏輯閘實驗 1. 參閱附錄B 常用數位IC 接腳圖，將圖3-14～圖3-18

電路接妥，並加上VCC=+5V的電源。 2. 依圖3-14～圖3-18 按真值表將A、B 分別輸入0 與1，

觀察並記錄Y 之輸出。 1) 14～圖3-18 按真值表將A、B 分別輸入0 與1，

觀察並記錄Y 之輸出。 2) 輸入1 接VCC，0 接地。輸出端LED 亮表1，熄表

0。可參圖3-19 實體圖，將電路與簡易邏輯準位開關連接，其中指撥開關上撥（ON）為1，下撥（OFF）為0。


3) 74×08、74×32、74×00 與74×86 之輸出／入腳位都一樣，故實驗時每做完一項，只要在移除或關閉電源後，將IC直接拔除更換即可繼續操作。唯74×02 因輸出／入腳位不同宜留意重接。

4) 採用邏輯實驗器實習者，A 與B 輸入可接邏輯準位開關，輸出接狀態指示燈。


3. 檢視圖3-14～圖3-18 的輸出紀錄，與各基本邏輯閘的功能是否吻合？是。若否，則應留意電路是否有錯接或元件故障等情形。

4. 由圖3-14 之結果可知，對及閘（AND gate）而言，只要有一輸入為0，其輸出必為0，唯有輸入皆為1，輸出才為1。

5. 由圖3-15 之結果可知，對或閘（OR gate）而言，只要有一輸入為1，其輸出必為，唯有輸入皆為0，其輸出才為。


6. 由圖3-16 之結果可知，對反及閘（NAND gate）而言，只要有一輸入為0，其輸出必為1。唯有輸入皆為1，其輸出方為0。

7. 由圖3-17 之結果可知，對反或閘（NOR gate）而言，只要有一輸入為1，其輸出必為0。唯有輸入皆為0，其輸出方為1。

8. 由圖3-18 之結果可知，對互斥或閘（XOR gate）而言，只要有奇數個1 輸入，其輸出必為1；偶數個1輸入，其輸出方為0。


工作三致能（enable）控制 1. 如圖3-20(a)所示接妥電路，並加上+5V 電源。 2. 將函數信號產生器調至2Hz 左右，並從TTL/CMOS 脈波

輸出端接入A。 3. 將E 分別輸入0 與1 信號，觀察Y 輸出LED 燈（L2）與

A 輸入LED 燈（L1）的亮、滅變化關係，並記錄於圖3-20(b)中。

4. 檢視圖3-20(b)的輸出紀錄，是否與反及閘功能吻合？是。若否，則應留意電路是否有錯接或元件故障，請檢修後再試。


5.由以上測量可知，當E =1時，Y = A，即Y 端有A 的反相信號輸出，此時反及閘的功能與反閘相同。當E =0，則Y 輸出恆為高態1，輸出與A 無關，即A 信號被隔離。


工作四抑制（inhibit）控制 1. 如圖3-22(a)所示接妥電路，並加上+5V電源。 2. 將函數信號產生器調至2 Hz 左右，並從TTL/CMOS 脈波輸

出端接入A。 3. 將I 分別輸入0 與1 信號，觀察Y 輸出與A 輸入LED 亮、

滅的變化關係，並記錄於圖3-22(b)中。 4. 檢視圖3-22(b)的輸出紀錄，是否與反或閘功能吻合？是。

若否，則應留意電路是否有錯接或元件故障情形。 5. 由前項紀錄可知，當抑制端I =1時，Y 恆為0（A 信號被

抑制）。反之，當I =0時，則Y =A，即A 信號可由Y 輸出，此時反或閘的功能與反閘相同。


6. 由工作三、四的實習結果，我們可歸納，當致能控制端E =1時，允許輸入信號通過。若抑制輸入端I =1時，則輸入信號被抑制，無法輸出。


1 電晶體-電晶體邏輯族（TTL）電晶體-電晶體邏輯是由德州儀器公司（Texas Instruments Co., TI）在1964 開始生產，它的產品系列有54×××與74×××兩種包裝。 1. 54×××：軍用包裝，工作溫度可從55℃到125℃，電源電壓

則從4.5V 到5.5V。 2. 74×××：工業用包裝，工作溫度自0℃到70℃，電源電壓則

從4.75V 到5.25V。


電晶體-電晶體邏輯（TTL）依其結構與生產的先後次序計有下列八種不同的族系，其編號命名分別為： 1. 54/74×××系列：稱為標準（Standard）系列。 2. 54/74L×××系列：稱為低功率（Low-power）系列。 3. 54/74H×××系列：稱為高速（High-speed）系列。 4. 54/74S×××系列：稱為蕭特基（Schottky）系列。 5. 54/74LS×××系列：稱為低功率蕭特基（Low-power

Schottky）系列。 6. 54/74AS×××系列：稱為高級蕭特基（Advanced Schottky）

系列。 7. 54/74ALS×××系列：稱為高級低功率蕭特基（Advanced

Low-power Schottky）系列。 8. 54/74F×××系列：稱為快速（Fast）系列。


在這八大系列產品中，只要尾數「×××」的編號相同就有相同的運算功能。其差異僅是速度與消耗功率不同罷了，如表3-1 所示。其中速度以AS 系列最快，功率損耗則以ALS 系列最小。而ALS 系列因速度-功率積最低，已成為主流產品。


1 TTL 積體電路結構數位IC的使用有如「積木」，簡單易用。雖然在各族系間內部電路有些許不同，但其輸出／入架構與特性則是相仿的，若有不同也只是程度上的差異罷了。因此對於TTL IC 的使用，我們只要對其輸出／入特性有基本的認識即可，至於其內部結構可暫時不用理會（讀者若有興趣，可在習得電晶體結構後，參閱附錄C）。輸入特性以反閘NOT gate為例，TTL IC輸入的等效電路，如圖3-23(a)所示。當輸入0（低電壓VIL狀態）時，會有電流IIL 從輸入端流出；輸入1（高電壓VIH ），則會有一漏電流（IIH）流入輸入端。至於電流大小，則視所屬系列之不同而有所差異。以74 LS系列為例，其IIL≦0.4mA、IIH≦20 A。


輸出特性以反閘NOT gate 為例，輸出等效電路如圖3-24 所示，當其輸出1（高電位VOH輸出）時，會有電流IOH流出，且電流越大，輸出電壓VOH就越低（因IOH流經輸出電阻r產生電壓降）。當其輸出0（低電位VOL輸出）時，則會吸入電流IOL，且吸入電流越大， VOL 就越高（因VOL ≒IOL．r）。至於其最大輸出電流的大小，則因產品系列而異。若以74 LS 系列為例，則IOH ≦ 0.4mA、IOL ≦ 8mA。


2 電氣特性 TTL IC 各系列輸出／入電氣特性，在電壓準位上幾乎都一樣，所不同的是電流與速度上的差異。以74LS××系列為例，其各項電氣特性的參考值，如表3-2 所示。


傳遞延遲時間 TTL IC的傳遞延遲時間（tP）會因輸出由低態轉高態（tPLH）或高態轉低態（tPHL）而不同，一般都以其平均值來代表。即至於其量測基準，則是以輸入電壓改變的中點到輸出電壓改變的中點所需時間來計算，詳如圖3-25 所示。


3 TTL IC 的使用扇出數位IC 的扇出（fan out）是指能推動同系列IC 輸入的數量。其定義是：輸出最大電流與單一輸入最大電流比，即若以54LS 系列為例，其IOH = 400μA，IIH = 20 A，IOL = 4mA，IIL = 0.4mA，則其扇出數分別為


在考慮扇出數時，若有fan out (1)與fan out (0)不同，應以較小者為準，故54LS系列TTL 的扇出數是10。其意指54LS 系列IC 的輸出可推動10 個同系列IC 的輸入。 TTL 驅動輸入端的認定是以每一個輸入腳視為1 個輸入，其中只有及閘與反及閘例外，在同一個閘中不論其輸入端有幾隻腳並接，皆可視為單1 個輸入（註）。如圖3-26 所示，反及閘A 總共推動5 個輸入，而非3 個或8 個。


雜訊免疫力在信號傳送或處理的過程中，常會因雜散電場與磁場的干擾，產生不必要的電壓訊號，此種干擾信號即為雜訊（noise）。所謂的雜訊免疫力，就是指IC 在輸入端所能容忍的最大雜訊電壓，又稱雜訊邊限（noise margin）。如圖3-27 所示，邏輯電路的雜訊邊限應有兩種，一種為高態的雜訊邊限，一種是低態的雜訊邊限。高態雜訊邊限VNH是指高態信號所能忍受負向尖波的極限。因高態輸入時，任何在信號線上出現的大於VNH的雜訊負尖波，會使輸入信號電壓降至不允許區域內，引起不可預測的結果。故高態雜訊邊限可定義為：高態的最低輸出電壓與高態輸入要求的最小電壓差，即


相同的，當一低電位的邏輯輸出驅動另一邏輯輸入時，任何大於VNL的雜訊正尖波，將使信號電壓升至不允許區域內。因此低電位雜訊邊限就是：低態的最高輸出電壓與低態所能允許的最大輸入電壓的差值，即在邏輯電路中，信號都有高低狀態的變化，故當VNL≠VNH 時，應以較小者為基準，代表該電路的雜訊邊限。以LS 系列為例（參閱表3-1），則故LS 系列的雜訊邊限為300mV。


TTL 輸入端的接地電阻在TTL 電路中有時須接開關控制，如圖3-29 所示。若我們希望在開關ON 時輸入1，OFF時輸入0，以完成A 信號的致能控制。此時若不接電阻落地，則開關ON時輸入1，OFF 時因浮接仍然是1 輸入，將使電路未能如願。因此，我們需如圖3-29 所示般加一電阻R 接地，以確保在開關OFF 時，輸入為0 狀態。然而因TTL IC輸入0 時會有IIL流出，故R max 必須保證


因此接地電阻R 應小於2kΩ。但為避免干擾，若考慮400mV 的雜訊邊限需求，則VIL應小於0.4V，故接地電阻R 最好是選用1kΩ。


2 互補式金屬氧化物半導體邏輯族（CMOS ）傳統CMOS族以優越的電氣特性，如省電、寬廣的電源供應範圍（3～18V）、高抗雜訊能力等，使其被廣泛的運用在一般控制電路中。但由於它的速度較慢，且不易與TTL 匹配，因而大大的限制了它的應用範圍。現今由於IC 製造技術的進步，新一代更快速的CMOS族系不斷的被推出，加上符合低電壓供應需求的趨勢，已使其應用範圍急遽的擴大成為主流。其可供選擇的族系如下：


1. 40×××或45×××：傳統4000 系列的標準型CMOS 產品，編號另有140×××或74C×××等，現已被新型的HC 或AC 系列所取代。

2. 74HC×××：高速CMOS（High-speed CMOS）系列，除電源電壓為2～6V外，其輸出／入特性與4000 系列相當，但輸出電流與交換（switching）速度都較為優越。

3. 74AC×××：高級CMOS（Advance CMOS）系列，除電源電壓為2～6V外，其輸出／入特性與4000 系列產品相當，但輸出能力與速度都比HC系列還優。

4. 74HCT×××：高速CMOS 中的TTL 系列，其電源電壓與輸出／入邏輯準位都與TTL 相容。

5. 74ACT×××：高級CMOS 中的TTL 系列，其電源電壓與輸出／入邏輯準位都與TTL 相容。

6. 74FCT×××：快速CMOS（Fast CMOS）的TTL 系列，屬更新一代CMOS 邏輯族。它結合較小電晶體（MOSFET）結構的變革，創造了比AC或ACT 系列更小的功率損耗與更高的交換速度。


1. 40×××或45×××：傳統4000 系列的標準型CMOS 產品，編號另有140×××或74C×××等，現已被新型的HC 或AC 系列所取代。

2. 74HC×××：高速CMOS（High-speed CMOS）系列，除電源電壓為2～6V外，其輸出／入特性與4000 系列相當，但輸出電流與交換（switching）速度都較為優越。

3. 74AC×××：高級CMOS（Advance CMOS）系列，除電源電壓為2～6V外，其輸出／入特性與4000 系列產品相當，但輸出能力與速度都比HC系列還優。

4. 74HCT×××：高速CMOS 中的TTL 系列，其電源電壓與輸出／入邏輯準位都與TTL 相容。

5. 74ACT×××：高級CMOS 中的TTL 系列，其電源電壓與輸出／入邏輯準位都與TTL 相容。


新一代的CMOS IC（HC、AC 型）大致都採用與TTL 包裝相容的54/74×××系列編號。因此在數位IC 中，只要看到末尾的阿拉伯數字編號相同，就表示是具有相同功能的包裝（功能與接腳都完全相同）。例如74ALS138 與74AC138 的包裝是完全一樣的，所不同的只是速度與輸入準位不同罷了（因ALS 為TTL 規格，但AC 為CMOS 規格）。又例如74ALS00 與74ACT00，則不但包裝相同且輸出／入準位也完全相容（因兩者皆為TTL 規格）。有關CMOS 各系列之交換速度與靜態功率消耗比較，詳參表3-3。


1 CMOS 積體電路結構 CMOS IC 的內部結構在各族系間是大同小異的，只是輸出能力不同罷了。其輸入端因都是MOSFET 的閘極，故輸入阻抗無限大。在邏輯0 輸入時，不會有電流流出。在邏輯1 輸入時，流入的漏電流也幾乎等於0（都在A以下）。因此對前級（驅動級）的輸出，可說是毫無負擔。CMOS IC 的輸出等效電路與TTL 相仿，只是其輸出電阻較大罷了。當輸出為高電壓（邏輯1）時，可輸出電流（IOH），且IOH 越大，輸出電壓VOH 就越低。當輸出為低電壓（邏輯0）時，可吸入電流（IOL），且IOL 越大，輸出電壓VOL就越高；詳如圖3-30 所示（詳細電路結構請參閱附錄C）。


2 電氣特性電源電壓特性傳統CMOS IC 包裝電源電壓輸入為VDD 與VSS，如圖3-31 所示為CD 4011 的接腳圖，其供應電壓只要VDD 比VSS 高3～18V 皆可正常工作。如VDD = + 5V、VSS = 0V 或VDD =+5V、VSS = 5V 等都可正常動作。而且當電源供應電壓越高時，會因內部電晶體（MOSFET）輸出電阻下降，使傳遞延遲時間縮短，而加快其交換（switching）速度。


電壓準位如表3-4 所示為CMOS 各系列IC 包裝輸出／入電壓的參考值，在使用上由於VSS經常被接地，故其輸出／入準位可簡化為換言之，對輸入準位而言，只要輸入電壓在0.7VDD 以上則被視為邏輯1 輸入，若在0.3VDD 以下則可視為邏輯0 輸入。


3 CMOS 的應用雜訊邊限由前述電壓準位的說明，我們可推算傳統CMOS 的雜訊邊限約為：故傳統CMOS 的雜訊邊限為30%的電源供應電壓，以VDD = 5V 為例是1.5V，比LS-TTL 的300mV 為高。


扇出 CMOS積體電路的扇出數為50。因它的輸入阻抗無限大，其輸入電流（漏電流）幾乎等於0，在理論上其扇出數可為無限大。然因其輸入端是MOSFET的閘極，且極間電容（雜散電容）較大，若並聯太多，會造成信號上升或下降時間過長，使電路造成錯誤輸出，故一般扇出數都限制在50 以下。功率消耗 CMOS是所有邏輯族中最省電的一族。其功率損耗在靜態時可以說幾乎不耗電，但會隨著工作電壓及工作頻率的增加而增加。以傳統二輸入反及閘為例，在靜態時若電源接5V，則每閘的損耗約為2.5nW。但電源若接10V時，則增加至10nW。動態時若電源為10V，工作頻率為1MHz，則功率損耗會高達1mW。


未使用輸入端 CMOS 的輸入端為避免靜電破壞是不可以懸空不接的，所有輸入端皆必須被接到適當的準位（VSS 或VDD）或另一個輸出端。即使是未被使用的邏輯閘除做實驗外，應將所有輸入端接地或接到VDD，否則會增加功率損耗。若欲如圖3-29 般加入接地電阻，應以小於100 k 為宜。在CMOS 電路中，若有輸入空接情形（檢修時它可能由於機板斷裂或腐蝕所造成），在SSI包裝它可能有中點電壓輸出情形，即輸出準位約在1/2 VDD左右。在MSI或LSI 中電路會時好時壞，故障情形很難掌握。唯在示波器量測時，常會發現如圖3-32 的狀態不明現象。


3 TTL 與CMOS 的介面處理由於CMOS 與TTL 的電氣特性不同，在兩者交連時（TTL 來推動CMOS 或由CMOS來推動TTL），往往需加上中介處理才可以。 1 TTL 推動CMOS欲使用TTL 推動CMOS，在使用相同電源時，最需注意的是TTL 的VOH 保證值僅有2.4V，無法直接推動CMOS。因此在其輸出端經常需加上一只1k～10k 的提升電阻，將VOH 提升到約5V，如圖3-33 所示。


2 CMOS 推動TTL 使用CMOS來推動TTL，若電源同為5V，所需注意的是CMOS的IOL 僅有1mA，僅能推動LS系列的兩只輸入。若以CD4049 或CD4050 做緩衝則可推動兩只標準系列的TTL 輸入，如圖3-34 所示。若CMOS 使用較高電源時，則可依圖3-35 所示連接，即利用4049 或4050 來做緩衝。使用HC 及AC 系列則可直接推動任何TTL 裝置。若以HC 系列為例，因其故其扇出數對LS 系列為10，對ALS 系列為20，對FAST 系列為6，對AS 系列則為2。


1. 熟悉CMOS 與TTL 的電氣特性。 2. 熟練CMOS 與TTL IC 的使用技巧。 3. 了解CMOS 與TTL 的介面運用。


工作一基本邏輯閘／邏輯1 輸出電氣特性實驗 1. 參考實體圖3-37，將圖3-36 電路接妥，並加上+ 5V 電源。 2. 依圖3-36 所示，逐次分別將L1、L2 與L3 等3 個LED 接上，

並完成其個別輸出電壓（VY）與電流（IY）的量測與紀錄。 3. 由紀錄表可知，TTL IC邏輯1 輸出電壓在輕負載（即IY =0mA）

時，VY= V。 4. TTL IC 在邏輯1 輸出時，若輸出電流越大，輸出電壓則越。


5. 將IC 換成CD4011，指示燈LED 的限流電阻300 換成1k ，如圖3-38 所示，重複步驟。

6. 由紀錄表可知，CMOS IC 邏輯1 輸出電壓在輕負載（即IY = 0 mA）時，VY =5V。

7. CMOS IC 在邏輯1 輸出時，若輸出電流越大，則輸出電壓越低。


工作二邏輯0 輸出電氣特性 1. 參考圖3-40 實體圖，將圖3-39 所示電路接妥，並接上+ 5V

電源。 2. 依圖3-39 所示將指示燈L1、L2 與L3 逐次分別接上，完成其

個別輸出電壓VY 及電流IY 的量測與紀錄。 3. 由紀錄表可知，TTL IC 邏輯0 的輸出電壓在輕負載（即IY =

0 mA）時，VY =0.15V。 4. TTL IC 在邏輯0 輸出時，若輸出吸入電流越大，則輸出電壓

越高。


5. 如圖3-41 所示，將IC換成CD4011，指示燈限流電阻300 換成1k ，重複步驟。

6. 由紀錄表可知，CMOS IC 邏輯0 的輸出電壓在輕負載（IY =0mA）時，VY=0V。

7. CMOS IC 在邏輯0 輸出時，若輸出吸入電流越大，則輸出電壓越高。


工作三輸入浮接（空腳）與電阻接地的特性實驗 1. 如圖3-42 所示接妥電路，並加上+5V 電源。 2. 依紀錄表所示，將各種不同電阻R 分別接上，並完成其個別輸

入／出電壓的量測與紀錄。


由紀錄表可知，當TTL 輸入端浮接時，其VA 的輸入電壓為V，輸出電壓VY=0.15V，相當於邏輯0（提示：0 或1 或×）。由此可知，TTL 輸入端浮接相當於邏輯1 高態輸入。上述輸入端接電阻落地的目的是要使輸入處於邏輯0 狀態，因此依紀錄所示，若考慮雜訊邊限（即VA 0.4V），則TTL輸入0 的接地電阻以1kΩ較適當。


工作四TTL 與CMOS 介面實習如圖3-43 與圖3-44 所示接妥電路，並送上VCC = +5V電源。分別在SW開關ON 與OFF 時，記錄閘A 的輸出電壓VX（即CMOS 反及閘的輸入電壓）。


工作四TTL 與CMOS 介面實習 1. 如圖3-43 與圖3-44 所示接妥電路，並送上VCC = +5V電源。

分別在SW開關ON 與OFF 時，記錄閘A 的輸出電壓VX（即CMOS 反及閘的輸入電壓）。


2. 根據圖3-45 紀錄結果，在考慮雜訊邊限需求的前提下，若欲以TTL 直接推動CMOS，試問加提升電阻與不加兩電路何者較理想？加提升電阻。

3. 如圖3-46 與圖3-47 所示接妥電路，並送上VCC = +5V電源。分別在SW開關ON 與OFF 時，記錄閘A 輸出電壓VX （即TTL 反或閘B 的輸入電壓）。

4. 依據圖3-48 紀錄結果，試問在考慮雜訊邊限需求的前提下，若欲以CMOS 推動TTL，直接驅動與加入CD4050 緩衝閘兩電路何者較為安全？加CD4050。

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