《基于 VHDL 的复杂可编程逻辑器件（ CPLD ）应用技术》

绪论绪论

参考教材 1. 《 CPLD 系统设计技术入门与应用》 黄正谨 等编著 电子工业出版社 2. 《集成电路设计 VHDL 教程》 赵俊超等编写 北京希望电子出版社 ……

参 考 教 材

参 考 教 材

参 考 教 材

实验装置

实验装置

CPLD/FPGA/ASIC 诞生与发展概述一．常见英文缩写解释（按字母顺序排列）：ASIC: Application Specific Integrated Circuit. 专用 IC

CPLD: Complex Programmable Logic Device. 复杂可编程逻辑器件EDA: Electronic Design Automation. 电子设计自动化FPGA: Field Programmable Gate Array. 现场可编程 门阵列GAL: Generic Array Logic. 通用阵列逻辑HDL: Hardware Description Language. 硬件描述语言

IP: Intelligent Property. 智能模块PAL: Programmable Array Logic. 可编程阵列 逻辑RTL: Register Transfer Level. 寄存器传输级 （描述）SOC: System On a Chip. 片上系统SLIC: System Level IC. 系统级 ICVHDL: Very high speed integrated circuit Hardware Description Language. 超高速集成电路硬件描述语言

二．硬件描述语言的诞生与发展： 1. 硬件描述语言的起源： 人们 为了把复杂的电子电路用文字文件方式描述并保存下来，方便他人了解电路内容，就诞生了最初的硬件描述语言。经过多种硬件描述语言诞生与淘汰的演变，当前国内外普遍使用的主流硬件描述语言只有两种： VHDL

和 Verilog HDL 。还有 ABEL 和 AHDL 等。

2.VHDL ： 以 ADA 语言为基础，由美国国防高级研究计划局 (DARPA) 开发。 1985 年完成第一版， 1987 年成为 IEEE 标准 (IEEE1076) ， 1993 年增修为 IEEE1164 标准并使用至今。 1996 年又加入电路合成标准程序和规格，成为 IEEE1076.3 标准。美国国防部规定其为官方 ASIC 设计语言。 1995 年，中国国家技术监督局出版的《 CAD 通用技术规范》中，推荐 VHDL 为我国硬件描述语言的国家标准。

3.Verilog HDL ： 以 C 语言为基础，由 GDA(Gateway Design Auto

mation) 公司的 Phil Moorby 创建于 1983 年。 1989

年 CADENCE 公司收购了 GDA 公司，拥有了 Verilo

g HDL 的独家专利。于 1990 年正式发表了 Verilog H

DL ，并成立 OVI(Open Verilog International) 组织推进其发展。 1995 年 CADENCE 公司放弃了 Verilog

HDL 专利，使之成为 IEEE 标准 (IEEE1364) 。

4. 关于 VHDL 与 Verilog HDL 的比较： 不存在优劣之分。相同电路用这两种硬件描述语言分别编码，长度也大体相同。现在常用的各种仿真 / 综合工具均为二者通用。在日本， VHDL 用户略多于 Verilog HDL ，例如： NEC ，日立，福田电子，丸文等公司通常习惯使用 VHDL ；而松下， CASIO等公司习惯使用 Verilog HDL 。和习惯有关，一个公司通常习惯于使用其中一种。

VHDLVHDL 与其他与其他 HDLHDL 比较比较VHDL—“ 告诉我你想要电路做什么，我给你提供能实现这个功能的硬件电路”VerilogHDL— 和 VHDL 类似ABEL 、 AHDL—“ 告诉我你想要什么样的电路，我给你提供这样的电路”

5. 国内硬件描述语言书籍的常见问题： ① 往往片面夸大某一种硬件描述语言的长处。 ②书中的例子尽管都声称通过了仿真合成验证，但仍常见一些语法错误，合成时会出现“错误”或“警告”。请大家不要过分相信教科书上的语法。 ③脱离实际应用，仅仅介绍最基本的概念和语法规定，虽有较复杂的例子但却少有解释，难于理解。对实际应用中至关重要的编码技巧和避免出错的注意事项，却往往只字不提。因此，新手入门往往要走很长的弯路。

6. 硬件描述语言的近期发展： 目前及今后若干年内， VHDL 和 Verilog HD

L仍将是硬件描述语言主角。因为它们已经经过无数应用实例的验证，能够满足各类复杂的逻辑功能要求，各种配套工具软件也非常成熟完善。至于 Spec C, System C 等新型硬件描述语言，将来成为主流还是被淘汰出局，则与语言本身以及各种配套工具软件是否功能更加强大，使用更加简便，更易于学习掌握，以及与人们已经习惯的语言及工具是否有相似性和延续性等因素有关。

三．电子设计自动化 (EDA) 技术的发展： 上世纪 80 年代， EDA 还只能代替手工，画原理图和流程图，设计生产机器可以读懂的印刷电路板图。到了 90 年代，出现了 Altera 公司的 Maxplus Ⅱ等CPLD/FPGA 工具软件，人们可以用 Maxplus Ⅱ在PC机上设计由众多标准逻辑芯片（如 74 系列等）组成的电路原理图，然后再用它直接进行波形图仿真测试，观察验证电路在各种输入情况下的输出信号波形，及内部各点波形，并得到各点的延时信息，和电路“正常”，“警告”，“出错”等信息。

最后，将经过 Maxplus Ⅱ将验证无误的电路写入 CPLD/FPGA芯片，放入电路板中进行整机测试，如发现问题，修改原理图，波形仿真后重写 CPLD/FPGA ，重新进行整机测试，直至完全正确为止。整机中既可以使用 CPLD/FPGA 也可以制成 ASIC芯片（视批量大小而定）。 Maxplus Ⅱ的出现，使电子设计自动化 (EDA) 技术大大向前推进了一步。 Maxplus Ⅱ不仅支持原理图输入 , 而且还支持 VHDL 、 Verilog HDL 、以及 AHDL 等文本输入方式，是目前应用比较广泛的可编程逻辑器件开发软件。Quartus Ⅱ是 ALTERA 公司推出的另一个可编程逻辑器件开发软件，它支持原理图输入、 VHDL 、 Verilog HDL 和 AHDL 输入方式。

到了 90 年代后期，由于硬件描述语言的完善，尤其是相应的编译，测试，合成，布线等电子设计自动化 (EDA) 工具软件的发展与完善，硬件描述语言 (HDL)终于进入了成熟实用阶段。这无疑是（数字）电路设计史上最具革命性的飞跃。自此，人们实现了用简明易懂的高级编程语言设计复杂硬件电路的梦想。只要具备一定的硬件专门知识，就能随心所欲地设计出功能十分强大的专用智能电路，实现了“以软代硬”。

四、 VHDL 编程实例：以真值表为依据，采用数据流描述方式编写的 BCD－七段显示译码器的 VHDL 源代码如下所示，其按总线显示方式的仿真波形如图所示。

LIBRARY IEEE;

USE IEEE.STD_LOGIC_1164.ALL;

ENTITY decoder_se7v2 IS

PORT( A: IN STD_LOGIC_VECTOR(3 DOWNTO 0);

S: OUT STD_LOGIC_VECTOR(6 DOWNTO 0));

END decoder_se7v2;

ARCHITECTURE behave OF decoder_se7v2 IS

S 6

5S

S 4

S 3

2S

1SS 0

BEGIN

PROCESS(A)

BEGIN

CASE A IS

WHEN "0000" => S <="1111110";

WHEN "0001" => S <="0110000";

WHEN "0010" => S <="1101101";

WHEN "0011" => S <="1111001";

WHEN "0100" => S <="0110011";

WHEN "0101" => S <="1011011";

WHEN "0110" => S <="0011111";

WHEN "0111" => S <="1110000";

WHEN "1000" => S <="1111111";

WHEN "1001" => S <="1110011";

WHEN "1010" => S <="0001101";

WHEN "1011" => S <="0011001";

WHEN "1100" => S <="0100011";

WHEN "1101" => S <="1001011";

WHEN "1110" => S <="0001111";

WHEN OTHERS => S <="0000000";

END CASE;

END PROCESS;

END behave;

用 VHDL 编辑的七段译码器仿真波形

S 6

5S

S 4

S 3

2S

1SS 0

五、硬件描述语言 (VHDL) 的突出优点： 1.打破了 IC 设计者与使用者的界线，使原先的 IC 使用者在掌握了 VHDL 之后，都变成了 IC 设计者，都能够随心所欲地设计出具备多个 CPU功能的复杂专用芯片。 2. VHDL及其配套工具软件简单易学，直观明了，便于迅速掌握，也便于修改。 3.极大地缩短了专用芯片的开发周期，降低开发成本，加快了产品更新换代的速度，提高产品的市场竞争力。

4.   大大缩小电路板面积和整机体积，提高产品可靠性，增强产品功能，实现技术保密。 5. 可实现电路设计的模块化和积木式多级组合。各模块均可在今后被重复再利用（调用）。 6 . 完全实现拥有整机的自主知识产权，不再在关键芯片（专用芯片）的进口及价格方面受制于人。这一点对目前我国尤为重要。

六、可编程器件的发展： PROM (EPROM, EEPROM) PAL/GAL芯片（几十个门 /20Pin ） FPGA/CPLD （八十年代中期， Xilinx 和 Altera 公司推出几十—几千个通用 IC 规模的 FPGA芯片。目前已发展到数千万门 /3000Pin/IC 的规模）。 系统芯片 SOC ( 集模拟信号采集 /转换 / 存储 /处理 /接口 /各种 IP 电路于一体，包含模拟 /数字信号处理电路，存储器， CPU 等。 )

注： IP （也称“核” core ） 是指由硬件描述语言 (HDL) 设计，经过实践证明正确无误的“通用”硬件功能模块。用户可以直接使用而不需进行设计 / 验证。

例如： SDRAM(DDR)读写控制电路；以太网数据收发电路等等。 七、 HDL/ASIC/EDA 的现存问题与未来发展方向： 1. 硬件描述语言 (HDL) 的现存问题与未来发展方向： VHDL或 Verilog HDL目前尚无法用于描述模拟电路，跟不上系统芯片 SOC （集模 /数于一身）的发展要求。人们正期待一种模 /数电路兼容的硬件描述语言 (HDL) 诞生。

2. ASIC 的现存问题与未来发展方向： (1)   简化工艺，降低成本：如今，随着 ASIC制造工艺朝着小于 0.1um 的方向快速推进（ NEC已宣称达到了 0.1um, SONY 和东芝也在共同投入 15亿美圆争取尽早实现 0.07um—0.1um 的目标）， ASIC 的集成度和制造成本都在直线上升。而实际应用的 ASIC 中， 78% 的 ASIC 的门数不超过 100万门，无须采用 7 级到 8 级金属工艺， 3到 4 级足矣。

(2) 缩短 ASIC 设计周期： ASIC 设计周期一般为 1—12 个月，制造周期亦需大致相同的时间。 HDL 编码一般需 1/4—1/3时间，其余为合成 /仿真（局部 /总体 / 实机） /后仿真的时间。随着产品市场竞争的加剧，更新换代速度加快，缩短设计制造周期的呼声日益增强；而另一方面， ASIC 的功能和复杂程度也在日益提高，又使得缩短周期变得更加困难。现在，很多著名公司都已投入巨资，致力于这方面的研究开发工作，力求明显缩短 ASIC 设计及制作周期。

为缩短设计周期，设计时尽可能多地采用 IP 模块也是趋势之一。目前， NEC,富士通 ,IBM,TI 等公司都已有很丰富的 IP库，并且可以将其直接集成到用户 ASIC

芯片中去。不过，一般国内用户却未必能承受得起在这些公司购买 IP 和定制 ASIC 的费用。 另外，有关 IP

的知识产权保护以及国际标准化等问题也尚在探讨之中，阻碍了 IP 应用普及的步伐。

3.EDA 的现存主要问题：　 主要是无法对模拟 /数字 / 各种 IP混合的 ASIC(SOC) 进行设计，编译，仿真，合成。另外，需要更加简单高效的设计 / 编译 / 仿真 / 合成工具，以缩短研发周期。