1

UNIVERZITET U KRAGUJEVCU

TEHNIKI FAKULTET U AKU

Dr Predrag Petrovi

IMPULSNA I DIGITALNA ELEKTRONIKA

-skripte-

AAK, 2005, god.

2

PREDGOVOR Ova skripta je pripremljena sa ciljem da olaka pripremanje ispita iz predmeta IMPULSNA I

DIGITALNA ELEKTRONIKA koji sluaju studenti III godine Tehnikog fakulteta u aku, na odseku

za raunarsku tehniku. Skripta se najveim delom oslanjaju na materijal koji je izloen u sjajnoj knjizi

profesora Dejana ivkovia i profesora Miodraga Popovia, IMPULSNA I DIGITALNA

ELEKTRONIKA, koja se kao osnovni ubenik koristi na svim Elektrotehnikim fakultetima u zemlji.

Kako ona po obimu prevazilazi predvieni fond asova na osnovnim studijama pojavila se potreba da se

pripremi ovakav, saet materijal. Neke od tema su obraene praktino na informativnom nivou iz razloga

to se one pominju i u nekim drugim predmetima koje studenti ovog odseka sluaju. Sa druge strane

pojedine oblasti su proirene materijalom koji nije bio dostupan u trenutku kada je gore pomenuti

ubenik pisan. To se pre svega odnosi na neke od novih poluprovodnikih struktura. Po ovde izloenom

materijalu ve vie od 5 godina autor realizuje nastavu iz ovog predmeta. Autor se nada da e ovakva

skripta naii na dobar prijem kod studenata i poveati prolaznost na ispitu.

U aku

jun 2005 god. Autor

3

SADRAJ

1. Logika kola sa bipolarnim tranzistorima 7 1.1.1 Statika karakteristika invertor 7 1.1.2 Dinamike karakteristike invertora 9 1.1.3 Invertor sa bipolarnim tranzistorom i otki diodom 10 1.2 RTL i DTL logika kola 10 1.3 Standardna TTL logika kola 11 1.3.1 Statike karakteristike 11 1.3.2 Dinamike karakteristike 12 1.3.4 Familija TTL kola 12 1.4.1 otki TTL (74S) familija 15 1.4.2 74LS familija 15 1.4.3 74AS familija 16 1.4.4 74ALS familija 17 1.4.5 TTL logika kola sa modifikovanim stepenom 17 1.4.6 Praktini aspekti korienja TTL kola 18 1.5 ECL logika kola 18 1.5.1 ECL 10K familija 19 1.5.2 ECL 100K familija 20 1.5.3 Praktini aspekti primene ECL kola 20 2. Logika kola sa MOS tranzistorima 22 2.1 NMOS invertori 22 2.2 Invertor sa MOS tranzistorom sa indukovanim kanalom 24 2.3 Invertor sa nezasienim aktivnim stepenom 25 2.4 Invertor sa MOS tranzistorom sa ugraenim kanalom 26 2.5 NMOS logika kola 27 2.6 CMOS invertor 28 2.7 CMOS logika kola 31 2.8 CMOS logika kola sa poboljanim karakteristikama 33 2.9 povezivanje MOS i TTL familija logikih kola 34 2.10 BiCMOS integrisana kola 35 GaAS kola 47 3. Bistabilna kola 55 3.1 SR le kola sa NILI logikim kolima 55 3.2 SR le kola sa NI logikim kolima 57 3.3 SR le kolo sa signalom dozvolom 58 3.4 D le kolo 60 3.5 Sinhroni flipflopovi 60 3.6 Flipflopovi sa impulsnim okidanjem 60 3.7 Flipflopovi sa ivinim okidanjem 61 3.8 JK flipflopovi 62 3.9 JK MS flipflop 63 3.10 JK flipflop sa ivinim okidanjem 64 3.11 T flipflop 65 4. Komparatorska kola 66 4.1 Diferencijalni komparator 66 4.2 Diferencijalni komparator u bipolarnoj tehnici 67 4.3 mitov regenerativni komparator 70 5. Monostabilni i astabilni impulsni generatori 73 5.1 Monostabilni multivibrator u CMOS tehnici 74

4

5.2 Monostabilni multivibrator u TTL tehnici 75 5.3 Monostabilni multivibrator u ECL tehnici 77 5.4 Generisanje kratkih impulsa 79 5.5 Astabilni multivibrator u CMOS tehnici 79 5.6 Impulsni generatori sa komparatorima 80 5.6.1 Impulsni generatori sa regenerativnim komparatorima 80 5.6.2 Impulsni generatori sa neregenerativnim komparatorima 82 5.7 Integrisani tajmeri 83 5.7.1 Jednociklini tajmeri 84 5.7.2 Vieciklusni tajmeri 84 Integrisani tajmer NE-555 85 6. Generatori linearnih napnskih oblika 93 6.1 Milerov integrator 93 6.2 Milerov integrator sa tranzistorima 94 6.3 Milerov integrator sa operacionim pojaavaem 96 6.4 Analiza tanosti Milerovog integratora 98 6.5 Butstrep integrator 99 6.6 Butstrep integrator sa tranzistorima 99 6.7 Butstrep integrator sa operacionim pojaavaem 100 6.8 Analiza tanosti butstrep integratora 101 6.9 Generisanje lineranog napona pomou strujnog izvora 103 7. Kombinacione mree 104 7.1 Analiza kombinacionih mrea 104 7.2 Sinteza kombinacionih mrea 105 7.3 Standardi i preporuke za izradu dokumentacije 106 7.4 Minimizacija kombinacionih mrea 107 7.5 Projektovanje realnih kombinacionih mrea 108 7.6 Faktor grananja 108 7.7 Vremenski odziv kombinacionih mrea 110 7.8 Mogue greke izazvane kanjenjem logikih kola 111 7.9 Trostatii baferi 114 7.10 Magistrale digitalnih signala 114 7.11 Bidirekcioni trostatiki baferi 115

7.12 Dekoderi 116 7.13 Potpuni dekoderi 117

7.14 Generisanje funkcija pomou dekodera 118 7.15 Nepotpuni dekoderi 118 7.16 Koderi 119 7.17 Potpuni i nepotpuni dekoderi 119 7.18 Prioritetni koderi 121 7.19 Kontrola ispravnosti kodovanja 122 7.20 Konvertori koda 124 7.21 Multiplekseri 126 7.22 Sinteza multipleksera 126 7.23 Sinteza logikih funkcija pomou multipleksera 127 7.24 Demultiplekseri 127 7.25 Analogni multiplekseri/demultiplekseri 128 8. Sekvencijalne mree 128 8.1 Anailza sinhronih sekvencijalnih mrea 129 8.2 Analiza mree sa ivinim D flipflopovima 131 8.3 Analiza mree sa JK flipflopovima 132 8.4 Sinteza sinhronih sekvencijalnih mrea 133

5

8.5 Sekvencijalne mree sa povratnom spregom 136 8.6 Analiza sekvencijalne mree sa povratnom spregom 137 8.7 Stacionarni registri 138 8.8 Stacionarni registri sa D flipflopovima 139 8.9 Stacionarni registri sa SR le kolima 140 8.10 Transparentni stacionarni registri 141 8.11 pomeraki registri 142 8.12 Integrisani pomeraki registri 142 8.13 Brojai sa pomerakim registrima 144 8.14 Samopodeavajui brojai 144 8.15 Brojai 146 8.16 Asinhroni brojai 146 8.17 Sinhroni brojai 147 8.18 Brojai unazad i obostrani brojai 148 8.19 Brojai sa paralelnim upisom 150 9. Programabilne logike mree 152 9.1 dvodimenzionalno dekodovanje adrese memorije 156 9.2 Kombinacione programabilne komponente 159 10 Memorije 167 10.1 Statike poluprovodnike memorije 167 10.2 Dinamike poluprovodnike memorije 170 10.3 FRAM memorije 173 10.4 Primena RAM memorija 174 10.5 Organizacija statike memorije veeg kapaciteta 175 10.6 Organizacija dinamike memorije veeg kapaciteta 176 10.7 Memorijske komponente za specifine primene 177 11. Sabiraka kola 181 11.1 Potpuni sabira 181 11.2 Kolo potpunog sabiraa 182 11.3 N'bitni sabira 182 11.4 Izbor veliine sabiraa 183 11.5 Sabiranje pozitivnih brojeva 184 11.6 Sabiranje negativnih brojeva 184 11.7 Akumulacija kanjenja sabiraa 185 11.8 Zavisnost kanjenja od vrste podataka 185 11.9 Brza sabiraka kola 186 11.10 Standardni N-bitni sabira 186 11.11 Ubrzana sabiraka kola 187 11.12 Brza sabiraka kola 188 11.13 Sabirai sa paralelnim prenosom 189 11.14 Tehnike kod brzih sabirakih kola 191 11.15 sabiranje vie brojeva 194 11.16 Stablo sabiranja 194 11.17 Sabirai tipa Carry-Save 195 11.18 Stablo sabiranja Carry-Save 196 12. Digitalno-analogna i analogno-digitalna konverzija 197 12.1 Digitalno-analogni konvertori 197 12.2 Osnovne karakteristike digitalno-analognih konvertora 198 12.3 DA konvertori sa teinskom otpornom mreom 200 12.4 DA konvertori sa lestviastom mreom 202 12.5 Bipolarni konvertori 203 12.6 Analogno-digitalni konvertori 204

6

12.7 AD konvertori sa paralelnim komparatorima 204 12.8 Konvertori sa sukcesivnim aproksimacijama 206 12.9 Pratei AD konvertori 207 12.10 Serijski AD konvertori 207 12.11 Bipolarni AD konvertori 210 12.12 Primena DA i AD konvertora 210 12.13 Sprega DA konvertora sa raunarom 210 12.14 Sprega AD konvertora sa raunarom 210 12.15 Digitalni voltmetar 211 LITERATURA

7

1. LOGIKA KOLA SA BIPOLARNIM TRANZISTORIMA

Prva realizovana integrisana kola bila su RTL (resistor-transistor logic) kola. Nakon toga veina otpornika bila je zamenjena diodama i tranzistorima ime su dobijena DTL (diode-transistor logic) kola. Sledei korak je bio pojava TTL (transistor-transistor logic) kola. Kod TTL kola prvi put je iskorien multiemitorski tranzistor, sa dva do osam emitora.

U veini logikih kola izlazni stepen je realizovan pomou tranzistorskog invertora koji radi u zasienju, a to se nepovoljno odraava na dinamike karakteristike logikih kola a naroito na vreme kanjenja. Da bi se ubrzao rad logikih kola razvoj je iao u dva pravca. U jednom koriene su otki diode za spreavane rada tranzistora u zasienju. Drugi nain je korienje nezasienog diferencijalnog prekidaa ime se dobija familija ECL (emitter-coupled logic) kola.

1.1.1. STATIKE KARAKTERISTIKE INVERTORA

Najvanije statike karakteristike invertorskog kola su: karakteristika prenosa, logiki nivoi i faktor grananja. Da bi odredili ove tri karakteristike posmatraemo posmatraemo emu prikazanu na slici 1.1

slika 1.1 Invertor sa bipolarnim tranzistorom

Karakteristika prenosa: - karakteristiku prenosa koja se definie kao zavisnost izlaznog napona od ulaznog napona pri statikoj pobudi. Realna i idealizovana karakteristika su prikazane na sledeoj slici:

slika 1.2 Realna i idealizovana karakteristika prenosa invertorskog kola

8

- Sa slike 1.2 se uoava da karakteristika prenosa ima tri oblasti koje su razdvojene sa dve prelomne take PT1 i PT2.

Vu= VIl= VBET (1.1) Vi= VOH= VCC (1.2)

- Koordinate take PT2 se lako mogu odrediti znajui da pri tom ulaznom naponu tranzistor ulazi u zasienje.

Vi= VOL= VCES (1.3)

VIH= VBES + F

CESCC

C

B VVRR

+ (1.4)

Logiki nivoi: - Na osnovu koordinata prelomnih taaka karakteristike prenosa mogu se odrediti etiri bitne karakteristike logikih kola:

VIL maksimalni ulazni napon koji se ponaa kao logika nula VIH minimalni ulazni napon koji se ponaa kao logika jedinica VOL garantovana vrednost napona logike nule na izlazu VOH - garantovana vrednost napona logike jedinice na izlazu

a zatim izraunati i vrednosti logike amplitude, margina uma i irine prelazne zone. - Logika amplituda se definie kao razlika nivoa logike jedinice i logike nule na izlazu:

LA = VOH VOL (1.5)

- Margine uma u ovom sluaju su:

NM1 = VOH VIH (1.6) NM0 = VIL VOL (1.7)

- irina prelazne zone definie se kao razlika graninih vrednosti nivoa logike jedinice i logike nule na ulazu:

TW = VIH VIL (1.8)

Faktor grananja na izlazu: - Faktor grananja (fan-out) se definie kao maksimalni broj ulaznih prikljuaka koji se sme prikljuiti na izlaz a da se ne narue dozvoljene granice logikih nivoa. - Faktor grananja odreujemo tako to se unapred propie eljena margina uma za kritinu situaciju na izlazu, a zatim odredimo maksimalni broj kola koja se mogu prikljuiti na izlazu. Obino se za izbor margine uma uzima jedna od dve mogunosti: NM1 0, to je prostije za raunanje, ili NM1 = NM0, to je realnije ali tee za izraunavanje. U praksi se za definisanje faktora grananja na izlazu uzimaju u obzir i varijacije usled temperature , proizvodnih tolerancija i drugih uzroka, tako da su praktine vrednosti izlaznog faktora grananja obino oko 10.

9

slika 1.3 odreivanje faktora grananja na izlazu

1.1.2. DINAMIKE KARAKTERISTIKE INVERTORA - Na ulaz dovedemo naponski impuls amplitude 5V i dovoljnog trajanja 5s tako da se pre opadajue ivice impulsa zavre sve prelazne pojave izazvane rastuom ivicom ulaznog impulsa. Ulazni impuls je prikazan na slici 1.4

slika 1.4 vremenski dijagrami napona i struja u invertorskom kolu

- t1- t0 naziva se vreme kanjenja (delay time) i obeleava se sa td. - tf = t2 t1 i naziva se vreme opadanja (fall time). dopunjavaju se parazitne kapacitivnosti ali se i uspostavlja viak manjinskih nosilaca u prostoru baze tranzistora koji radi u direktnom aktivnom reimu - ts= t4 - t3 , koji se naziva vreme zasienja (nagomilavanja) (storage time) eliminie viak manjinskih nosilaca u bazi koji je posledica zasienja - tr = t5 t4 koji se naziva vreme uspostavljanja (rise time). U tom intervalu tranzistor je ponovo u direktnom aktivnom reimu - t6 t5 vreme oporavka (final recovery time).isprazne parazitne kapacitivnosti spojeva

10

1.1.3. INVERTOR SA BIPOLARNIM TRANZISTOROM I OTKI DIODOM -veci je problem zakoiti tranzistor

slika 1.5 invertor sa bipolarnim tranzistorom i otki diodom

1.2. RTL I DTL LOGIKA KOLA

- Paralelnim vezivanjem dva ili vie invertora dobija se dvoulazno RTL kolo prikazano na slici 1.6:

slika 1.6. dvoulazno RTL NILI kolo

-Osnovni nedostatak RTL kola je nestabilan nivo logike jedinice -Drugi nedostatak RTL kola je prilino velika disipacija od oko 16 mW pri kanjnju za oko 12ns. To znai da je proizvod snage i kanjenja oko 190 pJ to je suvie velika vrednost -uvoenje tranzistora T1 umesto diode i korienje samo jednog izvora za napajanje od 5 V, to je kasnije usvojeno za standardnu vrednost napona za napajanje digitalnih kola

slika 1.7 dvoulazno DTL NI kolo

11

-Bez dioda D3 i D4 na slici 1.7a, odnosno diode D3 i tranzistora T1 na slici 1.7b nije mogue pouzdano zakoiti izlazni tranzistor. -Uvoenjem emitor folovera T1 umesto diode znatno je povean izlazni faktor grananja. -DTL kolo ima veliko vreme kanjenja koje iznosi oko 30 ns. -Disipacija je oko 10 mW, odnosno proizvod snage i kanjenja je oko 300 pJ to je znatno vee nego kod RTL kola. Drugi nedostatak DTL kola je velika povrina koja je potrebna za realizaciju kola na silicijumskoj ploici.

1.3. STANDARDNA TTL LOGIKA KOLA -TTL (Transistor-transistor logic) kola dobijena su usavravanjem DTL kola -Multiemitorski tranzistor ima viestruku ulogu. S jedne strane smanjena je potrebna povrina za realizaciju ulaznog kola. S druge strane smanjeno je i vreme propagacije signala kod TTL kola

slika 1.8 standardno TTL NI kolo sa dva ulaza

-Izlazni stepen standardnog TTL kola znatno se razlikuje od izlaznog stepena DTL kola -Uloga otpornika R4

1.3.1. STATIKE KARAKTERISTIKE Karakteristika prenosa, logiki nivoi i margine uma

VOH = VCC 2VBET = 3,6 V (1.9) -Kada T2 provede javlja se prelomna taka PT1.

VIL = VBET2 VCES1 = 0,6 V (1.10) -Druga prelomna taka na karakteristici prenosa pojavljuje se kada tranzistor T3 pone da provodi. -Trea prelomna taka na karakteristici prenosa pojavljuje se kada tranzistor T3 ode u zasienje. Tada je izlazni napon na nivou ligike nule:

VOL = VCES = 0,1 V (1.11) -Poto su sada tranzistori T1 i T2 u zasienju, napon na ulazu je:

VIH = 2VBES VCES = 1,5 V (1.12)

-Dalje poveanje ulaznog napona ne dovodi do promene napona na izlazu ali menja radni reim nekih tranzistora u kolu.).

12

slika 1.9 karakteristika prenosa standardnog TTL NI kola

Faktor grananja na izlazu -Tipina vrednost faktora grananja N kod standardnih TTL kola je 10.

1.3.2. DINAMIKE KARAKTERISTIKE -Tipino vreme kanjenja tp standardnih TTL kola iznosi 10 ns. Kako je disipacija tipinog standardnog TTL kola oko 10 mW, proizvod snage i kanjenja je oko 100 pJ, odnosno, oko tri puta manje nego kod DTL kola.

1.3.4. FAMILIJA TTL KOLA -Danas postoji vie od 500 razliitih kola u 54/74 familiji. -Oznake TTL kola su u prilinoj meri standardizovane i imaju oblik XXMMKNNN. Standardno TTL I kolo

slika 1.10 standardno TTL I kolo sa dva ulaza (SN7408)

-Uvode sa dva nova tranzistora T5 koji ostvaruje potrebnu inverziju i T6 koji radi kao pomera nivoa -kanjenje oko 15 ns

13

Standardno TTL NILI kolo

slika 1.11 standardno TTL NILI kolo sa dva ulaza (SN7402)

-Statike ulazne karakteristike su iste kao kod NI kola. vreme propagacije NILI kola je isto kao kod NI kola i iznosi 10 ns. Ukupni broj tranistora kod NILI kola vei (6 umesto 4), u kolima veeg stepena integracije vie se koriste NI kola. Standardno TTL ILI kolo -umetanje dva tranzistora T7 i T8 :

slika 1.12 standardno TTL ILI kolo sa dva ulaza (SN7432)

-kanjenje standardnog ILI kola iznosi oko 12 ns. Standardno TTL I-ILI-NE kolo

slika 1.13 standardno TTL I-ILI-NE kolo sa 4x2 ulaza (SN7454)

14

-vreme propagacije tp reda 10,5ns Ekspandabilna kola i ekspanderi -Ekspandabilna logika kola imaju posebne ulaze

slika 1.14 ekspandabilno TTL I-ILI-NE kolo sa 4x2 ulaza (SN7453)

Baferi i drajveri - kola za strujno rastereenje koja se krae nazivaju baferi ili drajveri

slika 1.15 bafersko NI kolo sa dva ulaza (SN7437)

-manji otpornici i tranzistor T5 -faktor grananja je povean na 30. Vreme propagacije je oko 10ns ali pri oko tri puta manjem otpornom i tri puta veem kapacitivnom optereenju izlaza.

15

1.4.1. OTKI TTL (74S) FAMILIJA

slika 1.16 otki TTL NI kolo sa dva ulaza (SN74S00)

- umeu se tranzistori T5 i T6

slika 1.17 karakteristika prenosa otki TTL NI kola

-funkcija otpornika R6 -vreme tpLH znatno skraeno u odnosu na standardna TTL kola i tipino je 3ns. -Vrednosti otpornika su oko 2 puta manje u odnosu na otpornike kod standardnog TTL kola. To izaziva poveanje disipacije kola na oko 20mW, ali zbog poveane brzine proizvod snage i kanjenja je oko 60pJ, to predstavlja poboljanje od oko 40% u odnosu na standardnu TTL familiju.

1.4.2. 74LS FAMILIJA -disipacija od svega 2 mW i kanjenje od 10ns. Proizvod snage i kanjenja je 20 pJ to predstavlja poboljanje od 5 puta u odnosu na standardno TTL kolo -vrednosti otpornosti su oko 5 puta vee nego kod standardnog TTL kola i 5-10 puta vee nego kod otki TTL kola. -koenje tranzistora je znatno bre jer ne postoji vreme zasienja potrebno za eliminaciju vika nosilaca iz baze. -TTL LS kola odlikuju se i poveanim izlaznim faktorom grananja koji je oko 20

16

slika 1.18 otki TTL NI kolo male snage sa dva ulaza (SN74SL00)

-koordinate prelomne take PT1 su: VIL = 2VBET VDS = 0.9 V (1.13) VOH = VCC VBET = 4.3 V (1.14)

dok su koordinate prelomne take PT2: VIH = 2VBE VDS = 1.1 V (1.15) VOL = VCES = 0.3 V (1.16)

. -Uloga dioda D3 i D4 je da obezbede bre gaenje tranzistora T5 i T4.

1.4.3. 74AS FAMILIJA

slika 1.19 NI kolo sa dva ulaza iz 74AS familije (74AS00)

-multiemitorski tranzistor na ulazu zamenjen otki diodama. -dioda D3 radi ubrzanja prelaza sa logike jedinice na logiku nulu na izlazu. Smanjene su i dimenzije tranzistora i skraeno je vreme propagacije tp na svega 1.5 ns uz istu disipaciju od 20 mW kao kod kola 74S familije. Proizvod snage i kanjenja iznosi 30 pJ.

17

1.4.4. 74ALS FAMILIJA

slika 1.20 NI kolo sa dva ulaza iz 74ALS familije (74ALS00)

-diode zamenjene pnp tranzistorima T1 i T2 na ulazu -Tranzistor T3 koji radi kao emitor-folover poveava strujnu pobudu izlaznog stepena i tako ubrzava rad kola. -otki diode D1 i D2 slue za brzo koenje tranzistora T4 kada ulaz prelazi iz stanja logike jedinice na logiku nulu. -Vreme propagacije od 4 ns, disipacija kola zbog oko 2 puta veih otpornosti prepolovljena i iznosi svega 1 mW.

1.4.5. TTL LOGIKA KOLA SA MODIFIKOVANIM IZLAZNIM STEPENOM TTL kola sa otvorenim kolektorom -iz kola sa slike 1.8 uklonjeni tranzistor T4, dioda D1 i otpornik R4. Male vrednosti otpornika daju veliku struju u kolektore zasienih tranzistora smanjujui na taj nain faktor grananja. Velike vrednosti otpornika nisu pogodne zbog smanjenja napona logike jedinice zbog pada napona na otporniku. Vrednost otpornika je rezultat kompromisa i zavisi od broja ulaznih prikljuaka koji su vezani na liniju. - Kola sa otvorenim kolektorom imaju jo jednu primenu: oieno I ili kolektorsko I.

slika 1.21 TTL NI kolo sa dva ulaza i otvorenim kolektorom (SN7401)

18

Trostatika TTL kola -Izlazni stepen trostatikih TTL kola je skoro isti sa uobiajenim TTL izlaznim stepenom samo se moe dovesti u stanje visoke impedanse kada su svi izlazni tranzistori zakoeni.. -postoji jo jedan ulazni (kontrolni) prikljuak E -Vreme propagacije od ulaza A do izlaza je reda 10ns. Vreme propagacije tpZH (vreme potrebno za dovoenje izlaza iz stanja visoke impedanse) iznosi 11 ns dok je tpZL (vreme potrebno za izvoenje izlaza iz stanja visoke impedanse) due i iznosi 16 ns. -Kod trostatikih kola se izlazni stepen bre koi nego to se ukljuuje to je veoma pogodna osobina.

1.4.6. PRAKTINI ASPEKTI KORIENJA TTL KOLA Vezivanje neiskorienih ulaza -Slobodni ulaz NI kola se ne sme ostaviti otvoren -vezivanje neiskorienih ulaza vie NI (I) kola na napon napajanja preko zajednikog otpornika vrednosti od 1 k do 10 k

slika 1.22 vezivanje neiskorienih ulaza kod TTL NI (I) kola

-vezivanje neiskorienih ulaza na napon napajanja preko diodnog kola -Neiskorieni ulazi NILI (ILI) kola se najee vezuju direktno na masu. -Neiskorien ulaz se moe kratko spojiti sa korienim to je takoe prikazano na slici 1.30. Ovo je vrlo popularan nain vezivanja neiskorienih ulaza jer ne zahteva upotrebu dodatnih komponenata.

1.5. ECL LOGIKA KOLA

slika 1.23 diferencijalni pojaava kao logiki invertor

19

-tranzistori u kolu sa slike 1.31 se ne ukljuuju i ne koe ve se struja kroz otpornik RE usmerava u jedan ili drugi tranzistor. -Ulazni i izlazni nivoi nisu kompatibilni -mala logika amplituda reda nekoliko stotina mV -promene VCC direktno preslikavaju u promene izlaznog napona u oba logika stanja. Zato se prikljuak za VCC vezuje na masu koja je taka sa najstabilnijim potencijalom u kolu.

1.5.1. ECL 10K FAMILIJA

slika 1.24 logiko ILI/NILI kolo sa dva ulaza iz ECL 10K familije

-Ovo kolo ima dva izlaza i realizuje ILI ili NILI funkciju. -Tranzistor T3 ostvaruje ILI/NILI funkciju, T4 generie referentni napon, T5 i T6 slue kao strujni pojaavai i pomerai nivoa -diode D1 i D2 slue za temperaturnu kompenzaciju napona na emitorskim spojevima T2 i T4. Statike i dinamike karakteristike -faktor grananja se obino ograniava na 10 -margine uma i logika amplituda imaju male vrednosti -prosena disipacija po kolu je:

PD = PDIF + PREF/4 = 24 mW (1.17) -Dinamike karakteristike ECL kola su veoma dobre. Proseno vreme propagacije neoptereenog ILI/NILI kola iznosi svega 2 ns. Proizvod snage i kanjenja za ECL 10K familiju je:

PDP = 48 pJ (1.18)

-Vreme propagacije optereenog ECL kola je vee od 2 ns zato to tpHL raste po skoro linearnom zakonu sa poveanjem kapacitivnog optereenja, dok tpLH raste znatno sporije. -ECL kola 10K familije imala su dosta nedostataka. Margine uma i logika amplituda ECL kola su vrlo mali a stabilnost logiih nivoa i referentnog napona zavisi od varijacija napona napajanja VEE i promena temperature

20

1.5.2. ECL 100K FAMILIJA -Osnovne razlike su zamena otpornika R3 tranzistorom T4 i uvoenje dioda D1 i D2 i otpornika R4 izmeu kolektora diferencijalnog para tranzistora. Najvanije razlike izmeu 10K i 100K familije postoje u konstrukciji izvora referentnog napona.

slika 1.25 ECL ILI/NILI kolo sa dva ulaza iz 100K familije:

a) diferencijalni pojaava, b) izvor referentnih napona

-Oba napona VRS i VCS su nezavisna od temperaturnih promena, a takoe ne zavise ni od promena napona napajanja VEE. Poboljanja statikih karakteristika su impresivna a i dinamike karakteristike kola iz 100K familije su znatno bolje od kola iz 10K familije. Glavni razlog za to su bolje karakteristike upotrebljenih tranzistora. -Prosena disipacija kola iz 100K familije iznosi oko 40 mW. Proizvod snage disipacije i kanjenja je oko 30 pJ i loiji je u poreenju sa novijim kolima iz TTL familije.

1.5.3. PRAKTINI ASPEKTI PRIMENE ECL KOLA Povezivanje ECL kola -Izlazna impedansa ECL kola Ri je mala i uvek manja od 10 . Ulazna impedansa ECL kola Ru je reda nekoliko desetina k. Veza izmeu ulaza i izlaza moe se smatrati vodom ija je karakteristina impedansa R0 reda nekoliko desetina do nekoliko stotina .

21

slika 1.26 sprezanje ECL kola: a) ekvivalentna ema,

b) mogui oblik odziva na naglu promenu na poetku voda

-spreavanje oscilacija zatvaranjem voda na prijemnoj strani otpornikom ija je otpornost jednaka karakteristinoj impedansi -Otpornik kojim se zatvara vod na ulazu ECL kola mora biti vezan na negativni napon manji od VR, jer bi se inae ulaz ponaao kao da je stalno na nivou logike jedinice. -Varijanta sa slike 1.36b ima kao nedostatak veliku disipaciju na otpornicima koji formiraju razdelnik napona. Obe varijante smanjuju izlazni faktor grananja.

slika 1.27 prilagoenje na karakteristinu impedansu na izlazu voda

slika 1.28 prilagoenje na karakteristinu impedansu na ulazu voda

-prednost ovakvog naina zatvaranja je to nije potreban poseban izvor za napajanje. Nedostaci ovakvog naina zatvaranja voda su slini kao kod zatvaranja voda na izlazu; ulazi narednih logikih kola moraju biti fiziki blizu. - otki diode su vezane na referentni napon VR, tako da signal na vodu moe slobodno oscilovati u opsegu VRVDS, dok se vee varijacije naglo priguuju jer jedna dioda provede.

slika 1.29 spreavanje neeljenih oscilacija na vodu pomou diode

22

-Jo jedan problem koji se javlja kod sprezanja ECL kola je problem presluavanja, odnosno neeljene sprege kola preko vodova. Presluavanje je posledica neizbenih kapacitivnih i induktivnih sprega izmeu bliskih vodova Presluavanje se moe sasvim eliminisati korienjem koaksijalnih kablova, Elegantno reenje predstavlja korienje uparenih vodova, odnosno parica.

slika 1.30 eliminacija presluavanja upredanjem sprenih vodova

2. LOGIKA KOLA SA MOS TRANZISTORIMA

U poslednjih petnaest godina dolo je do naglog razvoja tehnologije MOS integrisanih kola, posebno NMOS i CMOS tehnologije, tako da danas NMOS i CMOS kola dominiraiu u digitalnoj elektronici, a naroito u kolima vee gustine integracije kao to su ISI i VLSI kola. Osnovni razlog za sve vee korienje MOS kola je to je u MOS tehnologijama mogue postii veu gustinu integracije nego kod bipolarnih kola. Razlog za to je prvenstveno u manjim dimenzijama MOS tranzistora. Osim toga, CMOS tehnologija nudi jos dve prednosti: izuzetno malu potronju u statikom reimu i brzinu rada koja je danas porediva sa bipolarnim kolima,izuzimajui ECL kola. Kako se sa smanjivanjem dimenzija tranzistora, brzina MOS kola linearno poveava, sto nije sluaj u bipolarnoj tehnologiji, moe se oekivati da e uskoro CMOS kola i po brzini prevazii bipolarna logika kola.

Kao i u bipolarnoj tehnologiji, najprostije logiko kolo u MOS tehnologiji je invertor.Pored toga sto obavlja jednu od osnovnih logikih operacija, kolo invertora u MOS tehnologiji predstavlja osnovu za formiranje sloenijih logikih kola.

2.1 NMOS INVERTORI

Osnovno kolo invertora u MOS tehnologiji je invertor sa NMOS tranzistorom koji je prikazan na slici 2.1 iako se ovo kolo invertora zbog svojih nedostataka ne koristi u praksi, ono predstavlja bazu za razvoj praktinih invertorskih kola koja se realizuju u integrisanoj tehnici.

Analizu rada invertora sa NMOS tranzistorom zapoeemo odreivanjem karakteristinih taaka na karakteristici prenosa. Kada je ulazni napon manji od prekidnog napona tranzistora Vt tranzistor je zakoen i napon na izlazu kola jednak je naponu napajanja VDD. Dakle, napon logike jedinice na izlazu je:

VOH=VDD (2.1)

23

Slika 2.1 INVERTOR sa

NMOS tranzistorom Znatno tee je odrediti nivo logike nule na izlazu koji se javlja kada je na ulazu dovoljno visok napon. Ako se pretpostavi. Sto je realan sluaj u praksi, da se ulazni napon dovodi sa izlaza kola istog tipa, moe se uzeti da je Vu = V0H. Tranzistor radi u linearaom reimu pa se izjednaavanjem struje kroz otpornik RD sa strujom drejna dobija kvadratna jednaina po VOl..

D

OLDDOLOLTOH R

VVVVVVk = ])(2[2

2 odakle se uzima samo pozitivno reenje

)(1 TDDD

DDOL VVkR

VV += Za VIL se dobija TTDILVV

kRV =+= 1 (2.2)

Za date vrednosti parametara VDD=5 V, RD=50 K, 100K i 200K dobijamo sledeu karakteristiku prenosa:

Slika 2. 2 Karakteristika prenosa klasinog NMOS invertora.

Vidi se da vee vrednosti otpornika RD daju strmiju karakteristiku prenosa, manji napon VIH i manji napon V0L, dakle, bolje statike karakieristike. Meutim vee vrednosti otpornika zahtevaju veliku povrinu silicijuma, oko 100 puta veu od tranzistora, to je nedopustivo. Osim toga, velika vrednost otpornika zahteva i veu vrednost napona napajanja. Da bi se olakali zahtevi za veliinom otpornosti RD moe se poveati vrednost W/L.Time se poveava povrina NMOS tranzistora kao i njegova disipacija, to takoe nije dobro reenje Prema tome, invertor sa NMOS tranzistorom i otpornikom kao optereenjem nije pogodan za primenu u tehnici integrisanih kola jer onemoguuje postizanje velike gustine integracije. Uobiajeno reenje ovog problema u tehnici integrisanih kola je korienje drugog MOS tranzistora kao optereenja umesto otpornika RD.

24

2.2 INVERTOR SA MOS TRANZISTOROM SA INDUKOVANIM KANALOM

NMOS tranzistor sa indukovanim kanalom se ponaa kao otpomik velike vrednosti ako radi u reimu

zasienja. Prema tome, NMOS tranzistor se moe iskoristiti umesto otpornika RD u kolu sa slike.

Slika 2.3 NMOS ivertor sa zasienim aktivnim optereenjem

Ovako se dobija invertor sa zasienim aktivnim optereenjem koji je prikazan na slici 2.3. Opteretni

tranzistor T2 moze samo da radi u zasienju ili da bude zakocen jer je kod njega VGS2 = VDS2 .Interesantno je primetiti da je osnova opteretnog tranzistora T2 takoe vezana na masu jer je kod integrisanih kola osnova svih tranzistora zajednika i vezana na najmanji potencijal.

To znai da e na rad tranzistora T2 uticati efekat podloge koji e, zavisno od napona izmeu sorsa i podloge tranzistora T2, VSB2, menjati prekidni napon tranzistora VT2.

Osnovne karakteristike tranzistora T2 koji treba da bude ekvivalentan otpo-rniku RD mogu se odrediti na sledei nain. Struja kroz otponik RD je:

47==D

OLDDRD R

VVI A (2.3)

gde je kao i u prethodnom sluaju VDD = 5 V, RD = 100 K, V0L =0.3 V. Izjednaujui struju IRD sa izrazom za struju zasienog tranzistora T2, dobija se:

222

22 )(2 TGSDRD

VVkII == , k2=6,9 A/V2 (2.4) k2 je skoro 6 puta manje od transkonduktanse invertorskog tranzistora K1. Kako je k = k'(W/L), za odnos W/L opteretnog tranzistora dobija se (W/L)2 = k2/k' = 0.34. Dakle, invertorski tranzistor ima kanal ija je irina dva puta vea od duine, (W/L)1 =2, dok opteretni tranzistor ima kanal ija je duzina tri puta vea od irine, (W/L)2 = 0.34. Geometrijske karakteristike kanala oba tranzistora definisu geometrijski factor:

2

1

12

21

2

1

)/()/(

kk

LWLW

LWLWKR === (2.5)

Minimalna povrina kola se dobija za KR=1.

Karakteristika ovog kola prikazana je na sledeoj slici:

25

Stika 2.4 Karakteristike prenosa NMOS invertora sa slike 3

Smanjenje nivoa logike jedinice nije veliko, a izlazni nivo je slian kao kod TTL kola.Meutim, ovo

smanjenje ima indirektne negativne posledice. Ako se smanjenim ulaznim naponom V0H pobuuje drugi invertor, izlazni napon iz datog invenora nee biti V0L = 0.3 V nego znatno vei.

Analizom dobijamo sledee prednosti za parametere:

VIL=1 V VIH=2.2 V VOL= 5%VDD VOH=Vul (2.6)

2.3 Invertor sa nezasienim aktivnim optereenjem

Osnovni nedostatak invertora sa zasicenim NMOS tranzistorom kao aktivniin optereenjem je smanjeni napon logike jedinice V0H. Poveanje vrednosti napona logicke jedinice V0H moze se jednostavno izvesti vezivanjem gejta tranzistora T2, na napon napajanja VGG, kao na slici 2.5. Pomoni napon napajanja VGG treba da zadovolji uslov. VGG>VDD + VT2 (2.7)

Ako je uslov (1) ispunjen, tranzistor T2 stalno radi u linearnom reimu, jer je:

VDS2

26

Karakteristika prenosa ovog invertora je slina karakteristici prenosa invertora sa zasienim aktivnim opiereenjem. Glavna poboljanja su poveana logika amplituda zbog poveanja nivoa logike jedinice i poveana strmina u prelaznoj zoni zbog poveane struje opteretnog tranzistora.

Medutim, ema sa slike 6.9 ima I neke nedostatke. Pre svega, potrebna su dva izvora za napajanje, a zbog poveanog broja vodova za napajanje u kolu vee je zauzee silicijumske podloge. Potrebna vrednost geometrijskog faktora Kp je vea za iste radne uslove nego kod invertora sa nezasienim prekidaem.Zbog toga se invenor sa nezasicenim prekidaem izuzetno retko koristi u realizaciji NMOS integrisanih kola jer ga svojim karakteristikama daleko prevazilazi invertor sa aktivnim opterecenjem realizovanim sa NMOS tranzistorom sa ugradenim kanalom.

2.4 INVERTOR SA MOS TRANZISTOROM SA UGRAENIM KANALOM

Slika 2.6 Invertor sa NMOS tranzistorom sa ugraenim

kanalom kao aktivnim optereenjem

Usavravanjem postupka implantacije jona omoguena je proizvodnja NMOS tranzistora sa negativnim prekidnim naponom VT kod kojih kanal postoji i kad nema napona izmeu gejta i sorsa. To su tranzistori sa ugraenim kanalom. Ako se kod tranzistora sa ugradenim kanalom kralko spoje gejt i sors takav tranzistor radi u zasienju kada je napon VDS > (VGS VT) = \VT\ i ponaa se kao izvor konstantne struje. Prema tome, NMOS tranzistor sa ugraenim kanalom i kratkospojenim gejtom i sorsom moe se upotrebiti kao dobro aktivno optereenje invertorskog tranzistora, to je pnkazano na slici 2.6.

Velika prednost primene tranzistora sa ugraenim kanalom nad tranzistorom sa indukovanim kanalom, u realizaciji aktivnog optereenja, je to je tranzistor sa ugradenim kanalom uvek provodan u opsegu izlaznih nanona od 0 do VDD. Pa ipak, ponaanje tranzistora sa ugraenim kanalom, kada se upotrebi kao aktivno optereenje, nije idealno.

Statike karakteristike Ako je ulazni napon nizak, tranzistor T1 ne provodi dok tranzistor T2 radi u line- arnom reimu sa vrlo malom strujom. Izlazni napon je visok i iznosi: VOH=5 V,dok su preostali naponski nivoi nakon raunanja VIH=2.2 V, VIL=1.2 V, VOL=0.1 V. Na osnovu ovih podataka izraunavamo margine uma:

NM1= VOH -VIH=2.8 V NMO= VIL -VOL=1.1 V (2.9)

Obe margine uma su vee od margina uma invertora sa opteretnim tranzisto- rom sa indukovanim kanalom, to je posledica poveane strmine karakteristike pre-nosa u prelaznoj zoni.

Na slici 2.7 su prikazane strujno-naponske karakteristike invenora sa optereenjem izvedenim pomou otpornika (a), NMOS tranzistora sa indukovanim kanalom u zasienju (b) i linearnom reimu (c), kao i NMOS tranzistora sa ugraenim kanalom (d). Karakteristike su izraunate pomou programa SPICE.

27

Slika 2.7 Poreenje strujno naponskih karakteristika opteretnih elemenata

Sa slike se jasno uoava da karaktenstika koja odgovara tranzistoru sa ugraenim kanalom ima najbolji

oblik i pored toga to dosta odstupa od idealne karakteristike strujnog izvora. Na slici 8 su prikazane karakteristike prenosa istih invertora. I sa ove slike se vidi prednost primene tranzistora sa ugraenim kanalom kao optereenja.

Slika 2.8 Poreenje karakteristika prenosa razmatranih invertora.

2.5 NMOS LOGIKA KOLA

Savremena logika kola u NMOS tehnologiji formiraju se od osnovnog invertorskog kola sa opteretrim tranzistorom sa ugraenim kanalom prikazanog na slici 2.5. Dodavanjem jo jednog NMOS tranzistora paralelno invenorskom tranzistoru, kao to je pokazano na slici 2.9, dobija se NILI kolo sa dva ulaza.

28

Slika 2.9 NILI i NI kolo sa dva ulaza u NMOS tehnologiji

Funkcionisanje kola sa slike 2.9 se moe jednostavno objasniti. Kada je bilo koji od ulaznih

prikljuaka na visokom potencijalu, V0H =VDD, odgovarajui tranzistor provodi i izlaz je na nivou logike nule VOL. Izlazni napon je visok samo ako su oba ulaza na niskom potencijalu tako da su ulazni tranzistori zakoeni. Dakle, logika funkcija kola je:

BABAY +== (2.10) Da se ne bi poremetio garantovani nivo napona logike nule, V0L, svaki od invertorskih tranzistora

mora imati isti odnos W/L kao i kod osnovnog invertora. NI kola u NMOS tehnologiji prave se serijskim vezivanjem dodatnih invertorskih tranzistora kao na

slici 2.9.Izlaz NILI kola sa slike 2.9 bie na nivou logike nule samo ako oba invertorska tranzistora provode, a na nivou logike jedinice ako je bar jedan od invenorskih tranzistora zakoen. Dakle, logika funkcija kola je zaista:

BABAY =+= (2.11) Zbog malih struja sa kojima rade, dinamike karakteristike invenora i logikih NMOS kola su loe ako

su parazitivni kapaciteti veliki. To je razlog to se NMOS invertori i logika kola ne prave u tehnikama nizeg stepena integracije, SSI i MSI, gde je uticaj parazitnih kapaciteta veza i prikljuaka znaajan.

2.6 CMOS INVERTOR

Komplementarna MOS (CMOS) kola predstavljaju najrasprostranjeniju familiju modernih logikih kola zbog toga to se jedina koriste u svim stepenima integracije, od SSI do VLSI.

CMOS invertor, ija je struktura prikazana na slici 2.10, se sastoji od dva MOS tranzistora sa indukovanim kanalom. Jedan od tranzistora ima kanal n tipa, dok drugi tranzistor ima kanal p tipa. Kod svakog od tranzistora osnova je spojena na sors tako da nema uticaja efekta podloge. Na slici 10 (b) je prikazan potpuni ematski simbol kao i uproeni simbol u kome se podrazumeva da postoje kratki spojevi izmeu podloge i sorsa oba tranzistora.

29

Slika 2.10 CMOS invertor a)struktura b)potpun i uproen ematski prikaz

Kada je na ulazu nizak napon, NMOS tranzistor ne moe da provodi jer je: Vul = VCSN < VTN, dok PMOS tranzistor moe da provodi jer je: \VGSP\ =\ Vul -VDD\ >\VTP\ Struja PMOS tranzistora je vrlo mala jer je jednaka sa strujom curenja zakoenog NMOS tranzistora. Izlazni napon je praktino jednak naponu napajanja. Dakle, napon logike jedinice na izlazu CMOS invertora je:

VOH=VDD (2.12) Kada je na ulazu visok napon, blizak naponu napajanja, NMOS tranzistor provodi jer je

Vul=VGSN>VTN dok je PMOS tranzistor zakoen jer je : \VGSP\ =\ Vul -VDD\

30

)25(81

TDDIH VVV =

Slika 2.11 Karakteristika prenosa CMOS invertora.

)23(81

)23(81

1

0

TDDIHOH

TDDOLIL

VVVVNM

VVVVNM

+==

+== (2.18)

Dakle, margine uma su iste, to je posledica uparenosti karakteristika tranzistora. Naravno, ako tranzistori nisu upareni, karakteristika prenosa nee biti simetrina i margine uma nee biti iste.

Na karakteristici prenosa, koja je prikazana na slici 2.11, postoji jo jedna interesantna oblast. To je segment izmedu taaka B i C. U toj radnoj oblasti oba tranzistora rade u zasienju pa je pojaanje invertora beskonano. Disipacija CMOS kola

Kod CMOS invertora, kao i kod sloenijih CMOS kola, postoje etiri uzroka za disipaciju kola. To su: struja curenja, kapacitivnost optereenja, interne kapacitivnosti i prelazna stanja. Dispacija usled struje curenja predstavlja statiku disipaciju koja je ustvari proizvod napona napajanja VDD i struje curenja. Statika disipacija CMOS kola je reda W.

Mnogo vanija su ostala tri uzroka disipacije koji se javljaju samo prilikom promene logikih stanja i koji su poznati pod zajedniikim nazivom dinamika disipacija.

Dinamika disipacija CMOS invertora je: 2)( DDPDPD VCCfP += (2.19)

gde je f uestanost,CP kapacitivno optereenje,a CPD je dato izrazom: 2

max /)()2(5.0 DDHLLHDDTDDTPD VttIVVCC ++= (2.20) Kapacitivnost Cpd se obino odreuje eksperimentalno, merenjem disipacije kola bez optereenja. PDP faktor zavisi od brzine promene logikih stanja pa je obino manji od 10 pJ i iznosi 1 pJ.

Parazitni efekti kod CMOS kola

Kola sa komplementarnim MOS tranzistorima podlona su i nekim degradirajuim, uticajima parazitnih elemenata koji se pojavljuju u strukturi CMOS tranzistora. Od mnotva pn spojeva koji postoje u strukturi CMOS invertora mogu se formirati parazitni bipolarni pnp ili npn tranzistori. Na primer, pnp tranzistor se formira od oblasti sorsa i podloge PMOS tranzistora (emitor i baza) i podloge NMOS

31

tranzistora (kolektor). Tranzistor npn tipa se moze formirati od oblasti sorsa i podloge NMOS tranzistora (emitor i baza) i podloge PMOS tranzistora (kolektor). Opisani parazitni tranzistori su eksplicitno prikazani na slici 2.12. Pored tranzistora, na slici su prikazani i parazitni otpotnici koji potiu od konanih provodnosti osnova PMOS i NMOS tranzistora. Ove otpornosti su male ali uvek postoje. Poznato je da npn-pnp struktura prikazana na slici 12 ima strujno naponsku karakteristiku, prikazanu na slici 2.13, koja u jednom delu ima negativni nagib. tj dinamika otpornost strukture je negativna. Na ovaj deo karakteristike se moze doi ako se pree neki kritini napon VL koji kod savremenih CMOS kola iznosi 10 do 20 V. Tada oba tranzistora poinju da provode i zbog pozitivne povratne sprege struja poinje naglo da raste. Radna taka se brzo prebaci preko dela I - V karakteristike sa negativnim nagibom i zaustavlja na delu karakteristike iji je nagib odreen otpomicima R3 i R4.

Slika 2.12 Parazitni bipolarni tranzistori u CMOS strukturi.

Slika 2.13 Strujno-naponska karakteristika npn-pnp strukture.

Otpornici R3 i R4 ograniavaju struju na nekoliko mA. Za ovu pojavu se upotrebljava engleski termin

latch-up poto nema domaeg odgovarajueg termina. Ova pojava moe trajno da oteti kolo.

2.7 CMOS LOGIKA KOLA

Kao i u sluaju NMOS tehnologije, CMOS logika kola dobijaju se proirivanjem. osnovnog invertorskog kola sa slike 2.10. Na slici 2.14 prikazana su CMOS NILI i Nl kola sa dva ulaza. NILI kolo dobijeno je dodavanjem paralelnog kanalnog tranzistora T3, i serijskog p kanalnog tranzistora T4. Za svaki dodatni ulaz dodaju se dva komplementama tranzistora. Formiranje NI kola je dualan proces. Za svaki ulazni prikljuak dodaje se serijski N-kanalni tranzistor i paralelni p-kanalni tranzistor. Dakle, CMOS logika kola su u pogledu iskoricenja povrine slilicijuma manje ekonomina od odgovarajuih NMOS logikih kola.

32

Slika 2.14 CMOS logika kola: a) NILI kolo, b) NI kolo.

Rad kola sa slike 2.14 je jednostavno objasniti. Izlaz NILI kola bie na visokom nivou samo ako su oba ulaza na niskom nivou. Dakle, imamo:

BABAY +== (2.21) to je zaista logika funkcija NILI kola. Nasuprot tome, izlaz NI kola bie na niskom nivou jedino ako su oba ulaza na visokom nivou. Na osnovu toga se moe napisati logika jednaina:

BABAY =+= (2.22)

Da bi vremena kanjenja rastue i opadajue ivice bila ista potrebno je da bude: (W/L)P=2.5N(W/L)N (2.23)

kod NILI kola, a kod NI kola treba da bude zadovoljen uslov: (W/L)P=2.5N(W/L)N /N (2.24)

gde je N broj ulaza u logiko kolo. Pored osnovnih CMOS logikih kola, za formiranje sloenih digitalnih mrea u CMOS tehnologiji

koristi se i CMOS transmisioni gejt koji je prikazan na slici 2.15. Kao to se vidi, transmisioni gejt ine dva paralelno vezana tranzistora od kojih je jedan PMOS, a drugi NMOS tipa. Gejtovi tranzistora se pobuduju komplementarnim signalima C i C . Kada je C = 0, raskinuta je veza ulaza sa izlazom, a kada je C = 1 ulaz i izlaz su kratko spojeni. Dakle, transmisioni gejt se ponaa kao bidirekcioni kontrolisani prekida pa se zbog toga esto naziva i bilateralni prekida.

Slika 2.15 CMOS transmisioni gejt: a) struktura, b) simbol

Nedostaci ove familije logikih kola bili su brojni. Pored nedovoljnog izlaznog strujnog kapaciteta i

nekompatibilnosti logikih nivoa sa tada dominantnom TTL tehnologijom, najvaniji nedostatak 4000 familije bila je mala brzina rada. Vreme kanjenja zavisilo je od spoljnjeg kapacitivnog optereenja i bilo

33

je relativno veliko. Na primer, vreme kanjenja logikih kola iz 4000 familije, pri naponu napajanja od 10V i vremenima uspona i pada ulaznog impulsa od 20ns, moe se proceniti na osnovu izraza:

tp=22+0.66Cp (2.25) Kako je ulazni kapacitet kola (Cp) reda 5 pF, glavno ogranienje za izlazni faktor grananja je

dinamike prirode.

2.8 CMOS LOGIKA KOLA SA POBOLJANIM KARAKTERISTIKAMA

Posle pojave prve familije CMOS logikih kola, uloeno je dosta napora da se poprave uoeni nedostaci. Glavna panja je posveena poveanju izlaznih struja to indirektno poboljava dinamike karakteristike. Takode su izvrena tehnoloka i strukturna poboljanja koja su poboljala karakteristiku prenosa, a time i margine uma.

Meu familijama CMOS kola sa poboljanim karakteristikama prve su se pojavile modifikovana 4000 familija sa oznakom 4000B, a zatim i 74C familija. Kako su razlike izmeu 4000B i 74C familije vrlo male u daljem tekstu e biti opisana samo 74C familija CMOS logikih kola koja je ire rasprostranjena. FAMILIJA 74C

Osnovno poboljanje kod kola iz 74C familije je uvoenje dvostrukog razdvojnog slepena na izlazu. Kao primer kola iz 74C familije, na slici 2.16 je prikazano NI kolo sa dva ulaza. Kao to se vidi, ulazni stepen kola je isti kao kod osnovnog logikog kola sa slike 2.14b. Jedina razlika je to je kod kola iz 74C familije gejt napravljen od polikristalnog silicijuma, ime su smanjene dimenzije tranzistora, smanjeni parazitni kapaciteti i ubrzan rad kola. Za razliku od kola sa slike 14b, izlazni signal se proputa kroz dva invertora koji ne menjaju logiku funkciju. Tranzistori u invertorima imaju veliki odnos W/L da bi se postigao veliki strujni kapacitet. Time je obezbeeno smanjeno vreme kanjenja u odnosu na 4000 familiju, pa se na izlaz moe vezati kapacitet do 50 pF.

Slika 2.16 NI kolo sa dva ulaza iz 74C familije CMOS kola(74C00)

FAMILIJA 74HC/HCT

Dalja poboljanja CMOS logikih kola bila su uglavnom tehnoloke prirode Pre desetak godina pojavila se nova familija CMOS logikih kola poznata kao 74HC familija. Tehnoloki napredak omoguio je postizanje minimalnih dimenzija elemenata od 3 m i debljinu oksida od 60 nm. Elektrine

34

eme kola iz 74HC familije su praktino identine elektrinim emama kola iz 74C familije CMOS kola. Dozvoljeni opseg napona napajanja je smanjen i kree se u granicama od 3 do 6 V.

Poboljanja u odnosu na starije familije CMOS kola su znaajna. Garantovani logiki nivoi na izlazu su VOH =4.9 V, VOL = 0.1V. Dozvoljene granice ulaznih nivoa su VIH = 3.15V i VIL= 1.35 V. Izlazni strujni kapacitet je povean na 4 mA, pa se na izlaz moe vezati 10 ulaza kola iz 74LS familije. Vreme kanjenja je skraeno pa je pri kapacitivnom optereenju od 50 pF svedeno na svega 10 ns, odnosno, isto je kao kod TTL kola iz 54/74 i 74LS familije.

2.9 POVEZIVANJE MOS I TTL FAMILIJA LOGlKIH KOLA

Sloeni digitalni sistemi se obino realizuju koristei jednu familiju logikih kola. Meutim, ponekad se mora odstupiti od tog pravila, jer u korienoj familiji ne postoji potrebno kolo. Tada se mora izvriti prelaz sa jedne na drugu familiju logikih kola. Povezivanje NMOS i TTL kola

Savremena NMOS integrisana kola se iskljuvo prave koristei aktivno optereenje sa tranzistorom sa ugraenim kanalom. Napon napajanja je 5 V kao i kod TTL kola. Zbog toga pri sprezanju NMOS i TTL kola ima malo problema. Ako NMOS kolo napaja 74LS kolo, kao na slici 2.17, jedini problem koji treba reiti je stujni kapacitet izlaza NMOS kola. U stanju logike jedinice izlaz treba da obezbedi ulaznu struju 74LS kola koja iznosi max IIH = 20 A., a da pri tome izlazni napon ne padne ispod minV0H = 2.7 V. Kada je izlaz u stanju logike nule traazistor T, treba da primi ulaznu struju 74LS kola koja iznosi maxIIL = 0.4 mA, i da pri tome izlazni napon ne poraste iznad maxVOL = 0.5 V. Ovi zahtevi se moraju reiti prilikom projektovanja izlaznih tranzistora u NMOS kolu pravilnim izborom odnosa W/L

Slika 2.17 Povezivanje NMOS I TTL kola

Povezivanje CMOS i TTL kola

Povezivanje CMOS i TTL kola je isto tako jednostavno. Neke CMOS familije, kao to su 74HCT i 74ACT su potpuno kompatibilne sa 74LS i 74ALS familijama i mogu se meati bez ikakvog problema. Sprezanju 74C familije sa 74LS familijom mora se posvetiti malo vie panje. Nain sprezanja pokazan je na slici 2.18.

35

Slika 2.18 Povezivanj CMOS i TTL 74LS kola

Pri pobuivanju 74LS kola iz CMOS kola treba obezbediti dovoljan strujni kapacitet izlaza CMOS

kola. U stanju logike jedinice CMOS kolo treba da obezbedi izlaznu struju od 20A pri izlaznom naponu od najmanje 2.7 V. U stanju logike nule CMOS kolo treba da primi izlaznu struju od 0.4 mA pri izlaznom naponu od najvie 0.5 V. Problem se, kao i u sluaju NMOS kola, reava izborom odnosa W/L NMOS i PMOS tranzistora U Tabelama 2.1 i 2.2 prikazane su najbitnije statike i dinamike karakteristike za NILI kolo 7402 koje je tipini predstavnik CMOS kola niskog stepena integracije.

74C 74HC 74HCT 74AC 74ACT

Napajanje (V) 3-20 2-6 2-6 2-6 2-6 V0H (min) (V) 4.5 4.9 4.9 4.9 4.9 V0L(max)(V) 0.5 0.1 0.1 0.1 0.1 VIH (mui) (V) 3.5 3.15 2.0 3.15 2.0 VIL (max) (V) 1.5 1.35 0.8 1.35 0.8

IOH(max) (mA) -1.75 -4.0 -4.0 -24.0 -24.0 IOL (max) (mA) 1.75 4.0 4.0 24.0 24.0

Faktor grananja

>100 >100 >100 >100 >100

Pd(W) 2.5 2.5 2.5 2.5 2.5 Tabela 2.1 Poreenje statikih karakteristika CMOS kola (VDD = 5 V, TA = 25 C)

74 C 74HC 74HCT 74 AC 74ACT

tpLH (tipino) (ns) tpHL (lipino) (ns)

PDP(pJ)

50 10 10 6.0 5.5 50 10 10 4.5 4.0 0.08 0.02 0.02 0.01 0.01

Tabela 2.2 Poreenje dinamikih karakteristika CMOS kola (VDD = 5 V, Cp = 50 pF, TA = 25 C)

2.10 BiCMOS INTEGRISANA KOLA

Osnovne prednosti CMOS integrisanih kola nad bipolarnim imegrisanim kolima su mala disipacija i

velike margina uma. Osim toga, CMOS kola imaju manju povrinu, manje parazitne kapacitete, veu ulaznu otpornost, mogucnost provoenja struje u oba smera. Meutim, i bipolarna integrisana kola imaju niz prednosti od kojih je najvanija sposobnost da pobuuju velika kapacitivna optereenja. Bipolarna kola takoe nude vei strujni kapacitet po jedinici povrine, bolje osobine u linearnom reimu, bolju usklaenost karakteristika i manju osetljivost na varijacije proizvodnog procesa.

Evo i izgleda nekih logikih kola u BICMOS tehnologiji:

36

Slika 2.19 BiCMOS invertori: (a) Osnovno kolo, (b) Modifikovino kolo.

Ulazni stepen je CMOS invertor a izlazni stepen je od TTL kola. Kad tranzistori T3 i T4 uu u

zasienje nisu mogli da se ugase pa su ubaeni R1 i R2 to je povealo mnogo veliinu kola pa su R1 i R2 zamenjeni sa dva NMOS tranzistora. Za tako modifikovno kolo naponi na izlazu u stanju logike nule i logike jedinice iznose:

VOL=VBE VOH=VDD-VBE (2.26)

Kao to se vidi,logika amplituda BiCMOS invertora iznosi:

LA=VOH-VOL=VDD-2VBE (2.27) Logika amplituda, je manja nego kod obinog CMOS invertora za 2VBE. Iako je na prvi pogled smanjenje logike amplitude malo ono predstavlja znaajan nedostatak BiCMOS invertora. Naime, izlazni nivoi BiCMOS invertora postaju nedovoljni da u narednom kolu potpuno zakoe tranzistor koji treba da bude neprovodan. Zbog toga se poveava statika disipacija narednog kola.

Komplementarni MOS nudi invertor sa skoro perfektnim karakteristikama kao to su visoke, simetrine margine umova, visoku ulaznu i nisku izlaznu impendansu (prividnu otpornost), visoki koeficijent pojaanja u oblasti (regionu) prelaza (tranzicije), visoku gustinu pakovanja (male dimenzije ureaja), i malu disipaciju snage. Brzina je jedini faktor ogranienja, posebno kada veliko kapacitivno optereenje. Na suprot sa ovim, ECL kolo ima veliku strujnu provodljivost (po jedninoj oblasti), veliku brzinu prenoenja i male ulazno/izlazne umove. Za sline brojeve izlaza i uporedivu tehnologiju, kanjenje je oko dva do pet puta manje nego kod CMOS kola. Ipak ovo nije postignuto bez plaanja neke cene. Velika potronja snage, ini veoma tekom integraciju velike gustine. 100k- ECL kolo, na primer, troi 60W (za amplitudu signala od 0.4V i za napajanje 4V). Tipino ECL kolo ima inferiorne jednosmerne karakteristike u poreenju sa CMOS kolom - niu ulaznu impedansu i manje margine umova. Skorijih godina, tehnoloki napredak je uinio moguim da se kombinuju komplementarni MOS tranzistori i bipolarni tranzistori u jednom, jedinstvenom procesu po razumnoj ceni. Samo jedan epitaksijalni sloj n - tipa je upotrebljen za PMOS i npn tranzistore. Njegova otpornost se bira , tako da on moe da podri oba ureaja. n+ ubaeni sloj , smeta se ispod epitaksijalnog sloja da bi umanjio sposobnost punjenja kondenzatora bipolarnog tranzistora, koja neprekidno poveava otpornost na latch up. p - sloj poboljava gustinu pakovanja (dimenzije ureaja), zato to prostor izmeu sabirnih elektroda bipolarnih tranzistora moe da bude umanjen. To doprinosi uveanju kapacitivnosti kolektor - substrata.

Ova tehnologija otvara mnogo novih mogunosti, zato to je sada mogue kombinovati visoku gustinu integracije MOS logike sa strujom bipolarnih tranzistora. BiCMOS invertor, koji postie upravo to, je objanjen u sledeem delu. Prvo govorimo o kolu uopteno, a onda vie detaljno o kontinualnim i prelaznim karakteristikama i potronji snage. Odeljak se zakljuuje sa razmatranjem upotrebe BiCMOS-a

37

i njegovim buduim izgledom. Veina tehnika koje se uptrebljavaju u ovom odeljku su sline onima upotrebljenim za CMOS i ECL kola, tako da emo upotebljavati kratke analize bez detaljnih izvoenja za vebu.

Slika 2.20 Popreni presek BiCMOS procesa Pogled na BiCMOS kolo

Kao to je bio sluaj sa ECL i CMOS kolima, postoje brojne verzije BiCMOS invertora, svaka od njih sa neznatno razliitim karakteristikama. Razmatranje jednog je dovoljno da se ilustruje bazini koncept i osobine kola. ema BiCMOS kola je prikazana na slici B.2a. Kada je ulaz visok, NMOS-ov tranzistor M1 je ukljuen, uzrokujui da Q1 provede, dok su M2 i Q2 iskljueni. Rezultat je nizak izlazni napon (Slika B.2b). Nizak Vin, sa druge strane, uzrokuje da se M2 i Q2 ukljue, dok su M1 i Q1 u iskljuenom stanju, rezultirajui visok nivo izlaza. (Slika 2.21c). U stanju kontinualnog rada, Q1 i Q2 nikada nisu ukljueni istovremeno, to doprinosi maloj potronji snage. Paljivi italac moe da uoi slinost izmeu ove strukture i TTL kola. Oba koriste bipolarnu push - pull fazu. U BiCMOS strukturi, to rezultira u boljem radu (boljim karakteristikama) i vioj ulaznoj impedansi.

(a) Generiki BiCMOS izlaz (prolaz) (b) Ekvivalentno kolo c)Ekvivalentno kolo za

za visok ulazni signal nizak ulazni signal Slika 2.21

Impedanse Z1 i Z2 su neophodne da otklone bazino naelektrisanje bipolarnih tranzistora kada su oni

iskljueni. Na primer, za vreme promene visokog - ka niskom nivou na ulazu, M1 se prvo iskljuuje. Da

38

bi se iskljuio Q1, njegovo bazno naelektrisanje mora da bude otklonjeno. To se deava kroz Z1. Dodavanje ovakvih otpornika, ne umanjuje samo vreme provoenja, nego takoe ima i pozitivan efekat na potronju energije. Postoji kratak period za vreme provoenja kada su i Q1 i Q2 ukljueni uporedo, to stvara privremeni strujni put izmeu VDD i GND. Rezultirajui strujni signal moe da bude veliki i ima tetan efekat kako na potronju energije, tako i na izvor umova. Zato, iskljuenje ureaja, to je pre mogue, je od najveeg stepena vanosti.

Karakteristike prenosa mogu da budi izvedene putem provere.

Razmotrimo visok nivo . Sa Vin na 0 V, PMOS tranzistor M2 je ukljuen, podeavajui bazu Q2 na VDD. Q2 se ponaa kao emitter- follower, tako da VOUT naraste na VDD - VBE(on) maksimalno. Isto je tano i za VOL. Za visoko Vin, M1 je ukljueno. Q1 je ukljueno dok je Vout > VBE (on).1 im Vout dostigne VBE(on), Q1 se iskljui. VOL je stoga jednako VBE(on). Ovo umanjuje ukupnu naponsku promenu na VDD - 2VBE(on), to prouzrokuje ne samo umanjene margine umova, ve takoe uveava disipaciju energije. Razmotrimo, na primer, kolo sa slike 2.22 gde je BiCMOS kolo prikazano sa jedininim izlazom za Vin = 0. Izlazni napon VDD - VBE(on) ne uspeva da potpuno iskljui PMOS tranzistor sledeeg stepene, poto je VBE(on) priblino jednak sa PMOS pragom. Ovo vodi ka stalnom oticanju struje i potronji energije. Predlagane su razliite eme da bi se reio ovaj problem. O nekim od ovih ema e biti govora kasnije. Uprkos ovoj razlici, VTC BiCMOS invertor je znaajno slian onom u CMOS-u.

Slika 2.22 Poveana potronja energije zbog umanjenog naponskog swinga.

Kanjenje BiCMOS invertora se sastoji od dve komponente: (1) ukljuenja / iskljuenja bipolarnog tranzistora i (2) pranjenja / punjenja kondenzatora. Iz naeg razmatranja RTL kola, nauili smo koliko je vano drati bipolarni tranzistor van oblasti zasienja. Izgradnja i otklanjanje baznog naelektrisanja zasienog tranzistora zahteva znaajno vreme . Jedna od privlanih karakteristika BiCMOS invertora je da struktura spreava kako Q1 tako i Q2 od odlaska u zasienje. Oni su ili u aktivnom reimu ili iskljueni (ne rade). Za visok izlazni nivo, Q2 se zadrava u direktnom - aktivnom modu kada je dostignut VOH. PMOS tranzistor M2 se ponaa kao otpornik, osiguravajui da je oporniki napon M2 uvek vii nego njegov bazni napon (Slika 2.21c). Slino, na niskom kraju izlaza, M1 se ponaa kao otpornik izmeu baze i kolektora Q1, spreavajui da se tranzistor prezasiti (Slika 2.21b). Bazno naelektrisanje se zato dri na minimumu i tranzistori se brzo ukljuuju i iskljuuju. Shodno tome, razumno je zakljuiti da je za tipino kondenzatorsko optereenje, kanjenje je predodreeno vremenima punjenja i pranjenja kondenzatora.

1 Datim dovoljnim vremenom, izlazni napon e eventualno dostii veliinu uzemljnenja. Onda kada je Q1 iskljueno, otporni put do uzemljenja jo uvek postoji do M1 - Z1. Zbog velikog otpora ovog puta, ovo trai znaajno vreme. Zato je razumno zakljuiti da je VOL = VBE.

39

Da bi se analiziralo ponaanje invertora, predpostavimo da je kapacitivno optereenje CL, dominantna kapacitativnost. Prvo razmotrimo prelaz od niskog na visoki naponski nivo. U ovom sluaju ekvivalentno kolo sa slike 2.23a je vaee. Q1 je brzo iskljueno i njegovo bazno naelektrisanje se ponitava kroz Z1. Optereeni kondenzator CL je napunjen kroz strujni pojaava M2 - Q2. Struja tranzistora M2 prolazi kroz Q2 i umnoava se sa F od Q2 (predpostavljajui da Q2 radi u direktnoj - aktivnoj oblasti). Ovo proizvodi veliku struju punjenja (F + 1) (VDD - VBE(on) - Vout) / Ron ( Ron ekvivalentna otpornost PMOS tranzistora). Za vreme prelaska sa visokog - na nizak naponski nivo vai ekvivalentno kolo sa slike 2.23b. Q2 je iskljuen preko Z2. Jo jednom, kombinacija Z1 - Q1reaguje kao F strujni pojaava. Predpostavljajui da je otpor M2 u direktnom aktivnom modu jednak Ron, struja pranjenja jednaka je (F + 1) (Vout - VBE(on)) / Ron (predpostavljajui da je Ron

40

Slika 2.24 Alternativne topologije za BICMOS invertore VTC BiCMOS invertor

Naponska prelazna karakteristika invertora sa slike 2.21 je simulirana upotrebom SPICE - a. BiCMOS je modeliran tako da objedinjava MOS tranzistore i bipolarne tranzistore opisane u modelima poglavlja 2. NMOS i bipolarni tranzistori su minimalnih veliina, dok se PMOS tranzistori izrauju duplo iri od NMOS tranzistora. Napon napajanja VDD je podeen na 5V.

Rezultirajui VTC je pokazan na slici 2.25. Kompleksni oblik krive je uzrokovan kompleksnim interakcijama velikog broja aktivnih ureaja predstavljenih u kolu. Da bi se razjasnilo ponaanje, takoe smo ematizovali jednosmerne prenosne karakteristike za bazne napone tranzistora Q1 i Q2.U prelaznoj oblasti izmeu 2 V i 3.5 V, ni jedan od bipolarnih tranzistora nije zaista ukljuen. To prouzrokuje da se Q1 ukljui i kreira dodatni pad u izlaznom naponu oko Vin 3.5 V. Primetimo da je ak VOH vie od oekivanog. Ovo je proizalo iz injenice da Q2 jo uvek nosi neto predajne struje kada je napon manji od VBE(on). Mogu da budu izvueni sledei jednosmerni parametri:

VOH = 4.64 V; VOL = 0.05 V VM = 2.34 V VIL = 1.89 V; VIH = 3.6 V NML = 1.84 V; NMH = 1.04 V

41

Slika 2.25 Prenosna naponska karakteristika BiCMOS invertora

Mada margine umova nisu tako dobre kao za CMOS invertor, jo uvek su u prihvatljivom opsegu. U

stvari o projektovanoj vrednosti VIH se moe diskutovati. Takoe se moe podesiti prva taka preseka u VTC (Vin 2.5V) koja doprinosi boljim marginama umova. Primer za BiCMOS invertor koji ne pati od umanjenog naponskog swinga je prikazan na slici 2.26. Otpornik R1 (u kombinaciji sa M2) obezbeuje otpornu putanju izmeu VDD i Vout i polagano povlai izlaz do napona VDD kada se Q2 iskjuuje, kao to je prikazano na slici B.7b.Takva BiCMOS kola su predmet aktivnog istraivanja.

(a) Ekvivalentno kolo (b) Prelazni (prolazni) odgovor

Slika 2.26 Prelaz od niskog ka visokom naponu u BiCMOS kolu punoga swinga

Rad BiCMOS invertora

BiCMOS invertor pokazuje znaajnu prednost u brzini rada nad CMOS kolima kada je kapacitivno optereen. Ovo rezultira iz pojaavakog efekta bipolarnih izlaznih tranzistora. Kao i kod ECL kola, izvoenje izraza za kanjenje nije prosto. Kolo se sastoji od velikog broja aktivnih elemenata (do est) i sadri brojne unutranje vorove od kojih svaki moe imati dominantni efekat na brzinu rada.

Mada su detaljne studije predstavljene u literaturi, ograniavamo se na pojednostavnije analize. Ovo ustanovljava model prvobitnog ustrojstva za kanjenje . SPICE simulacije onda mogu da se upotrebljavaju da se ustanove razliiti rezultati.

Prvo razmotrimo prelaz sa niskog - na visokinaponski nivo u kolu na slici 2.27a. Predpostavimo da se ulazni signal menja veoma brzo i da njegova vremena narastanja/padanja mogu biti ignorisana. Posle iskljuivanja M1, impedansa Z1 dozvoljava baznom naelektrisanju da se se isprazni kroz uzemljenje. Poto je tranzistor radio u direktno - aktivnom reimu, sakupljeno naelektrisanje je malo i Q1 se brzo iskljuuje. Kao prvo se namee, da moemo zato da, zakljuimo, da ovo nema uticaja na vreme propagacije i da se zato Q1 iskljuuje trenutno. Pod takvim uslovima, ponaanje u optereenom reimu moe da bude modelirano ekvivalentnim kolom na slici 2.27a.

42

Slika 2.27 Ekvivalentna kola za analizu prelaska

Kanjenje sadri dve komponente. Prvo, kondenzator Cint mora da bude naelektrisan na VBE(on)

posredstvom M2 da bi se ukljuio Q2. im doe do ovog , Q2 reaguje kao emitter -follower, a CL se naelektrie (puni). Priblini izrazi mogu da budu izvedeni za oba vremenska intervala:

tturn on= 1arg)(int

eIchonVbeC (2.28)

Formula1. sa Icharge1 je oznaena prosena struja punjenja.

Icharge1 = 22/)())(int(2Im)0int(2Im ZonVbeonVbeVV =+= (2.29)

Poto je Z2 normalno veliki otpornik, kasnija komponenta strujnog naelektrisanja, moe da bude

ignorisana. PMOS tranzistor radi u reimu zasienja u ovom vremenskom intervalu, obezbeujui dovoljno struje; zato je tturn-on malo.

Da bi se izraunala druga komponenta kanjenja, gde se Q2 ponaa kao emitter-follower, moemo da upotrebimo pravilo refleksije (zakon refleksije) (slino analizi ECL kola) da bi smo sjedinili interne i eksterne take u samo jednu. CL se sada pojavljuje u paraleli sa Cint ali je njegova vrednost podeljena sa ( F + 1).

Ovo je ekvivalentno sa tvrdnjom da je bazna struja Q2-a pomnoena ovim faktorom. Odgovarajue kanjenje je sada :

Icharge = 2arg2)int( 1F

eIch

VswingClC+

+ (2.30) Formula2.

Icharge2 je odreeno na osnovu prosenog naelektrisanja za vreme ovog intervala. Ona se prvenstveno sastoji od struje kroz M2 (ignoriui gubitak kroz Z2). Vrednost Vswing je odreena preraspodelom na ulazu, ali je normalno jednaka VDD-2. Vrednost Icharge2 je uporediva sa prosenim PMOS naelektrisanjem, kao to je primeeno u CMOS invertoru sline veliine.

Sveobuhvatna vrednost( za prelazak sa niskog - na - visoki naponski nivo) kanjenja se izraunava kombinonavnjem formula (2.31).

43

tpLH=tturn on+tcharge= 1arg)(int

eIchonVbeC + 2arg

2)int( 1FeIch

VswingClC+

+ =a1

int ++F

ClbC (2.31) Formula 3.

Ovo kanjenje se sastoji od dve komponente:

1. Fiksna komponenta koja je proporcionalna Cint-u normalno je mala. Cint je koncentrisano naelektrisanje , sastavljeno od doprinosa PMOS tranzistora (difuziona kapacitarnost ) i bipolarnog tranzistora (be- i bc-vezna kapacitivnost i kapacitivnost baznog naelektrisanja.)

2. Druga komponenta je proporcionalna kapacitativnosti punjenja. Efekat punjenja je bitno umanjen za (F + 1) zbog prisustva bipolarnog tranzistora.

Interesantno je uporediti ovaj rezultat sa kanjenjem CMOS invertora, predpostavljui da je MOS tranzistor iste veliine. Sledea predpostavka je da je kanjenja CMOS invertora :

tpLH(CMOS)=c lCdC + int (2.32) Formula 4.

U poreenju formula 2.31 i 2.32, shvatamo da su vrednosti koeficijenata priblino iste (a c i bd) to je determinisano strujom kroz PMOS i naponskim svingom, koji su u istog reda veliine kod oba. Cint je znaajno vee u BiCMOS sluaju, zbog uticaja bipolarnog tranzistora. Ova zapaanja nam dozvoljavaju da nacrtamo dijagram tpLH naspram naelektrisanja CL, kako za CMOS, tako i za BiCMOS kola. (Slika 2.28).

Za veoma male vrednosti CL-a, CMOS kolo je bre nego njegov BiCMOS parnjak , zbog manje vrednosti Cint-a. Za vee vrednosti CL-a, bipolarni izlazni trazistori lako obezbeuju dodatnu struju voenja, i BiCMOS kolo postaje superioran u odnosu na CMOS.

Slika 2.28 Kanjenje BiCMOS i CMOS kao funkcija CL.

Mada je taka preseka Cx tehnoloki zavisna, tipino se nalazi u rasponu od CL50 do 250fF. Ova kola nisu veoma efikasna za primenu kod unutranjih logikih struktura (kao ALU), gde su ujedinjene kapacitativnosti male. Treba takoe zapamtiti da kompleksnost BiCMOS kola zahteva znaajne nove trokove. Treba paljivo razmotriti gde i kada upotrebljavati BiCMOS kola.

Sline analize su za prelaz od visokog - na nizak naponski nivo. Predpostavili smo da se Q2 iskljuuje trenutno, dok se njegovo bazno nelektrisanje brzo prazni kroz Z2. Rezultirajue ekvivalentno kolo je prikazanao na slici B.8b. Jo jednom, kanjenje se sastoji iz dva faktora:

44

- Ukljuenja Q1. Ovo trai da naelektrisanje (punjenje) unutranje kapacitativnosti Cint-a ide kroz NMOS tranzistor.

- Pranjenje CL kroz kombinovanu mreu NMOS-a i bipolarnog tranzistora. Ignosriemo strujne gubitke kroz Z1, sva struja koja se izvlai iz M1 otie u bazu Q1. Totalna struja pranjenja je jednaka (F + 1)INMOS.

Stoga sledei izraz vai:

tpHL=tturn on +tdischarge= 3arg)(int

eIchonVbeC + 4arg

2)int( 1FeIch

VswingClC+

+ (2.33) Formula 5. Formula 5. veoma lii onoj koja je izvedena za tpLH. Vredno je pomena da Cint nije konstanta i da se menja izmeu reima ukljuenja i reima pranjenja (rastereenja). Kanjenje BiCMOS invertora

Kanjenje BiCMOS kola iz ovog primera je simulirana upotrebom SPICE za optereenje od 1 pF. Rezultat je ematizovan na slici 2.29 i uporeen sa radom CMOS invertora (za slino optereenje). Kanjenje od 0.86 nsek za BiCMOS kolo se poredi do 6.0 nsec kod CMOS invertora.

Zapazimo umanjen naponski swing BiCMOS kola. Gubitak, kako na visokom, tako i na niskom nivou, je ipak, znaajno manji od 0.7V (VBE(on)) kao to je naznaeno u modelu prvog reda i priblino je jednak 0.4V. Za veoma mala kapacitivna optereenja, CMOS kolo je priblino 5.5 puta bre nego njego njegov BiCMOS parnjak. To je ilustrovano na slici B.11, gde su vremena kanjenja CMOS i BICMOS kola ematizovana kao funcija CL-a. Taka preseka, gde BiCMOS postaje bre od CMOS je na 100fF. Primetite da za vrednosti CL-a ispod 1pF vreme kanjenja je praktino nezavisno od kapacitativnosti BiCMOS kola.

Slika 2.29 Prolazni odgovor BiCMOS i CMOS invertora za punjenje od 1pF.

Mereni nagib CMOS krive je priblino 64 puta strmiji, to je neto nie od oekivane vrednosti od F + 1 (ili 101). Nepodudaranje zavisi od nedostataka u BiCMOS kolima, kao to su VBE gubitci.

Analiza izvedena gore je ispravna ukoliko je protok struje kroz bipolarne tranzistore ogranien. Velike struje mogu negativno da utiu na brzinu prolaza zbog drugorazrednih efekata koji su navedeni ispod.

45

Slika 2.30 Simulovana vremena kanjenja CMOS i BiCMOS kola kao funkcija CL.

Kondenzatorska otpornost Rc: - Ekvivalentna kola Slike 1 ignoriu prisusvo kondenzatorske otpornosti Rc izmeu spoljanjeg kondenzatorskog kontakta unutranje kondenzatorske bazne veze. Pad napona preko Rc uzrokuje da se tranzistori zasite ak i mada je spoljanji VCE vei od 0.7V, to je garantovano BICMOS bufer dizajnom. Na primer, otpor kondenzatora od 100 oma odreuje struju od 1mA, pouzrokujui pad napona od 0.1V. Kada su prisutna velika kapacitivna optereenja, struje koje prevazilaze 5 mA se stalno prate. Tranzistor se shodno tome zasiti, uzrokujui pogoravajui vremena propagacije, tp je onda sastavljeno do vremena koje je potrebno da ode u zasienje,to je praeno vremenom pranjenja kapacitativnosti punjenja sa vremenskom konstantom RCCL (2.34). Ovaj problem moe da bude izbegnut poveanjem veliine tranzistora, umanjenjem RC:

tp(HL,LH)=tturn on + tsat + Rc CL (2.34) Potronja BiCMOS kola

BiCMOS kolo radi na isti nain kao CMOS invertor u smislu potronje snage. Oba kola gotovo da ne prikazuju statiku potronju , dok je dinamiko rasipanje uzrokovano

punjejnjem i pranjenjem kondenzatora. Kod malih optereenja , poslednji faktor je neznatno vei ve za BiCMOS kolo, zbog narasle

kompleksnosti kola. Sa druge strane, kod veoma velikih optereenja, BiCMOS postie prednost. Struje kratkog spoja za vreme prekidanja mogu da budu manje ili vee za BiCMOS kolo, zavisno od

nivoa optimizacije kola. Ove superiorne mogunosti provoenja struje bipolarnih tranzistora proizvode strmije padove signala i posledino tome, bri prolazak koz podruje provoenja. Ovaj potencijalni viak, je lako poniten unutranjim RC kanjenjima u kolu. Malo diferencijalno kanjenje moe da uzrokuje da se bipolarni tranzistori ukljue istovremeno u duem vremenskom intervalu, uzrokujui da velika direktna struja potekne (prisetite se visoke transkonduktivnosti bipolarnih tranzistora). Sve u svemu, samo precizne simulacije koje ukljuuju pasivne kapacitativnosti i otpornosti mogu da kau koje je kolo vie efikasno po pitanju snage. Tehnoloke karakteristike

Zbog toga to je BiCMOS tehnologija objedinjenje CMOS i bipolarnih tehnologija, razumljivo je da je BiCMOS kolo odreeno kombinovanim dostignuima obeju tehnologija.

Srazmerno smanjenje dimenzija generalno rezultira u poboljanim karakteristikama.

46

Naalost, BiCMOS kolo nasleuje jedan od najznaajnijih nedostataka bipolarne tehnologije: ugraeni naponi kao to je VBE su konstantni. Rad BiCMOS kola ima znaajan nedostatak kada je umanjeno snabdevanje naponom. Razmotrite ekvivalentno kolo sa slike 2.27b.

Struja je kroz M1 za vreme pranjenja CL-a proporcionalna (VGS - VT) = (Vin - VBE(on) - Vt) iz ega se vidi da se javlja VBE(on) gubitak za veinu BiCMOS kola. Zato, INMOS (VDD 2 VBE(on)-VT... (VDD 2.2V). Ovo dovodi do obimnog strujnog voenje za VDD = 5V.

Moemo da vidimo da upotreba BiCMOS-a nema mnogo smisla pri naponima napajanja ispod 3V. Ovaj nedostatak ultimativno sputava buduu upotrebu BiCMOS-a, zato to tako visok napon nije pogodan da bi se realizovao mikronski ureaj. Koncepcija niskog napona BiCMOS kola je trenutno "vrua nauna tema". Dizajniranje BiCMOS digitalnih kola

Analize brojnih industrijskih BiCMOS dizajna otkriva da su BiCMOS kola gotovo jedinstveno upotrebljavaju za svrhe baferovanja ili vodjenja.

Kada pokree veliku lepezu izlaza , visoko kapacitivne magistrale, i off-chip signale, bipolarna izlazna faza pomae da se obezbede velike struje, koristei mali prostor i pri upotrebi manje snage u poreenju sa CMOS buferom. Zato, BiCMOS dizajnerski pristup ima svoj glavni uticaj na kola kao to su memorije i grupa kola gde su velika optereenja uobiajena.

Ova ograniena upotrebljivost bipolarnih tranzistora dovodi i do rasipanja dragocenih izvora. Jednom kada je nainjen korak ka skupljoj BiCMOS tehnologiji, opravdano je iskoristiti njene mogunosti do maksimalnog stepena. Ovo trai ponovno razmiljanje o tradicionalnim pristupima u dizajnu, to moe da objasni odbojnost dizajnera ka slobodnom kombinovanju MOS i bipolarnih tranzistora u dizajnu. Upotreba BiCMOS kola u dizajniranju kola kao to je ALU je takoe sputano, zbog smanjene gustine pakovanja. MOS tranzistori istog tipa mogu da budu smeteni u isto pakovanje, to znai da su rastojanja izmeu ureaja kratka. S druge strane, bipolarni tranzistori moraju da budu smeteni u posebne n-oblasti, to znaajno umanjuje gustinu pakovanja. Ovo ogranienje moe da bude nekako ublaeno objedinjenjem npn tranzistora i PMOS ureaja u isto pakovanje. Logika funkcija ima uticaja samo na CMOS deo kola, dok bipolarna izlazna srujna kola ostaju neizmenjena. Primer dvo ulaznog NAND kola je prikazano na slici 2.31. I "pull-up" i "pull-down" mree su primenjene kod tradicionalnog CMOS kola. Produenje (ekstenzija) na druga kola je beznaajno.

Slika 2.31 Dvo-ulazno BiCMOS NAND kolo

Najvanija stvar je odrediti kada je korisno da se upotrebi takvo kolo u kombinovanom kolu. Kao to je ustanovljeno gore, BiCMOS kolo ima prednosti kod velikog optereenja. Da bi BiCMOS struktura bila kolo izbora, potrebna je ili velika lepeza izlaza. Na primer, ve je bilo pokazano da BiCMOS dvo-ulazna NAND kola postaju superiorni nad svojim CMOS ekvivalentom za lepezu izlaza za etiri kola.

47

GaAs karakteristike: Preformanse U tabeli 2.3 prikazane su karakteristike GaAs logikih kola, odnosno kanjenje faktora grananja (fan-out) (tp0), osetljivost fan-out-a ( tp/FO), kapacitivnost ( tp/CL), potronju energije po gejtu P.

Tabela 2.3: Tipine preformanse GaAs logike familije

Logika familija tp0 (psec) tp/FO (psec/FO)

tp/CL (psec/fF)

P (mW/gejt)

BFL (1 m) 90 20 0.67 10 BFL (0.5 m) 54 12 0.67 10 DCFL (1 m) 54 35 1.84 0.25 SCFL u rangu BFL nizak nizak ~5

DCFK HEMT (0.5 m-77 K ) 11 7 0.32 1.3

Dizajniranje GaAs kola GaAs kola se istiu u oblasti veoma brzih integrisanih komponenata malog stepena integracije, delioca frekvencije, broioca, multipleksera gde je postignut rad na vie GHz. Npr., 8-bitni multiplekser, implementiran u BFL tehologiji radi na 3 Gbit/sec. Ova kola su jako interesantna u komunikacionim sistemima velike brzine. Pri pokuaju integracije velikog opsega rasipanja energije naglo raste. Radi demonstracije ta se moe postii, razmotrimo prvo sluaj digitalnog multipleksera. Proseno kanjenje na gejtu kao funkcija rasipanja snage za brojne multipleksere je nacrtana na slici 2.32. Stvarno kanjenje na gejtu postignuto za HEMT i MESFET tehnologiju iznosi 60 ps i 170 ps. Ovim se dobija kanjenje pri mnoenju od 4 ns za 16 x 16 multiplekser (pri sobnoj temperaturi), sa rasipanjem energije u opsegu 1-6 W.

Slika 2.32. Proseno kanjenje na gejtu u funkciji rasipanja snage za GaAs MESFET i HEMT multipleksere. Ova kola imaju primenu i kod SRAM memorija (4,1 ns vreme pristupa za 16K memoriju). Razni pokuaji su uinjeni a sve radi implementacije GaAs tehnologije u procesore superkompjutera, velikih

48

raunara kao i u mikroprocesore, ali su svi napori ostali neuspeni. Iako su radni prototipovi napravljeni, serijska proizvodnja nije poela iz isto ekonomskih razloga. Niskotemperaturna digitalna kola Alternativni pristup za poboljanje performansi je rad ureaja pri niim temperaturama. Pokretljivost nosioca naelektrisanja raste rapidno kada se temperatura snizi. Pored poveane pokretljivosti, hlaenje poboljava performanse (karakteristike), pouzdanost integrisanih digitalnih kola, popravljajui krive raznih parametara npr. struju i kapacitvnost, otpor meusobnih spojeva. Neki nepodesivi parametri kao to je termonapon takoe su smanjeni kada je temperatura sniena. Iako ovo zvui privlano, hlaenje se postie uz znaajne trokove. Visoko kvalitetni hladnjaci su skupi, masivni i troe dosta energije. Najpopularniji medijum za hlaenje je inertni gas, nitrogen i helijum, koji imaju temperaturu kljuanja od 77 0K i 4,2 0K respektivno. Teni nitrogen nije skup i trokovi hlaenja su umereni, teni helijum stvara uslove za super provodljivost. U ovom delu razmatrali smo mogunosti Si (silicijuma) pri niim temperaturama, kao i prirodu i potencijal super provodljivih digitalnih kola Niskotemperaturna silicijumska digitalna kola Hlaenjem dolazi do zasienja brzine i pokretljivosti naelektrisanja kod MOS ureaja. Istovremeno, kapacitivnost spoja je smanjena zbog efekta freeze-out (iskjuivanja), to znai da se atomi primesa dre za dodatne elektrone i upljine pri niim temperaturama. Ovo rezultuje u irim ispranjenim regijama i manjom kapacitivnou. Sve nabrojano dovodi do smanjenja realnog kanjenja na gejtu MOS-a. Uticaj hlaenja na neke od parametara MOS ureaja su prikazane u tabeli 2.4 Tabela 2.4 Izmereni parametri ureaja u funkciji temperature. Brojevi u tabeli su za NMOS tranzistore sa odgovarajuim vrednostima za PMOS tranzistore u zagradi

Parametar 300 K 77 K 4 K VT (V) (@ID = 0.1 A)

0.12 (0.08)

0.3 (0.18)

0.35 (0.29)

fe(cm2/Vsec) 490 (220) 2300 (1000) 4400 (3500)

IDsat (mA/mm) 31 (16) 57 (29) 61 (30)

Veliina nagiba (mV/decade)

74 (81) 21 (28) 5.7 (9.4)

Kombinujui poveanje struje sa smanjenjem kapacitivnosti dovodi do poboljanja preformansi 2 do 3 puta, primenom tenog nitrogena preformanse su jo bolje pri radu na 4 K. U isto vreme, struje curenja su znatno smanjene, zato to je struja curenja spoja (Is) funkcija temperature(~eqV1/KT). Smanjenje nagiba krive ureaja dalje smanjuje curenje i omoguava rad pri niim graninim naponima. Pri 4 K osveavanje nije vie potrebno. Konano, smanjenje temperature smanjuje meusobnu otpornost, zato to nosioci naelektrisanja imaju manju toplotnu energiju. Pri temperaturama tenog nitrogena, otpor aluminijumskih ica je manji 5 do 6 puta. Pored tekoa i ekonomskih razloga stvaranje visoko kvalitetnih uslova za rad pri radu na niim temperaturama ima i mana.

- Poveava se otpor u sorsu i drejnu, jer ima manje nosioca naelektrisanja. Dolazi do poveanja napona dranja, tabela 2.4. Manje je jonizovanih primesa.

49

- Napon praga u hlaenim MOS ureajima gubi vremenom drift (smer) zbog efekta hvatanja elektrona, nosioci elektriciteta koji prolaze kroz gejt kao da su uhvaeni. Ovaj efekat moe se ublaiti radom na niim naponima.

- Porast struje bipolarnih ureaja smanjuje se pri niim temperaturama zbog smanjenja irine prelazne zone i smanjenja injektivne struje u spoju emitor-baza. Dok se ovim potiskuju parazitni efekti u isto vreme iskljuuje se korienje bipolarnih gejtova pri temperaturama manjim od 77 K. Hlaenje se esto koristi pri projektovanju super-raunarskih sistema velikih preformansi. Npr. ETA superraunar koristi hlaenje tenim nitrogenom radi smanjenja ciklusa sa 14ns na 7ns pri sobnoj temperaturi. Drugi pristup koji je izaao na videlo je kombinovanje MOS silicijumskih struktura sa superprovodljivou. Ovim se dobijaju preformanse superprovodljivih kola uz visoku gustinu MOS kola. Superprovodljiva logika kola Primena superprovodljivosti u digitalnim kolima datira jo iz 1950. godine. Razvoj Dosepsonovog (Josephson) spoja u IBM doveo je do trke za superprovodljivim raunarom. Dok je ovaj napor propao ranih osamdesetih, devedesetih smo svedoci ponovne trke iz dva razloga: (1) otkria visoko temperaturnih superprovodljivih legura, smesa i (2) uvoenja niobiumovih spojeva, koji daju poveanu pouzdanost i bolje preformanse u poreenju sa ranijim spojevima baziranim na drugim legurama. Pre razmatranja Dosepsonovog spoja, razjasniemo superprovodljivost. Superprovodljivost Brojni materijali imaju osobinu da provode struju bez otpora kada su hlaeni ispod kritine temperature TC. Donedavno veina znanih superprovodljivih materijala su bili superprovodljivi pri temperaturi apsolutne nule. Kasnih 80-ih je otkrivena nova klasa superprovodljivih keramikih materijala sa temperaturama od oko 100 K i vie pri kojima su superprovodljivi. Ovo otkrie je znaajno, jer znatno smanjuje trokove hlaenja, koristei teni nitrogen kao medijum za hlaenje. Novi kompozitni materijali sa viim kritinim temperaturama su otkriveni, dajui nadu da e jednog dana u bliskoj budunosti superprovodljivost pri sobnoj temperaturi biti mogua. Jedno upozorenje treba uzeti u obzir: superprovodljivost nije samo funkcija temperature, ve i gustine struje (J) i prisutnog magnetnog polja (fluksa) ( ) TC= f ( J, ) Poveavajui ili gustinu struje ili magnetni fluks iznad kritine vrednosti dovode do vraanja materijala u stanje standardne provodljivosti. Npr. jedinjenje itrijum-barium-bakar-oksid (ili YBCO) ima nominalnu kritinu temperaturu 95 K, to je za 77 K iznad temperature tenog nitrogena. Naalost maksimalna gustina struje pri 77 K je 4 2

A , to je premalo da bi se koristilo pri projektovanju digitalnih kola. Uticaj superprovodljivosti na projektovanje kola je veliki. Mogue je prenositi signal dugim icama bez gubitaka. Ovo smanjuje kanjenje ime se smanjuje i rasipanje snage. Struja moe tei u zatvorenoj petlji veno, obezbeujui prostu memorijsku strukturu. Kako se veina digitalnih kola moe modelovati kao RC kolo, model kola baziranog na superprovodljivim komponentama je blii LC kolu. Najoiglednija primena superprovodljivosti u digitalnom svetu je korienje tradicionalnih MOS tranzistora, povezanih superprovodnim icama. Dok ovaj pristup pomae da se odgovori na pitanja pomenuta u poglavlju 8, njegov uticaj na preformanse kola je ogranien.

Jo interesantnije karakteristike se dobijaju upotrebom superprovodljivih prekidakih ureaja. Koristei ovaj pristup, kanjenja se mogu smanjiti na reda ps, to je bre nego li primenom poluprovodnikih ureaja. Najpoznatiji od ovih ureaja je Dosepsonov spoj.

50

Dosepsonov spoj Dosepsonov spoj (skraeno JJ) otkriven je ranih 60-ih godina u IBM Watson centru. Sastoji se od

spoja dva superprovodljiva materijala razdvojena veoma tankim izolatorom ( izmeu 1 i 5 nm) kao na slici 2.33. Materijal je niobium, ija je kritina temperatura 9 K. Niobium je stabilniji i pouzdaniji nego neke smee koje su se ranije koristile u JJ primeni.

Slika 2.33. Nb/AlOx/Nb Dosepsonov spoj

Dosepsonov spoj je tunelski ureaj. Kada se nalazi u oblasti superprovodljivosti, elektroni

prelaze sa jedne na drugu elektrodu bez pada napona. Oksidna barijera ponaa se kao superprovodnik. Poveavajui struju (ili podeavajui magnetni fluks) dolazi se do se do toga da se ureaj vrati na otporni mod rada, to rezultira fiksnim padom napona na spoju. Za Nb/AlOx/Nb spoj pad napona spoja je VG=2,8 mV.

(a) I-V karakteristika spoja (b) test kolo

Slika 2.34 I-V karakteristike za JJ spoj kada je ant maksimalno optereen Razmotrimo sluaj kada JJ spojimo sa antom RL i sa stru