הצגת אמצע פרוייקט

הצגת אמצע פרוייקטהצגת אמצע פרוייקט

כרטיס דגימה,עיבוד ושחזור שם הפרויקט : שם הפרויקט : .

לוי אברהם מגישים :מגישים : .

.בריגר מיכאל

חייס אריה מרמנחים :מנחים : .

.מר איצקוביץ מיכאל

מר הבר דבמנחה מטעם רפא”ל: מנחה מטעם רפא”ל: .

כרטיס דגימה , עיבוד ושחזור -- מצגת אמצע.כרטיס דגימה , עיבוד ושחזור -- מצגת אמצע.

מטרות הפרויקט:מטרות הפרויקט:

. דגימה של אותות אנלוגיים והמרתם לאותות ספרתיים. עיבוד ושמירת המידע הספרתי הנדגם.המרת האותות הספרתיים המעובדים לאנלוגיים( 150תדר עבודה גבוהMHz.)

תכנון ובניית כרטיס בעל היכולות הבאותתכנון ובניית כרטיס בעל היכולות הבאות::

תיאור הכרטיס:תיאור הכרטיס:

המימוש יתבצע על גבי PCB .רב שכבותהכרטיס דוגם אותות בכניסה באמצעות רכיבי . ADC .הכרטיס אוגר את המידע בזיכרון ייעודי לכל ערוץ.הכרטיס מבצע עיבוד של המידעהכרטיס משחזר את האותות באמצעות רכיבי . DAC

ערוצים.4ל- DRFM כרטיס זה מהווה מכלול

תיאור הכרטיס-סכימת תיאור הכרטיס-סכימת בלוקים.בלוקים.

IF InputBlock

IF OutputBlock

ProcessingBlock

ControlBlock

סכימת בלוקים - הסבר:סכימת בלוקים - הסבר:

IF Input Block רכיבי 4: מכיל ADC 150 העובדים בתדרMHz . bit8 ברזולוציה של

25MHz העובדים בתדרADC רכיבי 4מכיל . bit8 ברזולוציה של

IF InputBlock

IF OutputBlock

ProcessingBlock

ControlBlock

:Processing Block: בלוק זה יאפשר את אופני העבודה הבאים שמירת המידע.1.

. עיבוד המידע. 2

IF InputBlock

IF OutputBlock

ProcessingBlock

ControlBlock

סכמת בלוקים -הסבר :סכמת בלוקים -הסבר :

Processing Block : המשך מארבעת uSec1שמירת מידע : יכולת הקלטה של עד

הערוצים. זכרון נדרש :

150 (samples) x 8 (bit) x 4 (channel) = 4800 bit

25 (samples) x 8 (bit) x 4 (channel) = 800 bit 5600 bit

עיבוד המידע : שלושה אופני עבודה -עיבוד המידע : שלושה אופני עבודה -

שידור ראש-זנב - מציאת המחזור ושידור האות שידור ראש-זנב - מציאת המחזור ושידור האות שידור בגלגול - שידור ללא הפסקה של המידע שידור בגלגול - שידור ללא הפסקה של המידע המחזורי.המחזורי.

בזיכרון.בזיכרון. שידור בזמן אמת - העברת הכניסה שידור בזמן אמת - העברת הכניסה למוצא.למוצא.

IF Output Block רכיבי 4: מכיל DAC העובדים . 150MHzבתדר

IF InputBlock

IF OutputBlock

ProcessingBlock

ControlBlock

Control Block:בלוק שיאפשר בקרות של העברת המידע :

IF InputBlock

IF OutputBlock

ProcessingBlock

ControlBlock

..שליטהשליטה •.. תזמון תזמון•.. השהיות השהיות•

הכרטיס כניסות/יציאות : הכרטיס כניסות/יציאות :

150 הכרטיס יקבל אות שעון חיצוני שלMHz 25וכןMHz להזנת הרכיבים הסינכרוניים בכרטיס.

מחברJTAG ה לטעינת קוד VHDL- הלרכיבFPGA-.

מחברPin I/O 32 מאפשר גישה חיצונית לכרטיס.ה.מחבר לעבודה מול בקר חיצוני ייעודי

מתחי אספקה :מתחי אספקה :

הכרטיס יוזן מספקים חיצוניים יציבים:.1.3Volt

3.3Volt דיגיטלי , אנלוגי. 5Volt דיגיטלי , אנלוגי.

סכימת בלוקים סכימת בלוקים מפורטת :מפורטת :

100LVEP111 150M HZ_CLK_DLY

150MHZ_MB_CLK

8bit_B

8bit_A8bit_A

8bit_B

FROM FPGA

IF_IN * 4

100H641FN

25MHZ_MB_CLK_LVPECL25MHZ_TTL_CLK

75MHZ_CLK

O En = '0 '

AD9283BRS

SPT7720SIT

100EP195

100EP139

74ALVT

162244*4

150MHZ_CLK *4

LIM AMP

CLK DIV(:2)

CLK DRIVER

PROGRAMMABLEDELAY BUFFER

AD8310ARM

AD8309ARU TO FPGA

FROM FPGA

*4AD8611AR

FIL60MHZ

TO FPGA

25MHZ_TTL_CLK

TO FPGA

150MHZ_CLK

75MHZ_CLK

TO FPGA60Mhz

0 : -40dbm

ref : -60dbm

150MHZ_CLK

RF-AMP

IF_OUT

AD9732BRS

D/AERA_5SM IF_IN

FIL60MHZ

60Mhz ,+19dbm

CLK DRIVER

FPGA Test Pins

FPGA Link

TO FPGA

TO FPGAXC18v04

בחירת רכיבים :בחירת רכיבים :

Clock Unit

MC100LVEP111- 3.3Volt 1:10 Differential PECL Clock Driver. MC100EP139 - 3.3Volt PECL Clock Divider. MC100H641 - 5Volt PECL to TTL 1:9 Clock Distribution. MC100EP195 - 3.3Volt Programmable Delay Chip.

המשךהמשך--בחירת רכיבים בחירת רכיבים

Analog Sampling Circuits

SPT7720 - 5Volt, 8 bit ,200MSPS A/D Converter. AD9283 - 3.3Volt, 8bit 80 MSPS A/D Converter. AD8309 - 3.3 Volt limiter. AD8310 - 3.3 Volt Log Amp. AD8611 - Fast Comperator. 74ALVT162244 - 3.3Volt,16 bit Buffer.

Digital To Analog Unit AD9732 - 5Volt , 10bit , 200MSPS D/A Converter. ERA5SM – RF Amp.

Power Unit LMS1585_1.5- Low Dropout Fast Response Regulator.

Switching Unit HMC226- 3.3Volt Transmit/Receive switch.

Connectors HM2R70PA5108- Right Angle Female Connector TYPE B

PressFit 103804- Right Angle Female Connector TYPE M PressFit. JTAG Connector. FPGA_Test_Pins Connector. RF Coaxial Connector.

FPGA Enviroment XC2V1000-5FG456c-1.5V VIRTEX- II. XC1804Q44I- 3.3 Volt 4 Megabit Configuration PROM.

צריכת זרם לרכיב / כרטיסצריכת זרם לרכיב / כרטיס

Part NumberP1V3P1V5P3V3P3V3AP5VP5VA4CH+FPGAP1V3P1V5P3V3P3V3AP5VP5VAMC100EP139DT3011041200440000MC100H641FN60400002400MC100LVEP111FA16612011660120000MC100EP195FA451754180070000074ALVT162244DGG1240048000AD8611AR1080008000ERA-5SM60400000240SPT7720SIT15011146000000444AD8309ARU1640006400AD8310ARM840003200AD9732BRS20040304800000160120AD9283BRS-8030400012000ADP3330ART -3.3200400000800LMS1585AIS_1.5200100020000XC2V1000-5FG456C940100030019401000300000XC1804Q44I2510025000

TOTAL2806100016334964001604

LayOutLayOut :הכרטיס:הכרטיס

M C1 0 0 H 6 4 1

A D 9283

ERP OM

S P T 7720S I T

Virtex IIXC2V1000-5

fg456c

M C 1 0 0 L V E P 111

M C 1 0 0 ep 1 3 9

AD 8309

LM S1585

AD 8310

S P T 7720S I T

AD 8310

A D 9283

M C100E P195

AD 8309

A D 9732B R S

AD 8309

M C100E P195

IF_IN IF_OUT

CLK25Mhz CLK150Mhz

Type B

DATA_Link

JTAG Fpga_Test_Pins

Type M

A D 9732B R S

DATA_Link pow er

ניתוח תרמי - מבט על מכסה ניתוח תרמי - מבט על מכסה הכרטיס :הכרטיס :

ניתוח תרמי - מבט על הכרטיס :ניתוח תרמי - מבט על הכרטיס :

חומרה חומרה ההתיאור תיאור FPGAFPGA . .המתוכנתת המתוכנתת

התפקידים העיקריים של רכיב ה FPGA:במעגל

. בקרה ושליטה על רכיבים במעגל .ביצוע אופני הפעולה השונים הנדרשים ע”י הבקר

FPGAFPGA .סכימת בלוקים. סכימת בלוקים

יחידת התקשורת. יחידת התקשורת.

:תיאור כללייחידה זו מנהלת את ערוץ

התקשורת בין הבקר לבין -FPGA.רכיב ה

תיאור יחידת התקשורת- תיאור יחידת התקשורת- המשך. המשך.

:פירוט כניסות יציאות

:כניסות - CLK_25Mhzכניסת שעון.

- Link_Mode אופן הפעולה READ או .WRITE

- Link_FRAMEnאות אפשור העברת מידע.

- Link_Clk אות שעון תקשורת.

- RESETn אות אתחול.

- CH_x_Dout_CHx מידע המגיע מיחידות הDPR הערוצים השונים של.

יציאות: - Link_WEA .אות אפשור כתיבה למערך הזיכרונות - Link_ADDR .כתובת במרחב הזיכרונות - Link_CTRL קווי בחירת ערוץ DPR .מתאים - DATA_CMD_Link קווי מידע INOUT. - Link_Enn_CHx .קווי אפשור לערוצים השונים

יחידת התקשורת-המשך. יחידת התקשורת-המשך.

.אופן פעולת יחידת התקשורתהיחידה אל מהבקר מידע להעברת זמנים תרשים מתאר שלהלן האיור

וממנה.

Link_Mode

Link_FRAMEn

Link_Clk

DATA_Link

יחידת התקשורת-אופן יחידת התקשורת-אופן פעולה. פעולה.

אות ה Rx , או Tx הבקר קובע את סוג העברת המידעFRAME–

וכן את קצב השעון . סיביות 8המידע שמועבר לאחר כל ירידת שעון הוא בעל

מייצגות FPGA כאשר הסיביות הראשונות המעוברות אל הכתובת במרחב הזיכרונות.

יחידת התקשורת-המשך. יחידת התקשורת-המשך.

יחידת ניהול שעון. יחידת ניהול שעון.

תפקיד יחידה זו הוא לספק את השעונים הנדרשים לצורך הפעלת

.DDRמערך הזיכרונות ויחידות ה DCM היחידה משתמשת ביחידות

שנמצאות בתוך הרכיב ומטרתם נמוך , SKEW לספק שעונים ב

והפרשי פאזה בדיוק גבוה.

:תיאור כללי

תיאור יחידת ניהול שעון. תיאור יחידת ניהול שעון.

:פירוט כניסות יציאות:כניסות

- CLK_150Mhz כניסת שעון.

:יציאות - CLK_75Mhz_DIV 75שעון בתדרMHz 150. שמקורו שעוןMHz

- CLK_75Mhz_DIV_180 75 שעון בתדרMHz 150 שמקורו בשעוןMHz

מעלות.180ובהזזת פאזה של

יחידת ניהול שעון-מבנה יחידת ניהול שעון-מבנה פנימי. פנימי.

: DCM יחידה זו מורכבת משני יחידותביצוע פעולת חלוקת תדר. I1 : יחידת מעלות.180ביצוע הזזת פאזה של I2 : יחידת

יחידת בדיקה. יחידת בדיקה.

יחידה זו תשמש בעיקר בזמן בדיקות .

לצורך בדיקת פעולה תקינה של ינותבו לפי הצורך,הרכיב והמעגל

אותות פנימיים מהרכיב אל מחבר בדיקות מתאים על גבי הכרטיס.

תיאור יחידת הבדיקה. תיאור יחידת הבדיקה.

- RESETn .אות אתחול - CLK_25Mhz כניסת שעון. - Card_SEL אות בחירת כרטיס.

:יציאות - LED יציאות לLED .לשם בדיקות

- FPGA_Test_Pins .יציאות לשם בדיקה

תיאור ערוץ יחיד . תיאור ערוץ יחיד .

תיאור ערוץ יחיד. תיאור ערוץ יחיד.

כרטיס זה מכיל בתוכו ארבעה ערוצים זהים שמבצעים פעולות דגימה עיבוד ושיחזור. יחידה זו מאפשרת את היכולות הבאות:

“ הקלטת” האות הנדגם ע”י שמירת המידע הנקלט מהערוצים המהיר והאיטיבמערך זיכרונות .

שידור המידע השמור בתדר כפול ע”י מערך יחידות . DDR

שליטה ובקרה על רכיבי DDL . שנמצאים על הכרטיס תקשורת עם הבקר באמצעות מתן אותות חיווי מתאימים ובאמצעות מידע

.LINKשמגיע מערוץ ה

תיאור ערוץ יחיד -המשך. תיאור ערוץ יחיד -המשך.

- RESETn אות אתחול. - Card_SEL .אות בחירת הכרטיס - Tx_Rx_CTRL .אות בקרת שידור קליטה - CLK_X .כניסות שעונים - ADF_X כניסת מידע מרכיב ה A/D .המהיר

- ADS כניסת מידע מרכיב ה A/D .האיטי

- ENV .אותות מעטפת המייצגים כניסת פולס מידע - LINK מערך אותות תקשורת עם ערוץ . LINK

:יציאות - Rx_IND .חיווי קליטה - Tx_IND .חיווי שידור - DLY,EN,LEN מידע ובקרה על רכיב הDDL . - SW_CTRL .בקרה על מפסק כניסה

- CH_X_Dout .מידע הדגימות השמור ערוץ מהיר - ADS_Dout .מידע הדגימות השמור ערוץ איטי

תיאור ערוץ יחיד-המשך. תיאור ערוץ יחיד-המשך.

תיאור ערוץ יחיד -מבנה תיאור ערוץ יחיד -מבנה פנימי. פנימי.

יחידת בקרת ערוץ. יחידת בקרת ערוץ.

תיאור יחידת בקרת ערוץ. תיאור יחידת בקרת ערוץ.

:תאור כללי

יחידה זו מהווה ממשק בין יחידת הבקרה המרכזית לבין הערוץ ומבצעת את הפעולות הבאות:

שליטה ובקרה על רכיב הDDL .

תזמון בין ערוצי המידע שמגיעים מרכיבי . A/D שליטה על בקרות רכיבי ה.DPR

.תקשורת בין יחידת הבקרה המרכזית לבין הערוץ

DDRDDR .. יחידתיחידת

תאור כללי:יחידה זו מאפשרת שידור

מידע בתדר כפול . שני ערוצי מידע בתדר

75MHz נכנסים ליחידה כאשר מוצא

היחידה הוא ערוץ מידע .150MHz בתדר

- מבנה פנימי.- מבנה פנימי. DDRDDR יחידתיחידת

:תאור כללי .DDR היחידה מורכבת משמונה יחידות

יחיד. I/O יחיד וב BITכל יחידה תומכת ב

יחיד בן שמונה סיביות. BUS -ים בני שמונה סיביות ויוצא BUS ליחידה נכנסים שני

- מבט מקרוב.- מבט מקרוב. DDRDDR יחידתיחידת

. .ModelSimModelSimבדיקת התכנות בדיקת התכנות

- - ModelSimModelSimבדיקת התכנות בדיקת התכנות קליטה.קליטה.

- - ModelSimModelSimבדיקת התכנות בדיקת התכנות שידור.שידור.

. . תוצאותתוצאותPLACE&ROUTEPLACE&ROUTE

:תוצאה תיאורטית

Timing summary:---------------

Timing errors: 0 Score: 0

Constraints cover 1783 paths, 0 nets, and 976 connections ( 92.8% coverage)

Design statistics: Minimum period: 4.962ns (Maximum frequency: 201.532MHz) Maximum combinational path delay: 6.338ns Minimum input arrival time before clock: 2.518ns Maximum output required time before clock: 6.694ns

. . תוצאות תוצאות PLACE&ROUTEPLACE&ROUTE

:תוצאות מעשיותDesign Summary: Number of errors: 0 Number of warnings: 0 Number of Slices: 92 out of 5,120 1% Number of Slices containing unrelated logic: 0 out of 92 0% Number of Slice Flip Flops: 100 out of 10,240 1% Total Number 4 input LUTs: 124 out of 10,240 1% Number used as LUTs: 104 Number used as a route-thru: 20 Number of bonded IOBs: 197 out of 324 60% IOB Flip Flops: 4 Number of Block RAMs: 8 out of 40 20% Number of GCLKs: 5 out of 16 31%Total equivalent gate count for design: 526,691Additional JTAG gate count for IOBs: 9,456

ועוד תוצאות ....ועוד תוצאות ....

-------------------------------------------------------------------------------- Constraint | Requested | Actual | Logic | | | Levels-------------------------------------------------------------------------------- TS_clk_ 0 = PERIOD TIMEGRP "xmplr_CLK_ 25Mh | | | z" 40 nS HIGH 50.000000 % | | |-------------------------------------------------------------------------------- TS_clk_ 1 = PERIOD TIMEGRP "xmplr_CLK_ 75Mh | 13.333ns | 11.706ns | 2 z_CH4" 13.333 nS HIGH 50.000004 % | | |-------------------------------------------------------------------------------- TS_clk_ 2 = PERIOD TIMEGRP "xmplr_CLK_ 75Mh | 13.333ns | 9.782ns | 2 z_CH3" 13.333 nS HIGH 50.000004 % | | |-------------------------------------------------------------------------------- TS_clk_ 3 = PERIOD TIMEGRP "xmplr_CLK_ 75Mh | 13.333ns | 8.702ns | 2 z_CH2" 13.333 nS HIGH 50.000004 % | | |-------------------------------------------------------------------------------- TS_clk_ 4 = PERIOD TIMEGRP "xmplr_CLK_ 75Mh | 13.333ns | 9.718ns | 2 z_CH1" 13.333 nS HIGH 50.000004 % | | |--------------------------------------------------------------------------------

אחרון ודי...אחרון ודי...

Timing summary:---------------

Timing errors: 0 Score: 0

Constraints cover 1783 paths, 0 nets, and 976 connections ( 92.8% coverage)

Design statistics: Minimum period: 11.706ns (Maximum frequency: 85.426MHz) Maximum combinational path delay: 8.418ns Minimum input arrival time before clock: 2.841ns Maximum output required time before clock: 7.583ns

Power EstimatorPower Estimator

Target DeviceTarget

Package

Total Estimated

Design Power (mW)

Estimated Design VCCint 1.5V

Power (mW)

Estimated Design

VCCaux 3.3V

Power (mW)

Estimated Design VCCo 3.3V

Power (mW)

Estimated Design

VCCo 1.2 Power (mW)

XC2V1000 FG456 976 827 33 116 0 0 0 0

hotline@xilinx.com

Note: This spreadsheet does not contain any macros.

Design Notes:

Xilinx Virtex-II Power Estimate Worksheet Version 1.01

This worksheet is designed to be used as pre-implementation tool to estimate a design's power consumption. Actual power consumption must be determined in circuit under the appropriate operating conditions.

User design data should only be entered in the black and white boxes below. For more information on this worksheet please see the License and Version tabs.

Please send any comments or questions on this worksheet tomarked for the attention of the Virtex-II Power Estimate Worksheet Developers.

This worksheet will expire on January 31, 2002 and will no longer function.

לוחות זמנים.לוחות זמנים.

- 19.12.01 .הגשת דו”ח אמצע סמסטר 19.12.01-24.12.01- גמר שרטוט הכרטיס .

- 26.12.01 - 31.12.01 .הטמעת המשוב

1.1.02 - 8.1.02- .התחלת עריכת המעגל -9.1.02 - 16.1.02 ניתוח המעגל באמצעות סימולציות TAU ו . ICX

- 17.1.02 - 25.1.02 סיום תכן FPGA .ועריכה- 26.1.02 . מסירת כרטיס לייצור- 20.2.02 - 2.3.02 .קבלת כרטיס וביצוע בדיקות ראשוניות

-25.12.01 קיום CDR .ברפא”ל

סוף !סוף !

הצגת אמצע פרוייקט

Documents

Transcript of הצגת אמצע פרוייקט

מצגת סוף פרוייקט

פרוייקט שפץ ביתך קהילה עסקים חברה

הצגת תמונות גדולות בדף הפנדה

E5CB הצגת בקר הטמפרטורה

פרוייקט גמר בבצלאל המחלקה לארכיטקטורה

כתבה על פרוייקט תלפיות במעריב

הצגת מטלת הביצוע

סקר תיכון אמצע הפרוייקט

רפורמה בשירות המדינה הצגת עיקרים להנהלות המשרדים

פרוייקט גמר של סטודנטים מהטכניון- מנשייה

ברכות לרגל חג הפסח - פרוייקט סאנשיין

פרוייקט סאנשיין - ברושור חדש

פרוייקט Nios II מצגת אמצע

דוח אמצע סמסטר אביב תשס"ב 2002

פרוייקט גמר אורלי יונה מחלת הצליאק.Pptx

פרוייקט חיפה

קיבוץ דביר הצגת היעדים המחוברים למועצה

שיכון_רחוב_רכבת-פרוייקט גמר בכרמיאל

'אינטרפולציה הצגת לגרנז

פרוייקט נדל"ן