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Modele physique du . . .
Caracterisation du . . .
Modele RC des . . .
Caracterisation du . . .
Mise a l’echelle des . . .
L’inverseur
Porte NON-ET
Porte NON-OU
Caracteristiques . . .
Portes complexes
Techniques de . . .
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Micro-electronique(GIF-4201/GEL-7016)
Professeur: Benoit Gosselincourriel: [email protected]
bureau: Pouliot 2114page web du cours: http://GIF4201.gel.ulaval.caDepartement de genie electrique et informatique
Universite LavalHiver 2011
Conception du cours: Sebastien Royet Benoit Gosselin
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7 Analyse electronique des portesCMOS
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7.1. Modele physique du MOSFET
• Si on fait abstraction du drain et de lasource, le MOSFET est essentiellementun condensateur.
• L’isolant (l’oxyde de grille) y joue un roleprimordial.
• On a:
Cox =εox
tox
(F
cm2
)ou εox = 3.9ε0, ε0 = 8.854× 10−14 F/cm.
• On mesure l’epaisseur de l’oxyde tox encm. Typiquement, tox < 10 nm= 10−6
cm.
Substrat
� � � � � � � �� � � � � � � �Grille
Oxyde
VG
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Charge de surface
• L’application d’une tension positive a lagrille cree un champ electrique au traversde la couche d’oxyde qui induit une chargea la surface du substrat.
• Cette charge est caracterisee par une den-site de charge QS (C/cm2):
QS = −CoxVG.
• La tension a la grille est donnee par
VG = Vox + φS
ou Vox est la difference de tension im-putable a l’oxyde et φS est le potentiel ensurface.
� � � � � � � �� � � � � � � �
VG > 0
QS
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Profil de potentiel
• Si on observe le potentiel en fonction de la distance apartir de la surface de la grille, on note que:
– Le potentiel diminue rapidement dans l’oxyde...
– ...plus lentement dans le substrat.
Distance
M SO
Potentiel
Vox
φS
VG
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Champ electrique
• L’application d’un VG > 0 cree un champelectrique dirige vers le bas.
• On a ES (champ electrique de surface) etEox (champ electrique dans l’oxyde).
• Le champ exerce une force sur les particules(loi de Lorentz):
F = QparticuleE
• Pour les e-: Fe = −qE, pour les trous Fh =+qE ou q = 1.60218× 10−19 C.
� � � � � � � �� � � � � � � �� � � � � � � �� � � � � � � �
VG > 0
ES
Eox
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Zone de depletion
• Si la tension de grille est faible:
– Il se cree a la surface du substrat une zone de deple-tion, c-a-d une zone vide de tout porteur.
– En effet,
1. les trous sont pousses vers le bas par le champelectrique;
2. les e- attires vers le haut sont absorbes par lesatomes dopeurs de Bore.
– Il n’y a donc aucun porteur de charge mobile capablede transmettre un courant.
– La charge immobile ainsi creee est la charge de vol-ume:
QB = −√
2qεSiNaφS = −CoxVox.
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Tension de seuil
• Comportement autour de la tension de seuil:
1. Si VG < VTn, QS = QB (charge immobile)
2. Si VG > VTn, QS = QB +Qe < 0 (couche d’e- mobilesen surface, peuvent se deplacer lateralement)
Qe = −Cox(VG − VTn)
3. A VG = VTn, Qe = 0; si VG = VTn + dV , Qe < 0.
• Donc, VTn est la tension a partir de laquelle tous les atomesaccepteurs de la zone de depletion sont remplis;
• Les e- additionnels attires vers le haut sont donc mobileset creent un canal de conduction.
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7.2. Caracterisation du nFET
• Il existe plusieurs methodes de modelisation des MOS-FETs avec differents degres de precision / complexite.
• Les modeles les plus simples sont employes pour les calculsa la main; les plus complexes sont geres par les outils desimulation (e.g. SPICE, Microwind)
• Dans les modeles simples, on neglige l’impact de certainsphenomenes, les effets de deuxieme ordre.
• La caracterisation passe par l’etude des relations I-V (courant-tension).
• Il y a deux tensions: VGSnet VDSn
• On en garde une constante, et on trace le courant ID enfonction de l’autre.
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A- Caracteristique IDnvs VGSn
• Si on fixe VDSna VDD...
• Mathematiquement, on peut approximer le courant par
IDn=
{βn2 (VGS − VTn)2 si VGSn
> VTn0 si VGSn
< VTn
• C’est une relation parabolique→modele quadratique (“square-law”) du nFET.
conductionéteint
VGSn
IDn
VTn
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A- Caracteristique IDnvs VGSn
• La tension au carre est reliee au courant par le facteur degain βn → la transconductance du nFET.
βn = k′n
(W
L
)• Le facteur k′n est la transconductance de procede:
k′n = µnCox
qui, comme parametre, n’est pas sous le controle du con-cepteur VLSI.
• Par ailleurs, on a
Cox =εox
tox→ k′n =
µnεox
tox
ce qui montre qu’une couche mince d’oxyde resulte en ungrand k′n.
• Un grand k′n est desirable → nFET plus sensible, com-mute plus rapidement.
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B- Caracteristique IDnvs VDSn
• Si maintenant on fixe VGSna une valeur quelconque >
VTn...
• ...le courant de drain suit approximativement une courbeparabolique jusqu’a la tension de saturation:
IDn=βn2
[2 (VGSn
− VTn)VDSn− V 2
DSn
]• La tension de saturation est definie par le point de pente
nulle, i.e. ou ∂IDn
∂VDSn= 0.
• Ainsi, on a
∂IDn
∂VDSn
= 2(VGSn− VTn)− 2VDSn
= 0
• ce qui fait que Vsat = VGSn− VTn.
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B- Caracteristique IDnvs VDSn
• On differencie trois zones:
1. La zone lineaire (ou le terme lineaire est dominant);
2. La zone triode (ou le terme quadratique est domi-nant);
3. La zone de saturation (ou le courant est a peu presconstant).
Triode
Saturation
Zone
linéaire
VDSn
IDn
VGSn
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B- Caracteristique IDnvs VDSn
• En saturation IDnest a peu pres independant de VDSn
,donc:
IDn=βn2
(VGSn− VTn)2
.
• C’est le courant de saturation.
• En incluant des effets de deuxieme ordre, on se rend comptequ’en fait, IDn
augmente legerement avec VDSnen satura-
tion:
IDn=βn2
(VGSn− VTn)2 [1 + λ (VDSn
− Vsat)]
ou λ est le parametre de modulation de longueur du canal(V−1).
• Point de saturation:
IDn=βn2V 2sat
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Effets de polarisation du substrat
• S’il existe une tension VSBnentre la source et le substrat,
celle-ci peut affecter la tension de seuil:
VTn = VT0n + γ(√
2|φF |+ VSBn−√
2|φF |)
ou
– γ est le coefficient de polarisation de substrat (V1/2);
– |φF | est le potentiel de substrat de Fermi donne par:
|φF | =(kT
q
)ln
(Na
ni
)ou k est la constante de Boltzmann.
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7.3. Modele RC des MOSFET
• On propose une structure simple — comme modele d’unMOSFET — composee:
– d’un interrupteur ideal;
– d’une resistance;
– de 2 condensateurs.
D
S D
G
S
G
Rn
CS CD
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Modele RC
• En conduction, on a necessairement
Rn =VDSn
IDn
• Rn est donc variable ≈ f (VDSn).
• On peut calculer Rn approximativement pour chacune destrois zones d’operation:
(a) Dans la zone lineaire: IDn≈ βn (VGSn
− VTn)VDSn
Rn ≈1
βn (VGSn− VTn)
(b) Dans la zone triode:
Rn ≈2
βn [2 (VGSn− VTn)− VDSn
]
(c) En saturation:
Rn ≈2VDSn
βn (VGSn− VTn)2
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Modele RC
• Dans les trois zones: Rn ∝ 1βn
• Cette dependance sur βn implique une dependance sur(WL
)(puisque βn = k′n
(WL
)).
• On postule un modele de resistance “constante”, valabledans les 3 zones (avec differents degres de precision):
Rn =ν
βn (VDD − VTn)
– on a substitue VDD pour VGSn;
– le parametre ν n’a pas de signification physique; onle modifie pour tenir compte de la zone.
• On simplifier davantage en posant ν = 1: Rn = 1βn(VDD−VTn) .
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capacites parasites
1. capacite de grille
– La structure en “sandwich” du transistor MOS est intrinseque-ment un condensateur.
– Il s’agit de la capacite de grille:
CG = CoxAG (F)
ou AG = WLD est l’aire de la grille.
– On divise CG en deux parties, CGS et CGD.
– Ces deux parties sont difficiles a traiter parce qu’elles changentavec les tensions appliques au FET.
– Pour simplifier, on suppose que CGS ≈ CGD ≈ 12CG.
S
G
D
CGS CGD
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2. Capacite de jonction
• Les jonctions source / substrat et drain / substrat (jonc-tions pn) exhibent des capacites parasites.
• On les definit a partir du parametre Cj (capacite de jonc-tion par unite de surface en F/cm2), i.e. C0 = CjApn ouApn est l’aire de la jonction.
• Cette capacite varie aussi avec le voltage selon
C =C0(
1 + VRφ0
)mj
ou VR est la tension inverse appliquee a la jonction, C0
est la capacite a tension nulle (VR = 0), φ0 est le poten-tiel intrinseque de la jonction et mj est le coefficient degradient de la jonction.
• φ0 et mj dependent des profils de dopage.
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2. capacite de jonction
• Si la jonction est abrupte, i.e. densite constante d’accepteurs→ transition immediate→ densite constante de donneurs,on a:
φ0 =
(kT
q
)ln
[NdNa
n2i
], mj =
1
2
0
C(VR)
VR
C0
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2. capacite de jonction
• La jonction a la forme d’une boıte rectangulaire.
• On distingue la capacite due au fond de la boıte (Cbot) etcelle due aux cloisons (“sidewall”Csw).
n+n+
X
xj
W
X
W
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2. capacite de jonction
• On a:Cbot = CjAbot = CjXW
Csw = CjswPsw
ou
– Cjsw = Cjxj (F/cm) est la capacite de cloison parunite de longueur;
– Psw = 2(W +X) est le perimetre.
• A VR = 0, on a
Cn = Cbot + Csw = CjAbot + CjswPsw
• Les caracteristiques non-lineaires des capacites du fond etdes cloisons sont distinctes:
Cn =CjAbot(
1 + VRφ0
)mj+
CjswPsw(1 + VR
φosw
)mjsw
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Modele RC
• Deux capacites (une capacite de jonction et une capac-ite de grille) sont percues par un signal entrant dans letransistor par le drain ou la source.
• Pour simplifier le modele, on somme toutes les capacitesconnectees a un terminal ainsi:
CS = CGS + CSB
CD = CGD + CDB
S
G
DS D
G
Rn
CS CDCSB CDB
CGDCGS
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7.4. Caracterisation du pFET
• La creation du canal dans un pFET est commandee parla tension VSGp
.
• La tension de seuil est negative, typiquement VTp = −0.5−−1.0V.
• A partir de VG = VTp, la grille est suffisamment negativepour qu’il y ait creation d’une couche de trous mobilescapable de supporter la conduction.
• On a Qh = 0 si VSGp< |VTp| et Qh > 0 autrement.
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A- Caracteristique IDpvs VSGp
• Si on fixe VSDpa VDD...
• Mathematiquement, on peut approximer le courant par
IDp=
{βp2
(VSGp
− |VTp|)2
si VSGp> |VTp|
0 si VSGp< |VTp|
conductionéteint
VSGp
IDp
VTn
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A- Caracteristique IDpvs VSGp
• La transconductance du pFET:
βn = k′p
(W
L
)• La transconductance de procede (en A/V2):
k′p = µpCox
• Typiquement µp = 220 cm2/V-sec, passablement plus pe-tit que µn (typiquement 550 cm2/V-sec)
• Typiquement, on observe
r =µnµp≈ 2−−4
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B- Caracteristique IDpvs VSDp
• Si maintenant on fixe VSGpa une valeur quelconque >
|VTp|...
• On a
IDp=βp2
[2(VSGp
− |VTp|)VSDp
− V 2SDp
]• De meme la tension de saturation est donnee par
Vsat = VSGp− |VTp|
Triode
Saturation
Zone
linéaire
VSDp
IDp
VSGp
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7.5. Mise a l’echelle des transistors MOS
• A la base, la reduction de la taille des transistors est avan-tageuse sur 3 fronts:
(a) Moins de surface occupee, donc densite plus elevee;
(b) Rapidite plus grande;
(c) Consommation plus faible.
• Reduction des dimensions d’un facteur s:
W =W
sL =
L
s
• → reduction de l’aire de l’ordre de s2 (!!)
• Le ratio d’aspect est invariant, i.e.
W
L=W
L
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Mise a l’echelle - transconductance
• Supposons a present que l’epaisseur de l’oxyde de grille est egalementreduite d’un facteur s:
tox =tox
s
• La capacite de l’oxyde devient:
Cox =εox(toxs
) = sCox
• Puisque k′ = µCox, la transconductance devient
β = sk′(W
L
)= sβ
• ...ce qui fait que la resistance linearisee devient:
R =1
sβ (VDD − VT )
.
• Si on ne change pas VDD et VT , on a: R = Rs.
• Par contre, si VDD = VDDs
et VT = VTs
, on a R = R.
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Mise a l’echelle - consommation
• Si on met a l’echelle les tensions, on a VGS = VGS
s , VDS =VDS
s .
• Or ID = β2
[2 (VGS − VT )VDS − V 2
DS
]→ ID =
s β
2
[2
(VGSs− VT
2
)VDSs− V 2
DS
s2
]=IDs
• Donc la consommation de puissance devient
P = VDS IDS =VDSIDSs2
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7.6. L’inverseur
• Pour caracteriser un circuit CMOS, ons’interessera a deux types d’analyses.
• L’analyse statique ou analyse DC assumeque la sortie a eu le temps de se sta-biliser, i.e. fait abstraction des effetstransitoires, des delais de propagation,etc.
• L’analyse dynamique ou transitoireetudie les instabilites ponctuelles →les delais de propagation, les temps demontee et de descente de la sortie, etc.
• L’analyse statique consiste generalementen une caracteristique de transfert detension (VTC).
VSS
VDD
Vi Vo
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Inverseur – analyse statique
• On sait que dans les circuits CMOS:
– soit le reseau pMOS est actif et fournit une connectiondirecte a VDD;
– soit le reseau nMOS est actif et fournit une connectiondirecte a VSS;
– soit les deux reseaux sont actifs si les entrees sont dansdes etats intermediaires.
• Donc, la plage de sortie de l’inverseur est pleine (0–VDD).
– Tension a la sortie correspondant a un ’1’: VOH = VDD
– Tension a la sortie correspondant a un ’0’: VOL =VSS = 0 V.
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Inverseur – analyse statique
• Si on fait varier Vi de 0 a VDD suff-isamment lentement pour eliminertout effet transitoire, on obtient laVTC.
• La caracteristique possede 3 regionsdistinctes:
1. Si Vi < VTn , la sortie esta VDD (pFET en conduction,nFET eteint)
2. Si VDD−Vi < |VTp| (Vi > VDD−|VTp|), la sortie est a VSS (nFETen conduction, pFET eteint)
3. Si VTn < Vi < VDD − |VTp|, lesdeux transistors sont en conduc-tion → sortie intermediaire.
"0" "1"
a
b
VOH = 0
VSS VDDVIL
VIH
VM
Vo = ViVOH = VDD
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Inverseur – analyse statique
• Les plages valides de “0” et de “1” sont definies par les points de pente-1 (a) et (b).
• On a donc un“0” a l’entree si Vi ∈ [0, VIL] et un“1”si Vi ∈ [VIH , VDD].
• Les marges de bruit sont donc
V NMH = VOH − VIH
V NML = VIL − VOL
• Pour calculer le point milieu ou Vi = Vo = VM , on pose IDn = IDp .
• On determine ensuite dans quelles zones d’operation sont les deuxtransistors.
• Pour le nFET: Vsat = VGSn − VTn = VM − VTn → saturation
• Pour le pFET: VSGp = VSDp = VM → VSDp = VM > Vsat = VM −|VTp|→ saturation
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Inverseur – analyse statique
• Les deux transistors etant en saturation, on a
βn2
(VM − VTn)2 =βp2
(VDD − VM − |VTp |
)2
• Apres division par βp et extraction de la racine carree, onobtient √
βnβp
(VM − VTn) = VDD − VM − |VTp|
• ...ce qui est equivalent a
VM =VDD − |VTp|+
√βnβpVTn
1 +√
βnβp
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Inverseur – analyse statique
• On observe que VM peut etre fixe en ajustant le ratio
βnβp
=k′n(WL
)n
k′p(WL
)p
• Le facteur fixe (hors du controle du concepteur) est k′nk′p
.
• Puisque Cox est semblable pour les nFET et pFET, on a
k′nk′p
=µnCox
µpCox=µnµp
= r
qui, typiquement vaut environ 2–4.
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Inverseur symetrique
• Pour obtenir un inverseur symetrique, on pose VM = VDD2
.
• On a alors
VDD2
(1 +
√βnβp
)= VDD − |VTp |+
√βnβpVTn
• ...qui devient
βnβp
=
( 12VDD − |VTp|
12VDD − VTn
)2
.
• Si VTn ≈∣∣VTp∣∣, l’inverseur symetrique demande que
βn = βp
.
• Orβnβp
= r
(WL
)n(
WL
)p
• Ex: Si r = 4,(WL
)p
= 4(WL
)n
• Pour un L constant on a Wp = 4Wn.
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Inverseur – analyse dynamique
• Afin de maximiser la frequence d’operation et donc, lacapacite de calcul des circuits, il est important que lasortie d’un circuit reagisse le plus rapidement possible auxchangements a l’entree.
• L’etude de l’inverseur CMOS constitue une fondation pourl’etude de circuits plus complexes.
• Si une transition abrupte (i.e. ideale) 0→1 se presente al’entree de l’inverseur, la sortie prendra un certain tempsavant de se stabiliser a 0 (temps de descente)
• De meme, la transition inverse est associee a un temps demontee non-nul.
• Ces temps sont fonction des capacites et resistances par-asites de l’inverseur.
• On peut donc les calculer approx. a partir du modele RC.
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Inverseur – analyse dynamique
• Les temps de montee et de descente sont proportionnelsa la constante de temps RC.
0
0
Vo
VDD
t
VDD
t
tf tr
Vi
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Inverseur – modele RC equivalent
VoVi
VDD
Vi
Rp
Rn
VDD
CDp
CDn
VSS
Vo
• On calcule les capacites d’apres les dimensions des tran-sistors:
CDn= CGSn
+ CDBn=
1
2CoxLDWn + CjnAn + CjswnPn
CDp= CGSp
+ CDBp=
1
2CoxLDWp + CjpAp + CjswpPp
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Inverseur – sortance
• Il est egalement important de considerer la sortance, c-a-dle nombre de portes alimentees par la sortie de l’inverseur.
• La sortance correspond a une capacite de charge CL ensortie.
• CL correspond a la somme des capacites d’entrees Cin desportes alimentees.
• Par exemple, la capacite d’entree de l’inverseur est lasomme des capacites de grille
Cin = CGp+ CGn
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Modele RC avec sortance
Vi
Rp
Rn
VDD
Vo
Cout
• La capacite de sortie totale est donnee par
Cout = CFET + CL
ou la capacite des transistors est
CFET = CDn+ CDp
et la capacite de charge est
CL = 4Cin
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Temps de descente
• Sur une transition montante a l’entree,le nFET devient un court-circuit et lepFET est eteint.
• On obtient alors un circuit isole dedecharge.
• Condition initiale: Vo(0) = VDD.
• Courant de decharge:
i = −CoutdVodt
=VoRn
• Solution de l’equation differentielle:
Vo(t) = VDDe−t/τn
ou τn = RnCout.
i
Rn
Vo
Cout
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Temps de descente
• Typiquement, le temps de descente est defini comme l’intervalleentre Vo = 0.9VDD et Vo = 0.1VDD.
• Rearrangement de la solution de l’equation differentielle:
t = τnln
(VDDVo
)• On a:
tf = t0.9 − t0.1
= τnln
(VDD
0.1VDD
)− τnln
(VDD
0.9VDD
)= τnln(9)
≈ 2.2τn
• On designe egalement le temps descente par tHL.
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Temps de montee
• Sur une transition descendante al’entree, le pFET devient un court-circuit et le nFET est eteint.
• On obtient alors un circuit isole decharge.
• Condition initiale: Vo(0) = 0.
• Courant de charge:
i = CoutdVodt
=VDD − Vo
Rp
• Solution de l’equation differentielle:
Vo(t) = VDD
(1− e−t/τp
)ou τp = RpCout.
i
Rp
VDD
Vo
Cout
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Frequence maximale
• Avec les memes manipulations que pour le temps de de-scente, on montre que
tr = tLH ≈ 2.2τp
• Si on suppose que l’on a une onde carree symetrique enentree, on definit sa frequence maximale comme etant
fmax =1
tHL + tLH=
1
tr + tf
ou l’on suppose que tHL et tLH sont approximativementdu meme ordre.
• Si l’un des deux delais est significativement plus grandque l’autre, il devient dominant.
• Par exemple, si tHL � tLH , on a
fmax =1
2tHL
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Delai de propagation
• Comme son nom l’indique, le delai de propagation estune mesure du temps de reaction de la sortie d’un circuitlorsqu’une transition est presentee a l’entree.
• On le definit comme suit:
tp =tpf + tpr
2
ou tpf est le temps de chute de VDD a VDD/2 et tpr est letemps de montee de 0 a VDD/2.
• En utilisant les equation exponentielles, on obtient
tpf = ln(2)τn ≈ 0.693τn
tpr = ln(2)τp ≈ 0.693τp
• Donc:tp ≈ 0.35(τn + τp)
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Compromis taille – rapidite – sortance
• On peut exprimer tr et tf en fonction des capacites:
tr = 2.2Rp(CFET + CL)
tf = 2.2Rn(CFET + CL)
• ... ce qui correspond a deux fonctions lineaires de la ca-pacite de charge CL:
tr = tr0 + αpCL
tf = tf0 + αnCL
• L’augmentation des delais avec l’augmentation de CL estcaracterisee par les pentes
αp = 2.2Rp =2.2
βp(VDD − |VTp|
)αn = 2.2Rn =
2.2
βn (VDD − VTn)
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Compromis taille – rapidite – sortance
• Les pentes αn est αp sont proportionnelles au ratios d’aspectpuisque
βp = k′p
(W
L
)p
, βn = k′n
(W
L
)n
• Il s’ensuit que pour un CL donne, tr et tf peuvent etrereduits en utilisant de grands transistors.
• Donc, on peut accelerer un circuit mais ce faisant, onaugmente sa surface.
• Ceci constitue la base du compromis general surface –vitesse.
• On peut donc optimiser un circuit en termes de vitesse ouen termes de surface et les deux objectifs sont en opposi-tion.
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Consommation
• La consommation de puissance derive entierement des chemins deconduction entre VDD et la masse.
• En tout temps, on a:P = VDDIDD
• On divise la consommation en une partie statique et une partie dy-namique, i.e.
P = PDC + Pdyn
• Dans un circuit CMOS ideal, PDC = 0.
• En realite, les transistors ont un leger courant de fuite IDDQ lorsqu’eteints.
• Donc, on aPDC = VDDIDDQ
.
• Typiquement IDDQ est tres petit (de l’ordre du picoampere par porte)de sorte que la consommation est essentiellement determinee par leterme Pdyn
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Inverseur – consommation
• Pendant une transition, les deux transistors sont brieve-ment en conduction simultanement, ce qui provoque uneimpulsion sur IDD.
Vin
IDDQ
Icrte
VM0
VM
VDD
0
VDDVSS VMVin
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Inverseur – consommation
• On etudie la consommation dynamique en examinant un cycle com-plet a l’entree.
• L’entree est a ’0’ pendant une demi-periode T/2 et ensuite a ’1’ pen-dant une demi-periode T/2.
• Pendant la premiere demi-periode, le condensateur est charge a
Q = CoutVDD
• Pendant la deuxieme demi-periode, cette charge se dissippe.
• Il s’ensuite que la puissance moyenne consommee pendant un cyclede periode T est
Pcycle = VDDIDD = VDD
(Q
T
)= CoutV
2DDf
• Donc, la puissance totale est
P = VDDIDDQ + CoutV2DDfα
ou f est la frequence de l’horloge et α est un facteur d’activite (entre0 et 1) qui correspond a la probabilite qu’a un coup d’horloge donne,il y ait une transition montante a l’entree.
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7.7. Porte NON-ET
Vo
βpβp
βn
βn
VDD VDD
V1 V2
• Ayant deux entrees, plusieurs caracteristiques de transfertde tension sont necessaires pour caracteriser la porte.
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(i)
(ii)(iii)
VDD
VDD
0
VSSVin
• Trois evenements provoquent une transition de ’1’ vers ’0’:
(i) Une transition simultanee de V1 = V2 = 0 a V1 = V2 = VDD;
(ii) Une transition de V2 = 0 a V2 = VDD, V1 etant constant a VDD;
(iii) Une transition de V1 = 0 a V1 = VDD, V2 etant constant a VDD.
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(i) La caracteristique la plus distante est celle des transitionssimultanees.
– Puisque V1 = V2, les deux pFETs et les deux nFETsont la meme entree.
– On peut donc etablir un isomorphisme avec un in-verseur equivalent.
– 2 pFETs en parallele de dimensions Wp × L → unpFET equivalent de 2Wp × L.
– 2 nFETs en serie de dimensions Wn×L → un nFETequivalent de Wn × 2L.
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V1 = V2 Vo
VDD VDD
V1 V2
Vo
βpβp
βn
βn
βn2
2βp
VDD
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• Les deux transistors equivalents sont en saturation, donc au pointmilieu VM on a:
IDp = IDn
(βn/2)
2(VM − VTn)2 =
(2βp)
2
(VDD − VM − |VTp |
)2
• ...ce qui donne VM =VDD−|VTp |+
12
√βnβpVTn
1+ 12
√βnβp
• Meme forme que pour l’inverseur, excepte que√
βnβp
est divise par 2.
• Ceci reduit le denominateur, ce qui deplace la courbe de transfertvers la droite.
• De meme, pour une porte NON-ET a N entrees, on a
VM =VDD − |VTp|+ 1
N
√βnβpVTn
1 + 1N
√βnβp
• La translation a droite est due aux nFETs en serie→ resistance plusgrande
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(iii) Les deux autres caracteristiques sont proches, mais pasidentiques (!!)
– Ici, le nFET superieur est a priori un court-circuit.
– Le pFET correspondant est un circuit ouvert.
– On peut modeliser les deux nFETs par un transistorequivalent.
Vo
VDD VDD
V1 V2
Vo
βpβp
βn
βn
βn2
βp
VDD
V1 Vo0→ VDD
VDD VDD
VDD
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• Le nFET equivalent reflete le fait que les 2 nFETs en serieont une resistance double → βn
2
• Le pFET de l’inverseur equivalent correspond a un seulpFET original, l’autre etant eteint.
• Donc, on a:
VM =VDD − |VTp|+
√12
√βnβpVTn
1 +√
12βnβp
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(ii) Cette caracteristique est legerement differente de la (iii)car
– La source du nFET qui subit une transition a la grillen’est pas branchee directement a la masse.
– Donc, la tension s’appliquant est VM − VX .
– De plus, VSB 6= 0, ce qui modifie legerement la tensionde seuil VTn.
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7.8. Porte NON-OU
VDD
βp
βp
V1 V2
Vo
βnβn
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L’inverseur
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Porte NON-OU
(iii)
(i)
(ii)
VDD
0
VSSVin
VDD
• Trois evenements provoquent une transition de ’1’ vers ’0’ a la sortie:
(i) Une transition simultanee de V1 = V2 = VDD a V1 = V2 = 0;
(ii) Une transition de V1 = VDD a V1 = 0, V2 etant constant a 0;
(iii) Une transition de V2 = VDD a V2 = 0, V1 etant constant a 0.
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Porte NON-OU
(i) La caracteristique la plus proche de 0 est celle des transi-tions simultanees.
– Puisque V1 = V2, les deux pFETs et les deux nFETsont la meme entree.
– On peut donc etablir un isomorphisme avec un in-verseur equivalent.
– 2 pFETs en serie de dimensions Wp × L → un pFETequivalent de Wp × 2L.
– 2 nFETs en parallele de dimensions Wn × L → unnFET equivalent de 2Wn × L.
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Porte NON-OU
VoV1 = V2
V1 V2
Vo
βnβn
βp
βp
VDD
2βn
βp2
VDD
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Porte NON-OU
• Les deux transistors equivalents sont en saturation, donc au pointmilieu VM on a:
IDp = IDn
(2βn)
2(VM − VTn)2 =
(βp/2)
2
(VDD − VM − |VTp |
)2
• ...ce qui donne
VM =VDD − |VTp|+ 2
√βnβpVTn
1 + 2√
βnβp
• Meme forme que pour l’inverseur, excepte que√
βnβp
est multiplie par
2.
• Ceci augmente le denominateur, ce qui deplace la courbe de transfertvers la gauche.
• De meme, pour une porte NON-OU a N entrees, on a
VM =VDD − |VTp |+N
√βnβpVTn
1 +N√
βnβp
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7.9. Caracteristiques dynamiques – NON-ET
• Soit une porte NON-ET. Sa capacite de sortie est
Cout = CFET + CL
ouCFET = CDn
+ 2CDp
• Aussi: capacite de jonction Cx = CSn+ CDn
Rp
Rn
RnCx
Cout
Vo
VDD VDD
V1 V2
Rp
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NON-ET: cycle de charge
• Initialement, la tension de sortie Vo est a 0.
• Une transition a l’entree provoque une monteevers VDD.
• Puisqu’un seul pFET conduit, on obtient un cir-cuit de charge identique a celui d’un inverseur.
• On a donc
Vo(t) = VDD(1− e−t/τp
)ou
τp = RpCout
• Le temps de montee est donc
tr ≈ 2.2τp
• Si les deux pFETs conduisent, il se reduit a
tr ≈ 1.1τp
VDD
Cout
ich
Vo
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NON-ET: cycle de charge
• On peut exprimer le temps de montee sous forme de fonc-tion lineaire de CL:
tr = t0 + α0CL
out0 = 2.2RpCFET
est le temps de montee irreductible et
α0 = 2.2Rp
est la pente de tr = f(CL).
• Si les 2 pFETs conduisent, Rp (et donc tr) est divise par2 dans toutes les expressions.
• Toutefois, on doit se servir du “pire cas” (un seul pFETconducteur) dans l’analyse de conception.
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NON-ET: cycle de decharge
• Facteur de complication → la capacite dejonction CX
• Dans le pire des cas, CX portera une chargeet devra etre decharge en plus de Cout.
• On modelise la decharge selon la loi exponen-tielle
Vo(t) = VDDe−t/τn
ou la constante de temps est modelisee par laformule d’Elmore:
τn = τn1 + τn2
• La constante de temps de la decharge de Cout
est donnee par
τn1 = Cout2Rn
et celle de CX est donnee par
τn2 = CXRn
idch1
idch2
Cx
Vo
Cout
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NON-ET: cycle de decharge
• Le temps de chute est donc
tf ≈ 2.2τn
• ...ce qui mene a
tf ≈ 2.2 [(CFET + CL) 2Rn + CXRn]
• Sous forme de relation lineaire, on a:
tf = t1 + α1CL
• ...avec un delai irreductible de
t1 = 2.2Rn (2CFET + CX)
• ...et une pente deα1 = 4.4Rn
• La constante de temps τn = Rn (2Cout + CX), ce qui est equivalent aune capacite effective totale de
Ceff = 2Cout + CX
• ...plus de 2 fois la capacite de sortie → les FETs en serie menent ades ralentissements majeurs.
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NON-ET a N entrees
• Le delai pire cas correspond a la transition pilotee par une chaıne deFETs en serie.
• Ce delai augmente de maniere quadratique avec le nombre d’entrees.
• On se limite donc a 4 entrees.
2 4 6 8 10 12 14
200
400
600
800
1000
Dél
ai (
ps)
Nombre d’entrées
tHL
tp
tLH
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7.10. Portes complexes
• Soit la porte complexe CMOS realisant la fonction
y = x4x5 (x2 + x3) + x2x3 + x1
x1
x3x2
x4
x2
x3
x1
x2
x5
x5
x3
y
x4
VDD
x3
x2
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Capacite de sortie
• La capacite de sortie irreductible CFET est la somme decontributions parasitiques de tous les transistors branchesa la sortie.
• Il y a un pFET et 3 nFET raccordes a y.
• Si tous les nFETs sont de meme taille, on a:
CFET = 3CDn+ CSp
• Il est donc essentiel d’effectuer des permutations (lorsquepossible) pour miniser le nombre de transistors directe-ment relies a y.
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Temps de descente
• Le reseau de nFETs est toujours responsable du temps dedescente.
• Dans ce cas-ci, le pire cas est une chaıne de 3 transistorsx4, x5, (x2 ou x3).
• Il faut donc determiner le temps de decharge si x4 = x5 =1 et soit x2, soit x3 est a ’1’ (aucun autre chemin entre yet VSS)
Cn1
x1
Cn3
x2
x3
Cn2x5
x4
x2 x3
y
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Cycle de decharge
• La formule d’Elmore s’applique:
τn = τn1 + τn2 + τn3
• Si tous les nFETs sont de tailleegale, on a
τn1 = RnCn1 = Rn (CSn+ 2CDn
)
τn2 = 2RnCn2 = 2Rn (CSn+ CDn
)
τn3 = 3RnCout
• Il s’ensuit que
Ceff = 3Cout + 2Cn2 + Cn1
x3 ou x2 Cn1
Cn2Cout
idech2
idech1
idech3
x4
x5
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Porte NON-ET
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Temps de montee
• Le reseau de pFETs est lie au temps de montee.
• Dans ce cas-ci, le pire cas est une chaıne de 3 transistors x1, (x4 oux5), (x2 ou x3).
• Il faut donc determiner le temps de decharge si x1 = 0, (x4 xorx5 = 1), (x2 xor x3 = 1) et qu’il n’existe aucun autre chemin entre yet VDD.
Cp2
x2
x4
Cp1
x1Cp3
y
VDD
x3
x5
x2
x3
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Cycle de decharge
• La formule d’Elmore s’applique:
τn = τn1 + τn2 + τn3
• Si tous les nFETs sont de tailleegale, on a
τn1 = RpCp1 = Rp
(2CSp
+ 2CDp
)τn2 = 2RpCp3 = 2Rp
(3CSp
+ CDp
)τn3 = 3RpCout
• Il s’ensuit que
Ceff = 3Cout + 2Cp3 + Cp2
ich3
x2 ou x3
Cp1
VDD
Cout
Cp3
x4 ou x5
x1
ich1
ich2
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Consommation
• La consommation de l’inverseur etait donnee par
P = VDDIDDQ + CoutV2DDfα
• Le terme dynamique provient en fait des transitions a lasortie.
• Le facteur d’activite α correspond donc a la probabilitequ’il y ait une transition 0→1 a la sortie dans un cycled’horloge donne.
• Cette transition appelle necessairement une transition op-posee 1→0 et correspond donc a un cycle charge / dechargede Cout.
• Pour un reseau de N portes, on a
Pdyn =N∑i=1
αiCiV2DDf
ou αi est le facteur d’activite de la ieme porte et Ci lacapacite du noeud correspondant.
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Consommation
• On peut estimer les facteurs d’activites en assumant lesentrees d’une porte equiprobables.
• On part alors de la table de verite, e.g.
x1 x2 x3 x1 + x2 + x3 x1x2x3
0 0 0 1 10 0 1 0 10 1 0 0 10 1 1 0 11 0 0 0 11 0 1 0 11 1 0 0 11 1 1 0 0
• Le facteur d’activite est donne par
α = p0p1
ou p0 est la probabilite que la sortie soit a ’0’, p1 qu’elletransite vers ’1’.
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Consommation
• En vertu des tables de verite, on trouve
αNON−OU3 =
(7
8
)(1
8
)=
7
64
αNON−ET3 =
(1
8
)(7
8
)=
7
64
• Cette approche est limitee car les entrees sont rarementequiprobables.
• Des techniques avancees existent cependant, dans le memeesprit.
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7.11. Techniques de conception
Optimisation de la performance:
1. Augmenter VDD
– gains marginaux
– consommation + elevee
– problemes de robustesse dans les circuits denses
2. Augmenter le ratio WL
– permet un courant plus eleve, donc des cycles de charge / dechargeplus rapides
– attention a l’autocharge (self-loading) lorsque CFET domine Cout
3. Reduire la capacite de charge Cout
– reduction de la sortance (donc de CL)
– reduction de CFET
– reduction de la capacitance parasite des interconnexions
4. Equilibrer les temps de montee et de descente
– rend la performance plus constante
– reduit la consommation
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Optimisation d’une porte
• La caracteristique statique (position du point milieu VM) depend duratio βn et βp.
• Le temps de montee depend de βp et le temps de descente de βn.
• Il est plus important de minimiser les delais de propagation (tp, tr ettf ) que d’avoir une caracteristique DC parfaite.
• On ajuste donc les tailles des transistors afin de maximiser la rapiditeet on verifie ensuite si la caracteristique DC est acceptable.
• L’inverseur symetrique peut servir de reference → βn = βp
• L’inverseur de reference est donc caracterise par(W
L
)p
= r
(W
L
)n
• Methode → pour une porte complexe, on ajustera les tailles destransistors de maniere a approcher les tr, tf de l’inverseur de reference.
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L’inverseur
Porte NON-ET
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Transistor unitaire
• En conception, on utilise le transistor unitaire comme reference.
• Transistor unitaire → le plus petit transistor possible (avec L = 2λ)tel que defini par les regles de design.
• On determine les caracteristiques de ce transistor:
Ru =1
k′(WL
)u
(VDD − VT )
CGu = Cox(WL)u
CDu = CGDu + CDBuCSu = CGSu + CSBu
• On se limite a des multiples entiers → W = mWu ou m entier
Wu
XL
X
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Techniques de conception: NON-OU
• Reseau nFET de la porte NON-OU: pire temps de descente lorsqu’unseul nFET conduit.
• Situation semblable a l’inverseur, donc on pose βN = βn
• Le temps de descente sera tout de meme un peu plus grand que pourl’inverseur car CFET (et donc Cout) est plus grand.
VDD
βP
βP
V1 V2
Vo
βNβN
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Techniques de conception: NON-OU
• Reseau pFET de la NON-OU: 2 pFET en serie avec une resistancetotale de
R = RP +RP
ou
RP =1
βP(VDD − |VTp |
)• Utilisant l’inverseur comme reference, on pose
R = Rp = 2RP
ce qui impliqueβP = 2βp
• Les pFET sont donc 2 × plus gros que dans l’inverseur:(W
L
)P
= 2
(W
L
)p
• Le temps de montee sera quand meme plus grand que l’inverseur(Cout plus grand)
• Dans une porte NON-OU a N entrees on aurait
βN = βn βP = Nβp
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Techniques de conception – portes complexes
• Reseau pFET: Dans tous lescas, une chaıne de 3 transis-tors est impliquee.
• Donc, tous les pFETs ont unβP = 3βp.
• Reseau nFET: La chaıne agauche implique dans le pirecas 3 transistors → βN3 =3βn.
• Chaıne du milieu: βN2 = 2βn
• Transistor a droite: βN1 = βn.
VDD
x3
x2
x1
x3x2
x4
x5
y
x3
x2
x1
x2 x3
x4 x5
βP
βN2
βN1
βN2
βN3
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Autres techniques
1. Mise a l’echelle progressive
– peut ameliorer la performance jusqu’a 20%;
– technique moins efficace avec des technologies plus denses.
y
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Autres techniques
2. Tampon d’isolement: permet d’isoler l’entrance et lasortance
– La porte a entrance elevee voit une capacite de sortiefaible (sortance de 1)
– La porte a sortance elevee (2e inverseur) a une en-trance faible
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Autres techniques
3. Structures arborescentes: remplacer les portes a en-trance elevee par plusieurs portes a entrance faible
– Le delai cumule des etages sera moindre que le delaide la porte originale
– Permet d’isoler l’entrance elevee de la sortance elevee→ analogue au tampon.
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Cascade d’inverseurs
• Pour piloter une charge capacitive elevee, on utilise unecascade de portes logiques.
• Contre-intuitif : une cascade de portes proprement misesa l’echelle sera plus rapide qu’une seule porte
• Le plus simple est de considerer d’abord une cascade d’inverseurs.On peut determiner:
– le nombre optimal d’etages;
– la taille optimale de chaque etage.
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Cascade d’inverseurs - 2
VDD
r (β)
1 (β)
• L’inverseur de reference est symetrique et letransistor nMOS est un transistor unitaire.
• Probleme: pour piloter une grosse charge,la porte pilotante peut etre grossie → elledevient elle-meme difficile a piloter.
• Solution: cascade de portes progressive
... N2 31
CL
Ci
β Sβ S2β
SN−1β
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Cascade d’inverseurs - 3
• On suppose les parametre de l’inverseur de reference con-nus:
– R1 → resistance FET
– C1 → capacite d’entree
– β1 = βn = βp → transconductance
• Dans la cascade, les parametres sont mis a l’echelle commesuit:
βj = Sj−1β1 Cj = Sj−1C1 Rj =R1
Sj−1
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Cascade d’inverseurs - 4
βj+1
VDD
etage j
Cj Cj+1
VDD
etage j + 1
Rj
Rj
βj+1
• Constante de temps de charge / decharge a l’etage j: τj = RjCj+1.
• Delai total:
τ = τ1 + τ2 + τ3 + · · ·+ τN
= R1C2 +R2C3 +R3C4 + · · ·+RNCL
= R1SC1 +R1
SS2C1 +
R1
S2S3C1 + · · ·+ R1
SN−1SNC1
= NSR1C1
= NSτr (A),
ou τr = R1C1 est le delai de reference.
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Cascade d’inverseurs - 5
• On a l’equation (A) (τ = NSτr); on rajoute l’equation (B): CL =SNC1.
• Systeme de 2 equations a 2 inconnues (S et N)
• (B) implique N =ln(CLC1
)ln(S)
.
• On substitue dans (A) pour obtenir τ = f(S) = τr ln(CLC1
)S
ln(S).
• Pour minimiser le delai, on pose
∂τ
∂S= τr ln
(CLC1
)∂
∂S
S
ln(S)= 0
∂
∂S
S
ln(S)=
1
ln(S)− S
S [ln(S)]2= 0
• ce qui implique ln(S) = 1 → S = e.
• On peut ensuite trouver N =ln(CLC1
)ln(S)
= ln(CLC1
).
• Le delai total est donc τ = e ln(CLC1
).
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Cascade d’inverseurs - 6
• Le resultat precedent sous-estime S en assumant CFET = 0
Rj
Rj
CF,j βj+1
βj+1
VDD
etage j
Cj Cj+1
VDD
etage j + 1
• Ici, on a τj = Rj(CF,j + Cj+1) et CF,j = S(j−1)CF,1.
• Donc τ = R1(CF,1 + C2) +R2(CF,2 + C3) + · · ·+RN(CF,N + CL).
• Le delai total devient τ = NR1CF,1 +NSR1C1.
• On obtient τ =[τx
lnS+ τr
(S
ln(S)
)]ln(CLC1
)ou τx = R1CF,1.
• En optimisant par rapport a S, on obtient l’equation S(ln(S)− 1) =τxτr
.