7 シリーズ FPGA SelectIO リソース - Xilinx · UG471 (v1.4) 2014 年 5 月 13 日...

7 シリーズ FPGA SelectIO リソース

ユーザーガイド

UG471 (v1.4) 2014 年 5 月 13 日

本資料は表記のバージョンの英語版を翻訳したもので、内容に相違が生じる場合には原文を優先します。資料によっては英語版の更新に対応していないものがあります。日本語版は参考用としてご使用の上、最新情報につきましては、必ず最新英語版をご参照ください。

7 シリーズ FPGA SelectIO リソースユーザーガイド japan.xilinx.com UG471 (v1.4) 2014 年 5 月 13 日

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改訂履歴

次の表に、この文書の改訂履歴を示します。

日付バージョン内容

2011 年 3 月 1 日 1.0 初版

2011 年 4 月 6 日 1.0.1 2 ページの Disclaimer および Copyright を更新。

2011 年 5 月 31 日 1.1 「新機能」を追加。図 1-15 を含むデバイス例および 20 ページの partgen の例を更新。

「VRN/VRP 外部抵抗のデザイン移行ガイドライン」を追加。

図 3-12 を含む「Bitslip サブモジュール」を更新。図 3-13 削除 : 図 3-12 のデータ入

力ストリーム (D) のビットを削除。

mailto:[email protected]

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http://www.xilinx.com/warranty.htm#critapps

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UG471 (v1.4) 2014 年 5 月 13 日 japan.xilinx.com 7 シリーズ FPGA SelectIO リソースユーザーガイド

2012 年 7 月 20 日 1.2 表 1-1 の前の段落を更新。表 1-1 に LVDS シグナリングを追加。「VCCO」および

「VCCAUX_IO」を更新。「ザイリンクスの DCI」を更新。VCCINT を削除。「Match_cycleコンフィギュレーションオプション」、「DCIUpdateMode コンフィギュレーションオプション」、「DCIRESET プリミティブ」、および「多目的コンフィギュレーションピンで DCI を使用」を追加。「DCI カスケード接続」を更新。図 1-7 の後の DCI カス

ケード接続のガイドラインを更新。表 1-3 の注記を更新。「7 シリーズ FPGA の DCI(HP I/O バンク内にのみ使用可能)」を追加。「7 シリーズ FPGA の SelectIO プリミ

ティブ」を更新。「DCI カスケード接続」および「VCCAUX_IO 制約」を追加。

「IBUF_LOW_PWR 属性」、「出力スルーレートの属性」、「出力駆動能力の属性」、

「IBUF、 OBUFT、 IOBUF の PULLUP/PULLDOWN/KEEPER 属性」、および「7 シリーズ FPGA I/O リソースの VHDL/Verilog の例」を更新。 45 ページの「差動終端

属性」に「内部 VREF」を追加。表 1-10 の DRIVE 属性を更新。図 1-41 ～図 1-44 のタイトルを更新。図 1-72 の追加など、「LVDS、LVDS_25 (低電圧差動信号)」を更新。

「SSTL (スタブ直列終端ロジック )」に IN_TERM 属性を追加。表 1-55 に注記を追加。

「同時スイッチ出力」を追加。

「ILOGIC リソース」を更新。表 2-3 に、 TICOCKD/TIOCKDD を追加し、 TICE1Q を削

除。「入力遅延リソース (IDELAY)」を更新。表 2-4 の LD ポートの機能説明を更新。

「IDELAY ポート」の「モジュールロード - LD」および「インクリメント /デクリメ

ント信号 - CE、 INC」を更新し、「パイプラインレジスタのロード - LDPIPEEN」お

よび「パイプラインレジスタのリセット - REGRST」を追加。表 2-5 : 制御ピンの説

明を削除。表 2-5 の IDELAY_TYPE および IDELAY_VALUE に関する説明を更新。

「IDELAY_TYPE 属性」、「IDELAY_VALUE 属性」、および

「HIGH_PERFORMANCE_MODE 属性」を更新。「IDELAY タイミング」を更新。

図 2-12 の前にあるテキストを更新。「インクリメント /デクリメント動作後の安定」を

更新。図 2-16 を含む「IDELAYCTRL」を更新。「OLOGIC リソース」に OLOGICE2および OLOGICE3 に関する段落を追加。「出力遅延リソース (ODELAY) ― HR バン

クでは使用不可」の初の段落を更新。表 2-13 の REGRST、 LD、 CNTVALUEIN、

LDPIPEEN、および CNTVALUEOUT の機能を更新。「モジュールロード - LD」に

VAR_LOAD_PIPE モードの説明を追加。「パイプラインレジスタのロード -LDPIPEEN」および「パイプラインレジスタのリセット - REGRST」を追加。「カウ

ント値の入力 - CNTVALUEIN」、「カウント値の出力 - CNTVALUEOUT」、および

「インクリメント /デクリメント信号 - CE、 INC」を更新。表 2-14 : 制御ピンの説明を

削除。表 2-14 の ODELAY_TYPE および ODELAY_VALUE に関する説明を更新。

「ODELAY 属性」を更新。「ODELAY モード」を追加。図 2-26 の前にあるテキスト

を更新。

143 ページの「リセット入力 - RST」を更新。表 3-2 に INIT_Q および SRVAL_Q 属性を追加。「MEMORY インターフェイスタイプ」の図 3-6 後のにある箇条書きリス

トを更新。図 3-7 を更新。「ISERDESE2 のビット幅拡張」、「Bitslip サブモジュール」、

および「データパラレル-シリアルコンバーター」を更新。図 3-14 の OCBEXTENDピンを削除。表 3-6 の OFB および TFB に関する説明を更新。「OSERDESE2 からの

出力フィードバック - OFB」、「トライステート制御出力 - TFB」、および 158 ページ

の「リセット入力 - RST」を更新。「OSERDESE2 のクロッキング手法」および

「OSERDESE2 のビット幅拡張」を更新。表 3-11 のレイテンシを更新。「IO_FIFO の概要」を追加。「IO_FIFO のリセット」を更新。

付録 A 「SSO ノイズ解析の終端オプション」を追加。

2012 年 10 月 31 日 1.3 図 1-7 の後にある 3 つ目の箇条書きから XC7V1500T を削除。



7 シリーズ FPGA SelectIO リソースユーザーガイド japan.xilinx.com UG471 (v1.4) 2014 年 5 月 13 日

2014 年 5 月 13 日 1.4 「VCCO」を更新。図 1-7 に続く箇条書きに項目を追加。図 1-10 の後の段落を更新。

「VRN/VRP 外部抵抗のデザイン移行ガイドライン」の初の 2 つの段落を変更し、電

力レートの説明を追加。図 1-11 および図 1-12 の見出しを更新。「7 シリーズ FPGAの I/O 規格における DCI」の手順 4 を更新。図 1-14 を更新。「HR I/O バンクのキャ

リブレーションされていない分割終端 (IN_TERM)」の初の段落を更新。「7 シリー

ズ FPGA の SelectIO プリミティブ」に IOBUF_DCIEN、IOBUF_INTERMDISABLE、IOBUFDS_DIFF_OUT_DCIEN、 IOBUFDS_DIFF_OUT_INTERMDISABLE、およ

び IOBUFDS_INTERMDISABLE を追加。図 1-22 から O 出力およびその説明を削

除。「HSTL_ II_DCI および HSTL_ II_DCI_18」を更新。

「IBUFDS_DIFF_OUT_INTERMDISABLE」、「IOBUF_DCIEN」、および

「IOBUFDS_INTERMDISABLE」を追加。図 1-28、図 1-30、図 1-31、および図 1-32の接続を更新。図 1-46、図 1-48、図 1-49、図 1-50、図 1-52、図 1-54、図 1-55、図 1-56、図 1-57、図 1-58、図 1-60、図 1-62、および図 1-63 の RVRN と RVRP を置き換え。

「SSTL18_II、SSTL15、SSTL135、DIFF_SSTL18_II、DIFF_SSTL15、DIFF_SSTL135」に注記を追加。「SSTL (スタブ直列終端ロジック )」の 5 段落目を更新。

「SSTL18_I_DCI、 DIFF_SSTL18_I_DCI」、「SSTL18_II_DCI、 SSTL_15_DCI、SSTL135_DCI、 DIFF_SSTL18_II_DCI、 DIFF_SSTL_15_DCI、 DIFF_SSTL135_DCI」、「SSTL18_I I_DCI、 SSTL_15_DCI、 SSTL135_DCI、DIFF_SSTL18_II_DCI、 DIFF_SSTL_15_DCI、 DIFF_ SSTL135_DCI」、

「SSTL18_II_T_DCI、SSTL15_T_DCI、SSTL135_T_DCI、DIFF_SSTL18_II_T_DCI、DIFF_SSTL15_T_DCI、DIFF_ SSTL135_T_DCI」、および「SSTL12、SSTL12_DCI、SSTL12_T_DCI、 DIFF_SSTL12、 DIFF_SSTL12_DCI、 DIFF_SSTL12_T_DCI」か

ら R/2 のテブナン等価抵抗を削除し、ソース終端直列抵抗の説明を削除。図 1-57 および図 1-59 を更新。

表 1-44 の後に基準リストを追加。表 1-48 に注記を追加。表 1-51 の後の説明を更新。

表 1-55 の VCCO 入力欄を更新。表 1-56 に注記 3 を追加。

図 2-4 の DLYIN 接続を更新。 112 ページの「クロック入力 - C」を更新。表 2-5 およ

び表 2-14 の PIPE_SEL に関する説明を更新。 118 ページの「インクリメント /デクリ

メント動作後の安定」の初の段落に VAR_LOAD の説明を追加。図 2-16 から中央

にある I/O を削除。130 ページの「データ出力 - DATAOUT」を更新。「ODELAY モー

ド」の ODELAYCTRL を IDELAYCTRL. に置き換え。

表 3-1 に CLKDIVP を追加し、 OCLK および OCLKB の説明を追加。「ストローブ

ベースのメモリインターフェイス用の高速クロックおよびオーバーサンプリング

モード - OCLK」および「リセット入力 - RST」を更新。表 3-2 に IOBDELAY を追

加。「MEMORY インターフェイスタイプ」の箇条書きを更新。「OVERSAMPLE インターフェイスタイプ」の箇条書きを更新。図 3-7 を更新。「Bitslip サブモジュール

を使用する際のガイドライン」で、 ISERDESE2 のリセットに関する説明を追加。

表 3-6 の CLKDIV の説明文から Bitslip サブモジュールに関する文章を削除。表 3-7に TBYTE_CTL および TBYTE_SRC を追加。図 3-18 の OQ、TQ、および OBUFT.Oを 1 CLK エッジ分シフト。



7 シリーズ FPGA SelectIO リソースユーザーガイド japan.xilinx.com 5UG471 (v1.4) 2014 年 5 月 13 日

改訂履歴. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 2

このユーザーガイドについて内容 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 7

その他のリソース . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 7

第 1 章 : SelectIO リソース

I/O タイルの概要 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 9

新機能 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 10

SelectIO リソースの概要. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 11

SelectIO リソースの一般的なガイドライン . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 13

7 シリーズ FPGA の DCI (HP I/O バンク内にのみ使用可能) . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 15

HR I/O バンクのキャリブレーションされていない分割終端 (IN_TERM) . . . . . . . . . . . . . . . . . . . 29

7 シリーズ FPGA の SelectIO プリミティブ . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 30

7 シリーズ FPGA の SelectIO の属性および制約. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 42

サポートされる I/O 規格および終端 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 47

同じバンク内で複数の I/O 規格を併用する場合の規則 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 93

同時スイッチ出力 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 100

第 2 章 : SelectIO ロジックリソース

はじめに. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 101

ILOGIC リソース . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 102

入力遅延リソース (IDELAY) . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 110

IDELAYCTRL . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 119

OLOGIC リソース . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 121

出力遅延リソース (ODELAY) ― HR バンクでは使用不可. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 129

第 3 章 : アドバンス SelectIO ロジックリソース

はじめに. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 137

入力シリアル-パラレルロジックリソース (ISERDESE2) . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 137

出力パラレル-シリアルロジックリソース (OSERDESE2) . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 155

IO_FIFO の概要 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 167

付録 A : SSO ノイズ解析の終端オプション

目次


6 japan.xilinx.com 7 シリーズ FPGA SelectIO リソースユーザーガイド

UG471 (v1.4) 2014 年 5 月 13 日



このユーザーガイドについて

ザイリンクス 7 シリーズ FPGA には、 3 つの統一された FPGA ファミリがあります。これらはす

べても低い消費電力を達成するよう設計されており、適な電力、性能、コストの実現に向けて、

標準デザインをファミリ間で拡張させることが可能です。 Artix™-7 ファミリは、量産アプリケー

ション向けに開発され、も低いコストと消費電力を実現するよう適化されています。Virtex®-7ファミリは、高のシステム性能と容量を提供するように適化されています。 Kintex™-7 ファミ

リは、対コスト性能にも優れた新しいクラスの FPGA です。このユーザーガイドは、 7 シリーズ

FPGA SelectIO™ リソースについて説明した技術的なリファレンスです。

この『7 シリーズ FPGA SelectIO リソースユーザーガイド』を含む、 7 シリーズ FPGA に関する

すべての資料は、ザイリンクスのウェブサイト (japan.xilinx.com/7) から入手できます。

内容

このユーザーガイドは、次の各章で構成されています。

• 第 1 章「SelectIO リソース」

• 第 2 章「SelectIO ロジックリソース」

• 第 3 章「アドバンス SelectIO ロジックリソース」

その他のリソース

その他の資料は、ザイリンクスのウェブサイトから入手できます。

http://japan.xilinx.com/support/documentation/index.htm

シリコンやソフトウェア、 IP に関するアンサーデータベースを検索したり、テクニカルサポート

のウェブケースを開く場合は、次のウェブサイトにアクセスしてください。

http://japan.xilinx.com/support


japan.xilinx.com/7

http://japan.xilinx.com/support/documentation/index.htm

http://japan.xilinx.com/support

http://japan.xilinx.com/about/feedback.html?docType=User_Guides&docId=UG471&Title=7%20%26%2312471%3B%26%2312522%3B%26%2312540%3B%26%2312474%3B%20FPGA%20SelectIO%20%26%2312522%3B%26%2312477%3B%26%2312540%3B%26%2312473%3B%20%26%2312518%3B%26%2312540%3B%26%2312470%3B%26%2312540%3B%20%26%2312460%3B%26%2312452%3B%26%2312489%3B&releaseVersion=1.4&docPage=7


UG471 (v1.4) 2014 年 5 月 13 日

このユーザーガイドについて




第 1 章

SelectIO リソース

I/O タイルの概要

第 1 章、第 2 章、第 3 章で入力/出力の特性およびロジックリソースについて説明します。

第 1 章「SelectIO リソース」では、出力ドライバー /入力レシーバーの電気的振舞について説明し、

一般的なインターフェイスの例を紹介します。第 2 章「SelectIO ロジックリソース」では、入力お

よび出力データレジスタとその DDR (ダブルデータレート ) 動作、ならびにプログラマブル入力

遅延 (IDELAY) とプログラマブル出力遅延 (ODELAY) について説明します。第 3 章「アドバンス

SelectIO ロジックリソース」では、データシリアライザー /デシリアライザー (SERDES) につい

て説明します。

7 シリーズ FPGA には HP (High-Performance) および HR (High-Range) I/O バンクがあります。HPI/O バンクは、大 1.8V までの高速メモリやその他のチップ間のインターフェイスに対する性能要

件を満たすように設計されています。一方、 HR I/O バンクは、大 3.3V までの幅広い I/O 規格を

サポートするように設計されています。表 1-1 に、 HP および HR I/O バンクがサポートする機能

の概要を示します。特定のデザイン要件に対していずれの I/O バンクを使用すべきかを初に判断

する際は表 1-1 を参考にしてください。これらのバンクの性能やその他の電気的要件の詳細は、各

デバイスファミリのデータシートを参照してください。

7 シリーズ FPGA には、さまざまな HR と HP I/O バンクの組み合わせがあります。『7 シリーズ

FPGA 概要』にすべてのデバイスの利用可能な各バンク数が記載されています。

表 1-1 : HR および HP I/O バンクがサポートする機能

機能 HP I/O バンク HR I/O バンク

3.3V I/O 規格(1) N/A サポート

2.5V I/O 規格(1) N/A サポート

1.8V I/O 規格(1) サポートサポート




LVDS シグナリングサポート (2) サポート

LVCMOS18 および LVTTL 出力用 24mA 駆動オプション N/A サポート

VCCAUX_IO 電源レールサポート N/A

デジタル制御インピーダンス (DCI) および DCI カスケード接続サポート N/A

内部 VREF サポートサポート

内部差動終端 (DIFF_TERM) サポートサポート




UG471 (v1.4) 2014 年 5 月 13 日


新機能

7 シリーズデバイスは、 Virtex®-6 や Spartan®-6 FPGA でサポートされている機能と同じ機能を

多数サポートしていますが、それらの一部は構造や機能性が変更されています。変更内容を次に示

します。

• 2 つの異なる I/O バンク (HR と HP) があり、それぞれ複数の I/O 規格と機能をサポートしま

す。

• SSTL や HSTL などのメモリインターフェイス関連の I/O 規格で SLEW 属性をサポートし、

エッジレートに FAST または SLOW のいずれかを選択できるようになりました。すべての I/O 規格の SLEW 属性のデフォルト値は SLOW であり、これは従来の FPGA ファミリで

SLEW 属性をサポートしているすべての I/O 規格 (例 :LVCMOS、 LVTTL) と同じです。ただ

し、この属性はメモリインターフェイス規格に新しく追加された機能であるため、このデフォ

ルト値を変更しない (RTL、 UCF ファイル、または I/O プランニングツールで指定しない) 場合には、これらの規格のデフォルトスルーレートは、従来ファミリと比べて非常に遅くなり

ます。新デザインで従来デバイスと同等のスルーレートにするには、 SLEW 属性を FASTに設定する必要があります。表 1-56 に、 SLEW 属性をサポートする I/O 規格を示しています

(その他の機能も記載)。

• 7 シリーズ FPGA の DCI キャリブレーション回路によって、内部終端抵抗の精度が改善され

ました。これにより、分割終端 DCI 規格では、外部精密抵抗値の選択が異なります。つまり、

外部抵抗がターゲットテブナン等価抵抗の 2 倍に選択されるようになります。これに対して、

Virtex-6 FPGA やそれ以前のファミリではターゲットテブナン等価抵抗と同じに選択されま

す。詳細は、「ザイリンクスの DCI」を参照してください。

• 新機能を備えた I/O ロジックデザインプリミティブが追加されました。これらのプリミティ

ブの詳細は、第 2 章「SelectIO ロジックリソース」を参照してください。

IDELAY サポートサポート

ODELAY サポート N/A

IDELAYCTRL サポートサポート

ISERDES サポートサポート

OSERDES サポートサポート

ZHOLD_DELAY N/A サポート

注記 :

1. すべての I/O 規格および駆動能力が HP および HR I/O バンクの両方でサポートされているわけではありま

せん。表 1-55 の「使用可能な I/O バンクのタイプ」の列に、各 I/O 規格に対する HP および HR I/O バン

クでの使用可否を示してあります。

2. LVDS は一般的に 2.5V の I/O 規格とみなされていますが、 HR および HP バンクの両方でサポートされま

す。

表 1-1 : HR および HP I/O バンクがサポートする機能 (続き)

機能 HP I/O バンク HR I/O バンク




SelectIO リソースの概要

SelectIO リソースの概要

すべての 7 シリーズ FPGA は、コンフィギュレーション可能な SelectIO ドライバーとレシーバー

を備え、さまざまな標準インターフェイスに対応しています。その充実した機能セットには、出力

駆動力およびスルーレートのプログラマブル制御、DCI (デジタル制御インピーダンス) を用いたオ

ンチップ終端、内部基準電圧 (INTERNAL_VREF) の生成機能などがあります。

注記 : HR バンクには DCI 機能がありません。したがって、このユーザーガイドの DCI に関する

記述はいずれも HR バンクには適用されません。

いくつかの例外を除き、各 I/O バンクには 50 本の SelectIO ピンがあります。各バンクの一番端に

位置する 2 本のピンはシングルエンドの I/O 規格にのみ対応しています。残りの 48 本のピンはシ

ングルエンド規格または差動規格のいずれにも使用できます。差動規格では 2 本の SelectIO ピンを

正負 (P/N) のペアとしてまとめて使用します。すべての SelectIO リソースには入力、出力、および

トライステートのドライバーが含まれます。

SelectIO ピンは、シングルエンドおよび差動のさまざまな I/O 規格に合わせて構成できます。

• シングルエンド I/O 規格 (例 : LVCMOS、 LVTTL、 HSTL、 PCI、 SSTL)

• 差動 I/O 規格 (LVDS、 mini_LVDS、 RSDS、 PPDS、 BLVDS、差動 HSTL および SSTL)

図 1-1 に、シングルエンド (専用) HP I/O ブロック (IOB) と内部ロジックおよびデバイスパッドへ

の接続を示します。図 1-2 は、標準 HP IOB です。図 1-3 にシングルエンド (専用) HR IOB を示し

ます。図 1-4 は、標準 HR IOB です。 HP および HR I/O バンクいずれの場合も、シングルエンド

(専用) IOB に差動出力信号用の接続がない点を除いて、シングルエンド (専用) IOB と標準 IOB は本質的に差はありません。ほとんどのデバイスで、各 I/O バンク端に位置する 2 本のピンがシング

ルエンド (専用) IOB です。各バンクの残りの 48 本のピンによって構成される標準 IOB は、シン

グルエンドおよび差動 I/O 規格のどちらもインプリメントできます。

各 IOB は、データ用の入力/出力ロジックリソースと IOB 用のトライステート制御を含む ILOGIC/OLOGIC ペアに直接接続しています。第 3 章「アドバンス SelectIO ロジックリソース」で説明す

るとおり、 ILOGIC と OLOGIC は、それぞれ ISERDES と OSERDES としてコンフィギュレー

ション可能です。

X-Ref Target - Figure 1-1

図 1-1 : シングルエンド (専用) HP IOB 接続図

UG471_c1_03_010711

PAD

O

T

I

PADOUT

DCITERMDISABLE

DIFFI_IN

IBUFDISABLE




UG471 (v1.4) 2014 年 5 月 13 日



図 1-2 : 標準 HP IOB 接続図


図 1-3 : シングルエンド (専用) HR IOB 接続図


図 1-4 : 標準 HR IOB 接続図

UG471_c1_04_010711

PAD

O

T

I

DIFFO_OUT

O_OUT

PADOUT

DCITERMDISABLE

DIFFI_IN

IBUFDISABLE

UG471_c1_05 _011010

PAD

O

T

I

PADOUT

DIFFI_IN

IBUFDISABLE

UG471_c1_06_011110

PAD

O

T

I

DIFFO_OUT

O_OUT

PADOUT

DIFFI_IN

IBUFDISABLE




SelectIO リソースの一般的なガイドライン

SelectIO リソースの一般的なガイドライン

このセクションでは、 7 シリーズ FPGA の SelectIO リソースを使用して設計する場合の一般的な

ガイドラインについて説明します。

7 シリーズ FPGA の I/O バンク規則

7 シリーズデバイスでは、 1 つの I/O バンクが 50 個の IOB で構成されています。バンクの数はデ

バイスサイズおよびパッケージのピン配置により異なります。各デバイス別の総 I/O バンク数は、

『7 シリーズ FPGA 概要』に記載されています。たとえば、 XC7K325T には 10 個の I/O バンクが

あります。図 1-5 に、 XC7K325T の I/O バンクの配置列を示します。『7 シリーズ FPGA パッケー

ジおよびピン配置ガイド』 (UG475) には、デバイス/パッケージの各組み合わせに対する I/O バンク

の情報が記載されています。


図 1-5 : 7 シリーズ FPGA の XC7K325T I/O バンク

UG471_c1_07_032111

Bank 18HR

50 I/0

Bank 17HR

50 I/0

Bank 16HR

50 I/0

Bank 15HR

50 I/0

Bank 14HR

50 I/0

Bank 13HR

50 I/0

Bank 34HP

50 I/0

Bank 33HP

50 I/0

Bank 12HR

50 I/0

Bank 32HP

50 I/0


http://japan.xilinx.com/cgi-bin/docs/ndoc?v=7%20Series;t=user+guide



UG471 (v1.4) 2014 年 5 月 13 日


SelectIO ピンの電源電圧

VCCO

VCCO は、 7 シリーズの I/O 回路の主電源です。表 1-55 の「VCCO (V)」の列には、サポートされ

る各 I/O 規格に対する VCCO の要件と、入出力およびオプションの内部差動終端回路に対する

VCCO 要件を示します。ある I/O バンクの VCCO ピンはすべてをボード上の同じ外部電源に接続し、

1 つの I/O バンク内では、全 I/O が同一の VCCO レベルを使用するようにする必要があります。

VCCO 電圧は、 I/O バンクに割り当てられた I/O 規格の要件を満たす必要があります。 VCCO 電圧

が適切でない場合には、機能不全やデバイスの損傷を招く可能性があります。 HR バンクには、

VCCAUX を使用せずに 1.89V を超える電圧を供給できません (クランプダイオードを使用する逆

電圧を含む)。この値を超えるとデバイスの損傷を招く可能性があります。

VREF

差動入力バッファーを伴うシングルエンド I/O 規格には、入力基準電圧 (VREF) が必要です。 1 つの I/O バンクで VREF が必要な場合、そのバンク用に 2 つの多目的 VREF ピンを VREF 入力として

使用する必要があります。 7 シリーズ FPGA には、 INTERNAL_VREF 制約を有効にして、内部生

成された基準電圧を使用するオプションがあります。この制約の詳細は、 42 ページの「7 シリーズ

FPGA の SelectIO の属性および制約」を参照してください。

VCCAUX

補助グローバル電源レール (VCCAUX) は、主に 7 シリーズ FPGA 内のさまざまなブロック機能に

対するインターコネクトロジックの電源として使用されます。一部の I/O 規格では I/O バンク内の

入力バッファー回路の電源としても使用します。1.8V 以下のシングルエンド I/O 規格のすべて、お

よび 2.5V 規格 (HR I/O バンクのみ) の一部がこれに該当します。さらに VCCAUX レールは、差動

VREF I/O 規格に使用するバンクの差動入力バッファー回路にも供給されます。

7 シリーズのパワーオンおよびパワーオフシーケンスなどの電源供給要件の詳細は、『7 シリーズ

FPGA データシート』を参照してください。

VCCAUX_IO

補助 I/O (VCCAUX_IO) 電源レールは HP I/O バンクにのみ含まれており、 I/O 回路に電源を供給し

ます。詳細は、Kintex-7 データシートおよび Virtex-7 FPGA データシートの「メモリインターフェ

イスの大物理インターフェイス (PHY) レート」を示す表で VCCAUX_IO を参照してください。こ

の表は、1.8V (デフォルト )、または特定タイプのメモリインターフェイスでより高い周波数性能を

達成するためにオプションの 2.0V を使用して電力供給できることを示しています。この表は、メ

モリインターフェイス用に作成されたものですが、ターゲットビットレートに応じてその他の高

速シングルエンドインターフェイスの VCCAUX_IO に電力を供給する際のガイドラインにもなりま

す。シングルエンドドライバーではなく、異なるタイプのドライバー回路を使用する LVDS は、

VCCAUX_IO レベルによって大きく影響を受けるため、この表は適用できません。したがって、LVDSの場合は、 VCCAUX_IO へ適用する電圧レベルは問題ではありません。デフォルトの 1.8V を使用し

た場合には、低消費電力が実現し、 I/O で同じ性能を提供します。オプションの 2.0V は、シングル

エンドドライバーでサポートされている速ビットレートを実現するために、性能を少しでも向

上させる必要がある場合に使用できます。

I/O ネットおよびプリミティブ VCCAUX_IO にはデザイン制約があります。バンクの VCCAUX_IOピンを 2.0V に設定する場合には、この制約をデザインに適用する必要があります。この制約の詳

細は、 42 ページの「7 シリーズ FPGA の SelectIO の属性および制約」を参照してください。

VCCAUX_IO ピンは、 Kintex-7 および Virtex-7 デバイスパッケージ内で 3 つまたは 4 つの HP I/Oバンクグループに分かれて接続されます。『7 シリーズ FPGA パッケージおよびピン配置ガイド』

(UG475) の「パッケージファイル」の章に ASCII パッケージファイルへのリンクがあり、「デバ

http://xgoogle.xilinx.com/search?output=xml_no_dtd&ie=UTF-8&oe=UTF-8&client=support&proxystylesheet=support&site=Answers_Docs&filter=0&resultsView=category&tab=sd&num=200&sortBy=displayOrder&show_dynamic_navigation=1&sort=date%3AD%3AR%3Ad1&documentClass=Document&requiredfields=-Archived%3Atrue&getfields=*&q=+inmeta:Document%2520Type%3DData%2520Sheets+inmeta:Devices%3D7%2520Series+inmeta:Document%2520Class%3DDocument+inmeta:Product%2520Type%3DSilicon%2520Devices&dnavs=inmeta:Document%2520Type%3DData%2520Sheets+inmeta:Devices%3D7%2520Series+inmeta:Document%2520Class%3DDocument+inmeta:Product%2520Type%3DSilicon%2520Devices






7 シリーズ FPGA の DCI (HP I/O バンク内にのみ使用可能)

イスの図」の章にある図では、どのデバイス /パッケージの組み合わせに、 VCCAUX_IO ピンを備え

た HP I/O バンクが含まれているのかを示しています。 ASCII パッケージファイルでは、どのバン

クの VCCAUX_IO ピンがパッケージ内で同じグループに含まれているかを示しています。

VCCAUX_IO パッケージピン名は VCCAUX_IO_G# (# は、内部グループ番号を表す) となります。

パッケージファイルには「VCCAUX Group」という名前の列があり、すべての I/O ピンにおいて、

I/O バンクが関連付けられている VCCAUX グループを示しています。同じ VCCAUX_IO グループ

内にあるすべての I/O ピンには、ネットまたはプリミティブ上に互換性のある VCCAUX_IO 制約

を適用する必要があります。同じグループ内にあるすべての VCCAUX_IO ピンは、ボード上の同じ

電源レールに接続される必要があります。 Kintex-7 デバイスの FBG パッケージには、 VCCAUX_IOピンが含まれていますが内部接続されていません。その代わり、これらのパッケージのすべての HPI/O は、メインの VCCAUX レールから電源供給されます。


はじめに

FPGA が大規模化し、システムクロックが高速化するにつれ、 PC ボードのデザインおよび製造は

さらに困難になります。エッジレートが高速になっているため、シグナルインテグリティを維持

することが重要な課題となります。 PC ボードトレースを適切に終端接続して、反射およびリンギ

ングを防ぐ必要があります。

従来型のトレース終端方法では、出力/入力に抵抗を追加してレシーバー /ドライバーインピーダン

スとトレースインピーダンスを整合させます。しかし、デバイスの I/O 数が増加した場合、デバイ

スピン付近に抵抗を追加するとボード面積とコンポーネント数が増加し、物理的にこの方法を使用

できない場合があります。そこでザイリンクスは、デジタル制御インピーダンス (DCI) テクノロジ

を開発し、これらの問題を克服してシグナルインテグリティを実現しました。

I/O 規格に応じて DCI は、ドライバーの出力インピーダンスを調整するか、ドライバーおよびレ

シーバー (または、そのいずれか) に並列終端を追加し、伝送ラインの特性インピーダンスを正確に

整合させます。DCI はこれらのインピーダンスを I/O 内で能動的に調整し、VRN および VRP ピン

に接続された外部の高精度基準抵抗をキャリブレーションします。これによって、プロセスによる

I/O インピーダンスの変化が調整されます。さらに、温度や電源電圧に対しても連続的にインピー

ダンスを調整します。

制御インピーダンスドライバーを伴う I/O 規格の場合は、ドライバーインピーダンスを 2 つの基

準抵抗に一致させるか、基準抵抗の 1/2 の値に一致させます。

並列終端を用いる I/O 規格の場合、 DCI はトランスミッターとレシーバーの両方を並列終端しま

す。その結果、ボード上に終端抵抗を配置する必要がなくなり、ボード配線の複雑さやコンポーネ

ント数を抑えることができ、スタブ反射をなくすことによりシグナルインテグリティを向上できま

す。スタブでの反射は、終端抵抗が伝送ラインの端部から遠くに配置されている場合に発生します。

DCI を使用すると終端抵抗が出力ドライバーまたは入力バッファーに可能な限り近く配置される

ため、スタブ反射は生じません。 7 シリーズ FPGA では HP I/O バンクでのみ DCI が使用できま

す。 HR I/O バンクでは使用できません。




UG471 (v1.4) 2014 年 5 月 13 日


ザイリンクスの DCIDCI では、 I/O バンクごとに多目的の基準電圧ピンを 2 つ使用し、ドライバーのインピーダンスま

たはそのバンクのすべての I/O に対する並列終端の値を制御します。N 基準電圧ピン (VRN) は、基

準抵抗で VCCO にプルアップし、 P 基準電圧ピン (VRP) は、別の基準抵抗でグランドにプルダウ

ンする必要があります。各基準抵抗の値は、 PC ボードトレースの特性インピーダンスと等しくす

るか、その 2 倍の値にします。

デザインに DCI をインプリメントする手順は次のとおりです。

1. HP I/O バンクに DCI I/O 規格を指定します (表 1-2 および表 1-3 参照)。

2. VRN 多目的ピンを同じバンクの VCCO レールに接続された精密抵抗へ接続します。

3. VRP 多目的ピンをグランドに接続された精密抵抗へ接続します。

この後のセクションでは、異なる I/O 規格に対して VRN と VRP の精密抵抗値を判断する方法に

ついて説明します。各バンクでは、 VRN/VRP 抵抗を 1 組のみ使用して、各バンク内のすべての

DCI 規格が同じ外部抵抗値を使用できるようにします。同じ I/O バンクのカラムで複数の I/O バン

クが DCI を使用し、これらの I/O バンクがすべて同じ VRN/VRP 抵抗値を使用する場合は、内部

の VRN と VRP ノードをカスケード接続できるため、その I/O カラムにあるすべての I/O バンク

に対して 1 組のピンのみ精密抵抗へ接続するだけとなります。このオプションは DCI カスケード

接続と呼ばれ、 18 ページの「DCI カスケード接続」で詳しく説明しています。また、このセクショ

ンでは、I/O バンクが同じ I/O バンクカラムを共有する場合の判断方法についても説明しています。

バンクで DCI I/O 規格が使用されていない場合は、これらのピンを通常の I/O ピンとして使用でき

ます。ピンの詳細は、『7 シリーズ FPGA パッケージおよびピン配置ガイド』 (UG475) を参照して

ください。

DCI では I/O のトランジスタのオン/オフを切り替えることにより、 I/O のインピーダンスを調整し

ます。インピーダンスは、外部基準抵抗に一致するよう調整されます。この調整はデバイスのスター

トアップシーケンス中に行われます。デフォルトでは、第 1 段階のインピーダンスの調整が終了す

るまで DONE ピンは High に遷移しません。

DCI のキャリブレーションは、 DCIRESET プリミティブをインスタンシエートすることでリセッ

トできます。デバイスの動作中に DCIRESET プリミティブへの RST 入力をトグルすると、DCI ステートマシンがリセットされ、キャリブレーションプロセスが再開されます。 DCI を使用するす

べての I/O は、 DCIRESET ブロックからの LOCKED 出力がアサートされるまで使用できません。

この機能は、デバイスの電源投入から規定の動作状態になるまでの間に温度/供給電源が大幅に変化

するアプリケーションで有効です。

制御インピーダンス出力ドライバーの場合は、インピーダンスを基準抵抗に一致させるか、基準抵

抗の 1/2 に一致させることができます。オンチップ終端では、終端は常に基準抵抗に一致するよう

調整されます。

DCI 制御インピーダンスドライバーをサポートする I/O 規格の場合、出力ドライバーを次のタイプ

に設定できます。

• 「制御インピーダンスドライバー (ソース終端)」

• 「インピーダンスが 1/2 の制御インピーダンスドライバー (ソース終端)」

並列終端をサポートする I/O 規格の場合、 DCI が電圧レベル VCCO/2 へのテブナン等価回路、また

は分割終端抵抗を構成します。また、次のような I/O 規格の命名規則があります。

• I/O 規格が入力、出力、双方向ピンのいずれに使用されるかにかかわらず、 I/O に常に分割終端

抵抗が接続される場合は、規格名に DCI を付加します。






• 出力バッファーがトライステート状態の場合にのみ分割終端抵抗が使用される場合は、 I/O 規格名に T_DCI を付加します。

Match_cycle コンフィギュレーションオプション

Match_cycle は、DCI ロジックが外部基準抵抗に対して初の一致 (キャリブレーション) を達成す

るまで、 FPGA コンフィギュレーションシーケンスの後でスタートアップシーケンスを任意で

停止させることができるコンフィギュレーションオプションです。このオプションは、DCI の整合

とも言われます。 Match_cycle オプションの詳細は、『7 シリーズ FPGA コンフィギュレーション

ユーザーガイド』 (UG470) の第 1 章「コンフィギュレーションの概要」を参照してください。デザ

インでこのオプションを呼び出し、特定のスタートアップサイクルを指定する方法は、『コマンド

ラインツールユーザーガイド』 (UG628) の Match_cycle オプションを参照してください。

DCIUpdateMode コンフィギュレーションオプション

DCIUpdateMode は、 DCI 回路が VRN および VRP 基準抵抗へインピーダンス整合をアップデー

トする頻度を指定するコンフィギュレーションオプションです。このオプションはデフォルトで

AsRequired に設定されていますが、ザイリンクスのインプリメンテーションツールでは Quiet というオプション値も使用できます。DCIUpdateMode コンフィギュレーションオプションの設定値

は次のとおりです。

• AsRequired : デバイスの初期化時に初のインピーダンス調整が行われ、その後はデバイス動

作中に必要に応じて動的にインピーダンス調整が行われます (デフォルト )。

• Continuous : 7 シリーズ FPGA では、この値が無効です (デフォルト値 AsRequired へ戻る)。

• Quiet : デバイスの初期化時に初のインピーダンス調整が行われ、 DCIRESET プリミティブ

を含むデザインでは、このプリミティブで RST ピンがアサートされるごとに調整が行われま

す。

DCIUpdateMode オプションは、 DCI 回路を正常に動作させるためにデフォルトの AsRequired を使用することを強く推奨します。このオプションを Quiet に設定する必要がある場合には、『コマン

ドラインツールユーザーガイド』 (UG628) を参照してください。

DCIRESET プリミティブ

DCIRESET は、デザインが通常動作している間に DCI コントローラーのステートマシンをリセッ

トする機能を提供するザイリンクスデザインプリミティブです。 DCIUpdateMode が Quiet (「DCIUpdateMode コンフィギュレーションオプション」参照) に設定されている場合や次に説明す

るような場合 (DCI を使用するように設定された多目的ピンを使用する場合) でない限り、このプリ

ミティブはほとんど使用しません。 DCIRESET プリミティブの詳細は、『7 シリーズ FPGA ライブ

ラリガイド (HDL 用)』 (UG768) を参照してください。

多目的コンフィギュレーションピンで DCI を使用

7 シリーズ FPGA には、 I/O バンク 0 の中にコンフィギュレーション機能専用のピンがあります。

その他、バンク 14 およびバンク 15 の中には多目的 (汎用) ピンと呼ばれる I/O ピンがあり、これ

らはコンフィギュレーションにも使用できます。ただし、多目的ピンはコンフィギュレーション完

了後に通常の I/O ピンへ切り替わります。 I/O バンク 14 または 15 にあるこれらの多目的ピンが

ユーザーデザインの DCI I/O 規格に割り当てられている場合には、 DCIRESET プリミティブもデ

ザインに含めて使用する必要があります。この場合、デザインは DCIRESET の RST 入力をパルス

した後、LOCKED 信号がアサートされるまで待機してから、DCI 規格を使用する多目的ピンのユー



http://japan.xilinx.com/support/documentation/sw_manuals_j/xilinx13_4/devref.pdf

http://japan.xilinx.com/support/documentation/sw_manuals_j/xilinx13_4/devref.pdf

http://japan.xilinx.com/support/documentation/sw_manuals_j/xilinx13_4/7series_hdl.pdf



UG471 (v1.4) 2014 年 5 月 13 日


ザー入力または出力を使用するようにしてください。多目的コンフィギュレーション I/O ピンは、

コンフィギュレーションピンとして機能する必要があるため、通常のデバイス初期化プロセス中に

実行される初の DCI 調整を無視します。

結果、 DCIRESET プリミティブが使用されておらず、 DCIUpdateMode が AsRequired に設定され

ている場合には、これらのピンが通常 I/O ピンへ切り替わった後、コンフィギュレーション完了時

から DCI キャリブレーションアルゴリズムがこれらのピンの DCI 設定をアップデートするまでの

間に予測できない遅延が生じます。DCIRESET が使用されておらず、DCIUpdateMode が Quiet に設定されている場合には、これらのピンに DCI 値が設定されることはありません。この場合、制御

インピーダンス DCI I/O 規格 (LVDCI_18 など) は、常にハイインピーダンス状態で動作し、分割

終端 DCI I/O 規格 (SSTL15_DCI など) は、常に内部終端がない状態で動作します。デザインに

DCIRESET プリミティブを含めて使用すると、多目的ピンは DCI I/O 規格を使用して問題なく動

作できるようになります。

DCI カスケード接続

DCI I/O 規格を使用する 7 シリーズ FPGA の HP I/O バンクには、ほかの HP I/O バンクから DCIインピーダンス値を取得するというオプションがあります。図 1-6 に示すように、各 I/O のイン

ピーダンスを制御するため、デジタル制御バスがバンク内全体に分散されています。

DCI をカスケード接続する場合、 I/O バンク (マスターバンク ) では VRN/VRP ピンに外部基準抵

抗を付ける必要があります。 HP I/O バンクカラム内にあるほかのバンク (スレーブバンク ) では、

VRN/VRP ピンに外部抵抗がなくてもマスターバンクと同じインピーダンスの DCI 規格を使用で

きます。カスケード接続されたバンクの DCI インピーダンスは、 I/O マスターバンクによって制御

されます。


図 1-6 : バンク内での DCI 使用

UG471_c1_08_101810

DCI VRN/VRP

From Bank Above

From Bank Below

ToLocalBank





図 1-7 に、複数 I/O バンクをサポートする DCI カスケード接続を示します。この図では、バンク Bをマスター I/O バンク、バンク A と C をスレーブ I/O バンクとみなすことができます。


図 1-7 : 複数 I/O バンクをサポートする DCI カスケード接続

UG471_c1_09_011811

DCI VRN/VRP

Bank A

Bank B

Bank C

ToLocalBank

ToLocalBank

ToLocalBank

To Banks Above (When Cascaded)

To Banks Below(When Cascaded)




UG471 (v1.4) 2014 年 5 月 13 日


DCI カスケード接続を実行する際のガイドラインは次のとおりです。

• DCI カスケード接続は、 HP I/O バンクのカラムでのみ許可されます。

• マスターおよびスレーブ SelectIO バンクは、デバイス上の同じ HP I/O カラム上に配置される

必要があり、インターポーザー境界がある場合を除き、カラム全体に広がることができます。

• スタックドシリコンインターコネクト (SSI) テクノロジを採用している大規模 Virtex-7 デバ

イス (XC7V2000T、 XC7VX1140T など) では、インターポーザー境界をまたがって DCI をカ

スケード接続できません。これらのデバイスのインターポーザー境界で分けられた I/O バンク

は、『7 シリーズ FPGA パッケージおよびピン配置ガイド』 (UG475) の「ダイレベルでのバン

ク番号の概要」にある図を参照してください。

• マスターおよびスレーブ I/O バンクの VCCO と VREF (該当する場合) の電圧は同一です。

• 同じ HP I/O カラムに含まれるものの DCI を使用しない I/O バンク (パススルーバンク ) は、

DCI 設定を組み合わせるための VCCO および VREF の電圧規則に従う必要はありません。

• DCI I/O のバンク互換性規則は、すべてのマスターおよびスレーブバンクで満たされる必要が

あります (例 : すべてのマスターおよびスレーブバンクにおいて、単方向終端タイプを使用す

る DCI I/O 規格を 1 つのみ使用可能)。

• 同じ I/O カラムにある I/O バンクを確認する場合は、『7 シリーズ FPGA パッケージおよびピ

ン配置ガイド』 (UG475) の「ダイレベルでのバンク番号の概要」にある図を参照してください。

• DCI カスケード接続に関する詳細は、 42 ページの「DCI_CASCADE 制約」を参照してくださ

い。

• 未使用の I/O バンクの VCCO ピンをフローティング状態にしておくと、これらのピンやバンク

内の I/O ピンに対する ESD 保護のレベルが低下するため、ザイリンクスでは未使用のバンク

に電源を投入することを推奨しています。バンクに電源が投入されない場合は、 DCI はこの電

源未投入のバンクでそのままカスケード接続できます。







制御インピーダンスドライバー (ソース終端)高速または高性能アプリケーション向けにシグナルインテグリティを適化するには、ドライバー

の出力インピーダンスを、伝送ラインおよびレシーバーのインピーダンスに整合させることが必要

です。も望ましいのは、ドライバーの出力インピーダンスと、駆動するラインの特性インピーダ

ンスが一致していることです。これらが一致していないと、不連続性によって反射が発生する可能

性があります。この問題を解決するために、設計者は駆動能力が大きく低インピーダンスのドライ

バーピンの近傍に、外部ソース直列終端抵抗を接続する場合があります。その抵抗値は、ドライ

バーの出力インピーダンスとの和が伝送ラインのインピーダンスにほぼ等しくなるように決定され

ます。

DCI には制御インピーダンス出力ドライバーがあるため、外部にソース終端抵抗を使用しなくても

反射を排除できます。インピーダンスは、トレースインピーダンスと同等の抵抗値である外部基準

抵抗により決定します。

制御インピーダンスドライバーをサポートする DCI I/O 規格は、 LVDCI_15、 LVDCI_18、HSLVDCI_15、 HSLVDCI_18、 HSUL_12_DCI、 DIFF_HSUL_12_DCI です。図 1-8 に、 7 シリー

ズデバイスの制御ドライバーを示します。

インピーダンスが 1/2 の制御インピーダンスドライバー (ソース終端)DCI は、基準抵抗の 1/2 インピーダンスのドライバーとして機能させることも可能です。基準抵抗

が 2 倍になると、これらの抵抗を通る静止電流が 1/2 に減少します。インピーダンスが 1/2 の制御

インピーダンスドライバーをサポートする DCI I/O 規格は、LVDCI_DV2_15 と LVDCI_DV2_18です。

図 1-9 に、 7 シリーズデバイス内のインピーダンスが 1/2 の制御ドライバーを示します。インピー

ダンス Z0 と整合させるには、基準抵抗 R を 2 × Z0 にします。


図 1-8 : 制御インピーダンスドライバー

UG471_c1_10_101810

IOBR

7 Series FPGAHP Bank DCI

Z0


図 1-9 : インピーダンスが 1/2 の制御インピーダンスドライバー

UG471_c1_11_101810

IOBR/2


Z0




UG471 (v1.4) 2014 年 5 月 13 日


分割終端 DCI (VCCO/2 へのテブナン等価終端)HSTL や SSTL などの一部の I/O 規格は、VCCO/2 の電圧の VTT に終端する、入力終端抵抗 (R) が必要です (図 1-10 参照)。

分割終端 DCI は、 2 倍の抵抗値 (2R) によるテブナン等価回路を構成します。一方を VCCO に終端

し、もう一方はグランドに終端接続しています。分割終端 DCI はこの方法によって、 VCCO/2 に終

端する等価回路を提供します。 2R 終端抵抗は、外部の基準抵抗器で設定します。たとえば、 VCCO/2 への 50Ω テブナン等価並列終端回路を実現するには、VRN と VRP ピンに 100Ω の外部高精度抵

抗が必要になります。表 1-2 に、分割終端をサポートする DCI 入力規格を示します。


図 1-10 : DCI を使用しない 1/2 VCCO の入力終端

R

UG471_c1_12_011811

VCCO/2

VREF

IOB

Z0

7 Series FPGA

表 1-2 : 分割終端 DCI をサポートする全 DCI I/O 規格

HSTL_I_DCI DIFF_HSTL_I_DCI SSTL18_I_DCI DIFF_SSTL18_I_DCI

HSTL_I_DCI_18 DIFF_HSTL_I_DCI_18 SSTL18_II_DCI DIFF_SSTL18_II_DCI

HSTL_II_DCI DIFF_HSTL_II_DCI SSTL18_II_T_DCI DIFF_SSTL18_II_T_DCI

HSTL_II_DCI_18 DIFF_HSTL_II_DCI_18 SSTL15_DCI DIFF_SSTL15_DCI

HSTL_II_T_DCI DIFF_HSTL_II_T_DCI SSTL15_T_DCI DIFF_SSTL15_T_DCI

HSTL_II_T_DCI_18 DIFF_HSTL_II_T_DCI_18 SSTL135_DCI DIFF_SSTL135_DCI

SSTL135_T_DCI DIFF_SSTL135_T_DCI

SSTL12_DCI DIFF_SSTL12_DCI






図 1-11 に、 7 シリーズデバイスの分割終端 DCI を示します。

VRN/VRP 外部抵抗のデザイン移行ガイドライン

DCI 機能を持つ従来のザイリンクス FPGA ファミリの場合、 VRN や VRP ピンに接続された外部

基準抵抗とはわずかに異なる回路が分割終端インピーダンスのキャリブレーションに使用されてい

ました。 Virtex-6 FPGA の DCI では、分割終端回路の各側は外部抵抗値の 2 倍となるようにキャ

リブレーションされます。たとえば、 VCCO/2 への並列終端抵抗の値が 50Ω のとき、 Virtex-6 デバ

イスでは、 VRN および VRP ピンに 50Ω の外部抵抗が必要になります。

7 シリーズ FPGA の DCI では、分割終端回路の各側は外部抵抗値の 2 倍となるようにキャリブレー

ションされます。たとえば、 VCCO/2 への並列終端抵抗の値が 50Ω のとき、 7 シリーズデバイスで

は、 VRN および VRP ピンに 100Ω の外部抵抗が必要になります。これは、制御インピーダンス

DCI および分割終端 DCI 規格の両方において、同じ I/O バンク (またはカスケード接続された複数

の DCI バンク ) で使用される VRN および VRP の値を選択する場合、この違いを考慮することが

特に重要になります。

Virtex-6 FPGA で、 LVDCI_18 出力に 50Ω のターゲット制御インピーダンスドライバー、そして

HSTL_I_DCI_18 入力に 50Ω のターゲット分割終端レシーバーを備えるデザインは、 VRN および

VRP ピンに 50Ω の外部抵抗を使用してインプリメントできます。これと同じデザインを 7 シリー

ズ FPGA へ移行する場合、 HSTL_I_DCI_18 I/O 規格は変更しませんが、外部抵抗を 100Ω に変更

して、制御インピーダンスドライバーを LVDCI_DIV2_18 出力に変更する必要があります。これ

で同等のデザインが完成しますが、抵抗値と I/O 規格の変更は必須となります。 VRN および VRP外部抵抗には 0.05W またはそれ以上の定格電力を安全に使用できます。


図 1-11 : 分割終端 DCI による VCCO/2 への入力終端 (VRN、 VRP の外部抵抗 = 2R)

2R

2R

UG471_c1_13_011811

VCCO

VREF

IOB

Z0

7 Series FPGA HP Bank DCI




UG471 (v1.4) 2014 年 5 月 13 日


DCI とトライステート DCI (T_DCI)SSTL および HSTL クラス I の I/O 規格のドライバーは、一方向の信号のみをサポートします。し

たがって、この規格はデザイン内の入力専用または出力専用ピンだけに割り当て可能であり、双方

向ピンには適用できません。 SSTL および HSTL クラス I の I/O 規格の I DCI バージョンでは、内

部分割終端抵抗は入力にのみ接続されます (出力には接続されない)。 SSTL および HSTL クラス IIの I/O 規格のドライバーは、双方向と単方向の信号をサポートします。したがって、この規格はデ

ザイン内の入力専用ピン、出力専用ピン、双方向ピンに適用できます。 SSTL および HSTL クラス

II の I/O 規格の DCI バージョンでは、入力、出力、双方向ピンに必ず内部分割終端抵抗が付きま

す。図 1-12 に、 7 シリーズデバイス内での分割終端ドライバーを示します。

駆動中も分割終端されている場合、 DCI は終端のインピーダンスのみを制御し、ドライバーのイン

ピーダンスは調整しません。しかし、多くのアプリケーションでは、ピンを駆動中は常に分割終端

抵抗をオフにした方が有利な場合があります。トライステート DCI (T_DCI) 規格は、出力バッ

ファーの駆動中は必ず分割終端抵抗をオフにし、出力がトライステート状態の場合 (受信時または

アイドル状態など) のみオンにすることで、この要件を満たすように設計されています。 T_DCI 規格は双方向ピンにのみ割り当て可能です。単方向の入力ピンには、同規格の DCI バージョンを使用

できます。単方向の出力ピンには、DCI ではないバージョンまたは DCI バージョンが適用できます。


図 1-12 : DCI 分割終端を使用した 1/2 VCCO の終端ドライバー (VRN、 VRP の外部抵抗 = 2R)

2R

2R

UG471_c1_14_011811

VCCOIOB

Z0

7 Series FPGA HP Bank DCI





表 1-3 に、分割終端 DCI 抵抗が常時接続される I/O 規格を示します。

表 1-4 に、分割終端 DCI (T_DCI) がトライステート状態のみに有効になる I/O 規格を示します。

注記 : T_DCI 規格は双方向ピンにのみ割り当て可能です。

7 シリーズ FPGA の I/O 規格における DCI表 1-5 に、 DCI がサポートする規格を示します。

表 1-3 : 分割終端 DCI が常時接続される I/O 規格

HSTL_I_DCI(1) DIFF_HSTL_I_DCI(1) SSTL18_I_DCI(1) DIFF_SSTL18_I_DCI(1)

HSTL_I_DCI_18(1) DIFF_HSTL_I_DCI_18(1) SSTL18_II_DCI DIFF_SSTL18_II_DCI

HSTL_II_DCI DIFF_HSTL_II_DCI SSTL15_DCI(1) DIFF_SSTL15_DCI(1)

HSTL_II_DCI_18 DIFF_HSTL_II_DCI_18 SSTL135_DCI(1) DIFF_SSTL135_DCI(1)

SSTL12_DCI(1) DIFF_SSTL12_DCI(1)

注記 :

1. クラス II 以外の HSTL および SSTL I/O 規格の場合、分割終端 DCI 抵抗は入力にのみ接続されます (出力には接続されない)。これらの

規格は、双方向ピンには適用できません。

表 1-4 : 分割終端 DCI がトライステート時にのみ有効となる I/O 規格

HSTL_II_T_DCI SSTL18_II_T_DCI DIFF_SSTL18_II_T_DCI

HSTL_II_T_DCI_18 SSTL15_T_DCI DIFF_SSTL15_T_DCI

DIFF_HSTL_II__T_DCI SSTL135_T_DCI DIFF_SSTL135_T_DCI

DIFF_HSTL_II_T_DCI_18 SSTL12_T_DCI DIFF_SSTL12_T_DCI

表 1-5 : 7 シリーズデバイスの全 DCI I/O 規格

LVDCI_18 HSTL_I_DCI DIFF_HSTL_I_DCI SSTL18_I_DCI DIFF_SSTL18_I_DCI

LVDCI_15 HSTL_I_DCI_18 DIFF_HSTL_I_DCI_18 SSTL18_II_DCI DIFF_SSTL18_II_DCI

LVDCI_DV2_18 HSTL_II_DCI DIFF_HSTL_II_DCI SSTL18_II_T_DCI DIFF_SSTL18_II_T_DCI

LVDCI_DV2_15 HSTL_II_DCI_18 DIFF_HSTL_II_DCI_18 SSTL15_DCI DIFF_SSTL15_DCI

HSLVDCI_18 HSTL_II_T_DCI DIFF_HSTL_II_T_DCI SSTL15_T_DCI DIFF_SSTL15_T_DCI

HSLVDCI_15 HSTL_II_T_DCI_18 DIFF_HSTL_II_T_DCI_18 SSTL135_DCI DIFF_SSTL135_DCI


SSTL12_DCI DIFF_SSTL12_DCI


HSUL_12_DCI DIFF_HSUL_12_DCI




UG471 (v1.4) 2014 年 5 月 13 日


7 シリーズデバイスで DCI を適切に使用するには、次の手順に従ってください。

1. VCCO ピンは、その I/O バンク内の IOSTANDARD に基づいて、適切な VCCO 電圧に接続し

ます。

2. IOSTANDARD 属性を使用するか、または HDL コードでインスタンシエートして、ソフト

ウェアで正しい DCI の I/O バッファーを使用してください。

3. DCI 規格では、外部の基準抵抗を多目的ピン (VRN および VRP) に接続する必要があります。

この場合、これら 2 つの多目的ピンは、 DCI を使用する I/O バンク内、またはカスケード接続

した DCI のマスター I/O バンク内では汎用 I/O として使用できません。ピン位置の詳細は、 7シリーズのピン配置表を参照してください。基準抵抗によって、 VRN ピンは VCCO にプル

アップし、VRP ピンはグランドにプルダウンする必要があります。この要件の例外は、DCI をカスケード接続した場合のスレーブ I/O バンクです。

この場合、VRN と VRP ピンは汎用 I/O として使用できます。制御インピーダンスドライバー

を伴う DCI 規格は入力専用信号に使用できます。

したがって I/O バンク内で、これらのピンのみが DCI 規格を使用する場合は、外部基準抵抗を

VRP/VRN ピンに接続する必要はありません。このような DCI ベースの I/O 規格しかバンクで

使用されていない場合、そのバンクの VRP および VRN ピンは汎用 I/O として使用できます。

• VRP/VRN に基準抵抗を必要としない DCI 入力を表 1-6 に示します。

4. 外部基準抵抗の値は、必要な出力ドライバーインピーダンスまたは分割終端インピーダンスを

得られるように選択する必要があります。たとえば、 LVDCI_15 を使用する場合、出力ドライ

バーのインピーダンスを 50Ω にするには、 VRN と VRP ピンの外部基準抵抗をそれぞれ 50Ωにします。 SSTL15_T_DCI を使用する場合、 VCCO/2 へのテブナン等価終端 (R) を 50Ω にす

るには、外部基準抵抗をそれぞれ 100Ω (2R) にしてください。ザイリンクスでは、想定した

DCI ビヘイビアーを実現させるために、VRP ピンと VRN ピンに全く同じ抵抗値を使用するこ

とを推奨しています。

5. 次の DCI I/O バンクの規則に従ってください。

a. 同じ I/O バンクまたは I/O バンクのグループ (DCI カスケード接続の場合) のすべての入

力に対しては、同じ VREF を使用してください。

b. 同じ I/O バンク内のすべての入力および出力に対して同じ VCCO を使用してください。

c. 1 つのバンク内で、分割終端、制御インピーダンスドライバー、 1/2 インピーダンスの制

御インピーダンスドライバーを併用できます。

表 1-6 : 基準抵抗不要の DCI 入力を使用する I/O 規格

LVDCI_18 LVDCI_DV2_18 HSLVDCI_18 HSUL_12_DCI

LVDCI_15 LVDCI_DV2_15 HSLVDCI_15 DIFF_HSUL_12_DCI





DCI 使用例

• 図 1-13 に、 HSTL_I_DCI および HSTL_II_DCI の I/O 規格の使用例を示します。

• 図 1-14 に、 SSTL18_I_DCI および SSTL18_II_DCI の I/O 規格の使用例を示します。


図 1-13 : HSTL DCI の使用例

R R

2R

2R

R

2R

R 2R

2R

2R 2R

2R

UG471_c1_15_011811

Conventional

DCI TransmitConventionalReceive

ConventionalTransmitDCI Receive

DCI TransmitDCI Receive

Bidirectional

ReferenceResistor

Recommended Z0

VRN = VRP = 2R = 2Z0

50Ω


50Ω

HSTL_I HSTL_II

N/A

Z0

R

R

2R

2R

2R

2R

Z0

Z0Z0

Z0 Z0

Z0Z0








7 Series FPGAHP Bank DCI 7 Series FPGA

HP Bank DCI

Z0

2R

2R

2R

2R

VCCO/2

VCCO/2

VCCO/2

VCCO/2

VCCO/2 VCCO/2

VCCOVCCO

VCCOVCCO

VCCOVCCOVCCO

VCCO

Notes:1. Z0 is the recommended PCB trace impedance.




UG471 (v1.4) 2014 年 5 月 13 日



図 1-14 : SSTL DCI の使用例

ug471_c1_16_042413

SSTL18_I SSTL18_II

R R

2R

2R

R

2R

R 2R

2R

2R 2R

2R

Conventional

DCI TransmitConventionalReceive

ConventionalTransmitDCI Receive

DCI TransmitDCI Receive

Bidirectional

ReferenceResistor

Recommended Z0


50Ω


50Ω

N/A

Z0

R

R

2R

2R

2R

2R

Z0

Z0Z0

Z0 Z0

Z0Z0








7 Series FPGAHP Bank DCI 7 Series FPGA

HP Bank DCI

Z0

2R

2R

2R

2R

VCCO/2

VCCO/2

VCCO/2

VCCO/2

VCCO/2 VCCO/2

VCCOVCCO

VCCOVCCO

VCCOVCCOVCCO

VCCO

Notes:1. Z0 is the recommended PCB trace impedance.




HR I/O バンクのキャリブレーションされていない分割終端 (IN_TERM)

HR I/O バンクのキャリブレーションされていない分割終端 (IN_TERM)HR I/O バンクには、HP I/O バンクのトライステート分割終端 DCI 機能と非常によく似たオプショ

ンのオンチップ分割終端があります。HP バンクのトライステート分割終端と同様、HR バンクにあ

るこのオプションは、ターゲット抵抗値の 2 倍となる 2 つの内部抵抗を使用するテブナン等価回路

を生成します。一方の抵抗は VCCO へ接続され、もう一方の抵抗はグランドへ接続されて、中間レ

ベル VCCO/2 へのテブナン等価終端回路を作成します。入力には必ず終端抵抗が提供され、出力

バッファーがトライステートの場合には双方向のピンに提供されます。ただし、このキャリブレー

ションされていない分割終端オプションとトライステート分割終端 DCI には、重要な違いがありま

す。DCI を使用する場合は、VRN と VRP ピンの外部基準抵抗へキャリブレーションしますが、こ

のキャリブレーションされていない分割終端オプションの場合は、温度、プロセス、電圧による変

動を補正するキャリブレーションルーチンを使用しない内部抵抗を適用します。このオプションに

は、 40Ω、 50Ω、および 60Ω のターゲットテブナン等価抵抗値があります。

このキャリブレーションされていない終端が DCI 終端と異なるもう一つの点は、デザインへの適用

方法です。トライステート分割終端 DCI オプションは、 HP I/O バンクの I/O ピンに T_DCI I/O 規格を割り当てて適用しますが、キャリブレーションされていない分割終端オプションは、 HR バン

クの I/O ピンに T_DCI I/O 規格を割り当てて適用します。これらの割り当てには、ソース HDL デザイン、 UCF、 NCF、 XCF ファイル、または PlanAhead™ ツールを使用できます。詳細は、『制

約ガイド』 (UG625) を参照してください。

HR バンクでは、 IN_TERM 制約を NONE (デフォルト )、 UNTUNED_SPLIT_40、UNTUNED_SPLIT_50、または UNTUNED_SPLIT_60 に設定できます。 UCF 構文の例を次に示

します。

NET "pad_net_name"IN_TERM = "UNTUNED_SPLIT_50";

表 1-7 では、HR I/O バンクで IN_TERM 制約をサポートする I/O 規格をすべて示しています。HPI/O バンクでは、 IN_TERM はサポートされていません。

表 1-7 : IN_TERMをサポートする I/O 規格

HSTL_I DIFF_HSTL_I SSTL15_R DIFF_SSTL15_R

HSTL_II DIFF_HSTL_II SSTL15 DIFF_SSTL15

HSTL_I_18 DIFF_HSTL_I_18 SSTL135_R DIFF_SSTL135_R

HSTL_II_18 DIFF_HSTL_II_18 SSTL135 DIFF_SSTL135

SSTL18_I DIFF_SSTL18_I

SSTL18_II DIFF_SSTL18_II


http://japan.xilinx.com/support/documentation/sw_manuals_j/xilinx13_4/cgd.pdf



UG471 (v1.4) 2014 年 5 月 13 日


7 シリーズ FPGA の SelectIO プリミティブ

ザイリンクスのソフトウェアライブラリには、7 シリーズ FPGA I/O プリミティブで利用できるさ

まざまな I/O 規格をサポートするプリミティブが多数あります。次の汎用プリミティブは、ほとん

どのシングルエンド I/O 規格をサポートします。

• IBUF (入力バッファー )

• IBUF_IBUFDISABLE (バッファーディスエーブルを備えた入力バッファー )

• IBUF_INTERMDISABLE (バッファーディスエーブルおよび IN_TERM ディスエーブル付

き入力バッファー )

• IBUFG (クロック入力バッファー )

• IOBUF (双方向バッファー )

• IOBUF_DCIEN (DCI ディスエーブルおよび入力バッファーディスエーブル付き双方向バッ

ファー )

• IOBUF_INTERMDISABLE (IN_TERM ディスエーブルおよび入力バッファーディスエーブ

ル付き双方向バッファー )

• OBUF (出力バッファー )

• OBUFT ( トライステート出力バッファー )

次の 8 つの汎用プリミティブは、ほとんどの差動 I/O 規格をサポートします。

• IBUFDS (差動入力バッファー )

• IBUFDS_DIFF_OUT (相補出力を備えた差動入力バッファー )

• IBUFDS_DIFF_OUT_IBUFDISABLE (相補出力およびバッファーディスエーブルを備えた

差動入力バッファー )

• IBUFDS_DIFF_OUT_INTERMDISABLE (相補出力、バッファーディスエーブル、IN_TERMディスエーブル付き差動入力バッファー )

• IBUFDS_IBUFDISABLE (バッファーディスエーブルを備えた差動入力バッファー )

• IBUFDS_INTERMDISABLE (バッファーディスエーブルおよび IN_TERM ディスエーブル

付き差動入力バッファー )

• IBUFGDS (差動クロック入力バッファー )

• IBUFGDS_DIFF_OUT (相補出力付き差動クロック入力バッファー )

• IOBUFDS (差動双方向バッファー )

• IOBUFDS_DCIEN (DCI ディスエーブルおよび入力バッファーディスエーブル付き差動双方

向バッファー )

• IOBUFDS_DIFF_OUT (入力バッファーからの相補出力を備えた差動双方向バッファー )

• IOBUFDS_DIFF_OUT_DCIEN (入力バッファーからの相補出力、 DCI ディスエーブル、およ

び入力バッファーディスエーブルを備えた差動双方向バッファー )

• IOBUFDS_DIFF_OUT_INTERMDISABLE (入力バッファーからの相補出力、IN_TERM ディ

スエーブル、およびバッファーディスエーブルを備えた差動双方向バッファー )

• IOBUFDS_INTERMDISABLE (バッファーディスエーブルおよび IN_TERM ディスエーブ

ル付き差動入力バッファー )

• OBUFDS (差動出力バッファー )

• OBUFTDS (差動トライステート出力バッファー )





インスタンシエーション方法およびこれらに使用できる属性の詳細、その他すべてのデザインプリ

ミティブは、『7 シリーズ FPGA ライブラリガイド (HDL 用)』 (UG768) を参照してください。

IBUF および IBUFG7 シリーズデバイスの入力として使用されている信号には、入力バッファー (IBUF) が必要です。

図 1-15 に、 7 シリーズ FPGA の一般的な IBUF プリミティブを示します。

IBUF プリミティブと IBUFG プリミティブは同一です。入力バッファーをクロック入力として使

用する場合、 IBUFG を使用します。ザイリンクスツールを使用すると、 IBUFG がクロック入力に

自動的に配置されます。

IBUF_IBUFDISABLE

図 1-16 に示す IBUF_IBUFDISABLE プリミティブは、ディスエーブルポート付きの入力バッ

ファーであり、入力が使用されない期間に電力消費を節約するために使用できます。

IBUF_IBUFDISABLE プリミティブは、 USE_IBUFDISABLE 属性が TRUE に設定されている場

合に IBUFDISABLE 信号が High にアサートされると、入力バッファーを無効にしてファブリック

への O 出力を強制的にロジック High へ遷移させることが可能です。 USE_IBUFDISABLE がFALSE に設定されている場合、この入力は無視されるため、グランドへ接続する必要があります。

この機能を使用することで、 I/O がアイドル状態のときに消費電力を抑えることができます。 VREF電源レール (SSTL および HSTL など) は、それ以外の規格 (LVCMOS および LVTTL など) よりも

スタティック消費電力が大きくなる傾向があるため、これらの規格を使用する入力バッファーは、

IBUFDISABLE を TRUE に設定することで大のメリットを享受できます。

IBUF_INTERMDISABLE

図 1-17 に示す IBUF_INTERMDISABLE プリミティブは、HR I/O バンクで利用でき、バッファー

が使用されていない間に入力バッファーを無効にできる IBUFDISABLE ポートを備えているとい

う点で、 IBUF_IBUFDISABLE プリミティブと類似しています。その他、オプションでキャリブ


図 1-15 : 入力バッファープリミティブ (IBUF/IBUFG)

ug471_c1_17_011811

IBUF/IBUFG

O (Output)into FPGA

I (Input)From device pad


図 1-16 : 入力バッファーを無効化するポートを備えた入力バッファー (IBUF_IBUFDISABLE)

IBUF_IBUFDISABLE

IBUFDISABLE

I O

UG471_c1_63_041412





UG471 (v1.4) 2014 年 5 月 13 日


レーションされていない分割終端機能を無効にする際に使用する INTERMDISABLE があります。

この機能の詳細は、「HR I/O バンクのキャリブレーションされていない分割終端 (IN_TERM)」を

参照してください。

IBUF_INTERMDISABLE プリミティブは、 USE_IBUFDISABLE 属性が TRUE に設定されてい

る場合に IBUFDISABLE 信号が High にアサートされると、入力バッファーを無効にしてファブ

リックへの O 出力を強制的にロジック High へ遷移させることが可能です。 USE_IBUFDISABLEが FALSE に設定されている場合、この入力は無視されるため、グランドへ接続する必要がありま

す。 I/O がオプションのキャリブレーションされていない分割終端機能 (IN_TERM) を使用してい

る場合、ドライバーがアクティブ (T が low) のときには常にこれらの終端の各側が無効になります。

さらに、 IBUF_INTERMDISABLE プリミティブでは、 INTERMDISABLE 信号がアサートされる

ときは常に終端の各側を無効にすることが可能です。これらの機能を組み合わせて使用することで、

入力がアイドル状態のときに消費電力を抑えることができます。 VREF 電源レール (SSTL および

HSTL など) は、それ以外の規格 (LVCMOS および LVTTL など) よりもスタティック消費電力が

大きくなる傾向があるため、これらの規格を使用する入力バッファーは、IBUFDISABLE を TRUEに設定することで大のメリットを享受できます。

IBUFDS および IBUFGDS差動プリミティブに対応する使用法および規則は、シングルエンド SelectIO プリミティブと類似し

ています。差動 SelectIO プリミティブにはデバイスパッドからのピンとデバイスパッドへのピン

が 2 つあり、差動ペアとなる P と N チャネルピンを示しています。 N チャネルピンには接尾辞

「B」が付いています。 IBUFDS と IBUFGDS プリミティブは同じもので、 IBUFGDS はクロック

入力として差動入力バッファーを使用する場合に使用します。

図 1-18 に、差動入力バッファープリミティブを示します。


図 1-17 : 入力バッファーディスエーブルおよび IN_TERM ディスエーブルを備えた

入力バッファー (IBUF_INTERMDISABLE)

IBUF_INTERMDISABLE

IBUFDISABLE

INTERMDISABLE

I O

UG471_c1_64_041412


図 1-18 : 差動入力バッファープリミティブ (IBUFDS/IBUFGDS)

ug471_c1_21_041112

+

–

I

IB

O

IBUFDS/IBUFGDS

Inputs fromdevice pads

Output toFPGA





IBUFDS_DIFF_OUT および IBUFGDS_DIFF_OUT図 1-19 に、相補出力 (O と OB) を備えた差動入力バッファープリミティブを示します。

IBUFDS_DIFF_OUT と IBUFGDS_DIFF_OUT プリミティブは同じもので、 IBUFGDS_DIFF_OUTは、クロック入力に使用します。これらのプリミティブは、ザイリンクスデバイスの十分な使用経験

を持つ設計者によってのみ使用されることを推奨します。

IBUFDS_DIFF_OUT_IBUFDISABLE

図 1-20 に示す IBUFDS_DIFF_OUT_IBUFDISABLE プリミティブは、相補差動出力とディスエー

ブルポートを備えた差動入力バッファーです。このポートは、入力が使用されていない場合に電力

を節約する機能として使用できます。

IBUFDS_DIFF_OUT_IBUFDISABLE プリミティブは、 USE_IBUFDISABLE 属性が TRUE に設

定され、 IBUFDISABLE が High にアサートされると、入力バッファーを無効にしてファブリック

への O および OB 出力を両方とも High 駆動できます。 USE_IBUFDISABLE が FALSE に設定さ

れている場合、この入力は無視されるため、グランドへ接続する必要があります。この機能を使用

することで、 I/O がアイドル状態のときに消費電力を抑えることができます。

IBUFDS_IBUFDISABLE

図 1-21 に示す IBUFDS_IBUFDISABLE プリミティブは、ディスエーブルポートを備えた差動入

力バッファーです。このポートは、入力が使用されていない場合に電力を節約する機能として使用

できます。


図 1-19 : 相補出力を備えた差動入力バッファープリミティブ

(IBUFDS_DIFF_OUT/IBUFGDS_DIFF_OUT)

ug471_c1_25_041112

+

– OB

OI

IB

IBUFDS_DIFF_OUT/IBUFGDS_DIFF_OUT

Input from Device Pad

Output toFPGA


図 1-20 : 相補出力と入力バッファーディスエーブルを備えた差動入力バッファー (IBUFDS_DIFF_OUT_IBUFDISABLE)

IBUFDS_DIFF_OUT_IBUFDISABLE

I

IB OB

O

UG471_c1_67_041412

IBUFDISABLE




UG471 (v1.4) 2014 年 5 月 13 日


IBUFDS_IBUFDISABLE プリミティブは、 USE_IBUFDISABLE 属性が TRUE に設定され、

IBUFDISABLE が High にアサートされると、入力バッファーを無効にしてファブリックへの O 出力を High 駆動できます。 USE_IBUFDISABLE が FALSE に設定されている場合、この入力は無

視されるため、グランドへ接続する必要があります。この機能を使用することで、 I/O がアイドル

状態のときに消費電力を抑えることができます。

IBUFDS_INTERMDISABLE

図 1-22 に示す IBUFDS_INTERMDISABLE プリミティブは、 HR I/O バンクで使用でき、バッ

ファーが使用されていない間に入力バッファーを無効にできる IBUFDISABLE ポートを備えてい

るという点で、 IBUFDS_IBUFDISABLE プリミティブと類似しています。その他、オプションで

キャリブレーションされていない分割終端機能を無効にする際に使用する INTERMDISABLE があります。この機能の詳細は、「HR I/O バンクのキャリブレーションされていない分割終端

(IN_TERM)」を参照してください。

IBUFDS_INTERMDISABLE プリミティブは、 USE_IBUFDISABLE 属性が TRUE に設定されて

いる場合に IBUFDISABLE 信号が High にアサートされると、入力バッファーを無効にしてファブ

リックへの O 出力を強制的に High へ遷移させることが可能です。USE_IBUFDISABLE が FALSEに設定されている場合、 IBUFDISABLE 入力は無視されるため、グランドへ接続する必要がありま


る場合は、 INTERMDISABLE が High にアサートされると常に、このプリミティブが終端の各側

を無効にします。これらの機能を組み合わせて使用することで、入力がアイドル状態のときに消費

電力を抑えることができます。


図 1-21 : 入力バッファーディスエーブルを備えた差動入力バッファー (IBUFDS_IBUFDISABLE)

IBUFDS_IBUFDISABLE

IBUFDISABLE

I

IBO

UG471_c1_65_041412


図 1-22 : 入力バッファーディスエーブルと IN_TERM ディスエーブルを備えた

差動入力バッファー (IBUFDS_INTERMDISABLE)

IBUFDS_INTERMDISABLE

I

IBO

UG471_c1_66_021214

IBUFDISABLE

INTERMDISABLE





IBUFDS_DIFF_OUT_INTERMDISABLE

図 1-23 に示す IBUFDS_DIFF_OUT_ INTERMDISABLE プリミティブは、 HR I/O バンクで使用

でき、バッファーが使用されていない間に入力バッファーを無効にできる IBUFDISABLE ポート

を備えているという点で、 IBUFDS_IBUFDISABLE プリミティブと類似しています。その他、オ

プションでキャリブレーションされていない DCI 分割終端機能を無効にする際に使用可能な

INTERMDISABLE ポートがあります。この機能の詳細は、「HR I/O バンクのキャリブレーション

されていない分割終端 (IN_TERM)」を参照してください。

IBUFDS_DIFF_OUT_INTERMDISABLE プリミティブは、 USE_IBUFDISABLE 属性が TRUEに設定され、 IBUFDISABLE が High にアサートされると、入力バッファーを無効にしてファブ

リックへの O および OB 出力を両方とも High 駆動できます。 USE_IBUFDISABLE が FALSE に設定されている場合、 IBUFDISABLE 入力は無視されるため、グランドへ接続する必要がありま


る場合は、 INTERMDISABLE が High にアサートされると常に、このプリミティブが終端の各側

を無効にします。これらの機能を組み合わせて使用することで、入力がアイドル状態のときに消費

電力を抑えることができます。

IOBUF

入力バッファーおよびアクティブ High トライステートピンがあるトライステート出力バッファー

の両方を必要とする双方向信号には、 IOBUF プリミティブが必要です。図 1-24 に、 7 シリーズ

FPGA の一般的な IOBUF を示します。 T ピンをロジック High にすると出力バッファーが無効に

なります。



差動入力バッファー (IBUFDS_DIFF_OUT_ INTERMDISABLE)

IBUFDS_DIFF_OUT_INTERMDISABLE

I

IB OB

O

UG471_c1_73_021214

IBUFDISABLE

INTERMDISABLE


図 1-24 : 入力/出力バッファープリミティブ (IOBUF)

ug471_c1_20_041112

IOBUF

IO to/from device pad

I (Input)from FPGA

O (Output)to FPGA

T3-state input




UG471 (v1.4) 2014 年 5 月 13 日


IOBUF_DCIEN

図 1-25 に示す IOBUF_DCIEN プリミティブは、 HP I/O バンクで使用可能です。このプリミティ

ブには IBUFDISABLE ポートがあり、入力バッファーが使用されていない間そのバッファーを無

効にするために使用します。その他、オプションで DCI 分割終端機能を手動で無効にする際に使用

する DCITERMDISABLE ポートがあります。詳細は、「分割終端 DCI (VCCO/2 へのテブナン等

価終端)」および「DCI とトライステート DCI (T_DCI)」を参照してください。

IOBUF_DCIEN プリミティブは、USE_IBUFDISABLE 属性が TRUE に設定され、IBUFDISABLEが High にアサートされると、入力バッファーを無効にしてファブリックへの O 出力を High 駆動

できます。 USE_IBUFDISABLE が FALSE に設定されている場合、この入力は無視されるため、

グランドへ接続する必要があります。 I/O が分割終端 DCI 機能を使用している場合、このプリミ

ティブは DCITERMDISABLE 信号が High にアサートされている限り、終端の各側を無効にしま

す。双方向信号には、トライステート DCI I/O 規格のみ使用できます。トライステート DCI I/O 規格を使用する場合、ドライバーがアクティブの場合は常に DCI 終端の各側がオフになります。さら

に、 IOBUF_DCIEN プリミティブは、 DCITERMDISABLE 信号が High にアサートされている場

合にも終端の各側を無効にできます。これらの機能を組み合わせて使用することで、入力がアイド

ル状態のときに消費電力を抑えることができます。

IOBUF_INTERMDISABLE

図 1-26 に示す IOBUF_INTERMDISABLE プリミティブは、 HR I/O バンクでのみ使用可能です。

このプリミティブには IBUFDISABLE ポートがあり、入力バッファーが使用されていない間その

バッファーを無効にするために使用します。その他、オプションでキャリブレーションされていな

い分割終端機能を無効にする際に使用する INTERMDISABLE があります。この機能の詳細は、

「HR I/O バンクのキャリブレーションされていない分割終端 (IN_TERM)」を参照してください。


図 1-25 : 入力パスのディスエーブルと DCI ディスエーブルを備えた双方向バッファー (IOBUF_DCIEN)

IOBUF_DCIEN

I/OI

UG471_c1_74_021414

O

DCITERMDISABLE

IBUFDISABLE

T





IOBUF_INTERMDISABLE プリミティブは、 USE_IBUFDISABLE 属性が TRUE に設定され、


視されるため、グランドへ接続する必要があります。 I/O がオプションのキャリブレーションされ

ていない分割終端機能 (IN_TERM) を使用している場合、ドライバーがアクティブ (T が low) のと

きには常にこれらの終端の各側が無効になります。さらに、このプリミティブは、

INTERMDISABLE 信号が High にアサートされている場合にも終端の各側を無効にできます。こ

れらの機能を組み合わせて使用することで、入力がアイドル状態のときに消費電力を抑えることが

できます。

IOBUFDS

図 1-27 に、差動入力/出力バッファープリミティブを示します。 T ピンをロジック High にすると

出力バッファーが無効になります。

IOBUFDS_DCIEN

図 1-28 に示す IOBUFDS_DCIEN プリミティブは、 HP I/O バンクでのみ使用可能です。このプリ

ミティブには IBUFDISABLE ポートがあり、バッファーが使用されていない間に入力バッファー

を無効にするために使用します。その他、オプションで DCI 分割終端機能を手動で無効にする際に

使用する DCITERMDISABLE ポートがあります。詳細は、「分割終端 DCI (VCCO/2 へのテブナ

ン等価終端)」および「DCI とトライステート DCI (T_DCI)」を参照してください。


図 1-26 : 入力パスディスエーブルと IN_TERM ディスエーブルを備えた双方向バッファー (IOBUF_INTERMDISABLE)

UG471_c1_75_021414

IOBUF_INTERMDISABLE

I/OI

O

INTERMDISABLE

IBUFDISABLE

T


図 1-27 : 差動入力/出力バッファープリミティブ (IOBUFDS)

ug471_c1_24_041112

IOBUFDS

I/O to/fromdevice pad

I (Input)from FPGA

O (Output)to FPGA

T3-state Input

+

–

+

–

IO

IOB




UG471 (v1.4) 2014 年 5 月 13 日


IOBUFDS_DCIEN プリミティブは、 USE_IBUFDISABLE 属性が TRUE に設定され、


視されるため、グランドへ接続する必要があります。I/O が分割終端 DCI 機能を使用している場合、

このプリミティブは DCITERMDISABLE 信号が High にアサートされている限り、終端の各側を

無効にします。双方向信号には、トライステート DCI I/O 規格のみ使用できます。トライステート

DCI I/O 規格を使用する場合、ドライバーがアクティブの場合は常に DCI 終端の各側がオフになり

ます。さらに、 IOBUFDS_DCIEN プリミティブは、DCITERMDISABLE 信号が High にアサート

されている場合にも終端の各側を無効にできます。これらの機能を組み合わせて使用することで、

入力がアイドル状態のときに消費電力を抑えることができます。

IOBUFDS_DIFF_OUT

図 1-29 に、相補出力 (O と OB) を備えた差動入力/出力バッファープリミティブを示します。この

プリミティブは、メモリインターフェイスアプリケーションに関して経験豊富なザイリンクスエンジニアによってのみ使用されることを推奨します。 T ピンをロジック High にすると出力バッ

ファーが無効になります。


図 1-28 : 入力パスディスエーブルと DCI ディスエーブルを備えた差動双方向バッファー (IOBUFDS_DCIEN)

IOBUFDS_DCIEN

IBUFDISABLE

DCITERMDISABLE

T

I

O

IO

IOB

UG471_c1_69_021214





IOBUFDS_DIFF_OUT_DCIEN

図 1-30 に示す IOBUFDS_DIFF_OUT_DCIEN プリミティブは、 HP I/O バンクでのみ使用可能で

す。このプリミティブには、相補差動出力、バッファーを使用していない間に入力バッファーを無

効にすることが可能な IBUFDISABLE ポート、そしてオプションの DCI 分割終端機能を手動で無

効にすることが可能な DCITERMDISABLE ポートがあります。詳細は、「分割終端 DCI (VCCO/2 へのテブナン等価終端)」および「DCI とトライステート DCI (T_DCI)」を参照してください。

IBUFDS_INTERMDISABLE プリミティブは、 USE_IBUFDISABLE 属性が TRUE に設定され、

IBUFDISABLE が High にアサートされると、入力バッファーを無効にしてファブリックへの O および OB 出力を両方とも High 駆動できます。 USE_IBUFDISABLE が FALSE に設定されている

場合、この入力は無視されるため、グランドへ接続する必要があります。 I/O が分割終端 DCI 機能


図 1-29 : 入力バッファーに相補出力を備えた差動入力/出力バッファープリミティブ (IOBUFDS_DIFF_OUT)

ug471_c1_26_041112

IOBUFDS_DIFF_OUT

To/From Device Pad

IO

IOB

Input from FPGA

Output to FPGA

3-state input frommaster OLOGIC

O

OB

TM

I

3-state input fromslave OLOGIC

TS


図 1-30 : 相補出力、入力パスディスエーブル、 DCI ディスエーブルを備えた

差動双方向バッファー (IOBUFDS_DCIEN)

IOBUFDS_DIFF_OUT_DCIEN

IBUFDISABLE

DCITERMDISABLE

TSI

TM

O

OB

IO

IOB

UG471_c1_70_021214




UG471 (v1.4) 2014 年 5 月 13 日


を使用している場合、このプリミティブは DCITERMDISABLE 信号が High にアサートされてい

る限り、終端の各側を無効にします。双方向信号には、トライステート DCI I/O 規格のみ使用でき

ます。トライステート DCI I/O 規格を使用する場合、ドライバーがアクティブ (IO 出力は TS がLow、 IOB 出力は TM が Low) の場合は常に DCI 終端の各側がオフになります。さらに、

IOBUFDS_DIFF_OUT_DCIEN プリミティブは、DCITERMDISABLE 信号が High にアサートさ

れている場合にも終端の各側を無効にできます。これらの機能を組み合わせて使用することで、入

力がアイドル状態のときに消費電力を抑えることができます。

IOBUFDS_DIFF_OUT_INTERMDISABLE

図 1-31 に示す IOBUFDS_DIFF_OUT_INTERMDISABLE プリミティブは、HR I/O バンクでのみ

使用可能です。このプリミティブには IBUFDISABLE ポートがあり、入力バッファーが使用され

ていない間そのバッファーを無効にするために使用します。その他、オプションでキャリブレーショ

ンされていない DCI 分割終端機能を無効にする際に使用可能な INTERMDISABLE ポートがあり

ます。この機能の詳細は、「HR I/O バンクのキャリブレーションされていない分割終端

(IN_TERM)」を参照してください。

IOBUFDS_DIFF_OUT_INTERMDISABLE プリミティブは、USE_IBUFDISABLE 属性が TRUEに設定され、 IBUFDISABLE が High にアサートされると、入力バッファーを無効にしてファブ

リックへの O および OB 出力を両方とも High 駆動できます。 USE_IBUFDISABLE が FALSE に設定されている場合、この入力は無視されるため、グランドへ接続する必要があります。 I/O がオ

プションのキャリブレーションされていない分割終端機能 (IN_TERM) を使用している場合、ドラ

イバーがアクティブ (IO 出力は TS が Low、IOB 出力は TM が Low) のときには常にこれらの終端

の各側も無効になります。さらに、 IOBUFDS_DIFF_OUT_INTERMDISABLE プリミティブは、



できます。

IOBUFDS_INTERMDISABLE

図 1-32 に示す IOBUFDS_INTERMDISABLE プリミティブは、 HR I/O バンクでのみ使用可能で

す。このプリミティブには IBUFDISABLE ポートがあり、入力バッファーが使用されていない間

そのバッファーを無効にするために使用します。その他、オプションでキャリブレーションされて

いない DCI 分割終端機能を無効にする際に使用可能な INTERMDISABLE ポートがあります。こ


図 1-31 : 相補出力、入力バッファーディスエーブル、 IN_TERM ディスエーブルを備えた

差動双方向バッファー (IOBUFDS_DIFF_OUT_INTERMDISABLE)

IOBUFDS_DIFF_OUT_INTERMDISABLE

IBUFDISABLE

INTERMDISABLE

TSI

TM

O

OB

IO

IOB

UG471_c1_71_021412





の機能の詳細は、「HR I/O バンクのキャリブレーションされていない分割終端 (IN_TERM)」を参

照してください。

IOBUFDS_INTERMDISABLE プリミティブは、USE_IBUFDISABLE 属性が TRUE に設定され、


視されるため、グランドへ接続する必要があります。 I/O がオプションのキャリブレーションされ

ていない分割終端機能 (IN_TERM) を使用している場合、ドライバーがアクティブ (T が low) のと

きには常にこれらの終端の各側が無効になります。さらに、このプリミティブは、



できます。

OBUF

7 シリーズデバイスから外部出力パッドへ信号を送信するには、出力バッファー (OBUF) が必要で

す。図 1-33 に、 7 シリーズ FPGA の一般的な OBUF プリミティブを示します。

OBUFDS

図 1-34 に、差動出力バッファープリミティブを示します。



差動入力バッファー (IOBUFDS_INTERMDISABLE)

IOBUFDS_INTERMDISABLE

IBUFDISABLE

INTERMDISABLE

T

I

O

IO

IOB

UG471_c1_68_021214


図 1-33 : 出力バッファープリミティブ (OBUF)

ug471_c1_18_011811

OBUF

O (Output)to device pad

I (Input)From FPGA




UG471 (v1.4) 2014 年 5 月 13 日


OBUFT

一般的なトライステート出力バッファー OBUFT (図 1-35 参照) で、通常、トライステート出力ま

たは双方向 I/O をインプリメントします。

OBUFTDS

図 1-36 に、差動トライステート出力バッファープリミティブを示します。

7 シリーズ FPGA の SelectIO の属性および制約

7 シリーズ FPGA の I/O リソースの各機能 (ロケーション制約、入力遅延、出力駆動能力、スルー

レートなど) は、属性/制約で設定可能です。これらの制約/属性の設定方法などその他の詳細は、『制

約ガイド』 (UG625) を参照してください。

DCI_CASCADE 制約

DCI_CASCADE 制約は、DCI マスターバンクとそれに対応するスレーブバンクを特定します。詳

細は、 18 ページの「DCI カスケード接続」を参照してください。

DCI_CASCADE 属性は、 UCF ファイルで次のような構文を使用します。


図 1-34 : 差動出力バッファープリミティブ (OBUFDS)

ug471_c1_22_041112

+

– OB

OI

OBUFDS

Input from FPGA

Output toDevice Pads


図 1-35 : トライステート出力バッファープリミティブ (OBUFT)

ug471_c1_19_011811

OBUFT

O (Output)to device pad

I (Input)From FPGA

T3-state input


図 1-36 : 差動トライステート出力バッファープリミティブ (OBUFTDS)

ug471_c1_23_041112

+

– OB

OI

T

OBUFTDS

Input from FPGA

3-state Input

Output toDevice Pads






CONFIG DCI_CASCADE = "<master> <slave1> <slave2> ...";

例 :

CONFIG DCI_CASCADE = "11 13 15 17";

ロケーション制約

ロケーション (LOC) 制約は、インスタンシエートした I/O プリミティブの I/O の位置を指定する

場合に使用します。ロケーション制約の値には、外部ポート識別子 (例 : A8、 M5、 AM6) がありま

す。これらの値は、デバイスサイズおよびパッケージサイズによって異なります。

LOC 属性は、 UCF ファイルで次のような構文を使用します。

INST <I/O_BUFFER_INSTANTIATION_NAME> LOC = "<EXTERNAL_PORT_IDENTIFIER>";

例 :

INST MY_IO LOC=R7;

IOSTANDARD 属性

I/O バッファーに I/O 規格の値を選択する場合、 IOSTANDARD 属性を使用します。使用可能な I/O 規格は、各 7 シリーズ FPGA のデータシートに記載されていますが、表 1-56 に、サポートされ

るバンクタイプごと (HR、 HP、または両方) にまとめました。 IOSTANDARD 属性は、 UCF ファ

イルで次のような構文を使用します。

INST <I/O_BUFFER_INSTANTIATION_NAME> IOSTANDARD=”<IOSTANDARD VALUE>”;

IOSTANDARD 属性のデフォルト値ではシングルエンド I/O LVCMOS18、差動 I/O では

DDIFF_HSTL18_II です。

IBUF_LOW_PWR 属性

次の入力には、 IBUF_LOW_PWR 属性を使用できます。

• 差動入力を備えているすべての I/O 規格 (以下参照)

• LVDS

• LVDS_25

• PPDS_25

• RSDS_25

• MINI_LVDS_25

• BLVDS_25

• DIFF_HSTL (すべてのタイプ)

• DIFF_SSTL (すべてのタイプ)

• DIFF_MOBILE_DDR

• DIFF_HSUL (すべてのタイプ)




UG471 (v1.4) 2014 年 5 月 13 日


• VREF をベースとするすべての入力 (HSLVDCI、 SSTL、 HSTL、 HSUL など)

• すべての入力と双方向プリミティブ

IBUF_LOW_PWR 属性を使用することによって、性能と消費電力のトレードオフが可能になりま

す。性能の変化は、入力バッファーを通過する遅延に反映され、デザインのスタティックタイミン

グレポートで測定可能です。消費電力の変化は、Xilinx Power Estimator (XPE) または Xilinx PowerAnalyzer (XPA) を使用して概算できます。

この属性はデフォルトで TRUE に設定されており、高性能モードではなく低消費電力モードで入力

バッファーをインプリメントします。 IBUF_LOW_PWR 属性は、 I/O バッファーインスタンスへ

適用され、 UCF ファイルで次の構文を使用します。

INST <I/O_BUFFER_INSTANTIATION_NAME> IBUF_LOW_PWR=[TRUE|FALSE];

出力スルーレートの属性

I/O 出力バッファーに必要なスルーレートを設定するため、さまざまな属性値があります。差動

バージョンを含む LVCMOS、 LVTTL、 SSTL、 HSTL、 MOBILE_DDR、 HSUL 出力バッファー

に必要なスルーレートを指定するには SLEW 属性を使用します。

高周波数メモリインターフェイスなどの高性能アプリケーションには、FAST スルーレートを指定

することが重要となります。しかし、適切に設計されていない場合 (終端、伝送ラインのインピー

ダンスの連続性、クロスカップリングなど) には、高速スルーレートが反射を招いたり、ノイズ問

題を増加させる可能性があります。

SLEW 属性で指定できる値は次のとおりです。

• SLEW = SLOW (デフォルト )

• SLEW = FAST

SLEW 属性を設定するには、 UCF ファイルで次のような構文を使用します。

INST <I/O_BUFFER_INSTANTIATION_NAME> SLEW = "<SLEW_VALUE>";

各出力バッファーのスルーレートは、デフォルトで SLOW に設定されます。スイッチングする信

号があまり重要でない場合のバスの消費電力を小限に抑えるために、デフォルト値は SLOW になっています。

出力駆動能力の属性

LVCMOS および LVTTL 出力バッファー (OBUF、 OBUFT、 IOBUF) の場合、任意の駆動能力 (単位 : mA) を DRIVE 属性で指定できます。

表 1-8 に、 DRIVE 属性で指定できる値を示します。デフォルトの DRIVE 値は 12 です。

表 1-8 : DRIVE 属性で指定可能な値

規格 HR バンク駆動電流 (mA) HP バンク駆動電流 (mA)

LVCMOS12 4、 8、または 12 2、 4、 6、または 8

LVCMOS15 4、 8、 12、または 16 2、 4、 6、 8、 12、または 16

LVCMOS18 4、 8、 12、 16、または 24 2、 4、 6、 8、 12、または 16

LVCMOS25 4、 8、 12、または 16 N/A





DRIVE 属性は、 UCF ファイルで次のような構文を使用します。

INST <I/O_BUFFER_INSTANTIATION_NAME> DRIVE = "<DRIVE_VALUE>";

IBUF、 OBUFT、 IOBUF の PULLUP/PULLDOWN/KEEPER 属性

入力バッファー (例 : IBUF)、トライステート出力バッファー (例 : OBUFT)、双方向バッファー (例: IOBUF) を使用する場合、出力には弱いプルアップ抵抗、弱いプルダウン抵抗、または弱いキー

パー回路のいずれかを使用できます。バッファーの出力ネットに次の制約値を追加してこの機能を

使用します。

• PULLUP

• PULLDOWN

• KEEPER

各 I/O またはすべての I/O のいずれかにこれらの属性を適用する場合の詳細は、『制約ガイド』

(UG625) の「プルアップ」、「プルダウン」、および「キーパー」に関する説明を参照してください。

差動終端属性

差動終端属性 (DIFF_TERM) は、入力として使用する差動 I/O 規格をサポートします。この属性を

使用してビルトイン 100Ω 終端抵抗の切り替え (オン/オフ) を行います。 7 シリーズデバイスのオ

ンチップ入力差動終端を使用すると、レシーバーのスタブを完全になくすことできるため、外付け

の単体抵抗を使用するよりも有利であり、シグナルインテグリティを大幅に向上できます。さら

に、次のような利点があります。

• DCI 終端より消費電力が低い

• VRP/VRN ピン (DCI) を使用しない

この属性は、次の I/O 規格の入力ピンに適用できます。

• LVDS

• LVDS_25

• MINI_LVDS_25

• PPDS_25

• RSDS_25

100Ω の有効な差動終端を行うために、 I/O バンクの VCCO は、 LVDS の場合は 1.8V、その他の差

動 I/O 規格の場合は 2.5V に接続する必要があります。 DIFF_TERM は、入力専用の属性であり、

適切な VCCO 電圧に対してのみ使用できます。

DIFF_TERM 属性は、 UCF 制約ファイルで指定するか、インスタンシエートした IBUFDS、IBUFGDS、 IBUFDS_DIFF_OUT、 IOBUFDS_DIFF_OUT プリミティブのジェネリックマップ

(VHDL) またはインラインパラメーター (Verilog) で適切な値を設定します。これらのプリミティ

ブのインスタンシエーションおよび DIFF_TERM 属性の設定の構文の詳細は、ISE® の言語テンプ

レートまたは『7 シリーズ FPGA ライブラリガイド (HDL 用)』を参照してください。

LVCMOS33 4、 8、 12、または 16 N/A

LVTTL 4、 8、 12、 16、または 24 N/A

表 1-8 : DRIVE 属性で指定可能な値 (続き)

規格 HR バンク駆動電流 (mA) HP バンク駆動電流 (mA)





UG471 (v1.4) 2014 年 5 月 13 日


DIFF_TERM 属性で設定可能な値は次のとおりです。

• DIFF_TERM = TRUE

• DIFF_TERM = FALSE (デフォルト )

DIFF_TERM 属性は、 UCF ファイルで次のような構文を使用します。

INST <I/O_BUFFER_INSTANTIATION_NAME> DIFF_TERM = "[TRUE|FALSE]";

内部 VREF

I/O バンクに供給する VREF は 7 シリーズ FPGA 内部で生成できます (オプション)。内部生成させ

ることで PCB 上に特定の VREF 電源レールが必要なくなり、I/O バンク内の多目的 VREF ピンを通

常の I/O ピンとして使用できるようになります。ボード /システム上で 7 シリーズ FPGA のみが特

定の VREF 電源レベルを必要としている場合、または特定の I/O バンクで I/O ピンが不足している

場合はこの代替手法を検討してください。内部生成の VREF (INTERNAL_VREF) は VCCAUX をソースとしています。各バンクの VREF プレーンは 1 つであるため、オプションの

INTERNAL_VREF は I/O バンク全体で 1 つの電圧レベルにしか設定できません。

INTERNAL_VREF 制約は、一度に 1 つのバンクに割り当てられます。

例 1 : HSTL_II (1.5V) を使用するバンク 14 に 0.75V の基準電圧が必要な場合、INTERNAL_VREF制約は次のように設定します。

INTERNAL_VREF_BANK14 = 0.75;

例 2 : HSTL_II_18 (1.8V) を使用するバンク 15 に 0.9V の基準電圧が必要な場合、

INTERNAL_VREF 制約は、次のように設定します。

INTERNAL_VREF_BANK15 = 0.90;

INTERNAL_VREF の使用に関する規則は次のとおりです。

• バンクに設定できる VREF の値は 1 つです。

• INTERNAL_VREF に設定できる値は、特定の I/O 規格の標準基準電圧のみです。

• INTERNAL_VREF に有効な設定値は次のとおりです。

• 0.60

• 0.675

• 0.75

• 0.90

• バンク内で INTERNAL_VREF を使用する場合、そのバンクの多目的 VREF ピンは通常の I/Oとして使用できます。

I/O 規格を組み合わせて使用する際の規則は INTERNAL_VREF にも適用されます。

VCCAUX_IO 制約

VCCAUX_IO は、 HP バンクの VCCAUX_IO ピンが 2.0V に設定される場合に、デザインで指定さ

れる必要がある I/O ネットおよびプリミティブに対して利用できる制約です。VCCAUX_IO は、デ

フォルトで DONTCARE に設定されていますが、NORMAL (1.8V) または HIGH (2.0V) へ変更で

きます。あるバンクの VCCAUX_IO が 2.0V で電源供給される場合には、そのバンク内で少なくと

も 1 つの I/O ネットまたはプリミティブに対して VCCAUX_IO 制約を High に設定する必要があ

り、その他すべての I/O ネットおよびプリミティブは、 High または DONTCARE のいずれかに設

定する必要があります。あるバンクの VCCAUX_IO ピンが 1.8V で電源供給される場合には、その

バンク内で少なくても 1 つの I/O ネットまたはプリミティブに対して VCCAUX_IO 制約を




サポートされる I/O 規格および終端

NORMAL に設定する必要があり、その他すべての I/O ネットおよびプリミティブは、 NORMALまたは DONTCARE のいずれかに設定する必要があります。

VHDL の場合、 IOB プリミティブのインスタンシエーションに適用される VHDL 制約は、次のよ

うに宣言されます。

attribute VCCAUX_IO of {component_name |label_name}:{component|label} is “{NORMAL|HIGH|DONTCARE}”;

Verilog の場合、Verilog 制約は IOB プリミティブのモジュール宣言またはインスタンシエーション

の直前に入力します。 Verilog 制約は、次のように指定されます。

(* VCCAUX_IO = {NORMAL|HIGH|DONTCARE}*)UCF and NCF SyntaxNET “net_name” VCCAUX_IO=(0|NORMAL|HIGH|DONTCARE);INST “instance_name ” VCCAUX_IO=(NORMAL|HIGH|DONTCARE);

7 シリーズ FPGA I/O リソースの VHDL/Verilog の例

7 シリーズ FPGA I/O リソースをインスタンシエートする VHDL および Verilog の例は、『7 シリー

ズ FPGA ライブラリガイド (HDL 用)』 (UG768) を参照してください。


このセクションでは、すべての 7 シリーズデバイスで使用できる I/O 規格およびオプションについ


7 シリーズ FPGA で使用できる I/O 規格のほぼすべてに許容電圧範囲が指定されていますが、この

セクションでは一般的な電圧値のみを扱います。各仕様の詳細は、EIA (米国電子工業会) の JEDECのウェブサイト http://www.jedec.org を参照してください。

LVTTL (低電圧 TTL)

LVTTL はシングルエンドの CMOS 入力バッファーとプッシュプル出力バッファーを用いた、3.3Vアプリケーション向けの汎用 EIA/JESD 規格です。この規格には 3.3V の出力ソース電圧 (VCCO)が必要ですが、基準電圧 (VREF) および終端電圧 (VTT) は不要です。この規格は JEDEC (JESD8C.01) で規定されています。

図 1-37 および図 1-38 に、単方向および双方向の LVTTL 終端テクニックを用いた回路の例をそれ

ぞれ示します。これらの 2 つの回路図は、ソースの直列終端および並列終端トポロジの例を示して

います。

表 1-9 : 使用可能な I/O バンクのタイプ

HR HP

可 N/A



http://www.jedec.org



UG471 (v1.4) 2014 年 5 月 13 日


図 1-37 に、単方向の終端トポロジを示します。


図 1-37 : LVTTL 単方向終端

Z0

IOB IOB

LVTTL LVTTL

Z0

IOB IOB

LVTTL LVTTL

Z0

IOB IOB

LVTTL LVTTL

ug471_c1_27_011811

VTT

Note: VTT is any voltage from 0V to VCCO

RP = Z0

RS = Z0 – RD





図 1-38 に、双方向の並列終端トポロジを示します。

表 1-10 に、 LVTTL I/O 規格に適用できる属性を示します。この規格は HR I/O バンクでのみ使用

可能です。


図 1-38 : LVTTL 双方向終端

表 1-10 : LVTTL I/O 規格で使用可能な属性

属性プリミティブ

IBUF/IBUFG OBUF/OBUFT/IOBUF

IOSTANDARD LVTTL LVTTL

DRIVE N/A 4、 8、 12 (デフォルト )、 16、 24

SLEW N/A FAST、 SLOW

Z0

IOB IOB

LVTTL

Z0

IOB IOB

LVTTL LVTTL

VTT


RP = Z0

VTT

RP = Z0

ug471_c1_28_011811

LVTTL




UG471 (v1.4) 2014 年 5 月 13 日


LVCMOS (低電圧 CMOS)

LVCMOS は幅広く使用されており、 CMOS トランジスタにインプリメントされているスイッチ規

格です。この規格は JEDEC (JESD 8C.01) で規定されています。7 シリーズ FPGA でサポートされ

ている LVCMOS 規格は、 LVCMOS12、 LVCMOS15、 LVCMOS18、 LVCMOS25、および

LVCMOS33 です。

図 1-39 および図 1-40 に、 LVCMOS 単方向終端テクニックと LVCMOS 双方向終端テクニックを

使用した回路図の例をそれぞれ示します。これらの 2 つの回路図は、ソースの直列終端および並列

終端トポロジの例を示しています。

図 1-39 に、単方向の終端トポロジを示します。


HR HP

可可


図 1-39 : LVCMOS 単方向終端

Z0

IOB IOB

LVCMOS LVCMOS

Z0

IOB IOB

LVCMOS LVCMOS

Z0

IOB IOB

LVCMOS LVCMOS

ug471_c1_29_011811

VTT


RP = Z0

RS = Z0 – RD





図 1-40 に、双方向の並列終端トポロジを示します。

表 1-12 に、LVCMOS33 および LVCMOS25 I/O 規格に適用できる属性を示します。これらの規格

は HR I/O バンクでのみ使用可能です。

表 1-13 に、 LVCMOS18 I/O 規格に適用できる属性を示します。この規格は HR および HP I/O バンクの両方で使用可能です。


図 1-40 : LVCMOS 双方向終端

表 1-12 : LVCMOS33 および LVCMOS25 I/O 規格で使用可能な属性

属性プリミティブ

IBUF/IBUFG OBUF/OBUFT/IOBUF

IOSTANDARD LVCMOS33、 LVCMOS25 LVCMOS33、 LVCMOS25

DRIVE N/A 4、 8、 12、 16

SLEW N/A FAST、 SLOW

表 1-13 : LVCMOS18 I/O 規格で使用可能な属性

属性

プリミティブ

IBUF/IBUFGOBUF/OBUFT/IOBUF

HP I/O バンク HR I/O バンク

IOSTANDARD LVCMOS18 LVCMOS18 LVCMOS18

DRIVE N/A 2、 3、 4、 6、 8、 12、または 16

4、 8、 12、 16、 24

SLEW N/A FAST、 SLOW FAST、 SLOW

Z0

IOB IOB

LVCMOS

Z0

IOB IOB

LVCMOS LVCMOS

VTT


RP = Z0

VTT

RP = Z0

ug471_c1_30_011811

LVCMOS




UG471 (v1.4) 2014 年 5 月 13 日




LVDCI (低電圧デジタル制御インピーダンス)

これらの I/O バッファーを使用すると、出力が制御インピーダンスドライバーとしてコンフィギュ

レーションされます。 LVDCI レシーバーは、 LVCMOS レシーバーと類似しています。 LVCMOSなどの一部の I/O 規格では、伝送ラインの特性インピーダンスと駆動インピーダンスを整合させる

必要があります。 7 シリーズデバイスの HP I/O バンクには制御インピーダンス出力ドライバーが

あり、外部のソース終端抵抗を使用せずに直列終端を与えることができます。インピーダンスは共

通の外部基準抵抗で決定され、抵抗値はトレース特定インピーダンス Z0 と整合します。

図 1-41 および図 1-42 に、制御インピーダンスドライバーの単方向トポロジおよび双方向トポロジ

を使用した回路図の例をそれぞれ示します。制御インピーダンスドライバーをサポートする DCI I/O 規格は、 LVDCI_15 と LVDCI_18 です。


属性

プリミティブ




DRIVE N/A 2、 3、 4、 6、 8、 12、または 16

4、 8、 12、 16



属性

プリミティブ




DRIVE N/A 2、 4、 6、 8 4、 8、 12



HR HP

N/A 可





LVDCI_DV2

インピーダンスが 1/2 の制御インピーダンスドライバー (ソース終端) では、基準抵抗の 1/2 のイン

ピーダンスのドライバーを使用できます。これにより、基準抵抗を 2 倍にできるため、 VRN/VRPを介した静止電流を削減できます。インピーダンスが 1/2 の制御インピーダンスドライバーをサ

ポートする DCI I/O 規格は、LVDCI_DV2_15 と LVDCI_DV2_18 です。図 1-43 および図 1-44 に、

インピーダンスが 1/2 の単方向終端の制御ドライバーと双方向終端の制御ドライバーの回路図の例

をそれぞれ示します。

インピーダンスが 1/2 のドライバーを使用する場合、駆動インピーダンスを Z0 と整合させるには、

基準抵抗 R を Z0 の 2 倍にする必要があります。


図 1-41 : 単方向制御インピーダンストライバーのトポロジ


図 1-42 : 双方向制御インピーダンストライバーのトポロジ

Z0

IOB IOB

LVDCI LVDCI

ug471_c1_31_011811

R0 = RVRN = RVRP = Z0

Z0

IOB IOB

LVDCI LVDCI

ug471_c1_32_011811




HR HP

N/A 可




UG471 (v1.4) 2014 年 5 月 13 日


LVDCI ドライバーには、オプションで電流駆動能力の設定はありません。駆動インピーダンスが、

VRN/VRP 基準抵抗の半分の場合は、属性名に DV2 が追加されます。


図 1-43 : インピーダンスが 1/2 の単方向制御インピーダンストライバーのトポロジ


図 1-44 : インピーダンスが 1/2 の双方向制御インピーダンストライバーのトポロジ

Z0

IOB IOB

LVDCI_DV2 LVDCI_DV2

ug471_c1_33_011811

R0 = ½RVRN = ½RVRP = Z0

Z0

IOB IOB

LVDCI_DV2 LVDCI_DV2

ug471_c1_34_011811







HSLVDCI (高速 LVDCI)

HSLVDCI 規格は、双方向で使用されます。ドライバーは、 LVDCI と類似しており、入力は HSTLおよび SSTL と類似しています。 VREF 基準電圧の入力を使用すると、 HSLVDCI は、シングルエ

ンド LVCMOS タイプのレシーバーを使用する場合より優れた入力感度をレシーバーで許容できま

す。

図 1-45 に、 HSLVDCI 制御インピーダンスドライバーの双方向終端テクニックを使用した回路図

の例を示します。 VREF で制御インピーダンスドライバーをサポートする DCI I/O 規格は、

HSLVDCI_15 と HSLVDCI_18 です。

電気的仕様は、 7 シリーズデータシートの LVDCI VOH および VOL を参照してください。


HR HP

N/A 可


図 1-45 : 双方向終端の HSLVDCI 制御インピーダンスドライバー

Z0

IOBHSLVDCI_15HSLVDCI_18

HSLVDCI_15HSLVDCI_18

ug471_c1_35_121610



IOB

VREF = VCCO/2

VREF = VCCO/2

+

–




UG471 (v1.4) 2014 年 5 月 13 日


HSTL (高速トランシーバーロジック)高速トランシーバーロジック (HSTL) 規格は、 JEDEC が規定する汎用高速バス規格 (JESD8-6) です。HSTL 規格には 4 つのバージョン (クラス) があります。高速メモリインターフェイスのクロッ

キングをサポートするために、この規格では差動バージョンも提供されています。7 シリーズ FPGAI/O では、差動バージョンを含め、HSTL (HP バンク ) の 1.2V バージョンについてはクラス I、1.5Vおよび 1.8V バージョンに対してはクラス I と II をサポートしています。差動バージョンには、差

動増幅入力バッファーおよびプッシュプル出力バッファーが必要です。 HP I/O バンクは DCI バー

ジョンにも対応しています。

HSTL_ I、 HSTL_ I_18

HSTL_I および HSTL_ I_18 は並列終端電圧 (VTT) として VCCO/2 を使用し、単方向のリンクで使

用されます。

HSTL_I_12

HSTL_I_12 は並列終端電圧 (VTT) として VCCO/2 を使用し、単方向のリンクで使用されます。

HSTL_ I_DCI、 HSTL_ I_DCI_18

HSTL_I_DCI および HSTL_I_DCI_18 では、 VCCO から電源供給されるオンチップ分割テブナン

終端を使用し、 VCCO/2 の等価並列終端電圧 (VTT) を生成します。これらは単方向のリンクで使用

されます。

HSTL_ II および HSTL_ II_18

HSTL_II および HSTL_II_18 は並列終端電圧 (VTT) として VCCO/2 を使用し、単方向のリンクで

使用されます。


HR HP

可可


HR HP

N/A 可


HR HP

N/A 可


HR HP

可可





HSTL_ II_DCI および HSTL_ II_DCI_18

HSTL_II_DCI および HSTL_II_DCI_18 では、VCCO から電源供給されるオンチップ分割テブナン

終端を使用し、 VCCO/2 の等価並列終端電圧を生成します。これらは双方向のリンクで使用されま

す。

HSTL_ II_T_DCI および HSTL_ II_T_DCI_18

HSTL_ II_T_DCI および HSTL_ II_T_DCI_18 では、ドライバーがトライステートの場合に VCCOから電源供給されるオンチップ分割テブナン終端を使用し、レシーバーに VCCO/2 の等価終端電圧

を生成します。ドライバーがトライステートでない場合、これらの 2 つの規格には終端はありませ

ん。

DIFF_HSTL_I および DIFF_HSTL_I_18

差動 HSTL クラス I は、相補シングルエンド HSTL_I タイプのドライバーと差動レシーバーをペア

で使用し、単方向のリンクで使用されます。

DIFF_HSTL_I_DCI および DIFF_HSTL_I_DCI_18

差動 HSTL クラス I は、オンチップ分割テブナン終端を含む、相補シングルエンド HSTL_I タイプ

のドライバーと差動レシーバーをペアで使用し、単方向のリンクで使用されます。

DIFF_HSTL_ II および DIFF_HSTL_II_18

差動 HSTL クラス II は、相補シングルエンド HSTL_II タイプのドライバーと差動レシーバーをペ

アで使用します。差動 HSTL クラス II は、双方向信号で使用されます。また、差動 HSTL は、メ

モリインターフェイスデザインで差動クロックおよび DQS 信号にも使用できます。


HR HP

N/A 可


HR HP

N/A 可


HR HP

可可


HR HP

N/A 可


HR HP

可可




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DIFF_HSTL_II_DCI および DIFF_HSTL_II_DCI_18

差動 HSTL クラス II は、オンチップ分割テブナン終端を含む、相補シングルエンド HSTL_II タイ

プのドライバーと差動レシーバーをペアで使用します。差動 HSTL クラス II は、双方向信号で使

用されます。また、差動 HSTL は、メモリインターフェイスデザインで差動クロックおよび DQS信号にも使用できます。

DIFF_HSTL_II_T_DCI および DIFF_HSTL_II_T_DCI_18

これらの規格は、 DIFF_HSTL_II_DCI および DIFF_HSTL_II_DCI_18 規格とほぼ同一ですが、ト

ライステートでない場合、これらの 2 つの規格には終端はありません。

HSTL クラス I (1.2V、 1.5V、 1.8V)図 1-46 に、 HSTL クラス I の 1.2V、 1.5V、 1.8V バージョンで終端テクニックを使用した回路の

例を示します。個々の回路では、すべてのドライバーとレシーバーが同じ電圧レベル (1.2V、 1.5V、

または 1.8V) でなければならず、異なる電圧間の互換性はありません。 HP I/O バンクのみが DCI規格に対応しています。


HR HP

N/A 可


HR HP

N/A 可






図 1-46 : HSTL クラス I (1.2V、 1.5V、 1.8V) 終端

Z0

IOB IOB

HSTL_IHSTL_I_12HSTL_I_18

HSTL_IHSTL_I_12HSTL_I_18

ug471_c1_36_021214

VTT = 0.75V for HSTL_I 0.6V for HSTL_I_12 0.9V for HSTL_I_18

RP = Z0 = 50Ω

Z0

IOB IOB

HSTL_I_DCIHSTL_I_DCI_18

HSTL_I_DCIHSTL_I_DCI_18

VCCO = 1.5V for HSTL_I_DCI 1.8V for HSTL_I_DCI_18

RVRN = 2Z0= 100Ω

RVRP = 2Z0= 100Ω

VREF = 0.75V for HSTL_I 0.6V for HSTL_I_12 0.9V for HSTL_I_18

+

–

VREF = 0.75V for HSTL_I_DCI 0.9V for HSTL_I_DCI_18

+

–

External Termination

DCI




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差動 HSTL クラス I図 1-47 に、差動 HSTL クラス I (1.5V または 1.8V) で単方向終端テクニックを使用した回路の例

を示します。個々の回路では、すべてのドライバーとレシーバーが同じ電圧レベル (1.5V または

1.8V) でなければならず、異なる電圧間の互換性はありません。


図 1-47 : 差動 HSTL クラス I (1.5V または 1.8V) の単方向終端

ug471_c1_37_011811

+

–


Z0

IOB IOB

DIFF_HSTL_IDIFF_HSTL_I_18



Z0

VTT = 0.75V for HSTL_I 0.9V for HSTL_I_18

VTT = 0.75V for HSTL_I 0.9V for HSTL_I_18

50Ω

50Ω





図 1-48 に、差動 HSTL クラス I (1.5V または 1.8V) で DCI 単方向終端テクニックを使用した回路

の例を示します。個々の回路では、すべてのドライバーとレシーバーが同じ電圧レベル (1.5V また

は 1.8V) でなければならず、異なる電圧間の互換性はありません。 HP I/O バンクのみが DCI 規格

に対応しています。


図 1-48 : 差動 HSTL クラス I (1.5V または 1.8V) の DCI 単方向終端

ug471_c1_38_021214

IOB

DIFF_HSTL_I_DCIDIFF_HSTL_I_DCI_18



VCCO = 1.5V for DIFF_HSTL_I_DCI 1.8V for DIFF_HSTL_I_DCI_18

VCCO = 1.5V for DIFF_HSTL_I_DCI 1.8V for DIFF_HSTL_I_DCI_18

RVRN = 2Z0= 100Ω

RVRP = 2Z0= 100Ω

+

–

DCI

RVRN = 2Z0= 100Ω

RVRP = 2Z0= 100Ω

IOB

Z0

Z0




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HSTL クラス II図 1-49 に、 HSTL クラス II (1.5V または 1.8V) で単方向終端テクニックを使用した回路の例を示

します。個々の回路では、すべてのドライバーとレシーバーが同じ電圧レベル (1.5V または 1.8V)でなければならず、異なる電圧間の互換性はありません。 HP I/O バンクのみが DCI 規格に対応し

ています。内部分割終点抵抗はドライバーがトライステート状態にあるかどうかにかかわらず、常

に接続されています。


図 1-49 : HSTL クラス II (1.5V または 1.8V) の単方向終端

Z0

IOB IOB

HSTL_IIHSTL_II_18

HSTL_IIHSTL_II_18

ug471_c1_39_021214

VTT = 0.75V for HSTL_II 0.9V for HSTL_II_18


RP = Z0 = 50ΩRP = Z0 = 50Ω

Z0

IOB IOB

HSTL_II_DCIHSTL_II_DCI_!8

HSTL_II_DCIHSTL_II_DCI_!8

VCCO = 1.5V for HSTL_II_DCI 1.8V for HSTL_II_DCI_18


RVRN = 2Z0= 100Ω

RVRP = 2Z0= 100Ω

VREF = 0.75V for HSTL_II0.9V for HSTL_II_18

VREF = 0.75V for HSTL_II_DCI0.9V for HSTL_II_DCI_18

+

–

+

–


DCI

RVRP = 2Z0= 100Ω

RVRN = 2Z0= 100Ω





図 1-50 に、 HSTL クラス II (1.5V または 1.8V) で双方向終端テクニックを使用した回路の例を示

します。個々の回路では、すべてのドライバーとレシーバーが同じ電圧レベル (1.5V または 1.8V)でなければならず、異なる電圧間の互換性はありません。 HP I/O バンクのみが DCI 規格に対応し

ています。内部分割終点抵抗はドライバーがトライステート状態にあるかどうかにかかわらず、常

に接続されています。


図 1-50 : HSTL クラス II (1.5V または 1.8V) の双方向終端

Z0

IOB IOBHSTL_IIHSTL_II_18

HSTL_IIHSTL_II_18

HSTL_II_DCIHSTL_II_DCI_18 HSTL_II_DCI

HSTL_II_DCI_18

ug471_c1_40_021214

RP = Z0 = 50ΩRP = Z0 = 50Ω

Z0

IOB IOB



RVRN = 2Z0= 100Ω

RVRP = 2Z0= 100Ω

+

–

+

–


DCI

RVRP = 2Z0= 100Ω

RVRN = 2Z0= 100Ω










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差動 HSTL クラス II図 1-51 に、差動 HSTL クラス II (1.5V または 1.8V) で単方向終端テクニックを使用した回路の例




図 1-51 : 差動 HSTL クラス II (1.5V または 1.8V) の単方向終端

ug471_c1_41_011811

+

–


Z0

IOBIOB

DIFF_HSTL_IIDIFF_HSTL_II_18



Z0

50Ω

VTT = 0.75V for DIFF_HSTL_II0.9V for DIFF_HSTL_II_18




50Ω

50Ω 50Ω





図 1-52 に、差動 HSTL クラス II (1.5V または 1.8V) で DCI 単方向終端テクニックを使用した回路



に対応しています。 HP I/O バンクのみが DCI 規格に対応しています。内部分割終点抵抗はドライ

バーがトライステート状態にあるかどうかにかかわらず、常に接続されています。


図 1-52 : 差動 HSTL クラス II (1.5V または 1.8V) の DCI 単方向終端

ug471_c1_42_021214

IOB

DIFF_HSTL_II_DCIDIFF_HSTL_II_DCI_18



VCCO = 1.5V for DIFF_HSTL_II_DCI1.8V for DIFF_HSTL_II_DCI_18




RVRN = 2Z0= 100Ω

RVRP = 2Z0= 100Ω

+

–

DCI

RVRN = 2Z0= 100Ω

RVRP = 2Z0= 100Ω

IOB

RVRP = 2Z0= 100Ω

RVRN = 2Z0= 100Ω

RVRP = 2Z0= 100Ω

RVRN = 2Z0= 100Ω

Z0

Z0




UG471 (v1.4) 2014 年 5 月 13 日


図 1-53 に、差動 HSTL クラス II (1.5V または 1.8V) で双方向終端テクニックを使用した回路の例




図 1-53 : 差動 HSTL クラス II (1.5V または 1.8V) の双方向終端

Z0

IOB IOB







+

–


50Ω

ug471_c1_43_011811

Z0

+

–

50ϖ





50Ω

50Ω





図 1-54 に、差動 HSTL クラス II (1.5V または 1.8V) で双方向 DCI 終端テクニックを使用した回路



に対応しています。内部分割終点抵抗はドライバーがトライステート状態にあるかどうかにかかわ

らず、常に接続されています。


図 1-54 : 差動 HSTL クラス II (1.5V または 1.8V) の DCI 双方向終端

Z0

IOB IOB







VCCO = 1.5V for DIFF_HSTL_II_DCIVCCO = 1.8Vfor DIFF_HSTL_II_DCI_18




RVRN = 2Z0= 100Ω

RVRP = 2Z0= 100Ω

+

–

DCI

RVRP = 2Z0= 100Ω

RVRN = 2Z0= 100Ω

ug471_c1_44_021214

Z0

RVRN = 2Z0= 100Ω

RVRP = 2Z0= 100Ω

+

–

RVRP = 2Z0= 100Ω

RVRN = 2Z0= 100Ω

+




UG471 (v1.4) 2014 年 5 月 13 日


HSTL_II_T_DCI (1.5V または 1.8V) 分割テブナン終端 (トライステート )図 1-55 に、 HSTL_II_T_DCI (1.5V) および HSTL_II_T_DCI_18 (1.8V) でオンチップ分割テブナ

ン終端テクニックを使用した回路の例を示します。このような双方向では、トライステートの場合、

終端はドライバー側ではなくレシーバー側に付きます。個々の回路では、すべてのドライバーとレ

シーバーが同じ電圧レベル (1.5V または 1.8V) でなければならず、異なる電圧間の互換性はありま

せん。 HP I/O バンクのみ T_DCI 規格に対応しています。内部分割終端抵抗はドライバーがトライ

ステート状態の場合だけ接続されます。


図 1-55 : HSTL_II_T_DCI (1.5V) および HSTL_II_T_DCI_18 (1.8V) 分割テブナン終端 (トライステート )

ug471_c1_45_021214

Z0

IOB IOB

1

0

HSTL_II_T_DCIHSTL_II_T_DCI_18

HSTL_II_T_DCIHSTL_II_T_DCI_18

VCCO = 1.5V for HSTL_II_T_DCI 1.8V for HSTL_II_T_DCI_18

RVRN = 2Z0= 100Ω

RVRP = 2Z0= 100Ω

VREF = 0.75V for HSTL_II_T_DCI0.9V for HSTL_II_T_DCI_18

VREF = 0.75V for HSTL_II_T_DCI0.9V for HSTL_II_T_DCI_18

+

–

DCINot 3-stated

(T pin logic Low)3-stated(T pin logic High)





図 1-56 に、差動 HSTL クラス II (1.5V または 1.8V) でオンチップ分割テブナン終端テクニックを

使用した回路の例を示します。個々の回路では、すべてのドライバーとレシーバーが同じ電圧レベ

ル (1.5V または 1.8V) でなければならず、異なる電圧間の互換性はありません。 HP I/O バンクの

み T_DCI 規格に対応しています。内部分割終端抵抗はドライバーがトライステート状態の場合だ

け接続されます。


図 1-56 : 分割テブナン終端による差動 HSTL クラス II (1.5V または 1.8V) DCI (トライステート )

Z0

IOB

0

0 1

1

IOB

DIFF_HSTL_II_DCI_TDIFF_HSTL_II_DCI_T_18



DIFF_HSTL_II_DCIDIFF_HSTL_II_DCI_T_18

DIFF_HSTL_II_DCIDIFF_HSTL_II_DCI_T_18


VCCO = 1.5V for DIFF_HSTL_II_DCI_TVCCO = 1.8V for DIFF_HSTL_II_DCI_T_18

VCCO = 1.5V for DIFF_HSTL_II_DCI_TVCCO = 1.8Vfor DIFF_HSTL_II_DCI_T_18

RVRN = 2Z0= 100Ω

RVRP = 2Z0= 100Ω

+

–

DCI 3-stated (T pin logic High)Not 3-stated (T pin logic Low)

ug471_c1_46_021214

Z0

RVRN = 2Z0= 100Ω

RVRP = 2Z0= 100Ω

+

–




UG471 (v1.4) 2014 年 5 月 13 日


SSTL (スタブ直列終端ロジック)SSTL (スタブ直列終端ロジック ) の 1.8V (SSTL18)、 1.5V (SSTL15)、 1.35V (SSTL135) は、汎用

メモリバスに使用される I/O 規格です。

このセクションでは終端テクニックの例を紹介していますが、特定のメモリインターフェイスに対

する適の終端方式は、使用するメモリデバイス、ボードレイアウト、伝送ラインインピーダン

スを含む実際の PCB トポロジにおけるシグナルインテグリティ解析に基づいて判断します。ザイ

リンクスでは、すべての I/O 規格に対して、 IBIS モデルファイルおよび暗号化された HSPICE モデルファイルの両方を提供しています。7 シリーズ FPGA は、シングルエンドおよび差動信号両方

の SSTL 規格をサポートしています。差動バージョンでは、完全な差動増幅入力バッファーと相補

プッシュプル出力バッファーを使用します。 HP I/O バンクにインプリメントするメモリインター

フェイスには、これらの規格のトライステート DCI (T_DCI) バージョンを使用することを推奨し

ます。 HR I/O バンクにインプリメントするインターフェイスには、 IN_TERM (未調整の内部終端)属性の使用を推奨します。

7 シリーズ FPGA では、 HSTL、 SSTL、 HSUL、 MOBILE_DDR などメモリインターフェイスに

関連する I/O 規格すべてに対して、出力バッファーのスルーレートを指定できるオプションが新た

に導入されました。これは、ザイリンクスの LVCMOS や LVTTL I/O 規格と同様であり、低速お

よび高速両方のスルーレートオプションが指定可能です。デフォルト設定は低速ですが、ほとん

どの高周波数インターフェイスでは高速のスルーレートオプションを推奨します。ただし、どち

らが適かはシグナルインテグリティ分析に基づいて判断してください。

SSTL18 は JEDEC 規格の JESD8-15 によって規定され、 DDR2 SDRAM メモリインターフェイス

で使用されます。クラス I ドライバーは単方向トポロジのみ使用できます (双方向には対応していな

い)。クラス II ドライバーは双方向および単方向の両方の信号に使用できます。一部のトポロジ (短距離のポイントツーポイントインターフェイスなど) では、クラス I ドライバーによってオーバー

シュートの低減やシグナルインテグリティのさらなる向上が可能です。

SSTL18 クラス I およびクラス II は HP と HR I/O バンク両方で使用可能です。また、 HP バンク

では内部並列分割終端抵抗を調整する DCI および T_DCI のオプションがあります。 T_DCI オプ

ションは双方向信号 (入力または出力専用以外) にのみ使用できます。 HR バンクには、未調整の内

部並列分割終端抵抗用に IN_TERM オプションがあります。新しいデザインに適の駆動および終

端方式は、詳細なシグナルインテグリティ分析によって判断しますが、まず次のことを考慮してく

ださい。

• HP I/O バンク : 7 シリーズ FPGA の双方向ピン (DQ および DQS) には SSTL18_II_T_DCI、単方向ピン (その他のピンすべて) には SSTL18_II を割り当てます。メモリデバイスでは双方

向信号にオンダイ終端 (ODT) を使用し、単方向信号には VTT = VCCO/2 への外部並列終端抵

抗を使用します。

• HR I/O バンク : 7 シリーズ FPGA の双方向 (DQ/DQS) および単方向 (その他のピンすべて) 信号の両方に SSTL18_II を割り当てます。メモリデバイスでは双方向信号に ODT を使用し、単

方向信号には VTT = VCCO/2 への外部並列終端抵抗を使用します。

SSTL15 は、JEDEC 規格の JESD79-3E で大まかに定義されている (名称は未定義)、DDR3 SDRAMメモリインターフェイス向けの規格です。この規格では、HP と HR の両 I/O バンクでフル駆動能

力のドライバー (SSTL15) を使用できます。さらに HR I/O バンク向けには、それより駆動力の小

さいドライバーもあり、規格名に R を付けて区別します (SSTL15_R)。いずれのドライバーも双方

向と単方向の両方の信号に対応しています。一部のトポロジ (短距離のポイントツーポイントイン

ターフェイスなど) では、低駆動能力のドライバーによってオーバーシュートの低減やシグナルインテグリティのさらなる向上が可能です。HP I/O バンクでは内部並列分割終端抵抗を調整する DCIおよび T_DCI のオプションがあります。 DCI オプションは双方向信号 (入力または出力専用) には

使用できず、 T_DCI オプションは双方向信号 (入力または出力専用以外) にのみ使用できます。 HR





バンクには、未調整の内部並列分割終端抵抗用に IN_TERM オプションがあります。新しいデザイ

ンに適の駆動および終端方式は、詳細なシグナルインテグリティ分析によって判断しますが、ま

ず次のことを考慮してください。

• HP I/O バンク : 7 シリーズ FPGA の双方向ピン (DQ および DQS) には SSTL15_T_DCI、単

方向ピン (その他のピンすべて) には SSTL15 を割り当てます。メモリデバイスでは双方向信

号に ODT を使用し、単方向信号には VTT = VCCO/2 への外部並列終端抵抗を使用します。

• HR I/O バンク : 7 シリーズ FPGA の双方向 (DQ/DQS) および単方向 (その他のピンすべて) 信号の両方に SSTL15 を割り当てます。双方向ピンには IN_TERM (内部終端) を併用します。メ

モリデバイスでは双方向信号に ODT を使用し、単方向信号には VTT = VCCO/2 への外部並列

終端抵抗を使用します。

SSTL135 は、 JEDEC 規格の JESD79-3-1 で大まかに定義されている (名称は未定義)、 DDR3LSDRAM メモリインターフェイス向けの規格です。この規格では、 HP と HR の両 I/O バンクでフ

ル駆動能力のドライバー (SSTL135) を使用できます。この規格では、 HP と HR の両 I/O バンク

でフル駆動能力のドライバー (SSTL15) を使用できます。さらに HR I/O バンク向けには、それよ

り駆動能力の小さいドライバーもあり、規格名に R を付けて区別します (SSTL135_R)。いずれの

ドライバーも双方向と単方向の両方の信号に対応しています。一部のトポロジ (短距離のポイント

ツーポイントインターフェイスなど) では、低駆動能力のドライバーによってオーバーシュートの

低減やシグナルインテグリティのさらなる向上が可能です。

HP I/O バンクでは内部並列分割終端抵抗を調整する DCI および T_DCI のオプションがあります。

DCI オプションは双方向信号 (入力または出力専用) には使用できず、 T_DCI オプションは双方向

信号 (入力または出力専用以外) にのみ使用できます。 HR バンクには、未調整の内部並列分割終端

抵抗用に IN_TERM オプションがあります。新しいデザインに適の駆動および終端方式は、詳細

なシグナルインテグリティ分析によって判断しますが、まず次のことを考慮してください。

• HP I/O バンク : 7 シリーズ FPGA の双方向ピン (DQ および DQS) には SSTL135_T_DCI、単

方向ピン (その他のピンすべて) には SSTL135 を割り当てます。メモリデバイスでは双方向信

号に ODT を使用し、単方向信号には VTT = VCCO/2 への外部並列終端抵抗を使用します。

• HR I/O バンク : 7 シリーズ FPGA の双方向 (DQ/DQS) および単方向 (その他のピンすべて) 信号の両方に SSTL135 を割り当てます。メモリデバイスでは双方向信号に ODT を使用し、単

方向信号には VTT = VCCO/2 への外部並列終端抵抗を使用します。

SSTL12 は Micron 社の次世代 RLDRAM3 メモリをサポートします。これは HP I/O バンクでのみ

使用可能な規格です。内部分割終端抵抗の調整によってシグナルインテグリティを向上する DCIおよび T_DCI の両オプションを選択できます。DCI オプションは双方向信号 (入力または出力専用

) には使用できず、 T_DCI オプションは双方向信号 (入力または出力専用以外) にのみ使用できま

す。新しいデザインに適の駆動および終端方式は、詳細なシグナルインテグリティ分析によって

判断しますが、まず次のことを考慮してください。

• 7 シリーズ FPGA の双方向ピン (DQ と DQS) には SSTL12_T_DCI を割り当てます。

• 単方向ピン (その他のピンすべて) には SSTL12 を割り当てます。

• メモリデバイスが ODT を搭載している場合は双方向信号にこれを使用し、 ODT を使用でき

ない場合は VTT = VCCO/2 への外部並列終端抵抗を使用します。

SSTL15_R、 SSTL135_R、 DIFF_SSTL15_R、 DIFF_SSTL135_R


HR HP

可 N/A




UG471 (v1.4) 2014 年 5 月 13 日


低駆動力の R 規格は標準ドライバー向けのバージョンです。これらは、短距離のポイントツーポイ

ントボードトポロジには、フル駆動ドライバーより適している場合があります。 VTT = (VCCO/2)への並列終端抵抗 (通常 50Ω) は、通常すべてのレシーバー近くのボードに配置します。差動バージョ

ン (DIFF_) では、出力に相補シングルエンドドライバー、入力に差動レシーバーを使用します。

SSTL18_I、 DIFF_SSTL18_I

単方向信号 (入力または出力) でのみ使用可能な規格です。短距離のポイントツーポイントのボー

ドトポロジにはクラス I ドライバーが適している場合があります。 VTT = (VCCO/2) への並列終端

抵抗 (通常 50Ω) は、通常すべてのレシーバー近くのボードに配置します。差動バージョン (DIFF_)では、出力に相補シングルエンドドライバー、入力に差動レシーバーを使用します。

SSTL18_I_DCI、 DIFF_SSTL18_I_DCI

単方向信号 (入力または出力) でのみ使用可能な規格です。短距離のポイントツーポイントのボー

ドトポロジにはクラス I ドライバーが適している場合があります。DCI では、常時接続された内部

並列分割終端抵抗を調整します (レシーバー )。プルアップおよびプルダウン抵抗の値は、いずれも

VRN/VRP ピンで計測される抵抗を反映したものとし、中間レベル VCCO/2 へのテブナン等価抵抗

を作成します。差動バージョン (DIFF_) では、出力に相補シングルエンドドライバー、入力に差動

レシーバーを使用します。

SSTL18_II、 SSTL15、 SSTL135、 DIFF_SSTL18_II、 DIFF_SSTL15、DIFF_SSTL135

VTT = (VCCO/2) への並列終端抵抗 (通常 50Ω) は、通常すべてのレシーバー近くのボードに配置し

ます。差動バージョン (DIFF_) では、出力に相補シングルエンドドライバー、入力に差動レシー

バーを使用します。

注記 : 一部の DDR3 アプリケーションでは、並列終端抵抗により低い抵抗値を使用できます。詳細

は、『Zynq-7000 All Programmable SoC および 7 シリーズデバイスメモリインターフェイスソリューションユーザーガイド』 (UG586) を参照してください。

SSTL18_II_DCI、 SSTL_15_DCI、 SSTL135_DCI、 DIFF_SSTL18_II_DCI、DIFF_SSTL_15_DCI、 DIFF_ SSTL135_DCI


HR HP

可可


HR HP

N/A 可


HR HP

可可


HR HP

N/A 可






DCI 規格では、常時接続された内部並列分割終端抵抗を調整します (レシーバー )。プルアップおよ

びプルダウン抵抗の値は、いずれも VRN/VRP ピンで計測される抵抗を反映したものとし、中間レ

ベル VCCO/2 へのテブナン等価抵抗を作成します。差動バージョン (DIFF_) では、出力に相補シン

グルエンドドライバー、入力に差動レシーバーを使用します。

SSTL18_II_T_DCI、 SSTL15_T_DCI、 SSTL135_T_DCI、DIFF_SSTL18_II_T_DCI、 DIFF_SSTL15_T_DCI、 DIFF_ SSTL135_T_DCI

双方向信号 (入力および出力) でのみ使用可能な規格です。 T_DCI 規格では、出力バッファーのト

ライステート制御が有効な場合にのみ接続される内部並列分割終端抵抗を調整します。出力バッ

ファーが駆動している間は終端が無効になります。プルアップおよびプルダウン抵抗の値は、いず

れも VRN/VRP ピンで計測される抵抗を反映したものとし、中間レベル VCCO/2 へのテブナン等価

抵抗を作成します。差動バージョン (DIFF_) では、出力に相補シングルエンドドライバー、入力に

差動レシーバーを使用します。

SSTL12、 SSTL12_DCI、 SSTL12_T_DCI、 DIFF_SSTL12、DIFF_SSTL12_DCI、 DIFF_SSTL12_T_DCI

DCI では、レシーバーで常時接続された内部並列分割終端抵抗を調整します。DCI バージョンは単

方向信号 (入力または出力) のみで使用可能な規格です。 T_DCI バージョンでは出力バッファーの

トライステート制御が有効な場合にのみ抵抗が接続されます。出力バッファーが駆動している間は

終端が無効になります。 T_DCI バージョンは双方向信号 (入力および出力) のみで使用可能な規格

です。プルアップおよびプルダウン抵抗の値は、いずれも VRN/VRP ピンで計測される抵抗を反映

したものとし、中間レベル VCCO/2 へのテブナン等価抵抗を作成します。差動バージョン (DIFF_)では、出力に相補シングルエンドドライバー、入力に差動レシーバーを使用します。

SSTL18、 SSTL15、 SSTL135、 SSTL12図 1-57 に、 SSTL18、 SSTL15、 SSTL135、 SSTL12 で単方向終端テクニックを使用した回路の例

を示します。個々の回路では、すべてのドライバーとレシーバーが同じ電圧レベル (1.8V、 1.5V、

1.35V、 1.2V) でなければならず、異なる電圧間の互換性はありません。図 1-57 において、

SSTL18_II_DCI のみ出力ピンに内部分割終端抵抗が接続されています。


HR HP

N/A 可


HR HP

N/A 可




UG471 (v1.4) 2014 年 5 月 13 日



図 1-57 : SSTL18、 SSTL15、 SSTL135、 SSTL12 単方向終端

Z0

IOB IOB

SSTL18_(I/II)SSTL15(_R)SSTL135(_R)SSTL12

SSTL18_(I/II)SSTL15(_R)SSTL135(_R)SSTL12

ug471_c1_47_021214

VTT =0.9V for SSTL18_(I/II)0.75V for SSTL15(_R)0.675V for SSTL135(_R)0.6V for SSTL12

RP = Z0 = 50Ω

Z0

IOB IOB

SSTL18_(I/II)_DCISSTL15_DCISSTL135_DCISSTL12_DCI

SSTL18_(I/II)_DCISSTL15_DCISSTL135_DCISSTL12_DCI

VCCO = 1.8V for SSTL18_(I/II)_DCI1.5V for SSTL15_DCI1.35V for SSTL135_DCI1.2V for SSTL12_DCI

VCCO = 1.8V for SSTL18_II_DCI

RVRN = 2Z0= 100Ω

RVRP = 2Z0= 100Ω

VREF =0.9V for SSTL18_(I/II)0.75V for SSTL15(_R)0.675V for SSTL135(_R)0.6V for SSTL12

VREF =

0.9V for SSTL18_(I/II)_DCI0.75V for SSTL15_DCI0.675V for SSTL135_DCI0.6V for SSTL12_DCI

+

–

+

–


DCI

RVRP = 2Z0= 100Ω

RVRN = 2Z0= 100Ω

VTT =0.9V for SSTL18_II

RP = Z0 = 50Ω





図 1-58 に、 SSTL18、 SSTL15、 SSTL135、 SSTL12 で双方向終端テクニックを使用した回路の例

を示します。個々の回路では、すべてのドライバーとレシーバーが同じ電圧レベル (1.8V、 1.5V、

1.35V、 1.2V) でなければならず、異なる電圧間の互換性はありません。 SSTL18 クラス I は双方向

信号には使用できません。また、 SSTL18_II_DCI は、双方向信号に使用可能な唯一の DCI 規格で

す。 SSTL18_I、 SSTL15、 SSTL135、 SSTL12 の DCI バージョンは単方向信号のみに適用可能で

す。 DCI 終端の SSTL15、 SSTL135、 SSTL12 の双方向信号には T_DCI 規格を使用してください。

SSTL18_II_DCI の内部分割終端抵抗はドライバーがトライステート状態にあるかどうかにかかわ

らず、常に接続されています。


図 1-58 : SSTL18、 SSTL15、 SSTL135、 SSTL12 双方向終端

Z0

IOB SSTL18_IISSTL15(_R)SSTL135(_R)SSTL12

SSTL18_IISSTL15(_R)SSTL135(_R)SSTL12

ug471_c1_48_021214

VTT =0.9V for SSTL18_II0.75V for SSTL15(_R)0.675V for SSTL135(_R)0.6V for SSTL12

VTT =0.9V for SSTL18_II0.75V for SSTL15(_R)0.675V for SSTL135(_R)0.6V for SSTL12

RP = Z0 = 50ΩRP = Z0 = 50Ω

Z0

IOB IOB

SSTL18_II_DCISSTL18_II_DCI

VCCO = 1.8V

RVRN = 2Z0= 100Ω

RVRP = 2Z0= 100Ω

VREF = 0.9V for SSTL18_II0.75V for SSTL15(_R)0.675V for SSTL135(_R)0.6V for SSTL12

VREF = 0.9V for SSTL18_II0.75V for SSTL15(_R)0.675V for SSTL135(_R)0.6V for SSTL12

+

–

VREF = 0.9V

+

–


DCI

VCCO = 1.8V

RVRP = 2Z0= 100Ω

RVRN = 2Z0= 100Ω

IOB

VREF = 0.9V




UG471 (v1.4) 2014 年 5 月 13 日


差動 SSTL18、 SSTL15、 SSTL135、 SSTL12図 1-59 に、差動 SSTL18、 SSTL15、 SSTL135、 SSTL12 で単方向終端テクニックを使用した回路

の例を示します。個々の回路では、すべてのドライバーとレシーバーが同じ電圧レベル (1.8V、1.5V、

1.35V、 1.2V) でなければならず、異なる電圧間の互換性はありません。


図 1-59 : 差動 SSTL18、 SSTL15、 SSTL135、 SSTL12 単方向終端

UG471_c1_49_042913

+

–


Z0

IOB

IOB

DIFF_SSTL18_(I/II)DIFF_SSTL15(_R)DIFF_SSTL135(_R)DIFF_SSTL12



Z0

50Ω

50Ω

VTT = 0.9V for DIFF_SSTL18_(I/II)0.75V for DIFF_SSTL15(_R)0.675V for DIFF_SSTL135(_R)0.6V for DIFF_SSTL12

VTT = 0.9V for DIFF_SSTL18_(I/II)0.75V for DIFF_SSTL15(_R)0.675V for DIFF_SSTL135(_R)0.6V for DIFF_SSTL12

VTT = 0.9V for DIFF_SSTL18_II

VTT = 0.9V for DIFF_SSTL18_II

50Ω

50Ω





図 1-60 に、差動 SSTL18、 SSTL15、 SSTL135、 SSTL12 で DCI 単方向終端テクニックを使用し

た回路の例を示します。個々の回路では、すべてのドライバーとレシーバーが同じ電圧レベル

(1.8V、 1.5V、 1.35V、 1.2V) でなければならず、異なる電圧間の互換性はありません。図 1-60 において、 SSTL18_II_DCI のみ出力ピンに内部分割終端抵抗が接続されています。


図 1-60 : 差動 SSTL18、 SSTL15、 SSTL135、 SSTL12 DCI 単方向終端

ug471_c1_50_021214

IOB

DIFF_SSTL18_(I/II)_DCIDIFF_SSTL15_DCIDIFF_SSTL135_DCIDIFF_SSTL12_DCI



RVRN = 2Z0= 100Ω

RVRP = 2Z0= 100Ω

+

–

DCI

RVRN = 2Z0= 100Ω

RVRP = 2Z0= 100Ω

IOB

RVRP = 2Z0= 100Ω

RVRN = 2Z0= 100Ω

RVRP = 2Z0= 100Ω

RVRN = 2Z0= 100Ω

Z0

Z0

VCCO = 1.8V for DIFF_SSTL18_(I/II)_DCI1.5V for DIFF_SSTL15_DCI1.35V for DIFF_SSTL135_DCI1.2V for DIFF_SSTL12_DCI

VCCO = 1.8V for DIFF_SSTL18_II_DCI

VCCO = 1.8V for DIFF_SSTL18_(I/II)_DCI1.5V for DIFF_SSTL15_DCI1.35V for DIFF_SSTL135_DCI1.2V for DIFF_SSTL12_DCIVCCO =

1.8V for DIFF_SSTL18_II_DCI




UG471 (v1.4) 2014 年 5 月 13 日


図 1-61 に、差動 SSTL18、 SSTL15、 SSTL135、 SSTL12 で双方向終端テクニックを使用した回路

の例を示します。個々の回路では、すべてのドライバーとレシーバーが同じ電圧レベル (1.8V、1.5V、

1.35V、 1.2V) でなければならず、異なる電圧間の互換性はありません。差動 SSTL18 クラス I は双方向信号には使用できません。


図 1-61 : 差動 SSTL18、 SSTL15、 SSTL135、 SSTL12 双方向終端

Z0

IOB IOB DIFF_SSTL18_IIDIFF_SSTL15(_R)DIFF_SSTL135(_R)DIFF_SSTL12

DIFF_SSTL18_IIDIFF_SSTL15(_R)DIFF_SSTL135(_R)DIFF_SSTL12





+

–


50Ω

VTT = 0.9V for DIFF_SSTL18_II0.75V for DIFF_SSTL15(_R)0.675V for DIFF_SSTL135(_R)0.6V for DIFF_SSTL12




50Ω

ug471_c1_51_011811

Z0

+

–

50Ω50Ω





図 1-62 に、差動 SSTL18 で双方向 DCI 終端テクニックを使用した回路の例を示します。

DIFF_SSTL18_II_DCI は、双方向信号に使用可能な唯一の DCI 規格です。 DIFF_SSTL18_I、DIFF_SSTL15、 DIFF_SSTL135、 DIFF_SSTL12 の DCI バージョンは単方向信号にのみ適用でき

ます。 DCI 終端の DIFF_SSTL15、 DIFF_SSTL135、 DIFF_SSTL12 の双方向信号には T_DCI 規格を使用してください。


図 1-62 : 差動 SSTL18 クラス II の DCI 双方向終端

Z0

IOB IOB

DIFF_SSTL18_II_DCI DIFF_SSTL18_II_DCI

VCCO = 1.8V

RVRN = 2Z0= 100Ω

RVRP = 2Z0= 100Ω

+

–

DCI

VCCO = 1.8V

RVRP = 2Z0= 100Ω

RVRN = 2Z0= 100Ω

DIFF_SSTL18_II_DCI

ug471_c1_52_021214

Z0

DIFF_SSTL18_II_DCI

DIFF_SSTL18_II_DCI DIFF_SSTL18_II_DCIVCCO = 1.8V

RVRN = 2Z0= 100Ω

RVRP = 2Z0= 100Ω

+

–

VCCO = 1.8V

RVRP = 2Z0= 100Ω

RVRN = 2Z0= 100Ω




UG471 (v1.4) 2014 年 5 月 13 日


SSTL18、 SSTL15、 SSTL135、 SSTL12 (T_DCI) 終端

図 1-63 に、 SSTL18、 SSTL15、 SSTL135、 SSTL12 (T_DCI) でオンチップ分割テブナン終端テク

ニックを使用した回路の例を示します。この双方向 I/O 規格では、トライステート状態になると、

内部分割終端がドライバー側ではなくレシーバー側で有効になります。

HSUL_12 (高速非終端ロジック)HSUL_12 は LPDDR2 メモリバス向けの規格で、 JEDEC 規格の JESD8-22 で規定されています。

7 シリーズ FPGA では、シングルエンド信号および差動出力の両方でこの規格をサポートしていま

す。 SSTL と同様、この規格には、差動増幅入力バッファーおよびプッシュプル出力バッファーが

必要です。

HSUL_12、 DIFF_HSUL_12

差動バージョン (DIFF_) では、出力に相補シングルエンドドライバー、入力に差動レシーバーを使

用します。


図 1-63 : SSTL18、 SSTL15、 SSTL135、 SSTL12 (T_DCI) 終端

ug471_c1_53_021214

Z0

IOB IOB

1

0

SSTL18_II_T_DCISSTL15_T_DCISSTL135_T_DCISSTL12_T_DCI

SSTL18_II_T_DCISSTL15_T_DCISSTL135_T_DCISSTL12_T_DCI

VCCO =1.8V for SSTL18_II_T_DCI1.5V for SSTL15_T_DCI1.35V for SSTL135_T_DCI1.2V for SSTL12_T_DCI

RVRN = 2Z0= 100Ω

RVRP = 2Z0= 100Ω

VREF = 0.9V for SSTL18_II_T_DCI0.75V for SSTL15_T_DCI0.675V for SSTL135_T_DCI0.6V for SSTL12_T_DCIVREF =

0.9V for SSTL18_II_T_DCI0.75V for SSTL15_T_DCI0.675V for SSTL135_T_DCI0.6V for SSTL12_T_DCI

+

–

DCI Not 3-stated (T pin logic Low) 3-stated (T pin logic High)


HR HP

可可





HSUL_DCI_12、 DIFF_HSUL_12_DCI

DCI は、出力インピーダンスが VRP および VRN ピンの基準抵抗に整合するように出力ドライバー

のインピーダンスを調整します。ドライバーまたはレシーバーのいずれにも分割終端抵抗は接続さ

れません。差動バージョン (DIFF_) では、出力に相補シングルエンドドライバー、入力に差動レ

シーバーを使用します。

HSUL_12

図 1-64 に、 HSUL_12 で単方向ボードトポロジ (終端なし) を使用した回路の例を示します。 DCIバージョンに対応しているのは HP I/O バンクのみです。


HR HP

N/A 可


図 1-64 : 単方向信号の HSUL_12

Z0

IOB IOB

HSUL_12HSUL_12

ug471_c1_54_011811

Z0

IOB IOB

HSUL_12_DCIHSUL_12_DCI

VREF = 0.60V

+

–

VREF = 0.60V

+

–

Example Board Topology

DCI

R0 = 50Ω




UG471 (v1.4) 2014 年 5 月 13 日


図 1-65 に、 HSUL_12 で双方向ボードトポロジ (終端なし) を使用した回路の例を示します。 DCIバージョンに対応しているのは HP I/O バンクのみです。

差動 HSUL_12図 1-66 に、単方向信号の差動 HSUL_12 でボードトポロジ (終端なし ) を使用した回路の例を示し

ます。


図 1-65 : 双方向信号の HSUL_12

Z0

IOB

HSUL_12

ug471_c1_55_011811

Z0

IOB IOB

HSUL_12_DCIHSUL_12_DCI

VREF = 0.60V

+

–

VREF = 0.60V

+

–


DCI

IOB

HSUL_12

R0 = 50Ω

VREF = 0.60V

VREF = 0.60V

R0 = 50Ω


図 1-66 : 単方向信号の差動 HSUL_12

ug471_c1_56_011811

+

–


Z0

IOB IOB

DIFF_HSUL_2

DIFF_HSUL_2

Z0

DIFF_HSUL_2





図 1-67 に、単方向 DCI 信号の差動 HSUL_12 でボードトポロジ (終端なし ) を使用した回路の例

を示します。

図 1-68 に、双方向信号の差動 HSUL_12 でボードトポロジ (終端なし ) を使用した回路の例を示し

ます。


図 1-67 : 単方向 DCI 信号の差動 HSUL_12

ug471_c1_57_0111811

IOB

DIFF_HSUL_12_DCI

DIFF_HSUL_12_DCI

+

–

DCI

DIFF_HSUL_12_DCI

IOB

Z0

Z0

R0 = 50Ω

R0 = 50Ω


図 1-68 : 双方向信号の差動 HSUL_12

Z0

IOB IOB

DIFF_HSUL_12 DIFF_HSUL_12

+

–


DIFF_HSUL_12

ug471_c1_58_011811

Z0

DIFF_HSUL_12

DIFF_HSUL_12 DIFF_HSUL_12

+

–




UG471 (v1.4) 2014 年 5 月 13 日


図 1-69 に、双方向 DCI 信号の差動 HSUL_12 でボードトポロジ (終端なし ) を使用した回路の例

を示します。

MOBILE_DDR (低消費電力 DDR)

LPDDR およびモバイル DDR メモリバス向けの規格で、 JEDEC I/O 規格の JESD209A で規定さ

れています。 VREF および VTT 電源を不要とする 1.8V のシングルエンド I/O 規格です。 7 シリー

ズ FPGA では、シングルエンド信号および差動出力の両方でこの規格をサポートしています。差動

出力は CK/CK# ピンを駆動します。

差動バージョン (DIFF_) では、出力に相補シングルエンドドライバー、入力に差動レシーバーを使

用します。

メモリインターフェイスの IOSTANDARD 属性およびその他のサポートされる属性

表 1-40 に、7 シリーズ FPGA で使用可能なシングルエンド HSTL、SSTL、HSUL、MOBILE_DDRI/O 規格とサポートされる属性を示します。

表 1-41 に、 7 シリーズ FPGA で使用可能な差動 HSTL、 SSTL、 HSUL、 MOBILE_DDR I/O 規格

とサポートされる属性を示します。

表 1-42 には、 7 シリーズ FPGA のシングルエンドおよび差動 HSTL、 SSTL、 HSUL、MOBILE_DDR I/O 規格のスルーレート属性 (SLEW) をまとめました。


図 1-69 : 双方向 DCI 信号の差動 HSUL_12

Z0

IOB IOBDIFF_HSUL_12_DCI DIFF_HSUL_12_DCI

+

–

DCI

DIFF_HSUL_12_DCI

ug471_c1_59_011811

Z0

DIFF_HSUL_12_DCI

DIFF_HSUL_12_DCI DIFF_HSUL_12_DCI

+

–

R0 = 50Ω

R0 = 50Ω

R0 = 50Ω

R0 = 50Ω


HR HP

可 N/A





表 1-40 : シングルエンド HSTL、 SSTL、 HSUL、 MOBILE_DDR I/O 規格の IOSTANDARD 属性

属性

プリミティブ

IBUF、 IBUFG、 OBUF、 OBUFT IOBUF

HP I/O バンク HR I/O バンク HP I/O バンク HR I/O バンク

IOSTANDARD

HSTL_I HSTL_I N/A N/A

HSTL_I_12 N/A N/A N/A

HSTL_I_18 HSTL_I_18 N/A N/A

HSTL_I_DCI N/A N/A N/A

HSTL_I_DCI_18 N/A N/A N/A

HSTL_II HSTL_II HSTL_II HSTL_II

HSTL_II_18 HSTL_II_18 HSTL_II_18 HSTL_II_18

HSTL_II_DCI N/A HSTL_II_DCI N/A

HSTL_II_DCI_18 N/A HSTL_II_DCI_18 N/A

N/A N/A HSTL_II_T_DCI N/A

N/A N/A HSTL_II_T_DCI_18 N/A

SSTL12 N/A SSTL12 N/A

SSTL12_DCI N/A N/A N/A

N/A N/A SSTL12_T_DCI N/A

N/A SSTL135_R N/A SSTL135_R

SSTL135 SSTL135 SSTL135 SSTL135



N/A SSTL15_R N/A SSTL15_R

SSTL15 SSTL15 SSTL15 SSTL15



SSTL18_I SSTL18_I N/A N/A

SSTL18_I_DCI N/A N/A N/A

SSTL18_II SSTL18_II SSTL18_II SSTL18_II

SSTL18_II_DCI N/A SSTL18_II_DCI N/A

N/A N/A SSTL18_II_T_DCI N/A

HSUL_12 HSUL_12 HSUL_12 HSUL_12

HSUL_12_DCI N/A HSUL_12_DCI N/A

N/A MOBILE_DDR N/A MOBILE_DDR




UG471 (v1.4) 2014 年 5 月 13 日


表 1-41 : 差動 HSTL、 SSTL、 HSUL、 MOBILE_DDR I/O 規格の IOSTANDARD 属性

属性

プリミティブ

IBUFDS、 IBUFGDS、 IBUFDS_DIFF_OUT、IBUFGDS_DIFF_OUT、 OBUFDS、 OBUFTDS

IOBUFDS、 IOBUFDS_DIFF_OUT


IOSTANDARD

DIFF_HSTL_I DIFF_HSTL_I N/A N/A

DIFF_HSTL_I_18 DIFF_HSTL_I_18 N/A N/A

DIFF_HSTL_I_DCI N/A N/A N/A

DIFF_HSTL_I_DCI_18 N/A N/A N/A

DIFF_HSTL_II DIFF_HSTL_II DIFF_HSTL_II DIFF_HSTL_II

DIFF_HSTL_II_18 DIFF_HSTL_II_18 DIFF_HSTL_II_18 DIFF_HSTL_II_18

DIFF_HSTL_II_DCI N/A DIFF_HSTL_II_DCI N/A

DIFF_HSTL_II_DCI_18 N/A DIFF_HSTL_II_DCI_18 N/A

DIFF_HSTL_II_T_DCI N/A DIFF_HSTL_II_T_DCI N/A

DIFF_HSTL_II_T_DCI_18 N/A DIFF_HSTL_II_T_DCI_18 N/A

DIFF_SSTL12 N/A DIFF_SSTL12 N/A

DIFF_SSTL12_DCI N/A N/A N/A

N/A N/A DIFF_SSTL12_T_DCI N/A

N/A DIFF_SSTL135_R N/A DIFF_SSTL135_R

DIFF_SSTL135 DIFF_SSTL135 DIFF_SSTL135 DIFF_SSTL135



N/A DIFF_SSTL15_R N/A DIFF_SSTL15_R

DIFF_SSTL15 DIFF_SSTL15 DIFF_SSTL15 DIFF_SSTL15



DIFF_SSTL18_I DIFF_SSTL18_I N/A N/A

DIFF_SSTL18_I_DCI N/A N/A N/A

DIFF_SSTL18_II DIFF_SSTL18_II DIFF_SSTL18_II DIFF_SSTL18_II

DIFF_SSTL18_II_DCI N/A DIFF_SSTL18_II_DCI N/A

N/A N/A DIFF_SSTL18_II_T_DCI N/A

DIFF_HSUL_12 DIFF_HSUL_12 DIFF_HSUL_12 DIFF_HSUL_12

DIFF_HSUL_12_DCI N/A DIFF_HSUL_12_DCI N/A

N/A DIFF_MOBILE_DDR N/A DIFF_MOBILE_DDR





LVDS、 LVDS_25 (低電圧差動信号)低電圧差動信号 (LVDS) は、多くのシステムアプリケーションで使用されている高性能の高速イン

ターフェイスです。 7 シリーズ FPGA の I/O は、 LVDS の EIA/TIA 規格に準拠するよう設計され

ており、システムおよびボードのデザインをより簡単に行うことができます。 IOB の LVDS 電流

モードドライバーとオプションの内部差動終端機能を使用した場合、ポイントツーポイントアプ

リケーションで外部ソース終端を使用する必要がなくなります。 7 シリーズデバイスでは、非常に

柔軟に FPGA の LVDS デザインを行うことができます。

LVDS I/O 規格は HP I/O バンクでのみ使用可能です。オプションの内部差動終端 (DIFF_TERM =TRUE) がインプリメントされている場合は、出力と入力に 1.8V の VCCO を供給する必要がありま

す。

LVDS_25 I/O 規格は HR I/O バンクでのみ使用可能です。オプションの内部差動終端

(DIFF_TERM = TRUE) がインプリメントされている場合は、出力と入力に 2.5V の VCCO を供給

する必要があります。

トランスミッターの終端

7 シリーズ FPGA の LVDS トランスミッターに外部終端は必要ありません。表 1-44 に、 7 シリー

ズ FPGA の LVDS 電流モードドライバーに対応する属性を示します。 7 シリーズ FPGA の LVDS電流モードドライバーは、真の電流ソースであり、 EIA/TIA に準拠した適切な LVDS 信号を生成

します。

レシーバーの終端

図 1-70 に、ボード上にある 50Ω 伝送ラインの LVDS または LVDS_25 レシーバーの差動終端の例

を示します。

表 1-42 : すべてのシングルエンドおよび差動 HSTL、 SSTL、 HSUL、 Mobile_DDR I/O 規格の SLEW 属性

属性

プリミティブ

IBUF、 IBUFG、 IBUFDS、 IBUFGDS、

IBUFDS_DIFF_OUT、 IBUFGDS_DIFF_OUTOBUF、 OBUFT、 OBUFDS、 OBUFTDS、

IOBUF、 IOBUFDS、 IOBUFDS_DIFF_OUT


SLEW N/A N/A FAST、 SLOW FAST、 SLOW


HR HP

LVDS_25 でのみ可 LVDS でのみ可




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図 1-71 に、ボード上にある 50Ω 伝送ラインの LVDS または LVDS_25 レシーバーの差動終端の例

を示します。

表 1-44 に、 7 シリーズ FPGA の LVDS I/O 規格および使用できる属性を示します。

これらの規格の出力に必要な公称電圧 (LVDS 出力は 1.8V、 LVDS_25 出力は 2.5V) 以外の電圧レ

ベルで電源供給される I/O バンクは、 LVDS や LVDS_25 などの差動入力を備えることが可能です

が、次の条件を満たす必要があります。

• オプションの内部差動終端が使用されていない (DIFF_TERM がデフォルト値の FALSE)。

• 入力ピンの差動信号は、各デバイスファミリのデータシートに記載されている推奨動作条件を

示す表の VIN 要件を満たしている。

• 入力ピンの差動信号が、特定デバイスファミリのデータシートに記載されている LVDS また

は LVDS_25 DC 仕様の表にある VIDIFF ( 小) 要件を満たしている。

• 双方向コンフィギュレーションの HR バンクでは、内部差動終端を常に使用します。


図 1-70 : LVDS または LVDS_25 レシーバーの終端


図 1-71 : LVDS、 LVDS_25 の DIFF_TERM レシーバー終端

表 1-44 : LVDS I/O 規格で使用可能な属性

属性

プリミティブ

IBUFDS、 IBUFGDS、

IBUFDS_DIFF_OUT、IBUFGDS_DIFF_OUT

OBUFDS、 OBUFTDS

IOSTANDARD LVDS (HP I/O バンク )、 LVDS_25 (HR I/O バンク )

DIFF_TERM TRUE、 FALSE N/A

ug471_c1_60_011811

+

–


Z0

IOB IOB

LVDSLVDS_25

LVDSLVDS_25

Z0

RDIFF = 2Z0= 100Ω

ug471_c1_61_011811

Data in

Z0 = 50

Z0 = 50

RDIFF= 100

LVDSLVDS_25

LVDSLVDS_25

+

–

0

0

IOB IOB





上記の基準を満たす方法として、入力信号を AC カップリングおよび DC バイアスする外部回路を

使用する方法があります。図 1-72 に、差動入力に対して AC カップリングと DC バイアス回路を

提供する回路の例を示します。内部 DIFF_TERM は FALSE に設定されているため、RDIFF は 100Ωの差動レシーバー終端を提供します。ノイズマージンを大化するため、すべての RBIAS 抵抗を

同じ値にして、原則的に VCCO の半分の VICM レベルを生成するようにしてください。推奨される

抵抗値の範囲は、 10k ～ 100KΩ です。 AC カップリングキャパシタ用の標準値 CAC は 100nF となります。すべてのコンポーネントは、物理的に FPGA 入力に近い場所に配置してください。


図 1-72 : 差動クロック入力を AC カップリングおよび DC バイアスする回路例

VCCOFPGA

DifferentialTransmission Line

CAC

CAC

RBIASRBIAS

RBIAS

RBIAS

RDIFF

100ΩN

P

LVDS orLVDS_25

InputBuffer

Differential ClockInput to the FPGA

UG471_c1_72_050212




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RSDS (低振幅差動信号)

RSDS は、差動信号を使用する LVDS 高速インターフェイスと類似しています。 7 シリーズ FPGAでの RSDS のインプリメンテーションは LVDS_25 と類似しており、ポイントツーポイントアプ

リケーションのみに使用します。 RSDS は HR I/O バンクでのみ使用可能で、 2.5V の VCCO 電圧レ

ベルが必要です。 IOSTANDARD 属性名は RSDS_25 です。表 1-46 に、サポートされる RSDS I/O規格および属性を示します。

mini-LVDS (mini 低電圧差動信号)

mini-LVDS は、フラットパネル内で使用されるシリアル差動 I/O 規格で、タイミング制御機能と

LCD ソースドライバー間のインターフェイスとして機能します。mini-LVDS の入力には、PCB 上で外付けの単体抵抗を接続するか、 7 シリーズ FPGA の DIFF_TERM 属性によって内部終端を有

効にし、並列終端抵抗を使用する必要があります。 mini-LVDS は HR I/O バンクでのみ使用可能で

あり、 2.5V の VCCO 電圧レベルが必要です。 IOSTANDARD 属性名は MINI_LVDS_25 です。

表 1-48 に、サポートされる Mini-LVDS I/O 規格および属性を示します。


HR HP

可 N/A

表 1-46 : RSDS I/O 規格で使用できる属性

属性

プリミティブ



OBUFDS、 OBUFTDS

IOSTANDARD RSDS_25



HR HP

可 N/A

表 1-48 : mini-LVDS I/O 規格で使用可能な属性(1)

属性

プリミティブ



OBUFDS、 OBUFTDS

IOSTANDARD MINI_LVDS_25


注記 :

1. 双方向コンフィギュレーションの場合、内部差動終端を常に使用します。





PPDS (ポイントツーポイント差動信号)

PPDS は次世代の行および列ドライバーへのインターフェイス用の差動 I/O 規格です。 PPDS の入

力には、 PCB 上で外付けの単体抵抗を接続するか、 7 シリーズ FPGA の DIFF_TERM 属性によっ

て内部終端を有効にし、並列終端抵抗を使用する必要があります。 PPDS は HR I/O バンクでのみ

使用可能であり、 2.5V の VCCO 電圧レベルが必要です。 IOSTANDARD 属性名は PPDS_25 です。

表 1-50 に、サポートされる PPDS I/O 規格および属性を示します。

TMDS (遷移時間短差動信号)

TMDS は、 DVI および HDMI ビデオインターフェイスで使用される高速シリアルデータ送信用

の差動 I/O 規格です。 TMDS 規格では、 50Ω 外部プルアップ抵抗で入力を 3.3V にプルアップする

必要があります。TMDS の入力には差動入力終端抵抗は必要ありません。TMDS は HR I/O バンク

でのみ使用可能であり、3.3V の VCCO 電圧レベルが必要です。IOSTANDARD 属性名は TMDS_33です。表 1-52 に、 TMDS I/O 規格で使用可能な属性を示します。


HR HP

可 N/A

表 1-50 : PPDS I/O 規格で使用可能な属性

属性

プリミティブ



OBUFDS、 OBUFTDS

IOSTANDARD PPDS_25



HR HP

可 N/A

表 1-52 : TMDS I/O 規格で使用可能な属性

属性

プリミティブ



OBUFDS、 OBUFTDS

IOSTANDARD TMDS_33




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BLVDS (バス LVDS)

LVDS は、ポイントツーポイントアプリケーション用であるため、 BLVDS は EIA/TIA 規格に準

拠するインプリメンテーションではありません。したがって I/O および PCB レイアウトのデザイ

ン規則に注意深く従う必要があります。双方向 LVDS 用のソフトウェアライブラリにあるプリミ

ティブは、7 シリーズ FPGA の LVDS 電流モードドライバーを使用しません。その代わりに、CSE差動ドライバーを使用します。このため、ソース終端が必要になります。 BLVDS は HR I/O バン

クでのみ使用可能であり、 2.5V の VCCO 電圧レベルが必要です。 IOSTANDARD 属性名は

BLVDS_25 です。表 1-54 に、 BLVDS I/O 規格で使用可能な属性を示します。

図 1-73 に、 BLVDS トランスミッター終端を示します。


HR HP

可 N/A

表 1-54 : BLVDS I/O 規格で使用可能な属性

属性

プリミティブ



OBUFDS、 OBUFTDS、

IOBUFDS、

IOBUFDS_DIFF_OUT

IOSTANDARD BLVDS_25


図 1-73 : BLVDS トランスミッターの終端

ug471_c1_62_011811

Z0 = 50Ω

Z0 = 50Ω

RDIV140Ω

RDIFF = 100Ω

RS

165Ω

RS

165Ω

IN

INX

Data in

-

+

BLVDS_25

IOBBLVDS_25

BLVDS_25

IOB




同じバンク内で複数の I/O 規格を併用する場合の規則

同じバンク内で複数の I/O 規格を併用する場合の規則同じバンク内の異なる入力、出力および双方向規格を使用する場合は、次の規則に従ってください。

1. 出力規格のみ使用する場合。 VCCO 要件が同じ出力規格は、同一バンク内で使用できます。

互換性がある例 :

SSTL15_I と LVDCI_15 の出力

互換性のない例 :

SSTL15 (出力 VCCO = 1.5V) および LVCMOS18 (出力 VCCO = 1.8V) 出力

2. 入力規格のみ使用する場合。 VCCO および VREF 要件が同じ入力規格は、同一バンク内で使用

できます。


LVCMOS15 および HSTL_II 入力


LVCMOS15 (入力 VCCO = 1.5V) および LVCMOS18 (入力 VCCO = 1.8V) 入力


HSTL_I_DCI_18 (VREF = 0.9V) および HSTL_I_DCI (VREF = 0.75V) 入力

3. 入力規格と出力規格を使用する場合。 VCCO が同じ要件の入力/出力規格は、同一バンク内で使

用できます。


LVDS_25 の出力および LVCMOS25 の入力


LVDS_25 出力 (出力 VCCO = 2.5V) および HSTL_I_DCI_18 入力 (入力 VCCO = 1.8V)

4. 双方向規格の入力または出力を併用する場合。双方向 I/O 規格の入力または出力を使用する場

合、双方向 I/O 規格が規則 1、 2、 3 を満たしていることを確認してください。

5. DCI I/O 規格を使用する場合のその他の規則

a. 同一 HP I/O バンク内 (DCI チェーンの場合はバンクのグループ内) で設定できる DCI の目標抵抗値 (ドライバー出力インピーダンスまたは分割終端の制御目標値) は 1 つのみで

す。


出力インピーダンス 40Ω の HSUL_12_DCI の出力と、分割終端 100Ω/100Ω のSSTL12_T_DCI の入力

インプリメンテーションツールでは、上記の規則に従って実行されます。




UG471 (v1.4) 2014 年 5 月 13 日


表 1-55 に、 7 シリーズ FPGA がサポートする I/O 規格の VCCO と VREF 要件を示します。サポー

トされる各 I/O 規格の電源の推奨動作範囲をはじめとする詳細な DC 仕様は、『7 シリーズ FPGAデータシート』を参照してください。

表 1-55 : サポートされる各 I/O 規格の VCCO および VREF 要件

I/O 規格使用可能な I/O バンクのタイプ

VCCO (V) VREF (V)

出力入力入力設定

DIFF_TERM = TRUE 入力

BLVDS_25 HR 2.5 2.5(1) N/A N/A

DIFF_HSTL_I 両方 1.5 任意 N/A N/A

DIFF_HSTL_I_18 両方 1.8 任意 N/A N/A

DIFF_HSTL_I_DCI HP 1.5 1.5 N/A N/A

DIFF_HSTL_I_DCI_18 HP 1.8 1.8 N/A N/A

DIFF_HSTL_II 両方 1.5 任意 N/A N/A

DIFF_HSTL_II_18 両方 1.8 任意 N/A N/A

DIFF_HSTL_II_DCI HP 1.5 1.5 N/A N/A

DIFF_HSTL_II_DCI_18 HP 1.8 1.8 N/A N/A

DIFF_HSTL_II_T_DCI HP 1.5 1.5 N/A N/A

DIFF_HSTL_II_T_DCI_18 HP 1.8 1.8 N/A N/A

DIFF_HSUL_12 両方 1.2 任意 N/A N/A

DIFF_HSUL_12_DCI HP 1.2 1.2 N/A N/A

DIFF_MOBILE_DDR HR 1.8 1.8 N/A N/A

DIFF_SSTL12 HP 1.2 任意 N/A N/A

DIFF_SSTL12_DCI HP 1.2 1.2 N/A N/A

DIFF_SSTL12_T_DCI HP 1.2 1.2 N/A N/A

DIFF_SSTL135 両方 1.35 任意 N/A N/A

DIFF_SSTL135_R HR 1.35 任意 N/A N/A



DIFF_SSTL15 両方 1.5 任意 N/A N/A

DIFF_SSTL15_R HR 1.5 任意 N/A N/A



DIFF_SSTL18_I 両方 1.8 任意 N/A N/A

DIFF_SSTL18_I_DCI HP 1.8 1.8 N/A N/A

DIFF_SSTL18_II 両方 1.8 任意 N/A N/A

DIFF_SSTL18_II_DCI HP 1.8 1.8 N/A N/A

DIFF_SSTL18_II_T_DCI HP 1.8 1.8 N/A N/A







HSLVDCI_15 HP 1.5 任意 N/A 0.75

HSLVDCI_18 HP 1.8 任意 N/A 0.9

HSTL_I 両方 1.5 任意 N/A 0.75

HSTL_I_12 HP 1.2 任意 N/A 0.6

HSTL_I_18 両方 1.8 任意 N/A 0.9

HSTL_I_DCI HP 1.5 1.5 N/A 0.75

HSTL_I_DCI_18 HP 1.8 1.8 N/A 0.9

HSTL_II 両方 1.5 任意 N/A 0.75

HSTL_II_18 両方 1.8 任意 N/A 0.9

HSTL_II_DCI HP 1.5 1.5 N/A 0.75

HSTL_II_DCI_18 HP 1.8 1.8 N/A 0.9

HSTL_II_T_DCI HP 1.5 1.5 N/A 0.75

HSTL_II_T_DCI_18 HP 1.8 1.8 N/A 0.9

HSUL_12 両方 1.2 任意 N/A 0.6

HSUL_12_DCI HP 1.2 1.2 N/A 0.6

LVCMOS12 両方 1.2 1.2 N/A N/A



LVCMOS25 HR 2.5 2.5 N/A N/A

LVCMOS33 HR 3.3 3.3 N/A N/A

LVDCI_15 HP 1.5 1.5 N/A N/A

LVDCI_18 HP 1.8 1.8 N/A N/A

LVDCI_DV2_15 HP 1.5 1.5 N/A N/A

LVDCI_DV2_18 HP 1.8 1.8 N/A N/A

LVDS HP 1.8 1.8(1) 1.8 N/A

LVDS_25 HR 2.5 2.5(1) 2.5 N/A

SSTL12 HP 1.2 任意 N/A 0.6

SSTL12_DCI HP 1.2 1.2 N/A 0.6

SSTL12_T_DCI HP 1.2 1.2 N/A 0.6

LVTTL HR 3.3 3.3 N/A N/A

MINI_LVDS_25 HR 2.5 2.5(1) 2.5 N/A

MOBILE_DDR HR 1.8 1.8 N/A N/A

表 1-55 : サポートされる各 I/O 規格の VCCO および VREF 要件 (続き)


VCCO (V) VREF (V)






UG471 (v1.4) 2014 年 5 月 13 日


PCI33_3 HR 3.3 3.3 N/A N/A

PPDS_25 HR 2.5 2.5(1) 2.5 N/A

RSDS_25 HR 2.5 2.5(1) 2.5 N/A

SSTL135 両方 1.35 任意 N/A 0.675

SSTL135_R HR 1.35 任意 N/A 0.675

SSTL135_DCI HP 1.35 1.35 N/A 0.675

SSTL135_T_DCI HP 1.35 1.35 N/A 0.675

SSTL15 両方 1.5 任意 N/A 0.75

SSTL15_R HR 1.5 任意 N/A 0.75

SSTL15_DCI HP 1.5 1.5 N/A 0.75

SSTL15_T_DCI HP 1.5 1.5 N/A 0.75

SSTL18_I 両方 1.8 任意 N/A 0.9

SSTL18_I_DCI HP 1.8 1.8 N/A 0.9

SSTL18_II 両方 1.8 任意 N/A 0.9

SSTL18_II_DCI HP 1.8 1.8 N/A 0.9

SSTL18_II_T_DCI HP 1.8 1.8 N/A 0.9

TMDS_33 HR 3.3 任意 N/A N/A

注記 :

1. これらの規格の差動入力は、出力の要求レベルと異なる VCCO レベルのバンクに配置できます。この場合に考慮すべき注意事項

を次に示します。

a. VCCO 電圧が出力で要求されるレベルでない限り、オプションの内部差動終端は使用されない (デフォルトで DIFF_TERM= FALSE)。

b. 入力ピンの差動信号は、各デバイスファミリのデータシートに記載されている推奨動作条件を示す表の VIN 要件を満たし

ている。

c. 入力ピンの差動信号は、各デバイスファミリのデータシートに記載されている、対応する LVDS または LVDS_25 DC 仕様の表にある VIDIFF および VICM の要件を満たしている。場合によっては、この条件をクリアするために、ピンを AC カッ

プリングおよび DC バイアスするための外部回路が必要。

表 1-55 : サポートされる各 I/O 規格の VCCO および VREF 要件 (続き)


VCCO (V) VREF (V)







表 1-56 に、 7 シリーズ FPGA がサポートする各 I/O 規格について、 DRIVE および SLEW 属性の

オプション、双方向バッファーの使用可否、 DCI 終端のタイプを示します。

表 1-56 : DRIVE および SLEW 属性、双方向バッファーの使用可否、 DCI 終端のタイプ

I/O 規格

使用可能な I/O バンク

のタイプ

DRIVE (mA) SLEW双方向

バッファー (1)

DCI タイプ(2)

出力出力出力入力

BLVDS_25 HR N/A N/A 可なしなし

DIFF_HSTL_I 両方 N/A SLOW、 FAST 否なしなし

DIFF_HSTL_I_18 両方 N/A SLOW、 FAST 否なしなし

DIFF_HSTL_I_DCI HP N/A SLOW、 FAST 否なし分割

DIFF_HSTL_I_DCI_18 HP N/A SLOW、 FAST 否なし分割

DIFF_HSTL_II 両方 N/A SLOW、 FAST 可なしなし

DIFF_HSTL_II_18 両方 N/A SLOW、 FAST 可なしなし

DIFF_HSTL_II_DCI HP N/A SLOW、 FAST 可分割分割

DIFF_HSTL_II_DCI_18 HP N/A SLOW、 FAST 可分割分割

DIFF_HSTL_II_T_DCI HP N/A SLOW、 FAST 必須なし分割

DIFF_HSTL_II_T_DCI_18 HP N/A SLOW、 FAST 必須なし分割

DIFF_HSUL_12 両方 N/A SLOW、 FAST 可なしなし

DIFF_HSUL_12_DCI HP N/A SLOW、 FAST 可ドライバーなし

DIFF_MOBILE_DDR HR N/A SLOW、 FAST 可なしなし

DIFF_SSTL12 HP N/A SLOW、 FAST 可なしなし

DIFF_SSTL12_DCI HP N/A SLOW、 FAST 否なし分割

DIFF_SSTL12_T_DCI HP N/A SLOW、 FAST 必須なし分割

DIFF_SSTL135 両方 N/A SLOW、 FAST 可なしなし

DIFF_SSTL135_R HR N/A SLOW、 FAST 可なしなし



DIFF_SSTL15 両方 N/A SLOW、 FAST 可なしなし

DIFF_SSTL15_R HR N/A SLOW、 FAST 可なしなし



DIFF_SSTL18_I 両方 N/A SLOW、 FAST 否なしなし

DIFF_SSTL18_I_DCI HP N/A SLOW、 FAST 否なし分割

DIFF_SSTL18_II 両方 N/A SLOW、 FAST 可なしなし

DIFF_SSTL18_II_DCI HP N/A SLOW、 FAST 可分割分割

DIFF_SSTL18_II_T_DCI HP N/A SLOW、 FAST 必須なし分割

HSLVDCI_15 HP N/A N/A 可ドライバーなし




UG471 (v1.4) 2014 年 5 月 13 日


HSLVDCI_18 HP N/A N/A 可ドライバーなし

HSTL_I 両方 N/A SLOW、 FAST 否なしなし

HSTL_I_12 HP N/A SLOW、 FAST 否なしなし

HSTL_I_18 両方 N/A SLOW、 FAST 否なしなし

HSTL_I_DCI HP N/A SLOW、 FAST 否なし分割

HSTL_I_DCI_18 HP N/A SLOW、 FAST 否なし分割

HSTL_II 両方 N/A SLOW、 FAST 可なしなし

HSTL_II_18 両方 N/A SLOW、 FAST 可なしなし

HSTL_II_DCI HP N/A SLOW、 FAST 可分割分割

HSTL_II_DCI_18 HP N/A SLOW、 FAST 可分割分割

HSTL_II_T_DCI HP N/A SLOW、 FAST 必須なし分割

HSTL_II_T_DCI_18 HP N/A SLOW、 FAST 必須なし分割

HSUL_12 両方 N/A SLOW、 FAST 可なしなし

HSUL_12_DCI HP N/A SLOW、 FAST 可ドライバーなし

LVCMOS12 両方 HP : 2、 4、 6、 8

HR : 4、 8、 12SLOW、 FAST 可なしなし

LVCMOS15 両方HP : 2、 4、 6、 8、 12、 16

HR : 4、 8、 12、 16SLOW、 FAST 可なしなし

LVCMOS18 両方HP : 2、 4、 6、 8、 12、 16 HR : 4、 8、 12、 16、 24

SLOW、 FAST 可なしなし

LVCMOS25 HR 4、 8、 12、 16 SLOW、 FAST 可なしなし

LVCMOS33 HR 4、 8、 12、 16 SLOW、 FAST 可なしなし

LVDCI_15 HP N/A N/A 可ドライバーなし

LVDCI_18 HP N/A N/A 可ドライバーなし

LVDCI_DV2_15 HP N/A N/A 可ドライバーなし

LVDCI_DV2_18 HP N/A N/A 可ドライバーなし

LVDS HP N/A N/A 可なしなし

LVDS_25 HR N/A N/A 可(3) なしなし

SSTL12 HP N/A SLOW、 FAST 可なしなし

SSTL12_DCI HP N/A SLOW、 FAST 否なし分割

SSTL12_T_DCI HP N/A SLOW、 FAST 必須なし分割

LVTTL HR 4、 8、 12、 16、 24 SLOW、 FAST 可なしなし

MINI_LVDS_25 HR N/A N/A 可(3) なしなし

表 1-56 : DRIVE および SLEW 属性、双方向バッファーの使用可否、 DCI 終端のタイプ (続き)

I/O 規格


のタイプ


バッファー (1)

DCI タイプ(2)






MOBILE_DDR HR N/A SLOW、 FAST 可なしなし

PCI33_3 HR N/A N/A 可なしなし

PPDS_25 HR N/A N/A 否なしなし

RSDS_25 HR N/A N/A 否なしなし

SSTL135 両方 N/A SLOW、 FAST 可なしなし

SSTL135_R HR N/A SLOW、 FAST 可なしなし



SSTL15 両方 N/A SLOW、 FAST 可なしなし

SSTL15_R HR N/A SLOW、 FAST 可なしなし



SSTL18_I 両方 N/A SLOW、 FAST 否なしなし

SSTL18_I_DCI HP N/A SLOW、 FAST 否なし分割

SSTL18_II 両方 N/A SLOW、 FAST 可なしなし

SSTL18_II_DCI HP N/A SLOW、 FAST 可分割分割

SSTL18_II_T_DCI HP N/A SLOW、 FAST 必須なし分割

TMDS_33 HR N/A N/A 否なしなし

注記 :

1. 「双方向バッファー」の列は、 I/O 規格が双方向信号を使用しているかどうかを示しています。「必須」と書かれている規格は双方向信号の

みが使用可能であり、 IOBUF や IOBUFDS などのプリミティブを必要とします。

2. 「DCI 終端タイプ」の列は、 DCI I/O 規格で使用可能な終端の種類を示しています。「分割」は、分割終端抵抗を意味します。

3. 双方向コンフィギュレーションの場合、内部差動終端を常に使用します。

表 1-56 : DRIVE および SLEW 属性、双方向バッファーの使用可否、 DCI 終端のタイプ (続き)

I/O 規格


のタイプ


バッファー (1)

DCI タイプ(2)





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同時スイッチ出力

パッケージのインダクタンスにより、各デバイス /パッケージでサポートされる同時スイッチ出力

(SSO) 数は制限されます。高速で高駆動の出力を使用する場合は特に制限されます。高速で高駆動

の出力は、アプリケーションで必要な場合にのみ使用してください。

高速で高駆動の出力は、アプリケーションで必要な場合にのみ使用してください。 PlanAhead ツー

ルに含まれる SSN 予測ツールを利用することによって、ピン (ビクティム) およびデザイン内のそ

の他すべてのピン (アグレッサー ) の情報に基づいて、デザインの各 I/O ピンにおけるノイズマー

ジン値を解析できます。このツールは、 I/O ピンの位置、 I/O 規格、スルーレート、および使用さ

れる終端を考慮し、これらの特性に基づいた各ピンのノイズマージン値を示します。ノイズマー

ジンには、ボードトレースクロストークやボードインピーダンスの不連続性による反射などのシ

ステムレベルの特性は含まれません。

多数の出力が同時に同じ方向へスイッチすると、グランドまたは電源バウンスが生じます。出力駆

動トランジスタはすべての電流を同相レールへ誘導します。Low から High への遷移は VCCO レー

ルへ接続し、 High から Low への遷移はグランドレールへ接続します。その結果、過渡電流が蓄積

し、内部グランドレベルと外部グランドレベル間、または内部と外部 VCCO レベル間に存在する

インダクタンスに電圧差をもたらします。インダクタンスは、ボンディングワイヤ、パッケージ

リードフレーム、ダイの配線、パッケージの配線、ボールインダクタンスに関連しています。 SSOによって引き起こされる電圧は、結果として内部スイッチノイズマージンに影響を及ぼし、信号

の質が低下します。

SSN 予測ツールの結果は、 FPGA が PCB にはんだ付けされ、ボードは健全かつ実践的なデザイン

を使用していることが前提となります。ソケットに実装されている FPGA の場合、ソケットによっ

て余分に BGA ボールインダクタンスが生じるため、このノイズマージン値は適用できません。

SSO の影響を低減するピン配置

デザインのピンを配置する場合、影響力の強い出力や SSO は、影響を受けやすい入力や出力 (特に

非同期入力) から遠ざけるような I/O ピン配置が重要です。HSTL や SSTL のクラス II バージョン、

PCI 関連、駆動電流が 8mA 以上の LVCMOS や LVTTL が影響力の強い出力となります。影響を

受けやすい入力や出力はノイズに対するマージンが小さくなる傾向があり、高速信号やパラレルレシーバー終端によって振幅が削減される信号がそれに該当します。 7 シリーズ FPGA の場合、局部

的な SSO ノイズは信号の接近度に依存するため、パッケージソルダーボールに基づいて信号を分

散させることが重要です。SSO による潜在的なノイズをさらに削減するには、出力を 1 箇所に集中

させずに、分散させて配置する必要があります。 1 つのバンク内にある SSO は、できるだけそのバ

ンク内で分散させるようにしてください。可能な場合には常に SSO を複数バンクに分散させてく

ださい。

ISE の PlanAhead ツールでは、 SSO の影響を回避するようにピン配置を行うことができます。

[Package] ウィンドウのパッケージピンをクリックすると、[Device] ウィンドウの該当する IOB がハイライトされます。これらの IOB サイトタイプがダイパッドを表し、ダイエッジ周辺の相対的

な物理位置を示します。 PlanAhead ツールを利用することで、高度なピン配置機能を使用してピン

のダイパッドを分離できます。これは、影響力の強い出力や SSO を含むダイパッドを、影響を受

けやすい入力や出力から分離することで実現します。 SSO の影響は、仮想グランドピンや仮想

VCCO ピンを追加することでも小限に抑えることができます。仮想グランドの作成には、大の

駆動電流でロジック 0 に駆動する出力ピンを定義し、このピンをボードのグランドに接続します。

同様に、仮想 VCCO ピンの作成には、大の駆動電流でロジック 1 に駆動する出力ピンを定義し、

このピンをボードの VCCO へ接続します。




第 2 章

SelectIO ロジックリソース

はじめに

この章では、第 1 章「SelectIO リソース」で説明した I/O ドライバーおよびレシーバーのロジック

について説明します。

7 シリーズ FPGA は、これまでのザイリンクス FPGA に含まれる基本的な I/O ロジックリソース

を備えています。これらのリソースを次に示します。

• 組み合わせ入力/出力

• トライステート出力制御

• レジスタ付き入力/出力

• レジスタ付きトライステート出力制御

• ダブルデータレート (DDR) 入力/出力

• DDR 出力トライステート制御

• IDELAY : ユーザーによる制御が可能な、精度の細かい遅延タップ

• ODELAY : ユーザーによる制御が可能な、精度の細かい遅延タップ

• SAME_EDGE 出力 DDR モード

• SAME_EDGE および SAME_EDGE_PIPELINED 入力 DDR モード

図 2-1 に 1.8V HP バンク用の I/O タイルを示します。図 2-2 には 3.3V HR バンク用の I/O タイル

を示します。SelectIO™ の入力、出力、およびトライステートドライバーは、入力/出力バッファー

(IOB) 内に配置されています。 HP バンクには独立した IDELAY および ODELAY ブロックがあり

ます。HR バンクには、ODELAY ブロックを除き、HP バンクと同じロジックエレメントが含まれ

ます。


図 2-1 : 7 シリーズ FPGA の HP バンク I/O タイル

UG471_c1_01_012211

IDELAYE2

IOB

ILOGICE2/ISERDESE2

ODELAYE2OLOGICE2/

OSERDESE2

PAD




UG471 (v1.4) 2014 年 5 月 13 日


ILOGIC リソース

ILOGIC ブロックは I/O ブロック (IOB) の隣に配置されています。 ILOGIC には、 IOB を介して

FPGA に入力されるデータを取り込むための同期ブロックがあります。 7 シリーズデバイスで

ILOGIC コンフィギュレーションの可能性があるものは、 ILOGICE2 (HP I/O バンク ) と

ILOGICE3 (HR I/O バンク ) です。このガイドでは、一般的に ILOGIC として説明していますが、

特記のない限り OLOGICE2 と OLOGICE3 は同じ機能を持ち、ポートも同様です。 ILOGICE2 とILOGICE3 の唯一の違いは次のとおりです。

• ILOGICE3 は HR バンク内に位置し、ゼロホールド遅延 (ZHOLD) を持つ

• ILOGICE2 は HP バンク内に位置し、 ZHOLD がない

これらの違いは、図 2-3 および図 2-4 を参照してください。 IOI (input/output interconnect) 記憶エ

レメントの D 入力の ZHOLD によって、パッド間のホールドタイム要件がなくなります。ZHOLD遅延は内部クロックの分配遅延に一致するように自動的に調整されるため、この遅延を使用する場

合には、パッド間のホールドタイムを確実にゼロにできます。

ILOGICE2 と ILOGICE3 は、インスタンシエートできないという点ではプリミティブではありま

せん。これらには、配置配線後に IFD (input flip-flop) や IDDR (input DDR) などのユーザーがイ

ンスタンシエートしたエレメントが含まれます。


図 2-2 : 7 シリーズ FPGA の HR バンク I/O タイル

UG471_c1_02_012211

IDELAYE2

IOB

ILOGICE3/ISERDESE2

OLOGICE3/OSERDESE2

PAD




ILOGIC リソース


図 2-3 : ILOGICE2 のブロック図

UG471_c2_01_090810

O

D

DDLY

D

CE

CK

CKB

SR

Q1

LatchFFDDR

Q2

OFB

TFB

CE1

CLK

CLKB

SR

Q1

Q2




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ILOGIC は次の動作をサポートします。

• エッジトリガー D 型フリップフロップ

• IDDR モード (OPPOSITE_EDGE、 SAME_EDGE、 SAME_EDGE_PIPELINED)。入力 DDRの詳細は、 105 ページの「入力 DDR (IDDR)」を参照してください。

• レベル認識ラッチ

• 非同期/組み合わせ

ILOGIC ブロックレジスタには、デフォルトがアクティブ High の共通クロックイネーブル信号

(CE1) があります。記憶エレメントのクロックイネーブルピンが未接続の場合、デフォルトでは

アクティブです。


図 2-4 : ILOGICE3 のブロック図

UG471_c2_02_021914

O

ZHOLD_DELAY

D

DDLY

D

DLYFABRIC

DLVIFF DLYIN

CE

CK

CKB

SR

Q1

LatchFFDDR

Q2

OFB

TFB

CE1

CLK

CLKB

SR

Q1

Q2




ILOGIC リソース

ILOGIC ブロックレジスタには、共通の同期または非同期セット / リセット (SR 信号) があります。

このセット / リセット入力ピン (SR) を使用して、記憶エレメントを SRVAL 属性が指定するステー

トへ遷移させます。リセットはセットよりも優先されます。

ILOGIC SRVAL 属性は、ILOGIC ブロックの記憶エレメントごとに設定できますが、セット / リセッ

トの同期または非同期 (SRTYPE) は、記憶エレメントごとに選択できません。

次のセクションでは、 ILOGIC ブロック内の各種リソースについて説明します。

組み合わせ入力パス

組み合わせ入力パスは、入力ドライバーから FPGA ロジックへの直接接続に使用します。次のよう

な場合、ソフトウェアは自動的にこのパスを使用します。

1. 入力データから FPGA のロジックリソースまでが直接接続である (レジスタなし ) 場合

2. ソフトウェアでマップを指示する [Pack I/O Register/Latches into IOBs] がオフに設定されている

場合

入力 DDR (IDDR)7 シリーズデバイスには、ILOGIC ブロック内に専用レジスタがあるため、入力ダブルデータレー

ト (DDR) レジスタをインプリメントできます。この機能を使用するには、 IDDR プリミティブを

インスタンシエートしてください。

I/O タイルへ接続するすべてのクロックはマルチプレクスされています。 ILOGIC ブロック間また

は OLOGIC ブロック間でクロックは共有していません。 IDDR プリミティブでは、次の動作モー

ドを使用できます。

• OPPOSITE_EDGE モード

• SAME_EDGE モード

• SAME_EDGE_PIPELINED モード

SAME_EDGE モードおよび SAME_EDGE_PIPELINED モードは、 Virtex-6 アーキテクチャと同

じモードです。これらのモードを使用すると、 ILOGIC ブロック内で、立ち下がりエッジデータを

立ち上がりエッジドメインへ伝搬できるため、 CLB およびクロックリソースを節約でき、高いパ

フォーマンスが得られます。これらのモードは、 DDR_CLK_EDGE 属性で指定します。次のセク

ションでは、各モードについて説明します。

OPPOSITE_EDGE モード

従来型の入力 DDR ソリューションである OPPOSITE_EDGE モードは、 ILOGIC 内の入力信号 1つで実現されます。データはクロックの立ち上がりエッジで Q1 から、立ち下がりエッジで Q2 から FPGA ロジックに向けて出力されます。この構造は、Virtex-6 FPGA インプリメンテーションと

類似しています。図 2-5 に、 OPPOSITE_EDGE モードを使用する入力 DDR のタイミング図を示

します。




UG471 (v1.4) 2014 年 5 月 13 日


SAME_EDGE モード

SAME_EDGE モードの場合、同じクロックエッジで FPGA ファブリックにデータが出力されま

す。この構造は、 Virtex-6 FPGA インプリメンテーションと類似しています。

図 2-6 に、SAME_EDGE モードを使用する入力 DDR のタイミング図を示します。出力ペア Q1 とQ2 は、(0) と (1) ではないことが確認できます。このモードでは、初のペアが Q1 (0) と Q2 (Don'tcare) になり、次のクロックでは、 (1) と (2) のペアが出力されています。

SAME_EDGE_PIPELINED モード

SAME_EDGE_PIPELINED モードの場合、同じクロックエッジで FPGA ロジックにデータが出

力されます。

SAME_EDGE モードと異なり、データペアに 1 クロックサイクル分のずれは生じません。

SAME_EDGE モードで生じるずれを調整するには、追加クロックレイテンシが必要です。図 2-7に、 SAME_EDGE_PIPELINED モードを使用する入力 DDR のタイミング図を示します。出力ペ

ア Q1 と Q2 は同時に FPGA に送信されます。


図 2-5 : OPPOSITE_EDGE モードの入力 DDR タイミング

ug471_c2_03_090810

C

CE

D

Q1

Q2

D0A D1A D2A

D0A D2A D4A D6A D8A D10A D12A

D1A D3A D5A D7A D9A D11A

D3A D4A D5A D6A D7A D8A D9A D10A D11A D12A D13A


図 2-6 : SAME_EDGE モードの入力 DDR タイミング

ug471_c2_04_090810

C

CE

D

Q1

Q2

D1A



D3A D5A D7A D9A D11AD0A D2A D4A D6A D8A D10A

Don't care




ILOGIC リソース

入力 DDR リソース (IDDR)図 2-8 に、 IDDR プリミティブのブロック図を示します。セット / リセットは同時にサポートされて

いません。表 2-1 に IDDR ポート信号を示し、表 2-2 には IDDR プリミティブのさまざまな属性と

デフォルト値を示します。


図 2-7 : SAME_EDGE_PIPELINED モードの入力 DDR のタイミング図

ug471_c2_05_090810

C

CE

D

Q1

Q2

D0A D1A D2A



D3A D4A D5A D6A D7A D8A D9A D10A D11A D12A D13A


図 2-8 : IDDR プリミティブのブロック図

表 2-1 : IDDR ポート信号

ポート名機能説明

Q1、 Q2 データ出力 IDDR レジスタ出力。

C クロック入力ポート C ピンは、クロック入力ピンを示す。

CE クロックイネーブ

ルポート

イネーブルピンは、 DDR フリップフロップへのデータの

読み込みを制御する。 Low の場合、クロック遷移は無視さ

れ、DDR フリップフロップに新しいデータは読み込まれな

い。 CE が High になると、 DDR フリップフロップに新し

いデータが読み込まれる。

D データ入力 (DDR) IOB からの IDDR レジスタ入力。

SR セット / リセット同期/非同期セット / リセットピン。 SR は High にアサート

される。

ug471_c2_06_090810

CCE

D

SR

Q1

Q2IDDR




UG471 (v1.4) 2014 年 5 月 13 日


IDDR の VHDL および Verilog のテンプレート

『7 シリーズ FPGA ライブラリガイド』に、VHDL および Verilog を使用した IDDR プリミティブ

のインスタンシエーションのテンプレートがあります。

ILOGIC タイミングモデル

このセクションでは、 ILOGIC ブロックに関するさまざまなリソースのタイミングについて説明し

ます。

ILOGIC タイミング特性

図 2-9 に、 ILOGIC レジスタのタイミングを示します。 IDELAY を使用する場合、 TIDOCK はTIDOCKD に変わります。

クロックイベント 1

• クロックイベント 1 より TICE1CK 前に、入力レジスタの CE1 入力で入力クロックイネーブル

信号が High (有効) になると、入力レジスタでのデータ受信が可能になります。

• クロックイベント 1 より TIDOCK 時間前に、入力レジスタの D 入力で入力信号が High (有効)になり、クロックイベント 1 より TICKQ 時間後に入力レジスタの Q1 出力に反映されます。

表 2-2 : IDDR 属性

属性名説明設定可能な値

DDR_CLK_EDGE クロックエッジに対する IDDR の動

作モードを設定

OPPOSITE_EDGE (デフォルト )、SAME_EDGE、SAME_EDGE_PIPELINED

INIT_Q1 Q1 ポートの初期値を設定 0 (デフォルト )、 1

INIT_Q2 Q2 ポートの初期値を設定 0 (デフォルト )、 1

SRTYPE クロック (C) のセット / リセットタイプ

ASYNC (デフォルト )、 SYNC


図 2-9 : ILOGIC 入力レジスタのタイミング特性

1 2 3 4 5

CLK

D

CE1

SR

Q1

TICKQ TICKQ

TIDOCK

TICE1CK

TISRCK

ug471_c2_07_090810




ILOGIC リソース


• クロックイベント 4 より TISRCK 前に、SR 信号 (この場合、同期リセットとして設定) が High(有効) になって入力レジスタがリセットされ、クロックイベント 4 より TICKQ 後に IOB のQ1 出力に反映されます。

DDR モード ILOGIC のタイミング特性

図 2-10 に、 IDDR モードを使用した ILOGIC のタイミング特性を示します。 IDELAY を使用する

場合、TIDOCK は TIDOCKD に変わります。この例は、OPPOSITE_EDGE モードの IDDR を使用し

たものです。その他のモードを使用する場合は、 107 ページの図 2-7 に示す適切なレイテンシを追

加してください。


• クロックイベント 1 より TICE1CK 前に、両方の DDR 入力レジスタの CE1 入力で入力クロッ

クイネーブル信号が High (有効) になると、入力レジスタでのデータ受信が可能になります。

2 つの DDR レジスタは、 CE1 および D 信号を共有しているため、 CLK の立ち上がりエッジ

および立ち下がりエッジ間でこれらの信号をトグルする場合は注意が必要です。

• また、両エッジに対するレジスタのセットアップタイムも満たす必要があります。クロックイベント 1 (CLK の立ち上がりエッジ) より TIDOCK 前に、両方のレジスタの D 入力で入力信号

が High (有効) になり、クロックイベント 1 より TICKQ 後に入力レジスタ 1 の Q1 出力に反映

されます。


• クロックイベント 4 (CLK の立ち下がりエッジ) より TIDOCK 前に、両方のレジスタの D 入力

で入力信号が Low (有効) になり、クロックイベント 4 より TICKQ 後に入力レジスタ 2 の Q2出力に反映されます (この場合は変化しない)。


• クロックイベント 9 より TISRCK 時間前に SR 信号 (この場合、同期リセットとして設定) がHigh (有効) になり、クロックイベント 9 より TICKQ 時間後に Q1 がリセットされ、クロック

イベント 10 より TICKQ 時間後に Q2 がリセットされます。


図 2-10 : IDDR モード ILOGIC のタイミング特性 (OPPOSITE_EDGE モード )

1 2 3 4 5 6 7 8 9 10 11

TIDOCK

TICE1CK

TISRCK

TICKQ

TICKQ

TICKQ

TIDOCK

CLK

D

CE1

SR(Reset)

Q1

Q2

TICKQ

UG471_c2_08_090810




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表 2-3 に、『7 シリーズ FPGA データシート』に記載されている ILOGIC のスイッチ特性に関連す

るタイミングパラメーターを示します。

注記 : DDLY ピンのタイミング図とパラメーターは、D ピンのタイミング図およびパラメーターと

同一です。

入力遅延リソース (IDELAY)すべての I/O ブロックには、 IDELAYE2 と呼ばれるプログラム可能な遅延プリミティブがありま

す。 IDELAY は、 ILOGICE2/ISERDESE2 または ILOGICE3/ISERDESE2 ブロックに接続できま

す。 IDELAYE2 は、キャリブレーションされた 31 段階ラップアラウンド式のタップ精度を持つ遅

延プリミティブです。遅延値は、『7 シリーズ FPGA データシート』を参照してください。この遅

延は、組み合わせ入力パスやレジスタ付きの入力パスのいずれかまたは両方に適用できます。また、

ファブリックから直接アクセスも可能です。 IDELAY は、入力される信号に対して個別に遅延を与

えることができます。タップ遅延の精度は、『7 シリーズ FPGA データシート』に記載された範囲

内の IDELAYCTRL 基準クロックを使用して継続的に調整されます。

表 2-3 : ILOGIC のスイッチ特性

シンボル説明

セットアップ/ホールド

TICE1CK/TICKCE1 CE1 ピンの CLK に対するセットアップ/ホールド

TISRCK/TICKSR SR ピンの CLK に対するセットアップ/ホールド

TIDOCK/TIOCKD D ピンの CLK に対するセットアップ/ホールド

TICOCKD/TIOCKDD DDLY ピンの CLK に対するセットアップ/ホールド

組み合わせ

TIDI D ピンから O ピンまでの伝搬遅延 (遅延なし )

シーケンシャル遅延

TIDLO フリップフロップをラッチとして使用する場合の D ピンから Q1 ピンま

での遅延 (遅延なし)

TICKQ CLK から Q 出力までの遅延

TRQ SR ピンから OQ/TQ 出力までの遅延







入力遅延リソース (IDELAY)

IDELAYE2 プリミティブ

図 2-11 に、 IDELAYE2 プリミティブを示します。

表 2-4 に、 IDELAYE2 プリミティブで使用可能なポートを示します。


図 2-11 : IDELAYE2 プリミティブ

C DATAOUT

INC

CE

IDATAIN

REGRST

LD

CINVCTRL

CNTVALUEIN[4:0]

LDPIPEEN

DATAIN

CNTVALUEOUT[4:0]

IDELAYE2

ug471_c2_09_011911

表 2-4 : IDELAYE2 プリミティブポート

ポート名方向幅機能

C 入力 1 VARIABLE、VAR_LOAD、VAR_LOAD_PIPE モードで使用されるクロック入力。

REGRST 入力 1 パイプラインレジスタ用のリセット。 VAR_LOAD_PIPE モードのみで使用。

LD 入力 1

VARIABLE モードの場合は、あらかじめプログラムされた値を IDELAYE2 プリ

ミティブにロードする。VAR_LOAD モードの場合は、CNTVALUEIN の値をロー

ドする。

VAR_LOAD_PIPE モードの場合は、現在パイプラインレジスタにある値をロード

する。

CE 入力 1 インクリメント /デクリメント機能を有効にする。

INC 入力 1 タップ遅延数をインクリメント /デクリメントする。

CINVCTRL 入力 1 クロック (C) 極性を動的に反転する。

CNTVALUEIN 入力 5 動的にロード可能なタップ値として FPGA ロジックから送信されるカウンター値。

IDATAIN 入力 1 IBUF から IDELAY へのデータ入力。

DATAIN 入力 1 FPGA ロジックから IDELAY へのデータ入力。

LDPIPEEN 入力 1 パイプラインレジスタへのデータのロードを有効にする。

DATAOUT 出力 1 2 つのデータ入力ポート (IDATAIN または DATAIN) のいずれかの遅延データ。

CNTVALUEOUT 出力 5 タップ値をモニタリングするために FPGA へ渡す値。




UG471 (v1.4) 2014 年 5 月 13 日


IDELAY ポート

IOB からデータ入力 - IDATAIN

IDATAIN 入力は関連する IOB によって駆動されます。 IDELAY は、 ILOGICE2/ISERDESE2 または ILOGICE3/ISERDESE2 ブロックのどちらかへ、直接 FPGA ロジックへ、あるいはこれらの

両方に、 IDELAY_VALUE で設定された遅延でデータを送信します。

FPGA ロジックからのデータ入力 - DATAIN

DATAIN 入力は遅延ラインにアクセス可能な FPGA ロジックで直接駆動されます。このデータは、

DATAOUT ポートを介して IDELAY_VALUE で設定された遅延で FPGA ロジックへ戻ります。

DATAIN はローカル反転可能です。このデータは IOB へ送信できません。

データ出力 - DATAOUT

2 つのデータ入力ポートからの遅延データです。 DATAOUT は ILOGICE2/ISERDESE2 または

ILOGICE3/ISERDESE2 ブロックのどちらかを、直接 FPGA ロジックを、またはこれら両方を駆

動できます。

クロック入力 - C

IDELAYE2 プリミティブのすべての制御入力 (REGRST、 LD、 CE、 INC) は、クロック入力 (C)に同期します。 IDELAY を VARIABLE、 VAR_LOAD、 VAR_LOAD_PIPE モードに設定した場

合、クロックは必ずこのポートに接続してください。 C はローカル反転可能で、グローバルまたは

リージョナルクロックバッファーから供給する必要があります。

モジュールロード - LD

VARIABLE モードの場合、 IDELAY のロードポート LD は、 IDELAY_VALUE 属性で設定した

値をロードします。 IDELAY_VALUE 属性のデフォルト値は 0 です。デフォルト値を使用する場

合、 LD ポートは ILDELAY 用の非同期リセットとして機能します。 LD は入力クロック信号 (C)に同期したアクティブ High の信号です。

VAR_LOAD モードの場合、 IDELAY のロードポート LD は、 CNTVALUEIN 属性で設定した値

をロードします。CNTVALUEIN[4:0] に現れる値が新しいタップ値となります。VAR_LOAD_PIPEモードの場合、 IDELAY のロードポート LD は、パイプラインレジスタにある値をロードします。

パイプラインレジスタに現れる値が新しいタップ値となります。

C ピンの極性切り替え - CINVCTRL

CINVCTRL ピンを使用して C ピンの極性を動的に切り替えます。この機能は、グリッチが問題に

ならないアプリケーションで使用します。極性を切り替える場合、 2 クロックサイクル間は

IDELAY の制御ピンを使用しないでください。

カウント値の入力 - CNTVALUEIN

CNTVALUEIN ピンは、ロード可能なタップ値を動的に切り替える場合に使用します。

カウント値の出力 - CNTVALUEOUT

CNTVALUEOUT ピンは、ロードされたなタップ値を読み出す場合に使用します。





パイプラインレジスタのロード - LDPIPEEN

この入力が High になると CNTVALUEIN ピンの現在の値をパイプラインレジスタにロードしま

す。

パイプラインレジスタのリセット - REGRST

この入力が High になるとパイプラインレジスタの値をすべて 0 にリセットします。

インクリメント /デクリメント信号 - CE、 INC

インクリメント /デクリメント機能は、イネーブル信号 (CE) で制御されます。このインターフェイ

スは IDELAY が VARIABLE、VAR_LOAD、VAR_LOAD_PIPE モードの場合のみ使用できます。

CE が High を維持している間、 IDELAY は 1 クロック (C) サイクルごとに TIDELAYRESOLUTION分のインクリメントまたはデクリメントを実行します。 INC のステートにより、 IDELAY のインク

リメントまたはデクリメントが決定されます。 INC = 1 のときインクリメント、 INC = 0 のときデ

クリメントします。いずれの場合もクロック (C) に同期します。 CE が Low の場合は、 INC のス

テートに関係なく IDELAY を通過する遅延は変化しません。

CE が High になると、クロックの次の立ち上がりエッジからインクリメント /デクリメントが開始

します。 CE が Low になると、クロックの次の立ち上がりエッジでインクリメント /デクリメント

が終了します。

IDELAYE2 プリミティブのプログラマブル遅延タップはラップアラウンドします。つまり、遅延

タップの後 (タップ 31) に到達すると、次のインクリメント機能はタップ 0 に戻ります。デクリ

メント機能についても同様で、タップ 0 に到達するとタップ 31 に戻ります。

VAR_LOAD_PIPE モードのパイプラインレジスタ機能は、バス構造デザインにおいて非常に有効

です。LDPIPEEN を使用して一つずつ個別に遅延をロード (パイプライン) でき、LD ピンを使用し

て同時にすべての遅延を新しい値にアップデートできます。




UG471 (v1.4) 2014 年 5 月 13 日


IDELAY 属性

表 2-5 に、 IDELAY 属性を示します。

表 2-5 : IDELAY 属性のまとめ

属性値デフォルト値説明

IDELAY_TYPE 文字列 : FIXED、

VARIABLE、VAR_LOAD、

VAR_LOAD_PIPE

FIXED タップ遅延ラインのタイプを設定する。

FIXED : 固定遅延値を設定。

VAR_LOAD : 動的にタップ値をロード。

VARIABLE : 動的に遅延値を調整。

VAR_LOAD_PIPE : VAR_LOAD モード

と同じ機能を備えるほか、次のアップデー

トに備えて CNTVALUEIN の値を格納で

きる。

DELAY_SRC 文字列 : IDATAIN、

DATAINIDATAIN IDATAIN : IDELAY チェーン入力は

IDATAIN

DATAIN : IDELAY チェーン入力は

DATAIN

IDELAY_VALUE 整数 : 0 ～ 31 0 固定モードの遅延タップ数を指定する、ま

たは VARIABLE モードの初のタップ数

を指定する (入力パス)。IDELAY_TYPE がVAR_LOAD または VAR_LOAD_PIPEモードに設定されている場合、この属性値

は無視される、または 0 とみなされる。

HIGH_PERFORMANCE_MODE ブール値 : FALSE または

TRUETRUE この属性を TRUE にすると、出力ジッター

が削減される。消費電力の差は、ザイリン

クスの Xilinx Power Estimator ツールに

よって定量化される。

SIGNAL_PATTERN 文字列 : DATA または

CLOCKDATA Timing Analyzer でのタイミング解析に、

データパスやクロックパス上の遅延

チェーンに生じるジッターの適切な値が加

味される。

REFCLK_FREQUENCY 実数 : 190 ～ 210 または 290 ～ 310

200 Timing Analyzer がスタティックタイミン

グ解析用に使用するタップ値 (MHz) を設

定する。いずれのスピードグレードでも

290.0 ～ 310.0 の範囲は使用できない。『7シリーズ FPGA データシート』参照。

CINVCTRL_SEL ブール値 : FALSE または

TRUEFALSE CINVCTRL_SEL ピンを有効にして、C ピ

ンの極性を動的に切り替える。

PIPE_SEL ブール値 : FALSE または

TRUEFALSE パイプラインモードを選択する。

VAR_LOAD_PIPE 動作モードを使用する

場合のみこの属性を TRUE に設定する。







IDELAY_TYPE 属性

IDELAY_TYPE 属性は、使用する遅延のタイプを設定する場合に使用します。

IDELAY_TYPE を FIXED に設定すると、 IDELAY_VALUE 属性で設定したタップ数が遅延値と

して固定されます。この値はあらかじめ設定され、コンフィギュレーション後は変更できません。

IDELAY_TYPE 属性を VARIABLE に設定すると、可変モードの遅延が選択されます。タップ遅

延は、CE = 1 および INC = 1 と設定してインクリメントを実行、または CE = 1 および INC = 0 と設定してデクリメントを実行します。このインクリメント /デクリメントの動作は、C に同期します。

IDELAY_TYP を VAR_LOAD または VAR_LOAD_PIPE に設定すると、可変タップ遅延を動的に

ロードして変更できます。タップ遅延は、 CE = 1 および INC = 1 と設定してインクリメントを実

行、または CE = 1 および INC = 0 と設定してデクリメントを実行します。インクリメント /デクリ

メントの動作は C に同期します。このモードの LD ピンは、 VAR_LOAD モードの場合に

CNTVALUEIN に現れた値をロード、または VAR_LOAD_PIPE モードの場合にパイプラインレジスタにあらかじめ書き込まれた値をロードします。この場合、タップ値を動的に設定できます。

IDELAY_VALUE 属性

IDELAY_VALUE 属性を使用してタップ遅延の初期値を指定します。有効な値は、 0 から 31 まで

の整数です。デフォルト値は 0 です。タップ遅延がリセットされると (LD ピンをアサートする)、タップ遅延の値は IDELAY_VALUE 属性で指定した値に戻ります。VARIABLE モードの場合、こ

の属性によって遅延ラインの初の設定値が決まります。 VAR_LOAD または VAR_LOAD_PIPEモードの場合、この属性は使用されません。このため、遅延ラインの初期値は常に 0 となります。

HIGH_PERFORMANCE_MODE 属性

この属性を TRUE にすると、出力ジッターが削減される。これにより、 IDELAYE2 プリミティブ

の電力消費がわずかに増加します。

SIGNAL_PATTERN 属性

クロックとデータ信号では電気的特性が異なるため、IDELAY チェーンに累積するジッターの量も

異なります。この属性を設定すると、タイミングを計算するときに、タイミング解析ツールが適切

なジッター量を加味して解析を実行します。クロック信号は本来規則的であり、 1 や 0 が長い間連

続するシーケンスは含まれません。これに対してデータはランダムであるため、 1 や 0 が長く続く

シーケンスや短く続くシーケンスを含むことがあります。

IDELAY モード

IDELAY として使用する場合、データは IBUF または FPGA ロジックのいずれかから入力され

ILOGICE2/ISERDESE2 または ILOGICE3/ISERDESE2 へと出力されます。動作モードは 4 つあ

り、次のとおりです。

• 固定遅延モード (IDELAY_TYPE = FIXED)

固定遅延モードの場合、IDELAY_VALUE 属性で設定したタップ数が遅延値として固定されま

す。この値は一度設定すると変更できません。このモードを使用する場合は、必ず

IDELAYCTRL プリミティブをインスタンシエートする必要があります。詳細は、

「IDELAYCTRL の説明およびデザインのガイドライン」を参照してください。

• 可変遅延モード (IDELAY_TYPE = VARIABLE)

このモードの場合、制御信号 CE および INC を操作することで、コンフィギュレーション後に

遅延値を変更できます。このモードを使用する場合は、必ず IDELAYCTRL プリミティブをイ




UG471 (v1.4) 2014 年 5 月 13 日


ンスタンシエートする必要があります。詳細は、「IDELAYCTRL の説明およびデザインのガ

イドライン」を参照してください。 VARIABLE モードで使用される制御ピンを表 2-6 に示し

ます。

• ロード可能な可変遅延モード (IDELAY_TYPE = VAR_LOAD)

このモードには、 IDELAY_TYPE = VARIABLE と同じ機能に加えて、 IDELAY のタップ値と

して FPGA ロジックから 5 ビットの値、CNTVALUEIN4:0 をロードする機能があります。LD信号がパルスすると、 CNTVALUEIN<4:0> の値が新しいタップ値になります。

IDELAY_VALUE 属性は無視されます。このモードを使用する場合は、必ず IDELAYCTRLプリミティブをインスタンシエートする必要があります。詳細は、「IDELAYCTRL の説明お

よびデザインのガイドライン」を参照してください。 VAR_LOAD モードで使用される制御ピ

ンを表 2-7 に示します。

IDELAY タイミング

表 2-8 に、 IDELAY のスイッチ特性を示します。

表 2-6 : 制御ピン (IDELAY_TYPE = VARIABLE の場合)

C LD CE INC TAP の設定

0 x x x 変更なし

1 1 x x IDELAY_VALUE

1 0 0 x 変更なし

1 0 1 1 現在値 +1

1 0 1 0 現在値 -1

1 0 0 0 変更なし

表 2-7 : 制御ピン (IDELAY_TYPE = VAR_LOAD の場合)

C LD CE INC CNTVALUEIN CNTVALUEOUT TAP の設定

0 x x x x 変更なし変更なし

1 1 x x CNTVALUEIN CNTVALUEIN CNTVALUEIN

1 0 0 x x 変更なし変更なし

1 0 1 1 x 現在値 +1 現在値 +1

1 0 1 0 x 現在値 -1 現在値 -1

1 0 0 0 0 変更なし変更なし

表 2-8 : IDELAY のスイッチ特性

シンボル説明

TIDELAYRESOLUTION IDELAY タップの精度

TICECK/TICKCE CE ピンの C に対するセットアップ/ホールド

TIINCCK/TICKINC INC ピンの C に対するセットアップ/ホールド

TIRSTCK/TICKRST LD ピンの C に対するセットアップ/ホールド





図 2-12 に、 IDELAY (IDELAY_TYPE = VARIABLE、 IDELAY_VALUE = 0、 DELAY_SRC =IDATAIN) のタイミング図を示します。


C の立ち上がりエッジでリセットが検出され (LD が High)、 31 タップチェーンからの出力として

DATAOUT 出力にはタップ 0 が選択されます。


C の立ち上がりエッジで CE と INC のパルスがキャプチャされます。これは、インクリメント動作

が開始されたことを示します。この出力は、グリッチなしでタップ 0 からタップ 1 へ変化します。

「インクリメント /デクリメント動作後の安定」を参照してください。


CE と INC は既にディアサートされているので、インクリメント動作が完了します。この出力は、

LD、 CE、または INC ピンに変化がない限り、無限にタップ 1 を保持します。

図 2-13 に、 VAR_LOAD モードの IDELAY のタイミング図を示します。


図 2-12 : IDELAY のタイミング図


図 2-13 : VAR_LOAD モードの IDELAY のタイミング図

UG471_c2_10_011811

LD

C

1 2 3

CE

INC

DATAOUT Tap 0 Tap 1

C

LD

INC

CE

CNTVALUEIN

CNTVALUEOUT

DATAOUT

5’b00010 5’b00011 5’b01010

5’b00010 5’b01010

0 1 2 3

Tap 2 Tap 3 Tap 10

UG471_c2_11_011811




UG471 (v1.4) 2014 年 5 月 13 日



LD 信号がパルスされる前であり、タップの設定、つまり CNTVALUEOUT の値は不明です。


C の立ち上がりエッジで LD の High が検出されると、 DATAOUT 出力に CNTINVALUE によっ

て指定された遅延が加わり、タップ設定がタップ 2 に変更されます。さらに、新しいタップ値に

よって CNTVALUEOUT が更新されます。




さらに、新しいタップ値によって CNTVALUEOUT が更新されます。


C の立ち上がりエッジで LD の High が検出されると、 DATAOUT 出力が CNTINVALUE 分だけ

遅延します。 CNTVALUEOUT はタップ設定の値を示します。出力は、 LD、 CE、または INC ピンがアサートされるまで無限にタップ 10 を保持します。

インクリメント /デクリメント動作後の安定

図 2-12 では、 INC および CE コマンドに応答して、タップ 0 からタップ 1 へ変化する遅延ライン

を示しています。タップ 0 とタップ 1 のデータ値が異なる場合、出力ステートは必ず変化します。

しかし、タップ 0 とタップ 1 のデータ値が同じ場合 (例 : 両方とも 0 または 1)、タップ 0 からタッ

プ 1 への遷移による出力にグリッチやノイズは生じません。これは、レシーバーデータ信号が

IDELAY タップチェーンを通過することを想像すると理解できます。タップ 0 とタップ 1 の両方

がレシーバーデータアイの中央にある場合、タップ 0 でサンプルされたデータとタップ 1 でサン

プルされたデータは同一になります。このような場合、タップ 0 からタップ 1 への遷移による出力

への変化はありません。これを確実にするため、 IDELAY のインクリメント /デクリメント動作は

グリッチがないように設計されています。同様の説明が図 2-13 に示す VAR_LOAD の動作にも適

用されます。ただし、 VAR_LOAD は、 1 タップ以上の遅延を変更する可能性があり、現在のアイ

の中央地点から離れたサンプルポイントとなる可能性があります。

したがってユーザーは、実際にユーザーデータが IDELAYE2 プリミティブを通過するときに、リ

アルタイムで IDELAY タップの設定を動的に変更できます。現在の遅延ライン値が受信したデー

タアイの中央付近に位置している限り、この変更によってユーザーデータが破損することはあり

ません。

クロック信号パスに IDELAYE2 プリミティブが使用される場合にも、グリッチフリー動作は適用

されます。遅延ラインが受信したクロック信号のエッジ付近に位置していない限り、タップの設定

を変更することによって、グリッチやデータ破損が生じることはありません。この場合、クロック

パス上の IDELAYE2 プリミティブのタップ設定を変更した場合でも、クロック管理エレメントや

ステートマシンに影響を与えることはなく、そのクロックで動作できます。

IDELAY の VHDL および Verilog インスタンシエーションテンプレート

すべてのプリミティブとサブモジュールの VHDL および Verilog インスタンシエーションテンプ

レートは、『7 シリーズ FPGA ライブラリガイド』に記載されています。

VHDL のテンプレートには、コンポーネント宣言のセクションとアーキテクチャセクションがあ

り、両セクションを VHDL デザインファイルに挿入する必要があります。アーキテクチャセク

ションのポートマップには、デザインの信号名を含めます。




IDELAYCTRL

IDELAYCTRL

IDELAYCTRL の概要

IDELAYE2 または ODELAYE2 プリミティブをインスタンシエートする場合は、 IDELAYCTRLモジュールもインスタンシエートする必要があります。 IDELAYCTRL モジュールは、領域内の各

遅延タップ (IDELAY/ODELAY) を継続的にキャリブレーションし、プロセス、電圧、温度変動に

よる影響を抑制します (121 ページの図 2-16 参照)。 IDELAYCTRL モジュールは、ユーザー指定

の REFCLK を使用して IDELAY および ODELAY をキャリブレーションします。

IDELAYCTRL プリミティブ

図 2-14 に、 IDELAYCTRL プリミティブを示します。

IDELAYCTRL ポート

RST - リセット

リセット入力ピン (RST) は、アクティブ High の非同期リセットです。 IDELAY および ODELAYを正常に動作させるため、コンフィギュレーション後、REFCLK 信号が安定してから IDELAYCTRLをリセットする必要があります。このとき、リセットパルス幅として TIDELAYCTRL_RPW が必要で

す。

REFCLK - 基準クロック

基準クロック (REFCLK) は、 IDELAYCTRL が同じ領域内にあるすべての IDELAY および

ODELAY モジュールをキャリブレーションするときに基準とするクロックです。このクロックは、

必ずグローバルまたは水平クロックバッファー (BUFG または BUFH) で駆動してください。指定

した IDELAY および ODELAY の精度 (TIDELAYRESOLUTION) を確実にするには、 REFCLK の周

波数を FIDELAYCTRL_REF ± 指定の許容誤差 ppm (IDELAYCTRL_REF_PRECISION) の範囲とし

てください。 REFCLK は、ユーザー指定のソースまたは MMCM から直接供給され、グローバル

クロックバッファーに配線する必要があります。

RDY - Ready 信号

Ready (RDY) 信号は、ある特定の領域にある IDELAY および ODELAY モジュールのキャリブ

レーションが完了するとアサートされます。 REFCLK が High または Low を 1 クロック以上継続

すると、 RDY 信号がディアサートされます。 RDY 信号が Low にディアサートされた場合、


図 2-14 : IDELAYCTRL プリミティブ

REFCLK RDY

RST

IDELAYCTRL

ug471_c2_12_011811




UG471 (v1.4) 2014 年 5 月 13 日


IDELAYCTRL モジュールをリセットしなければなりません。インプリメンテーションツールで、

RDY 信号を未接続に (無視) するように設定できます。図 2-15 に、 RDY および RST のタイミン

グ関係を示します。

IDELAYCTRL のタイミング

表 2-9 に、 IDELAYCTRL のスイッチ特性を示します。

図 2-15 に示すとおり、 7 シリーズ FPGA の IDELAYCTRL RST はエッジトリガー信号です。

IDELAYCTRL の位置

IDELAYCTRL モジュールは、すべてのクロック領域の各 I/O カラム内にあります。IDELAYCTRLモジュールは、そのクロック領域内のすべての IDELAYE2 および ODELAYE2 モジュールをキャ

リブレーションします。クロック領域の定義は、『7 シリーズ FPGA クロッキングユーザーガイド』

を参照してください。

図 2-16 に、 IDELAYCTRL モジュールの位置関係を示します。

表 2-9 : IDELAYCTRL のスイッチ特性

シンボル説明

FIDELAYCTRL_REF REFCLK 周波数

IDELAYCTRL_REF_PRECISION REFCLK 精度

TIDELAYCTRLCO_RDY IDELAYCTRL のリセット /スタートアップから Readyまでの遅延


図 2-15 : RST と RDY のタイミング関係

RST

REFCLK

RDYug471_c2_13_011811

TIDELAYCTRLCO_RDY




OLOGIC リソース

IDELAYCTRL の説明およびデザインのガイドライン

IDELAYCTRL の配置については、制約ガイドを参照してください。

OLOGIC リソース

OLOGIC ブロックは I/O ブロック (IOB) の隣に配置されています。OLOGIC は、 FPGA から IOBを介してデータを送出する専用同期ブロックです。 OLOGIC リソースには、 OLOGICE2 (HP I/Oバンク ) と OLOGICE3 (HR I/O バンク ) があります。このガイドでは OLOGIC として説明してい

ますが、特記のない限り OLOGICE2 と OLOGICE3 は同じ機能を持ち、ポートも同様です。

ILOGICE2 と ILOGICE3 は、インスタンシエートできないという点でプリミティブではありませ

ん。これらには、配置配線後に OFD (output flip-flop) や ODDR (output DDR) などのユーザーが

インスタンシエートしたエレメントが含まれます。

OLOGIC は、 2 つの主要ブロックで構成されており、 1 つは出力データパスのコンフィギュレー

ション用、もう 1 つはトライステート制御パスのコンフィギュレーション用です。これらの 2 つの

ブロックには、共通クロック (CLK) がありますが、イネーブル信号 (OCE と TCE) は異なります。

両ブロックには個別の SRVAL 属性で制御される非同期および同期セット / リセット (SR 信号) があ

ります。

出力およびトライステートパスは、次のモードで個別にコンフィギュレーションできます。

• エッジトリガー D 型フリップフロップ

• DDR モード (SAME_EDGE または OPPOSITE_EDGE)

• レベル認識ラッチ

• 非同期/組み合わせ

図 2-17 に、 OLOGIC ブロック内のさまざまなロジックリソースを示します。


図 2-16 : IDELAYCTRL モジュールの位置関係

Left Edge I/O

Right Edge I/O

hclkrow

I/O bank(50 I/O)

IDE

LAY

CT

RL

ug471_c2_14_021914




UG471 (v1.4) 2014 年 5 月 13 日


このセクションでは、 OLOGIC リソースを使用した場合のさまざまな機能について説明します。

組み合わせ出力データおよびトライステート制御パス

組み合わせ出力パスを使用して、FPGA から出力ドライバー (または出力ドライバー制御) まで直接

接続します。次のような場合、ソフトウェアは自動的にこれらのパスを使用します。

1. FPGA 内のロジックリソースから出力データまたはトライステート制御までレジスタなしで

直接接続されている場合

2. ソフトウェアでマップを指示する [Pack I/O Register/Latches into IOBs] がオフに設定されている

場合

Output DDR (ODDR) の概要

7 シリーズデバイスには、OLOGIC ブロック内に専用レジスタがあり、出力 DDR レジスタをイン

プリメントできます。この機能は、ODDR プリミティブをインスタンシエートした場合に使用でき

ます。 OLOGIC を使用中、 DDR マルチプレクサー処理は自動的に実行されます。マルチプレク

サーを手動で制御する必要はありません。この制御はクロックで行われます。

ODDR プリミティブには、クロック入力が 1 つだけあります。立ち下がりエッジデータは、入力

クロックをローカル反転したクロックを使用します。 I/O タイルへ供給されるすべてのクロックは

マルチプレクスされています。 ILOGIC ブロック間または OLOGIC ブロック間でクロックは共有

していません。 ODDR プリミティブでは、次の動作モードを使用できます。

• OPPOSITE_EDGE モード

• SAME_EDGE モード

SAME_EDGE モードは、 Virtex-6 アーキテクチャと同一モードです。このモードを使用すると、

ODDR クロックの立ち上がりエッジで、 ODDR プリミティブの両方のデータ入力を同時に取得で

きるようになります。これにより、 CLB およびクロックリソースを節約でき、パフォーマンスが

向上します。このモードをインプリメントするには、 DDR_CLK_EDGE 属性を使用します。次の

セクションでは、各モードについて説明します。


図 2-17 : OLOGIC のブロック図

D1

D2

T1

T2

TCE

CLK

SR

QTQ

CE

CK

SR

ug471_c2_15_011811

D1

D2

D1

D2

OCE

QOQ

CE

CK

SR




OLOGIC リソース

OPPOSITE_EDGE モード

OPPOSITE_EDGE モードでは、クロック (CLK) の両エッジを使用して、 2 倍のスループットで

FPGA ファブリックからデータをキャプチャします。この構造は、 Virtex-6 FPGA インプリメン

テーションと類似しています。両出力は、 IOB のデータ入力またはトライステート制御入力に転送

されます。 OPPOSITE_EDGE モードにおける出力 DDR のタイミング図を図 2-18 に示します。

SAME_EDGE モード

この方法を使用した場合、同一クロックエッジで、 IOB にデータを送ることができます。同一ク

ロックエッジで IOB にデータを送ることにより、セットアップタイムの違反を回避できます。ま

た、CLB レジスタを使用する場合に生じるレジスタ間の遅延を小限に抑えることができ、大の

DDR 周波数で実行できます。図 2-19 に、 SAME_EDGE モードを使用した出力 DDR のタイミン

グ図を示します。

クロックの転送

出力 DDR は、クロックの複製を出力へ転送できます。これは、クロックと DDR データを同じ遅

延で伝搬する場合や、すべてのクロックロードに独自のクロックドライバーがある場合の複数ク

ロックの生成にきわめて有効です。この手法を実行する場合は、 ODDR プリミティブの D1 入力を

High に、 D2 入力を Low に接続します。ザイリンクスは、この手法を使用して FPGA ファブリッ

クから出力ピンへクロックを転送することを推奨しています。


図 2-18 : OPPOSITE_EDGE モードの出力 DDR タイミング

ug471_c2_16_011811

CLK

OCE

OQ

D1

D2

D1A D2A D1B

D1A D1B D1C D1D

D2A D2B D2C D2D

D2B D1C D2C D1D


図 2-19 : SAME_EDGE モードの出力 DDR タイミング

ug471_c2_17_011811

CLK

OCE

OQ

D1

D2

D1A D2A D1B

D1A D1B D1C D1D

D2A D2B D2C D2D

D2B D1C D2C D1D




UG471 (v1.4) 2014 年 5 月 13 日


Output DDR (ODDR) プリミティブ

図 2-20 に、 ODDR プリミティブブロック図を示します。セット / リセットは同時にサポートされ

ていません。表 2-10 に ODDR ポート信号を示し、表 2-11 には ODDR プリミティブのさまざまな

属性とデフォルト値を示します。

ODDR の VHDL および Verilog テンプレート

『7 シリーズ FPGA ライブラリガイド』に、 VHDL および Verilog を使用した ODDR モジュール

のインスタンシエーションテンプレートがあります。

OLOGIC タイミングモデル

このセクションでは、OLOGIC ブロックに関するすべてのタイミングモデルについて説明します。

表 2-12 に、『7 シリーズ FPGA データシート』に記載されている OLOGIC の機能とスイッチ特性

に関連する制御信号を示します。


図 2-20 : ODDR プリミティブのブロック図

表 2-10 : ODDR ポート信号

ポート名機能説明

Q データ出力 (DDR) ODDR レジスタ出力。

C クロック入力ポート CLK ピンは、クロック入力ピンを示す。

CE クロックイネーブ

ルポート

CE は、クロックイネーブルピンを示す。Low にアサート

された場合、このポートはポート Q の出力クロックを無効

にする。

D1、 D2 データ入力 ODDR レジスタ入力。

SR セット / リセット同期/非同期セット / リセットピン。セット / リセットは Highにアサートされる。

表 2-11 : ODDR 属性

属性名説明設定可能な値

DDR_CLK_EDGE クロックエッジに対する ODDR の動作

モードを設定する。

OPPOSITE_EDGE (デフォル

ト )、 SAME_EDGE

INIT Q ポートの初期値を設定する。 0 (デフォルト )、 1

SRTYPE クロック (C) のセット / リセットタイプ ASYNC、 SYNC (デフォルト )

ug471_c2_18_011811

C

CE

D1

SR

Q

D2 ODDR





OLOGIC リソース

タイミング特性

図 2-21 に、 OLOGIC 出力レジスタのタイミングを示します。


• クロックイベント 1 より TOOCECK 前に、出力レジスタの OCE 入力で出力クロックイネーブ

ル信号が High (有効) になると、出力レジスタでのデータ受信が可能になります。

• クロックイベント 1 より TODCK 前に、出力レジスタの D1 入力で出力信号が High (有効) になり、クロックイベント 1 より TOCKQ 後に OQ 出力に反映されます。


クロックイベント 4 より TOSRCK 前に、 SR 信号 (この場合同期リセットとしてコンフィギュレー

ション) が High (有効) になって出力レジスタがリセットされ、クロックイベント 4 より TRQ 後に

OQ 出力に反映されます。

表 2-12 : OLOGIC のスイッチ特性

シンボル説明


TODCK/TOCKD D1/D2 ピンの CLK に対するセットアップ/ホールド

TOOCECK/TOCKOCE OCE ピンの CLK に対するセットアップ/ホールド

TOSRCK/TOCKSR SR ピンの CLK に対するセットアップ/ホールド

TOTCK/TOCKT T1/T2 ピンの CLK に対するセットアップ/ホールド

TOTCECK/TOCKTCE TCE ピンの CLK に対するセットアップ/ホールド

クロックから出力までの遅延

TOCKQ CLK から OQ/TQ 出力までの遅延

TRQ SR ピンから OQ/TQ 出力までの遅延


図 2-21 : OLOGIC 出力レジスタのタイミング特性

1 2 3 4 5

CLK

D1

OCE

SR

OQ

TOCKQ

TODCK

TOOCECK

TOSRCK

ug471_c2_19_011811




UG471 (v1.4) 2014 年 5 月 13 日


図 2-22 に、 OLOGIC ODDR レジスタのタイミングを示します。


• クロックイベント 1 より TOOCECK 前に、ODDR レジスタの OCE 入力で ODDR クロックイネーブル信号が High (有効) になると、データ受信が可能になります。ODDR レジスタの OCE信号を CLK の立ち上がりエッジと立ち下がりエッジ間でトグルする場合は注意が必要です。

• また、両クロックエッジに対するレジスタのセットアップタイムも満たす必要があります。ク

ロックイベント 1 (CLK の立ち上がりエッジ) より TODCK 前に、 ODDR レジスタの D1 入力

でデータ信号 D1 が High (有効) になり、クロックイベント 1 より TOCKQ 後に OQ 出力に反

映されます。


• クロックイベント 2 (CLK の立ち下がりエッジ) より TODCK 前に、 ODDR レジスタの D2 入力でデータ信号 D2 が High (有効) になり、クロックイベント 2 より TOCKQ 後に OQ 出力に

反映されます (この場合、 OQ 出力は変化しない)。


クロックイベント 9 (CLK の立ち上がりエッジ) より TOSRCK 時間前に、 SR 信号 (この場合、同期

リセットとしてコンフィギュレーション) が High (有効) になると、 ODDR レジスタがリセットさ

れてクロックイベント 9 より TRQ 時間後にOQ 出力に反映されます (この場合、OQ 出力は変化し

ない) 。さらに、ODDR レジスタがリセットされてクロックイベント 10 より TRQ 時間後に OQ 出力に反映されます (この場合、 OQ 出力は変化しない)。


図 2-22 : OLOGIC ODDR レジスタのタイミング特性 (OPPOSITE_EDGE モード )

1 2 3 4 5 6 7 8 9 10 11

TODCK

TOOCECK

TODCK

TOSRCK

TRQ

CLK

D1

D2

OCE

SR

OQTOCKQ

ug471_c2_20_011811




OLOGIC リソース

図 2-23 に、 OLOGIC トライステートレジスタのタイミングを示します。


• クロックイベント 1 より TOTCECK 前に、トライステートレジスタの TCE 入力でトライス

テートクロックイネーブル信号が High (有効) になると、トライステートレジスタでのデー

タ受信が可能になります。

• クロックイベント 1 より TOTCK 前に、トライステートレジスタの T 入力でトライステート信

号が High (有効) になり、クロックイベント 1 より TOCKQ 後にパッドがハイインピーダンス

に戻ります。


• クロックイベント 2 より TOSRCK 時間前に、 SR 信号 (この場合同期リセットとしてコンフィ

ギュレーション) が High (有効) になり、クロックイベント 2 より TRQ 時間後にトライステー

トレジスタがリセットされます。


図 2-23 : OLOGIC トライステートレジスタのタイミング特性

1 2 3 4 5

CLK

T1

TCE

SR

TQ

TOCKQ TRQ

TOTCK

TOTCECK

TOSRCK

UG471_c2_21_011811




UG471 (v1.4) 2014 年 5 月 13 日


図 2-24 に、IOB DDR トライステートレジスタタイミングを示します。これは、OPPOSITE_EDGEモードの DDR を使用した例です。その他のモードを使用する場合は、 107 ページの図 2-7 に示す

適切なレイテンシを追加してください。


• クロックイベント 1 より TOTCECK 前に、トライステート ODDR レジスタの TCE 入力でトラ

イステートクロックイネーブル信号が High (有効) になると、トライステートレジスタでの

データ受信が可能になります。トライステート ODDR レジスタの TCE 信号を CLK の立ち上

がりエッジと立ち下がりエッジ間でトグルする場合は注意が必要です。

• また、両クロックエッジに対するレジスタのセットアップタイムも満たす必要があります。ク

ロックイベント 1 (CLK の立ち上がりエッジ) より TOTCK 前に、トライステートレジスタの

T1 入力でトライステート信号 T1 入力が High (有効) になり、クロックイベント 1 より

TOCKQ 後に TQ 出力に反映されます。


• クロックイベント 2 (CLK の立ち下がりエッジ) より TOTCK 時間前に、トライステートレジ

スタの T2 入力でトライステート信号 T2 が High (有効) になり、クロックイベント 2 より

TOCKQ 時間後に TQ 出力に反映されます (この場合、 TQ 出力は変化しない)。


• クロックイベント 9 (CLK の立ち上がりエッジ) より TOSRCK 時間前に、 SR 信号 (この場合、

同期リセットとしてコンフィギュレーション) が High (有効) になると、トライステートレジ

スタがリセットされてクロックイベント 9 より TRQ 時間後に TQ 出力に反映されます (この

場合、 TQ 出力は変化しない)。さらに、トライステートレジスタがリセットされてクロック

イベント 10 より TRQ 時間後に TQ 出力に反映されます (この場合、 TQ 出力は変化しない)。


図 2-24 : OLOGIC ODDR トライステートレジスタのタイミング特性

1 2 3 4 5 6 7 8 9 10 11

TOTCK

TOTCECK

TOTCK

TOSRCK

TRQ

CLK

T1

T2

TCE

SR

TQTOCKQ

ug471_c2_22_011811




出力遅延リソース (ODELAY) ― HR バンクでは使用不可


すべての HP I/O ブロックには、 ODELAYE2 と呼ばれるプログラム可能な絶対遅延プリミティブ

が 1 つあります。 ODELAY は、 OLOGICE2/OSERDESE2 ブロックに接続できます。 ODELAYは、キャリブレーションされた 31 段階ラップアラウンド式のタップ精度を持つ遅延プリミティブ

です。遅延値は、『7 シリーズ FPGA データシート』を参照してください。この遅延は、組み合わ

せ出力パスやレジスタ付きの出力パスに適用できます。また、ファブリックから直接アクセスも可

能です。 ODELAY は、出力信号に対して個別に遅延を与えることができます。タップ遅延の精度

は、『7 シリーズ FPGA データシート』に記載された範囲内の IDELAYCTRL 基準クロックを選択

して変更できます。

ODELAYE2 プリミティブ

図 2-25 に、 ODELAYE2 プリミティブを示します。

表 2-13 に、 ODELAYE2 プリミティブで使用可能なポートを示します。


図 2-25 : ODELAYE2 プリミティブ

C DATAOUT

INC

CE

CLKIN

ODATAIN

REGRST

LD

CINVCTRL

CNTVALUEIN[4:0]

LDPIPEEN

CNTVALUEOUT[4:0]

ODELAYE2

ug471_c2_23_0118

表 2-13 : ODELAYE2 プリミティブポート


C 入力 1 VARIABLE、 VAR_LOAD、 VAR_LOAD_PIPE モードで使用されるクロック入

力。

REGRST 入力 1 パイプラインレジスタの値をすべて 0 にリセットする。

LD 入力 1

VARIABLE モードの場合は、あらかじめプログラムされた値を ODELAY プリ

ミティブにロードする。 VAR_LOAD モードの場合は、 CNTVALUEIN の値を

ロードする。 VAR_LOAD_PIPE モードの場合は、現在パイプラインレジスタに

ある値をロードする。

CE 入力 1 インクリメント /デクリメント機能を有効にする。

INC 入力 1 タップ遅延数をインクリメント /デクリメントする。

CINVCTRL 入力 1 クロック (C) 極性を動的に反転する。

CNTVALUEIN 入力 5 動的にロード可能なタップ値として FPGA ロジックから送信される入力値。






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ODELAY ポート

FPGA OLOGICE2/OSERDESE2 からのデータ入力 - ODATAIN

ODATAIN 入力は、 OLOGICE2/OSERDESE2 で駆動されます。 ODATAIN は、 IOB へ接続されて

いる DATAOUT ポートを ODELAY_VALUE で設定された遅延で駆動します。

クロックバッファーからのクロック入力 - CLKIN

CLKIN 入力は、クロックバッファー (BUFIO、 BUFG、または BUFR) から駆動されます。この

クロックは、 DATAOUT ポートを介して ODELAY_VALUE で設定された遅延で FPGA ロジック

へ戻ります。

データ出力 - DATAOUT

2 つのデータ入力ポートのいずれか一方からの遅延データです。 DATAOUT は IOB へ接続します。

クロック入力 - C

ODELAYE2 プリミティブのすべての制御入力 (LD、 CE、 INC) は、クロック入力 (C) に同期しま

す。 ODELAY を VARIABLE、 VAR_LOAD、または VAR_LOAD_PIPE モードに設定した場合、

クロックは必ずこのポートに接続してください。 C はローカル反転可能で、グローバルまたはリー

ジョナルクロックバッファーから供給する必要があります。このクロックは、 SelectIO ロジック

リソースで使用しているものと同じクロックに接続しなければなりません。たとえば、

OSERDESE2 を使用する場合、 C は CLKDIV と同じクロックに接続します。

モジュールロード - LD

VARIABLE モードの場合、ODELAY のロードポート LD は、ODELAY_VALUE 属性で設定した

値を遅延プリミティブにロードします。これらの属性が指定されていない場合は、 0 を想定します。

LD は入力クロック信号 (C) に同期したアクティブ High の信号です。

VAR_LOAD モードの場合、 ODELAY のロードポート LD は、 CNTVALUEIN 属性で設定した値

を遅延プリミティブにロードします。 CNTVALUEIN[4:0] に現れる値が新しいタップ値となりま

す。このため、 ODELAY_VALUE 属性は無視されます。

VAR_LOAD_PIPE モードの場合、 IDELAY のロードポート LD は、パイプラインレジスタにあ

る値をロードします。パイプラインレジスタに現れる値が新しいタップ値となります。

パイプラインレジスタのロード - LDPIPEEN

この入力が High になると CNTVALUEIN ピンの現在の値をパイプラインレジスタにロードしま

す。

CLKIN 入力 1 ODELAY のクロック入力 (I/O CLKMUX から )。

ODATAIN 入力 1 OLOGICE2/OSERDESE2 から ODELAY へのデータ入力。

LDPIPEEN 入力 1CNTVALUEIN からパイプラインレジスタへのデータのロードを有効

にする。

DATAOUT 出力 1 2 つのデータ入力ポート (ODATAIN および CLKIN) のいずれかの遅延データ。

CNTVALUEOUT 出力 5 タップ値をモニタリングするために FPGA へ渡す現在の遅延値。

表 2-13 : ODELAYE2 プリミティブポート (続き)






パイプラインレジスタのリセット - REGRST

この入力が High になるとパイプラインレジスタの値をすべて 0 にリセットします。

C ピンの極性切り替え - CINVCTRL

CINVCTRL ピンを使用して C ピンの極性を動的に切り替えます。この機能は、グリッチが問題に

ならないアプリケーションで使用します。極性を切り替える場合、 2 クロックサイクル間は

ODELAY 制御ピンを使用しないでください。

カウント値の入力 - CNTVALUEIN

CNTVALUEIN ピンは LD ピンと併用して、ロード可能なタップ値を動的に切り替える場合に使用

します。

カウント値の出力 - CNTVALUEOUT

CNTVALUEOUT ピンは、ロードされたなタップ値を読み出す場合に使用します。

インクリメント /デクリメント信号 - CE、 INC

インクリメント /デクリメント機能は、イネーブル信号 (CE) で制御されます。このインターフェイ

スは ODELAY が VARIABLE、 VAR_LOAD、または VAR_LOAD_PIPE モードの場合のみ使用

できます。

CE が High を維持している間、 ODELAY は 1 クロック (C) サイクルごとに TIDELAYRESOLUTION分インクリメントまたはデクリメントします。 INC のステートにより、 ODELAY のインクリメン

トまたはデクリメントが決定されます。 INC = 1 のときインクリメント、 INC = 0 のときデクリメ

ントします。いずれの場合もクロック (C) に同期します。 CE が Low の場合は、 INC のステートに

関係なく ODELAY を通過する遅延は変化しません。

CE が High になると、クロックの次の立ち上がりエッジからインクリメント /デクリメントが開始

します。 CE が Low になると、クロックの次の立ち上がりエッジでインクリメント /デクリメント

が終了します。

ODELAYE2 プリミティブのプログラマブル遅延タップはラップアラウンドします。つまり、遅延

タップの後 (タップ 31) に到達すると、次のインクリメント機能はタップ 0 に戻ります。デクリ

メント機能についても同様で、タップ 0 に到達するとタップ 31 に戻ります。

VAR_LOAD_PIPE モードのパイプラインレジスタ機能は、バス構造デザインにおいて非常に有効

です。LDPIPEEN を使用して一つずつ個別に遅延をロード (パイプライン) でき、LD ピンを使用し

て同時にすべての遅延を新しい値にアップデートできます。




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ODELAY 属性

表 2-14 に、 ODELAY 属性を示します。

ODELAY_TYPE 属性

FIXED に設定すると、 ODELAY_VALUE 属性で設定したタップ数が遅延値として固定されます。

この値はあらかじめ設定され、コンフィギュレーション後は変更できません。

VARIABLE に設定すると、可変タップ遅延が選択されます。タップ遅延は、 CE = 1 および INC = 1と設定してインクリメントを実行、または CE = 1 および INC = 0 と設定してデクリメントを実行し

ます。このインクリメント /デクリメントの動作は、 C に同期します。

表 2-14 : ODELAY属性のまとめ


ODELAY_TYPE 文字列 : FIXED、

VARIABLE、VAR_LOAD、

VAR_LOAD_PIPE

FIXED タップ遅延ラインのタイプを設定する。

FIXED : 固定遅延値を設定。

VAR_LOAD : 動的にタップ値をロード。

VARIABLE : 動的に遅延値を調整。

VAR_LOAD_PIPE : VAR_LOAD モードと同じ機

能を備えるほか、次のアップデートに備えて

CNTVALUEIN の値を格納できる。

ODELAY_VALUE 整数 : 0 ～ 31 0 固定モードの遅延タップ数を指定する、または可変

モードの初のタップ数を指定する (出力パス)。ODELAY_TYPE が VAR_LOAD または

VAR_LOAD_PIPE モードに設定されている場

合、この属性値は無視される、または 0 とみなさ

れる。

HIGH_PERFORMANCE_MODE ブール値 : FALSEまたは TRUE

FALSE この属性を TRUE にすると、出力ジッターが削減

される。消費電力の差は、ザイリンクスの XilinxPower Estimator ツールによって定量化される。

SIGNAL_PATTERN 文字列 : DATA または CLOCK

DATA Timing Analyzer でのタイミング解析に、データ

パスやクロックパス上の遅延チェーンに生じる

ジッターの適切な値が加味される。

REFCLK_FREQUENCY 実数 : 190 ～ 210 または 290 ～ 310

200 Timing Analyzer がスタティックタイミング解析

用に使用するタップ値 (MHz) を設定する。いずれ

のスピードグレードでも 290.0 ～ 310.0 の範囲は

使用できない。『7 シリーズ FPGA データシート』

を参照してください。

CINVCTRL_SEL ブール値 : FALSE または TRUE

FALSE CINVCTRL_SEL ピンを有効にして、C ピンの極

性を動的に切り替える。

PIPE_SEL ブール値 : FALSE または TRUE

FALSE パイプラインモードを選択する。

VAR_LOAD_PIPE 動作モードを使用する場合の

みこの属性を TRUE に設定する。

DELAY_SRC 文字列 : ODATAIN、

CLKIN

ODATAIN ODELAY ブロックのデータ入力ソースを選択す

る。






VAR_LOAD または VAR_LOAD_PIPE に設定すると、可変タップ遅延を動的にロードして変更で

きます。タップ遅延は、 CE = 1 および INC = 1 と設定してインクリメントを実行、または CE = 1および INC = 0 と設定してデクリメントを実行します。インクリメント /デクリメントの動作は Cに同期します。このモードの LD ピンは、 CNTVALUEIN に現れた値をロードします。この場合、

タップ値を動的に設定できます。 VAR_LOAD_PIPE モードの場合、 LD ピンは、出力遅延にロー

ドされるパイプラインレジスタ内の現在の値を有効にします。

ODELAY_VALUE 属性

ODELAY_VALUE 属性は、タップ遅延の値を指定します。有効な値は、 0 から 31 までの整数で

す。デフォルト値は 0 です。 LD 信号をアサートすることでタップ遅延をリセットすると、その値

は ODELAY_VALUE 属性で指定した値に戻ります。VAR_LOAD または VAR_LOAD_PIPE モー

ドの場合、この属性値は 0 とみなされます。

HIGH_PERFORMANCE_MODE 属性

この属性を TRUE にすると、出力ジッターが削減される。これにより、 ODELAYE2 プリミティブ

の電力消費がわずかに増加します。

SIGNAL_PATTERN 属性

クロック信号とデータ信号は異なる電気特性を持つため、 ODELAY チェーンに累積するジッター

の量は異なります。この属性を設定すると、タイミングを計算するときに、タイミング解析ツール

が適切なジッター量を加味して解析を実行します。クロック信号は本来規則的であり、 1 や 0 が長

い間連続するシーケンスは含まれません。これに対してデータはランダムであるため、 1 や 0 が長

く続くシーケンスや短く続くシーケンスを含むことがあります。

ODELAY モード

ODELAY として使用する場合、データは IBUF または FPGA ロジックのいずれかから入力され

ILOGICE2/ISERDESE2 または ILOGICE3/ISERDESE2 へと出力されます。動作モードは 4 つあ

り、次のとおりです。

• 固定遅延モード (ODELAY_TYPE = FIXED)

固定遅延モードの場合、 ODELAY_VALUE 属性で設定したタップ数が遅延値として固定され

ます。この値は一度設定すると変更できません。このモードを使用する場合は、必ず

IDELAYCTRL プリミティブをインスタンシエートする必要があります。詳細は、

「IDELAYCTRL の説明およびデザインのガイドライン」を参照してください。

• 可変遅延モード (ODELAY_TYPE = VARIABLE)

このモードの場合、制御信号 CE および INC を操作することで、コンフィギュレーション後に

遅延値を変更できます。このモードを使用する場合は、必ず IDELAYCTRL プリミティブをイ

ンスタンシエートする必要があります。詳細は、「IDELAYCTRL の説明およびデザインのガ

イドライン」を参照してください。 VARIABLE モードで使用される制御ピンを表 2-6 に示し

ます。

表 2-15 : 制御ピン (ODELAY_TYPE = VARIABLE の場合)


0 x x x 変更なし

1 1 x x ODELAY_VALUE

1 0 0 x 変更なし




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• ロード可能な可変遅延モード (ODELAY_TYPE = VAR_LOAD)

このモードは、 (ODELAY_TYPE = VARIABLE) と同じ機能を保有し、さらに FPGA ロジッ

クから 5 入力ビット CNTVALUEIN4:0 を介して ODELAY タップ値をロードできます。 LD信号がパルスすると、 CNTVALUEIN<4:0> の値が新しいタップ値になります。このため、

ODELAY_VALUE 属性は無視されます。このモードを使用する場合は、必ず IDELAYCTRLプリミティブをインスタンシエートする必要があります。詳細は、「IDELAYCTRL の説明お

よびデザインのガイドライン」を参照してください。 VAR_LOAD モードで使用される制御ピ

ンを表 2-7 に示します。

ODELAY タイミング

表 2-17 に、 ODELAY のスイッチ特性を示します。

図 2-26 に、ODELAY E2 (ODELAY_TYPE = VARIABLE、ODELAY_VALUE = 0、DELAY_SRC= CLKIN/ODATAIN) のタイミング図を示します。

1 0 1 1 現在値 +1

1 0 1 0 現在値 -1

1 0 0 0 変更なし

表 2-16 : 制御ピン (ODELAY_TYPE=VAR_LOAD の場合)

C LD CE INC CNTVALUEIN CNTVALUEOUT TAP の設定

0 x x x x 変更なし変更なし

1 1 x x CNTVALUEIN CNTVALUEIN CNTVALUEIN

1 0 0 x x 変更なし変更なし

1 0 1 1 x 現在値 +1 現在値 +1

1 0 1 0 x 現在値 -1 現在値 -1

1 0 0 0 0 変更なし変更なし

表 2-15 : 制御ピン (ODELAY_TYPE = VARIABLE の場合) (続き)


表 2-17 : ODELAY のスイッチ特性

シンボル説明

TIDELAYRESOLUTION IDELAY タップの精度

TICECK/TICKCE CE ピンの C に対するセットアップ/ホールド

TIINCCK/TICKINC INC ピンの C に対するセットアップ/ホールド

TIRSTCK/TICKRST LD ピンの C に対するセットアップ/ホールド






C の立ち上がりエッジでリセットが検出され (LD が High)、 31 タップチェーンからの出力として

DATAOUT 出力にはタップ 0 が選択されます。




「インクリメント /デクリメント動作後の安定」を参照してください。


CE と INC は既にディアサートされているので、インクリメント動作が完了します。この出力は、

LD、 CE、または INC ピンに変化がない限り、無限にタップ 1 を保持します。

図 2-27 に、 ODELAY のタイミング図を示します。


LD 信号がパルスされる前であり、タップの設定および CNTVALUEOUT の値は不明です。


図 2-26 : ODELAY のタイミング図 (VARIABLE モード )


図 2-27 : VAR_LOAD モードの ODELAY のタイミング図

UG471_c2_24_011811

LD

C

1 2 3

CE

INC

DATAOUT Tap 0 Tap 1

C

LD

INC

CE

CNTVALUEIN

CNTVALUEOUT

DATAOUT

5’b00010 5’b00011 5’b01010

5’b00010 5’b01010

0 1 2 3

Tap 2 Tap 3 Tap 10

UG471_c2_25_011811




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C の立ち上がりエッジで LD の High が検出されると、 DATAOUT 出力が CNTINVALUE に等し

くなり、タップ設定がタップ 2 に変更されます。さらに、新しいタップ値によって CNTVALUEOUTが更新されます。




さらに、新しいタップ値によって CNTVALUEOUT が更新されます。


C の立ち上がりエッジで LD が検出されると、 DATAOUT 出力が CNTINVALUE に等しくなりま

す。 CNTVALUEOUT はタップ設定の値を示します。出力は、 LD、 CE、または INC ピンがアサー

トされるまで無限にタップ 10 を保持します。

インクリメント /デクリメント動作後の安定

図 2-26 では、 INC および CE コマンドに応答してタップ 0 からタップ 1 へ変化する ODELAY ラインを示しています。タップ 0 とタップ 1 のデータ値が異なる場合、出力ステートは必ず変化しま

す。しかし、タップ 0 とタップ 1 のデータ値が同じ場合 (例 : 両方とも 0 または 1)、タップ 0 から

タップ 1 への遷移による出力にグリッチやノイズは生じません。これは、トランスミッターデータ

信号が ODELAY タップチェーンを通過することを想像すると理解できます。タップ 0 とタップ 1が両方とも、送信された信号の中央付近に位置している場合、タップ 0 でサンプルされたデータと

タップ 1 でサンプルされたデータは同一になります。このような場合、タップ 0 からタップ 1 への

遷移による出力への変化はありません。これを確実にするため、 ODELAY のインクリメント /デク

リメント動作はグリッチがないように設計されています。

したがってユーザーは、実際にユーザーデータが ODELAYE2 プリミティブを通過するときに、リ

アルタイムで ODELAY タップの設定を動的に変更できます。現在の遅延ライン値が、送信された

データ信号の中央付近に位置している限り、この変更によってユーザーデータが破損することはあ

りません。

クロック信号パスに ODELAYE2 プリミティブが使用される場合にも、グリッチフリー動作は適用

されます。タップ設定を変更しても、出力にグリッチが発生したり、中断したりすることはありま

せん。

ODELAY の VHDL および Verilog インスタンシエーションテンプレート




り、両セクションを VHDL デザインファイルに挿入する必要があります。アーキテクチャセク

ションのポートマップには、デザインの信号名を含めます。




第 3 章

アドバンス SelectIO ロジックリソース

はじめに

このユーザーガイドの第 1 章～第 3 章では、7 シリーズ FPGA の I/O の機能について説明します。

• 第 1 章では、入力レシーバーと出力ドライバーの電気的特性および業界規格との互換性につい


• 第 2 章では、 SDR または DDR データの送受信専用のレジスタ構造について説明します。

• この章では、次のリソースをはじめとするその他の高度なリソースについて説明します。

• 入力シリアル-パラレルコンバーター (ISERDESE2) および出力パラレル-シリアルコン

バーター (OSERDESE2) は、非常に高速な I/O データレートをサポートするため、内部

ロジックは大で I/O の 1/8 の速度で動作できます。

• Bitslip サブモジュールは、トレーニングパターンを使用してワードの境界を検出し、デー

タをその境界に一致させます。

入力シリアル-パラレルロジックリソース (ISERDESE2)7 シリーズ FPGA の ISERDESE2 は、高速なソース同期アプリケーションのインプリメンテーショ

ンを容易にするために設計された、固有のクロッキングとロジック機能を備えたシリアル-パラレ

ルコンバーターです。 ISERDESE2 を使用することによって、デシリアライザーを FPGA ファブ

リックによって設計する際に、タイミングが一層複雑になることを回避できます。

ISERDESE2 には、次の機能があります。

• 専用デシリアライザー /シリアル-パラレルコンバーター

ISERDESE2 デシリアライザーによって、 FPGA ファブリックの動作速度を入力データ周波数

と一致させることなく高速なデータ転送が可能になります。このコンバーターは、シングル

データレート (SDR) およびダブルデータレート (DDR) の両モードをサポートします。 SDRモードでは、シリアル-パラレルコンバーターが 2、 3、 4、 5、 6、 7 または 8 ビット幅のパラ

レルワードを作成します。 DDR モードの場合、 ISERDESE2 単体では 4、 6、 8 ビット幅、 2つの ISERDESE2 をカスケード接続すればさらに 10 または 14 ビット幅のパラレルワードを

作成できます。

• Bitslip サブモジュール

Bitslip サブモジュールを使用することによって、 FPGA ファブリックに入るパラレルデータ

ストリームの順序を並べ替えることができます。このサブモジュールは、トレーニングパター

ンがあるトレーニングソース同期インターフェイスに使用できます。

• ストローブベースのメモリインターフェイス専用サポート




UG471 (v1.4) 2014 年 5 月 13 日


ISERDESE2 には、 OCLK 入力ピンを含む専用回路があり、 ISERDESE2 ブロック内でスト

ローブから FPGA クロックドメインへの切り換えをすべて処理します。このため、パフォー

マンスが向上し、インプリメンテーションが簡素化されます。

• ネットワーキングインターフェイスの専用サポート

• DDR3 インターフェイスの専用サポート

• QDR インターフェイスの専用サポート

• 非同期インターフェイスの専用サポート

図 3-1 は、ISERDESE2 の主要なコンポーネントと機能 (オプションのインバーターを含む) を示し

たブロック図です。


図 3-1 : ISERDESE2 のブロック図

UG471_c3_01_080210

OFB

O

IOBMultiplexers

DDLY SHIFTIN1/2

SHIFTOUT1/2

Q1:Q8CE1

CEModule

Serial-to-Parallel

Converter

BitslipModule

CE2

RST

BITSLIP

D

DYNCLKSEL

CLKB

CLK

DYNCLKDIVSEL

CLKDIV

CLKDIVP

OCLK




入力シリアル-パラレルロジックリソース (ISERDESE2)

ISERDESE2プリミティブ (ISERDESE2)7 シリーズデバイスの ISERDESE2 プリミティブは、 ISERDESE2 です (図 3-2 参照)。

表 3-1 に、 ISERDESE2 プリミティブで使用可能なポートを示します。


図 3-2 : ISERDESE2 プリミティブ

UG471_c3_02_090810

BITSLIP

CE1

CE2

CLK

CLKB

OCLK

OCLKB

CLKDIVP

CLKDIV

DYNCLKSEL

DYNCLKDIVSEL

SHIFTIN1

SHIFTIN2

RST

D

DDLY

OFB

Q1

Q2

Q3

Q4

Q5

Q6

Q7

Q8

SHIFTOUT1

SHIFTOUT2

O

ISERDESE2Primitive

表 3-1 : ISERDESE2 のポート一覧および定義

ポート名タイプ幅説明

Q1－Q8 出力各 1 レジスタ付き出力。「レジスタ付き出力 - Q1 ～ Q8」を参照。

O 出力 1 組み合わせ出力。「組み合わせ出力 – O」を参照。

SHIFTOUT1 出力 1 データ幅拡張用のキャリー出力。スレーブ IOB の SHIFTIN1 に接続。

「ISERDESE2 のビット幅拡張」を参照。

SHIFTOUT2 出力 1 データ幅拡張用のキャリー出力。スレーブ IOB の SHIFTIN2 に接続。


D 入力 1 IOB からのシリアル入力データ。「IOB からのシリアル入力データ - D」を参照。

DDLY 入力 1 IDELAYE2 からのシリアル入力データ。「IDELAYE2 からのシリアル入力デー

タ - DDLY」を参照。




UG471 (v1.4) 2014 年 5 月 13 日


ISERDESE2 ポート

レジスタ付き出力 - Q1 ～ Q8

出力ポート Q1 ～ Q8 は、 ISERDESE2 モジュールのレジスタ付き出力です。 1 つの ISERDESE2ブロックは大 8 ビット (1:8 デシリアライズ) までサポートできます。また、 8 より大きいビット

幅 ( 大 14 ビット ) のサポートは DDR モードのみで可能です詳細は、「ISERDESE2 のビット幅拡

張」を参照してください。初に受信されたデータビットは、出力 Q の上位に現れます。

図 3-3 に示すように、OSERDESE2 の入力のビット順は、 ISERDESE2 ブロックの出力のビット順

と逆になります。たとえば、ワード FEDCBA の下位ビット A は OSERDESE2 の D1 に入力さ

れ、 ISERDESE2 ブロックの Q8 から出力されます。つまり、 D1 は OSERDESE2 の下位入力、

Q8 は ISERDESE2 の下位出力になります。ビット幅を拡張した場合、トランスミッター

CLK 入力 1 高速クロック入力。シリアル入力データストリームのクロック信号。「高速ク

ロック入力 - CLK」を参照。

CLKB 入力 1 MEMORY_QDR モード専用のセカンダリ高速クロック入力。 MEMORY_QDRモードでない限り、常に反転 CLK へ接続。「MEMORY_QDR インターフェイ

スタイプ」を参照。

CE1、 CE2 入力各 1 クロックイネーブル入力。「クロックイネーブル入力 - CE1 および CE2」を参照。

RST 入力 1 アクティブ High のリセット。「リセット入力 - RST」を参照。

CLKDIV 入力 1 分周クロック入力。遅延エレメント、デシリアライズされたデータ、Bitslip サブ

モジュールおよび CE ユニットを駆動するクロック。「分周クロック入力 -CLKDIV」を参照。

CLKDIVP 入力 1 MIG ツールを使用する場合のみ使用可能。 MEMORY_DDR3 モードの場合、

PHASER_IN の分割クロックをソースとする。その他のモードの場合は、グラン

ドに接続。

OCLK 入力 1 メモリアプリケーション用の高速クロック入力。「ストローブベースのメモリインターフェイス用の高速クロックおよびオーバーサンプリングモード - OCLK」

を参照。 (このクロックリソースは OSERDESE2 CLK ピンと共有。 )

OCLKB 入力 1 反転高速クロック入力。 (このクロックリソースは OSERDESE2 CLKB ピンと

共有。 )

BITSLIP 入力 1 Bitslip 処理を開始する。「Bitslip の処理 - BITSLIP」を参照。

SHIFTIN1 入力 1 データ幅拡張用のキャリー入力。マスター IOB の SHIFTOUT1 に接続。


SHIFTIN2 入力 1 データ幅拡張用のキャリー入力。マスター IOB の SHIFTOUT2 に接続。


OFB 入力 1 OLOGICE2 または OLOGICE3 と OSERDESE2 出力からのフィードバックパスを参照。「OSERDESE2 から ISERDESE2 へのフィードバック OSERDESE2」を参照。

DYNCLKDIVSEL 入力 1 CLKDIV の反転を動的に選択する。「動的クロックの反転」を参照。

DYNCLKSEL 入力 1 CLK および CLKB の反転を動的に選択する。「動的クロックの反転」を参照。

表 3-1 : ISERDESE2 のポート一覧および定義 (続き)






OSERDESE2 の D1 が下位入力に、レシーバー ISERDESE2 ブロックの Q8 が下位出力になり

ます。

組み合わせ出力 – O

組み合わせ出力ポート (O) は、ISERDESE2 モジュールのレジスタなし出力です。この出力は、デー

タ入力 (D) から直接接続されるか、 IDELAYE2 を介したデータ入力 (DDLY) から接続されます。

Bitslip の処理 - BITSLIP

BITSLIP ピンがアサート (アクティブ High) されると、 CLKDIV に同期して Bitslip 処理が実行さ

れます。その結果、 Bitslip が実行されるごとに、 Q1 ～ Q8 出力ポートに現れるデータが、バレル

シフターのように 1 つずつシフトします (DDR と SDR では動作が異なる)。詳細は、「Bitslip サブ

モジュール」を参照してください。

クロックイネーブル入力 - CE1 および CE2

入力クロックイネーブルモジュールは、各 ISERDESE2 ブロックに 1 つずつあります (図 3-4 参照)。


図 3-3 : ISERDESE2 ポートの Q1－Q8 出力のビット順序

FGH EQ D

OSERDESE2 ISERDESE2Data Bits

D1D C B A

A

D2B

D3C

D4D

D5E

D6

Q1

Q2

Q3

Q4

Q5

Q6F

H

G

F

E

D

C

D7G

D8

Q7

Q8H

B

A

CLKDIV_TX CLK_TX CLK_RX CLKDIV_RX

UG471_c3_03_120910




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NUM_CE = 1 の場合、 CE2 入力は使用されず、 CE1 入力は、 ISERDESE2 の入力レジスタに直接

接続されるアクティブ High のクロックイネーブルになります。NUM_CE = 2 の場合、CE1 と CE2入力の両方が使用され、 CE1 が CLKDIV の 1/2 サイクル間 ISERDESE2 をイネーブルにし、 CE2が残りの 1/2 サイクル間 ISERDESE2 をイネーブルにします。図 3-4 に示すように、内部クロック

イネーブル信号の ICE が CE1 および CE2 入力から派生します。 146 ページの図 3-5 に示すよう

に、 ICE は FF0、 FF1、 FF2、 FF3 レジスタのクロックイネーブル入力を駆動します。残りのレジ

スタには、 146 ページの図 3-5 に示すようにクロック入力がありません。

クロックイネーブルモジュールは CLKDIV によって駆動される 2:1 シリアル-パラレルコンバー

ターとして機能します。 ISERDESE2 を DDR モードの 1:4 デシリアライズとして構成する場合、

特に双方向メモリインターフェイスではこのクロックイネーブルモジュールが必要となります。

属性 NUM_CE = 2 に設定すると、クロックイネーブルモジュールが有効になり、CE1 および CE2ポートが共に使用可能になります。 NUM_CE = 1 の場合、 CE1 のみ使用でき、通常のクロックイネーブルとして機能します。

高速クロック入力 - CLK

入力シリアルデータストリームでは、クロックとして高速クロック入力 (CLK) が使用されます。

高速クロック入力 - CLKB

入力シリアルデータストリームでは、クロックとしてセカンダリ高速クロック入力 (CLKB) が使

用されます。 MEMORY_QDR モード以外のモードの場合は、いずれも CLKB を CLK の反転バー

ジョンへ接続します。 MEMORY_QDR モードの場合は、 CLKB を位相シフトした固有のクロック

に接続する必要があります。「ISERDESE2 のクロッキング手法」を参照してください。

分周クロック入力 - CLKDIV

通常、分周クロック入力 (CLKDIV) は CLK の分周バージョンであり、周波数はデシリアライズの

幅によって異なります。CLKDIV は、シリアル-パラレルコンバーターの出力、Bitslip サブモジュー

ル、および CE モジュールを駆動します。

IOB からのシリアル入力データ - D

シリアル入力データポート (D) は、 ISERDESE2 のシリアル (高速) データ入力ポートです。この

ポートは、 7 シリーズ FPGA の IOB にのみ接続されます。「ISERDESE2 の D および DDLY の使

用法」を参照してください。


図 3-4 : 入力クロックイネーブルモジュール

D

ARCE1R

ICE

NUM_CE ICECLKDIV

1 CE1X

2 CE2R0

2 CE1R1

(To ISERDESE2 Input Registers)CE1 Q

RST

CLKDIV

D

ARCE2R

CE2 Q

RST

CLKDIV

UG471_c3_04_080310





IDELAYE2 からのシリアル入力データ - DDLY

シリアル入力データポート (DDLY) は、ISERDESE2 のシリアル (高速) データ入力ポートです。こ

のポートは、7 シリーズ FPGA のIDELAYE2 リソースにのみ接続されます。「ISERDESE2 の D および DDLY の使用法」を参照してください。

OSERDESE2 からのシリアル入力データ - OFB

シリアル入力データポート (OFB) は、 ISERDESE2 のシリアル (高速) データ入力ポートです。こ

のポートは、7 シリーズ FPGA の OSERDESE2 の OFB ポートにのみ接続されます。「OSERDESE2から ISERDESE2 へのフィードバック OSERDESE2」を参照してください。

ストローブベースのメモリインターフェイス用の高速クロックおよびオーバーサンプリングモード - OCLK

ストローブベースのメモリインターフェイスでは、 OCLK クロック入力がデータ転送に同期しま

す。 OCLK は、 INTERFACE_TYPE が NETWORKING に設定されている場合に限り未使用とな

ります。

OCLK クロック入力は、ストローブベースのメモリデータをフリーランニングのクロックドメイ

ンに送信するために使用できます。 OCLK は、 CLK 入力のストローブと同じ周波数のフリーラン

ニング FPGA クロックです。図 3-5 に、 CLK から OCLK へのドメイン送信を示しています。ドメ

イン送信のタイミングでは、ユーザーが IDELAY などを使用して CLK 入力へのストローブ信号の

遅延を調整します。 MEMORY_DDR3 および MEMORY_QDR モードにおけるドメイン送信のタ

イミング設定の例では、 MIG ツールを使用しています。 INTERFACE_TYPE が NETWORKINGの場合、このポートは使用されません。

リセット入力 - RST

リセット入力がアサートされると、 CLK および CLKDIV ドメインのほとんどすべてのデータフリップフロップ出力を非同期に Low 駆動します。入力構造の初の 4 つのフリップフロップは例

外となり、それらの値は RESET 後にコンポーネントの属性で選択できます。CLKDIV に同期して

ディアサートされる場合、内部ロジックによって、このディアサートが CLK の初の立ち上がり

エッジへリタイミングされます。したがって、複数ビット入力構造のすべての ISERDESE2 は、同

じリセット信号で駆動され、すべての ISERDESE2 エレメントが同時にリセット状態から遷移でき

るように CLKDIV に同期してアサートおよびディアサートされる必要があります。リセット信号

は、CLK と CLKDIV が安定して現れていることが確認された場合のみディアサートされるべきで

あり、少なくとも CLKDIV の 2 クロック分ディアサートを保持する必要があります。




UG471 (v1.4) 2014 年 5 月 13 日


ISERDESE2 の属性

表 3-2 に、 ISERDESE2 に関連する全属性を示します。各属性についての詳細は、表に続く本文で

説明しています。これらの属性を UCF、 VHDL、または Verilog コードに適用する場合の詳細は、

『ISE ツールマニュアル』を参照してください。

表 3-2 : ISERDESE2 の属性

属性名説明値デフォルト値

DATA_RATE 入力されるデータストリームを SDR または

DDR 処理のいずれかに指定。「DATA_RATE 属性」を参照。

文字列 : SDR または DDR DDR

DATA_WIDTH シリアル-パラレルコンバーターの幅を指定。

有効な値は DATA_RATE 属性で設定した値

(SDR または DDR) によって異なる。

「DATA_WIDTH 属性」を参照。

整数 : 2、 3、 4、 5、 6、 7、 8、 10、または 14DATA_RATE = DDR の場合、4、6、 8、 10、 14 のみ DATA_RATE = SDR の場合、2、3、 4、 5、 6、 7、または 8 のみ

4

DYN_CLKDIV_INV_EN TRUE の場合、 DYNCLKDIVSEL での反転を

有効にして、CLKDIV ピンでの HDL 反転を無

効にする。「動的クロックの反転」を参照。

ブール値 : TRUE または

FALSEFALSE

DYN_CLK_INV_EN TRUE の場合、 DYNCLKSEL での反転を有効

にして、CLK ピンおよび CLKB ピンでの HDL反転を無効にする。「動的クロックの反転」を

参照。

ブール値 : TRUE または

FALSEFALSE

INTERFACE_TYPE ISERDESE2 の使用モデルを選択する。

「INTERFACE_TYPE 属性」を参照。

文字列 : MEMORY_DDR3、MEMORY_QDR、

OVERSAMPLE、NETWORKING

MEMORY

NUM_CE クロックイネーブル数を定義する。「NUM_CE属性」を参照。

整数 : 1 または 2 2

OFB_USED OLOGICE2/3、OSERDESE2 の OFB ピンから

ISERDESE2 の OFB ピンへのパスを有効にし、

D 入力ピンを無効にする。

ブール値 : TRUE または FALSE

FALSE

SERDES_MODE ビット幅を拡張する場合、 ISERDESE2 モ

ジュールをマスターかスレーブとして定義す

る。「SERDES_MODE 属性」を参照。

文字列 : MASTER または SLAVE

MASTER

INIT_Q1 初のサンプルレジスタの初期値を設定する。 2 進数 : 0 または 1 0

INIT_Q2 2 番目のサンプルレジスタの初期値を設定する。 2 進数 : 0 または 1 0



SRVAL_Q1 初のサンプルレジスタのリセット後の値を

設定する。

2 進数 : 0 または 1 1

SRVAL_Q2 2 番目のサンプルレジスタのリセット後の値を

設定する。

2 進数 : 0 または 1 1





DATA_RATE 属性

DATA_RATE 属性は、入力データストリームがシングルデータレート (SDR) であるか、ダブル

データレート (DDR) であるかを指定します。有効な設定値は SDR および DDR であり、デフォル

トは DDR です。

DATA_WIDTH 属性

DATA_WIDTH 属性は、シリアル-パラレルコンバーターのパラレルデータ出力幅を指定します。

有効な値は INTERFACE_TYPE および DATA_RATE 属性によって異なります。表 3-3 に、サポー

トされるデータ幅を示します。

DATA_WIDTH を 8 より大きい値に設定する場合は、2 つの ISERDESE2 をマスターとスレーブの

ペアとして構成する必要があります。「ISERDESE2 のビット幅拡張」を参照してください。

MEMORY モードの場合は、ビット幅を拡張できません。

INTERFACE_TYPE 属性

INTERFACE_TYPE 属性は、 ISERDESE2 をメモリモードまたはネットワークモードのいずれに

するかを指定します。有効な設定値は MEMORY、 MEMORY_DDR3、 MEMORY_QDR、

OVERSAMPLE、または NETWORKING であり、デフォルトのモードは MEMORY です。

図 3-5 に、 MEMORY モードにおける ISERDESE2 の内部接続を示します。


設定する。

2 進数 : 0 または 1 1


設定する。

2 進数 : 0 または 1 1

IOBDELAY レジスタに格納された出力または格納されて

いない出力の両方またはいずれかに入力遅延

を適用するかを設定する。「ISERDESE2 の Dおよび DDLY の使用法」を参照。

NONE、 IBUF、 IFD、 BOTH なし

表 3-2 : ISERDESE2 の属性 (続き)

属性名説明値デフォルト値

表 3-3 : サポートされるデータ幅

INTERFACE_TYPE DATA_RATE サポートされるデータ幅

NETWORKINGSDR 2、 3、 4、 5、 6、 7、 8

DDR 4、 6、 8、 10、 14

MEMORYMEMORY_DDR3MEMORY_QDR

SDR なし

DDR 4




UG471 (v1.4) 2014 年 5 月 13 日


NUM_CE 属性

NUM_CE 属性は、使用するクロックイネーブル (CE1 および CE2) 数を指定します。設定可能な

値は 1 および 2 であり、デフォルトでは 2 です。

SERDES_MODE 属性

SERDES_MODE 属性は、データ幅を拡張する際に、 ISERDESE2 モジュールをマスターまたはス

レーブのいずれかに指定します。有効な設定値は MASTER および SLAVE で、デフォルト値は

MASTER です。「ISERDESE2 のビット幅拡張」を参照してください。

ISERDESE2 のクロッキング手法

NETWORKING インターフェイスタイプ

シリアルからパラレルへの変換プロセスでは、 CLK と CLKDIV の位相関係が重要です。 CLK とCLKDIV の位相は許容範囲内で一致することが理想です。 FPGA には CLK および CLKDIV の位

相関係の要件を満たすためのクロック配置方法が複数あります。

CLK および CLKDIV 入力の位相は一致させる必要があります。たとえば、図 3-6 の ISERDESE2入力でユーザーが CLK と CLKDIV を反転すると、有効なクロック配置である BUFIO/BUFR コン

フィギュレーションで駆動したとしても、クロックの位相が一致しません。この場合

DYNCLKINVSEL や DYNCLKDIVINVSEL も使用できません。


図 3-5 : MEMORY モードの ISERDESE2 の内部接続

Q1D

CLK

ICE

ICE

ICE

ICE

OCLK

CLKDIV

Q2

Q3

Q4

ug471_c3_05_012211

FF0 FF2 FF6

FF1 FF3 FF7

FF4 FF8

FF5 FF9





ネットワーキングインターフェイスタイプを使用する ISERDESE2 ブロックに有効なクロック配

置を次に示します。

• CLK は BUFIO で、 CLKDIV は BUFR で駆動

• CLK は MMCM または PLL で駆動、CLKDIV は同じ MMCM または PLL の CLKOUT[0:6]で駆動

• CLK は BUFG で駆動、 CLKDIV は異なる BUFG で駆動

MMCM を使用して ISERDESE2 の CLK および CLKDIV を駆動する場合、 ISERDESE2 へ接続

するバッファータイプは同じでなければなりません。たとえば、 CLK が BUFG で駆動されている

場合は、CLKDIV も BUFG で駆動する必要があります。MMCM から、BUFG の代わりに BUFIOや BUFR を介して ISERDESE2 を駆動する方法もあります。

MEMORY インターフェイスタイプ

メモリインターフェイスタイプを使用する ISERDESE2 ブロックに有効なクロック配置を次に示

します。

• CLK は BUFIO で駆動、 OCLK は BUFIO で駆動、 CLKDIV は BUFR で駆動

• CLK は MMCM または PLL で駆動、 OCLK は MMCM または PLL で駆動、 CLKDIV は同

じ MMCM または PLL の CLKOUT[0:6] で駆動

• CLK は BUFG で駆動、 OCLK は BUFG で駆動、 CLKDIV は異なる BUFG で駆動

OCLK と CLKDIV 入力の位相は一致させる必要があります。 CLK と OCLK 間に位相関係はあり

ません。 CLK から OCLK ドメインへの安定したデータ送信を行うには、キャリブレーションを実

行する必要があります。 CLK と OCLK 間のデータ送信の詳細については、「ストローブベースの

メモリインターフェイス用の高速クロックおよびオーバーサンプリングモード - OCLK」を参照

してください。

MEMORY_QDR インターフェイスタイプ

MEMORY_QDR モードの場合、 QDR メモリ要件があるため、複雑なクロッキング構造となりま

す。この INTERFACE_TYPE 属性は、 MIG ツールを使用する場合のみ使用できます。

OVERSAMPLE インターフェイスタイプ

OVERSAMPLE モードは 2 つの位相の DDR データをキャプチャするときに使用します。図 3-7に、 ISERDESE2 のより詳細な論理構成と、 CLK および OCLK の立ち上がり /立ち下がりの両エッ

ジでいかにデータがキャプチャされるかを示します。図 3-7 に示すとおり、 CLK と OCLK では位

相が 90 度オフセットしている必要があります。これはデータが CLK と OCLK の両クロックで

ISERDESE2 にキャプチャされるのに対し、CLK ドメインのクロックで出力される必要があるため


図 3-6 : BUFIO および BUFR を使用したクロック配置

BUFIO

ClockInput

ug471_c3_06_080310

BUFR (÷X)

ISERDESE2

CLK

CLKDIV




UG471 (v1.4) 2014 年 5 月 13 日


です。このモードでは CLKDIV は使用されません。 OVERSAMPLE インターフェイスタイプに

有効なクロッキング構成を次に示します。

• CLK と CLKB は BUFIO で駆動、OCLK と OCLKB は 90 度位相シフトした BUFIO で駆動。

2 つの BUFIO は 1 つの MMCM で駆動。

• CLK と CLKB は BUFG で駆動、 OCLK と OCLKB は 90 度位相シフトした BUFG で駆動。

BUFG は 1 つの MMCM で駆動。

いずれの場合でも、有効なクロッキングは次のとおりです。

• CLK : 0°

• OCLK : 90°

• CLKB : 180°

• OCLKB : 270°


図 3-7 : OVERSAMPLE モードにおける ISERDESE2 プリミティブの論理構成

UG471_c3_07_021914

DDLY

CE2

CE1

CLKDIV

DYNCLKSEL

DYNCLKDIVSEL

SHIFTIN1

SHIFTIN2

RST

D

BITSLIP

OFB

CLK

REG

D Q

CLKB

REG

D

CLK

CLK

CLK

CLK

CLK

CLK

CLK

CLK

Q

REG

D Q

OCLKB

REG

D Q

REG

D Q

REG

D Q

REG

ISERDESE2Primitive

D Q

REG

D Q

CLK

CLK

CLK

CLK

REG

Sample 1D QQ1

Q2

Sample 2Q3

SHIFTOUT1

SHIFTOUT2

O

Q4

Q5

Q6

Q7

Q8

REG

D Q

REG

D Q

REG

D Q

Sample 3

Sample 4

OCLK





MEMORY_DDR3 インターフェイスタイプ

MEMORY_DDR3 モードの場合、 DDR3 メモリ要件があるため、複雑なクロッキング構造となり

ます。この INTERFACE_TYPE 属性は、 MIG ツールを使用する場合のみ使用できます。

ISERDESE2 のビット幅拡張

2 つの ISERDESE2 モジュールを使用すると、1:8 より大きなシリアル-パラレルコンバーターを作

成できます。すべての I/O タイルには、 2 つの ISERDESE2 モジュールがあり、一方がマスター、

もう一方がスレーブです。マスター ISERDESE2 の SHIFTOUT ポートをスレーブ ISERDESE2 のSHIFTIN ポートに接続することによって、シリアル-パラレルコンバーターを大で 1:10 または

1:14 (DDR モードのみ) まで拡張できます。

図 3-8 に、マスターとスレーブ ISERDESE2 モジュールを使用する、カスケード接続された DDRシリアル-パラレルコンバーターのブロック図を示します。 1:10 SERDES の場合、スレーブポー

ト Q3–Q4 はパラレルインターフェイスの後の 2 ビット用に使用されます。

差動入力の場合、マスター ISERDESE2 がその差動入力ペアの正の側 (_P ピン) にある必要があり

ます。差動入力でない場合は、スレーブ ISERDESE2 に接続された入力バッファーを使用できませ

ん。つまり、カスケード接続は使用できません。

シリアル-パラレルコンバータービット幅拡張のガイドライン

1. 2 つの ISERDESE2 モジュールは隣接したマスターおよびスレーブのペアである必要がありま

す。ビット幅の拡張は MEMORY モードでは使用できないので、 ISERDESE2 モジュールは両

方ともNETWORKING モードにします。

2. マスター ISERDESE2 の SERDES_MODE 属性を MASTER に、スレーブ ISERDESE2 のSERDES_MODE 属性を SLAVE に設定します。「SERDES_MODE 属性」を参照してくださ

い。

3. スレーブの SHIFTIN ポートをマスターの SHIFTOUT ポートに接続します。


図 3-8 : ビット幅を拡張した ISERDESE2 のブロック図

UG471_c3_08_012211

ISERDESE2Master

Q1

SHIFTOUT2

DData In Q2

Q3Q4Q5Q6Q7Q8SHIFTOUT1

Bit 0

Data Internal [0:7]

Data Internal [8:13]ISERDESE2

Slave

Q1SHIFTIN2

D Q2

Q3Q4Q5Q6Q7Q8 Bit 13

SHIFTIN1




UG471 (v1.4) 2014 年 5 月 13 日


4. スレーブは、ポート Q3 ～ Q8 を出力として使用します。

5. 図 3-8 では DATA_WIDTH をマスターおよびスレーブの両方に適用します。

ISERDESE2 のレイテンシ

ISERDESE2 インターフェイスタイプが MEMORY の場合、 OCLK ステージを介したレイテンシ

は CLKDIV の 1 サイクルになります。ただし ISERDESE2 を介したレイテンシの合計は、CLK および OCLK クロック入力間の位相関係によって異なります。 ISERDESE2 インターフェイスタイ

プが NETWORKING の場合、レイテンシは CLKDIV の 2 サイクル分になります。 154 ページの

図 3-12 は、ネットワーキングモードのレイテンシを表した図を示しています。メモリモードに比

べて、ネットワーキングモードで余分にレイテンシの CLKDIV サイクルがかかるのは、 Bitslip サブモジュールがあるからです。

MEMORY_QDR および MEMORY_DDR3 のレイテンシは、 CLKDIV の 2 サイクルです。

動的クロックの反転

動的クロックの反転ピン DYNCLKSEL と DYNCLKDIVSEL を、それぞれ DYN_CLK_SEL_EN、

DYN_CLKDIV_SEL_EN と共に使用すると、ユーザーが各クロックソースの極性を動的に切り替

えることができます。この動作は、 ISERDESE2 に入力されるクロックを非同期に反転させるため、

ISERDESE2 がリセットされるまで ISERDESE2 で不正なデータが生成される可能性があります。

この動作は、 MEMORY_QDR および MEMORY_DDR3 モードでのみサポートされています。

OSERDESE2 から ISERDESE2 へのフィードバック OSERDESE2ISERDESE2 および OSERDESE2 の OFB ポートを使用して、 OSERDESE2 に送信されたデータ

を ISERDESE2 にフィードバックできます (図 3-9 参照)。この機能は、 OFB_USED = TRUE の場

合のみ有効です。正しいデータを送信するために、フィードバックに対する DATA_RATE および

DATA_WIDTH の設定をOSERDESE2 と ISERDESE2 で一致させる必要があります。ISERDESE2および OSERDESE2 をビット幅拡張モードのみで使用している場合は、マスター OSERDESE2 をマスター ISERDESE2 に接続してください。

ISERDESE2 をフィードバックポートとして使用する場合、このポートは外部データの入力として

使用できません。


図 3-9 : OFB ポートによる ISERDESE2 と OSERDESE2 の接続

ISERDESE2

OSERDESE2

OFB

OFB

OQ

ug471_c3_09_012211





ISERDESE2 の D および DDLY の使用法

D ピンおよび DDLY ピンは、 ISERDESE2 の専用入力です。 D ピンは IOB へ直接接続し、 DDLYピンは IDELAYE2 へ直接接続します。これによって、ユーザーはレジスタ付き出力 (Q1-Q8) また

は組み合わせパス出力 (O) に、遅延ありバージョンと遅延なしバージョンのいずれかを入力できま

す。IOBDELAY 属性の値が、ISERDESE2 へ適用される入力を決定します。表 3-4 に、D と DDLYが両方接続される場合の IOBDELAY 値の設定を示します。

ISERDESE2 のタイミングモデルおよびパラメーター

表 3-5 に、『7 シリーズ FPGA データシート』に記載されている ISERDESE2 の機能とスイッチ特

性に関連する制御信号を示します。

表 3-4 : 関連する IOBDELAY ブロックの IOBDELAY 属性の値(1)

IOBDELAY 値組み合わせ出力 (O) レジスタ付き出力 (Q1-Q8)

なし D D

IBUF DDLY D

IFD D DDLY

両方 DDLY DDLY

注記 :

1. D ピンと DDLY ピンが両方とも ISERDESE2 に接続される場合。

表 3-5 : ISERDESE2 のスイッチ特性

シンボル説明

制御ラインのセットアップ/ホールド

TISCCK_BITSLIP/TISCKC_BITSLIP BITSLIP ピンの CLKDIV に対するセットアップ/ホールド

TISCCK_CE/TISCKC_CE CE ピン (CE1) の CLKDIV に対するセットアップ/ホールド

TISCCK_CE2/TISCKC_CE2 CE ピン (CE2) の CLKDIV に対するセットアップ/ホールド

データラインのセットアップ/ホールド

TISDCK_D/TISCKD_D D ピンの CLK に対するセットアップ/ホールド

D ピンの CLK に対するセットアップ/ホールド

D ピンの CLK に対するセットアップ/ホールド

TISDCK_DDR/TISCKD_DDR DDR モードでの、 D ピンの CLK に対するセットアップ/ホールド

DDR モードでの、 D ピンの CLK に対するセットアップ/ホールド

DDR モードでの、 D ピンの CLK に対するセットアップ/ホールド


TISCKO_Q CLKDIV から Q ピン出力までの遅延





UG471 (v1.4) 2014 年 5 月 13 日


タイミング特性

図 3-10 に、 ISERDESE2 の入力データの ISERDESE2 タイミング図を示します。タイミングパラ

メーター名はモード (SDR/DDR) によって異なります。ただし、これらのパラメーター名は 2 つの

ISERDESE2 をカスケード接続して 10 ビットまたは 14 ビットに幅を拡張する場合など、バス入力

幅を変更しても変わりません。 DDR モードの場合、データ入力 (D) はすべての CLK エッジ (立ち

上がりおよび立ち下がり ) で切り替わります。


• クロックイベント 1 より TISCCK_CE 前に、クロックイネーブル信号が有効 (High) になり、

ISERDESE2 でデータをサンプルできる状態になります。


• クロックイベント 2 より TISDCK_D 時間前に、入力データピン (D) が有効になり、入力データ

は次の立ち上がりエッジでサンプルされます。

ISERDESE2 の VHDL および Verilog インスタンシエーションテンプレート




り、

両セクションを VHDL デザインファイルに挿入する必要があります。アーキテクチャセクション

のポートマップには、デザインの信号名を含めます。

Bitslip サブモジュール

7 シリーズデバイスにあるすべての ISERDESE2 ブロックには、 Bitslip サブモジュールが含まれ

ます。これは、ソース同期のネットワーキング型アプリケーションでのワードアライメントに使用

されます。Bitslip は、 ISERDESE2 ブロック内でパラレルデータを並べ替え、デシリアライザーで

受信される繰り返しのシリアルパターンのすべての組み合わせが FPGA ファブリックに現れるよ

うにします。通常、この繰り返しのシリアルパターンはトレーニングパターンと呼ばれ、多数の

ネットワーキングおよびテレコム規格でサポートされています。一部のインターフェイスでは、低

速転送クロックとなる場合があり、繰り返しのビットパターンとみなされることがあります。


図 3-10 : ISERDESE2 への入力データのタイミング図

ug471_c3_10_012211

CLK

CE

TISCCK_CE

TISDCK_D

1 2

D





Bitslip の処理

ISERDESE2 ブロックの Bitslip ピンをアサートすることによって、パラレル側で入力シリアルデー

タストリームが並べ替えられます。これは、必要なトレーニングパターンが ISERDESE2 出力で

確認されるまで繰り返されます。図 3-11 に、SDR および DDR モードでの Bitslip 動作の結果を示

します。（ISERDESE2 へ入力されるビット 8 は、初に受信されるビットです。 )ここでは、デー

タ幅が 8 の場合を示しています。Bitslip の処理は CLKDIV に同期します。SDR モードでは、Bitslipの処理ごとに出力パターンが左へ 1 つずつシフトします。一方、 DDR モードでは、 Bitslip の処理

ごとに、右への 1 シフトと左への 3 シフトが交互に行われます。ここに示す例では、8 回目の Bitslip処理で出力パターンが初のパターンに戻ります。つまり、シリアルデータは 8 ビットの繰り返し

パターンです。

繰り返しパターンでは、 Bitslip がバレルシフト動作のように見えますが、そうではありません。

Bitslip 動作では、入力データストリームに 1 ビットを追加し、入力データストリームの n 番目を

取り除きます。これによって、繰り返しパターンの動作がバレルシフター動作のように見えます。

Bitslip サブモジュールを使用する際のガイドライン

Bitslip サブモジュールは、 NETWORKING モードの場合のみ有効です。その他のモードではこの

モジュールを使用できません。

Bitslip 処理を開始するには、 BITSLIP ポートを CLKDIV の 1 サイクル間 High にアサートする必

要があります。 Bitslip を CLKDIV の 2 サイクル間連続してアサートすることはできません。つま

り、 2 つの Bitslip をアサートする場合は、その間に Bitslip を CLKDIV の 1 サイクル以上ディア

サートしなければなりません。 SDR および DDR のいずれのモードでも、アサートされた Bitslipを ISERDESE2 がキャプチャしてから、 Bitslip が挿入された ISERDESE2 出力 Q1－Q8 がCLKDIV によって FPGA ロジック内にサンプルされるまでの合計レイテンシは CLKDIV の 2 サイクル分になります。アプリケーションの見地から考えると、 1 つの Bitslip コマンドは CLKDIVを 1 サイクル間のみ発行すべきです。アプリケーションの見地から考えると、1 つの Bitslip コマン

ドは CLKDIV を 1 サイクル間のみ発行すべきです。ユーザーロジックは、受信したデータパター

ンを解析して別の Bitslip コマンドを発行する前に、 SDR モードの場合は少なくとも CLKDIV を2 サイクル以上、 DDR モードの場合は CLKDIV を 3 サイクル以上待機する必要があります。

ISERDESE2 がリセットされると、 Bitslip ロジックもリセットされて、初期ステートへ戻ります。

Bitslip のタイミングモデルおよびパラメーター

このセクションでは、 1:4 DDR コンフィギュレーションの Bitslip コントローラーに関連するタイ

ミングモデルについて説明します。データ (D) は、 4 ビットのトレーニングパターン ABCD を繰

り返します。ISERDESE2 のパラレル出力 Q1–Q4 に現れる ABCD の配列パターンは 4 つ (ABCD、

BCDA、 CDAB、 DABC) あります。 ISERDESE2 の Q1－Q4 出力からデータを読み出すユーザー


図 3-11 : Bitslip の処理例

ug471_c3_11_012211

BitslipOperationsExecuted

OutputPattern (8:1)

00100111010011101001110000111001011100101110010011001001

10010011Initial1234567

Bitslip Operation in SDR Mode

BitslipOperationsExecuted

OutputPattern (8:1)

10010011100111000100111001110010001110011100100111100100

00100111Initial1234567

Bitslip Operation in DDR Mode




UG471 (v1.4) 2014 年 5 月 13 日


のダウンストリームロジックでは、これら 4 つの配列のうち 1 つだけが意味を持ちます。ここでは

ABCD を意味のあるワードアライメントとします。 Bitslip をアサートすると、ユーザーには可能

な入力データパターンがすべて提示され、必要な配列 (ABCD) を選択できるようになります。

図 3-12 に、 2 つの Bitslip 動作のタイミングおよび対応する ISERDESE2 パラレル出力 Q1–Q4 のリアライメントを示します。


初のワード CDAB のすべてが ISERDESE2 の入力側のレジスタにサンプルされます。 Bitslip ピンはアサートされていません。したがってワードはリアラインされずに ISERDESE2 へ送られま

す。


ここで Bitslip ピンがアサートされます。これにより、すべてのビットが Bitslip コントローラーに

よって内部で 1 ビット右方向へシフトされます。 Bitslip は CLKDIV の 1 サイクル間のみ High に保持されます。


Bitslip がアサートされてから CLKDIV が 3 サイクル経過し、Bitslip 動作が完了して新たにシフト

されたデータが出力に BCDA として有効になります。

クロックイベント 3 の後

ISERDESE2 が 1:4 にコンフィギュレーションされている場合、この後、 Bitslip は大 2 回アサー

トできます。 2 回目のシフト (この DDR の場合 3 つ左へ) の後、 Q4-Q1 には出力 ABCD が現れま

す。 3 回目のシフト (1 つ右へ) の後、 Q4-Q1 には DABC が現れます。 4 回目のシフト (3 つ左へ)の後には元の出力 CDAB が Q4-Q1 に現れるため、 4 つすべての入力の組み合わせを循環する

Bitslip 動作が終了します。


図 3-12 : DDR Bitslip の機能図

ug471_c3_12_042111

C D A B C D C DA B C D A B

CLK

BITSLIP

CLKDIV

D

1 2

Bitslip

3

Q4–Q1 CDAB BCDA

D A B C DA BC DA B CA B




出力パラレル-シリアルロジックリソース (OSERDESE2)

出力パラレル-シリアルロジックリソース (OSERDESE2)7 シリーズデバイスの OSERDESE2 は、高速なソース同期インターフェイスのインプリメンテー

ションを容易にするよう設計された、固有のクロッキングとロジックリソースを備えたパラレル-シリアルコンバーターです。すべての OSERDESE2 モジュールには、データおよびトライステー

ト制御用の専用シリアライザーがあります。データシリアライザーおよびトライステートシリア

ライザーは共に SDR および DDR モードに設定できます。大 8:1 までのデータシリアライズが

可能です ( 「OSERDESE2 のビット幅拡張」を使用した場合は 10:1 および 14:1)。トライステート

のシリアライズは大 14:1 です。高速メモリアプリケーションをサポートする専用の DDR3 モー

ドがあります。

図 3-13 は OSERDESE2 の主要なコンポーネントと機能をすべて示したブロック図です。

データパラレル-シリアルコンバーター

OSERDESE2 ブロックにあるデータパラレル-シリアルコンバーターは、 2 ～ 8 ビットのパラレル

データをファブリックから受信し ( 「OSERDESE2 のビット幅拡張」を使用する場合は 14 ビット )、これをシリアライズして OQ 出力から IOB に出力します。パラレルデータは、データ入力ピンの

下位から上位の順にシリアライズされます。つまり、 D1 入力ピンのデータが OQ ピンから出力さ

れる初のビットになります。データパラレル-シリアルコンバーターは、シングルデータレート

(SDR) とダブルデータレート (DDR) の 2 つのモードで使用できます。

OSERDESE2 では、 CLK および CLKDIV の 2 つのクロックを使用し、データレートを変換しま

す。 CLK は高速シリアルクロック、 CLKDIV は分周パラレルクロックであり、これら 2 つのク

ロック位相は一致する必要があります。「OSERDESE2 のクロッキング手法」を参照してください。

OSERDESE2 は、使用前にリセットしておく必要があります。 OSERDESE2 には、データフロー

を制御する内部カウンターが含まれます。リセットディアサートと CLKDIV を同期させることが

できなかった場合は、想定しない出力となります。


図 3-13 : OSERDESE2 のブロック図

UG471_c3_13_111011

OCED1D2D3D4

D5D6D7

OQ

OFBD8

DataParallel-to-Serial

Convert

TCETBYTEIN

T1-T4

CLK

CLKDIV

RST

TFBTBYTEOUTTQ

3-StateParallel-to-Serial

Converter




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トライステートパラレル-シリアルコンバーター

OSERDESE2 モジュールには、データパラレル-シリアルコンバーターに加えて IOB のトライス

テート制御用のパラレル-シリアルコンバーターがあります。データの変換と異なり、トライステー

トコンバーターでは、パラレルで入力されるトライステート信号の大 4 ビットまでをシリアライ

ズできます。また、トライステートコンバーターはカスケード接続できません。

OSERDESE2 プリミティブ

図 3-14 に、 OSERDESE2 のプリミティブを示します。


図 3-14 : OSERDESE2 プリミティブ

UG471_c3_14_041712

TCE

CLK

OCE

TBYTEIN

RST

SHIFTIN1

SHIFTIN2

OQ

OFB

TQ

TFB

TBYTEOUT

SHIFTOUT1

SHIFTOUT2

OSERDESE2Primitive

CLKDIV

D1

D2

D3

D4

D5

D6

D7

D8

T1

T3

T4

T2





OSERDESE2 のポート

表 3-6 に、 OSERDESE2 プリミティブで使用可能なポートを示します。

データパス出力 - OQ

OQ ポートは、 OSERDESE2 モジュールのデータ出力ポートです。入力ポート D1 へのデータは

初に OQ に出力されます。このポートによって、データパラレル-シリアルコンバーターの出力が

IOB のデータ入力に接続されます。このポートは ODELAYE2 を駆動できません (OFB ピンを使用

する必要がある)。

OSERDESE2 からの出力フィードバック - OFB

出力フィードバックポート (OFB) は、 ODELAYE2 プリミティブで使用するための OSERDESE2のシリアル (高速) データ出力ポートです。また、 ISERDESE2 へシリアルデータを送信する際に

も使用できます。「出力フィードバック」を参照してください。

表 3-6 : OSERDESE2 のポート一覧および定義


OQ 出力 1 IOB への専用データパス出力。「データパス出力 - OQ」を参照。

OFB 出力 1 ISERDESE2 へフィードバック、または ODELAYE2 へ接続するデータパス出力。

「出力フィードバック」を参照。

TQ 出力 1 IOB へのトライステート制御出力。「トライステート制御出力 - TQ」を参照。

TFB 出力ファブリックへのトライステート制御出力。「トライステート制御出力 - TFB」を

参照。

SHIFTOUT1 出力 1 データ幅拡張用のキャリー出力。スレーブ OSERDESE2 の SHIFTOUT1 に接続。

「OSERDESE2 のビット幅拡張」を参照。

SHIFTOUT2 出力 1 データ幅拡張用のキャリー出力。スレーブ OSERDESE2 の SHIFTOUT2 に接

続。「OSERDESE2 のビット幅拡張」を参照。

CLK 入力 1 高速クロック入力。「高速クロック入力 - CLK」を参照。

CLKDIV 入力 1 分周クロック入力。遅延エレメント、デシリアライズされたデータ、および CE ユニットを駆動するクロック。「分周クロック入力 - CLKDIV」を参照。

D1 ～ D8 入力各 1 パラレルデータ入力。「パラレルデータ入力 - D1 ～ D8」を参照。

TCE 入力 1 トライステートクロックイネーブル。「トライステート信号クロックイネーブル -TCE」を参照。

OCE 入力 1 出力データクロックイネーブル。「出力データクロックイネーブル - OCE」を参

照。

TBYTEIN 入力 1 バイトグループトライステート入力。

TBYTEOUT 入力 1 バイトグループトライステート出力。

RST 入力 1 アクティブ High のリセット。

SHIFTIN1 入力 1 データ幅拡張用のキャリー入力。マスター OSERDESE2 の SHIFTIN1 に接続。


SHIFTIN2 入力 1 データ幅拡張用のキャリー入力。マスター OSERDESE2 の SHIFTIN2 に接続。


T1 ～ T4 入力各 1 パラレルトライステート入力。「パラレルトライステート入力 - T1 ～ T4」を参照。




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トライステート制御出力 - TQ

このポートは、 OSERDESE2 モジュールのトライステート制御出力です。このポートを使用する

と、トライステートパラレル-シリアルコンバーターの出力が IOB の制御/ トライステート入力に

接続されます。

トライステート制御出力 - TFB

TFB ポートは、ユーザーの要求に応じてファブリックへ送信される OSERDESE2 モジュールのト

ライステート制御出力です。 OSERDESE2 がトライステートであることを意味します。

高速クロック入力 - CLK

この高速クロック入力は、パラレル-シリアルコンバーターのシリアル側を駆動します。

分周クロック入力 - CLKDIV

この分周高速クロック入力は、パラレル-シリアルコンバーターのパラレル側を駆動します。これ

は、 CLK ポートに接続されたクロックを分周したものです。

パラレルデータ入力 - D1 ～ D8

すべての入力パラレルデータは、 D1 ～ D6 ポートから OSERDESE2 モジュールに入力されます。

これらのポートは FPGA ファブリックに接続され、2 から 8 ビットとして設定できます (例 : 8:1 シリアライズ)。また、8 より大きい ( 大 10 および 14) ビット幅については、2 つ目の OSERDESE2をスレーブモードで使用することでサポートできます。「OSERDESE2 のビット幅拡張」を参照し

てください。 ISERDESE2 の入力/出力におけるビット順および OSERDESE2 の対応するビット順

については、 141 ページの図 3-3 を参照してください。

リセット入力 - RST

リセット入力がアサートされると、 CLK および CLKDIV ドメインのすべてのデータフリップフ

ロップの出力を非同期に Low 駆動します。 CLKDIV に同期してディアサートされる場合、内部ロ

ジックによって、このディアサートが CLK の初の立ち上がりエッジへリタイミングされます。し

たがって、複数ビット出力構造のすべての OSERDESE2 は、同じリセット信号で駆動され、すべ

ての OSERDESE2 エレメントが同時にリセット状態から遷移できるように CLKDIV に同期して

アサートおよびディアサートされる必要があります。リセット信号は、 CLK と CLKDIV が安定し

て現れていることが確認された場合のみディアサートされるべきです。

出力データクロックイネーブル - OCE

OCE は、データパス用のアクティブ High のクロックイネーブル信号です。

トライステート信号クロックイネーブル - TCE

TCE は、トライステート制御パス用のアクティブ High のクロックイネーブル信号です。

パラレルトライステート入力 - T1 ～ T4

すべてのパラレルトライステート信号は、 T1 ～ T4 ポートから OSERDESE2 に入力されます。こ

れらのポートは FPGA ファブリックに接続され、1、2 または 4 ビットとしてコンフィギュレーショ

ンできます。





OSERDESE2 の属性

表 3-7 に、 OSERDESE2 プリミティブで使用可能な各種属性を示します。表には、デフォルト値も

記載してあります。

DATA_RATE_OQ 属性

DATA_RATE_OQ 属性は、データレートがシングルデータレート (SDR) であるか、ダブルデー

タレート (DDR) であるかを指定します。有効な設定値は SDR および DDR であり、デフォルトは

DDR です。

DATA_RATE_TQ 属性

DATA_RATE_TQ 属性は、トライステート制御のレートがシングルデータレート (SDR) である

か、ダブルデータレート (DDR) であるかを指定します。有効な設定値は SDR および DDR であ

り、デフォルトは DDR です。

表 3-7 : OSERDESE2 属性のまとめ

属性説明値デフォルト値

DATA_RATE_OQ CLK に対して、データ (OQ) をすべてのク

ロックエッジで変化させるか、立ち上がり

エッジごとに変化させるかを指定

文字列 : SDR または DDR DDR

DATA_RATE_TQ クロックに対して、トライステート (TQ) をすべてのクロックエッジで変化させるか、立

ち上がりエッジごとに変化させるか、または

バッファーとして構成するかを指定

文字列 : BUF、 SDR または DDR DDR

DATA_WIDTH パラレル-シリアルコンバーターの幅を指定

する。指定可能な値は DATA_RATE_OQ の設定値によっても異なる

整数 : 2、3、4、5、6、7、8、10、または 14

SDR モードで有効な設定値は 2、 3、4、 5、 6、 7、 8 DDR モードで有効な設定値は 2、 4、6、 8、 10、 14

4

SERDES_MODE ビット幅を拡張する場合、 OSERDESE2 モジュールをマスターかスレーブとして定義す

る。

文字列 : MASTER または SLAVE MASTER

TRISTATE_WIDTH パラレル-シリアルトライステートコンバー

ターの幅を指定

整数 : 1 または 4

有効な組み合わせは OSERDESE2 の属性 (表 3-8) を参照。

4

TBYTE_CTL MIG ツールを使用する場合のみ使用可能。

FALSE に設定。

FALSE、 TRUE FALSE

TBYTE_SRC MIG ツールを使用する場合のみ使用可能。

FALSE に設定。

FALSE、 TRUE FALSE




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DATA_WIDTH 属性

DATA_WIDTH 属性は、パラレル-シリアルコンバーターのパラレルデータ入力幅を指定します。

有効な値は DATA_RATE_OQ 属性によって異なります。 DATA_RATE_OQ を SDR に設定した場

合、 DATA_WIDTH 属性は 2、 3、 4、 5、 6、 7、および 8 のいずれかに指定できます。一方、

DATA_RATE_OQ を DDR に設定すると、 4、 6、 8、 10、または 14 のいずれかに指定できます。

DATA_WIDTH を 8 より大きい値に設定する場合は、 2 つの OSERDESE2 をマスターとスレーブ

のペアとして構成する必要があります。「OSERDESE2 のビット幅拡張」を参照してください。

SERDES_MODE 属性

SERDES_MODE 属性は、データ幅を拡張する際に、 OSERDESE2 モジュールをマスターまたは

スレーブのいずれかに指定します。有効な設定値は MASTER および SLAVE で、デフォルト値は

MASTER です。「OSERDESE2 のビット幅拡張」を参照してください。

TRISTATE_WIDTH 属性

TRISTATE_WIDTH 属性は、トライステート制御パラレル-シリアルコンバーターのパラレルトラ

イステート入力幅を指定します。有効な値は DATA_RATE_TQ 属性によって異なります。

DATA_RATE_TQ を SDR または BUF に設定する場合、指定できる TRISTATE_WIDTH 属性値

は 1 のみです。一方、 DATA_RATE_TQ を DDR に設定した場合は、 1 および 4 に指定できます。

TRISTATE_WIDTH は 4 より大きい値に指定できません。DATA_WIDTH が 4 より大きい場合は、

TRISTATE_WIDTH を 1 に指定してください。

表 3-8 に、 OSERDESE2 属性の有効な設定と組み合わせを示します。

OSERDESE2 のクロッキング手法

パラレルからシリアルへの変換プロセスでは、 CLK と CLKDIV の位相関係が重要です。 CLK とCLKDIV の位相は許容範囲内で一致することが理想です。

FPGA には CLK および CLKDIV の位相関係の要件を満たすためのクロック配置方法が複数あり

ます。 OSERDESE2 の有効なクロック配置は次の 3 通りのみです。

• CLK は BUFIO で、 CLKDIV は BUFR で駆動

• CLK と CLKDIV は同じ MMCM または PLL の CLKOUT[0:6] で駆動

• CLK と CLKDIV は 2 つの BUFG で駆動

MMCM を使用して OSERDESE2 の CLK および CLKDIV を駆動する場合、OSERDESE2 へ接続

するバッファータイプは同じでなければなりません。たとえば、 CLK が BUFG で駆動されている

場合は、 CLKDIV も BUFG で駆動する必要があります。

表 3-8 : OSERDESE2 属性の組み合わせ

INTERFACE_TYPE DATA_RATE_OQ DATA_RATE_TQ DATA_WIDTH TRISTATE_WIDTH

DEFAULT

SDR SDR 1、 2、 3、 4、 5、 6、 7、 8 1

DDRDDR 4 4

SDR 2、 6、 8、 10、 14 1





OSERDESE2 のビット幅拡張

2 つの OSERDESE2 モジュールを使用すると、 8:1 より大きなシリアル-パラレルコンバーターを

作成できます。すべての I/O タイルには、2 つの OSERDESE2 モジュールがあり、一方がマスター、

もう一方がスレーブです。マスター OSERDESE2 の SHIFTIN ポートをスレーブ OSERDESE2 のSHIFTOUT ポートに接続することによって、パラレル-シリアルコンバーターを大 10:1 (SDR)または 14:1 (DDR モードのみ) まで拡張できます。差動出力の場合、マスター OSERDESE2 がそ

の差動出力ペアの正の側 (_P ピン) にある必要があります。差動出力でない場合は、スレーブ

OSERDESE2 に接続された出力バッファーを使用できないため、ビット幅の拡張を使用できませ

ん。

相補的なシングルエンドの規格 (DIFF_HSTL や DIFF_SSTL など) を使用する場合、ビット幅の拡

張を使用できない場合があります。これは、相補的なシングルエンドの規格が 2 つの相補的信号を

送信するために I/O タイルの OLOGICE2/3 ブロックを両方とも使用してしまい、ビット幅の拡張

に使用できる OLOGICE2/3 ブロックがなくなってしまうためです。

図 3-15 に、マスターおよびスレーブ OSERDESE2 モジュールを使用した 10:1 DDR パラレル-シリアルコンバーターのブロック図を示します。ポート D3－D4 は、スレーブ OSERDESE2 上にあ

るパラレルインターフェイスの後の 2 ビットに使用されます。


図 3-15 : ビット幅を拡張した OSERDESE2 のブロック図

OQ

Data Inputs[0:7]

Data Inputs[8:9] OSERDESE2(Slave)

SERDES_MODE=SLAVE

OQ

OSERDESE2(Master)

SERDES_MODE = MASTER

D1D2D3D4D5D6

D1D2D3D4D5D6

SHIFTIN1 SHIFTIN2

SHIFTOUT1 SHIFTOUT2

D7D8

D7D8

Data Out

ug471_c3_15_111011




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表 3-9 に、 SDR および DDR モードで拡張できるデータ幅を示します。

パラレル-シリアルコンバーターのビット幅拡張のガイドライン

1. 2 つの OSERDESE2 モジュールは隣接したマスターおよびスレーブのペアである必要があり

ます。

2. マスター OSERDESE2 の SERDES_MODE 属性を MASTER に、スレーブ OSERDESE2 のSERDES_MODE 属性を SLAVE に設定します。「SERDES_MODE 属性」を参照してくださ

い。

3. マスターの SHIFTIN ポートをスレーブの SHIFTOUT ポートに接続します。

4. スレーブは、入力としてポート D3 ～ D8 のみを使用します。

5. マスターおよびスレーブの DATA_WIDTH は同一です。「DATA_WIDTH 属性」を参照してく

ださい。

6. INTERFACE_TYPE を DEFAULT に設定します。

表 3-10 に、データ幅拡張に使用されるスレーブ入力を示します。

出力フィードバック

OSERDESE2 の OFB ピンには、次の 2 つの機能があります。

• ISERDESE2 OFB ピンへのフィードバックパス。「OSERDESE2 から ISERDESE2 への

フィードバック OSERDESE2」を参照してください。

• ODELAYE2 への接続。 OSERDESE2 の出力は OFB ピンを介して ODELAYE2 へ配線し、遅

延を与えることができます。

OSERDESE2 のレイテンシ

DEFAULT インターフェイスタイプのレイテンシ

OSERDESE2 ブロックの入力から出力へのレイテンシは、 DATA_RATE 属性および

DATA_WIDTH 属性によって異なります。レイテンシは、 (a) CLKDIV の立ち上がりエッジで、

OSERDESE2 への入力 D1-D8 のデータに対してクロック入力があるとき (b) シリアルデータスト

リームの初のビットが OQ に出力されたとき、の 2 つのイベント間の時間で定義されます。

表 3-11 に、 OSERDESE2 のレイテンシ値を示します。

表 3-9 : OSERDESE2SDR/DDR で拡張可能なデータ幅

SDR データ幅 2、 3、 4、 5、 6、 7、 8

DDR データ幅 4、 6、 8、 10、 14

表 3-10 : データ幅拡張に使用されるスレーブ入力

データ幅使用されるスレーブ入力

10 D3–D4

14 D3–D8





OSERDESE2 のタイミングモデルおよびパラメーター

このセクションでは、 OSERDESE2 ブロックに関するすべてのタイミングモデルについて説明し

ます。表 3-12 に、『7 シリーズ FPGA データシート』に記載されている OSERDESE2 の機能とス

イッチ特性に関連する制御信号を示します。

表 3-11 : OSERDESE2 のレイテンシ

DATA_RATE DATA_WIDTH レイテンシ

SDR

2:1 1 CLK サイクル







DDR






表 3-12 : OSERDESE2 のスイッチ特性

シンボル説明


TOSDCK_D/TOSCKD_D D 入力の CLKDIV に対するセットアップ/ホールド

TOSDCK_T/TOSCKD_T T 入力の CLK に対するセットアップ/ホールド

TOSDCK_T/TOSCKD_T T 入力の CLKDIV に対するセットアップ/ホールド

TOSCCK_OCE/TOSCKC_OCE OCE 入力の CLK に対するセットアップ/ホールド

TOSCCK_TCE/TOSCKC_TCE TCE 入力の CLK に対するセットアップ/ホールド


TOSCKO_OQ CLK から OQ までの Clock-to-Out 遅延

TOSCKO_TQ CLK から TQ までの Clock-to-Out 遅延

組み合わせ

TOSCO_OQ 非同期リセットから OQ までの遅延

TOSCO_TQ 非同期リセットから TQ までの遅延





UG471 (v1.4) 2014 年 5 月 13 日


2:1 SDR シリアライズのタイミング特性

図 3-16 に、 2:1 SDR データをシリアライズする場合のタイミング図を示します。


CLKDIV の立ち上がりエッジで、ワード AB が FPGA ロジックから OSERDESE2 の D1 と D2 入力へ、一定の伝搬遅延を経て駆動されます。


CLKDIV の立ち上がりエッジで、ワード AB が D1 と D2 入力から OSERDESE2 にサンプルされ

ます。


OSERDESE2 に AB がサンプルされた CLK の 1 サイクル後、 OQ にデータビット A が出力され

ます。このレイテンシは、表 3-11 に示した 2:1 SDR モードの OSERDESE2 レイテンシ (1 CLK サイクル) と一致します。


図 3-16 : 2:1 SDR モードの OSERDESE2 のデータフローとレイテンシ

UG471_c3_16_111011

D2 B D

CLKDIV

CLK

A B C D E FOQ

D1 A C

F

E

ClockEvent 1

ClockEvent 2

ClockEvent 3





8:1 DDR シリアライズ化のタイミング特性

図 3-17 に、 8:1 DDR データシリアライズのタイミング図を示します。 8 ビットすべてがマスター

OSERDESE2 の D1－D6 に接続されます。これは、カスケード接続が必要だった前世代から変更

された点です。


CLKDIV の立ち上がりエッジで、ワード ABCDEFGH が FPGA ロジックから OSERDESE2 のD1－D8 入力へ駆動されます。


CLKDIV の立ち上がりエッジで、ワード ABCDEFGH が D1－D8 入力から OSERDESE2 にサン

プルされます。


OSERDESE2 に ABCDEFGH がサンプルされた CLK の 4 サイクル後、OQ にデータビット A が出力されます。このレイテンシは、表 3-11 に示した 8:1 DDR モードの OSERDESE2 レイテンシ

(CLK の 4 サイクル) と一致します。

2 つ目のワード IJKLMNOP が D1－D8 入力から OSERDESE2 にサンプルされます。


図 3-17 : 8:1 DDR モード OSERDESE2 のデータフローとレイテンシ

ClockEvent 1

UG471_c3_17_111011

Master.D1

Master.D2

Master.D3

Master.D4

Master.D5

Master.D6

Master.D7

Master.D8

A I

B J

C K

D L

E M

F N

G O

H P

CLKDIV

CLK

A B C D E F G H IOQ

ClockEvent 2

ClockEvent 3

ClockEvent 4




UG471 (v1.4) 2014 年 5 月 13 日



クロックイベント 3 と 4 の間に、ワード ABCDEFGH のすべてが OQ にシリアル送信され、合計

8 ビットが CLKDIV の 1 サイクルで送信されます。

OSERDESE2 に IJKLMNOP がサンプルされてから CLK の 4 サイクル後に、データビット I がOQ に出力されます。このレイテンシは、表 3-11 に示した 8:1 DDR モードの OSERDESE2 レイ

テンシ (CLK の 4 サイクル) と一致します。

4:1 DDR トライステートコントローラーによるシリアライズのタイミング特性

図 3-18 に、トライステートコントローラーの動作を示します。 4:1 DDR の例は、 IOB が頻繁にト

ライステートになる双方向システムです。


T1、 T2、および T4 が Low 駆動されてトライステート状態が解除されます。シリアライズパスの

T1－T4 と OSERDESE2 の D1－D4 は同じ (レイテンシを含む) です。したがってクロックイベン

ト 1 では、常にビット EFGH が T1－T4 ピンに現れる 0010 と一致します。


図 3-18 : 4:1 DDR モード OSERDESE2 のデータフローとレイテンシ

ClockEvent 1

UG471_c3_18_021914

D1 A E I

B F J

C G K

D

1 0 1

1 0 1

1 11

1

A B C D E F G H

E F H

I J K L

0 1

H L

D2

D3

D4

CLKDIV

CLK

T1

T2

T3

T4

OQ

TQ

OBUFT.O

ClockEvent 2




IO_FIFO の概要


OSERDESE2 に EFGH がサンプルされてから CLK の 1 サイクル後に、ビット E が OQ に現れま

す。このレイテンシは、表 3-11 に示した 4:1 DDR モード OSERDESE2 のレイテンシ (CLK の 1サイクル) と同じです。

クロックイベント 1 における T1 のトライステートビット 0 は、 0010 が OSERDESE2 トライス

テートブロックにサンプルされてから CLK の 1 サイクル後に TQ に現れます。このレイテンシは、

表 3-11 に示した 4:1 DDR モード OSERDESE2 のレイテンシ (CLK の 1 サイクル) と同じです。

OSERDESE2 の VHDL および Verilog インスタンシエーションのテンプレート

『7 シリーズ FPGA ライブラリガイド』に、 VHDL および Verilog を使用した OSERDESE2 モジュールのインスタンシエーションテンプレートがあります。

IO_FIFO の概要

7 シリーズデバイスには、深度の浅い IN_FIFO と OUT_FIFO (総称 IO_FIFO) があり、これらは

各 I/O バンクに含まれます。これらの IO_FIFO はメモリアプリケーション用に設計されています

が、汎用リソースとして利用できます。汎用リソースとして利用できるように、すべての入力およ

び出力はインターコネクトを介して配線されます。 IO_FIFO のも一般的な使用法は、 IOLOGICの拡張として外部コンポーネント (例 : ISERDES または IDDR、OSERDES または ODDR) へ接続

する方法です。 IO_FIFO は、一般的なインターコネクトを使用できるため、付加的なファブリック

FIFO リソースとして利用できます。

各 I/O バンクには、 4 つの IO_FIFO が含まれており、各バイトグループに 1 つずつ割り当てられ

ています。 1 つのバイトグループは、同じバンク内にある 12 個の I/O として定義されます。

IO_FIFO は、 I/O バイトグループに対して物理的に整列されています。これにより、 IO_FIFO を使用して入力および出力 SERDES エレメントなどの IOI コンポーネントへインターフェイスする

際に高の性能を達成できます。実際、この使用法がも一般的です。ただし、これらの位置関係

を無視して、 IO_FIFO は FPGA ファブリック内のリソースやその他の I/O バンクへインターフェ

イスすることも可能です (バイトグループのピン配置の詳細は、『7 シリーズ FPGA パッケージお

よびピン配置ガイド』 (UG475) 参照)。このセクションでは、 IOI コンポーネントへインターフェイ

スする IO_FIFO の使用法について説明します。

FPGA へ入力する外部データについては、 IN_FIFO が ILOGIC (例 : ISERDESE2、 IDDR、 IBUF)へ接続して入力データを受信し、それらをファブリックへ渡します。 FPGA から出力されるデータ

については、 OUT_FIFO が OLOGIC (例 : OSERDESE2、 ODDR、 OBUF) へ接続して、ファブ

リックからデータを受信してそれらを IOB へ送ります。

IN_FIFO は、ILOGIC ブロックから 4 ビットデータを受信し、ファブリック側はアレイから 4 ビッ

トまたは 8 ビットデータを読み出します。 OUT_FIFO はファブリックから 4 ビットまたは 8 ビッ

トデータを受信し、 OLOGIC ブロックはアレイから 4 ビットデータを読み出します。

各 IO_FIFO には、768 ビットのストレージアレイがあり、4 ビットデータを 12 グループまたは 8ビットデータを 10 グループとして配列できます。1 つの IO_FIFO は、入力レジスタと出力レジス

タを含む合計 9 エントリです。一般的に、 IO_FIFO は、 2 つの周波数ドメイン間 (例 : BUFR ドメ

インと BUFG または BUFH ドメイン間) をまたぐパラレル I/O インターフェイス用のバッファー

として、またはファブリックの性能要件を緩和するためにファブリックから PHY を分離させるた

めの 2:1 シリアライザー /デシリアライザーとして使用されます。





UG471 (v1.4) 2014 年 5 月 13 日


IO_FIFO は、通常の FIFO より深度は浅いのですが機能は同じです。 IO_FIFO の主な目的は、 I/Oデータ転送機能をサポートすることです。ビルトインの FIFO や LUT ベース FIFO の代替ではあ

りません。 IO_FIFO は、標準のフラグロジック、クロック、および制御信号をサポートしていま

す。 IO_FIFO は、 2 つのモード (4 x 4 モード (1:1) または 4 x 8/8 x 4 モード (1:2/2:1)) で動作可能

です。

IO_FIFO には、入力レジスタ、 7 エントリの FIFO コア、および出力レジスタがあります (図 3-19参照)。入力レジスタと出力レジスタは、 IO_FIFO の構成要素の一部であり、フル IO_FIFO の場合

に 8 番目のストレージロケーションを提供します。これらのレジスタ、 FIFO コア、および制御信

号は、一つのアトミックな単位として捉えられます。

IN_FIFO

IN_FIFO は、大限の性能を実現するために I/O バイトグループに物理的に揃えられています。 8エントリの IN_FIFO は、次に示す 2 つの動作モードでデータ転送を行います。

• 4 x 4 モード – このモードの場合、FIFO は 12 個の 4 ビット幅データ入力 (D) と 12 個の 4 ビッ

ト幅データ出力 (Q) でコンフィギュレーションされます。D0[3:0]－D9[3:0] ポートは、Q0[3:0]－Q9[3:0] ポートへマッピングされます。D5[7:4] と D6[7:4] は、D10[3:0] および D11[3:0] として機能する追加された 2 つのデータ入力ポートであり、 Q5[7:4] および Q6[7:4] つまり追加

された出力ポート Q10[3:0] および Q11[3:0] へマッピングされます。その他の Qn[7:4] ポート

は使用されません。表 3-13 に、 4 x 4 モードの詳細を示します。


図 3-19 : IO_FIFO のアーキテクチャの概略図

Write Clock Domain8 Clock Cycles

Read Clock Domain8 Clock Cycles

QD

EN

FULL EMPTY

ALMOSTFULL ALMOSTEMPTY

EN

WRENWRCLK

RDENRDCLK

FIFO Core7 Entries Deep

Register Register

UG471_c3_19_111011

D Q




IO_FIFO の概要


ト幅データ出力 (Q) でコンフィギュレーションされます。 4 ビット入力データはデマルチプレ

クスされて、 8 ビット出力データ幅を構成します。一般に、このモードは出力クロック周波数

が入力クロック周波数の半分以上の場合に使用されるため、出力データ幅は入力データ幅の 2倍となります。表 3-14 に、 4 x 8 モードの詳細を示します。

これら 2 つのモードは、 FULL、 EMPTY、 ALMOSTFULL、および ALMOSTEMPTY フラグを

サポートしています。

IN_FIFO プリミティブ

図 3-20 に、 IN_FIFO プリミティブを示します。

表 3-13 : IN_FIFO の入力から出力へのデータマッピング (4 x 4 モード )

マッピング使用されない

D0[3:0] → Q0[3:0] Q0[7:4]

D1[3:0] → Q1[3:0] Q1[7:4]

D2[3:0] → Q2[3:0] Q2[7:4]

D3[3:0] → Q3[3:0] Q3[7:4]

D4[3:0] → Q4[3:0] Q4[7:4]

D5[3:0] → Q5[3:0]

D6[3:0] → Q6[3:0]

D7[3:0] → Q7[3:0] Q7[7:4]

D8[3:0] → Q8[3:0] Q8[7:4]

D9[3:0] → Q9[3:0] Q9[7:4]

D10[3:0] は D5[7:4] → Q5[7:4]

D11[3:0] は D6[7:4] → Q6[7:4]

表 3-14 : IN_FIFO の入力から出力へのデータマッピング (4 x 8 モード )


D0[3:0] → Q0[7:0]

D1[3:0] → Q1[7:0]

D2[3:0] → Q2[7:0]

D3[3:0] → Q3[7:0]

D4[3:0] → Q4[7:0]

D5[3:0] → Q5[7:0]

D6[3:0] → Q6[7:0]

D7[3:0] → Q7[7:0]

D8[3:0] → Q8[7:0]

D9[3:0] → Q9[7:0]




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表 3-15 に、 IN_FIFO プリミティブで使用可能なポートを示します。


図 3-20 : IN_FIFO プリミティブ

表 3-15 : IN_FIFO のポート

ポート名入力/出力説明

RDCLK I 読み出しクロック。 BUFR、 BUFG、または BUFH へ接続

する。

WRCLK I 書き込みクロック。 BUFR、 BUFG、または BUFH へ接続

する。

RESET I アクティブ High のリセット信号。すべてのカウンター、ポ

インター、データをリセットする。

D0[3:0] – D9[3:0] I 4 x 8 モードの場合は 10 個の 4 ビットデータ入力ポートと

なり、 4 x 4 モードの場合は 12 個の 4 ビットデータ入力

ポートとなる。外部インターフェイスに使用する場合は、

ILOGIC へ接続する。

D5[7:4]、 D6[7:4] I 追加されるデータ入力ポートの D10 および D11。 x4 モー

ドの場合のみ使用される。これらのポートのデータは、対

応するポート Q5[7:4] および Q6[7:4] に現れる。

RDEN I 読み出しイネーブル。

WREN I 書き込みイネーブル。

D0[3:0]

EMPTY

D1[3:0]

D2[3:0]

D3[3:0]

D4[3:0]

D5[7:0]

D6[7:0]

D7[3:0]

D8[3:0]

D9[3:0]

RDEN

WREN

RDCLK

WRCLK

RESET

Q0[7:0]

Q1[7:0]

Q2[7:0]

Q3[7:0]

Q4[7:0]

Q5[7:0]

Q6[7:0]

Q7[7:0]

Q8[7:0]

Q9[7:0]

FULL

ALMOSTEMPTY

ALMOSTFULL

UG471_c3_20_111611

(1)

(1)

(1)

(1)

Notes:1. Extra input ports D10 (D5[7:4]) and D11 (D6[7:4]) and output ports Q10 (Q5[7:4]) and Q11 (Q5[7:4]) in 4 x 4 mode.




IO_FIFO の概要

OUT_FIFO

OUT_FIFO は、 IN_FIFO と共に配置され、大限の性能を実現するために I/O バイトグループに

物理的に揃えられています。 8 エントリの OUT_FIFO は、次に示す 2 つの動作モードでデータ転

送を行います。

• 4 x 4 モード – このモードの場合、 FIFO は 12 個の 4 ビット幅データ入力 (D) と 12 個の 4ビット幅データ出力 (Q) でコンフィギュレーションされます。 D0[3:0]－D9[3:0] ポートは、

Q0[3:0]－Q9[3:0] ポートへマッピングされます。 D5[7:4] と D6[7:4] は、 D10 と D11 とし

て機能する追加された 2 つのデータ入力ポートであり、 Q5[7:4] と Q6[7:4] 出力ポートへ

マッピングされます。その他の Qn[7:4] ポートは使用されません。表 3-16 に、 4 x 4 モード

の詳細を示します。

Q0[7:0] – Q9[7:0] O 4 x 8 モードの場合は 10 個の 8 ビットデータ出力バスとな

り、4 x 4 モードの場合は 10 個の 4 ビットデータ出力バス

となる。外部インターフェイスに使用する場合は、ファブ

リックへ接続する。

Q5[7:4]、 Q6[7:4] O 追加されるデータ出力ポートの Q10 および Q11。 x4 モー


応する入力ポート D5[7:4] および D6[7:4] で受信される。

EMPTY O Empty フラグ。 RDCLK に同期する。

FULL O Full フラグ。 WRCLK に同期する。

ALMOSTEMPTY(1) O レベルをプログラム可能な Empty フラグ。RDCLK に同期

する。

ALMOSTFULL(1) O レベルをプログラム可能な Full フラグ。 WRCLK に同期

する。

注記 :

1. 対応する属性を 1 または 2 に設定できます (175 ページの表 3-19 参照)。それに応じて、フラグがアサート

された後に 1 つまたは 2 つの読み出しまたは書き込みが実行されます。非同期 FIFO の特性により、追加

で 1 つまたは 2 つの読み出しまたは書き込みが生じる可能性があり、合計の読み出しまたは書き込み数が 3つまたは 4 つに増加します。

表 3-15 : IN_FIFO のポート (続き)


表 3-16 : OUT_FIFO の入力から出力へのデータマッピング (4 x 4 モード )


D0[3:0] → Q0[3:0] Q0[7:4]

D1[3:0] → Q1[3:0] Q1[7:4]

D2[3:0] → Q2[3:0] Q2[7:4]

D3[3:0] → Q3[3:0] Q3[7:4]

D4[3:0] → Q4[3:0] Q4[7:4]

D5[3:0] → Q4[3:0]

D6[3:0] → Q6[3:0]

D7[3:0] → Q7[3:0] Q7[7:4]




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ト幅データ出力 (Q) でコンフィギュレーションされます。出力データパスにある 2:1 マルチプ

レクサーによって、 8 ビット入力データが 4 ビット出力データ幅へシリアライズされます。一

般的に、このモードは出力クロック周波数が入力クロック周波数の 2 倍の場合に使用されるた

め、出力データ幅は入力データ幅の半分となります。表 3-17 に、8 x 4 モードの詳細を示します。

これら 2 つのモードは、 FULL、 EMPTY、 ALMOSTFULL、および ALMOSTEMPTY フラグを

サポートしています。

OUT_FIFO プリミティブ

図 3-21 に、 OUT_FIFO プリミティブを示します。

D8[3:0] → Q8[3:0] Q8[7:4]

D9[3:0] → Q9[3:0] Q9[7:4]

D10[7:4] は D5[7:4] → Q5[7:4]

D11[7:4] は D6[7:4] → Q6[7:4]

表 3-17 : OUT_FIFO の入力から出力へのデータマッピング (8 x 4 モード )


D0[7:0] → Q0[3:0]

D1[7:0] → Q1[3:0]

D2[7:0] → Q2[3:0]

D3[7:0] → Q3[3:0]

D4[7:0] → Q4[3:0]

D5[7:0] → Q5[3:0]

D6[7:0] → Q6[3:0]

D7[7:0] → Q7[3:0]

D8[7:0] → Q8[3:0]

D9[7:0] → Q9[3:0]

表 3-16 : OUT_FIFO の入力から出力へのデータマッピング (4 x 4 モード ) (続き)





IO_FIFO の概要

表 3-18 に、 OUT_FIFO プリミティブで使用可能なポートを示します。


図 3-21 : OUT_FIFO プリミティブ

表 3-18 : OUT_FIFO ポート


RDCLK I 読み出しクロック。 BUFR、 BUFG、または BUFH へ接続

する。

WRCLK I 書き込みクロック。 BUFR、 BUFG、または BUFH へ接続

する。

RESET I アクティブ High のリセット信号。すべてのカウンター、ポ

インター、データをリセットする。

D0[7:0] – D9[7:0] I 8 x 4 モードの場合は 10 個の 8 ビットデータ入力ポートと

なり、 4 x 4 モードの場合は 12 個の 4 ビットデータ入力

ポートとなる。外部インターフェイスに使用する場合は、

ファブリックへ接続する。

D5[7:4]、 D6[7:4] I 追加されるデータ入力ポートの D10 および D11。 x4 モー


応するポート Q5[7:4] および Q6[7:4] に現れる。

RDEN I 読み出しイネーブル。

WREN I 書き込みイネーブル。

D0[7:0]

EMPTY

D1[7:0]

D2[7:0]

D3[7:0]

D4[7:0]

D5[7:0]

D6[7:0]

D7[7:0]

D8[7:0]

D9[7:0]

RDEN

WREN

RDCLK

WRCLK

RESET

Q0[3:0]

Q1[3:0]

Q2[3:0]

Q3[3:0]

Q4[3:0]

Q5[7:0]

Q6[7:0]

Q7[3:0]

Q8[3:0]

Q9[3:0]

FULL

ALMOSTEMPTY

ALMOSTFULL

(1)

(1)

(1)

(1)

UG471_c3_21_111611

Notes:1. Extra input ports D10 (D5[7:4]) and D11 (D6[7:4]) and output ports Q10 (Q5[7:4]) andQ11 (Q5[7:4]) in 4 x 4 mode.




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IO_FIFO のリセット

IO_ FIFO には、読み出しクロックドメインと書き込みクロックドメインの両方と内部で再同期化

する非同期のリセット信号が 1 つあります。確実にリセットするには、IO_FIFO へ書き込みを実行

する前に少なくとも RDCLK または WRCLK (いずれか低速の方) の 4 サイクル間 RESET 信号を

アサートする必要があります。 RESET がアサートされている間、 RDEN と WREN は Low を保持

する必要があります。

IO_FIFO は、書き込みクロックと読み出しクロックの両方が有効になり安定するまでリセット状態

を保持する必要があります。同様に、コンフィギュレーションが完了するまで、読み出しまたは書

き込みクロックが有効でない場合には、有効なクロックがアサートされた後に上記のように

IO_FIFO をリセットする必要があります。

EMPTY フラグと FULL フラグ

FULL フラグが High にアサートされた場合、 FIFO コアと入力レジスタが両方とも FULL である

ことを示します。出力レジスタのステートは無視されます。

EMPTY フラグは、出力レジスタのステートを示します。 EMPTY フラグが High にアサートされ

た場合、出力レジスタのデータは無効です。

ALMOST EMPTY フラグと ALMOST FULL フラグ

ALMOSTEMPTY フラグと ALMOSTFULL フラグは、 IO_FIFO が限界値に近付いていることを

早期に示すフラグです。これらのフラグは、 IO_FIFO が Full または Empty 状態となる 1 サイクル

または 2 サイクル前にアサートするように設定できます。この値が 1 の場合は、読み出しまたは書

き込みが可能なワードが 1 ワードのみ残っていることを示し、 2 の場合は、読み出しまたは書き込

みが可能なワードが 2 ワード残っていることを示します。

Q0[3:0] – Q9[3:0] O 10 個の 4 ビットデータ出力バス。外部インターフェイス

に使用する場合は、 OLOGIC へ接続する。

Q5[7:4]、 Q6[7:4] O 追加されるデータ出力ポートの Q10 および Q11。 x4 モー


応する入力ポート D5[7:4] および D6[7:4] から受信され

る。

EMPTY O Empty フラグ。 RDCLK に同期する。

FULL O Full フラグ。 WRCLK に同期する。

ALMOSTEMPTY(1) O レベルをプログラム可能な Empty フラグ。RDCLK に同期

する。

ALMOSTFULL(1) O レベルをプログラム可能な Full フラグ。 WRCLK に同期

する。

注記 :

1. 対応する属性を 1 または 2 に設定できます (175 ページの表 3-19 参照)。それに応じて、フラグがアサート

された後に 1 つまたは 2 つの読み出しまたは書き込みが実行されます。非同期 FIFO の特性により、追加

で 1 つまたは 2 つの読み出しまたは書き込みが生じる可能性があり、合計の読み出しまたは書き込み数が 3つまたは 4 つに増加します。

表 3-18 : OUT_FIFO ポート (続き)





IO_FIFO の概要

IO_FIFO の非同期性と内部同期によって、これらのフラグはワーストケースを示す可能性がありま

す。つまり、読み出し動作では、 ALMOSTEMPTY が示す 1 または 2 よりも多くのデータが存在

する可能性があります。書き込み動作では、 ALMOSTFULL が示す 1 または 2 よりも多くの書き

込みスペースがある可能性があります。

ALMOSTEMPTY/ALMOSTFULL フラグは、必ずしも FULL/EMPTY フラグと一致するとは限り

ません。ALMOSTEMPTY がアサートされ、EMPTY がアサートされる前に ALMOSTEMPTY がディアサートされる可能性があります。これは、 WRCLK が RDCLK より 2 倍以上高速な場合に

生じます。

表 3-19 に、有効な IO_FIFO の属性を示します。

.

表 3-19 : IO_FIFO の属性


ARRAY_MODE (IN_FIFO) 文字列 : ARRAY_MODE_4_X_8ARRAY_MODE_4_X_4

ARRAY_MODE_4_X_8 各ポートに対して、 4 入力ビットと 4または 8 出力ビットを定義。

ARRAY_MODE(OUT_FIFO) 文字列 : ARRAY_MODE_8_X_4ARRAY_MODE_4_X_4

ARRAY_MODE_8_X_4 各ポートに対して、 4 または 8 入力

ビットと 4 出力ビットを定義。

ALMOST_EMPTY_VALUE 整数 : 1 または 2 1 174 ページの「ALMOST EMPTY フラ

グと ALMOST FULL フラグ」を参照。

ALMOST_FULL_VALUE 整数 : 1 または 2 1 174 ページの「ALMOST EMPTY フラ

グと ALMOST FULL フラグ」を参照。

OUTPUT_DISABLE ブール値 : TRUE または

FALSEFALSE OUT_FIFO : この属性は、 RD_EN が

Low のときに Qx 出力を High 駆動す

る。




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付録 A

SSO ノイズ解析の終端オプション

PlanAhead™ ツールでは、ターゲットデバイスやパッケージの I/O ピンに割り当てられているオプ

ションや実際の I/O 規格を考慮して、同時スイッチノイズ (SSN) 解析を実行できます。この機能

の使用法および SSN 解析の実行方法については、『PlanAhead ユーザーガイド』 (UG632) の「ノイ

ズ解析予測の使用」を参照してください。

各出力ピンには、ボード上に終端を配置するか否かを指定するオプションがあります。このオプショ

ンがある場合、各 I/O 規格のオフチップ終端フィールドには自動的にデフォルト終端が適用されます。

表 A-1 に、 PlanAhead™ ツールに含まれる SSN 予測ツールを使用する際に、 7 シリーズ FPGA でサポートされている各 I/O 規格のデフォルト終端をすべて示します。ユーザーは、デザイン内の各

I/O に対して、これらの終端を使用したり、あるいは使用しないように選択できます。

表 A-1 : 各 I/O 規格の SSN ノイズ解析のデフォルト終端

I/O 規格(1) デフォルト終端

HSTL_I 遠端に VTT への 50Ω 抵抗

HSTL_I_12 遠端に VTT への 50Ω 抵抗

HSTL_I_18 遠端に VTT への 50Ω 抵抗

HSTL_I_DCI 遠端に VTT への 50Ω 抵抗

HSTL_I_DCI_18 遠端に VTT への 50Ω 抵抗

HSTL_II 近端に VTT への 50Ω 抵抗、および遠端に VTTへの 50Ω 抵抗

HSTL_II_18 近端に VTT への 50Ω 抵抗、および遠端に VTTへの 50Ω 抵抗

HSTL_II_DCI 遠端に VTT への 50Ω 抵抗

HSTL_II_DCI_18 遠端に VTT への 50Ω 抵抗

HSTL_II_T_DCI 遠端に VTT への 50Ω 抵抗

HSTL_II_T_DCI_18 遠端に VTT への 50Ω 抵抗

HSUL_12 なし

HSUL_12_DCI なし

LVCMOS (すべての電圧)LVTTL (駆動電流 : 2mA、 4mA、 6mA、 8mA)

なし

LVCMOS (すべての電圧)LVTTL (駆動電流 : 12mA、 16mA、 24mA)

遠端に VTT への 50Ω 抵抗

MOBILE_DDR なし


http://japan.xilinx.com/support/documentation/sw_manuals_j/xilinx13_4/PlanAhead_UserGuide.pdf



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SSTL12 遠端に VTT への 50Ω 抵抗

SSTL12_DCI 遠端に VTT への 50Ω 抵抗

SSTL12_T_DCI 遠端に VTT への 50Ω 抵抗



SSTL135_R 遠端に VTT への 50Ω 抵抗




SSTL15_R 遠端に VTT への 50Ω 抵抗


SSTL18_I 遠端に VTT への 50Ω 抵抗

SSTL18_I_DCI 遠端に VTT への 50Ω 抵抗

SSTL18_II 近端に VTT への 50Ω 抵抗、および遠端に VTTへの 50Ω 抵抗

SSTL18_II_DCI 遠端に VTT への 50Ω 抵抗

SSTL18_II_T_DCI 遠端に VTT への 50Ω 抵抗

BLVDS_25 近端に 165Ω 直列抵抗、近端に 140Ω の差動抵

抗、および遠端に 100Ω の差動抵抗

HSLVDCI_15 なし

HSLVDCI_18 なし

LVDCI_15 なし

LVDCI_18 なし

LVDCI_DV2_15 なし

LVDCI_DV2_18 なし

LVDS 遠端に 100Ω の差動抵抗

LVDS_25 遠端に 100Ω の差動抵抗

MINI_LVDS_25 遠端に 100Ω の差動抵抗

PCI33_3 なし

PPDS_25 遠端に 100Ω の差動抵抗

RSDS_25 遠端に 100Ω の差動抵抗

TMDS_33 遠端に 3.3V への 50Ω 抵抗

注記 :

1. HSTL、 SSTL、 HSUL、および MOBILE_DDR 規格のすべての差動バージョン (例 : DIFF_SSTL135) には、シングルエンドバージョンと同じ終端があります。

表 A-1 : 各 I/O 規格の SSN ノイズ解析のデフォルト終端 (続き)

I/O 規格(1) デフォルト終端




図 A-1 に、これらの終端を示します。

X-Ref Target - Figure A-1

図 A-1 : デフォルト終端

ug471_aA_01_050212

Unterminated

Z=50

Z=50

50Far-end Parallel Termination to VCCOFP_VCCO_50

VCCO

50

1KFar-end Parallel Termination to VCCOFP_VCCO_1000

VCCO

Z=50

1K

Z=50

50Far-end Parallel Termination to 3.3VFP_3.3_50

3.3V

50

1KFar-end Parallel Termination to 3.3VFP_3.3_1000

3.3V

Z=50

1K

50Far-end Parallel Termination to VTTFP_VTT_50

VTT = VCCO/2

Z=50

50

50Near-end Parallel Termination to VTT50Far-end Parallel Termination to VTT

NP_VTT_50_FP_VTT_50

100Far-end Differential TerminationFD_100

VTT = VCCO/2

Z=50

50

100

VTT = VCCO/2

50

165Near Series, 140Near Differential,100Far Differential

NS_165_ND_140_FD_100

Z=50

ZDIFF=100

100 140

165

165

Z=50

70Near Series, 187Near Differential,100Far Differential

NS_70_ND_187_FD_100

Z=50 100 187

70

70

Z=50




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7 シリーズ FPGA SelectIO リソース - Xilinx · UG471 (v1.4) 2014 年 5 月 13 日...

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