7 シリーズ FPGA クロッキングリソース ... · 7 シリーズ fpga クロッキング...

7 シリーズ FPGA クロッキングリソース

ユーザーガイド

UG472 (v1.11) 2014 年 11 月 19 日

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7 シリーズ FPGA クロッキングリソースユーザーガイド japan.xilinx.com UG472 (v1.11) 2014 年 11 月 19 日

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UG472 (v1.11) 2014 年 11 月 19 日 japan.xilinx.com 7 シリーズ FPGA クロッキングリソースユーザーガイド

改訂履歴

次の表に、この文書の改訂履歴を示します。

.

日付バージョン内容

2011 年 3 月 1 日 1.0 初版

2011 年 3 月 28 日 1.1 2 ページの免責条項と著作権表示を更新。「クロッキングアーキテクチャの概要」お

よび図 2-2 を更新。「クロック兼用入力 (CCIO)」の説明文を修正し、表 1-1 および

図 2-1 を追加。「グローバルクロックバッファー」の説明文を一部修正。図 2-17 の説明を変更。「I/O クロックバッファー —BUFIO」セクションを更新。図 2-20 を更新。「リージョナルクロックバッファー — BUFR」セクションを更新。表 2-8 の説明を更新。図 2-23 を変更。「BUFMR プリミティブ」セクションに BUFMRCEと図 2-25 を追加。「水平クロックバッファー — BUFH、 BUFHCE」のセクション

に BUFHCE を追加。「クロックゲーティングによる電力節約」を移動。

「MMCM および PLL」セクションを更新。「整数分周のみを使用した周波数合成」

セクションを変更して図 3-4 を追加。「CLKOUT[0:6] – 出力クロック」の隣接領域

に関する説明を変更。式 3-11 の後の例を変更。「VHDL/Verilog テンプレート、お

よびクロッキングウィザード」を移動して内容を変更。

付録 A 「複数の領域におけるクロッキング」を追加。

2011 年 5 月 31 日 1.2 「7 シリーズ FPGA と旧世代 FPGA のクロッキングの違い」セクションを追加。

図 2-2 を更新。「クロック兼用入力 (CCIO)」セクションの説明を修正し、表 1-1 「同

一パッケージで上下アライメントが異なるデバイスの移行」を削除。図 2-4、図 2-16、図 2-18、およびを修正。

表 3-5 の「CLKOUT[0:6] – 出力クロック」の説明を更新。 83 ページの

「CLKINSTOPPED – 入力クロックステータス」を更新。 MMCM/PLL の関係を明

確化し、図 3-10 を更新。「位相シフト」セクションを加筆し、式 3-5 を追加。

図 A-6 および図 A-7 を変更。付録 B 「クロック領域のクロックリソースおよび接

続」を追加。

2011 年 10 月 27 日 1.3 「7 シリーズ FPGA と旧世代 FPGA のクロッキングの違い」を移動。「クロックバッ

ファーの選択に関する考慮事項」を追加。「クロック兼用入力 (CCIO)」の説明を修

正。図 2-22 の後に別の注記を追加。「スタックドシリコンインターコネクトクロッ

キング」セクションを追加。

73 ページの図 3-6 を更新。 73 ページの「MMCM で分数分周を使用した周波数合

成」、 75 ページの「MMCM におけるダイナミック位相シフトインターフェイス」、

76 ページの「入力周波数の決定」、 82 ページの「CLKOUT[0:6] – 出力クロック」、

および 91 ページの「基準クロックの切り替え」の説明を修正。 85 ページの

「STARTUP_WAIT」の説明を修正。 78 ページの表 3-5 の「RST」の記述を更新。

84 ページの表 3-7 の「CLKOUT[0]_DIVIDE_F(2)」の指定できる値を更新。92 ペー

ジの図 3-12 の追加に伴い、 72 ページの「クロックネットワークのスキュー調整」

を更新。

表 B-1 を更新、表 B-2 を追加。



2012 年 2 月 16 日 1.4 文書全体で、「クロッキングバックボーン」を「クロックバックボーン」に、「ク

ロッキング領域」を「クロック領域」に置き換え。

第 2 章からの「7 シリーズ FPGA と旧世代 FPGA のクロッキングの違い」および

付録 B からの「クロック接続のまとめ」を加筆し、第 1 章「クロッキングの概要」

を追加。図 1-1 を更新。表 1-1 から XC7A8、XC7A15、XC7A30T、および XC7A50Tを削除。

「クロック兼用入力 (CCIO)」を追加。「グローバルクロックリソース」 ( 「BUFR プリミティブ」を含む) を更新。「水平クロックバッファー — BUFH、 BUFHCE」を

更新。図 2-27 の前の段落を更新。

「高性能クロック」の初の段落から、OSERDES およびバッファーに接続する HPCの説明を削除。相互参照の『7 シリーズ FPGA マイグレーションメソドロジガイ

ド』 (UG429) を『高集積度 FPGA 設計手法ガイド』 (UG872) に置き換え。「スタッ

クドシリコンインターコネクトクロッキング」を更新。図 2-29 で、 SRL を SLRに置き換え。図 2-31 を追加。

表 3-2 からホールドブロックを削除。「整数分周のみを使用した周波数合成」でク

ロック周波数を更新。式 3-4 で、 64 を 63 に置き換え。「MMCM における固定また

はダイナミックモードの補間型ファイン位相シフト」を更新。表 3-5 で、LOCKEDピンの説明を更新。「LOCKED」を更新。表 3-7 で、 CLKOUT[0]_DIVIDE_F およ

び CLKFBOUT_MULT_F のタイプと設定可能な値を更新、STARTUP_WAIT およ

び COMPENSATION の説明を更新。表 3-8 で、 STARTUP_WAIT を追加、

COMPENSATION の説明を更新。図 3-10 で、 GTX を GT に置き換え。「ダイナ

ミックリコンフィギュレーションポート」を更新。

付録 B 「クロック領域のクロックリソースおよび接続」を追加。

2012 年 7 月 13 日 1.5 図 1-4 の後の段落を更新。「Virtex-6 FPGA との主な違い」に、スペクトラム拡散の

サポートに関する箇条書き項目を追加。表 1-1 で、 BUFG および BUFH ピンを更

新、 IBUFDS_GTE2.O/IBUFDS_GTE2.ODIV2 ピンを削除。表 1-2 を更新。

表 2-1 の注記 5 を更新。図 2-29 を追加。

「はじめに」の後の文章を更新。「DI[15:0] – ダイナミックリコンフィギュレー

ションデータ入力」を更新。表 3-7 に SS_EN、 SS_MODE および

SS_MOD_PERIOD を追加。「スペクトラム拡散クロック生成」を追加。

2012 年 10 月 2 日 1.6 表 1-1 に注記を追加。表 1-2 から XC7A350T および XC7V1500T を削除。

「シングルクロックで複数の CMT を駆動する」の初の段落を更新。表 2-1 に注

記 5 および 8 を追加。表 2-10 の後の段落を更新。

表 3-9 に、25MHz および 80MHz の入力クロックに対応するタイミング制約の計算

式を追加。表 3-10 で、帯域幅の値を N/A から Low に変更、表の後に続く重複する

段落を削除。

図 B-4 のタイトルから XC7A350T を削除。

2013 年 4 月 3 日 1.7 図 1-3、図 B-2、および図 B-3 を更新。表 1-1 に、 BUFMR を追加。「MMCM にお

けるダイナミック位相シフトインターフェイス」の 2 番目の段落を更新。表 2-7 に注記を追加。

2013 年 8 月 7 日 1.8 表 1-2 および表 3-7 を更新。図 B-2 と図 B-3 の図のタイトルを更新。「クロックバッ

ファーの配置」を更新。


http://japan.xilinx.com/support/documentation/sw_manuals_j/ug429_7Series_Migration.pdf

http://japan.xilinx.com/support/documentation/sw_manuals_j/xilinx13_4/ug872_largefpga.pdf


UG472 (v1.11) 2014 年 11 月 19 日 japan.xilinx.com 7 シリーズ FPGA クロッキングリソースユーザーガイド

2014 年 4 月 8 日 1.9 「クロック兼用入力 (CCIO)」および「MMCM におけるダイナミック位相シフトインターフェイス」を更新。表 3-8 の CLKFBOUT_MULT の許容値とデフォルト値

を更新。

2014 年 5 月 24 日 1.10 「クロッキングアーキテクチャの概要」の小クロック領域の値を 6 から 4 に変更。

表 1-1 の MG 「GTZ ループバッククロックバッファー — BUFG_LB (HT デバイ

スのみ)」 TREFCLK0 に情報を追加。のセクションを第 2 章に追加。表 3-7 および

表 3-8 の REF_JITTER1 と REF_JITTER2 に関する説明を変更。「使用モデル」の

第 1 段落を更新。

2014 年 11 月 19 日 1.11 29 ページの箇条書きから汎用インターコネクトに関する記述を削除。図 B-2 と図 B-3 の図のタイトルを更新。



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改訂履歴. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 3

このユーザーガイドについて 11内容 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 11

その他のリソース . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 11

第 1 章 : クロッキングの概要

クロッキングアーキテクチャの概要 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 13クロック配線リソースの概要 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .13CMT の概要 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .15クロックバッファー、管理、および配線 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .15

7 シリーズ FPGA と旧世代 FPGA のクロッキングの違い . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 21Virtex-6 FPGA との主な違い . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .21Spartan-6 FPGA との主な違い . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .22

クロック接続のまとめ . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 247 シリーズ FPGA におけるクロッキングの違い . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .27

第 2 章 : クロック配線のリソース

クロックバッファーの選択に関する考慮事項 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 29

クロック兼用入力 (CCIO). . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 30シングルクロックで 1 つの CMT を駆動する . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .31シングルクロックで複数の CMT を駆動する . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .31クロック兼用入力ピンの配置規則 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .32

グローバルクロックリソース . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 35クロックツリーとネット－ GCLK . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .36クロック領域 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .36グローバルクロックバッファー . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .36

グローバルクロックバッファーのプリミティブ . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .38その他の使用モデル. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .46

リージョナルクロックリソース . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 48クロック兼用 I/O . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .49I/O クロックバッファー —BUFIO . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .49

BUFIO プリミティブ. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .50BUFIO の使用モデル. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .50

リージョナルクロックバッファー — BUFR . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .52BUFR プリミティブ . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .52BUFR の属性とモード . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .53BUFR の使用モデル . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .54

リージョナルクロックネット . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .54マルチリージョナルクロックバッファー — BUFMR/BUFMRCE . . . . . . . . . . . . . . . . . . . .55

BUFMR プリミティブ . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .55水平クロックバッファー — BUFH、 BUFHCE . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .57GTZ ループバッククロックバッファー — BUFG_LB (HT デバイスのみ) . . . . . . . . . . . . . .58

高性能クロック . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 59クロックゲーティングによる電力節約 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .59

スタックドシリコンインターコネクトクロッキング . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 60クロッキング構造の配置 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .62クロックバッファーの配置 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .63

目次


8 japan.xilinx.com 7 シリーズ FPGA クロッキングリソースユーザーガイド

UG472 (v1.11) 2014 年 11 月 19 日

第 3 章 : クロックマネージメントタイル

はじめに. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 65MMCM および PLL. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .66

一般的な使用法について . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 69MMCM および PLL プリミティブ . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .69

MMCME2_BASE および PLLE2_BASE プリミティブ . . . . . . . . . . . . . . . . . . . . . . . . .70MMCME2_ADV および PLLE2_ADV プリミティブ . . . . . . . . . . . . . . . . . . . . . . . . . . .71

クロックネットワークのスキュー調整 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .72整数分周のみを使用した周波数合成 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .72MMCM で分数分周を使用した周波数合成 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .73ジッターフィルター . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .73制限 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .73

VCO 動作範囲 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .73小および大入力周波数 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .74

デューティサイクルのプログラム . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .74位相シフト . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .74

MMCM におけるダイナミック位相シフトインターフェイス . . . . . . . . . . . . . . . . . . . . . . . . .75MMCM カウンターのカスケード接続 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .76MMCM/PLL のプログラミング . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .76

入力周波数の決定 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .76M および D 値の決定 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .77

MMCM のポート . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .78PLL のポート . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .79

MMCM および PLL の各ポートの説明 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .80MMCM の属性 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .84PLL の属性 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .87MMCM のクロック入力信号 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .89カウンター制御 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .89

VCO と出力カウンターの波形についての詳細 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 90

基準クロックの切り替え . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 91入力クロックまたはフィードバッククロックの欠如 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .91

MMCM と PLL の使用モデル . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 91クロックネットワークのスキュー調整 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .91

内部フィードバックを使用した MMCM . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .93ゼロ遅延バッファー . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .942 つの CMT の接続 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .94スペクトラム拡散クロック生成 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .96MMCM のアプリケーション例 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .101ダイナミックリコンフィギュレーションポート . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .101

VHDL/Verilog テンプレート、およびクロッキングウィザード . . . . . . . . . . . . . . . . . . . . . . . . . 102

付録 A : 複数の領域におけるクロッキング

はじめに. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 103

複数の領域に広がるクロッキング. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 104BUFMR プリミティブ . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .104

使用モデル . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 105クロック領域を超えたクロックアライメント . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .1061 つのクロック領域に 1 つのバッファー . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .106

複数 BUFIO の駆動 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .106複数 BUFR の駆動. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .107

1 つのクロック領域に複数のバッファー . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .107複数 BUFR (分周あり ) および複数 BUFIO の駆動 . . . . . . . . . . . . . . . . . . . . . . . . . . . .107複数 BUFR の駆動 (分周あり /分周なし ). . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .109

BUFR アライメント . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .110



付録 B : クロック領域のクロックリソースおよび接続



UG472 (v1.11) 2014 年 11 月 19 日



このユーザーガイドについて

ザイリンクス 7 シリーズ FPGA には、 3 つの FPGA ファミリがあります。これらはすべても低

い消費電力を達成するよう設計されており、適な電力、性能、コストの実現に向けて、標準デザ

インをファミリ間で拡張させることが可能です。Artix®-7 ファミリは、量産アプリケーション向け

に開発され、も低いコストと消費電力を実現するよう適化されています。 Virtex®-7 ファミリ

は、高のシステム性能と容量を提供するように適化されています。 Kintex®-7 ファミリは、対

コスト性能にも優れた新しいクラスの FPGA です。このユーザーガイドは、 7 シリーズ FPGAのクロッキングリソースについて説明した技術的なリファレンスです。

この『7 シリーズ FPGA クロッキングリソースユーザーガイド』を含む、 7 シリーズ FPGA に関

するすべての資料は、ザイリンクスのウェブサイト (japan.xilinx.com/7) から入手できます。

内容

このユーザーガイドは、次の各章で構成されています。

• 第 1 章「クロッキングの概要」

• 第 2 章「クロック配線のリソース」

• 第 3 章「クロックマネージメントタイル」

• 付録 A 「複数の領域におけるクロッキング」

• 付録 B 「クロック領域のクロックリソースおよび接続」

その他のリソース

その他の資料は、ザイリンクスのウェブサイトから入手できます。

japan.xilinx.com/support/documentation/index

シリコンやソフトウェア、 IP に関するアンサーデータベースを検索したり、テクニカルサポート

のウェブケースを開く場合は、次のウェブサイトにアクセスしてください。

http://japan.xilinx.com/support


japan.xilinx.com/7

http://japan.xilinx.com/support/documentation/index.htm

http://japan.xilinx.com/support

http://japan.xilinx.com/about/feedback.html?docType=User_Guides&docId=UG472&Title=7%20%26%2312471%3B%26%2312522%3B%26%2312540%3B%26%2312474%3B%20FPGA%20%26%2312463%3B%26%2312525%3B%26%2312483%3B%26%2312461%3B%26%2312531%3B%26%2312464%3B%20%26%2312522%3B%26%2312477%3B%26%2312540%3B%26%2312473%3B%20%26%2312518%3B%26%2312540%3B%26%2312470%3B%26%2312540%3B%20%26%2312460%3B%26%2312452%3B%26%2312489%3B&releaseVersion=1.11&docPage=11


UG472 (v1.11) 2014 年 11 月 19 日

このユーザーガイドについて




第 1 章

クロッキングの概要

この章では、 7 シリーズ FPGA クロッキングの概要、 7 シリーズ FPGA クロッキングと前世代の

FPGA クロッキングとの比較、および 7 シリーズ FPGA 内におけるクロック接続について説明し

ます。 7 シリーズ FPGA のクロックリソースの使用に関する詳細は、第 2 章「クロック配線のリ

ソース」および第 3 章「クロックマネージメントタイル」を参照してください。

クロッキングアーキテクチャの概要

7 シリーズ FPGA のクロックリソースは、複雑なものからシンプルなものまでさまざまな要件を管

理します。クロックマネージメントタイル (CMT) は、クロック周波数の合成、スキュー調整、お

よびジッターフィルター機能を提供します。ローカル配線などのクロック以外のリソースは、ク

ロック機能の設計には推奨されていません。

• グローバルクロックツリーによって、デバイス全体における同期エレメントのクロッキング

が可能になります。

• I/O およびリージョナルクロックツリーによって、大 3 つの上下に隣接したクロック領域の

クロッキングが可能になります。

• ミックスドモードクロックマネージャー (MMCM) および位相ロックループ (PLL) を 1 つずつ含む各 CMT は、 I/O カラムの隣に配置されています。

7 シリーズデバイスは、クロックの使用を目的として複数のクロック領域に分割されています。

• クロック領域数はデバイスのサイズによって異なり、小デバイスで 4 クロック領域、大デ

バイスでは 24 クロック領域となっています。

• 1 つのクロック領域にすべての同期エレメント (CLB、 I/O、シリアルトランシーバー、 DSP、ブロック RAM、CMT など) が含まれ、高さは CLB 50 個分または I/O バンク (50 個の I/O) に相当し、その中央には HROW (Horizontal Clock Row) があります。

• 各クロック領域は、 HROW を境に上下それぞれに CLB 25 個分の高さに及び、デバイスの半

分の幅となります。

クロック配線リソースの概要

各 I/O バンクには、 7 シリーズ FPGA のクロック配線リソースにユーザークロックを取り込むク

ロック兼用入力ピンが含まれます。専用のクロックバッファーを併用し、クロック兼用入力ピンは

ユーザークロックを次のリソースへ取り込みます。

• デバイスの同じ側 (上半分または下半分) にあるグローバルクロックライン

• 同一の I/O バンク内および上下に隣接する複数の I/O バンクにある I/O クロックライン

• 同一のクロック領域および上下に隣接する複数のクロック領域にあるリージョナルクロック

ライン




UG472 (v1.11) 2014 年 11 月 19 日


• 同一のクロック領域、および上下に隣接する複数のクロック領域 (制約が伴う )

各 7 シリーズモノリシックデバイスには 32 本のグローバルクロックラインがあり、これらを使

用してデバイス全体のすべての順次リソースにクロックと制御信号を提供できます。グローバルクロックバッファー (BUFGCTRL、このユーザーガイドでは BUFG と省略) は、グローバルクロッ

クラインを駆動し、グローバルクロックラインへのアクセスに使用する必要があります。各クロッ

ク領域は、クロック領域内で 12 本の水平グローバルクロックを使用し、グローバルクロックライ

ンを大で 12 本サポートします。

グローバルクロックバッファー

• 複数のクロック領域にまたがるクロックを有効または無効にする、クロックイネーブル回路と

して使用できます。

• 次の目的でグリッチのないマルチプレクサーとして使用できます。

• 2 つのクロックソースからの選択

• 問題のあったクロックソースからの切り替え

• 次の目的で CMT によって駆動されます。

• クロック分配遅延の削除

• 別のクロックに対する遅延の調整

水平クロックバッファー (BUFH/BUFHCE) によって、 HROW を経由して 1 つのクロック領域に

あるグローバルクロックラインにアクセスできます。1 つのクロック領域に広がるクロックを独立

して有効または無効にする、クロックイネーブル回路 (BUFHCE) としても使用できます。それぞ

れのクロック領域は、各クロック領域内で 12 本の水平クロックラインを使用し、大で 12 クロッ

クをサポートできます。

各 7 シリーズ FPGA には、 1 クロック領域にあるすべての順次リソースにクロックを供給できる、

リージョナルおよび I/O クロックツリーがあります。さらに各デバイスには、リージョナルおよび

I/O クロックを大 3 つの上下に隣接したクロック領域にまたがるようにするマルチリージョナル

クロックバッファー (BUFMR) があります。

• I/O クロックバッファー (BUFIO) は I/O クロックツリーを駆動し、同一 I/O バンク内にある

すべての順次 I/O リソースへのアクセスを可能にします。

• リージョナルクロックバッファー (BUFR) は、同一クロック領域にあるクロックデスティ

ネーションをすべて駆動し、入力クロックレートを分周するようにプログラムできます。

• IOB のプログラム可能な SerDes 機能 ( 『7 シリーズ FPGA SelectIO リソースユーザーガイ

ド』 (UG471) の「アドバンス SelectIO ロジックリソース」参照) を併用すると、 BUFIO およ

び BUFR クロックバッファーはロジックリソースを追加せずにソース同期システムにおける

クロックドメインの切り替えを可能にします。

• 関連する BUFR または BUFIO が使用されている場合は、マルチリージョナルクロックバッ

ファー (BUFMR) を用いて隣接するクロック領域や I/O バンク内のリージョナルおよび I/O クロックツリーを駆動できます。

• 1 クロック領域または 1 つの I/O バンクでは、固有 I/O クロックと固有リージョナルクロック

をそれぞれ大で 4 つずつサポート可能です。

高性能クロック配線は、 CMT の出力を、非常にジッターが少なく、デューティサイクルの歪みも

小限に抑えられているパスへ接続します。

第 2 章「クロック配線のリソース」で、グローバルクロック、リージョナルクロック、および I/Oクロックについてさらに詳しく説明します。アプリケーションに応じて使用すべきクロック配線リ

ソースについても解説します。

http://japan.xilinx.com/cgi-bin/docs/ndoc?v=7%20Series;t=user+guide





CMT の概要

7 シリーズ FPGA には大 24 の CMT があり、各 CMT は 1 つの MMCM および 1 つの PLL で構成されています。MMCM と PLL は幅広い周波数に対応する周波数合成回路や外部または内部ク

ロック用のジッターフィルターとして機能し、クロックのスキュー調整にも活用できます。PLL には、 MMCM 機能のサブセットが含まれています。 7 シリーズ FPGA ではクロック入力の接続に

よって、複数のリソースから MMCM および PLL に基準クロックを供給できます。

7 シリーズ FPGA の MMCM には、ファイン (高精度な) 位相シフト機能がいずれの方向にも無制

限で追加されており、これはダイナミック (可変) 位相シフトモードで使用できます。MMCM につ

いては、フィードバックパスまたは 1 つの出力パスのいずれかに分数カウンターを持つため、周波

数合成機能の精度がさらに強化されます。

LogiCORE™ IP クロッキングウィザードは、 MMCM および PLL を活用して 7 シリーズ FPGAデザインでクロックネットワークを作成するのに役立ちます。GUI インターフェイスを使用し、ク

ロックネットワークのパラメーターを収集します。クロッキングウィザードは、適切な CMT リソースを選択した上で、 CMT リソースおよび関連するクロック配線リソースを適にコンフィ

ギュレーションします。

第 3 章「クロックマネージメントタイル」で、 CMT ブロック機能および接続についてさらに詳し

く説明します。

クロックバッファー、管理、および配線

このセクションの図は、7 シリーズ FPGA のクロックアーキテクチャをさまざまな角度から視覚化

したものを示しています。

図 1-1 に、 7 シリーズ FPGA のクロックアーキテクチャの概略図を示します。デバイスは、垂直方

向のクロッキング中央線 (クロックバックボーン) によって隣接する左領域と右領域に分けられ、水

平方向の中央線によって上半分と下半分に分けられています。クロックバックボーンのリソースは

水平方向に隣接する領域の両側に反映されます。つまり、クロックリソースは水平方向に隣接する

領域へ拡張されます。上半分および下半分に分割されることで、グローバルクロックバッファー

(BUFG) が 2 組に分けられ、これらの接続に制限が課せられます。しかし、 BUFG はクロック領域

に属さないため、デバイスのいずれのクロックポイントにも到達することができます。水平クロッ

クリソースはすべて、クロック領域の HROW の中央に含まれ、垂直方向の、リージョナルクロッ

クリソースではないリソースはクロックバックボーンまたは CMT バックボーンのいずれかに含

まれます。




UG472 (v1.11) 2014 年 11 月 19 日


1 クロック領域には常に、 50 個の CLB (カラムあたり )、 PCI Express® の統合ブロックによって 5 個の 36K ブロックが置き換えられない限り 10 個の 36K ブロック RAM (カラムあたり )、 20 個の DSP スライス (カラムあたり )、および 12 個の BUFH が含まれます。場合によっては、 CMT(PLL/MMCM) 1 個、 50 の I/O を持つバンク 1 個、 4 つのシリアルトランシーバーで構成される

GT クワッド 1 個、およびブロック RAM カラムに PCIe® 用のカラム半分が含まれることもありま

す。

X-Ref Target - Figure 1-1

図 1-1 : 7 シリーズ FPGA のクロックアーキテクチャの概略図

UG472_c1_30_020712

I/O Column Clock BackboneCMT Backbone

CMT Column

Clock Region Clock Region

ClockingCenter

HorizontalCenter

Horizontal ClockRow (HROW)



(HROW)

CMT Column GT ColumnCMT Backbone

I/O Column

BUFG 16

16

ClockRegionDetailedView

ClockRegion

ClockRegion

ClockRegion





図 1-2 は、 1 クロック領域で利用可能なクロックリソースとそれらの基本的な接続を示す概略図で

す。グローバルクロックバッファーは、物理的に存在しなくても HROW を介して各領域内に駆動

できます。水平クロックバッファー (BUFH) は、HROW を介して領域の各クロックポイントまで

駆動します。 BUFG および BUFH は HROW の配線トラックを共有します。 I/O バッファー

(BUFIO) およびリージョナルクロックバッファー (BUFR) は I/O バンク内にあります。BUFIO はI/O クロックリソースしか駆動しませんが、BUFR は I/O リソースおよびロジックリソースを駆動

します。BUFMR によって BUFIO および BUFR の複数領域にわたるチェーン接続が可能になりま

す。クロック兼用入力を用いて外部クロックとデバイスのクロックリソースを接続します。リソー

スによっては、 CMT バックボーンを介してその上下領域へ接続できるものもあります。


図 1-2 : クロック領域の基本的なビュー

UG472_c1_31_020712

ClockBackbone

CMTBackbone

CMTColumn

GTQuad

I/OBank

PLL

MMCM

HROW

Fabric Fabric

BUFG

BUFH

BUFMR

BUFR

BUFIO

CC

CC




UG472 (v1.11) 2014 年 11 月 19 日


図 1-3 に、デバイス右端の 1 つのクロック領域におけるクロッキング構造を示します。


図 1-3 : 1 つのクロック領域 (デバイスの右側)

Global ClockingBackbone 32 2

12

12

3

3

7

14

4

2

1

1

1

1

4

4

4

4

4

BUFHs

CLR

I/O Bank

CE

CE

CE

PLL X0Yn inSame Region

MMCM X0Ynin Same Region

BUFGs

CMT ClockingBackbone

CMT

Interconnect

Interconnect

ClockRegion50 CLBsHigh

SRCC Pin Pair

MRCC Pin Pair

MRCC Pin Pair

SRCC Pin Pair

To Bank Above

To Bank Below

Four BUFRs

Four BUFIOs

Two BUFMRs (MRCC pins only)

HROW

UG472_c1_32_011713





図 1-4 は、グローバルピン BUFG およびリージョナルピン BUFH/CMT/CC の接続に加えて、 1領域内 (ここでは右側の領域) で利用可能なリソースの数を示す詳細図です。

4 本のクロック兼用入力ピンはいずれも、 CMT にある PLL/MMCM および BUFH を駆動できま

す。BUFG は、領域内に存在するものとして示されますが、クロックバックボーンのいずれかの場

所に物理的に配置できます。 BUFG および BUFH は、 HROW にある 12 の配線トラックを共有し

ており、その領域のクロックポイントをすべて駆動できます。 BUFG については、 BUFH (図 1-4では省略) も駆動できます。これにより、別のグローバルクロック分配において個別のクロックイネーブルが可能になります。各 GT クワッドには、クロックバックボーンにある CMT およびク

ロックバッファーを駆動する専用トラックが 10 個あります。 I/O バンクに配置されている BUFRには、ロジック、 CMT、および BUFG でクロックポイントを駆動するトラックが 4 個あります。

制約が伴いますが、CMT バックボーンを使用して隣接する領域のほかの CMT を駆動できます。ク

ロック兼用ピンも同様に、同じ制約が伴いますが、隣接する領域の CMT を駆動できます。クロッ

ク兼用ピンは、デバイスの同じ上半分/下半分にある BUFG を駆動できます。CMT バックボーンに

は、垂直領域間の接続をサポートするトラックが 4 個あります。

あるクロック領域からのクロックソースは、その領域のクロックバッファーリソースだけでなく

水平方向に隣接するクロックバッファーリソースも駆動できます。 CMT、クロック兼用ピン、お

よびシリアルトランシーバーは、 BUFH を介して水平方向に隣接する領域にクロックを供給でき、

さらにデバイスの同じ上半分/下半分にある BUFG に接続できます。


図 1-4 : BUFG/BUFH/CMT クロック領域の詳細

UG472_c1_33_020712

ClockBackbone

CMTBackbone

CMTColumn

GTQuad

I/OBank

PLL

<0-3>

MMCM

<0-3>

HROW

Fabric Fabric

BUFG

BUFH

BUFR

CE

CE

Interconnect

FromotherBUFGs

Interconnect

Interconnect

LeftRegion

LeftRegion

Interconnect

To otherBUFGs

CC

CC

32

32

32

4

12

412

10

CC

CC

7

14




UG472 (v1.11) 2014 年 11 月 19 日


ロジックインターコネクトは BUFG および BUFH の CE ピンを駆動します。ロジックインターコ

ネクトはクロックを同じバッファーに供給することもできますが、タイミングが予測不可能である

ため注意が必要です。

図 1-5 に、 I/O クロックリソースおよび接続の詳細図を示します。

各 I/O バンクには、 BUFIO および BUFR がそれぞれ 4 個ずつ含まれます。これらの各クロック

バッファーは、特定のクロック兼用入力クロックピンペアによって駆動されるか、または MMCMの特定の出力クロックによって直接駆動できます。 MRCC と呼ばれる 2 つのクロック兼用入力ピ

ンペアは、複数の領域におけるクロッキング手法をサポートします。 MRCC ピンペアは特定の

BUFMR を駆動できます。つまり、複数領域/バンクインターフェイスを実現する、同一および隣

接する領域にある BUFIO および BUFR を駆動できることを意味します。同様に、 GT クワッドは

BUFMR を駆動することもできます。 MMCM<3:0> 出力には、 BUFR および BUFIO への専用の

高性能な差動パスがあります。この機能は、高性能クロック (HPC) とも呼ばれます。

すべての 7 シリーズデバイスは、基本的なアーキテクチャについては同じものを採用しています

が、ファミリ間およびファミリ内のデバイス間ではアーキテクチャに若干の違いがあります。各 7シリーズ FPGA には、デバイス左端に少なくとも 1 つの I/O カラムがあります。 GT は、 GTP、GTX、または GTH のいずれかの 7 シリーズ FPGA でサポートされているシリアルトランシーバー

です。 GT を搭載するデバイスは、デバイスの右端に GT と I/O が混在するカラムがあるか (一部

の Kintex-7 デバイスと一部の Artix-7 デバイス)、デバイスの右端に GT カラムがあり、その右側


図 1-5 : BUFR/BUFMR/BUFIO クロック領域の詳細

UG472_c1_34_020712

ClockBackbone

CMTBackbone

CMTColumn

GTQuad

I/OBank

PLL

MMCM

HROW

Fabric Fabric

BUFG

BUFH

BUFR BUFIO

BUFR BUFIO

BUFMR

BUFMR

4

4

4 4 42

<0>

<1>

<2>

<3>

SRCCPair

MRCCPair

MRCCPair

SRCCPair




7 シリーズ FPGA と旧世代 FPGA のクロッキングの違い

に I/O カラムがあります (一部の Kintex-7 デバイスと一部の Virtex-7 デバイス)。その他の

Virtex-7 デバイスには、左端および右端に GT カラムがあり、その左側と右側に I/O カラムがあり

ます。 Artix-7 200T デバイスには、上半分および下半分のクロックカラムの隣に GTP トランシー

バーがあります。

したがって、 7 シリーズデバイスのすべてのクロック領域に、ここまでの図に記載されているブ

ロックがすべて含まれているわけではありません。7 シリーズデバイスのブロックレベルのアーキ

テクチャを示す図は、『7 シリーズ FPGA パッケージおよびピン配置ガイド』 (UG475) の「ダイレベルでのバンク番号の概要」を参照してください。付録 B 「クロック領域のクロックリソースお

よび接続」に、さまざまなクロック領域のクロックリソースおよび接続の詳細図を記載しています。


7 シリーズ FPGA のクロック構造は Virtex-6 FPGA と似ており、同じ機能が多数サポートされてい

ますが、アーキテクチャには若干の違いがあり、さまざまなクロッキング要素とその機能に修正が

加えられています。 Spartan-6 FPGA と比べると、アーキテクチャと機能がいずれも大きく変更さ

れています。 Spartan-6 FPGA の一部のクロックプリミティブは廃止され、より強力でシンプルな

構造に置き換わっています。

Virtex-6 FPGA との主な違い

• BUFIO の基本的なクロック機能は 7 シリーズ FPGA でも変更はありませんが、その駆動範囲

が 1 バンクのみに変更されています。隣接バンクのクロックを直接駆動するには、新しいク

ロックバッファーを使用します。 7 シリーズ FPGA には、 1 バンクにつき 4 つの BUFIO があ

ります。 BUFIO の改良と同様に、 BUFR も基本的な目的は変わっていませんが、 BUFR の駆

動範囲は 1 つの領域のみとなっています。 1 領域につき 4 つの BUFR と 4 つのリージョナル

クロック ( トラック ) があります。

• 7 シリーズ FPGA には、BUFMR/BUFMRCE と呼ばれる新しいバッファーが追加されました。

BUFMR/BUFMRCE.BUFMR/BUFMRCE は、同一領域および上下に隣接した領域の BUFIOと BUFR を駆動します。これらのバッファーには Virtex-6 FPGA と同じ複数領域/複数バンク

のクロック配線機能があり、 3 つの領域/バンクがサポートされているのも同じです。

BUFMRCE には、切り替えが同期か非同期かを選択できる機能があります。

• Virtex-6 ファミリのグローバルクロック (GC) 入力ピンは、7 シリーズ FPGA ではサポートさ

れなくなりました。 GC の代わりに、 1 バンクあたり 4 つのクロック兼用入力 (CCIO) ピン/ペアが用意されています。 CCIO ピンの接続は、従来の GC の機能のほとんどをサポートできる

ように改良されています。

• グローバルクロックマルチプレクサーの BUFGMUX に CLK_SEL_TYPE 属性が追加されま

した。これにより、2 つの入力クロックを同期または非同期で切り替えることができます (従来

は IGNORE ポートでのみ可能)。

• BUFHCE には改善されたクロックイネーブルがあり、入力クロックを同期または非同期で有

効化できます。

• Virtex-6 FPGA の CMT は 2 つの MMCM で構成されていましたが、 7 シリーズ FPGA では

MMCM と PLL (MMCM のサブセット ) が各 1 つ、そして専用のメモリインターフェイスロジック (予約済み) で構成されています。 CMT カラムは CMT 内の SelectIO™ カラム/バンク

の隣にあり、 I/O への専用アクセスによって高い性能を実現します。グローバルクロックバッ

ファーはこれまで同様、 CMT によって駆動される I/O カラムの間のデバイスセンター (垂直

方向の中心) にあります。7 シリーズ FPGA では、CMT 内の直接カスケード接続はサポートさ

れていません。隣接する CMT への直接カスケード接続は可能ですが、リソースが少ないため





UG472 (v1.11) 2014 年 11 月 19 日


制約があります。隣接する CMT 以外の CMT にカスケード接続するとソースとデスティネー

ションの MMCM/PLL 間で位相オフセットが生じるため、特別な属性の設定が必要です。

• 以前とは異なり、フラクショナル分周器は出力カウンターを共有しません。このため、出力カ

ウンターを別の用途に使用できるようになりました。分数カウンターにはスタティック位相シ

フト機能が追加されました。

• CLOCK_HOLD 機能は廃止されました。

• MMCM は、スペクトラム拡散をサポートしています。

Spartan-6 FPGA との主な違い

• Spartan-6 FPGA には Spartan-6 アーキテクチャ独自のクロック回路トポロジ、機能、ブロック

がいくつかありますが、これらは 7 シリーズ FPGA ではサポートされず、代わりとなる新しい

クロック機能が用意されています。 DCM_SP、 DCM_CLKGEN、 BUFIO2、 BUFIO2_2CLK、

BUFIO2FB、 BUFPLL、 BUFPLL_MCB などの機能は、 7 シリーズデバイスでは直接サポー

トされていません。

• PLL は MMCM のサブセットで、性能は同じですが ( 小 CLKIN/PFD と小/ 大 VCO 周波

数を除く )、接続に若干の制約があり、機能も一部制限されています。従来の Spartan® FPGAの PLL と比べると、 7 シリーズ FPGA の PLL には、パワーダウン、入力クロックの切り替

え、隣接 CMT へのカスケード接続の機能が追加されています。PLL から BUFIO や BUFR への直接接続はありません。

• 7 シリーズ FPGA には、 BUFIO2 および BUFIO2_2CLK プリミティブに直接代わる機能はあ

りません。 BUFIO および BUFR を推奨される接続方法で使用して ILOGIC と OLOGIC を駆

動してください。

• Spartan-6 FPGA の BUFIO2 で GCLK からの専用入力を CMT およびグローバルクロック

バッファーへ配線する機能は、 7 シリーズ FPGA ではサポートされていません。 7 シリーズ

FPGA に移行するには、 CCIO ピンからの専用入力配線を使用してください。

• 7 シリーズ FPGA には、 Spartan-6 FPGA の BUFPLL に直接該当する機能はありません。 7 シリーズ FPGA に移行するには、BUFIO および BUFR を推奨される方法で使用して ILOGIC とOLOGIC に接続してください。 BUFPLL への専用配線の代わりには、 MMCME2CLKOUT[0:3] からの高性能クロック配線を使用します。 ISERDES および OSERDES 回路は

Virtex-6 アーキテクチャに基づいています。『7 シリーズ FPGA SelectIO リソースユーザーガイド』 (UG471) を参照してください。

• 7 シリーズ FPGA では、BUFPLL_MCB プリミティブが不要になりました。7 シリーズ FPGAでは、 DDR メモリインターフェイスの (ソフト ) インプリメンテーションが異なります。『メ

モリインターフェイスソリューションユーザーガイド』 (UG586) を参照してください。

• 7 シリーズ FPGA では、 BUFIO2FB プリミティブが不要になりました。 MMCM と PLL のフィードバック接続には、使用するフィードバックに応じて CLKFBIN をグローバルクロッ

クバッファー、入力ピン、 CLKFBOUT のいずれかに直接接続できます。

• Spartan-6 FPGA では BUFH しかサポートされていませんでした。 7 シリーズ FPGA にはク

ロックの無効化機能を備えた BUFHCE プリミティブがあり、このリソースで駆動しているク

ロック領域の消費電力を削減できます。

• 7 シリーズ FPGA には新しいバッファーとして BUFMR/BUFMRCE が追加されました。これ

らのバッファーは同一クロック領域および上下に隣接したクロック領域の BUFIO と BUFRを駆動します。BUFIO または BUFR、BUFMR/BUFMRCE と組み合わせて使用すると、MRCC入力から隣接するクロック領域の BUFIO および BUFR にアクセスできます。 BUFMRCE には、切り替えが同期か非同期かを選択できる機能があります。


http://japan.xilinx.com/cgi-bin/docs/ipdoc?c=mig_7series;v=latest;d=ug586_7Series_MIS.pdf





• Spartan-6 FPGA デザインからの移行に影響する新しいプリミティブとして、 BUFR がありま

す。 BUFR と BUFIO を組み合わせると、 BUFIO2、 BUFIO2_2CLK、 BUFPLL と同じ機能が

使用可能になります。 BUFR は各クロック領域に 4 つずつあります。

• Spartan-6 FPGA デザインからの移行に影響する新しいプリミティブとして、BUFIO がありま

す。 BUFIO と BUFR を組み合わせると、 BUFIO2、 BUFIO2_2CLK、 BUFPLL と同じ機能が

使用可能になります。 BUFIO は各バンクに 4 つあります。

• Spartan-6 アーキテクチャが備えていた 1 つの DCM と 1 つの PLL に代わり、 7 シリーズ

FPGA では 1 つの MMCM と 1 つの PLL、そして専用のメモリインターフェイスロジック (現時点ではザイリンクス専用として予約済み) で構成される CMT を使用します。DCM とその

関連機能は、 7 シリーズ FPGA では CMT でサポートされます。 CMT は SelectIO カラムに隣

接する独立したカラムにあり、 I/O への専用アクセス機能があります。 DCM_SP と

DCM_CLKGEN は廃止され、これらの機能は MMCM と PLL でサポートされるようになりま

した。

• 7 シリーズ FPGA ではグローバルクロック (GCLK) 入力はサポートされなくなりました。4 つのクロック兼用入力ピンは、Spartan-6 FPGA の GCLK ピンの機能の多くをサポートする各バ

ンクで利用できるようになりました。

• これまでの Spartan-6 FPGA デザインにはなかった MMCM という新しい機能ブロックが用意

されています。 MMCM には、分数分周、ファイン位相シフト、ダイナミック位相シフト、反

転クロック出力、 CLKOUT6 と CLKOUT4 のカスケード接続など多くの機能があります。

BUFPLL への直接接続の代わりに、CLKOUT[0:3] を使用した MMCM から BUFIO/BUFR への HPC 接続が用意されています。また、より包括的な DRP も利用できます。

• 従来は汎用の高速 I/O クロッキングに使用する CMT 機能の PLL を推奨していましたが、7 シリーズ FPGA ではこれが変更になりました。 PLL には、 BUFIO や BUFR への直接接続はあ

りません。CLKOUT0 フィードバックもサポートされていません。高速 I/O インターフェイス

には MMCM を使用してください。 I/O インターフェイスカスケード接続では、制限された CMT バックボーンリソースを使用し

ます。また、新しいパワーダウンモードも追加されました。入力クロックの切り替えは完全

にサポートされます。動作範囲は Spartan-6 FPGA と 7 シリーズ FPGA で異なります。 DRP機能は 7 シリーズ FPGA でも利用でき、その機能の位置とアドレスが変更されました。

• Spartan-6 FPGA の DCM_SP は、7 シリーズ FPGA ではサポートされていません。7 シリーズ

FPGA に移行するには、 MMCM と PLL を使用してください。

• Spartan-6 FPGA の DCM_CLKGEN は、7 シリーズ FPGA では直接サポートされていません。

狭帯域の MMCM または PLL を使用して入力ジッターのフィルタリングを行ってください。

MMCM または PLL の DRP リファレンスデザインを使用すると、 M/D 値の動的な再プログ

ラミングが可能です。




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クロック接続のまとめ

表 1-1 に、 7 シリーズ FPGA のクロック接続についてまとめます。

表 1-1 : クロック接続のまとめ

クロック機能またはピン直接の駆動元直接の駆動先

複数領域クロック兼用 I/O (MRCC)

1 つのバンクに 2 つのピン/ペアがあります。

外部クロック

同じクロック領域にあり、デバイスの同じ側 (左/右)にある MRCC の駆動先

• 4 つの BUFIO

• 4 つの BUFR

• 2 つの BUFMR

• 1 つの CMT (1 つの MMCM と 1 つの PLL)

• 上下の CMT (制限された CMT バックボーンリソースを使用)(1)

同じ上半分/下半分の MRCC の駆動先

• 16 の BUFG

水平方向に隣接する同じクロック領域にある

MRCC の駆動先

• BUFH

単一領域クロック兼用 I/O (SRCC)

1 つのバンクに 2 つのピン/ペアがあります。

外部クロック

同じクロック領域にあり、デバイスの同じ側 (左/右)にある SRCC の駆動先

• 4 つの BUFIO

• 4 つの BUFR

• 1 つの CMT (1 つの MMCM と 1 つの PLL)

• 上下の CMT (制限された CMT バックボーンリソースを使用)(1)

同じ上半分/下半分の SRCC の駆動先

• 16 の BUFG

水平方向に隣接する同じクロック領域にある

SRCC の駆動先

• BUFH

BUFIO

同じクロック領域内での BUFIO の駆

動元

• MRCC (専用 1:1)

• SRCC (専用 1:1)

• MMCM.CLKOUT0 ～MMCM.CLKOUT3

• CLKFBOUT

• 同じクロック領域および上下ク

ロック領域の BUFMR

同じクロック領域で使用する場合の駆動先

• ILOGIC.clk

• ILOGIC.clkb

• OLOGIC.clk

• OLOGIC.clkb

• OLOGIC.oclk

• OLOGIC.oclkb





BUFR

同じクロック領域内での駆動元

• MRCC

• SRCC

• MMCM.CLKOUT0 ～MMCM.CLKOUT3

• CLKFBOUT

• 上下クロック領域の BUFMR

• 汎用インターコネクト


• CMT

• 同じクロック領域内で BUFG が駆動可能な任意

のクロックポイント

同じ上半分/下半分で使用する場合の駆動先

• 16 BUFG (非推奨)

BUFMR


• MRCC (専用 1:1)

• この表に示されている GT クロック

出力 ( 「GT トランシーバークロッ

ク」参照)

• インターコネクト

(非推奨)

同じクロック領域および上下クロック領域内で使

用する場合の駆動先

• BUFIO

• BUFR

BUFG

同じ上半分/下半分内での駆動元

• SRCC

• MRCC

• CMT



ク」参照)

• BUFR (非推奨)

• インターコネクト (非推奨)

• 同じ上半分 / 下半分内の隣接する

BUFG

• CMT

• この表に示されている GT クロック出力

( 「GT トランシーバークロック」参照)

• 同じ上半分/下半分内の隣接する BUFG

• ファブリックおよび I/O 内の任意のクロックポイント

• CLB 制御信号

• BUFH

BUFH

同じクロック領域内および水平方向に

隣接するクロック領域での BUFH の駆動元

• SRCC

• MRCC

• CMT

• BUFG



ク」参照)

• インターコネクト (非推奨)


• CMT

• この表に示されている GT クロック出力 ( 「GT トランシーバークロック」参照)

• 同じクロック領域内で BUFG が駆動可能な任意

のクロックポイント

表 1-1 : クロック接続のまとめ (続き)





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GT トランシーバークロック

RXUSRCLK

RXUSRCLK2

TXUSRCLK

TXUSRCLK2

• 任意の BUFG


• BUFH

N/A

GT トランシーバークロック

RXOUTCLK

TXOUTCLK

N/A • 同じ上半分/下半分内の BUFG


• CMT

• BUFMR

• 水平方向に隣接するクロック領域の BUFH およ

び BUFH

MGTREFCLK0/1P

MGT 差動基準クロックピン

の正 (P) 側です。

MGTREFCLK0/1N

MGT 差動基準クロックピン

の負 (N) です。

外部 GT 基準クロック • GT 基準クロック

• 同じ上半分/下半分内の BUFG

同じクロック領域で使用する場合の、外部 GT 基準

クロックピンの駆動先

• CMT

• BUFMR


び BUFH

CMT(1)

• BUFG

• SRCC (同じクロック領域および隣

接クロック領域)

• MRCC (同じクロック領域および隣

接クロック領域)

• 同じクロック領域の GT

• 同じクロック領域内の BUFR、およ

び BUFMR を使用した場合は上下

クロック領域の BUFR

• MMCM/PLL.CLKOUT0-3

• 同じ上半分/下半分内の任意の BUFG


• BUFIO (MMCM)

• BUFR (MMCM)


び BUFH

• MMCM/PLL (隣接していない場合は位相オフ

セットあり )

IDELAYCNTRL.CLK

• MRCC/SRCC

• BUFG

• BUFH

N/A

CCLK ピンコンフィギュレーションロジックコンフィギュレーションロジック

EMCCLK ピン N/A コンフィギュレーションロジック

TCK ピンN/A JTAG コンフィギュレーションロジックおよびバ

ウンダリスキャン

注記 :

1. 制限が適用されます。 31 ページの「シングルクロックで複数の CMT を駆動する」を参照してください。

表 1-1 : クロック接続のまとめ (続き)






7 シリーズ FPGA におけるクロッキングの違い

各 7 シリーズ FPGA ファミリには独自の接続要件があります。表 1-2 で説明した接続に適用される

制限/例外を表 1-1 にまとめます。 GT、 CMT、および I/O の位置およびアライメントを包括的に図

示したものについては、『7 シリーズ FPGA パッケージおよびピン配置ガイド』 (UG475) の「ダイ

レベルでのバンク番号の概要」を参照してください。

表 1-2 : 7 シリーズ FPGA 別のクロック接続の違い

ファミリ例外

Artix-7 T FPGA :

全デバイス

GTP トランシーバーから CMT および BUFMR への直接接続はあり

ません。GTP トランシーバーから CMT への接続には、BUFH または

BUFG が必要です。

Kintex-7 FPGA :

全デバイス

GTX トランシーバーから CMT および BUFMR への直接接続はあり

ません。 GTX トランシーバーから CMT への接続には、 BUFH また

は BUFG が必要です。

すべての Virtex-7 T および XT FPGA

接続の例外はありません。 XC7V2000T および XC7VX1140T デバイ

スを使用して設計する際は、第 2 章の「スタックドシリコンインター

コネクトクロッキング」を参照してクロッキングガイドラインを確認

してください。

すべての Virtex-7 HTFPGA

GTZ トランシーバーは、 SLR に接続するために、インターポーザー

クロックバックボーンにしか接続できません。つまり、駆動先はグ

ローバルクロックネットワーク (BUFG 配線トラック ) および BUFHのみで、駆動元は BUFG のみということです。第 2 章の「スタックド

シリコンインターコネクトクロッキング」を参照してください。





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第 2 章

クロック配線のリソース

7 シリーズ FPGA には、さまざまなクロッキング手法、および大きいファンアウト、短い伝搬遅延、

非常に低いスキューなどの要件をサポートするためのクロック配線リソースが用意されています。

クロック配線リソースを大限に活用するには、 PCB から FPGA へのユーザークロックを取得す

る方法、どのクロック配線リソースが適かを決定する方法、適切な I/O およびクロックバッ

ファーを利用してこれらのクロック配線リソースへアクセスする方法を設計者が理解している必要

があります。

この章では、次の項目について説明します。

• 「クロックバッファーの選択に関する考慮事項」

• 「クロック兼用入力 (CCIO)」

• 「グローバルクロックリソース」

• 「リージョナルクロックリソース」

• 「高性能クロック」

クロックバッファーの選択に関する考慮事項

7 シリーズ FPGA には豊富なクロックリソースがあります。バッファーの種類、クロック入力ピ

ン、およびクロック接続を多様に備えることで数多くのアプリケーションの要件を満たしています。

適切なクロックリソースを選択することで、配線性、性能、および一般的な FPGA リソースの使

用率が向上します。アプリケーションおよびデザインによっては、フロアプランやその他の手動誘

導によってインプリメンテーションに多大な影響を及ぼすこともできます。

BUFGCTRL (BUFG として使用されることが多い) は、も一般的に使用されるクロック配線リ

ソースです。これらの完全なグローバルクロックは、デバイスのすべてのクロックポイントへ接

続できます。しかし、性能、機能、またはクロックリソースの可用性のいずれかが理由で、代替の

クロックバッファーを使用した方が利点が多い場合もあります。BUFG は次のような場合に適して

います。

• デザインまたはデザインの一部に、デバイスの多くの領域にまたがるグローバルリーチ (大規

模な展開) があり、機能の位置特定が不可能

• 数多くのクロック領域にまたがる、ブロック RAM、 DSP、または統合された IP コアなどの

ハードウェア機能ブロックは、カスケード接続されるか、または近くにはない CLB への接続

する必要があります。

• クロック同期 (グリッチなし ) またはクロック非同期を切り替えることで、アプリケーションは

停止したクロックからの切り替え、または別の周波数のクロックを選択することができます (消費電力の削減など)。

• クロックイネーブル (CE) 機能は、動作していない期間の消費電力を削減するために使用でき

ます。しかし、通常は、タイミング (CE 遅延) の制限という理由から CE 機能を使用してクロッ




UG472 (v1.11) 2014 年 11 月 19 日


キングエレメントで真の CE ロジックファンクションをシミュレーションすべきではありま

せん。

• CE 機能は、デバイスのスタートアップ後に初期化されたクロッキングエレメントの同期化に

使用できます。

BUFR および BUFIO の組み合わせの主な目的は、ソース同期インターフェイスをサポートするこ

とです。インターフェイスが 1 つの領域に配置される場合、 BUFIO は SelectIO の高速側にクロッ

クを供給し、 BUFR は FPGA ロジックにつながる低速のデシリアライズ/シリアライズされた側に

クロックを供給してクロックドメイン転送機能を提供します。1 つのクロック領域/バンクで利用で

きる数よりも多くのロジックおよび/または I/O を必要とするインターフェイスについては、

BUFMR (BUFMRCE) を使用してクロックドメイン転送機能を上下クロック領域に拡張できます。

ソース同期 I/O のユースケースに関連しない分周クロックを必要とする一部のアプリケーション

は、MMCM/PLL を使用できないまたは分周機能に使用できない場合に、BUFR を簡単なクロック

分周器として利用できます。その場合、 BUFR の主な目的から外れるためタイミングおよびス

キューに特に注意が必要となります。SelectIO リソースのクロッキングに関する詳細は、『7 シリー

ズ FPGA SelectIO リソースユーザーガイド』 (UG471) を参照してください。

水平クロックバッファーの BUFH (BUFHCE) は、厳密にはリージョナルリソースであり、上下ク

ロック領域に広がることはできません。BUFR とは違って、BUFH はクロックを分周することはで

きません。

• BUFH は、 2 つの水平領域に広がるというリージョナル的な観点にのみ基づき、グローバルクロックリソースに類似しています。

• また、 MMCM/PLL へのフィードバックとして機能でき、クロック挿入遅延が補正されます。

• インターフェイスまたは多くのロジックが 1 クロック領域または 2 つの隣接する水平クロッ

ク領域にある場合、 BUFH は推奨されるクロックリソースです。

• BUFH にはクロックイネーブルピン (BUFHCE) もあり、このピンを使用してロジック、また

はインターフェイスおよびそれに関連するロジックがアクティブではない場合にダイナミック

消費電力を削減できます。

• クロックイネーブル機能は、クロックサイクル間ベースでゲーテッドクロックを提供でき

ます。

• グローバルクロックツリーと同様に、 BUFH は CLB (イネーブル/ リセット ) にあるクロック

リソース以外のリソースに接続できますが、スキュー特性は改善されます。

• さらに、BUFH はクロック領域にあるクロッキングエレメントの同期スタートアップに利用で

きます。

クロックリソースの選択に関連して課せられるスタックドシリコンインターコネクト (SSI) デバ

イスの制限は、「スタックドシリコンインターコネクトクロッキング」を参照してください。

クロック兼用入力 (CCIO)外部のユーザークロックは、クロック兼用 (CC) 入力と呼ばれる差動クロックピンペアで FPGAに送信される必要があります。クロック兼用入力は、内部グローバルおよびリージョナルクロック

リソースへの専用の高速アクセスを提供します。専用配線を用いるクロック兼用入力は、さまざま

なクロック機能のタイミングを保証する目的でクロック入力に利用する必要があります。ローカル

インターコネクトを備える汎用 I/O は、クロック信号に使用できません。

各 I/O バンクは 1 クロック領域にあり、 50 本の I/O ピンを備えています。各 I/O カラムの I/O バンクそれぞれに 50 本の I/O ピンがあり、そのうちの 4 組がクロック兼用入力ピンペア (合計 8 本のピン) です。クロック兼用入力の概要は次のとおりです。





クロック兼用入力 (CCIO)

• PCB の差動またはシングルエンドクロックに接続可能です。

• 差動 I/O 規格も含め、任意の I/O 規格にコンフィギュレーション可能です。

• P 側 (マスター ) および N 側 (スレーブ) があります。

シングルエンドクロック入力は、クロック兼用入力ピンペアの P (マスター ) 側に割り当てる必要

があります。

シングルエンドクロックを差動クロックピンペアの P 側に接続した場合、 N 側を別のシングルエ

ンドクロックピンとしては使用できず、ユーザー I/O としてのみ使用可能です。ピンの命名規則

については、『7 シリーズ FPGA パッケージおよびピン配置ガイド』 (UG475) を参照してください。

クロック兼用入力は、各 I/O バンクで 2 MRCC と 2 SRCC ペアとして構成されます。 SRCC は、

単一クロック領域とグローバルクロックツリーにアクセスすると共に、同じカラム内に位置する

上下の CMT にもアクセスします。 SRCC は次を駆動できます。

• 同じクロック領域にあるリージョナルクロックライン (BUFR、 BUFH、 BUFIO)

• 同じクロック領域または隣接するクロック領域にある CMT

• デバイスの同じ側 (上半分/下半分) にあるグローバルクロックライン (BUFG)。BUFG および

I/O バンクのアライメントの詳細は、『7 シリーズ FPGA パッケージおよびピン配置ガイド』を参照してください。

MRCC は複数のクロック領域およびグローバルクロックツリーにアクセスできます。 MRCC はSRCC と同じように機能し、さらにマルチリージョナルクロックバッファー (BUFMR) を駆動し

て大で 3 つのクロック領域にアクセス可能です。

クロック兼用入力は、クロックとして使用されない場合は通常の I/O として利用できます。通常の

I/O として使用される場合、クロック兼用入力ピンはシングルエンドまたは差動 I/O 規格としてコ

ンフィギュレーションできます。

クロック兼用入力は、同じクロック領域にある CMT、そして制限はありますがその上下のクロッ

ク領域にある CMT に接続できます。

シングルクロックで 1 つの CMT を駆動する

1 クロック入力によって 1 つの CMT が駆動される場合、クロック兼用入力および CMT (MMCM/PLL) は同じクロック領域にある必要があります。

シングルクロックで複数の CMT を駆動する

シングルクロック入力は、同じカラム内のほかの CMT を駆動できます。その場合、 MMCM/PLLはクロック兼用入力と同じクロック領域に配置されている必要があります。追加の CMT は隣接領

域に配置するのが適ですが、同じカラム内で CMT 1 つ分以上離れた CMT を駆動することも可

能です。 CMT で使用されるリソースは、 CLOCK_DEDICATED_ROUTE 制約なしで自動的に配

置されるように、このコンフィギュレーションと同一である必要があります。複数の MMCM/PLLを混在させる必要がある場合は、まずはそれらを同じ CMT に配置させます。

同じクロック領域にはないクロック兼用入力から CMT を駆動させなければならない場合、および

MMCM/PLL がクロック兼用入力と同じクロック領域にない場合、

CLOCK_DEDICATED_ROUTE 属性を BACKBONE に設定しなければなりません。その場合、

MMCM または PLL によって出力が入力に正しく揃えられません。

同じカラム内の CMT を駆動する専用リソースは限られています。一部のザイリンクス IP がこれら

のリソースを使用するため、デザインでその他の用途に使用できなくなり、その結果として配線不





UG472 (v1.11) 2014 年 11 月 19 日


可能なデザインとなります。ほかのクロック領域への専用配線が使用できない場合は、

CLOCK_DEDICATED_ROUTE 属性を FALSE に設定することで、ローカルインターコネクトロジックが使用できるようになります。ただし、この場合は遅延が増加し、補正されない遅延が生じ

ます。

クロック兼用入力ピンの配置規則

初のデザインを作成する前にクロック兼用入力ピンを手動で選択する際は、 2 つの注意点があり

ます。

• クロック兼用入力が目的のクロックリソースに接続可能なこと。表 2-1 に、接続を確認するた

めの配置規則をまとめています。

• 目的のクロックリソースが利用可能な状態であること、デザインのほかの部分によって使用さ

れていないこと。クロック兼用入力を介して入力される外部クロック、および IP から入力さ

れる内部生成クロックの両方が内部のクロックネットワークにアクセスする際に競合しない

ようにする善の方法は、目的のクロックネットワークおよび IP が含まれる初のデザイン

を構築し、それをインプリメンテーションツールを使用して実行することです。結果、検証が

強化されて信頼性が高まり、クロックが原因でピン配置を変更する必要がなくなります。

表 2-1 に示す配置規則に従って、目的の内部クロックネットワークにアクセスできるようにクロッ

ク兼用入力ピンを選択する必要があります。各 I/O バンクは 1 クロック領域にあります。

注記 : コスト増を招くボードのリスピンやクロックタイミングの低下を避けるために、クロック兼

用入力のピン配置が正しく選択されていることを確認します。

表 2-1 : クロック兼用入力の配置規則

クロック入力先リソース使用率および配置規則(1)(2)(3) 有効なクロック兼用

入力ピン

デバイス全体の I/O および/または

順次エレメント (4)クロック兼用入力 > BUFG > グローバルクロックツリー

• クロック兼用入力は、 BUFG と同じ側の上半分または下半分

に配置する必要があります。

• 各デバイスについて、上半分に 16 個の BUFG があり、下半

分に 16 個の BUFG があります。

• 各クロック領域は、大で 12 個の固有のグローバルクロック

を持つことができ、水平クロックラインを使用します。

SRCC または

MRCC

BUFH を使用する 1 クロック領域

内にある I/O および/または順次エ

レメント (4)

クロック兼用入力 > BUFH > 水平クロックライン

• クロック兼用入力は、 BUFH と同じクロック領域または隣接

する水平クロック領域に配置する必要があります。 (5)

• 各クロック領域には 12 個の BUFH および 12 個の水平クロッ

クラインがあります。

SRCC または

MRCC




クロック兼用入力 (CCIO)

CMT を使用する I/O および/また

は順次エレメント (6)デバイス全体 :

クロック兼用入力 > CMT > BUFG > グローバルクロックツリー

1 クロック領域または隣接するクロック領域 :

クロック兼用入力 > CMT > BUFR/BUFH > リージョナルクロックツリー /水平クロックライン

クロック兼用入力から CMT への入力配線 :

• CMT は、クロック兼用入力と同じクロック領域に配置する必

要があります。

• 複数の CMT が必要な場合は、 CMT をすぐ上のまたは下のク

ロック領域に配置させることも可能です。 (5)

• 各クロック領域には 1 つの CMT があります。

SRCC または

MRCC

BUFR を使用する 1 クロック領域

にある I/O および/または順次エレ

メント

クロック兼用入力 > BUFR > リージョナルクロックツリー

• クロック兼用入力は、 BUFR、 I/O、および順次クロック供給

されたエレメントと同じクロック領域に配置する必要があり

ます。

• 特定のクロック兼用ピンペアは固有の BUFR および BUFIOへ接続します。したがって、 LOC 制約を BUFR/BUFIO に手

動で付けることは推奨されません。

• 各クロック領域には、 4 つのクロック兼用入力および 4 つの

BUFR があります。

SRCC または

MRCC

大 3 つの隣接するクロック領域

にある I/O および/または順次エレ

メント (7)

クロック兼用入力 > BUFMR > BUFR > リージョナルクロック

ツリー (8)

• BUFR が駆動している I/O およびほかの順次エレメントは、同

じクロック領域またはクロック兼用入力のすぐ上または下の

クロック領域になければなりません。 BUFR を同じクロック

領域または隣接するクロック領域で駆動するには、BUFMR を使用する必要があります。



• 各クロック領域には、4 つのクロック兼用入力、4 つの BUFR、

および 2 つの BUFMR があります。

MRCC のみ

1 クロック領域にある高性能

SelectIO インターフェイスのみ

(50 本の I/O)

クロック兼用入力 > BUFIO > I/O クロックツリー

• クロック兼用入力は、駆動する BUFIO および I/O フリップフ

ロップと同じクロック領域に配置する必要があります。



• 各クロック領域には 4 つのクロック兼用入力および 4 つの

BUFIO があります。

SRCC または

MRCC

表 2-1 : クロック兼用入力の配置規則 (続き)


入力ピン




UG472 (v1.11) 2014 年 11 月 19 日


大 2 つの隣接するクロック領域

にある高性能 SelectIO インター

フェイスのみ(7)

クロック兼用入力 > BUFMR >BUFIO > I/O クロックツリー (8)

• 順次 I/O および BUFIO は、クロック兼用入力と同じクロック

領域、またはすぐ上または下に隣接するクロック領域に配置す

る必要があります。

• 同じクロック領域および隣接するクロック領域にある BUFIOおよび I/O クロックへアクセスするには BUFMR を使用する

必要があります。



• 各クロック領域には、4 つのクロック兼用入力、4 つの BUFIO、

および 2 つの BUFMR があります。

MRCC のみ

注記 :

1. これらの配置規則に例外があるデバイスの詳細は、 27 ページの「7 シリーズ FPGA におけるクロッキングの違い」を参照し、 CMT、BUFG、および I/O バンクのアライメントについては『7 シリーズ FPGA パッケージおよびピン配置ガイド』 (UG475) を参照してくださ

い。

2. クロック兼用入力のピン配置では、利用できる数以上のリソースが必要とならないようにしてください。つまり、デバイスの片側半分に

つき 16 の BUFG、 1 クロック領域につき 1 つの CMT、 1 クロック領域につき 4 つの BUFR までです。これら以上にクロックリソース

が必要な場合は、クロック兼用入力がほかのクロック領域にあるクロックリソースに到達できるように割り当てなおす必要があります。

3. SSI デバイス用にクロックまたは高速バスインターフェイスのピン配置を定義する場合は、『高集積 FPGA 設計手法ガイド』 (UG872) を参照してください。

4. BUFH および BUFG は、クロック領域にある同じ水平クロックラインリソースを使用します。各 BUFG または BUFH は、クロック領

域にある 12 の水平クロックラインのうちの 1 つを使用します。

5. 制限が適用されます。 31 ページの「シングルクロックで複数の CMT を駆動する」を参照してください。

6. クロック兼用入力が、同じカラムにあるほかのクロック領域 (同じクロック領域ではない) の CMT を駆動する場合、

CLOCK_DEDICATED_ROUTE を BACKBONE に設定する必要があります。

7. BUFMR または CMT を使用して隣接するクロック領域にクロックを供給する場合、クロックリソースが削減されるため、隣接するク

ロック領域がその影響を受けることがあります。たとえば、 BUFMR を使用して隣接するクロック領域にある BUFR を駆動すると、その

隣接するクロック領域にあるクロック兼用入力ペアのうちの 1 つは自身が配置されているクロック領域のリージョナルクロックツリー

を駆動できなくなります。 BUFH または BUFG については、隣接するクロック領域のグローバルクロックラインを駆動するために使用

できます。

8. メモリインターフェイスが BUFR/BUFIO と同じバンクまたは領域に配置されている場合、 BUFMR からそのバンクまたは領域にある

BUFH/BUFIO への接続が制限されるかもしれません。

表 2-1 : クロック兼用入力の配置規則 (続き)


入力ピン






グローバルクロックリソース

同じパッケージのデバイス間でデザインを移行する場合、 BUFG を上側に 16 リソース、下側に 16リソースとして分ける中央線が、ほかのカラムに関連して移動する可能性があります。具体的には

I/O バンクによって上/下 BUFG のアライメントが変更され、 BUFG へアクセスするクロック兼用

入力ピンのアライメントが変わります。図 2-1 に、 XC7K325T および XC7K160T デバイスのセン

ターアライメントの例を示します。同一パッケージで大規模デバイスから小規模デバイスへ移行す

る場合には中央線の位置が低くなり、小規模デバイスから大規模デバイスへ移行する場合は中央線

の位置が高くなります (I/O カラムによる)。クロック兼用入力ピンに LOC 制約が指定されていると

デザインが配線不可能になる場合があります。

また、同じパッケージの小規模デバイスへ移行する際、大規模デバイスの下側の BUFG がすべて使

用され、使用可能な BUFG がない場合も配線不可能な状態となります。 BUFG および I/O バンク

のアライメントの詳細は、『7 シリーズ FPGA パッケージおよびピン配置ガイド』 (UG475) を参照


また、複数の SLR (Super Logic Region) があるデバイスにも、同じパッケージの単一 SRL にある

モノリシックパスから、またはその逆に移行するときに同じ制約条件が生じます。


グローバルクロックは、すべてのクロック入力と FPGA のさまざまなリソースを接続するための

専用ネットワークです。このネットワークは、スキュー、デューティサイクルの歪み、消費電力を

抑え、ジッター耐性が向上するように設計されています。また、非常に高い周波数の信号をサポー

トするようにも設計されています。

グローバルクロックの信号パスを理解すると、さまざまなグローバルクロックリソースについて

も理解できるようになります。グローバルクロックリソースとネットワークには、次のパスおよ

びコンポーネントが含まれます。


図 2-1 : XC7K325T デバイスおよび XC7K160T デバイスのセンターアライメントの例

PCIe

DeviceCenter

Top BUFGsBottom BUFGs

XC7K160T XC7K325T

Bank 18HR

Bank 33HP

Bank 13HR

Bank 34HP

Bank 14HR

Bank 32HP

Bank 12HR

UG472_c1_29_010612

GTX Quad 118

Bank 17HR

GTX Quad 117

Bank 16HR

GTX Quad 116

Bank 15HR

GTX Quad 115

PCIe

DeviceCenter

Top BUFGsBottom BUFGs

Bank 33HP

Bank 13HR

Bank 34HP

Bank 14HR

Bank 32HP

Bank 12HR

Bank 16HR

GTX Quad 116

Bank 15HR

GTX Quad 115





UG472 (v1.11) 2014 年 11 月 19 日


• 「クロックツリーとネット－ GCLK」

• 「クロック領域」

• 「グローバルクロックバッファー」

クロックツリーとネット－ GCLK7 シリーズ FPGA のクロックツリーは、スキューおよび消費電力が少なくなるよう設計されていま

す。未使用ブランチの接続は切断されます。クロックツリーは、リセットやクロックイネーブル

などのロジックリソースを駆動するためにも使用できます。これは通常、大ファンアウト /高ロー

ドのネットに使用されます。

7 シリーズ FPGA のアーキテクチャでは、グローバルクロックラインのピン利用はロジックリソースのクロックピンに限らず、CLB の CLK 以外のピン (SR や CE などの制御ピン) も駆動でき

ます。このアーキテクチャは、高速信号接続や大容量のロードおよび大きいファンアウトが必要な

アプリケーションに適しています。

クロック領域

7 シリーズデバイスでは、クロック領域の使用によってクロックディストリビューションが改善さ

れています。各クロック領域には大 12 のグローバルクロックドメインを含めることができます。

これら 12 のグローバルクロックは、モノリシックデバイスまたは SLR で使用可能な 32 個のグ

ローバルクロックバッファーを自由に組み合わせて駆動できます。クロック領域の寸法は CLB 50個分 (IOB 50 個) の高さで、チップの左半分または右半分の幅に固定されています。 7 シリーズデバイスでは、クロックバックボーンによってデバイスが左右に分割されます。このバックボーン

は、ダイの中央にはありません。このようにクロック領域の寸法を固定することで、大規模な 7 シリーズデバイスにさらに多くのクロック領域が含まれるようになりました。 7 シリーズ FPGA では、 4 ～ 24 個のクロック領域が提供されます。

グローバルクロックバッファー

各 7 シリーズデバイスには 32 個のグローバルクロックバッファーがあります。CCIO 入力はデバ

イスの同じ側にあるグローバルクロックへ直接接続できます。差動クロックピンのペアは、それ

ぞれ PCB 上の差動またはシングルエンドクロックのいずれかに接続できます。差動クロック入力

として使用する場合は、差動入力ピンペアの P 側からの直接接続を使用します。シングルエンド

クロックを使用する場合は、P 側のピンペアのみ直接接続されているため、この P 側のピンを使用

する必要があります。ピンの命名規則については、『7 シリーズ FPGA パッケージおよびピン配置

ガイド』 (UG475) を参照してください。シングルエンドクロックを差動ピンペアの P 側に接続し

た場合、 N 側を別のシングルエンドクロックピンとして使用することはできませんが、ユーザー

I/O として使用可能です。

デバイスの上半分にある CMT はデバイスの上半分にある BUFG しか駆動できず、下半分の CMTは下半分の BUFG しか駆動できません。同様に、MMCM へのフィードバックとして使用できるの

は、CMT と同じ側 (上半分または下半分) にある BUFG に限られます。ギガビットトランシーバー

(GT) は、GT と I/O のフルカラムを含む領域へ CMT カラムがつながる場合にのみ MMCM/PLL に直接接続できます。 Virtex-7T および Virtex-7XT デバイスにはこれらのフルカラムがあります。

Artix-7、 Kintex-7、 Zynq-7000 ファミリの GT と CMT は、 BUFH (推奨) または BUFG を使用す

る場合にのみ接続できます。

グローバルクロックバッファーを使用すると、クロックや信号などのソースからグローバルクロックツリーおよびネットへのアクセスが可能になります。グローバルクロックバッファーへの

入力に使用できるソースは、次のとおりです。






• クロック兼用入力

• クロックマネージメントタイル (CMT) : 各 CMT に含まれる 1 つの MMCM と 1 つの PLLがデバイスの同じ側にある BUFG を駆動

• 隣接するグローバルクロックバッファー出力 (BUFG)


• リージョナルクロックバッファー (BUFR)

• ギガビットトランシーバー

7 シリーズ FPGA のクロック兼用入力は、クロックバックボーンにある垂直クロックネットワー

クを介して間接的にグローバルクロックバッファーを駆動できます。32 個の BUFG はデバイス上

下にそれぞれ 16 個ずつの 2 つのグループに分かれています。 BUFG に直接接続するリソース

(GTX トランシーバーなど) にはすべて、上半分/下半分の制限があります。たとえば、上半分にあ

る MMCM は同じデバイスの上半分にある 16 個の BUFG しか駆動できません。同様に、下半分の

MMCM で駆動できるのは下半分の 16 個の BUFG にのみ限られます。

すべてのグローバルクロックバッファーは、 7 シリーズデバイスの全クロック領域を駆動可能で

す。ただし、 1 つのクロック領域で駆動できるクロックは 12 までです。クロック領域はクロック

ツリーのブランチであり、上下 25 個ずつの CLB 行で構成されています (高さは CLB 50 個分)。そ

の幅はデバイスの半分です。

クロックバッファーは、 2 つのクロック入力を備えた同期または非同期のグリッチのない 2:1 マル

チプレクサーとして使用できるように設計されています。 BUFG のカスケード接続に専用パス (配線リソース) があり、 2 つ以上のクロック入力を選択できます。 7 シリーズデバイスの制御ピンに

は幅広い機能があり、効率的な入力切り替えが可能です。

7 シリーズ FPGA のクロッキング構造では、BUFGCTRL マルチプレクサーおよびその派生リソー

スは、デバイスの上半分または下半分にある 16 個の隣接クロックバッファーとカスケード接続で

きるため、デバイスの上下それぞれに 16 個の BUFGMUX リング (BUFGCTRL マルチプレク

サー ) を作成できます。図 2-2 に、カスケード接続された BUFG のブロック図を示します。


図 2-2 : カスケード接続された BUFG

UG472_c1_03_091010




UG472 (v1.11) 2014 年 11 月 19 日


次のセクション以降では、 7 シリーズ FPGA のクロックバッファーの各種構成、プリミティブ、使

用モデルについて説明しています。

グローバルクロックバッファーのプリミティブ

表 2-2 に、グローバルクロックバッファーのプリミティブを示します。 ISE® または Vivado® デザインツールは、これらすべてのプリミティブのコンフィギュレーションを管理します。 LOC 制約については、『制約ガイド』を参照してください。

BUFGCTRL

BUFGCTRL プリミティブ (図 2-3 参照) では、 2 つの非同期クロックの切り替えが可能です。その

他のグローバルクロックバッファープリミティブはすべて BUFGCTRL のコンフィギュレーショ

ンから派生したものです。

BUFGCTRL には、 S0、 S1、 CE0、 CE1 の 4 つのセレクトラインと IGNORE0 および IGNORE1の 2 つの制御ラインがあります。これらの 6 つの制御ラインを使用して入力 I0 と I1 を制御します。

表 2-2 : グローバルクロックバッファーのプリミティブ

プリミティブ入力出力制御

BUFGCTRL I0、 I1 O CE0、 CE1、 IGNORE0、 IGNORE1、 S0、 S1

BUFG I O –

BUFGCE I O CE

BUFGCE_1 I O CE

BUFGMUX I0、 I1 O S

BUFGMUX_1 I0、 I1 O S

BUFGMUX_CTRL I0、 I1 O S

注記 :

1. すべてのプリミティブは、 BUFGCTRL のソフトウェアプリセットから派生したものです。


図 2-3 : BUFGCTRL プリミティブ

IGNORE1

IGNORE0

CE1

CE0

S1

S0

I1

I0

O

BUFGCTRL

UG472_c1_03_061310





BUFGCTRL は、2 つのクロック入力をグリッチなしで切り替えるよう設計されています。S0 と S1の変化後に選択されているクロックが High から Low に切り替わると、出力はもう 1 つのクロック

が High から Low に遷移するまで Low を維持します。その後、新しいクロックが出力を駆動し始

めます。デフォルトのコンフィギュレーションでは BUFGCTRL は立ち下がりエッジを認識し、入

力が切り替わる前は Low に保持されるようになっています。 INIT_OUT 属性を使用することで、

立ち上がりエッジを認識して、入力が切り替わるまで High を保持するようにも設定できます。

アプリケーションによっては、上記のような切り替え条件が適さない場合もあります。その場合は、

IGNORE ピンをアサートすると BUFGCTRL は 2 つのクロック入力の切り替え条件を検出しなく

なります。つまり、 IGNORE をアサートするとセレクトピンの変化と同時にマルチプレクサーの

入力が切り替わります。 IGNORE0 をアサートするとセレクトピンの変化と同時に I0 入力から切

り替わり、 IGNORE1 をアサートするとセレクトピンの変化と同時に I1 入力から切り替わります。

入力クロックは、 S0 と CE0 または S1 と CE1 のペアのどちらかが High にアサートされなければ

選択できません。 S か CE のどちらかが High にアサートされていないときは、必要な入力が選択

されません。通常は、両方のペア (4 つのすべてのセレクトライン) が同時に High にアサートされ

ることはありません。セレクトラインとして使用されるのは、ペアの一方のピンだけで、もう一方

は High に固定されます。表 2-3 はその真理値表です。

S と CE はどちらも出力を選択するために使用しますが、グリッチのない切り替えを実行できる Sの使用を推奨します。 CE を使用してクロック切り替えを行うと、 S を使用した場合よりもクロッ

ク選択が高速で変更されます。 CE ピンでセットアップ/ホールドタイム違反があると、クロック出

力でグリッチが発生します。一方、 S ピンの使用では、セットアップ/ホールドタイムと無関係に 2つのクロック入力を切り替えることができます。このため、 S ピンを使用してクロックを切り替え

てもグリッチは発生しません。「BUFGMUX_CTRL」を参照してください。CE ピンは従来の Virtexアーキテクチャとの互換性があります。

表 2-3 : クロックリソースの真理値表

CE0 S0 CE1 S1 O

1 1 0 X I0

1 1 X 0 I0

0 X 1 1 I1

X 0 1 1 I1

1 1 1 1 前の入力 (1)

注記 :

1. 前の入力とは、このステートに移行する前の有効な入力クロックのことです。

2. これ以外のステートではすべて、出力が INIT_OUT 値になり、トグルしません。




UG472 (v1.11) 2014 年 11 月 19 日


図 2-4 のタイミング図は、 BUFGCTRL プリミティブを使用した場合のクロックの切り替わりを示

しています。正確なタイミング値は、スピードファイルから求めることができます。

• タイムイベント 1 の前は、出力 O に入力 I0 が選択されています。

• タイムイベント 1 の立ち上がりエッジより TBCCCK_CE 前に、CE0 と S0 が Low にディアサー

トされます。これとほぼ同時に、 CE1 と S1 が High にアサートされます。

• タイムイベント 3 より TBCCKO_O 後に、出力 O が入力 I1 に切り替わります。これは、 I0 がHigh から Low になり (イベント 2)、 I1 が High から Low になると発生します。

• タイムイベント 4 で IGNORE1 がアサートされます。

• タイムイベント 5 で CE0 と S0 が High にアサートされ、 CE1 と S1 が Low にディアサート

されます。タイムイベント 6 より TBCCKO_O 後に、出力 O の入力が I1 から I0 に切り替わり

ます。このとき、 I1 が High から Low に切り替わる必要はありません。

BUFGCTRL には、ほかに次のような機能があります。

• I0 と I1 入力は、コンフィギュレーション後、デバイスが動作を開始する前にあらかじめ選択

されます。

• コンフィギュレーション後の初の出力には、 High または Low のどちらでも選択できます。

• CE0 と CE1 のみを使用してクロックを選択 (S0 と S1 を High に固定) した場合、前に選択さ

れたクロックの High から Low への遷移を待つことなく別のクロックを選択できます。


図 2-4 : BUFGCTRL のタイミング図

I0

I1

S0

S1

IGNORE0

IGNORE1

O

CE0

CE1

1 2 3 4 5 6

TBCCCK_CE

UG472_c1_04_033030

TBCCKO_O TBCCKO_O TBCCKO_O

at I0 Begin I1 Begin I0





表 2-4 に、 BUFGCTRL プリミティブの属性を示します。

BUFG

BUFG は、クロック入力とクロック出力を各 1 つ持つ入力クロックバッファーです。このプリミ

ティブは BUFGCTRL に対して、一部のピンをロジック High または Low に固定したものです。

図 2-5 に、BUFG と BUFGCTRL の関係を示します。BUFG の手動配置には LOC 制約を使用でき

ます。詳細は、『制約ガイド』を参照してください。

図 2-6 のタイミング図に示すように、出力には入力と同じ波形が現れます。

表 2-4 : BUFGCTRL 属性

属性名説明設定可能な値

INIT_OUT コンフィギュレーション後に BUFGCTRL 出力を特

定の値に初期化します。立ち上がりエッジと立ち下が

りエッジのいずれを使用するかを設定します。また、

クロック選択を切り替えるときの出力レベルを設定し

ます。

0 (デフォルト )、 1

PRESELECT_I0 TRUE の場合、コンフィギュレーション後の

BUFGCTRL の出力に I0 入力が選択されます。 (1)FALSE (デフォル

ト )、 TRUE

PRESELECT_I1 TRUE の場合、コンフィギュレーション後の

BUFGCTRL の出力に I1 入力が選択されます。 (1)FALSE (デフォル

ト )、 TRUE

注記 :

1. 2 つの PRESELECT 属性を同時に TRUE にはできません。


図 2-5 : BUFG と BUFGCTRL の関係


図 2-6 : BUFG のタイミング図

IGNORE1

IGNORE0

CE1

CE0

S1

S0

I1

I0

O

BUFG

UG472_c1_05_112310

VDDGND

VDD

VDD

VDD

I

OI

GND

GND

BUFG(I)

BUFG(O)

TBCCKO_OUG472_c1_06_061310




UG472 (v1.11) 2014 年 11 月 19 日


BUFGCE および BUFGCE_1

BUFG とは異なり、BUFGCE はクロック入力、クロック出力、クロックイネーブルラインを 1 つずつ持つクロックバッファーです。このプリミティブは BUFGCTRL に対して、一部のピンをロ

ジック High または Low に固定したものです。図 2-7 に、 BUFGCE と BUFGCTRL の関係を示し

ます。 BUFGCE と BUFGCE_1 の手動配置には LOC 制約を使用できます。詳細は、『制約ガイド』

を参照してください。

BUFGCE の切り替え条件は BUFGCTRL と同様です。入力クロックの立ち上がりエッジ前に CE入力が Low になる場合は、その後の入力クロックパルスは出力に送信されず、出力は Low に保た

れます。入力クロックが High の間に CE が変化しても、クロックが Low になるまで出力に影響は

ありません。クロックが無効になると出力は Low のままとなります。ただし、クロックが無効に

なる時点でのクロック High パルスは出力されます。

クロックイネーブルラインに BUFGCTRL の CE ピンを使用するため、セレクト信号はセットアッ

プタイム要件を満たす必要があります。この条件に違反するとグリッチが発生する可能性がありま

す。図 2-8 に、 BUFGCE のタイミング図を示します。

BUFGCE_1 は BUFGCE と類似していますが、入力の切り替え条件のみ異なります。入力クロッ

クの立ち下がりエッジ前に CE 入力が Low になる場合は、その後の入力クロックパルスは出力に

送信されず、出力は High に保たれます。入力クロックが Low の間に CE が変化しても、クロック

が High になるまで出力に影響はありません。クロックが無効になると出力は High のままとなりま

す。ただし、クロックが無効になる時点でのクロック Low パルスは出力されます。


図 2-7 : BUFGCE と BUFGCTRL の関係


図 2-8 : BUFGCE のタイミング図

IGNORE1

IGNORE0

CE1

CE0

S1

S0

I1

I0

O

BUFGCE

BUFGCE as BUFGCTRL

UG472_c1_07_061310

VDDGND

VDD

CE

VDDO

II

CEGND

GND

BUFGCE(I)

BUFGCE(CE)

BUFGCE(O)

UG472_c1_08_061310TBCCKO_O

TBCCCK_CE





図 2-9 に、 BUFGCE_1 のタイミング図を示します。

BUFGMUX および BUFGMUX_1

BUFGMUX はクロック入力 2 つと、クロック出力、クロックイネーブルラインを 1 つずつ持つ

クロックバッファーです。このプリミティブは BUFGCTRL に対して、一部のピンをロジック Highまたは Low に固定したものです。図 2-10 に、 BUFGMUX と BUFGCTRL の関係を示します。

BUFGMUX と BUFGCTRL の手動配置には LOC 制約を使用できます。詳細は、『制約ガイド』を参照してください。

BUFGMUX は CE ピンをセレクトピンとして使用するため、セレクトを使用する場合は、セット

アップタイム要件を満たしている必要があります。この条件に違反するとグリッチが発生する可能

性があります。


図 2-9 : BUFGCE_1 のタイミング図


図 2-10 : BUFGMUX と BUFGCTRL の関係

BUFGCE_1(I)

BUFGCE_1(CE)

BUFGCE_1(O)

UG472_c1_09_061310TBCCKO_O

TBCCCK_CE

IGNORE1

IGNORE0

CE1S

CE0

S1

S0

I1

I0

O

BUFGMUX

UG472_c1_10_061310

VDD

VDD

OI1

I0

S

GND

GND




UG472 (v1.11) 2014 年 11 月 19 日


BUFGMUX の入力切り替え条件は BUFGCTRL の CE ピンと同様です。図 2-11 に、 BUFGMUXのタイミング図を示します。

図 2-11 の説明

• 現在のクロックは I0 です。

• S が High に変化します。

• I0 が現在 High の場合、マルチプレクサーは I0 が Low にディアサートされるのを待ちます。

• I0 が Low になると、 I1 が High から Low に切り替わるまでマルチプレクサーの出力は Lowに保たれます。

• I1 が High から Low に切り替わると、出力は I1 に切り替わります。

• セットアップ/ホールドタイム要件が満たされている場合、出力にグリッチやショートパルス

は発生しません。

BUFGMUX_1 は立ち上がりエッジを認識し、入力が切り替わるまで High に保持されます。図 2-12に、 BUFGMUX_1 のタイミング図を示します。 BUFGMUX と BUFGMUX_1 の手動配置には

LOC 制約を使用できます。詳細は、『制約ガイド』を参照してください。

図 2-12 の説明



• I0 が現在 Low の場合、マルチプレクサーは I0 が High にアサートされるのを待ちます。


図 2-11 : BUFGMUX のタイミング図


図 2-12 : BUFGMUX_1 のタイミング図

S

I0

I1

OTBCCKO_O

ug472_c1_11_112310

TBCCKO_O

TBCCCK_CE

beginswitching using I1

S

I0

I1

O

ug472_c1_12_061310

TBCCCK_CE

TBCCKO_O





• I0 が High になると、 I1 が Low から High になるまでマルチプレクサーの出力は High に保た

れます。

• I1 が Low から High に切り替わると、出力は I1 に切り替わります。

• セットアップ/ホールドタイム要件が満たされている場合、出力にグリッチやショートパルス

は発生しません。

BUFGMUX_CTRL

BUFGMUX_CTRL は、従来の BUFGMUX_VIRTEX4 プリミティブに代わるものです。

BUFGMUX_CTRL は 2 つのクロック入力と 1 つのクロック出力、そして 1 つのセレクトライン

を持つクロックバッファーです。このプリミティブは BUFGCTRL に対して、一部のピンをロジッ

ク High または Low に固定したものです。図 2-13 に、BUFGMUX_CTRL と BUFGCTRL の関係

を示します。

BUFGMUX_CTRL では、 S ピンがセレクトピンとして使用されます。 S はグリッチを発生させず

に常に切り替え可能です。S のセットアップ/ホールドタイムによって、新しいクロックへの切り替

え前に、その前のクロックの余分なパルスが出力されるかが決まります。図 2-14 のように、セッ

トアップタイム TBCCCK_S より前、 I0 が High から Low になる前に S が変化した場合、 I0 の余分

なパルスは出力されません。 S がホールドタイムの後に変化した場合は、余分なパルスが出力され

ます。S がセットアップ/ホールドタイムに違反すると、余分なパルスが出力されることもあります

が、グリッチは発生しません。いずれの場合でも、出力は遅い方のクロックの 3 サイクル以内に新

しいクロックに変わります。

S0 と S1 のセットアップ/ホールドタイムの要件は、 CE0 と CE1 のように立ち上がりエッジでは

なく、立ち下がりエッジが基準となっています。

表 2-5 : BUFGMUX 属性


CLK_SEL_TYPE クロック切り替えの同期または非同期を指定し

ます。

SYNC (デフォルト )、ASYNC


図 2-13 : BUFGMUX_CTRL と BUFGCTRL の関係

IGNORE1

IGNORE0

CE1

S

CE0

S1

S0

I1

I0

O

BUFGMUX_CTRL

ug472_c1_13_061310

VDD

VDD

OI1

I0

S

GND

GND




UG472 (v1.11) 2014 年 11 月 19 日


BUFGMUX_CTRL の入力切り替え条件は BUFGCTRL の S ピンと同様です。図 2-14 に、

BUFGMUX_CTRL のタイミング図を示します。

BUFGMUX_CTRL には、ほかに次のような機能があります。

• コンフィギュレーション後の I0 および I1 入力をあらかじめ選択できます。

• コンフィギュレーション後の初の出力は、 High または Low のどちらにでも設定できます。

その他の使用モデル

BUFGCTRL を使用した非同期 MUX

アプリケーションによっては、クロック入力の即座の切り替えや BUFGCTRL のエッジ認識の無視

が必要となります。たとえば、クロック入力の 1 つがトグルを停止しているような場合、

BUFGCTRL ではクロックエッジが認識されないため、クロック出力の切り替え条件は成立しませ

ん。このような場合には非同期 MUX を使用します。図 2-15 に、 BUFGCTRL を使用した非同期

MUX のサンプルデザインを示します。図 2-16 は、非同期 MUX のタイミング図です。


図 2-14 : BUFGMUX_CTRL のタイミング図

S

I0

I1

O

ug472_c1_14_061310

TBCCKO_O TBCCKO_O


図 2-15 : BUFGCTRL を使用した非同期マルチプレクサー

IGNORE1

IGNORE0

CE1S

CE0

S1

S0

I1

I0

S

I1

I0

O

Asynchronous MUXDesign Example

ug472_c1_15_061310

VDDVDD

VDD

VDD

O





図 2-16 の説明



• 直後にクロック出力が I1 に切り替わります。

• IGNORE 信号が High にアサートされると、グリッチを発生させないようにする機能は無効に

なります。

クロックイネーブル付き BUFGMUX_CTRL

BUFGCTRL コンフィギュレーションから派生したクロックイネーブル付きの

BUFGMUX_CTRL を使用すると、入力クロックを選択できます。クロックイネーブルを使用し、

出力を無効にすることも可能です。図 2-17 に、 BUFGCTRL を使用したサンプルデザインを示し

ます。図 2-18 は、そのタイミング図です。


図 2-16 : 非同期マルチプレクサーのタイミング図


図 2-17 : CE 付き BUFGMUX_CTRL と BUFGCTRL

UG472_c1_16_033011

TBCCKO_O TBCCKO_O

I0

I1

S

O

at I0 Begin I1

IGNORE1

IGNORE0

CE1

S

CE

CECE0

S1

S0

I1

I0

O

BUFGMUX_CTRL+CEDesign Example

ug472_c1_17_061310

OI1

I0

S

GND

GND




UG472 (v1.11) 2014 年 11 月 19 日


図 2-18 の説明

• タイムイベント 1 で出力 O に入力 I0 が選択されます。

• タイムイベント 2 の前に S が High にアサートされます。

• タイムイベント 2 より TBCCKO_O 後に、出力 O が入力 I1 に切り替わります。これは、 I0 がHigh から Low になり、 I1 が High から Low になると発生します。

• タイムイベント 3 より TBCCCK_CE 前に、CE が Low にアサートされます。グリッチ発生を回

避するため、クロック出力は Low に切り替わり、 I1 が High から Low に切り替わった後も

Low に保たれます。

リージョナルクロックリソース

リージョナルクロックネットワークは、グローバルクロックネットワークから独立したクロック

ネットワークです。グローバルクロックとは異なり、リージョナルクロック信号 (BUFR) がアク

セスできる範囲は 1 つのクロック領域内に限られ、 1 つの I/O クロック信号が 1 つのバンクを駆動

します。これらのネットワークはソース同期インターフェイスデザインで有用です。7 シリーズデバイスの I/O バンクのサイズは、クロック領域のサイズと同一です。

リージョナルクロックを理解するには、まずリージョナルクロック信号パスについての理解が必

要です。 7 シリーズデバイスのリージョナルクロックリソースおよびネットワークは、次のパス

とコンポーネントで構成されています。

• 「クロック兼用 I/O」

• 「I/O クロックバッファー —BUFIO」

• 「リージョナルクロックバッファー — BUFR」

• 「リージョナルクロックネット」

• 「マルチリージョナルクロックバッファー — BUFMR/BUFMRCE」

• 「水平クロックバッファー — BUFH、 BUFHCE」

• 「高性能クロック」


図 2-18 : CE 付き BUFGMUX_CTRL のタイミング図

ug472_c1_18_033011

TBCCKO_O

TBCCCK_CE

TBCCKO_O

at I0 Clock Off

I0

I1

S

CE

O

Begin I1

1 2 3





クロック兼用 I/Oいずれのクロック領域にも、各 I/O カラムの I/O バンクごとに 4 つの CCIO ピンペアがあります。

CCIO ペアは限定された場所にある特殊な I/O ペアであり、近くのリージョナルクロックリソー

スやその他のクロックリソースへ特別にハードウェア接続可能です。また、通常の I/O ペアとし

て使用できます。各バンクには、 CCIO 専用のサイトが 4 つあります。 CCIO ピンをクロック入力

として使用する場合は、 BUFIO、 BUFMR、および BUFR を駆動できます。各 I/O カラムはリー

ジョナルクロックバッファー (BUFR) をサポートします。各デバイスには 2 つの I/O カラムがあ

ります。

シングルエンドクロックピンとして使用する場合は、「グローバルクロックバッファー」で説明し

ているように、ピンペアの P 側を使用する必要があります。これは、 P 側のピンしか直接接続され

ていないためです。

CCIO はその領域にある任意の BUFR を駆動できますが、ある CCIO が駆動できる BUFIO は 1 つに特定されます。また、 MRCC は 1:1 の関係で BUFMR を駆動できます。つまり、 CCIO は特定

の BUFIO または BUFMR に対して単一接続のみ可能です。

I/O クロックバッファー —BUFIOI/O クロックバッファー (BUFIO) は、7 シリーズデバイスで使用可能なクロックバッファーです。

BUFIO は、 I/O バンク内の専用クロックネットを駆動し、グローバルクロックリソースからは独

立しています。このため、 BUFIO はソース同期データキャプチャ (クロックを転送/受信して分配

する) に適です。 BUFIO は、同じバンク内にあるクロック兼用 I/O、 MMCM の HPC、または同

一および隣接領域の BUFMR で駆動されます。1 つのクロック領域では、各バンクに 4 つの BUFIOがあります。各 BUFIO は同じ領域/バンクにある 1 つの I/O クロックネットワークを駆動できま

す。I/O クロックネットワークの範囲は同じバンク /クロック領域の I/O カラムまでなので、BUFIOでロジックリソース (CLB、ブロック RAM、 DSP など) は駆動できません。複数の領域における

バンクサポートについては、「マルチリージョナルクロックバッファー — BUFMR/BUFMRCE」を参照してください。

BUFIO を駆動するクロックを次に示します。

• 同じクロック領域内の SRCC および MRCC

• BUFMR を使用する場合は、隣接するクロック領域の MRCC

• 同じクロック領域内の HPC を駆動する場合は、 MMCM クロック出力 0 ～ 3




UG472 (v1.11) 2014 年 11 月 19 日


BUFIO プリミティブ

BUFIO はクロック信号を入力して出力するバッファーです。入力と出力の間には位相遅延があり

ます。図 2-19 に BUFIO を示します。表 2-6 には BUFIO ポートがリストされています。 BUFIOには配置制約を使用できます。

BUFIO の使用モデル

図 2-20 では、BUFIO が CC I/O を使用して I/O ロジックを駆動しています。このインプリメンテー

ションは、転送クロックを使用して入力データをキャプチャするソース同期アプリケーションに

適です。


図 2-19 : BUFIO プリミティブ

表 2-6 : BUFIO プリミティブ BUFIO のポートと定義

ポート名タイプ幅定義

O 出力 1 クロック出力ポート

I 入力 1 クロック入力ポート

BUFIO

ug472_c1_19_061310

OI






図 2-20 : BUFIO による I/O ロジックの駆動

I/O

I/O

I/O

I/O

I/O

I/O

I/O

BUFIO

BUFIO

BUFR

BUFR

ug472_c1_20_030311

To FPGALogic

I/O

I/O

I/O

I/O

I/O

I/O

I/O

I/O

I/O

I/O

I/O

I/O

I/O

P

N

P

N

P

N

P

N

Not all available BUFIOs and BUFRs are shown.




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リージョナルクロックバッファー — BUFRリージョナルクロックバッファー (BUFR) も、 7 シリーズデバイスで使用可能なクロックバッ

ファーです。 BUFR は、グローバルクロックツリーから独立しており、クロック領域内の専用ク

ロックネットにクロック信号を送信します。各 BUFR は、それぞれの領域内にある 4 つのリージョ

ナルクロックを駆動できます。 BUFIO とは異なり、 BUFR は I/O ロジックだけでなく、ロジック

リソース (CLB、ブロック RAM など) も駆動できます。BUFR は、CCIO ピン、ローカルインター

コネクト、MMCM の HPC (CLKOUT0 ～ CLKOUT3)、または同一および隣接領域の BUFMR で駆動できます。また、クロック入力信号を分周したクロックも出力できます。分周値は 1 ～ 8 の整

数です。 BUFR はクロック乗せ換えやシリアルからパラレルへの変換が必要なソース同期アプリ

ケーションに適しています。

BUFR を駆動するクロックを次に示します。

• 同じクロック領域内の SRCC および MRCC

• BUFMR を使用する場合は、隣接するクロック領域の MRCC

• 同じクロック領域内の HPC を駆動する場合は、 MMCM クロック出力 0 ～ 3

• MMCM クロック出力 0 ～ 3


各 I/O カラムはリージョナルクロックバッファーをサポートしています。各デバイスには 2 つの

I/O カラムがあります。BUFR は、MMCM クロック入力と BUFG を直接駆動することもできます。

BUFR プリミティブ

BUFR (図 2-21、表 2-7 参照) はクロック入力とクロック出力があるバッファーで、入力クロック周

波数を分周できます。 7 シリーズ FPGA の BUFR は、 MMCM クロック入力と BUFG を直接駆動

することもできます。


図 2-21 : BUFR プリミティブ

表 2-7 : BUFR プリミティブ BUFIO のポートと定義



CE(1)入力 1 非同期出力クロックイネーブルポート。

バイパスモードでは使用不可

CLR 入力 1 分周ロジックの非同期クリアで、出力を

Low にします。バイパスモードでは使用

不可

CLRCE

I O

ug472_c1_21_061310





CE ピンに関する追加記述

CE がアサート /ディアサートされると、出力クロック信号はオン/オフになります。グローバルセッ

ト / リセット (GSR) 信号が High の場合、BUFR 出力は CE が High に保持されていてもリセット状

態を継続します。クロックが BUFR 入力ポートにつながっている場合、 BUFR 出力は GSR 信号の

ディアサート後にトグルします。

BUFR の属性とモード

BUFR でのクロック分周は、ソフトウェアで BUFR_DIVIDE 属性を設定することで指定できます。

表 2-8 に、 BUFR_DIVIDE 属性で設定可能な値を示します。

BUFR の伝搬遅延は、 BUFR_DIVIDE = 1 と BUFR_DIVIDE = BYPASS で異なります。 1 に設定

した場合の遅延は BYPASS よりもわずかに多くなります。その他の分周値を設定した場合も、

BUFR_DIVIDE = 1 のときと同じ伝搬遅延となります。入力クロックと出力クロックの位相関係

も、 BYPASS 以外のすべての分周値で同じです。

BUFR_DIVIDE 属性を使用した場合の BUFR の入力と出力のタイミング関係は、図 2-22 を参照し

てください。この例では、 BUFR_DIVIDE = 3 に設定しています。この図の前の時点で、 CLR がアサートされています。

図 2-22 の説明

• クロックイベント 1 の前に CE が High にアサートされます。


1. CE は、信号のアクティブな切り替えを目的とするものではなく、 ISE または Vivado デザインツールでの

タイミング制約の対象ではありません。

表 2-7 : BUFR プリミティブ BUFIO のポートと定義 (続き)


表 2-8 : BUFR_DIVIDE 属性


BUFR_DIVIDE 入力クロックを分周する値を指定 1、 2、 3、 4、 5、 6、 7、 8BYPASS (デフォルト )

注記 :

1. BUFR には配置制約を使用できます。


図 2-22 : BUFR_DIVIDE の属性値を使用した BUFR のタイミング図

ug472_c1_22_033011

TBRCKO_O TBRCKO_OTBRDO_CLRO

I

CE

CLR

O

1 2 3 4




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• CE がアサートされ、 TBRCKO_O 後に出力 O が入力 I を 3 分周した周波数でトグルを開始しま

す。TBRCKO_O およびその他のタイミング値は、スピードファイルに正確に記載されています。

注記 : 奇数で分周した場合のデューティサイクルは 50/50 になりません。Low パルスの方が Iの 1 サイクル分だけ長くなります。

• タイムイベント 2 で CLR がアサートされます。タイムイベント 2 の TBRDO_CLRO 後、 O のトグルが停止します。

• タイムイベント 3 で CLR がディアサートされます。

• タイムイベント 4 の TBRCKO_O 後に、I を 3 で割った周波数で O が再びトグルを開始します。

注記 : 正しく動作させるには、 BUFR へのクロックが停止している場合、クロックが戻ってきた後

にリセット (CLR) を適用する必要があります。

BUFR の使用モデル

BUFR は、クロック乗せ換えやシリアルからパラレルへの変換が必要なソース同期アプリケーショ

ンに適しています。BUFIO とは異なり、BUFR は IOB 以外の FPGA のロジックリソースにクロッ

クを供給できます。図 2-23 に、 BUFR のサンプルデザインを示します。

リージョナルクロックネット

7 シリーズデバイスには、グローバルクロックツリーとグローバルクロックネットだけでなく、

リージョナルクロックツリーとリージョナルクロックネットも含まれます。リージョナルクロッ

クツリーは、スキューおよび消費電力が少なくなるよう設計されています。未使用ブランチの接続

は切断されます。また、リージョナルクロックツリーは、ロジックリソースすべてが使用される

場合にロードおよびファンアウトを制御するようにも設計されています。


図 2-23 : BUFR による各種ロジックリソースの駆動

ug472_c1_23_032111

CLBs

CLBs

CLBs

CLBs

CLBs

CLBs

CLBs

CLBs

BlockRAM

BlockRAM

DSPTile

DSPTile

BUFR

To moreFPGA logic resources

I/O

I/O

I/O

I/O

I/O

P

N

P

N

I/O

I/O

I/O

BUFIO

Clock Capable I/O

Clock Capable I/O





リージョナルクロックネットは 7 シリーズデバイス全体ではなく、 1 つのクロック領域内でのみ

伝搬できます。 1 つのクロック領域には 4 つの独立したリージョナルクロックネットがあります。

リージョナルクロックネットへアクセスするには、 BUFR をインスタンシエートする必要があり

ます。複数領域のサポートについては、「マルチリージョナルクロックバッファー — BUFMR/BUFMRCE」を参照してください。

マルチリージョナルクロックバッファー — BUFMR/BUFMRCEBUFMR は、以前の Virtex アーキテクチャの BUFR および BUFIO の複数領域/バンクのサポート

と同じ役割を果たします。各バンクには 2 つの BUFMR があり、各バッファーはそれぞれのバンク

内にある特定の MRCC によって駆動可能です。各 MRCC ピンには、 P 側または N 側を示すピン

名が付けられています (例 :IO_L12P_T1_MRCC_12 または IO_L12N_T1_MRCC_12)。 BUFMR は、同

じ領域/バンク内および上下領域/バンク内の BUFIO や BUFR を駆動します。 BUFR プリミティブ

と BUFIO プリミティブは個別にインスタンシエートする必要があります。 BUFR で分周器 (バイ

パスモード以外) を使用する場合は、 CE ピンをディアサートして BUFMR を無効にし、 BUFR をリセット (CLR をアサートしてクリア) した後に CE 信号をアサートしてください。この順序によっ

て、すべての BUFR 出力クロックの位相が揃えられます。BUFR で分周器を使用しない場合は、回

路トポロジに BUFMR のみ必要です。

BUFMR には次が含まれます。

• 同じバンク内の MRCC

• 同じ領域内の GT クロック

BUFMR プリミティブ

MR (図 2-24、表 2-9、表 2-10 参照) はクロックイネーブル (CE) があるクロック入力/クロック出

力バッファーです。 CE をディアサートすると出力クロックが停止します。また、同じ領域/バンク

および隣接する領域/バンクへ配線するために、 BUFR および BUFIO を駆動する必要があります。

BUFMR は同じ領域内の MRCC または GT クロックで駆動されます。


図 2-24 : BUFMR および BUFMRCE プリミティブ

I O

BUFMR

ug472_c1_24_062210

CE

I O

BUFMRCE




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BUFIO に BUFMR または BUFMRCE を使用する場合は、 3 つのバンク内にインターフェイスピンが収まる必要があります。同様に、 BUFR に BUFMR または BUFMRCE を使用する場合は、 3つの領域内にロジックが含まれなければなりません (BUFR を 3 つ使用する場合)。メモリインター

フェイスが BUFR/BUFIO と同じバンクまたは領域に配置されている場合、 BUFMR からそのバン

クまたは領域にある BUFH/BUFIO への接続が制限されるかもしれません。図 2-25 に、BUFMRCEのトポロジを示します。

クロック出力がグリッチなしとなるように、CE_TYPE 属性を常に SYNC に設定しておく必要があ

ります。 BUFMRCE のクロック出力が停止している場合 (CE のディアサートなどにより )、BUFMRE が再度有効になった後に BUFR をリセット (CLR) する必要があります。BUFMRCE のCE の主な目的は、同期かつ位相が揃えられたクロックを BUFMR および BUFIO に提供すること

です。 BUFR および BUFIO の駆動に際して BUFMR を使用する場合の詳細は、付録 A 「複数の

領域におけるクロッキング」を参照してください。

表 2-9 : BUFMR および BUFMRCE のポートと定義

ポートタイプ幅定義


CE 入力 1 出力クロックイネーブルポート


表 2-10 : BUFMR および BUFMRCE の属性


INIT_OUT コンフィギュレーション後に BUFGCTRL 出力を特

定の値に初期化します。立ち上がりエッジと立ち下が

りエッジのいずれを使用するかを設定します。また、

クロック選択を切り替えるときの出力レベルを設定し

ます。

0 (デフォルト )、 1

CE_TYPE CE を SYNC に設定して、入力から出力までを同期させ

ます。または ASYNC に設定して非同期にします。



図 2-25 : マルチリージョナルバッファーのトポロジ

CLRBUFR

BUFMRCE

BUFIORegion/Bank

Region/Bank MRCC

Region/Bank

ug472_c1_25_030111

CLR CE

CLR





水平クロックバッファー — BUFH、 BUFHCE水平クロックバッファー (BUFH) は、 1 つの領域内で水平グローバルクロックツリースパイン

を駆動します (図 2-26 参照)。 1 つの領域には 12 の BUFH があります。どの BUFH にもクロッ

クイネーブル (CE) ピンがあり、クロックを動作中にオフにできます。 BUFH は次の方法で駆動

できます。

• 同じ領域内の MMCM/PLL 出力

• BUFG 出力

• 同じクロック領域または左右に隣接したクロック領域の GT 出力クロック

• ローカルインターコネクト

• 左右に隣接した同じ領域/バンクにある、左側または右側のいずれかの I/O バンクからのクロッ

ク兼用入力


図 2-26 : BUFH および BUFHCE プリミティブ

表 2-11 : BUFH および BUFHCE のポートと定義



CE 入力 1 出力クロックイネーブルポート


表 2-12 : BUFH および BUFHCE の属性


INIT_OUT コンフィギュレーション後に BUFH 出力を特定の値に

初期化します。立ち上がりエッジと立ち下がりエッジの

いずれを使用するかを設定します。また、クロック選択

を切り替えるときの出力レベルを設定します。

0 (デフォルト )、 1

CE_TYPE CE を SYNC に設定して、入力から出力までを同期さ

せます。または ASYNC に設定して非同期にします。


I O

ug472_c1_24_061310

CE

I O

BUFH

BUFHCE




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BUFH を使用するには、図 2-27 に示すように互いに横に隣接する左右 2 つの領域にロジックが収

まっていなければなりません。クロックイネーブルピンは電力の供給を完全に遮断できるため、消

費電力の削減に役立ちます。このため、 BUFG を使用して 2 つの隣接する領域を駆動するより、

BUFH を使用した方がジッターと消費電力を抑えることができます。

GTZ ループバッククロックバッファー — BUFG_LB (HT デバイスのみ)BUFG_LB (図 2-28 参照) は、クロック入力とクロック出力を各 1 つ持つ入力クロックバッファー

です。このループバックバッファーが必要になるのは、 TXOUTCLK または RXOUTCLK (ある

いはその両方) がファブリック内で MMCM を使用せずにユーザーロジックを直接駆動する場合

です。このクロックバッファーは、対応する TXUSRCLK および RXUSRCLK も駆動します。通

常、これらは、 GTZ ギガビットトランシーバーの 7 シリーズトランシーバーウィザードに含ま

れています。 BUFG_LB は、 XC7VH580T と XC7VH870T では GTZ SLR に隣接するクロック

バックボーンの上部に、 XC7VH870T では下部にあります。 XC7VH870T の場合、下部に 16 個(X3Y0 ～ X3Y15)、上部に 16 個 (X1Y16 ～ X1Y31) の BUFG_LB があります。XC7VH580T の場合、上部に 16 個 (X1Y0 ～ X1Y15) の BUFG_LB があります。これらは、表 2-13 に示すよう

に、 GTZ オクタル (8 レーン) に対して固定の相対的位置にあり、 GTZ オクタルクロックに接続

されています。

注記 : これらのクロックバッファーすべてが使用されるわけではありません。


図 2-27 : 水平クロックバッファーの例

ug472_c1_27_020812

Clo

ck B

ackb

one

BUFH BUFH

ClockRegion

12 12

I/O B

ank

I/O B

ank

and

Qua

d G

T T

rans

ceiv

ers


図 2-28 : BUFG_LB プリミティブ




高性能クロック

詳細は、『7 シリーズ FPGA GTZ トランシーバー Advance 仕様ユーザーガイド』 (UG478) を参照


高性能クロック

7 シリーズ FPGA には、各 I/O バンクに 4 つの HPC があります。これらのクロックは、BUFIO やI/O 内の BUFR へ直接かつ短い差動接続に使用されます。したがって、非常にジッターが少なく、

デューティサイクルの歪みも小限に抑えられています。 HPC は I/O カラム内の BUFIO/BUFRに接続し、 I/O ロジックを駆動します。CMT カラムは I/O カラムの横に配置されているため、HPCは CMT に隣接する I/O バンクを直接駆動します。

HPC は、 MMCM の CLKOUT[3:0] によって駆動されます (このクロックのみ)。

クロックゲーティングによる電力節約

7 シリーズ FPGA のクロックアーキテクチャでは、デザインへの電力供給を部分的に停止するク

ロックゲーティングを簡単な方法で実装できます。ほとんどのデザインには未使用の BUFGCE または BUFHCE リソースが存在します。1 つのクロックが BUFGCE または BUFHCE 入力を駆動可

能であり、 BUFGCE 出力は複数のロジック領域を、 BUFHCE は単一領域を駆動できます。たとえ

ば、常時動作させる必要のあるロジックをすべて少数のクロック領域に制約しておけば、BUFGCE出力によってこれらの領域を駆動できます。あるいは、 BUFHCE が単一領域に収まっているイン

ターフェイスを駆動する場合、インターフェイスの動作が不要なときはこれをシャットダウン可能

です。このように BUFGCE や BUFHCE のイネーブル信号をトグルすることで、ロジック領域の

ダイナミック消費電力を完全に停止できるため、消費電力を簡単に削減できます。

表 2-13 : BUFG_LB の位置

TX/RX OUTCLK ～ TX/RX USERCLK

XC7VH580T での BUFG_LB の位置

XC7VH870T での BUFG_LB の位置

上部 GTZ オクタル

TXOUTCLK0 BUFG_LB_X1Y0 BUFG_LB_X1Y16

TXOUTCLK1 BUFG_LB_X1Y4 BUFG_LB_X1Y20

RXOUTCLK0 BUFG_LB_X1Y12 BUFG_LB_X1Y28




下部 GTZ オクタル

TXOUTCLK0 N/A BUFG_LB_X3Y15

TXOUTCLK1 N/A BUFG_LB_X3Y11

RXOUTCLK0 N/A BUFG_LB_X3Y3







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消費電力の削減量は、 XPE (Xilinx Power Estimator) ツールを使用して概算されます。電力の差分

は対応するクロックネットの周波数を 0MHz に設定するか、ツールに適切なスティミュラスを入

力して算出します。

スタックドシリコンインターコネクトクロッキング

スタックドシリコンインターコネクト (SSI) テクノロジを採用した Virtex-7 FPGA のクロッキン

グ構造の大部分は、ほかのモノリシック 7 シリーズデバイスと同じです (図 2-29 および図 2-30 参照)。 32 個のグローバルクロックバッファー (BUFG) および 32 本のグローバルクロックライン

(クロックバックボーン) が各 SLR (Super Logic Region) にあり、高速で、トライステート可能な

専用の垂直配線を介して隣接する SLR クロックバックボーンへ接続します。インターポーザークロックバックボーンは、各 SLR のクロックバックボーンの接続に使用されるクロックバックボー

ンを延長したものです。32 本のグローバルクロックラインはインターポーザーを経由できるため、

デバイスの高さ分広がりを持ちます。結果、各 SLR の BUFG は FPGA のどのコンポーネントへも

クロックを供給できます。インターポーザークロックバックボーンは、 SLR 全体に広がる唯一の

専用のクロックリソースです。

SLR の BUFG は、ほかの全 SLR にある専用のグローバルクロックトラックを駆動できます。す

べての SSI SLR は、利用可能なグローバルクロック (BUFG) を 32 個備え、その他のクロックリソースについてはモノリシックデバイスと同じ数を備えています。 SSI デバイス内で使用できる

BUFG の総数には、下のクロック配置のセクションで説明する制限があります。BUFG を駆動でき

るのは、それらが配置されている SLR 内のソースのみです。各 SLR は、クロック領域 3 つ分の高

さです。1 つの SLR から隣接した SLR へ渡るクロックには、 1 つの SLR 内にとどまるクロックよ

りもスキューが生じる可能性があります。関連する BUFG のクロッキング構造を同じ SLR に置い

てクロックネットワークを配置する場合、スキューを小にすることに注意を払う必要があり、外

部クロックの複製が必要となることがあります。






図 2-29 : Virtex-7 XT デバイスの SSI テクノロジの例

Super Logic Region

To SLR GlobalClock Network

Bidirectional 3-StateableInterposer Connection

SLR Clock Backbone32

32 Interposer ClockBackbone Connections


HROW

12 BUFHCEs

16 BUFGs

16 BUFGs

From Local SLRClock Connection

Super Logic Region


Bidirectional 3 StateableInterposer Connection




HROW

12 BUFHCEs

16 BUFGs

16 BUFGs


Super Logic Region

UG472_c1_28_020712

Interposer





HROW

12 BUFHCEs

16 BUFGs

16 BUFGs





UG472 (v1.11) 2014 年 11 月 19 日


クロックリソースの中には、SLR 間の境界をまたぐことができないものがあります。CCIO は、別

の SLR にある CMT または BUFG を駆動できません。同様に、 BUFMR は隣接した SLR にある

BUFR や BUFIO を駆動できません。 BUFG および CMT は、インターポーザーを介してカスケー

ド接続できません。 SSI デバイスおよびモノリシックデバイス間でデバイスを移行させる場合、こ

れらの制限を理解しておく必要があります。クロックピン配置に関する特定のガイドラインは、『高

集積度 FPGA 設計手法ガイド』 (UG872) を参照してください。

クロッキング構造の配置

可能な限り、 I/O クロッキング (I/O インターフェイス)、MMCM、PLL、およびグローバルクロッ

クなどの関連するクロッキング構造を同じ SLR に配置してください。これらの構造を SLR に配

置する際は、モノリシックデバイスと同様の規則に従います。クロッキングロジックが SLR レベルに制約されている場合、ソフトウェアツールが相反する規則を自動的に回避します。しかし、

1 SLR 内にクロッキング構造を配置することで、スキューの影響を小限に抑えることができま

す。1 つのグローバルクロックが 2 つの別の SLR にあるリソースを駆動する場合、それら 2 つの

駆動先 SLR の中間となる SLR に駆動 BUFG を配置してください。これにより、上下 SLR が駆

動されます。


図 2-30 : Virtex-7 HT デバイスの SSI テクノロジの例 (上側の図)

Super Logic Region






HROW

12 BUFHCEs

16 BUFGs

16 BUFGs



More SLRsand Bottom GTZ Quads

GTZ Quad GTZ Quad

UG472_c2_19_061212

Interposer






クロックバッファーの配置

1 つのグローバルクロックバッファーは、SLR にあるクロックポイントをどれでも駆動できます。

グローバルクロックバッファーは、 32 個の利用可能なインターポーザークロックバックボーン

トラックを競合します。ある SLR (1 つ) の BUFG によって駆動されるトラックは、同じ SLR また

はその他の SLR にある別の BUFG で駆動できません。各 SLR クロックトラックは、 SLR 境界で

分割可能です。そのため、 1 つの SLR の BUFG は、クロックが SLR に対してローカルで隣接する

SLR に接続する必要がない限り、隣接する SLR の BUFG と同じトラックを使用できます。

たとえば、大規模な SSI デバイス (XC7V2000T) では、各 SLR に 32 個の BUFG があります。

BUFG とそれらに関連するクロックネットは、下の SLR から上の SLR までで 4 つのグループ

(0–31、32–63、64–95、96–127) と見なすことができます。32 の倍数をとる (32 の指数の差) BUFGおよびクロックネットが同じインターポーザーバックボーンリソースを競い合います。この

XC7V2000T の例では、 SLR クロックネット 0、 32、 64、および 96 となり、 1、 33、 65、および

97 となり、以降同様に続きます。 4 つの SLR の場合、 BUFG の X0Y0、 X0Y32、 X0Y64、および

X0Y96 (図 2-31 ではすべて BUFG0) は、インターポーザーバックボーンの同じトラック 0 へ接続

します。したがって、これらのバッファーのうち 1 つしかデザインで使用できません。同様に、

BUFG X0Y1、 X0Y33、 X0Y65、および X0Y97 (すべて BUFG1) がインターポーザーバックボー

ントラック 1 を競合します。




UG472 (v1.11) 2014 年 11 月 19 日



図 2-31 : インターポーザーバックボーン全体における BUFG の接続

Interposer

Interposer Clock Backbone tracks 31

BUFG0 (X0Y0)

BUFG1 (X0Y1)

BUFG2 (X0Y2)

BUFG31 (X0Y31)

SLR0

0 1 3 31 2

0 1 3 2

BUFG0 (X0Y32)

BUFG1 (X0Y33)

BUFG2 (X0Y34)

BUFG31 (X0Y63)

SLR1

31 0 1 3 2

31 0 1 3 2

SLR Clock Backbone

BUFG0 (X0Y64)

BUFG1 (X0Y65)

BUFG2 (X0Y66)

SLR2

BUFG0 (X0Y96)

BUFG1 (X0Y97)

BUFG2 (X0Y98)

SLR3

BUFG31 (X0Y95)

BUFG31 (X0Y127)

UG472_c2_18_011712

63 32 33 35 34

95 64 65 67 66

12

7

96 97 99 98

Interposer Clock Backbone Tracks

Interposer Clock Backbone Tracks

Interposer




第 3 章

クロックマネージメントタイル

はじめに

7 シリーズ FPGA のクロックマネージメントタイルには MMCM ( ミックスドモードクロックマネージャー ) と PLL (位相ロックループ) があります。 PLL には、 MMCM 機能のサブセットが含

まれています。7 シリーズ FPGA CMT の中心となっているのは Virtex-5 や Virtex-6 と同様のアー

キテクチャですが、機能と性能は大幅に強化されています。 CMT のクロック機能は CMT バック

ボーンを使用してチェーン接続できますが、配置、距離、接続リソースにはいくつかの制約があり

ます。付録 B 「クロック領域のクロックリソースおよび接続」を参照してください。

図 3-1 の CMT ブロック図に、各種クロック入力ソースと MMCM/PLL の概略を示します。 7 シリーズ FPGA ではクロック入力の接続によって、複数のリソースから MMCM/PLL に基準クロッ

クを供給できます。出力カウンター (分周器) は 8 つあり、その一部は 180° 位相シフトした反転ク

ロック出力を駆動可能です。また、DCM と互換性があるため、9 つの独立した出力を選択して DCMの出力を MMCM に直接マップできるようになっています。 7 シリーズ FPGA の MMCM には、

ファイン (高精度な) 位相シフト機能がいずれの方向にも無制限で追加されており、これはダイナ

ミック (可変) 位相シフトモードで使用できます。ファイン位相シフトの分解能は、 VCO の周波数

によって異なります。 CLKFBOUT および CLKOUT0 には、 1/8 (0.125) 単位でのインクリメント

が可能な分数分周機能があり、合成できるクロック周波数の幅が広がっています。7 シリーズ FPGAでは、 MMCM にスペクトラム拡散機能が追加されています。 MMCM のスペクトラム拡散機能が

使用されない場合、外部からの入力クロックのスペクトラム拡散はフィルターされないため、出力

クロックに渡されません。




UG472 (v1.11) 2014 年 11 月 19 日


MMCM および PLL7 シリーズデバイスには大 24 の CMT タイルがあります。 MMCM と PLL は幅広い周波数に対

応する周波数合成回路や外部または内部クロック用のジッターフィルターとして機能し、クロック

のスキュー調整にも活用できます。

MMCM 機能のサブセットである 7 シリーズ FPGA の PLL は、 MMCM をベースとしており、必

ずしも以前の PLL デザインに基づくものではありません。MMCM でサポートされている追加機能

は次のとおりです。

• CLKOUT[0:3] を使用する BUFR または BUFIO への直接 HPC 接続

• 反転クロック出力 (CLKOUT[0:3]B)

• CLKOUT6

• CLKOUT4_CASCADE

• CLKOUT0_DIVIDE_F で分数分周

• CLKFBOUT_MULT_F で分数乗算

• ファイン位相シフト

• ダイナミック位相シフト

入力マルチプレクサーは、 IBUFG、 BUFG、 BUFR、 BUFH、 GT (CLKIN のみ)、インターコネク

ト (推奨しない) の 1 つから基準クロックおよびフィードバッククロックを選択します。各クロッ

ク入力にはプログラマブルなカウンター分周器 (D) があります。位相周波数検出器 (PFD) は入力 (基準) クロックとフィードバッククロックの立ち上がりエッジの位相と周波数を比較します。小

限の High/Low のパルスが維持されていれば、デューティサイクルはそれほど重要ではありませ


図 3-1 : 7 シリーズ FPGA の CMT のブロック図

GTBUFG

IBUFG (CC)BUFR

BUFHLocal Routing

(not recommended) PLL

MMCM BUFGBUFH

BUFGBUFH

ug472_c2_01_032511

CLKIN1CLKIN2

CLKIN1CLKIN2

CLKFB

CLKFB




はじめに

ん。 PFD を使用して、 2 つのクロック間の位相と周波数に比例した信号が生成されます。この信号

でチャージポンプ (CP) とループフィルター (LF) を駆動し、 VCO に対する基準電圧を生成しま

す。また、 PFD は、 VCO 周波数の増加/減少を決定するアップ信号またはダウン信号を CP および

LF に送ります。 VCO の動作周波数が高すぎる場合は PFD がダウン信号を有効にし、これによっ

て制御電圧が減圧されて、 VCO の動作周波数が低くなります。 VCO の動作周波数が低すぎる場合

はアップ信号によって電圧が増圧されます。 VCO からは 8 つの出力位相と、ファイン位相シフト

用の可変位相が 1 つ生成されます。どの出力位相も、出力カウンターに対する基準クロックとして

選択できます (図 3-2 および図 3-3 参照)。カウンターは、カスタムデザインに応じてそれぞれ独立

してプログラムできます。これ以外に、特別なカウンター M も用意されています。このカウンター

は MMCM と PLL のフィードバッククロックを制御し、幅広い周波数合成を可能にします。

整数分周出力カウンターに加え、 MMCM には CLKOUT0 と CLKFBOUT の分数カウンターがあ

ります。


図 3-2 : MMCM の詳細なブロック図

D

ClockSwitchCircuit

PFD

Lock DetectLock

Lock Monitor

CLKIN1

GeneralRouting

CLKIN2

CLKFB

CLKFBOUT

CLKOUT6

CLKOUT5

CLKOUT4

CLKOUT3BCLKOUT3

CLKOUT2BCLKOUT2

CLKOUT1BCLKOUT1

CLKOUT0BCLKOUT0

CLKFBOUTB

CP LF VCO

8-phase taps + 1 variable phase tap

9 O0Fractional Divide

M(Fractional Divide)

O1

O2

O3

O4

O5

O6

ug472_c2_02_020712




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図 3-3 : PLL の詳細なブロック図

D

ClockSwitchCircuit

PFD

Lock DetectLock

Lock Monitor

CLKIN1

GeneralRouting

CLKIN2

CLKFB

CLKFBOUT

CLKOUT5

CLKOUT4

CLKOUT3

CLKOUT2

CLKOUT1

CLKOUT0CP LF VCO

8-phase taps

O0

M

O1

O2

O3

O4

O5

ug472_c2_03_030211

8




一般的な使用法について


MMCM および PLL プリミティブ

図 3-4 に、 7 シリーズ FPGA の 2 つの MMCM プリミティブ、 MMCME2_BASE および

MMCME2_ADV を示します。


図 3-4 : MMCM プリミティブ

CLKIN1

CLKFBIN

RST

CLKOUT0

CLKOUT0B

CLKOUT1

CLKOUT1B

CLKOUT2

CLKOUT2B

CLKOUT3

CLKOUT3B

CLKOUT4

CLKOUT5

CLKOUT6

CLKFBOUT

CLKFBOUTB

LOCKED

MMCME2_BASE

PWRDWN

ug472_c2_04_062210

CLKIN1

CLKIN2

CLKFBIN

CLKINSEL

PWRDWN

DADDR[6:0]

DI[15:0]

DWE

DEN

DCLK

PSINCDEC

PSEN

PSCLK

RST

CLKOUT0

CLKOUT0B

CLKOUT1

CLKOUT1B

CLKOUT2

CLKOUT2B

CLKOUT3

CLKOUT3B

CLKOUT4

CLKOUT5

CLKOUT6

CLKFBOUT

CLKFBOUTB

LOCKED

DO[15:0]

DRDY

PSDONE

CLKINSTOPPED

CLKFBSTOPPED

MMCME2_ADV




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図 3-5 に、 7 シリーズ FPGA の 2 つの PLL プリミティブ、 PLLE2_BASE および PLLE2_ADV を示します。

MMCME2_BASE および PLLE2_BASE プリミティブ

MMCME2_BASE プリミティブでは、スタンドアロンの MMCM でも高頻度に使用される機能

を利用できます。クロックスキュー調整、周波数合成、コース位相シフト、およびデューティサイクルプログラミングは、 MMCME2_BASE で使用できる機能です。表 3-1 に、ポートの一覧を

示します。


図 3-5 : PLL プリミティブ

CLKIN1

CLKFBIN

RST

CLKOUT0

CLKOUT1

CLKOUT2

CLKOUT3

CLKOUT4

CLKOUT5

CLKFBOUT

LOCKED

PLLE2_BASE

PWRDWN

UG472_c2_05_112310

CLKIN1

CLKIN2

CLKFBIN

CLKINSEL

DADDR[4:0]

DI[15:0]

DWE

DEN

DCLK

PWRDWN

RST

CLKOUT0

CLKOUT1

CLKOUT2

CLKOUT3

CLKOUT4

CLKOUT5

CLKFBOUT

LOCKED

DO[15:0]

DRDY

PLLE2_ADV

表 3-1 : MMCME2_BASE のポート

説明ポート

クロック入力 CLKIN1、 CLKFBIN

制御入力 RST

クロック出力 CLKOUT0 ～ CLKOUT6、 CLKOUT0B ～ CLKOUT3B、

CLKFBOUT、 CLKFBOUTB

ステータスおよびデータ出力 LOCKED

電圧制御 PWRDWN





PLLE2_BASE プリミティブでは、スタンドアロンの PLL でも高頻度に使用される機能を利用で

きます。クロックスキュー調整、周波数合成、コース位相シフト、およびデューティサイクルプログラミングは、 PLLE2_BASE で使用できる機能です。表 3-2 に、ポートの一覧を示します。

MMCME2_ADV および PLLE2_ADV プリミティブ

MMCME2_ADV プリミティブには、MMCME2_BASE の全機能に加え、クロック切り替え用ポー

ト、「ダイナミックリコンフィギュレーションポート」 (DRP) へのアクセス、ダイナミックファイ

ン位相シフト機能を提供するポートを備えています。表 3-3 に、ポートの一覧を示します。

PLLE2_ADV プリミティブには、PLLE2_BASE の全機能に加え、クロック切り替え用ポート、「ダ

イナミックリコンフィギュレーションポート」へのアクセスを提供するポートを備えています。

表 3-4 に、ポートの一覧を示します。

表 3-2 : PLLE2_BASE のポート

説明ポート

クロック入力 CLKIN1、 CLKFBIN

制御入力 RST

クロック出力 CLKOUT0 ～ CLKOUT5、 CLKFBOUT

ステータスおよびデータ出力 LOCKED

表 3-3 : MMCME2_ADV のポート

説明ポート

クロック入力 CLKIN1、 CLKIN2、 CLKFBIN、 DCLK、 PSCLK

制御およびデータ入力 RST、 CLKINSEL、 DWE、 DEN、 DADDR、 DI、 PSINCDEC、

PSEN

クロック出力 CLKOUT0 ～ CLKOUT6、 CLKOUT0B ～ CLKOUT3B、

CLKFBOUT、 CLKFBOUTB

ステータスおよびデータ出力 LOCKED、 DO、 DRDY、 PSDONE、 CLKINSTOPPED、

CLKFBSTOPPED

電圧制御 PWRDWN

表 3-4 : PLLE2_ADV のポート

説明ポート

クロック入力 CLKIN1、 CLKIN2、 CLKFBIN、 DCLK

制御およびデータ入力 RST、 CLKINSEL、 DWE、 DEN、 DADDR、 DI

クロック出力 CLKOUT0 ～ CLKOUT5、 CLKFBOUT

ステータスおよびデータ出力 LOCKED、 DO、 DRDY

電圧制御 PWRDWN




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7 シリーズ FPGA の MMCM と PLL はミックスドシグナルブロックであり、クロックネットワー

クのスキュー調整、周波数合成、ジッター削減機能をサポートするよう設計されています。これら

3 つの動作モードの詳細は後述します。VCO (Voltage Controlled Oscillator) の動作周波数は、次の

関係によって決定されます。

式 3-1

式 3-2

ここで、M、D、O は図 3-2 に示したカウンターです。M の値は CLKFBOUT_MULT_F の設定に、

D の値は DIVCLK_DIVIDE の設定に、 O の値は CLKOUT_DIVIDE の設定にそれぞれ対応して

います。

7 個の O カウンターは個別にプログラム可能です。たとえば、 O0 を 2 分周用にプログラムし、 O1を 3 分周用にプログラムできます。ただし、 1 つの VCO ドライバーがすべてのカウンターを駆動

するため、 VCO 動作周波数はすべての出力カウンターに対して同一でなければなりません。

クロックネットワークのスキュー調整

多くの場合、I/O タイミングバジェットの制限がある中でクロックネットワークでの遅延は望まし

くないため、 MMCM/PLL を使用してこの遅延を調整します。 7 シリーズ FPGA は、この遅延調整

機能をサポートしています。基準クロック CLKIN の周波数と同じ周波数のクロック出力 (常に

CLKFBOUT) がデバイスの同じ側にある BUFG に接続され、 MMCM/PLL の CLKFBIN ピンに

フィードバック入力されます。それ以外の出力はクロック分周に使用でき、周波数合成を行うこと

ができます。このような場合、すべての出力クロックには、入力基準クロックに対して定義済みの

位相関係があります。 MMCM または PLL の CLKOUT0 ～ CLKOUT3 を使用して、ほかの

MMCM/PLL とカスケード接続できますが、カスケード接続された MMCM/PLL 間の出力クロッ

クには位相オフセットがあります。

整数分周のみを使用した周波数合成

MMCM および PLL をスタンドアロンで使用し、周波数合成を実行できます。この場合、 MMCM/PLL でクロックネットワークのスキュー調整ではなく、ほかのブロックで使用される出力クロッ

ク周波数を生成します。このモードでは、 MMCM/PLL のフィードバックパスは内部となるため、

すべてがローカル配線となり、ジッターが小限に抑えられます。図 3-6 に、周波数合成回路とし

て構成した MMCM を示します。この例では、 33MHz で動作する外部基準クロックが使用可能で

す。基準クロックには、クリスタルオシレーターまたはもう一方の MMCM の出力を使用できま

す。 M カウンターを 32 に設定すると、 VCO オシレーターは 1056MHz (33MHz x 32) で動作しま

す。たとえば MMCM の出力は、プロセッサ用の 528MHz クロック、ガスケット用の 264MHz クロック、 176MHz クロック、メモリインターフェイス用の 132MHz クロック、 66MHz インター

フェイスクロック、および 33MHz インターフェイスクロックなどにプログラムできます。ここで

は、基準クロックと出力クロック間の位相関係は不要ですが、出力クロック間の位相は一致する必

要があります。

FVCO FCLKINMD-----=

FOUT FCLKINM

D O---------------=





MMCM で分数分周を使用した周波数合成

7 シリーズ FPGA は、CLKOUT0 出力パスにおいて分数分周をサポートしています。分数分周の分

解能は 1/8 (0.125)° で、合成可能な周波数の数は 8 倍に増えます。たとえば、 CLKIN の周波数が

100MHz で M の分周値を 8 に設定した場合、 VCO の周波数は 800MHz となります。 800MHz のVCO 周波数を CLKOUT0 でさらに分数分周することもできます (たとえば CLKOUT0_DIVIDE =2.5 とすると 320MHz の出力周波数が得られる)。

分数分周モードの出力では、デューティサイクルはプログラムできません。

ジッターフィルター

MMCM と PLL には、基準クロックに内在するジッターを常に除去する機能があります。 MMCMと PLL は、外部クロックが別のブロックに駆動される前にそのクロックのジッターをフィルタリ

ングするスタンドアロンの機能としてインスタンシエートできます。ジッターのフィルターとして

使用する場合、MMCM と PLL はバッファーのように動作し、入力周波数と同じ周波数の出力を再

生成します(たとえば FIN = 100MHz の場合、FOUT = 100MHz)。一般に、MMCM の BANDWIDTH属性を Low に設定すると、ジッターのフィルタリング効果が大きくなります。ただし、この属性

を Low に設定すると MMCM のスタティックオフセットが増加することがあります。

制限

MMCM と PLL の使用には、いくつかの制約があります。これらの制約については、『7 シリーズ

FPGA データシート』 (http://japan.xilinx.com/support/documentation/7_series.htm#156339) の

MMCM と PLL の電気的仕様に記載されています。一般的な主な制約としては、 VCO 動作範囲、

入力周波数、デューティサイクルのプログラム、位相シフトがあります。また、ほかのクロックエレメント (ピン、 GT、クロックバッファー ) への接続にはいくつかの制約があります (付録 B 「ク

ロック領域のクロックリソースおよび接続」参照)。 MMCM/PLL のカスケード接続は、隣接する

CMT との間でのみ可能です。

VCO 動作範囲

VCO の大および小動作周波数は、『7 シリーズ FPGA データシート』 (http://japan.xilinx.com/support/documentation/7_series.htm#156339) の電気的仕様に定義されています。これらの値はス

ピード仕様からも得ることができます。


図 3-6 : 周波数シンセサイザーとして使用した MMCM

D = 133 MHz

ReferenceClock

Processor

Gasket

CLB/Fabric

Memory Interface

66 MHz Interface

not used

PFD, CP,LF, VCO

M = 32

O0 = 2

ug472_c2_06_062711

O1 = 4

O2 = 6

O3 = 8

O4 = 16

O6 = 1

33 MHz InterfaceO5 = 32

http://japan.xilinx.com/cgi-bin/docs/ndoc?v=7%20Series;t=data+sheet






UG472 (v1.11) 2014 年 11 月 19 日


小および大入力周波数

CLKIN の大および小入力周波数は、『7 シリーズ FPGA データシート』 (http://japan.xilinx.com/support/documentation/7_series.htm#156339) の電気的仕様に定義されています。

デューティサイクルのプログラム

1 つの VCO 動作周波数に対しては、個別のデューティサイクルのみ可能です。小値から大値

までの範囲、およびステップサイズは CLKOUT_DIVIDE の値によって決定します。

CLKOUT_DIVIDE で設定可能な値は、クロッキングウィザードに示されます。

位相シフト

多くの場合、クロック間の位相をシフトさせる必要があります。 MMCM には、位相シフトのイン

プリメンテーションに関して多くのオプションがあります。また、 PLL にはスタティック位相シフ

ト機能もあります。スタティック位相シフトは、 CLKOUT の分周値に応じた CLKOUT 出力カウ

ンターのファイン位相シフトで利用可能な 8 つの VCO 出力位相のいずれかを選択して行います。

また、7 シリーズ FPGA には固定またはダイナミックモードのいずれにも対応した補間型位相シフ

ト機能もあります。 MMCM の位相シフト機能は非常に優れていると同時に、使用方法が複雑にな

ることが考えられます。クロッキングウィザードを使用すると、 MMCM のコンフィギュレーショ

ンに基づいて許容される位相シフト値が計算されます。

スタティック位相シフトモード

スタティック位相シフト (SPS) の時間単位の分解能は次のように定義されます。

式 3-3

VCO からは 45° ずつシフトした 8 つのクロックを生成でき、 0°、 45°、 90°、 135°、 180°、 225°、270°、 315° の位相シフト設定が常に可能です。 VCO の周波数が高くなるほど、位相シフトの分解

能は細かくなります。 VCO には固有の動作周波数範囲があるため、次の範囲を使用して位相シフ

トの分解能を制限することも可能です。

CLKOUT 出力カウンターは個別にプログラム可能で、VCO の出力位相と CLKOUT カウンターの

分周値に基づいて個別の位相シフト分解能 (度数) を持つことができます。 CLKOUT 位相シフトの

分解能は、 45°/CLKOUT_DIVIDE の値として求めることができます。位相シフトの大範囲も

CLKOUT_DIVIDE の値によって決定します。CLKOUT_DIVIDE 64 の場合、大位相シフトは

360° です。 CLKOUT_DIVIDE > 64 の場合、大位相シフトは次で求められます。

式 3-4

CLKFBOUT フィードバッククロックの位相をシフトさせることもできます。その場合、すべての

CLKOUT 出力クロックが CLKIN に対して負の方向に位相シフトします。

2 つの分数カウンター (CLKFBOUT と CLKOUT0) にもスタティック位相シフト機能があります。

位相シフトのステップは次のように定義されます。

式 3-5

たとえば、分数分周値が 2.125 の場合、スタティック位相シフトのステップは次式のとおりです。 360/(2.125 x 8) = 21.176°

SPS 18FVCO------------------period or= D

8MFIN------------------period

18FVCOMIN---------------------------- to 1

8FVCOMAX------------------------------

Maximum Phase Shift63

CLKOUT_ DIVIDE----------------------------------------------------- 360 7 Phase Shift Value +=

SPS frac 3608 fractional_divide_value----------------------------------------------------------------------or= 45

fractional_divide_value-------------------------------------------------------------







MMCM における固定またはダイナミックモードの補間型ファイン位相シフト

補間型ファイン位相シフト (IFPS) モードの MMCM では、 CLKOUT_DIVIDE の値に関係なく一

定の比率で位相がシフトし、位相シフトの分解能は VCO の周波数にのみ依存します。このモード

では、出力クロックの位相を

ずつ増加させて、ラウンドロビン方式で 360°回転できます。

VCO の動作周波数が 600MHz の場合、位相分解能は約 30ps (端数切り捨て) で、動作周波数が

1.6GHz なら約 11ps (端数切り捨て) となります。

位相シフト値は、コンフィギュレーション時に固定値としてプログラムすることも、コンフィギュ

レーション後にアプリケーションからの制御によって動作中に増減させることもできます。ダイナ

ミック位相シフトは MMCME2_ADV の PS インターフェイスによって制御されます。この位相シ

フトモードは、 USE_FINE_PS 属性を TRUE に設定してこのモード用に選択したすべての

CLKOUT 出力クロックに同じ影響を与えます。補間型ファイン位相シフトモードでは、クロック

は常に MMCM の PSCLK ピンに接続する必要があります。クロックが補間型ファイン位相シフト

モード (固定またはダイナミック ) にあるかどうかにかかわらず、クロックは常に MMCM のPSCLK ピンに接続する必要があります。各 CLKOUT カウンターは、補間型位相シフトモード、

上述のスタティック位相シフトモード、位相シフトなしのいずれかを個別に選択できます。固定ま

たはダイナミックの補間型ファイン位相シフトモードでは、分数分周は利用できません。フィード

バックパスで固定またはダイナミック位相シフトを行うと、すべての出力クロックが CLKIN に対

して負の方向に位相シフトします。ダイナミック位相シフトインターフェイスは、位相シフトモー

ドが「固定」に設定されている場合は使用できません。

MMCM におけるダイナミック位相シフトインターフェイス

MMCME2_ADV プリミティブには、ダイナミックファイン位相シフトをサポートするための 3 つの入力と 1 つの出力があります。 CLKOUT と CLKFBOUT の各分周器は、それぞれ個別に位相シ

フトを選択できます。どの出力クロックを動的に位相シフトするかは、

CLKOUT[0:6]_USE_FINE_PS 属性と CLKFBOUT_USE_FINE_PS 属性で選択します。ダイナ

ミック位相シフト量は、選択したすべての出力クロックで共通です。

可変位相シフトは PSEN、 PSINCDEC、 PSCLK、 PSDONE ポートで制御します (図 3-7 参照)。MMCM がロック後の初の位相は CLKOUT_PHASE 属性で決定されます。一般的には、初の

位相シフト量は設定しません。 MMCM 出力クロックの位相は、初の位相またはダイナミック位

相シフト後の位相を基準に、 PSEN、 PSINCDEC、 PSCLK、 PSDONE の関係によって増減します。

PSEN、PSINCDEC、および PSDONE は PSCLK に同期しています。PSEN を PSCLK の 1 クロッ

クサイクル分アサートすると、位相シフトをインクリメントまたはデクリメントできるようになり

ます。 PSINCDEC が High の場合はインクリメントされ、 Low の場合はデクリメントされます。

MMCM クロック出力の位相シフト量は、 1 回のインクリメントにつき VCO 周期の 1/56 分増加し

ます。同様に各デクリメントでは VCO 周期の 1/56 分減少します。PSEN は、正確に PSCLK の 1 サイクルの間アサートしてくださ

い。位相シフトが完了すると、 PSDONE は 1 クロック周期分 High になります。 PSCLK サイクル

の数は確定しており、常に PSCLK の 12 サイクル分です。 PSEN のアサートによる位相シフトの

開始後、 MMCM 出力クロックの位相は初の位相から増減して移行します。インクリメントまた

はデクリメントの完了は、 PSDONE が High になることでわかります。 PSDONE が High になる

と、位相シフトのインクリメントまたはデクリメントを再び開始できます。位相シフトの大値や

オーバーフローはありません。周波数に関係なく、クロック周期全体 (360°) を常に位相シフトでき

ます。周期の後まで達したら、初から位相シフトが行われます。

156FVCO----------------------




UG472 (v1.11) 2014 年 11 月 19 日


、

MMCM カウンターのカスケード接続

CLKOUT6 分周器 (カウンター) は CLKOUT4 分周器とカスケード接続できます。これにより、128よりも大きい出力分周器が可能となります。CLKOUT6 は CLKOUT4 分周器の入力を供給します。

カスケード接続した分周器の出力とそれ以外の出力分周器との間には、スタティックな位相オフ

セットがあります。

MMCM/PLL のプログラミング

安定性とパフォーマンスの確保されたコンフィギュレーションを行うには、一定のフローに従って

MMCM/PLL をプログラムする必要があります。ここからは、具体的なデザイン要件に基づいて

MMCM/PLL のプログラム方法を説明します。デザインをインプリメントするには、GUI インター

フェイス (クロッキングウィザード ) を使用する方法と MMCM/PLL をインスタンシエートする方

法の 2 通りあります。どちらの方法でも、MMCM/PLL をプログラムするには次の情報が必要です。

• 基準クロック周期

• 出力クロック周波数 ( 大 7 つ)

• 出力クロックデューティサイクル (デフォルト 50%)

• 出力クロックの位相シフト ( 初の位相 0 を基準とした度数で指定)

• MMCM/PLL の帯域幅 (デフォルトは OPTIMIZED。帯域幅はソフトウェアツールで選択)

• 補正モード (ソフトウェアツールで自動的に決定)

• 単位が UI の基準クロックジッター (つまり、基準クロック周期の比率)

入力周波数の決定

初に入力周波数を決定します。次に、入力周波数の小値と大値から D カウンターの範囲を定

義し、 VCO 動作周波数の範囲から M カウンターの範囲を求め、出力カウンターの範囲を定義する

と、可能な出力周波数すべてが決定します。この時点では、周波数の数は非常に多くなることが想

定されます。たとえば整数分周を使用した場合、多で 106 x 64 x 136 = 868,363 通りの組み合わ

せが考えられます。実際には、 M および D カウンター範囲すべてを実現することは不可能であり、

かつ重複した設定もあるため、周波数の総数は減少します。

例として、FIN = 100MHz の場合を考えてみます。小 PFD 周波数が 10MHz であると、D は 1 ～10 のみとなります。


図 3-7 : 位相シフトのタイミング図

PSCLK

PSEN

PSDONE

PSINCDEC

ug472_c2_07_061710





• D = 1 の場合、 M の値の範囲は 4 ～ 16 に制限されます。

• D = 2 の場合、 M の値の範囲は 8 ～ 32 に制限されます。

• D = 4 の場合、 M の値は 16 ～ 64 に制限されます。

D = 1 M = 4 は、 D = 2 M = 8、 D = 4 M = 16、 D = 8 M = 32 のサブセットであるため、これらの

ケースは除外できます。この例では、 D = 1、 3、 5、 6、 7、 9 以外の値はすべてこれらのサブセッ

トであるため、これら 6 つの値のみを考慮すればよいことになります。こうすると、可能な出力周

波数の数は大幅に減少し、終的に出力周波数が決定していきます。目的とする出力周波数は、求

められた可能な出力周波数内であるかを確認する必要があります。初の出力周波数が決定すると、

M および D の値がさらに制限され、2 番目の出力周波数が制限されることになります。すべての出

力周波数が選択されるまで、このプロセスを繰り返します。

M および D 値の決定に使用する制約は次の式で表されます。

式 3-6

式 3-7

式 3-8

式 3-9

M および D 値の決定

入力周波数が決定すると、M および D 値がある程度決まります。次に、適な M および D 値を指

定します。まず M の開始値を決定します。この値は、 VCO ターゲット周波数、つまり VCO の理

想的な動作周波数に基づいて決定します。

式 3-10

ここでは、VCO の理想周波数にも近くなる M 値を決定します。また、プロセスの開始には D の小値を使用します。 VCO を可能な限り高くすると同時に、小の D および M 値を指定するよ

うにします。

DMIN roundupfIN

fPFD MAX------------------------=

DMAX rounddownfIN

fPFD MIN-----------------------=

MMIN roundup fVCOMIN

fIN---------------------- DMIN =

MMAX rounddownfVCOMAX

fIN------------------------ DMAX =

MIDEAL

DMIN fVCOMAXfIN

--------------------------------------------=




UG472 (v1.11) 2014 年 11 月 19 日


MMCM のポート

表 3-5 に、 MMCM のポート一覧を示します。表 3-7 には、 MMCM の属性一覧を示します。

表 3-5 : MMCM のポート (1)

ピン名 I/O ピンの説明

CLKIN1 入力通常のクロック入力です。「CLKIN1 – プライマリ基準クロック入力」を参照してくだ

さい。

CLKIN2 入力MMCM 基準クロックのセカンダリクロック入力です。「CLKIN2 – セカンダリクロッ

ク入力」を参照してください。

CLKFBIN 入力フィードバッククロック入力です。「CLKFBIN – フィードバッククロック入力」を参

照してください。

CLKINSEL 入力

クロック入力マルチプレクサーのステートを制御します (High=CLKIN1、Low=CLKIN2)。 MMCM 基準クロックを動的に切り替えます。「CLKINSEL – クロッ

ク入力切り替え」を参照してください。

RST 入力

非同期リセット信号です。 RST 信号は MMCM の非同期リセットです。この信号がリ

リースされると、MMCM は同期して再び有効になります (つまり、MMCM の再イネー

ブル)。入力クロックの条件 (周波数など) が変更されるとリセットが必要です。「RST –非同期リセット信号」を参照してください。

PWRDWN 入力インスタンシエートされた未使用の MMCM への電力供給を停止します。「PWRDWN– パワーダウン」を参照してください。

DADDR[6:0] 入力

ダイナミックリコンフィギュレーションのアドレス入力です。使用しない場合はすべて

のビットを 0 にする必要があります。「DADDR[6:0] – ダイナミックリコンフィギュ

レーションアドレス」を参照してください。

DI[15:0] 入力

ダイナミックリコンフィギュレーションのデータ入力です。使用しない場合はすべての

ビットを 0 にする必要があります。「DI[15:0] – ダイナミックリコンフィギュレーショ

ンデータ入力」を参照してください。

DWE 入力

DI データの DADDR アドレスへの書き込みを制御するイネーブル信号です。使用しな

い場合は Low に接続する必要があります。「DWE – ダイナミックリコンフィギュレー

ション書き込みイネーブル」を参照してください。

DEN 入力

ダイナミックリコンフィギュレーション機能を使用するかを制御します。ダイナミック

リコンフィギュレーション機能を使用しない場合は、 Low に接続する必要があります。

「DEN – ダイナミックリコンフィギュレーションイネーブルストローブ」を参照して

ください。

DCLK 入力ダイナミックリコンフィギュレーションポートの基準クロックです。「DCLK – ダイナ

ミックリコンフィギュレーション基準クロック」を参照してください。

PSCLK 入力位相シフトクロックです。「PSCLK – 位相シフトクロック」を参照してください。

PSEN 入力位相シフトイネーブルです。「PSEN – 位相シフトイネーブル」を参照してください。

PSINCDEC 入力位相シフトの増減を制御します。「PSINCDEC – 位相シフトの増減制御」を参照してく

ださい。





PLL のポート

表 3-6 に、 PLL のポート一覧を示します。

CLKOUT[0:6] 出力

ユーザー設定可能なクロック出力 (0 ～ 6) です。ユーザー制御可能な VCO 位相出力を

1 (バイパス) ～ 128 の範囲で分周したものです。出力クロックは (位相シフトしない限

り ) 互いに位相が揃っており、適切なフィードバック構成によって入力クロックとも位

相が一致します。

BUFR/BUFIO への直接 HPC 接続は、 CLKOUT[0:3] でのみサポートされます。

「CLKOUT[0:6] – 出力クロック」を参照してください。

CLKOUT[0:3]B 出力反転した CLKOUT[0:3] です。「CLKOUT[0:3]B – 反転出力クロック」を参照してくだ

さい。

CLKFBOUT 出力専用の MMCM フィードバック出力です。「CLKFBOUT – 専用の MMCM および PLLフィードバック出力」を参照してください。

CLKFBOUTB 出力反転した CLKFBOUT です。「CLKFBOUTB – 反転 CLKFBOUT」を参照してください。

CLKINSTOPPED 出力入力クロックが停止したことを示すステータスピンです。「CLKINSTOPPED – 入力ク

ロックステータス」を参照してください。

CLKFBSTOPPED 出力フィードバッククロックが停止したことを示すステータスピンです。

「CLKFBSTOPPED – フィードバッククロックステータス」を参照してください。

LOCKED 出力

MMCM の位相があらかじめ定義されたウィンドウ内で揃い、周波数があらかじめ定義

された PPM 範囲内で一致したことを示す MMCM からの出力です。電源投入後、

MMCM は自動的にロックし、追加のリセットは不要です。入力クロックが停止した場

合や、位相が揃わなくなった場合 (入力クロックの位相シフトなど)、 LOCKED はディ

アサートされます。 LOCKED がディアサートされた後は MMCM をリセットする必要

があります。

DO[15:0] 出力ダイナミックリコンフィギュレーション使用時に MMCM のデータ出力が現れます。

「DO[15:0] – ダイナミックリコンフィギュレーション出力バス」を参照してください。

DRDY 出力

DRDY 出力は、 MMCM のダイナミックリコンフィギュレーション機能の DEN 信号

に対する応答信号です。「DRDY – ダイナミックリコンフィギュレーションレディ」を

参照してください。

PSDONE 出力位相シフト完了を示します。「PSDONE – 位相シフト完了」を参照してください。

注記 :

1. PSINCDEC 以外の制御信号およびステータス信号はすべてアクティブ High です。

表 3-5 : MMCM のポート (1) (続き)


表 3-6 : PLL のポート


CLKIN1 入力通常のクロック入力です。

CLKIN2 入力 PLL 基準クロックを動的に切り替えるためのセカンダリクロック入力です。

CLKFBIN 入力フィードバッククロック入力です。




UG472 (v1.11) 2014 年 11 月 19 日


MMCM および PLL の各ポートの説明

CLKIN1 – プライマリ基準クロック入力

CLKIN1 は、同じクロック領域の SRCC または MRCC I/O で直接駆動されるか、CMT バックボー

ンを介して上下のクロック領域の SRCC また MRCC I/O で駆動されるか、BUFG、BUFR、BUFH、

インターコネクト (推奨しない) あるいは高速シリアルトランシーバーで直接駆動されます。 CMT機能のカスケード接続のために別の CMT からクロック入力が供給されている場合は、

CLKOUT[0:3] のみ使用可能です。

CLKINSEL 入力

入力マルチプレクサーのステートを制御します (High = CLKIN1、Low = CLKIN2。PLL基準クロックを動的に切り替えます。「CLKINSEL – クロック入力切り替え」を参照し

てください。

RST 入力

非同期リセット信号です。 RST 信号は PLL の非同期リセットです。この信号がリリー

スされると、 PLL は同期して再び有効になります (つまり、 PLL の再イネーブル)。入

力クロックの条件 (周波数など) が変更されるとリセットが必要です。

PWRDWN 入力インスタンシエートされた未使用の PLL への電力供給を停止します。「PWRDWN – パワーダウン」を参照してください。

DADDR[6:0] 入力ダイナミックリコンフィギュレーションのアドレス入力です。使用しない場合はすべて

のビットを 0 にする必要があります。

DI[15:0] 入力ダイナミックリコンフィギュレーションのデータ入力です。使用しない場合はすべての

ビットを 0 にする必要があります。

DWE 入力DI データの DADDR アドレスへの書き込みを制御するイネーブル信号です。使用しな

い場合は Low に接続する必要があります。

DEN 入力ダイナミックリコンフィギュレーション機能を使用するかを制御します。ダイナミック

リコンフィギュレーション機能を使用しない場合は、 Low に接続する必要があります。

DCLK 入力ダイナミックリコンフィギュレーションポートの基準クロックです。

CLKOUT[0:5](1)出力

ユーザー設定可能なクロック出力 (0 ～ 5) です。ユーザー制御可能な VCO 位相出力を

1 (バイパス) ～ 128 の範囲で分周したものです。入力クロックと出力クロックの位相は

揃えられます。

CLKFBOUT 出力専用の PLL フィードバック出力です。

LOCKED 出力

PLL の位相があらかじめ定義されたウィンドウ内で揃い、周波数があらかじめ定義され

た PPM 範囲内で一致したことを示す PLL からの出力です。電源投入後、 PLL は自動

的にロックし、追加のリセットは不要です。入力クロックが停止した場合や、位相が揃

わなくなった場合 (入力クロックの位相シフトなど)、 LOCKED はディアサートされま

す。 LOCKED がディアサートされた後は PLL をリセットする必要があります。

DO[15:0] 出力ダイナミックリコンフィギュレーション使用時に PLL のデータが現れるダイナミック

リコンフィギュレーション出力バスです。

DRDY 出力DRDY 出力は、 PLL のダイナミックリコンフィギュレーション機能の DEN 信号に対

する応答信号です。

表 3-6 : PLL のポート (続き)






CLKIN2 – セカンダリクロック入力

CLKIN2 はセカンダリクロック入力で、 MMCM/PLL の基準クロックを動的に切り替えるために

使用します。CLKIN2 は、同じクロック領域の SRCC または MRCC I/O で直接駆動されるか、CMTバックボーンを介して上下のクロック領域の SRCC また MRCC I/O で駆動されるか、 BUFG、

BUFR、BUFH、インターコネクト (推奨しない) あるいは高速シリアルトランシーバーで直接駆動

されます。

CLKFBIN – フィードバッククロック入力

内部フィードバック用に CLKFBOUT へ直接接続するか、IBUFG (外部スキュー調整用に CCIO ピンを経由)、 BUFG、 BUFH、インターコネクト (推奨しない) のいずれかに接続する必要がありま

す。外部クロックの位相を揃えるには、フィードバックパスのクロックバッファーのタイプがフォ

ワードクロックバッファーのタイプと同じでなければなりません (BUFR の場合を除く )。 BUFRは補正できません。

CLKFBOUT – 専用の MMCM および PLL フィードバック出力

可能な構成については、「MMCM と PLL の使用モデル」を参照してください。 CLKFBOUT は、

Virtex-5 FPGA の DCM の CLK0 と同様にロジックを駆動することもできます。

CLKFBOUTB – 反転 CLKFBOUT

この信号はフィードバックに使用しないでください。この信号はもう 1 つの反転 CLKFBOUT 出力

クロックを提供します。 CLKFBOUTB は、 Virtex-5 FPGA の DCM の CLK180 クロックと同様に

ロジックを駆動できます。 PLL では使用できません。

CLKINSEL – クロック入力切り替え

CLKINSEL 信号はクロック入力の選択を制御します。 High なら CLKIN1、 Low なら CLKIN2 となります ( 「基準クロックの切り替え」参照)。クロック切り替え中は、 MMCM/PLL を RESET に保持する必要があります。

RST – 非同期リセット信号

RST 信号は MMCM/PLL の非同期リセットです。この信号をディアサートすると、 MMCM/PLLは同期的に再び有効になります。

PWRDWN – パワーダウン

インスタンシエートされた現在未使用の MMCM/PLL への電力供給を停止します。このモードを使

用すると、デザインで一時的に非アクティブになっている部分や、特定のシステム構成で使用され

ない MMCM/PLL の電力を削減できます。このモードでは、 MMCM/PLL の消費電力はゼロにな

ります。

DADDR[6:0] – ダイナミックリコンフィギュレーションアドレス

ダイナミックリコンフィギュレーションのアドレス入力です。このバスのアドレス値により、次の

DCLK サイクルで書き込みまたは読み出しを行う 16 ビットのコンフィギュレーションビットを指

定します。使用しない場合はすべてのビットを 0 にする必要があります。

DI[15:0] – ダイナミックリコンフィギュレーションデータ入力

ダイナミックリコンフィギュレーションのデータ入力です。このバスの値がコンフィギュレーショ

ンセルに書き込まれます。このデータは、DEN と DWE がアクティブなサイクルで現れます。デー

タはいったんシャドウレジスタに取り込まれ、後で書き込まれます。 DRP ポートに対して次の書




UG472 (v1.11) 2014 年 11 月 19 日


き込みが可能になると、DRDY によって通知されます。使用しない場合はすべてのビットを 0 にす

る必要があります。

DWE – ダイナミックリコンフィギュレーション書き込みイネーブル

DWE 入力は、 DADDR アドレスに対する DI データの書き込みまたは DO データの読み出しを制

御するイネーブル信号です。使用しない場合は Low に接続する必要があります。

DEN – ダイナミックリコンフィギュレーションイネーブルストローブ

DEN 入力は、ダイナミックリコンフィギュレーション機能を使用するかを制御するイネーブル信

号で、すべての DRP ポートの動作を有効にします。ダイナミックリコンフィギュレーション機能

を使用しない場合は、 Low に接続する必要があります。

DCLK – ダイナミックリコンフィギュレーション基準クロック

ダイナミックリコンフィギュレーションポートの基準クロックです。この信号の立ち上がりエッ

ジが、その他すべてのポートの信号に対するタイミングの基準となります。セットアップタイムは

データシートに記載されています。ほかの入力信号には、 DCLK の立ち上がりエッジに対するホー

ルドタイムの要件はありません。このピンは IBUF、 IBUFG、 BUFG、 BUFR、 BUFH のいずれか

で駆動できます。このクロック入力への専用接続はありません。

PSCLK – 位相シフトクロック

この入力ピンは、ダイナミック位相シフトインターフェイスに対するソースクロックを供給しま

す。これ以外の入力は、すべてこのクロックの立ち上がりエッジと同期します。このピンは IBUF、IBUFG、 BUFG、 BUFR、 BUFH のいずれかで駆動できます。このクロック入力への専用接続はあ

りません。 PLL では使用できません。

PSEN – 位相シフトイネーブル

この信号を同期的にアサートすると、ダイナミック位相シフトが開始します。この信号は、 PSCLKの 1 サイクル間アクティブにする必要があります。アクティブになると位相が徐々にシフトし、位

相シフトが完了すると PSDONE が High になります。位相シフト中は、グリッチや散発的な変化

は発生しません。位相シフトの開始から終了まで、位相は連続したアナログ量としてシフトします。

PLL では使用できません。

PSINCDEC – 位相シフトの増減制御

この入力信号は、ダイナミック位相シフトでシフト量を増やすのか (正の位相シフト ) 減らすのか (負の位相シフト ) を同期的に示します。増加の場合は PSENCDEC が High にアサートされ、減少

の場合は Low にアサートされます。ダイナミック位相シフトには、位相シフトのオーバーフロー

はありません。 360° 以上シフトした場合は、元の位相に戻ります。 PLL では使用できません。

CLKOUT[0:6] – 出力クロック

ユーザー設定可能なクロック出力 (MMCM の場合は CLKOUT0 ～ CLKOUT6、 PLL の場合は

CLKOUT0 ～ CLKOUT5) で、ユーザー制御可能な VCO 位相出力を 1 (バイパス) ～ 128 の範囲で

分周したものです。入力クロックと出力クロックは位相を揃えることができます。

BUFR または BUFIO を使用する場合、クロック出力 CLKOUT0 ～ CLKOUT3 から HPC へ直接

接続できるのは MMCM のみです。また、これらの出力は、 MMCM や PLL をカスケード接続す

る場合に CMT バックボーンへ接続できます。 CCIO ピンを使用して隣接領域の MMCM および

PLL を駆動する場合と同様に ( 「クロック兼用入力 (CCIO)」参照)、カスケードでも CMT バック

ボーンで利用可能な限られたリソースをいくつか使用して隣接領域のクロックリソースを直接接





続します。このため、同じカラム内でカスケード接続されたエレメント間には位相オフセットが生

じます。

可能な構成については、「MMCM と PLL の使用モデル」を参照してください。 MMCM では、

CLKOUT0 と CLKFBOUT を分数分周モードで使用できます。どの CLKOUT 出力も整数分周モー

ドで使用でき、スタティックまたはダイナミック位相シフトが可能です。分数モードでは、固定位

相シフトモードしか利用できません。詳細は、「スタティック位相シフトモード」を参照してくだ

さい。

CLKOUT[0:3]B – 反転出力クロック

CLKOUT[0:3] を反転 (180° 位相シフト ) したものです。 PLL では使用できません。

CLKINSTOPPED – 入力クロックステータス

入力クロックが停止したことを示すステータスピンです。この信号は、クロックが停止してから 1クロックサイクル以内にアサートされます。クロックが再開して LOCKED の状態になるか、別の

クロック入力に切り替わって MMCM が再びロックすると、ディアサートされます。PLL では使用

できません。

CLKFBSTOPPED – フィードバッククロックステータス

フィードバッククロックが停止したことを示すステータスピンです。この信号は、クロックが停

止してから 1 クロックサイクル以内にアサートされます。フィードバッククロックが再開し、

MMCM が再びロックすると、ディアサートされます。 PLL では使用できません。

LOCKED

MMCM/PLL の基準クロックと入力ピンのフィードバッククロック間で位相が揃い、周波数が一致

したことを示す MMCM/PLL からの出力です。位相はあらかじめ定義されたウィンドウ内で揃い、

周波数はあらかじめ定義された PPM 範囲内で一致する必要があります。電源投入後、 MMCM は自動的にロックし、追加のリセットは不要です。入力クロックが停止した場合や、位相が揃わなく

なった場合 (入力クロックの位相シフトなど)、または周波数が変化した場合は、1 PFD クロックサイクル以内に LOCKED がディアサートされます。LOCKED がディアサートされた場合、MMCM/PLL をリセットする必要があります。 LOCKED のアサート前はクロック出力は使用できません。

DO[15:0] – ダイナミックリコンフィギュレーション出力バス

ダイナミックリコンフィギュレーション使用時に MMCM のデータ出力が現れます。 DCLK の立

ち上がりエッジで DEN がアクティブで DWE が非アクティブの場合、このバスは DADDR によっ

て指定されたアドレスのコンフィギュレーションセルの内容を保持します。DO バスは、DRDY がアクティブなときに DCLK の立ち上がりエッジでキャプチャする必要があります。 DO バスの値

は、次の DRP 動作まで保持されます。

DRDY – ダイナミックリコンフィギュレーションレディ

DRDY 出力は、MMCM のダイナミックリコンフィギュレーション機能の DEN 信号に対する応答

信号です。この信号は、 DEN/DCLK の操作が完了したことを示します。

PSDONE – 位相シフト完了

この信号は、 PSCLK に同期します。現在の位相シフトが完了すると、 PSDONE 信号が 1 クロック

サイクルの間アサートされ、次の位相シフトサイクルを開始できることを示します。 PLL では使

用できません。




UG472 (v1.11) 2014 年 11 月 19 日


MMCM の属性

表 3-7 に、 MMCME2_BASE および MMCME2_ADV プリミティブの属性一覧を示します。

表 3-7 : MMCM の属性

属性タイプ許容値デフォルト説明

BANDWIDTH 文字列 HIGHLOWOPTIMIZED

OPTIMIZED MMCM のジッター、位相マージン、

その他の特性に影響を与える

MMCM のプログラミングアルゴリ

ズムを指定します。

CLKOUT[1:6]_DIVIDE 整数 1 ～ 128 1 異なる周波数を使用する必要がある

場合、 CLKOUT クロック出力を分

周する値を指定します。ここで指定

した値と CLKFBOUT_MULT_F および DIVCLK_DIVIDE の値の組み

合わせによって出力周波数が決定し

ます。

CLKOUT[0]_DIVIDE_F(2)整数

または

実数

1 ～ 128 または

2.000 ～ 128.000 の範囲

(増分幅 0.125)

1

CLKOUT[0:6]_PHASE 実数 –360.000 ～ 360.000 の範囲。 FVCO の 1/56 または

CLKOUT_DIVIDE に基

づいてインクリメント

0.0 関連する CLKOUT クロック出力の

出力位相関係を度数で指定できます

(つまり、90 は 90°または 1/4 サイク

ルの位相オフセットを示し、 180 は180°または 1/2 サイクルの位相オフ

セットを示す)。

CLKOUT[0:6]_DUTY_CYCLE

実数 0.01 ～ 0.99 0.50 CLKOUT クロック出力のデュー

ティサイクルをパーセントで指定し

ます。つまり、 0.50 の場合、デュー

ティサイクルは 50% になります。

CLKFBOUT_MULT_F(2)整数

または

実数

2 ～ 64 または

2.000 ～ 64.000 の範囲 (増分幅 0.125)

5 異なる周波数を使用する必要がある

場合、すべての CLKOUT クロック出

力の逓倍値を指定します。ここで指定

した値と関連する

CLKOUT#_DIVIDE および

DIVCLK_DIVIDE の値の組み合わ

せによって出力周波数が決定します。

DIVCLK_DIVIDE 整数 1 ～ 106 1 すべての出力クロックの、入力ク

ロックに対する分周比を指定しま

す。これにより、 PFD に入力される

CLKIN が分周されます。

CLKFBOUT_PHASE 実数 0.00 ～ 360.00 0.0 クロックフィードバック出力の位

相オフセットを度数で指定します。

フィードバッククロックをシフト

すると MMCM へのすべての出力

クロックが負の方向に位相シフトし

ます。





REF_JITTER1

REF_JITTER2

実数 0.000 ～ 0.999 0.010 この属性は、シミュレーションで使

用することを目的としています。シ

ミュレーションは、大許容値に対

してチェックを行います。値がわか

る場合は、入力クロック上のジッ

ター期待値を単位間隔 (UI) ( 大

Peak to Peak 値) で指定する必要が

あります。

CLKIN1_PERIOD 実数 0.938 ～ 100.000 0.000 MMCM の CLKIN1 入力への入力

周期を ns で指定します。 ps 単位ま

で細かく指定可能です。この値は必

須であり、必ず指定する必要があり

ます。

CLKIN2_PERIOD 実数 0.938 ～ 100.000 0.000 MMCM の CLKIN2 入力への入力

周期を ns で指定します。 ps 単位ま

で細かく指定可能です。この値は必

須であり、必ず指定する必要があり

ます。

CLKFBOUT_USE_FINE_PS ブール型 FALSE、 TRUE FALSE CLKFBOUT カウンターの可変ファ

イン位相シフトイネーブルです。

CLKOUT0_USE_FINE_PS ブール型 FALSE、 TRUE FALSE CLKOUT0 カウンターの可変ファイ

ン位相シフトイネーブルです。

CLKOUT0_DIVIDE は整数でなけ

ればならないため、分数分周は実行

できません。

CLKOUT[1:6]_USE_FINE_PS ブール型 FALSE、 TRUE FALSE CLKOUT[1:6] 可変ファイン位相シ

フトイネーブルです。

STARTUP_WAIT ブール型 FALSE、 TRUE FALSE MMCM がロック状態になるまでコ

ンフィギュレーションスタートアッ

プサイクル間待機します。

CLKOUT4_CASCADE ブール型 FALSE、 TRUE FALSE 出力分周器 (カウンター) CLKOUT6を CLKOUT4 分周器の入力にカス

ケード接続して 128 を超える出力ク

ロック分周器を得ます。これにより、

分周値は合計で 16,384 となります。

表 3-7 : MMCM の属性 (続き)





UG472 (v1.11) 2014 年 11 月 19 日


COMPENSATION 文字列 ZHOLD(1)、

EXTERNAL、INTERNAL、BUF_IN

ZHOLD クロック入力補正です。必ず

ZHOLD に設定します。 MMCM のフィードバック構成を定義します。

ZHOLD : MMCM が I/O レジスタで

負のホールドタイムを提供するよう

にコンフィギュレーションされてい

ることを示します。

EXTERNAL : FPGA 外部のネット

ワークが補正されていることを示し

ます。

INTERNAL : MMCM 内部のフィー

ドバックパスを使用しており、遅延

の補正が行われていないことを示し

ます。

BUF_IN : コンフィギュレーション

とほかの補正モードが一致しておら

ず、遅延の補正が行われないことを

示します。クロック入力が BUFG/BUFH/BUFR または GTX/GTH/GTP によって駆動されている場合

がこれに該当します。

SS_EN ブール型 FALSE、 TRUE FALSE スペクトラム拡散の生成を有効にし

ます。

SS_MODE 文字列 DOWN_LOW、

DOWN_HIGH、

CENTER_LOW、

CENTER_HIGH

CENTER_HIGH

スペクトラム拡散の周波数偏差およ

び拡散タイプを管理します。

SS_MOD_PERIOD 整数 4000 ～ 40000 10000 スペクトラム拡散の変調周期 (ns) を指定します。

注記 :

1. COMPENSATION 属性の値は、現在の補正方法を表示する目的でのみ使用されます。補正方法は実際の回路トポロジに適なものが

ISE または Vivado デザインツールによって自動的に選択されます。したがって、 COMPENSATION 属性の値は手動で設定せず、デ

フォルトのままとしてください。

2. 値が正確に 1/8 として指定されていない場合、ISE または Vivado デザインツールによっても近い 0.125 の倍数に切り上げまたは切り

下げられます。

表 3-7 : MMCM の属性 (続き)






PLL の属性

表 3-8 に、 PLLE2_BASE プリミティブおよび PLLE2_ADV プリミティブの属性一覧を示します。

表 3-8 : PLL の属性


COMPENSATION 文字列 ZHOLD(1)、

EXTERNAL、 INTERNAL、BUF_IN

ZHOLD クロック入力補正です。必ず

ZHOLD に設定します。 PLL の

フィードバック構成を定義します。

ZHOLD : PLL が I/O レジスタで負

のホールドタイムを提供するよう

にコンフィギュレーションされて

いることを示します。

EXTERNAL : FPGA 外部のネット

ワークが補正されていることを示

します。

INTERNAL : MMCM 内部の

フィードバックパスを使用してお

り、遅延の補正が行われていないこ

とを示します。

BUF_IN : コンフィギュレーション

とほかの補正モードが一致してお

らず、遅延の補正が行われないこと

を示します。クロック入力が BUFG/BUFH/BUFR または GTX/GTH/GTP によって駆動されている場合

がこれに該当します。

BANDWIDTH 文字列 HIGHLOWOPTIMIZED

OPTIMIZED PLL のジッター、位相マージン、そ

の他の特性に影響を与える PLL のプログラミングアルゴリズムを指

定します。

CLKOUT[0:5]_DIVIDE 整数 1 ～ 128 1 異なる周波数を使用する必要があ

る場合、 CLKOUT クロック出力を

分周する値を指定します。ここで指

定した値と CLKFBOUT_MULT および DIVCLK_DIVIDE の値の組み

合わせによって出力周波数が決定

します。

CLKOUT[0:5]_PHASE 実数 -360.0 ～ 360.0 0.0 関連する CLKOUT クロック出力の

出力位相関係を度数で指定できま

す (つまり、 90 は 90°または 1/4 サイクルの位相オフセットを示し、

180 は 180°または 1/2 サイクルの位

相オフセットを示す)。




UG472 (v1.11) 2014 年 11 月 19 日


CLKOUT[0:5]_DUTY_CYCLE

実数 0.01 ～ 0.99 0.50 CLKOUT クロック出力のデュー

ティサイクルをパーセントで指定

します。つまり、0.50 の場合、デュー

ティサイクルは 50% になります。

CLKFBOUT_MULT 整数 2 ～ 64 5 異なる周波数を使用する必要があ

る場合、すべての CLKOUT クロッ

ク出力の逓倍値を指定します。ここ

で指定した値と関連する

CLKOUT#_DIVIDE および

DIVCLK_DIVIDE の値の組み合

わせによって出力周波数が決定し

ます。

DIVCLK_DIVIDE 整数 1 ～ 56 1 すべての出力クロックの、入力クロッ

クに対する分周比を指定します。

CLKFBOUT_PHASE 実数 0.0 ～ 360.0 0.0 クロックフィードバック出力の位

相オフセットを度数で指定します。

フィードバッククロックをシフト

すると PLL へのすべての出力ク

ロックが負の方向に位相シフトし

ます。

REF_JITTER1REF_JITTER2

実数 0.000 ～ 0.999 0.010 この属性は、シミュレーションで使

用することを目的としています。シ

ミュレーションは、大許容値に対

してチェックを行います。値がわか

る場合は、入力クロック上のジッ

ター期待値を単位間隔 (UI) ( 大

Peak to Peak 値) で指定する必要が

あります。

CLKIN1_PERIOD 実数 0.938 ～ 52.631 0.000 PLL の CLKIN1 入力への入力周期

を ns で指定します。ps 単位まで細か

く指定可能です。この値は必須であ

り、必ず指定する必要があります。

CLKIN2_PERIOD 実数 0.938 ～ 52.631 0.000 PLL の CLKIN2 入力への入力周期

を ns で指定します。ps 単位まで細か

く指定可能です。この値は必須であ

り、必ず指定する必要があります。

STARTUP_WAIT ブール型 FALSE、 TRUE FALSE PLL がロック状態になるまでコン

フィギュレーションスタートアッ

プサイクル間待機します。

注記 :

1. COMPENSATION 属性の値は、現在の補正方法を表示する目的でのみ使用されます。補正方法は実際の回路トポロジに適なものが ISEまたは Vivado デザインツールによって自動的に選択されます。したがって、 COMPENSATION 属性の値は手動で設定せず、デフォルト

のままとしてください。

表 3-8 : PLL の属性 (続き)






MMCM のクロック入力信号

MMCM で利用可能なクロックソースは次のとおりです。

• IBUFG - クロック兼用入力バッファーです。MMCM は、このパスの遅延を補正します。IBUFGは同じ領域内の CCIO ピンを表します。

• BUFGCTRL または BUFG - 内部グローバルクロックバッファーです。 MMCM はこのパス

の遅延を補正しません。

• IBUF - 通常の入力バッファーです。この入力バッファーは汎用配線を使用する可能性があるた

め推奨しません。IBUF クロック入力は、MMCM/PLL に接続する前に BUFG に配線する必要

があります。 MMCM/PLL はこのパスの遅延を補正しません。

• BUFR - リージョナルクロック入力バッファーです。MMCM/PLL はこのパスの遅延を補正し

ません。

• GT - ギガビットトランシーバーは MMCM に直接接続できます。

カウンター制御

MMCM/PLL の出力カウンターは、 DIVIDE、 DUTY_CYCLE、 PHASE の組み合わせによって広

範囲な合成クロックを生成します。図 3-8 に、カウンター設定とその出力の関係を示します。

一番上の波形は、 VCO の出力を表しています。


図 3-8 : 出力カウンターのクロック合成の例

Counter Clock Input(VCO)

DIVIDE = 2DUTY_CYCLE = 0.5

PHASE = 0


PHASE = 180


PHASE = 180


PHASE = 0


PHASE = 360


PHASE = 0


PHASE = 0

UG472_c2_08_061710




UG472 (v1.11) 2014 年 11 月 19 日


VCO と出力カウンターの波形についての詳細

図 3-9 に、 8 つの VCO 位相出力と 4 つのそれぞれ異なるカウンター出力を示します。各 VCO 位相は、適切なスタートアップシーケンスで示されています。位相関係およびスタートアップシー

ケンスは、適切な位相が維持されるよう保証されています。つまり、 0° 位相の立ち上がりエッジは

45° 位相の立ち上がりエッジよりも前にあることになります。O0 カウンターは、基準クロックとし

て、位相タップが 0° の単純な 2 分周を実行するようプログラムされています。 O1 カウンター単純

な 2 分周を実行するようプログラムされていますが、VCO からの 180°の位相タップを使用します。

このカウンター設定を使用すると、基準クロックのエッジに揃えられてデータが送信される DDRインターフェイス用のクロックが生成できます。 O2 カウンターは 3 分周するようプログラムされ

ています。 O3 の出力は O2 の出力と同じようにプログラムされていますが、位相が 1 サイクル遅

れている点が異なります。 VCO の 1 周期を超える位相シフトが可能です。

MMCM/PLL が特定の位相関係を実現するよう設定されているときに入力周波数が変化すると、こ

の位相関係も変化します。これは、 VCO の周波数が変わるためにピコ秒単位の絶対位相も変化す

るためです。 MMCM/PLL を使用した設計を行う際は、この点を考慮する必要があります。いくつ

かのクロック (CLK や CLK90 など) に対する特定の位相関係の維持が重要となるデザインでは、入

力クロック周波数にかかわらず、この関係は保持されます。

すべての「O」カウンターはどれも同じ機能を持つため、 O0 でできることは O1 でも可能です。た

だし、 7 シリーズデバイスでは O0 カウンターのみ分数分周モードで使用できる機能が追加されて

います。このため、 MMCM/PLL の出力をグローバルクロックネットワークに接続すると出力を

柔軟に使用できるようになります。通常、このレベルの詳細設定は MMCM/PLL 属性およびクロッ

キングウィザードでの入力に従ってソフトウェアツールやクロッキングウィザードで適切に指定

されるため、設計者が意識することはありません。


図 3-9 : VCO の位相の選択

One Cycle Delay

CounterOutputs

VCO8 Phases

0°

45°

90°

135°

180°

225°

270°

315°

O0

O1

O2

O3

ug472_02_09_061710




基準クロックの切り替え

基準クロックの切り替え

MMCM と PLL の基準クロックは、 CLKINSEL ピンを使用して動作中に切り替えることができま

す。切り替えは非同期です。クロックが切り替わると MMCM/PLL は LOCKED 状態が解除される

と考えられますが、新しいクロックに自動的にロックします。したがって、クロックが切り替わる

と MMCM/PLL はリセット状態にする必要があります。図 3-10 に、マルチプレクサーを使用した

MMCM/PLL のクロック切り替えを示します。 CLKINSEL 信号は、マルチプレクサーを直接制御

します。同期化ロジックはありません。

入力クロックまたはフィードバッククロックの欠如

入力クロックまたはフィードバッククロックが失われた場合は、 CLKINSTOPPED または

CLKFBSTOPPED ステータス信号がアサートされます。LOCKED 信号は MMCM によってディア

サートされます。クロックが戻ってくると、 CLKINSTOPPED 信号がディアサートされて RESETが適用されます。

MMCM と PLL の使用モデル

このセクションの例は MMCM ですが、 PLL にも適用できます。 MMCM および PLL にはいくつ

かの設計方法があります。 ISE または Vivado デザインツールのクロッキングウィザードを使用す

ると、 MMCM および PLL の各種パラメーターが簡単に生成できます。また、 MMCM をコンポー

ネントとして手動でインスタンシエートすることもできます。MMCM は IP コアとのマージも可能

で、その場合、 MMCM は IP コアに含まれ、 IP コアによって管理されます。

クロックネットワークのスキュー調整

MMCM の使用法としても一般的なのが、クロックネットワークのスキュー調整です。図 3-11および図 3-12 に、このモードの MMCM を示します。 CLKOUT カウンターのいずれか 1 つから

のクロック出力を用いて、ファブリックや I/O 内のロジックを駆動します。フィードバックカウン

ターは、入力クロックと出力クロック間の正確な位相関係 (90° 位相シフトさせるなど) を制御する

ために使用されます。入力クロックと出力クロック間の位相調整が必要な場合における関連クロッ

クの波形を図の右側に示します。図 3-11 に示すコンフィギュレーションがも柔軟性のあるもの

ですが、 2 つのグローバルクロックネットワークが必要となります。


図 3-10 : 入力クロックの切り替え

BUFGIBUFG (CC)

BUFRGT

BUFHLocal Rounting

(not recommended)

BUFGIBUFG (CC)

BUFRGT

BUFHLocal Rounting

(not recommended)UG472_c2_10_012712

CLKINSEL

CLKIN1

CLKIN2

MMCM/PLLCLKIN




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図 3-11 : 2 つの BUFG を使用したグローバルクロックネットワークのスキュー調整


図 3-12 : 2 つの BUFH を使用した水平クロックネットワークのスキュー調整

CLKIN1

CLKFBIN

RST

MMCM

IBUFG

1 2 4 5

3

BUFG

BUFG

To Logic

6

UG472_c2_11_061710

6

5

4

3

2

1

CLKOUT0

CLKOUT0B

CLKOUT1

CLKOUT1B

CLKOUT2

CLKOUT2B

CLKOUT3

CLKOUT3B

CLKOUT4

CLKOUT5

CLKOUT6

CLKFBOUT

CLKFBOUTB

LOCKED

CLKIN1

CLKFBIN

RST

MMCM

IBUFG

1 2 4 5

3

BUFH

BUFH

To Logic

6

UG472_c2_17_011712

6

5

4

3

2

1

CLKOUT0

CLKOUT0B

CLKOUT1

CLKOUT1B

CLKOUT2

CLKOUT2B

CLKOUT3

CLKOUT3B

CLKOUT4

CLKOUT5

CLKOUT6

CLKFBOUT

CLKFBOUTB

LOCKED





フィードバックのインプリメントにはいくつかの制約があります。 CLKFBOUT 出力は、フィード

バッククロック信号としても使用できます。MMCM が BUFG および BUFH の両方を駆動してい

る場合、フィードバックパスでも使用されるこれらのクロックバッファーのうちの 1 つしかス

キュー調整されません。基本的な制約として 2 つの PFD に対する入力の周波数は同一でなければ

なりません。したがって、次の関係を満たす必要があります。

式 3-11

たとえば、 ƒIN = 166MHz、 D = 1、 M = 6、および O = 2 の場合、 VCO = 996MHz でクロック出力

周波数は 498MHz となります。フィードバックパスの M 値は 6 であるため、 PFD での 2 つの入

力周波数は 166MHz です。

もう少し複雑な例として、入力周波数が 66.66MHz で、 D = 2、 M = 30、 O = 4 の場合を考えてみ

ます。この場合、 VCO の周波数は 1000MHz で CLKOUT 出力の周波数は 250MHz となります。

したがって、 PFD のフィードバック周波数は 1000/30 または 33.33MHz で、 PFD の入力周波数

66.66MHz/2 に一致します。

内部フィードバックを使用した MMCM

MMCM を合成回路またはジッターフィルターとして使用し、かつ MMCM の入力クロックと出力

クロック間に特別な位相関係が必要ない場合は、 MMCM 内部でフィードバックさせることができ

ます。この場合、フィードバッククロックはコア電源から電力供給を受けているブロックを通過し

ないため、この電源のノイズの影響を受けることがなく、MMCM のパフォーマンスが向上します。

当然のことながら、 CLKIN 信号および BUFG のノイズはあります (図 3-13 参照)。

fIND------- fFB

fVCO

M-------------= =


図 3-13 : 内部フィードバックを使用した MMCM

CLKIN1

CLKFBIN

RST

MMCM

IBUFG BUFG

To LogicCLKOUT0

CLKOUT0B

CLKOUT1

CLKOUT1B

CLKOUT2

CLKOUT2B

CLKOUT3

CLKOUT3B

CLKOUT4

CLKOUT5

CLKOUT6

CLKFBOUT

CLKFBOUTB

LOCKED

UG472_c2_12_061710




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ゼロ遅延バッファー

MMCM を使用することで、ゼロ遅延バッファークロックを生成することもできます。ゼロ遅延

バッファーは、 1 つのクロック信号が、複数のデスティネーションに低スキューで接続されている

アプリケーションで有用です。このコンフィギュレーションを図 3-14 に示します。ここでは、チッ

プ外からフィードバック信号が入力され、ボードトレースフィードバックが外部コンポーネント

へのトレースと一致するよう設計されています。このコンフィギュレーションでは、クロックエッ

ジは FPGA の入力および外部コンポーネントの入力で揃うことを想定しています。 CLKIN とCLKFBIN の入力クロックバッファーは同じバンクに存在しなければなりません。

外部コンポーネントの入力容量と FPGA のフィードバックパスの容量間に負荷の差異があるため、

場合によっては、正確な位相調整ができないことがあります。たとえば、外部コンポーネントの入

力容量値は 1pF ～ 4pF の範囲ですが、 FPGA の場合は約 8pF です。信号の傾きの差、基本的には

スキューが発生します。タイミングを満たすにはこの影響を考慮する必要があります。

2 つの CMT の接続

MMCM および PLL は、 CMT バックボーン経由で CLKOUT0 から CLKOUT3 を使用してカス

ケード接続でき、より広範囲のクロック周波数を生成可能です。 CMT バックボーンを使用する場

合、バッファーは不要です (図 3-15 および図 3-16 参照)。バックボーンでの遅延は補正されないた

め、 2 つの MMCM の出力クロック間には位相オフセットがあります。

ただし、生成できる周波数範囲には制限があります。 2 つの MMCM (図 3-15 および図 3-16 参照)の入力周波数およびカウンター設定と終的な出力周波数の間には、式 3-12 に示す関係がありま

す。入力クロックと 2 つ目の MMCM の出力クロックの位相関係は未定義です。バックボーン接続

は遅延が補正されないため、2 つの MMCM 間には位相オフセットが追加されます。2 つの MMCMをカスケード接続するには、1 つ目の MMCM の出力を 2 つ目の MMCM の CLKIN ピンに接続し

ます。このように接続すると、デバイスのジッターを小限に抑えることができます。反転


図 3-14 : ゼロ遅延バッファー

CLKIN1

CLKFBIN

RST

MMCM

IBUFGInside FPGA

OBUF

ToExternalComponents

BUFG

BUFG

CLKOUT0

CLKOUT0B

CLKOUT1

CLKOUT1B

CLKOUT2

CLKOUT2B

CLKOUT3

CLKOUT3B

CLKOUT4

CLKOUT5

CLKOUT6

CLKFBOUT

CLKFBOUTB

LOCKED

ug472_c2_13_061710





CLKOUTxB 出力を使用したカスケード接続はできません。

式 3-12fOUTMMCM2 fOUTMMCM1

MMMCM2

DMMCM2 OMMCM2-------------------------------------------------- fIN

MMMCM1

DMMCM1 OMMCM1--------------------------------------------------

MMMCM2

DMMCM2 OMMCM2--------------------------------------------------= =


図 3-15 : クロックエッジを揃えずにカスケード接続した 2 つの MMCM


図 3-16 : 可能な限りクロックエッジを揃えてカスケード接続した 2 つの MMCM

CLKIN1

CLKFBIN

RST

CLKIN1

CLKFBIN

RST

MMCM

To Logic

IBUFG BUFG

To Logic

BUFG

ug472_c2_14_061710

CLKOUT0

CLKOUT0B

CLKOUT1

CLKOUT1B

CLKOUT2

CLKOUT2B

CLKOUT3

CLKOUT3B

CLKOUT4

CLKOUT5

CLKOUT6

CLKFBOUT

CLKFBOUTB

LOCKEDMMCM

CLKOUT0

CLKOUT0B

CLKOUT1

CLKOUT1B

CLKOUT2

CLKOUT2B

CLKOUT3

CLKOUT3B

CLKOUT4

CLKOUT5

CLKOUT6

CLKFBOUT

CLKFBOUTB

LOCKED

CLKIN1

CLKFBIN

RST

CLKIN1

CLKFBIN

RST

MMCM

To Logic

IBUFG BUFG

To Logic

BUFG

ug472_c2_15_042611

CLKOUT0

CLKOUT0B

CLKOUT1

CLKOUT1B

CLKOUT2

CLKOUT2B

CLKOUT3

CLKOUT3B

CLKOUT4

CLKOUT5

CLKOUT6

CLKFBOUT

CLKFBOUTB

LOCKEDMMCM

Uncompensated Delay

To Logic

BUFG

CLKOUT0

CLKOUT0B

CLKOUT1

CLKOUT1B

CLKOUT2

CLKOUT2B

CLKOUT3

CLKOUT3B

CLKOUT4

CLKOUT5

CLKOUT6

CLKFBOUT

CLKFBOUTB

LOCKED




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スペクトラム拡散クロック生成

スペクトラム拡散クロック生成 (SSCG) は、エレクトロニクスデバイスで生成される EMI のスペ

クトル密度を低減するためその製造者の間で広く使用されています。EMI 放出レベルが近接するほ

かの電子デバイスの動作に影響を与えるレベルにならないようにしなければなりません。たとえば、

電話がビデオディスプレイの隣にあっても通話の質が落ちるようなことがあってはなりません。同

様に、ディスプレイも電話使用中に影響を受けることがないようにします。

電磁適合性 (EMC) に関する規制は、こうした電磁妨害を引き起こすノイズや EMI を抑制するため

のものです。EMC 要件に適合させるための一般的手段としては、高額なシールド、フェライトビー

ズ、チョークなどを追加する方法があります。こうした方法は、 PCB の配線を複雑にしたり、製品

開発サイクルが長くなるなどして、終製品のコストに影響する可能性があります。

SSCG は、電磁エネルギーを幅広い周波数帯域に拡散させ、狭い周波数の幅の中で計測された電磁

界強度を効果的に抑制します。ある周波数でのピーク電磁エネルギーは SSCG 出力をモジュール化

することで低減されます。

SS_EN が TRUE に設定されている場合、 MMCME2 は固定周波数のオシレーターからスペクトラ

ム拡散クロックを生成できます (図 3-17 参照)。 MMCME2 内では、 VCO 周波数は CLKFBOUTおよび CLKOUT[6:4,1,0] と共に変調されます。クロック出力 CLKOUT[3:2] は変調周期の制御に

使用されますが、一般的な使用では利用できません。クロック周波数が低速で調整される限り、

MMCME2 の周期ジッターがスペクトラム拡散の影響を受けることはありません。

変調周期 SS_MOD_PERIOD を調整することで、 FPGA 設計者は、ソフトウェアツールが

MMCME2 の設定に基づきも近い変調周期を選択するように指定できます。変調周波数が 30kHzの可聴周波数帯域よりも高い間は、スペクトラム拡散変調によって EMI が低減されます。一般に、

設計者は、スペクトラム拡散の影響を小限に抑えるためにより低い変調周波数を使用します。

周波数偏差を SS_MODE (CENTER_HIGH または DOWN_HIGH) で大きくすると、相対的な EMIが削減されますが、周波数帯域が広くなったことによってシステム全体の動作へ影響が及ばないよ

うに注意が必要です (図 3-18 参照)。スペクトラム拡散クロックおよび入力クロックは異なる周波

数で動作しているため、クロックドメイン間におけるデータ転送でデータが失われないように非同

期 FIFO を使用する必要があります。周波数偏差を大きくすると、より大きな FIFO が必要となり

ます。


図 3-17 : センター拡散変調

Modulation Period

FrequencyDeviation

UG472_c3_01_070212

FIN

Fre

quen

cy

Time





デザインにおける別のトレードオフとして、センター拡散またはダウン拡散のいずれを使用するか

を決定することが考えられます。 SS_MODE (DOWN_HIGH、 DOWN_LOW) を選択すると、

図 3-19 に示すように低い周波数への広がりが可能です。OWN_HIGH は、CENTER_LOW と類似

した周波数偏差となります。

ダウン拡散を使用する場合、スペクトラム拡散によるタイミング解析への影響を考慮しなければな

らないことが多くあります。スペクトラム拡散クロックを使用するデザインは、周波数偏差内で

も高い周波数でタイミングを満たす必要があります。したがって、SS_MODE (CENTER_LOW) の100MHz クロックによって 3% (±1.5%) のセンター拡散が生じるときは、 3% センター拡散の

100MHz クロックは、101.5MHz クロックとしてタイミング解析でエラーが発生しないようにしま

す。しかし、 SS_MODE (DOWN_HIGH) によって 3% のダウン拡散が生じる場合、入力周波数は

周波数偏差内でも高い周波数となります。結果、 3% のダウン拡散の 100MHz クロックについて

は、ダウン拡散クロックはタイミング解析では 100MHz クロックとして継続的に解析されます。

周波数帯域を拡散内で実現させるタイミング制約の調整例として、周波数帯域を拡大させた分を加

味するように入力周波数を手動で調整できます (表 3-9 参照)。


図 3-18 : センター拡散変調

(CENTER_LOW および CENTER_HIGH)


図 3-19 : ダウン拡散変調

Fre

quen

cy

Time

CENTER_LOW

FIN CENTER_HIGH

UG472_c3_02_070212

Fre

quen

cy

Time

DOWN_LOW

FIN

DOWN_HIGH

UG472_c3_03_070212




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入力クロックが 25MHz の場合、新しいタイミング制約は次のとおりです。

• SS_MODE(CENTER_HIGH) = 25 x 56/55 = 25.45MHz

• SS_MODE (CENTER_LOW) = 25 x 112/111 = 25.23MHz

• SS_MODE (DOWN_HIGH) = 25MHz

• SS_MODE (DOWN_LOW) = 25MHz

入力クロックが 80MHz の場合、新しいタイミング制約は次のとおりです。

• SS_MODE(CENTER_HIGH) = 80 x 44/43 = 81.86MHz

• SS_MODE (CENTER_LOW) = 80 x 88/87 = 80.92MHz

• SS_MODE (DOWN_HIGH) = 80MHz

• SS_MODE (DOWN_LOW) = 80MHz

ダウン拡散使用時の平均出力周波数は入力周波数よりも低いため、入力クロックドメインおよび出

力クロックドメイン間でのデータ転送には非同期 FIFO を使用する必要があります。MMCME2 内

表 3-9 : 入力周波数を用いたスペクトラム拡散タイミングの手動による調整

パラメーター入力周波数 (MHz) M 入力周波数の調整 (FIN_SS)

SS_MODE(CENTER_HIGH)

25 < FIN < 35 M = 28 FIN_SS = FIN x 56/55

35 < FIN < 50M = 21 FIN_SS = FIN x 42/41

M = 22 FIN_SS = FIN x 44/43

50 < FIN < 75 M = 28 FIN_SS = FIN x 56/55

75 < FIN < 150M = 21 FIN_SS = FIN x 42/41

M = 22 FIN_SS = FIN x 44/43

SS_MODE (CENTER_LOW)

25 < FIN < 35 M = 56 FIN_SS = FIN x 112/111

35 < FIN < 50M = 42 FIN_SS = FIN x 84/83

M = 44 FIN_SS = FIN x 88/87

50 < FIN < 75 M = 56 FIN_SS = FIN x 112/111

75 < FIN < 150M = 42 FIN_SS = FIN x 84/83

M = 44 FIN_SS = FIN x 88/87

SS_MODE (DOWN_HIGH)

25 < FIN < 35 M = 28 FIN_SS = FIN

35 < FIN < 50 M = 21、 22 FIN_SS = FIN

50 < FIN < 75 M = 28 FIN_SS = FIN

75 < FIN < 100 M = 21、 22 FIN_SS = FIN

100 < FIN < 150 M = 21、 22 FIN_SS = FIN

SS_MODE (DOWN_LOW)

25 < FIN < 35 M = 56 FIN_SS = FIN

35 < FIN < 50 M = 42、 44 FIN_SS = FIN

50 < FIN < 75 M = 56 FIN_SS = FIN

75 < FIN < 100 M = 42、 44 FIN_SS = FIN

100 < FIN < 150 M = 42、 44 FIN_SS = FIN





のロジックは、与えられた入力周波数および SS_MOD_PERIOD に基づいてスペクトラム拡散変調

を制御します。表 3-10 に示す制約は、スペクトラム拡散の生成時に適用されます。

表 3-10 : MMCME2 のスペクトラム拡散の生成における制約

パラメーター値

FMODULATION 小 25 [kHz]

大 250 [kHz]

入力クロック周波数小 25 [MHz]

大 150 [MHz]

SS_MODE(CENTER_HIGH)25MHz < FIN < 35MHz

M = 28D = 1

35MHz < FIN < 50MHz M = 21、 22D = 1

50MHz < FIN < 75MHzM = 28D = 2

75MHz < FIN < 100MHz M = 21、 22D = 2

100MHz < FIN < 150MHz M = 21、 22D = 3

SS_MODE (CENTER_LOW)25MHz < FIN < 35MHz

M = 56D = 2

35MHz < FIN < 50MHz M = 42、 44D = 2

50MHz < FIN < 75MHzM = 56D = 4

75MHz < FIN < 100MHz M = 42、 44D = 4

100MHz < FIN < 150MHz M = 42、 44D = 6

SS_MODE (DOWN_HIGH)25MHz < FIN < 35MHz

M = 28D = 1

35MHz < FIN < 50MHz M = 21、 22D = 1

50MHz < FIN < 75MHzM = 28D = 2

75MHz < FIN < 100MHz M = 21、 22D = 2

100MHz < FIN < 150MHz M = 21、 22D = 3




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スペクトラム拡散の生成時、 VCO 周波数は入力周波数および SS_MODE に基づきクロッキング

ウィザードで設定されます。したがって、クロッキングウィザードでは、 CLKOUT[6:4,1,0] の出

力周波数を設定することが推奨されます。

さらに、 VCO 周波数および SS_MOD_PERIOD に基づいて、変調周波数が SS_MOD_PERIODの 10% 内となるように正しい変調の値もクロッキングウィザードで決定します。変調周波数は

VCO 周波数によって異なるため、コンパイルに応じて入力周波数が変わるたびに変調周波数を調

整します。

SS_MODE (DOWN_LOW)25MHz < FIN < 35MHz

M = 56D = 2

35MHz < FIN < 50MHz M = 42、 44D = 2

50MHz < FIN < 75MHzM = 56D = 4

75MHz < FIN < 100MHz M = 42、 44D = 4

100MHz < FIN < 150MHz M = 42、 44D = 6

CLKOUT[3:2]_DIVIDE N/A

CLKOUT[6:4,1,0]_DIVIDE 1 ～ 128

帯域幅低

表 3-10 : MMCME2 のスペクトラム拡散の生成における制約 (続き)

パラメーター値





MMCM のアプリケーション例

次のように MMCM の属性を設定すると、さまざまな合成クロックが生成されます。

CLKOUT0_PHASE = 0;CLKOUT0_DUTY_CYCLE = 0.5;CLKOUT0_DIVIDE = 2;CLKOUT1_PHASE = 90;CLKOUT1_DUTY_CYCLE = 0.5;CLKOUT1_DIVIDE = 2;CLKOUT2_PHASE = 0;CLKOUT2_DUTY_CYCLE = 0.25;CLKOUT2_DIVIDE = 4;CLKOUT3_PHASE = 90;CLKOUT3_DUTY_CYCLE = 0.5;CLKOUT3_DIVIDE = 8;CLKOUT4_PHASE = 0;CLKOUT4_DUTY_CYCLE = 0.5;CLKOUT4_DIVIDE = 8;CLKOUT5_PHASE = 135;CLKOUT5_DUTY_CYCLE = 0.5;CLKOUT5_DIVIDE = 8;CLKFBOUT_PHASE = 0;CLKFBOUT_MULT_F = 8;DIVCLK_DIVIDE = 1;CLKIN1_PERIOD = 10.0;

図 3-20 に、波形を示します。

ダイナミックリコンフィギュレーションポート

DRP の使用については、アプリケーションノート『MMCM および PLL のダイナミックリコン

フィギュレーション』 (XAPP888) および関連するリファレンスデザインを参照してください。


図 3-20 : 波形の例

REFCLK

VCOCLK

CLKOUT0

CLKOUT1

CLKOUT2

CLKOUT3

CLKOUT4

CLKOUT5

UG472_c2_16_061710

http://japan.xilinx.com/support/documentation/application_notes/j_xapp888_7Series_DynamicRecon.pdf




UG472 (v1.11) 2014 年 11 月 19 日


VHDL/Verilog テンプレート、およびクロッキングウィザード

すべてのクロックリソースプリミティブの VHDL/Verilog コードと ISE または Vivado デザイン

ツールの言語テンプレートは『ライブラリガイド』から入手できます。

クロッキングウィザードを使用すると、 7 シリーズの MMCM および PLL リソースを適切に設定

できます。また、クロッキングウィザードではジッターがレポートされ、位相や周波数合成もサ

ポートされます。




付録 A

複数の領域におけるクロッキング

はじめに

7 シリーズ FPGA における複数のクロック領域にまたがるクロッキングおよび I/O インターコネク

トロジックは、従来のザイリンクス FPGA ファミリとは異なります。1 つのクロック領域にある I/O とロジックリソースの数が増加したため、複数のクロック領域に渡るクロック信号の必要性は減

りましたが、このような広範な I/O インターフェイスでは複数のクロック領域に渡るインターコネ

クトや I/O ロジックを駆動する必要があります。 7 シリーズ FPGA の BUFMR/BUFMRCE プリミ

ティブでは、 CC 入力ピンが同じ領域とその上下領域にある BUFIO や BUFR を駆動できます。こ

の章では、複数のクロック領域にまたがるクロック信号を駆動する BUFIO および BUFR クロック

バッファーの使用について説明します。

すべての 7 シリーズ FPGA はクロック領域と呼ばれるエリアに区分されています。1 クロック領域

の幅は、デバイスの中央にあるグローバルクロッキングカラムからデバイスの左端または右端ま

でとなり、高さは CLB 50 個分です (図 A-1 参照)。

各クロック領域にはそれぞれのリソースがあります。水平方向のクロック列 (図 A-2 参照) は、ク

ロック領域の中央に位置しており、上下それぞれに CLB が 25 個あります。各クロック領域の I/O

X-Ref Target - Figure A-1

図 A-1 : 7 シリーズクロッキングアーキテクチャの例

7 Series FPGAs Architecture 7 Series FPGAs Clock Region

Global C

lock Colum

n

CM

T C

olumn

I/O C

olumn

ug472_aA_01_ 022811




UG472 (v1.11) 2014 年 11 月 19 日


カラムの高さは、 I/O 50 個分で、 1 個の I/O バンクと同じです。各クロック領域の I/O バンクには、

4 つのクロック兼用入力 (CCIO) ピンがあります (水平クロック列の上と下に 2 つずつ)。

複数の領域に広がるクロッキング

1 つのクロック領域にある I/O とロジックリソースの数が増加したため、複数のクロック領域に渡

るクロック信号の必要性は減りましたが、デザインによっては複数のクロック領域にまたがる 1 つの入力ソースから同じクロック信号を駆動する大規模な I/O インターフェイスが必要です。その他

のプリミティブを使用せずに CCIO ピンを介してデバイスへ入るクロック信号は、同じ領域の

BUFR/BUFIO しか駆動できません。複数のクロック領域にあるインターコネクトロジック (例 : スライスフリップフロップ、ブロック RAM、 DSP スライス) および I/O ロジック (例 : ISERDES、OSERDES、 ILOGIC、 OLOGIC、 IDELAY、 ODELAY) へクロックを供給するための入力クロッ

ク信号が必要になるデザインもあります。これには、 BUFMR プリミティブを使用する必要があり

ます。

BUFMR プリミティブ

BUFMR プリミティブは、クロック信号がデバイスに入る上下領域の BUFR およびBUFIO へアク

セスできるようにするマルチリージョナルクロックバッファーです (図 A-3 参照)。各クロック領

域には 2 つの BUFMR があります。 BUFMR は、 CMT カラムにある専用の低スキュークロック

リソースを駆動し、クロック信号を複数の領域へ駆動する場合のスキューを小限に抑えます。


図 A-2 : クロック領域のリソース

HorizontalClock Row

CMT Column

PLL

MMCM

CCIO

CCIO

I/O Columnug472_aA_02_022811




使用モデル

すべての BUFMR は、同一領域とその上下領域の BUFR および BUFIO を駆動できます。BUFMRは、同一クロック領域の CCIO またはギガビットトランシーバー (GT) 出力で駆動されます。これ

により、 CCIO および GT 出力クロックは同じ回路トポロジを使用して複数の領域に広がることが

できるようになります。各クロック領域にある 4 つの CCIO のうち、2 つが BUFMR を駆動できま

す。これらのピン名には MRCC が付き、複数の領域へアクセス可能であることを示しています。

BUFMR を駆動できない 2 つの CCIO は SRCC となっており、単一領域の CCIO であることを示

しています。すべての MRCC ピンには、マスター (P 側) とスレーブ (N 側) があります。 MRCCピンを使用して BUFMR を駆動する場合は、マスター (P 側) のみ使用します。マスター (P 側) の認識方法は、ピン名に P があるかを確認します (例:IO_LxxP_Tx_MRCC_xx)。

7 シリーズ FPGA アーキテクチャには、Virtex®-6 FPGA が備えていた BUFR への GT 入力があり

ませんが、 BUFMR はクロック領域にある任意の GT クロック入力信号とできます。 BUFMR はク

ロック領域にある任意の GT クロック入力信号とできます。これにより、 GT クロックは図 A-3 で示すような同じ回路トポロジを使用して複数の領域へ渡ることができます。また、 BUFMR は、ス

タックドシリコンインターコネクトテクノロジを使用してデバイスの SLR (Super-Logic Region)境界を超えることはできません。

使用モデル

BUFMR を使用して複数の領域にあるロジックを駆動する場合は、複数の BUFR または BUFIO で駆動されているロジックを大 3 つのサブセットにグループ化します。 Vivado デザインツールを

使用して、個々の BUFR および BUFIO にロジックが割り当てられるようにデザインのフロアプラ

ンと制約を指定します。

わかり易く説明するために、次のクロッキング手法では MRCC を入力として使用していますが、

GT クロックも使用可能です。これらの例では、 BUFR のビルトイン分周機能を使用した場合のト

ポロジを示しています。 BUFR は、 1 ～ 8 までの整数値で分周できます。分周値は、設計中に

BUFR_DIVIDE 属性で指定します。さらに、 BUFR には分周機能をオフにして、出力クロックイ


図 A-3 : BUFMR プリミティブ

HorizontalClock Row

CMT Column

PLL

MMCM

MRCCSRCC

SRCCMRCC

I/O Columnug472_aA_03_022811

Serial TransceiverClocksBUFMR

Dedicated R

outing




UG472 (v1.11) 2014 年 11 月 19 日


ネーブル (CE) および分周ロジックの非同期クリア (CLR) を無効にする BYPASS 設定があります。

BUFR の詳細は、第 2 章の「BUFR プリミティブ」を参照してください。

クロック領域を超えたクロックアライメント

BUFR_DIVIDE = BYPASS または BUFR_DIVIDE = 1 属性を使用した場合の BUFR プリミティ

ブの動作は同一ですが、 BUFR の遅延は BUFR_DIVIDE = BYPASS を使用した方が

BUFR_DIVIDE = 1 の場合よりも小さくなります。ただし BUFR_DIVIDE = 2、 3…8 とした場合

の BUFR の遅延は、 BUFR_DIVIDE = 1 の場合と同じです。したがって、分周機能付きの BUFRを使用する場合、クロック領域を超えて良のクロックアライメントを行うには、分周しない

BUFR の BUFR_DIVIDE 属性を BYPASS ではなく 1 に設定する必要があります。

1 つのクロック領域に 1 つのバッファー

複数 BUFIO の駆動

3 つのクロック領域で I/O ロジックのみを駆動する場合は、 BUFMR が 3 つの BUFIO を駆動でき

ます。これは BUFR でも可能ですが、 BUFIO によるパフォーマンスが良であり、 I/O カラム内

の専用クロックネットを駆動します。 3 つの BUFIO によって I/O ロジックを 3 つのサブセットに

グループ化、各サブセットはそれぞれの BUFIO でクロック供給されます (図 A-4 参照)。


図 A-4 : 複数 BUFIO の駆動

BUFMR

MRCC

BUFIO

I/O Logic

BUFIO

I/O Logic

BUFIO

I/O Logic

ug472_aA_04_030111

Clock Region Boundary





使用モデル

複数 BUFR の駆動

3 つのクロック領域において、 1 つのクロックソースから同じクロックレートでインターコネクト

ロジックおよび I/O ロジックを駆動する場合は、 BUFMRCE (クロックイネーブル付きのマルチ

リージョナルクロックバッファー ) プリミティブを使用します。 BUFMRCE の詳細は、第 2 章の

「BUFMR プリミティブ」を参照してください。 BUFMRCE は 3 つの BUFR を駆動し、その先に

あるインターコネクトロジックおよび I/O ロジックの両方を駆動できます (図 A-5 参照)。 3 つの

BUFR によってクロック供給されているロジックは 3 つのサブセットにグループ化され、各サブ

セットはそれぞれの BUFR で駆動されます。

BUFR の分周値が指定されている場合、 BUFMRCE が無効の間はすべての BUFR インスタンスを

リセットする必要があります。詳細は、「BUFR アライメント」を参照してください。図 A-4 およ

び図 A-5 で説明した使用モデルでは、配置ツールによってバッファーが自動的に適切な場所に配置

されています。

1 つのクロック領域に複数のバッファー

複数 BUFR (分周あり ) および複数 BUFIO の駆動

ISERDES/OSERDES の CLK および CLKDIV ピンを駆動する場合は、分周機能が有効に設定され

ている BUFR と併用して BUFIO を使用します。 BUFIO は、 ISERDES/OSERDES の CLK ポー

トへクリーンな低スキュークロックを駆動し、BUFR は低速な CLKDIV 入力を駆動します。図 A-6の例で、 250MHz の入力クロックが MRCC ピンを介して FPGA に供給された場合、 BUFIO はフ

ルレートの 250MHz で CLK 入力を駆動し、BUFR_DIVIDE=2 に設定された BUFR は半分のレー

トの 125MHz で CLKDIV 入力を駆動します。

このように複数のバッファーを駆動する場合は、LOC 制約を適用してバッファーを手動で配置しま

す。バッファーで駆動されているロジックは、適切な位置に自動的に配置されます。


図 A-5 : 複数 BUFR の駆動

BUFMRCE

MRCC

BUFR

BUFR Alignment Circuit

BUFR

InterconnectLogic andI/O Logic

InterconnectLogic and I/O Logic

InterconnectLogic andI/O Logic

BUFR

RST

ug472_aA_05_030111


Software Automatically Places





UG472 (v1.11) 2014 年 11 月 19 日



図 A-6 : 複数 BUFR (分周あり ) および複数 BUFIO の駆動

BUFMRCE

MRCC

BUFIO

BUFR

BUFR Alignment CircuitRST

Clock Region BoundaryBUFIO

BUFR

CLK

CLKDIV

CLK

CLKDIV

BUFIO

BUFR


CLK

CLKDIV

ISERDES/OSERDES

ISERDES/OSERDES

ISERDES/OSERDES

÷

÷

÷

ug472_aA_06_051311




使用モデル

複数 BUFR の駆動 (分周あり /分周なし )

図 A-6 と同様の例で、 BUFIO が使用できない (ほかの目的に使用されている) 場合、 ISERDES/OSERDES の CLK 入力は BUFR で駆動可能です (図 A-7 参照)。

BUFMR が 4 つ以上の BUFR を駆動する場合は、 LOC 制約を適用して BUFR を手動で配置しま

す。 BUFR で駆動されるロジックは、適切な位置に自動的に配置されます。


図 A-7 : 複数 BUFR の駆動 (分周あり /分周なし )

BUFMRCE

MRCC

BUFR

BUFR

BUFR Alignment CircuitRST

Clock Region BoundaryBUFR

BUFR

CLK

CLKDIV

CLK

CLKDIV

ISERDES/OSERDES

ISERDES/OSERDES

ISERDES/OSERDES

BUFR

BUFR


CLK

CLKDIV

÷

÷

÷

ug472_aA_07_051311




UG472 (v1.11) 2014 年 11 月 19 日


BUFR アライメント

BUFR のビルトイン分周機能 (図 A-6 および図 A-7 参照) を使用している際に、複数のクロック領

域にまたがる BUFR 分周カウンターを揃えるには、クロックを BUFMR で停止し、BUFR にリセッ

ト信号を適用する必要があります。これには、 BUFMRCE プリミティブを使用して、リセット中

に BUFMR の出力を無効にする必要があります。隣接する領域にある複数の BUFR を揃えるには、

次の手順に従ってください。

• BUFMRCE の CE ポートへクロックイネーブル信号を接続する

• BUFMRCE の CE ピンを非アクティブ状態に保持し、 BUFMRCE の出力を無効にする

• BUFR の CLR ピンにリセット信号を適用し、リセット信号をリリースして、すべての BUFRをリセットする

• BUFR リセット /CLR 信号がリリースされた後、 BUFMRCE を再度有効にする

回路の動作中、つまり BUFR のリセット /CLR 信号がディアサートされた後にクロックを停止する

場合は、CE ピンを使用して BUFMRCE を無効にします。これによって、クロック信号が復帰した

場合に BUFR が引き続き確実に揃えられるようになります。




付録 B

クロック領域のクロックリソースおよび接続

この付録の図では、さまざまなクロック領域におけるクロックリソースおよび接続を示します。

X-Ref Target - Figure B-1

図 B-1 : Virtex-7 FPGA のクロック領域 (右側)

UG472_aB_01_020812

ClockBackbone

BUFHor

CE

Fabric - Multiple Columns of CLB/Block RAM/DSP

BUFG

BUFMR

Left SideClock

Connections

CE

PLL

CLK

10xDSP48Slices

CLKA

CLKB

5x36KBlock RAMs/

FIFOs

MMCM10xDSP48Slices

5x36KBlock RAMs/

FIFOs

CLB

CLB

CLB

CLB

CLB

CLB

CLB

CLB

CLB

CLB

CLB

CLB

25CLBs

25CLBs

CLK

10xDSP48Slices

CLKA

CLKB

5x36KBlock RAMs/

FIFOs

10xDSP48Slices

5x36KBlock RAMs/

FIFOs

CLB

CLB

CLB

CLB

CLB

CLB

CLB

CLB

CLB

CLB

CLB

CLB

25CLBs

25CLBs


I/O Bank

SelectIO Logic

25 SelectIO

Logic Resources

SelectIO Logic

SelectIO Logic

SelectIO Logic

SelectIO Logic

BUFIO/BUFR

BUFIO/BUFR

Any I/O Clock

Any I/O Clock

SelectIO Logic

SelectIO Logic

SelectIO Logic

CC

CC

BUFRBUFIO

BUFRBUFIO

GT Quad

GTX/GTH

RX/TXUSRCLKs

RX/TXOUTCLKs

IBUFDS O/ODIV2

GTX/GTH

RX/TXUSRCLKs

RX/TXOUTCLKs

IBUFDS O/ODIV2

GTX/GTH

RX/TXUSRCLKs

RX/TXOUTCLKs

IBUFDS O/ODIV2

GTX/GTH

RX/TXUSRCLKs

RX/TXOUTCLKs

IBUFDS O/ODIV2

HROW

HorizontalClocking

Row

25 SelectIO

Logic Resources




UG472 (v1.11) 2014 年 11 月 19 日



図 B-2 : Kintex-7 FPGA および Artix-7 XC7A15T、 XC7A35T、 XC7A50T、 XC7A75T、 XC7A100T のクロック領域

I/O バンクあり、 GT トランシーバーなし (右側)

UG472_aB_02_011713

ClockBackbone

I/O Bank

SelectIO Logic

Horizontal Clocking Row

BUFHor

CE

CLB

CLB

CLB

CLB

CLB

CLB

CLB

CLB

CLB

CLB

CLB

CLB


CLKA

CLKB

5x36KBlock RAMs/

FIFOs

5x36KBlock RAMs/

FIFOs

25 CLBs

25 SelectIOLogic Resources

BUFG

CE

CLK

10xDSP48Slices

PLL/PHASER

10xDSP48Slices

MMCM

SelectIO Logic

SelectIO Logic

SelectIO Logic

SelectIO Logic

BUFIO/BUFR

BUFIO/BUFR

Any I/O Clock

Any I/O Clock

SelectIO Logic

SelectIO Logic

SelectIO Logic


25 CLBs

CC

CC

BUFR

BUFMR

BUFIO

BUFR BUFIO

Left Side ClockConnections





図 B-3 : Kintex-7 および Artix-7 XC7A15T、 XC7A35T、 XC7A50T、 XC7A75T、 XC7A100T FPGA のクロック領域、 GT トランシーバーあり、 I/O バンクなし (右側)

UG472_aB_03_011713

ClockBackbone

GT Quad

GTX/GTP

RX/TXUSRCLKs

RX/TXOUTCLKs

IBUFDS O/ODIV2

GTX/GTP

RX/TXUSRCLKs

RX/TXOUTCLKs

IBUFDS O/ODIV2

HROW

BUFHor

CE

CLB

CLB

CLB

CLB

CLB

CLB

CLB

CLB

CLB

CLB

CLB

CLB


CLKA

CLKB

5x36KBlock RAMs/

FIFOs

5x36KBlock RAMs/

FIFOs

25 CLBs

BUFG

Left Side ClockConnections

CE

CLK

10xDSP48Slices

10xDSP48Slices

GTX/GTP

RX/TXUSRCLKs

RX/TXOUTCLKs

IBUFDS O/ODIV2

GTX/GTP

RX/TXUSRCLKs

RX/TXOUTCLKs

IBUFDS O/ODIV225 CLBs




UG472 (v1.11) 2014 年 11 月 19 日



図 B-4 : Artix-7 XC7A200T デバイスのクロック領域、 GTP トランシーバーおよび I/O バンクあり (右側)

UG472_aB_04_020812

ClockBackbone

I/O Bank

SelectIO Logic

HROW HorizontalClocking Row

BUFHor

CE

CLB

CLB

CLB

CLB

CLB

CLB

CLB

CLB

CLB

CLB

CLB

CLB


CLKA

CLKB

5x36KBlock RAMs/

FIFOs

5x36KBlock RAMs/

FIFOs

25 CLBs


BUFG

Left SideClock

Connections

CE

CLK

10xDSP48Slices

PLL

10xDSP48Slices

MMCM

SelectIO Logic

SelectIO Logic

SelectIO Logic

SelectIO Logic

BUFIO/BUFR

BUFIO/BUFR

Any I/O Clock

Any I/O Clock

SelectIO Logic

SelectIO Logic

SelectIO Logic


25 CLBs

CC

CC

BUFR

BUFMR

BUFIO

BUFR BUFIO

GT Quad

GTP

RX/TXUSRCLKs

RX/TXOUTCLKs

IBUFDS O/ODIV2

GTP

RX/TXUSRCLKs

RX/TXOUTCLKs

IBUFDS O/ODIV2

GTP

RX/TXUSRCLKs

RX/TXOUTCLKs

IBUFDS O/ODIV2

GTP

RX/TXUSRCLKs

RX/TXOUTCLKs

IBUFDS O/ODIV2



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