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目 錄
▍第一篇 數位邏輯基礎概念
第一章 組合邏輯的認識
一、簡介 ....................................................................................... 1-2
二、基本邏輯閘的真值表及其特性 ............................................. 1-3
三、基本邏輯閘的相互取代 ........................................................ 1-6
四、邏輯電路的化簡 .................................................................... 1-9
第二章 CPLD 電路設計與軟體模擬 -使用 MAX+PLUS II 軟體
一、MAX+PLUS II 環境的認識 .................................................. 2-3
二、建立一個 CPLD 組合邏輯電路 ............................................. 2-6
三、以波形功能模擬一個 CPLD 組合邏輯電路 ........................ 2-15
第三章 CPLD電路設計與硬體模擬 -使用數位邏輯設計實用級認證實習板
一、CPLD 燒燒實習板介燒 ......................................................... 3-2
二、CPLD 組合邏輯電路軟硬體實作模擬 .................................. 3-6
三、指定 CPLD 元件與接腳配置 ............................................... 3-14
四、電路下載燒錄 ....................................................................... 3-16
五、功能驗證 ............................................................................... 3-18
▍第二篇 組合邏輯電路設計與實作 第四章 半加減法器電路設計與實作
一、半加減法器電路設計 ............................................................ 4-2
二、建立電路圖檔 ........................................................................ 4-3
三、波形功能模擬 ....................................................................... 4-10
四、CPLD 元件與接腳配置 ........................................................ 4-14
五、電路下載燒錄 ....................................................................... 4-16
六、功能驗證 ............................................................................... 4-18
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數位邏輯設計實用級能力認證學術科
第五章 具有致能控制的 2 to 4 解碼器電路設計與實作
一、具有致能控制的 2 to 4 解碼器電路設計 .............................. 5-2
二、建立電路圖檔 ........................................................................ 5-3
三、波形功能模擬 ........................................................................ 5-9
四、CPLD 元件與接腳配置 ........................................................ 5-12
五、電路下載燒錄 ....................................................................... 5-13
第六章 具有優先權的 4 to 2 編碼器設計與實作
一、具有優先權的 4 to 2 編碼器電路設計 .................................. 6-2
二、建立電路圖檔 ........................................................................ 6-3
三、波形功能模擬 ....................................................................... 6-10
四、CPLD 元件與接腳配置 ........................................................ 6-12
五、電路下載燒錄 ....................................................................... 6-14
六、功能驗證 ............................................................................... 6-15
第七章 4 to 1 多工器電路設計與實作
一、4 to 1 多工器電路設計 .......................................................... 7-2
二、建立電路圖檔 ........................................................................ 7-2
三、波形功能模擬 ........................................................................ 7-5
四、CPLD 元件與接腳配置 ......................................................... 7-8
五、電路下載燒錄 ....................................................................... 7-10
六、功能驗證 ............................................................................... 7-12
第八章 1 to 4 解多工器電路設計與實作
一、1 to 4 解多工器電路設計 ...................................................... 8-2
二、建立電路圖檔 ........................................................................ 8-3
三、波形功能模擬 ........................................................................ 8-9
四、CPLD 元件與接腳配置 ........................................................ 8-12
五、電路下載燒錄 ....................................................................... 8-13
六、功能驗證 ............................................................................... 8-15
vii
目錄
▍第三篇 CPLD 循序邏輯電路設計與實作 第九章 八模下數漣波計數器電路設計
一、上數漣波計數器電路設計..................................................... 9-3
二、下數漣波計數器電路設計..................................................... 9-6
三、繪製八模下數漣波計數器波形模擬電路圖檔 ..................... 9-8
四、波形功能模擬 ....................................................................... 9-11
五、繪製八模下數漣波計數器 CPLD 實作電路圖檔 ................ 9-14
六、CPLD 電路硬體實作 ............................................................ 9-17
第十章 六模上數同步計數器電路實作
一、六模上數同步計數器電路設計原理 .................................... 10-2
二、六模上數同步計數器波形模擬檔實作 ................................ 10-4
三、波形功能模擬 ....................................................................... 10-7
四、繪製六模上數同步計數器實作電路圖檔 .......................... 10-10
五、六模上數同步計數器 CPLD 硬體電路實作 ...................... 10-12
第十一章 五模下數同步計數器電路設計
一、五模下數同步計數器電路設計原理 ................................ 11-2
二、五模下數同步計數器波形模擬電路圖檔 ......................... 11-4
三、波形功能模擬 ................................................................... 11-6
四、繪製五模下同步計數器實作電路圖檔 ............................ 11-9
五、五模下數同步計數器 CPLD 硬體電路實作 ................... 11-11
第十二章 四模環形計數器電路設計
一、四模環形計數器電路設計原理 ........................................ 12-2
二、四模環形計數器波形模擬電路圖檔 ................................ 12-3
三、波形功能模擬 ................................................................... 12-6
四、繪製四模環形計數器實作電路圖檔 ................................ 12-8
五、四模環形計數器 CPLD 硬體電路實作 .......................... 12-11
第十三章 七模強生計數器電路設計
一、七模強生計數器電路設計原理 ........................................ 13-2
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數位邏輯設計實用級能力認證學術科
二、七模強生計數器波形模擬電路圖檔 ................................ 13-3
三、波形功能模擬 ................................................................... 13-5
四、繪製七模強生計數器實作電路圖檔 ................................ 13-8
五、七模強生計數器 CPLD 硬體電路實作 .......................... 13-11
▍附錄 A 數位邏輯設計實用級暨專業級學科試題 學科第一回:1-50 題隨堂練習................................................. A-2
學科第二回:51-100 題隨堂練習 ............................................. A-7
學科第三回:101-150 題隨堂練習 ......................................... A-12
學科第四回:151-200 題隨堂練習 ......................................... A-18
學科第五回:201-250 題隨堂練習 ......................................... A-22
學科第六回:251-300 題隨堂練習 ......................................... A-26
學科第七回:301-350 題隨堂練習 ......................................... A-32
學科第八回:351-400 題隨堂練習 ......................................... A-40
學科第九回:401-450 題隨堂練習 ......................................... A-47
學科第十回:451-500 題隨堂練習 ......................................... A-54
▍附錄 B 數位邏輯設計實用級認證學科解答
▍附錄 C CPLD 燒錄介面 - LPT1 與 USB 驅動程式的設定
▍附錄 D 數位邏輯設計實用級術科測試參考資料 - 摘要
▍附錄 E 數位邏輯設計實用級認證學科試題解析 (附錄 E 為 PDF 格式電子書,請參閱本書隨書光碟)
▍參考書目
3
本章學習要點
CPLD 燒錄實習板介紹
CPLD 組合邏輯電路軟硬體實作模擬
指定 CPLD 元件與接腳配置
電路下載燒錄
功能驗證
學科 101-150 題隨堂練習(請參照附錄 A 第三回)
CPLD 電路設計與硬體模擬 -使用數位邏輯設計實用級 -認證實習板
3-2
數位邏輯設計實用級能力認證學術科
一、CPLD 燒錄實習板介紹 圖 (3-1)為 EPM 7064 CPLD 燒錄實習板外觀圖、圖 (3-2)為實習板介
面的接腳配置圖、圖 (3-3)為 EPM7064SLC44-10 晶片接腳圖以及表 (3-1)為實習板介面的接腳配置對照表。
(一)實習板輸入與輸出的介面功能簡述:
輸入端介面:
1. USB 電源:提供實習板電源。
2. 電源開關:ON/OFF 電源輸入控制。
3. 並列埠程式下載:下載 CPLD 組合邏輯電路設計檔案。
4. 多段時脈選擇:提供序向邏輯電路設計的時脈 (CLOCK)。
5. 功能設定指撥開關:設定 CPLD、LED 電路、七段顯示電路致能。
6. 指撥開關:設定輸入狀態— ON 為 0,OFF 為 1。
7. 按鈕開關:設定輸入狀態— 按下為 0,不按為 1。
2.電源開關 4.多段時脈選擇 8.LED 顯示電路 9.七段顯示電路
10.電子骰子顯示電路
11.蜂鳴器 7.按鈕開關 6.指撥開關
5.功能設定指撥開關
1. USB 電源
3.並列埠程式下載
CPLD EPM 7064
▲圖(3-1) EPM 7064 CPLD 燒錄實習板。
3-3
Chapter 3.CPLD 電路設計與硬體模擬 ‐使用數位邏輯設計實用級認證實習板
輸出端介面:
8. LED 顯示電路:顯示輸出狀態–低態動作 (1 滅;0 亮 )。
9. 電子骰子顯示電路:顯示骰子的點數。
10. 七段顯示電路:顯示二位數計時器的數字。
11. 蜂鳴器:輸出聲音。
▲圖(3-3) CPLD EPM7064SLC44-10 晶片接腳圖。
CPLD EPM 7064SLC44-10
▲圖(3-2) CPLD 燒錄實習板介面的接腳配置圖。
21,24,25,26,27,28,29,31 34, 33 43 02
CPLD EPM 7064
7,13,38,32 03,15,23,35
4,5,6,8,9,11,12,14 16,17,18,19
20
37
40
36
40 39
36 37
3-4
數位邏輯設計實用級能力認證學術科
表(3-1) CPLD 燒錄實習板介面的接腳配置表。 元件
名稱
LED 顯示電路
輸出狀態–低態動作 (1 滅;0 亮 )
電子骰子顯示電路
低態動作 (1 滅;0 亮 )
編號 D2 D3 D4 D5 D6 D7 D8 D9 D10-D11 D12-D13 D14 D15-D16
腳位 P21 P24 P25 P26 P27 P28 P29 P31 P36 P37 P39 P40
元件
名稱 七段顯示電路 蜂鳴器
編號 DS1 DS2 a b c d e f g dp LS1
腳位 P34 P33 P21 P24 P25 P26 P27 P28 P29 P31 P20
元件
名稱 GCLK1 GCLK2 CLR SW DIP-4
編號 JP2 JP3 JP4 S2
腳位 P43 P02 P01
(CPLD-EN)
P03,P15
P23,P35
(LEDs-EN)
D2-D9
致能開關
(7SEG-EN)
DS1-DS2 致
能開關
(CPLD-OE)
P44
元件
名稱 PBSW1 - PB-SW4 SW DIP-8
編號 S3 S4 S5 S6 S7
腳位 P16 P17 P18 P19 DIP1
P04 DIP2
P05
DIP3
P06
DIP4
P08
DIP5
P09
DIP6
P11
DIP7
P12 DIP8
P14
(二) CPLD-LPT1 燒錄實習板硬體 Setup 步驟如圖(3-4)所示:
1. 將個人電腦與 CPLD 實習板之間的線路接妥 :電路板的電源取自 USB 埠、資料經由並列埠 (LPT1)下載。
2. 將編號 S1 的電源開關撥到“ON”,編號 S4 指撥開關的『CPLD-EN』撥到“ON”。
3. 使用 LED 顯示電路時,必須先將編號 S2“LEDs-EN”開關撥到 ON。使用七段顯示電路時,則必須先將編號 S3“ 7SEG-EN”開關撥到ON。
4. 開關為低態動作。因此,當指撥開關 DIP-SW 撥至「ON」時,開關會送出低態信號「0」;而當按鈕開關「按下」時,亦會送出低態信號「0」。
3-5
Chapter 3.CPLD 電路設計與硬體模擬 ‐使用數位邏輯設計實用級認證實習板
(三) CPLD-LPT1 燒錄實習板軟體 Setup 步驟如下:
1. 請點選 MAX+plus II → Programmer。
2. 請點選 Options → Hardware Setup,在 Hardware Type 點選 ByteBlaster [MV],在 Parallel Port 點選 LPT1,螢幕畫面如圖 (3-5)。
▲圖(3-5) CPLD-LPT1 燒錄實習板軟體 Setup 步驟。
▲圖(3-4) CPLD-LPT1 燒錄實習板硬體 Setup 示意圖。
將 S1 電源開關撥到“ON"
連接至個人
電腦 USB 埠
連接至個人電腦 LPT1 埠 指撥開關功能設定
3-6
數位邏輯設計實用級能力認證學術科
(四) CPLD-USB 燒錄實習板硬體 Setup 步驟如下:(如圖 3-6)所示。
1. 將 CPLD 與 USB 燒錄實習板之間的並列埠連接在一起;CPLD 實習板的電源取自 USB 燒錄板、資料經由個人電腦 USB 串列埠下載。
2. 將 CPLD 燒錄實習板上編號 S1 的電源開關撥到“ON”,編號 S4指撥開關的『CPLD-EN』撥到“ON”;將 USB 燒錄實習板上的開關撥到“CPLD”。
3. 使用 LED 顯示電路時,必須先將編號 S2“LEDs-EN”開關撥到 ON。使用七段顯示電路時,則必須先將編號 S3“ 7SEG-EN”開關撥到ON。
4. LED 為低態動作。因此,當指撥開關 DIP-SW 撥至「ON」時,經開關會送來低態信號「0」;而當按鈕開關「按下」時,則亦會送出低態信號「0」。
將 S1 電源開關撥到“ON"
連接至個人電腦 USB 埠
連接 CPLD-USB 電源端點
指撥開關 功能設定
▲圖(3-6) CPLD-USB 燒錄實習板硬體 Setup 示意圖。
將開關撥到
“CPLD"
LED 會亮
3-14
數位邏輯設計實用級能力認證學術科
三、指定 CPLD 元件與接腳配置 1. 請點選 Assign → Device 選擇 MAX7000S → EPM7064SLC44-10 編
號。
必需先取消視窗下方 Show only Fastest Speed Grades 核取方塊),再按OK 鍵,螢幕畫面如圖(3-19)。
2. 儲存並編譯 File → Project → Save & Compile,螢幕畫面如圖 (3-20)。
3. CPLD 接腳配置 (I):請點選 MAX+plus II → Floorplan。
先將檢視模式切換為元件外觀 (請點選 Layout → Device View)。 方法:將滑鼠移到 Unassigned Nodes & pins 視窗,游標選擇每一端點,按滑鼠左鍵並拖曳到 CPLD 晶片上所對應的接腳,螢幕畫面為如圖(3-21)。 (依題意輸入 C → P04、B → P05、A → P06、Y → P21 接腳配置),再次儲存並編譯 File → Project → Save & Compile。
▲圖(3-20) 儲存並編譯。
▲圖(3-19) CPLD 元件配置。
3-15
Chapter 3.CPLD 電路設計與硬體模擬 ‐使用數位邏輯設計實用級認證實習板
4. CPLD 接腳配置 (II): (1) 點選 Assign → Pin/Location/Chip (2) 依題意設定接腳配置:
輸入:A → P6、B → P5、F → P4; 輸出:Y → P21。螢幕畫面顯示為設定 Y → P21 之接腳配置。
(3) 再點選 Add 按鈕,螢幕畫面如圖 (3-22)。 (4) 再次儲存並編譯 File → Project → Save & Compile。
點選會顯示 輸入/輸出端點
輸入端點
輸出端點
▲圖(3-21) CPLD 接腳配置(I)。
檔案名稱與晶片型號
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數位邏輯設計實用級能力認證學術科
四、電路下載燒錄 1. 使用 CPLD-LPT1 介面燒錄:
請點選 MAX+plus II → Programmer,再點選 Program 按鈕,螢幕畫如圖 (3-23)。
▲圖(3-22) CPLD 接腳配置(II)。
▲圖(3-23) 使用 CPLD-LPT1 介面完成電路下載燒錄。
3-17
Chapter 3.CPLD 電路設計與硬體模擬 ‐使用數位邏輯設計實用級認證實習板
2. 使用 CPLD-USB 介面燒錄: a. 在 Quartus II Programmer 主功能視窗,點選 File → Open,選取欲
下載燒錄的 .pof 檔,再按“開啟”,螢幕畫如圖 (3-24)。
b. 勾 選 Program/Configure 、 Verify 與 Blank-Check 參 數 , 按 “Start”,螢幕會顯示 100% (Successful),表示電路下載燒錄成功, 再儲存檔案 → 點選主功能表 File → Save (as) → 3.cdf (此檔案為使用 Quartus II programmer 所產生的燒錄設定檔 ),螢幕畫如圖 (3-25)。
▲圖(3-24) 設定欲下載燒錄的.pof 檔。
▲圖(3-25) 設定欲下載燒錄的參數並儲存所產生的燒錄設定檔。
1
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3
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檔案名稱 晶片型號