Starc verilog hdl2013d
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STARC RTL Design Style Guide Verilog HDL lecture before starting to design.
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謝辞STARC RTL 設計スタイルガイドの取り組みは産業技術推進連絡会議で FPGA コンソーシアムの代表の熊本大学の末吉敏則教授のご指導により始めました。
規則の検討会には、ルネサステクノロジー、富士通VLSI 、中央製作所、大同工業大学の参加に頂きました。
スタイルガイド利用、検討のセミナは SWEST, FPGAカンファレンスなどにおいて実施してきました。
Design Wave 2009 年 2 月号（ CQ 出版）に記事を掲載させていただいています。
関係者の皆様に感謝いたします。
20130227 (c) [email protected]
概要背景
1. 振る舞い言語の標準化
2. ＳＴＡＲＣ RTL 設計スタイルガイド
3. 教育のための準備
4. 業務利用のための準備
５ . 逸脱の手続きと事例
まとめ と 付録20130227 (c) [email protected]
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背景HDL 言語の標準化を IEEE で決めた。標準に適合する書き方だけでは適切な動作をしない記述が可能。標準に適合する書き方だけでは，言語処理系，物理的な回路によって，同じ振る舞いをしない。可読性，保守性の高い設計の振る舞い記述。
ASIC 設計と FPGA 設計の違いを認識。Verilog HDL はシミュレーションのために弱い文法。
よりよい実装のためには強い規約が必要。C 言語と MISRA-C の関係と相似。 MISRA-C はソフトウェアの空間的な部分集合化。 MISRA-C は時間の指針が弱い。
20130227
FPGA を利用する理由すばやい設計すばやい実装すばやい物理実験。
FPGA(flexible programmable gate array) は入出力、 RAM などの機能ブロックが事前に決まっている。構成要素として、 LUT(look up table) 、 FF(flip flop) などの配置 , クロック配線場合によっては CPU, DSP, ネットワークなどをハードウェアまたはソフトウェアで導入
道具が完備。書いてすぐに模擬試験(simulation) 。すぐに実装可能。
最終顧客が FPGA で実装試験を実施
発注時の仕様の打ち合わせ
FPGA の開発競争激しい低消費電流化高速度化CPLD( 小規模）から大規模 FPGA までの製品展開
20130227
FPGA ASIC消費電流 大
小にできる
処理速度 遅
速くできる
IC 面積 大小にできる
設計から実装
短くできる 長
１個作成費用
安くできる 高
供給
主要２者の競争
製造者による
RTL 設計スタイルガイド言語の部分集合を定義し、 HDL の曖昧さを排除 ( 時間的にも）
Verilog-HDL は特に。
ASIC 向けのガイドが基本。Verilog-HDL では , 第二版で FPGA 向けの節を追加。 Verilog-HDL の第二版は本では日本語。ＣＳＶなど古典的ソフトでの記述だった。定量的な記述は当時の制約の影響。ＦＰＧＡの場合の詳細が未整備。
Xilinx, Altera のガイドを参考に対応付けるとよい。
規則を守ることよりも、守らないときの理由が大事（規則を守るよりも価値があることがあるかも）
20130227
1. 振る舞い言語設計自動化 (Design automation)/ 振る舞い言語(Behavioural languages)
IEEE で設計自動化として標準化、順次 IEC で振る舞い言語国際規格化
VHDL は Ada(modula-2/pascal) から , Verilog-HDL は C とmodula-2/pascal から
RTL 設計スタイルガイド㈱半導体理工学研究センター(STARC:Semiconductor Technology Academic Research Center)
ＦＰＧＡベンダによるガイドXilinx 合成シミュレーション設計ガイドAltera ハンドブック第 1巻推奨HDL コーディング構文など201302
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HDL(hardware Description Language)
設計自動化 (Design automation)/HDLハードウェア記述言語 : IEEE
VHDL:VHSIC Hardware Description Language
VHSIC: Very High Speed Integrated Circuits
Verilog-HDL
振る舞い言語 (Behavioural languages):IEC -> IEEE を順次国際規格に
20130227 (c) [email protected] 8
Pascal -> Modula-2 -> Ada -> VHDL
->Verilog-HDL -> System Verilog -> System C -> C# -> C -> C++ -> JAVA
細字がプログラミング言語、太字が HDL
関連言語の繋がり
2. STARC RTL 設計スタイルガイド
論理回路の振る舞いを記述する手引き 規則に沿った書き方をすると、間違が少な
いVHDL 版と Verilog-HDL版がある
それぞれ日本語版と英語版がある
約 600個の規則を３つ（５つ）に分類
必須。守らないときには、理由を文書化するとよい
推奨。推奨には１，２，３の区分あり 参考。自社の規則を作る際に検討
20130227
VHDL Verilog-HLD
日本語 初版 第 2 版（追加、改定あり）
英語 初版 初版 (pdf は第 2 版 )
スタイルガイドの章構成1章 基本設計制約命名規則 , 設計スタイル , クロック , （非）同期設計 ,階層設計
設計を開始時に考慮する設計制約2章 RTL 記述テクニック組合せ回路 ,順序回路の記述スタイalways 文 ,function 文 ,if 文 ,case 文3章 RTL 設計手法分割設計 ,機能ライブラリ , 設計資産のパラメータ化、テスト容易化設計、低消費電力設計、設計データの管理
4章 検証のテクニックテストベンチのパラメータ化、タスクの使用、検証の進め方20130227
3. 利用の準備ルールの体系の確認
番号の振りなおし
教育の順番を確認 <1>: 実習前に <2>: 実習中に <3>: 進んでいる人が自習 <4>：教育の作業の範囲外
20130227
次頁以降の検討成果記述汎例
<1>,<2>,<3>,<4> が教育順序。
青文字の項目： RTL 設計スタイルガイドで省略している注記
＜小川清による補足＞
赤茶字：初学者のうちから習慣付けするとよい項目
20130227
1章 基本設計制約 (静的規則 ) 1.1 命名規則 <1>
＜プログラムを書く際に、名前は必ず使うため＞( 動的規則 ) <2>
1.2 同期設計1.3初期リセット1.4 クロック1.5 非同期設計
(構造設計 ) <4>1.6 階層設計1.7 FPGA<Verilog-HDL 版 ver.2>
20130227
2章 RTL 記述技法 (always 文 ) <2>
2.1 組み合わせ回路 2.2 組み合わせ回路の always 文記述2.3 FF の推定2.4 ラッチ記述2.5 トライステート・バッファ2.6 回路構造を意識した always 文記述
( 制御文と演算 ) <2> 2.7 if 文記述 2.8 case 文記述 2.9 for 文記述 2.10 演算子と代入文の記述2.11 ステートマシン記述 <3>
20130227
3章 RTL 設計手法(機能ライブラリ ) <3>
3.1 機能ライブラリの作成 3.2 機能ライブラリの使用
3.3 試験容易化設計 (DFT) <4>
3.4 低消費電力設計 <3>
3.5 ソースコード , 設計データの管理 <1>
＜ソースコードを必ず扱うため＞20130227
4章 検証技術(Verification Techniques )
(試験台 (test bench))
4.1 試験台記述 <2>
4.2 手続記述 (Task description) <3>
4.3 検証の進め方 (Verification process ) <3>
4.4 ゲート水準模擬試験 (simulation) <4>
4.5 静的 (static)刻時 (timing)解析 <3>
20130227
1章 基本設計制約1.1. 命名規則
1.1.1. 基本命名規則を守る1.1.2. 回路名や端子名は階層構造を意識した命名規則に従う
1.1.3. 信号名には意味のある名前を付ける1.1.4. include ファイル、パラメータ、 define
の命名規則 (VHDL 版と異なる )1.1.5. クロック系を意識した命名をする
20130227
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1.1.1. 基本命名規則を守る① ファイル名は、” <モジュール名 >.v” とする (Verilog) [ 推奨 2] ＜推奨なのは過去の道具、遺産があるため＞② 使用文字は、英数字と’ _’ 、最初の文字は英字のみ [ 必須 ]
③ Verilog HDL(IEEE1364), SystemVerilog(IEEE1800), VHDL(IEEE1076.X) の予約語は、使用しない [ 必 須 ] ＜他の言語と連動して使う場合に困る＞
④ ”VDD”, ”VSS”, ”VCC”, ”GND”, ”VREF” で始まる名前は、使用しない（大小文字とも） [ 必須 ] ＜回路シミュレータと連動して使う場合に困る＞⑤ 英字の大文字 / 小文字で、名称を区別しない (Abc,abc など ) [ 必須 ] ＜可読性が良くないし、 OSや道具によっては混同するため＞⑥ 最上位のポート名・モジュール名は ‘ _’ を最後に使用及び連続使用しない[ 推奨 1]⑦ 負論理信号は極性がわかるように末尾に識別記号 (”_X”, ”_N” など ) を付ける [ 推奨 2]<_X よりは _N の方がよい。 >⑧ インスタンス名はモジュール名を基本とし、複数使用されるインスタンス名は” <モジュール名 >_< 数値 >” とする (Verilog) [ 推奨 3]⑨ 最上位のモジュール名・ポート名は 16 文字以内で大文字 / 小文字を混在させない [ 推奨 1]⑩ 使用する ASIC ライブラリと同じインスタンス名、セル名を使用しない[ 必須 ]
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1.1.2. 回路名や端子名は階層構造を意識した命名規則に従
う① モジュール名、インスタンス名は、 2 文字以上、 32 文字以下とする[ 必須 ] ＜解説： 1 文字の名前は一覧を作り、目的を記載する（逸脱文書）。それ以外の目的では使わない事、今後、 1 文字の名前を作らないことを徹底する＞ ・ 16 文字以下を推奨する（推奨 2 ） ・階層を含んだインスタンス名は 128 文字以内とする（推奨 3 ）② 最上位 (TOP) にある階層 (ブロック名 ) の先頭には、階層識別文字を付加する [ 推奨 3]③ サブ階層の階層識別文字には、上位階層の階層識別文字を付加する [ 推奨3]④ 各ブロック出力端子名の先頭文字は、”< 階層識別文字>”+”_” とする[ 推奨 3]⑤ ブロックの入力信号名・出力信号名は、内部の信号とは別の命名規則があるとよい [ 参考 ]⑥ 出力端子名と接続されるネット名は同一とする [ 推奨 2] ・上位階層のネット名と入力端子名を同一とする（推奨 2 ）
20130227 (c) [email protected]
1.1.3. 信号名には意味のある名前を付ける
① ブロック内部の信号名は、入出力信号名とは別の命名規則があるとよい [ 参考 ]
② 階層内部は、意味のある理解しやすい信号名を付ける [ 参考 ]
③ 信号名、ポート名、パラメータ名、 define 名、ファンクション名は、 2 文字以上、 40 文字以下とする (Verilog) [ 必須 ]
＜ 1 文字の名前は一覧を作り、目的を記載する（逸脱文書）。それ以外の目的では使わない事、今後、 1 文字の名前を作らないことを徹底する＞
・ 24 文字以下を推奨する（推奨 2 ）
20130227
1.1.4. include ファイル ,パラメータ ,define の命名規則 (VHDL 版と異なる )
① include ファイルは、 RTL 記述に対しては ” .h”, ”.vh”, ”.inc” 、テストベンチに対しては ” .h”, ”.inc”, ”.ht”, ”.tsk” とする (Verilog HDL only) [ 推奨 2]② パラメータ名は、異なる命名規則があるとよい (Verilog) [ 推奨 3]③ 同一名称のパラメータを、異なるモジュールで使用しない (Verilog) [ 推奨 3]
④ define は、同一モジュール内で宣言されたもののみを使用する (Verilog HDL only) [ 推奨 1]
⑤ 1 つの階層内だけで使用するパラメータは、階層識別文字を付加するとよい [ 参考 ]⑥ 定数を出力ポートに直接出力しない [ 推奨 1] ・入力ポートにも定数を入力しないほうがよい（参考）⑦ 再利用を考えた回路は、必要なポートのビット幅をパラメータ化する [ 推奨 3]⑧ パラメータも <数値 >’b,’h,’d,’o の指定を明確化する (VerilogHDLonly) [ 推奨 1]
⑨ 32ビット幅以上の場合は、ビット幅を指定する (Verilog HDL only) [ 必須 ]
20130227
1.1.5. クロック系を意識した命名をする
① レジスタの出力信号名にはクロック系やレジスタを意識した命名をする [ 推奨 3]
② クロック信号名は CLK または CK 、リセット信号は RST_X または RESET_X 、イネーブル信号は EN を基本とし、末尾に種別を付加する [ 推奨 3]
③ クロック系を意識した命名 [ 参考 ]
④ レジスタを意識した命名 [ 参考 ]
20130227
1.7. FPGA1.7.1. ASIC と FPGA の両方を
使用する場合の注意点
① 1 つの FPGA 内でゲーティッドクロックを使用しない [ 推奨 1]
② FPGA と ASIC で異なる部分は CORE の記述から除外する [ 参考 ]
③ FPGA, ASIC で異なる記述は `ifdef で切り替える [ 参考 ]
20130227
3章 RTL 設計手法3.5. ソースコード、設計データの管理
3.5.1. ディレクトリを目的ごとに作成する3.5.2. ファイルのサフィックス名3.5.3. ファイルヘッダに必要な情報を定義する3.5.4. ファイルのバージョンを管理する3.5.5. ファイルのバックアップは定期的に3.5.6. コメントを多用する3.5.7. バージョン管理に CVS を使用する <CVS 用 >3.5.8. CVS の基本操作 <CVS 用 >3.5.9. CVS の高度な使い方 <CVS 用 >)3.5.10. CVS の履歴によって変更内容を確認する <CVS 用>
3.5.11. バグトラッキングシステムを構築する20130227
3.5.1. ディレクトリを目的ごとに作成する
① RTL 記述、合成スクリプト、合成結果、 Sim 結果は、異なるディレクトリに保管する [ 必須 ]
② RTL 記述のディレクトリにはテストパターンを置かない [ 推奨 1]
③ データのバージョン管理はディレクトリをコピーして、いらないファイルを消去する [ 推奨 2]
④ ファイル名は相対パスで参照する [ 推奨1]
20130227
3.5.2. ファイルのサフィックス名① 各ファイルの参照は相対パスで指定（ 1 度 master 階層まで戻る） [ 推奨 1]
② RTL 記述は、” < モジュール名 >” ＋ ” .v” (Verilog) [ 推奨 1]③ テストベンチは、” _tb.v”,”_test.v”, ”.vt” (Verilog) [ 推奨 3]④ ゲート記述は、” < モジュール名 >” ＋ ” .v” あるいは、” .vnet” (Verilog) [ 推奨 3]
⑤ include ファイルは、 RTL 記述に対しては ".h",".vh",".inc" 、テストベンチに対しては ".h",".inc",".ht",".tsk" にする (Verilog HDL only) [ 推奨 2]
⑥ Unix 上の実行ファイルは、” .run” [ 推奨 3]⑦ シミュレーション用 (Verilog HDL) スクリプトファイルは、” .v_scr” [ 推奨 3]
⑧ lint 用スクリプトファイルは、” .l_scr” [ 推奨 3]⑨ 合成スクリプトは、” .scr” [ 推奨 3]⑩ 合成、シミュレーション、レイアウトの log はすべて、” .log” [ 推奨 3]
⑪ lint の log は、” .l_log” [ 推奨 3]⑫ 合成のレポートファイルは、” .rep” あるいは、” .tim” あるいは” .ara” [ 推奨 3]
⑬ SDF ファイルは、” .sdf” [ 推奨 1] ⑭ EDIF ファイルは、” .edif” または” .edf” [ 推奨 1]⑮ 合成データベースは、” .db” [ 推奨 1]
20130227
3.5.3. ファイルヘッダに必要な情報を定義する
① ファイルヘッダに回路名、回路機能、作成者、作成日などを示す [ 推奨 1]
② 再利用の場合には修正者や修正項目を示す [ 推奨 1]
③ ファイルヘッダを共通化する [ 推奨 1]
④ 必要があれば CVS を使用する [ 推奨 3] < 当時もRCS などの別の版管理の道具はあった。現在はSubversion, redmine などを使うことがある。 CVS固有の記述は他の道具に変換する。 >
20130227
3.5.4. ファイルのバージョンを管理する
① 複数メンバーでの開発ではマスターデータと個人用データを分離する [ 推奨 1]
② CVS でファイルのバージョンを管理することができる [ 参考 ]< 当時も RCS などの別の版管理の道具はあった。現在は Subversion, redmine などを使うことがある。 CVS固有の記述は他の道具に変換する。 >
20130227
3.5.5. ファイルのバックアップは定期的に① ファイルのバックアップを行なう [ 推奨 2]
② 設計ディレクトリ全てを定期的にバックアップする [ 推奨 2]
＜版管理の道具を使ったり，ディスクごとバックアップを取ったり，バックアップを常時取っているネットワークディスクを使ったり，方法は様々。＞
20130227
3.5.6. コメントを多用する① コメントの多用によりソースコードの可読性が向上する [ 推奨 2]
② 記述内の演算子などに、その目的や内容を示すコメントを付ける [ 推奨 2]
③ 入出力ポート、宣言は 1 行で記述し必ずコメントを付ける [ 推奨2]
④ コメントはできるだけ英語で記述する [ 推奨 2]
⑤ 日本語のコメントは EDA ツールによっては読めないことがある [ 参考 ]
⑥ もっともトラブルの少ない日本語コード EUC を使用する [ 推奨1]
⑦ コメントは、 // で始める [ 推奨 3]20130227
コメントに関する補足（小川）
コメントを多用するとよくない場合言語記述と矛盾したり，意味が不明になることがある言語記述を改訂する際に，コメントも変更しないといけない。コメントの自動生成部分以外は多用しない方がよい場合もある
// コメントの方がよい理由/* */ の間に入るコード例えば /* など， /* を利用しているとMISRA-C のように関連ルールを規定しないといけない/* */ だと，どこからどこまでがコメントかを理解するのにタブなどを利用する必要がある
20130227
3.5.11. バグトラッキングシステムを構築する
① 登録、アサイン、解決、検証の段階を明記する [ 参考 ]
② 状況をメールで送信するとともに表で表示する [ 参考 ]
<TRAC, Redmine などの単独ソフトウェアを使う場合と統合設計環境に組込み可能な機能を使う場合がある。メール，表での表示はソフトウェアの機能にあるかを確認するとよい >
20130227
4. 業務利用の準備優先順位のつけ直し
個々人に優先順位をつける班構成の会合で上位 10個を確認（班に一人は専門家）して班での合意を作成
過去に公開講座で数度実施（ SWEST2008 を含む）
累計上位 10 を紹介 関連項目の中で再掲載 (KWIC:key word in
context)
20130227
RTL1.4.3 ゲーティッドクロックの使用は注意
(c) [email protected] 37Gated clock, clock gating: 時計開閉。省電力のために時間信号を開閉する。FPGA は組込みの省電力機構を用いるとよい
RTL1.5.1. 非同期クロック間の信号にはメタ・ステーブルを考慮
(c) [email protected] 38
Meta stable:不安定平衡状態 (unstable equilibrium state) 。一定期間発振する。 1 か 0 かに収束する。収束時間のデータがない。
５．逸脱の手続きと事例
20130227 42
優先順位付けに基づいて規則を合意し対象外を決める
例：テストベンチでの習慣（逸脱文書は作る）Tb を名前の最初につける方法整数は 10 進数を標準にする場合に D をつけない
不足している規則を追加（分野固有の命名規則など）
できれば HAZOP など設計審査を経る
対象外にする方法は 3つ規則そのものを考慮せず検査もしない共通の逸脱文書を作るが、検査をして資料は残す共通の逸脱文書にはないが、必要な逸脱なので個別の文書化をする
逸脱例： 1.1.3.3 信号名、ポート名、パラメータ名、 define 名、ファンクション名は、 2 文字以上、 40 文字
以下とする
20130227 46
1 文字でよく使っている変数は逸脱文書を作成する。
新たに 1 文字の変数を作らない。
場合によっては出現箇所一覧を確認（チェッカの出力をつけ利用目的と同じことを確認した人の署名）
まとめ任意性の少ない設計
検証，試験しやすい
教育時の事前，最中，事後、範囲外に区分
作業時に優先順位付けをする知見の集約，環境の変化への対応、逸脱の合意
逸脱した方が効果的な場合は逸脱のの手続き
道具の有効利用道具の紹介HAZOP の実施
20130227 47
参考文献[１ ] 岐阜大学 FPGA による画像処理入門編 , 名古屋ソフ
トウェアセンタ , 2010[２ ] 長谷川誠 , 渡会勝彦 , 米永裕司 , 渡部謹二 , 小川
清 ,Verilog HDL スタイルガイドの利用方法 , IPSJ 研究報告 . EMB, 組込みシステム 2008(1), pp. 7-10, 2008
[3] Miron A, Melvin A.B., Arthur D.f., Digital systems testing and testable design, Jaico publishing house, 1993
[4] 小川清，渡部謹二，斉藤直希，森川聡久，服部博行 , デジタル設計工学の基礎の検討 , 第 6 回ディペンダビティシンポジウム , 2009
[5] RTL 設計スタイルガイド verilog-HDL編 /VHDL編 ,STARC, 2006/2011
20130227
例 (sample) をコンパイルしようスタイルガイドには、例の記述があります。眺めて、ふんふん言っているだけでなく、実際に打ち込んで、コンパイルしてみましょう。
省略部分を補足しないとコンパイルエラーになる場合があります。
補足してもコンパイルエラーになる場合（コンパイラの性能、仕様に依存）は対応を検討
複数のコードを回路生成して比較
模擬試験 (simulation) して比較
FPGA に実装してみて振る舞い確認
Xilinx ISE Webpack での実験結果をhttp://researchmap.jp/kaizen/STARC-RTL設計スタイルガイド/ に掲載予定
20130227
実習で利用している FPGA例
Xilinx
ISE Webpack とModelSim を同梱。そのまま利用可能。
最新の ISE Webpack でも利用可能
20130227
第 5 回 5都市FPGA カンファレンス 2010
http://www.fpga.or.jp/5city2010/ChubuSC2010.html
中部招待講演 「 STARC RTL 設計スタイルガイドを「こう使おう」 Verilog-HDL 版」 小川清
「ドクターＦＰＧＡ FPGA 初心者のためのデバッグヒント」で紹介のあった事例について、スタイルガイドのどの規則を参照しているとよいかをその場で解説
20130227
