Sistemas Microprocessados SISTEMA MP8085 6 P. Eng. Computao/Telecomunicao FACIT / 2014 Prof. Maurlio J. Incio Sistema MP 8085 Introduo O Sistema MP 8085 um exemplo tpico de sistema microprocessado com recursos bsicos. A anlise do Sistema MP 8085 permite compreender diversas aspectos comuns a outros sistemas microprocessados, com por exemplo: Demultiplexao do barramento de dados; Endereamento de memria; Endereamento de portas de I/O; Interfaceamento com perifricos; Gerao de sinais de clock e reset; Alimentao. Sistema MP 8085 Introduo As principais caractersticas do Sistema MP 8085 so: Microprocessador: 8085, com clock de 3 a 6 MHz (depende do cristal a ser utilizado). Memria RAM: tipo SRAM, de 2KB (CI 6116). Memria ROM: tipo EPROM, de 4KB, (CI 2732). Porta de entrada: de 8 bits (CI 74LS244). Porta de sada de: 8 bits (CI 74LS373). Alimentao: 9 a 12V, no regulados. Consumo mximo: 0,5A. Sistema MP 8085 2004/12 1.0PROJETO - SISTEMA MICROPROCESSADOR 8085A31 1 Wednesday , Nov ember 16, 2005TitleSize Document Number RevDate: Sheet of+5V+5V+5V+5V +5V+5V+5V +5V+5V +5V+5VAD0AD1AD2AD3AD4AD5AD6AD7A8A9A10A11A0A1A2A3A4A5A6A7AD0AD1AD2AD3AD4AD5AD6AD7A0A1A2A3A4A5A6A7A8A9A10A11AD0AD1AD2AD3AD4AD5AD6AD7AD0AD1AD2AD3AD4AD5AD6AD7A0A1A2A3A4A5A6A7A8A9A10AD0AD1AD2AD3AD4AD5AD6AD7AD0AD1AD2AD3AD4AD5AD6AD7A12A12A12U6808536125698710112933393512131415161718192122232425262728303132343374384020RST-INX1X2SIDTRAPRST 5.5RST 6.5RST 7.5INTRINTAS0S1HOLDREADYAD0AD1AD2AD3AD4AD5AD6AD7A8A9A10A11A12A13A14A15ALEWRRDIO/MRST-OTCLKOSODHLDAVCCVSSU8HM6116876543212322191820219101113141516172412A0A1A2A3A4A5A6A7A8A9A10CSOEWED0D1D2D3D4D5D6D7VCCGNDU7AM2732876543212322192118209101113141516172412A0A1A2A3A4A5A6A7A8A9A10A11CEOE/VPPO0O1O2O3O4O5O6O7VCCGNDU974ALS3733478131417181112569121516192010D0D1D2D3D4D5D6D7OCGQ0Q1Q2Q3Q4Q5Q6Q7VCCGNDU374ALS3733478131417181112569121516192010D0D1D2D3D4D5D6D7OCGQ0Q1Q2Q3Q4Q5Q6Q7VCCGNDU274LS24424681113151711918161412975320101A11A21A31A42A12A22A32A41G2G1Y11Y21Y31Y42Y12Y22Y32Y4VCCGNDU5C74ALS329108U5D74ALS32121311U5A74ALS32123147U5B74ALS32456U4B74ALS04B3 4U4A74ALS04B1 2147U4C74ALS04B5 6U4E74ALS04B11 10U4D74ALS04B9 8U4F74ALS04B1312Y1CRYSTALC1122nFC1222nFC8100nFC9100nFC10100nFJ3CON212SW1LIG/DESL1 2D11N40041 2F10,5AU1LM7805/TO132VINGNDVOUT+ C31000uF+ C4100uFR1560RD2LEDJ4CON512345JP2JUMPER12JP3JUMPER12JP4JUMPER12JP5JUMPER12C13100nFC5100nFC6100nFJP1JUMPER12+ C747uFD31N4148R210KJ2CON1012345678910J1CON1012345678910C2100nFC1100nFRESETTRAPRST5.5RST6.5RST7.5GNDGNDGNDO0O1O2O4O5O6O7I3I2GNDI1I4GNDI5I6I0I7O39 a 12VccENGENHARIA DA COMPUTAO - FACIT+-Output PortInput PortInterruptSistema MP 8085 Demultiplexao do barramento de dados No P8085, o barramento de dados multiplexado com a parte baixa (bits menos significativos) do barramento de endereos. Dessa forma, deve ser utilizado um circuito para demultiplexar o barramento de dados, separando dados de endereos. No Sistema MP 8085 isto feito pelo latch U9 (CI 74LS373). Quando habilitado pelo sinal ALE, o latch captura o endereo no barramento de dados (AD0~AD7) e o transfere para o barramento de endereos (A0~A7). Sistema MP 8085 Demultiplexao do barramento de dados 2004/12 1.0PROJETO - SISTEMA MICROPROCESSADOR 8085A31 1 Wednesday , Nov ember 16, 2005TitleSize Document Number RevDate: Sheet of+5V+5V+5V+5V +5V+5V+5V +5V+5V +5V+5VAD0AD1AD2AD3AD4AD5AD6AD7A8A9A10A11A0A1A2A3A4A5A6A7AD0AD1AD2AD3AD4AD5AD6AD7A0A1A2A3A4A5A6A7A8A9A10A11AD0AD1AD2AD3AD4AD5AD6AD7AD0AD1AD2AD3AD4AD5AD6AD7A0A1A2A3A4A5A6A7A8A9A10AD0AD1AD2AD3AD4AD5AD6AD7AD0AD1AD2AD3AD4AD5AD6AD7A12A12A12U6808536125698710112933393512131415161718192122232425262728303132343374384020RST-INX1X2SIDTRAPRST 5.5RST 6.5RST 7.5INTRINTAS0S1HOLDREADYAD0AD1AD2AD3AD4AD5AD6AD7A8A9A10A11A12A13A14A15ALEWRRDIO/MRST-OTCLKOSODHLDAVCCVSSU8HM6116876543212322191820219101113141516172412A0A1A2A3A4A5A6A7A8A9A10CSOEWED0D1D2D3D4D5D6D7VCCGNDU7AM2732876543212322192118209101113141516172412A0A1A2A3A4A5A6A7A8A9A10A11CEOE/VPPO0O1O2O3O4O5O6O7VCCGNDU974ALS3733478131417181112569121516192010D0D1D2D3D4D5D6D7OCGQ0Q1Q2Q3Q4Q5Q6Q7VCCGNDU374ALS3733478131417181112569121516192010D0D1D2D3D4D5D6D7OCGQ0Q1Q2Q3Q4Q5Q6Q7VCCGNDU274LS24424681113151711918161412975320101A11A21A31A42A12A22A32A41G2G1Y11Y21Y31Y42Y12Y22Y32Y4VCCGNDU5C74ALS329108U5D74ALS32121311U5A74ALS32123147U5B74ALS32456U4B74ALS04B3 4U4A74ALS04B1 2147U4C74ALS04B5 6U4E74ALS04B11 10U4D74ALS04B9 8U4F74ALS04B1312Y1CRYSTALC1122nFC1222nFC8100nFC9100nFC10100nFJ3CON212SW1LIG/DESL1 2D11N40041 2F10,5AU1LM7805/TO132VINGNDVOUT+ C31000uF+ C4100uFR1560RD2LEDJ4CON512345JP2JUMPER12JP3JUMPER12JP4JUMPER12JP5JUMPER12C13100nFC5100nFC6100nFJP1JUMPER12+ C747uFD31N4148R210KJ2CON1012345678910J1CON1012345678910C2100nFC1100nFRESETTRAPRST5.5RST6.5RST7.5GNDGNDGNDO0O1O2O4O5O6O7I3I2GNDI1I4GNDI5I6I0I7O39 a 12VccENGENHARIA DA COMPUTAO - FACIT+-Output PortInput PortInterruptBarramento de dados Barramento de endereos Latch Sistema MP 8085 Endereamento de memria Memrias e portas de I/O, para serem acessados, devem possuir endereos diferentes. Portanto, necessrio utilizar uma tcnica de decodificao de endereos. O Sistema MP 8085 possui decodificao parcial para os endereos de memria, pois as linhas de endereos A13~A15 no esto sendo utilizadas. Nesse sistema, a decodificao dos endereos de memria realizada por um circuito decodificador de endereos que utiliza os sinais A12 e IO/M. Sistema MP 8085 Endereamento de memria O decodificador de endereos um circuito lgico implementado com as portas OR U5 e os INVERSORES U4 (74LS32 e 74LS04), que fazem a habilitao das memrias ROM U7 (2732) e RAM U8 (6116). Como ambos CIs de memria so habilitados em nvel baixo (CE da ROM e CS da RAM), um inversor no circuito lgico garante que a ROM seja habilitada com A12 em nvel baixo e a RAM habilitada com A12 em nvel alto. Assim, os endereos da memria ROM estaro abaixo de 0FFFH e os endereos da memria RAM estaro acima de 1000H. Sistema MP 8085 Endereamento de memria 2004/12 1.0PROJETO - SISTEMA MICROPROCESSADOR 8085A31 1 Wednesday , Nov ember 16, 2005TitleSize Document Number RevDate: Sheet of+5V+5V+5V+5V +5V+5V+5V +5V+5V +5V+5VAD0AD1AD2AD3AD4AD5AD6AD7A8A9A10A11A0A1A2A3A4A5A6A7AD0AD1AD2AD3AD4AD5AD6AD7A0A1A2A3A4A5A6A7A8A9A10A11AD0AD1AD2AD3AD4AD5AD6AD7AD0AD1AD2AD3AD4AD5AD6AD7A0A1A2A3A4A5A6A7A8A9A10AD0AD1AD2AD3AD4AD5AD6AD7AD0AD1AD2AD3AD4AD5AD6AD7A12A12A12U6808536125698710112933393512131415161718192122232425262728303132343374384020RST-INX1X2SIDTRAPRST 5.5RST 6.5RST 7.5INTRINTAS0S1HOLDREADYAD0AD1AD2AD3AD4AD5AD6AD7A8A9A10A11A12A13A14A15ALEWRRDIO/MRST-OTCLKOSODHLDAVCCVSSU8HM6116876543212322191820219101113141516172412A0A1A2A3A4A5A6A7A8A9A10CSOEWED0D1D2D3D4D5D6D7VCCGNDU7AM2732876543212322192118209101113141516172412A0A1A2A3A4A5A6A7A8A9A10A11CEOE/VPPO0O1O2O3O4O5O6O7VCCGNDU974ALS3733478131417181112569121516192010D0D1D2D3D4D5D6D7OCGQ0Q1Q2Q3Q4Q5Q6Q7VCCGNDU374ALS3733478131417181112569121516192010D0D1D2D3D4D5D6D7OCGQ0Q1Q2Q3Q4Q5Q6Q7VCCGNDU274LS24424681113151711918161412975320101A11A21A31A42A12A22A32A41G2G1Y11Y21Y31Y42Y12Y22Y32Y4VCCGNDU5C74ALS329108U5D74ALS32121311U5A74ALS32123147U5B74ALS32456U4B74ALS04B3 4U4A74ALS04B1 2147U4C74ALS04B5 6U4E74ALS04B11 10U4D74ALS04B9 8U4F74ALS04B1312Y1CRYSTALC1122nFC1222nFC8100nFC9100nFC10100nFJ3CON212SW1LIG/DESL1 2D11N40041 2F10,5AU1LM7805/TO132VINGNDVOUT+ C31000uF+ C4100uFR1560RD2LEDJ4CON512345JP2JUMPER12JP3JUMPER12JP4JUMPER12JP5JUMPER12C13100nFC5100nFC6100nFJP1JUMPER12+ C747uFD31N4148R210KJ2CON1012345678910J1CON1012345678910C2100nFC1100nFRESETTRAPRST5.5RST6.5RST7.5GNDGNDGNDO0O1O2O4O5O6O7I3I2GNDI1I4GNDI5I6I0I7O39 a 12VccENGENHARIA DA COMPUTAO - FACIT+-Output PortInput PortInterruptRDIO/M WR Sistema MP 8085 Endereamento de memria MEM. A 12 A 11 A 10 A9 A8 A7 A6 A5 A4 A3 A2 A1 A0 END. ROM 00000000000000000H .......................................... 01111111111110FFFH RAM 10000000000001000H .......................................... 101111111111117FFH Sistema MP 8085 Endereamento de memria Mapa de memria Sistema MP 8085 Endereamento de portas de I/O O Sistema MP 8085 tambm possui decodificao parcial para os endereos de I/O, pois nenhuma das linhas de endereos esto sendo utilizadas. Nesse sistema, a decodificao dos endereos de I/O realizada por um circuito decodificador de endereos que utiliza os sinais IO/M, RD e WR. Com essa forma de endereamento das portas no Sistema MP 8085, qualquer endereo poder ser utilizado para as portas (00H~FFH). Por conveno, utilizar-se normalmente o endereo mais baixo (endereo base = 00H). Sistema MP 8085 Endereamento de portas de I/O O decodificador de endereos um circuito lgico implementado com as portas OR U5 e os INVERSORES U4 (74LS32 e 74LS04), que fazem a habilitao do buffer U2 (74LS244) e do latch U3 (74LS373). Durante as instrues IN, o P8085 coloca o sinal IO/M em nvel alto e o sinal RD em nvel baixo, o que habilita a INPUT PORT (74LS244). Durante as instrues OUT, o P8085 coloca o sinal IO/M em nvel alto e o sinal WR em nvel baixo, o que habilita a OUTPUT PORT (74LS373). Sistema MP 8085 Endereamento de portas de I/O 2004/12 1.0PROJETO - SISTEMA MICROPROCESSADOR 8085A31 1 Wednesday , Nov ember 16, 2005TitleSize Document Number RevDate: Sheet of+5V+5V+5V+5V +5V+5V+5V +5V+5V +5V+5VAD0AD1AD2AD3AD4AD5AD6AD7A8A9A10A11A0A1A2A3A4A5A6A7AD0AD1AD2AD3AD4AD5AD6AD7A0A1A2A3A4A5A6A7A8A9A10A11AD0AD1AD2AD3AD4AD5AD6AD7AD0AD1AD2AD3AD4AD5AD6AD7A0A1A2A3A4A5A6A7A8A9A10AD0AD1AD2AD3AD4AD5AD6AD7AD0AD1AD2AD3AD4AD5AD6AD7A12A12A12U6808536125698710112933393512131415161718192122232425262728303132343374384020RST-INX1X2SIDTRAPRST 5.5RST 6.5RST 7.5INTRINTAS0S1HOLDREADYAD0AD1AD2AD3AD4AD5AD6AD7A8A9A10A11A12A13A14A15ALEWRRDIO/MRST-OTCLKOSODHLDAVCCVSSU8HM6116876543212322191820219101113141516172412A0A1A2A3A4A5A6A7A8A9A10CSOEWED0D1D2D3D4D5D6D7VCCGNDU7AM2732876543212322192118209101113141516172412A0A1A2A3A4A5A6A7A8A9A10A11CEOE/VPPO0O1O2O3O4O5O6O7VCCGNDU974ALS3733478131417181112569121516192010D0D1D2D3D4D5D6D7OCGQ0Q1Q2Q3Q4Q5Q6Q7VCCGNDU374ALS3733478131417181112569121516192010D0D1D2D3D4D5D6D7OCGQ0Q1Q2Q3Q4Q5Q6Q7VCCGNDU274LS24424681113151711918161412975320101A11A21A31A42A12A22A32A41G2G1Y11Y21Y31Y42Y12Y22Y32Y4VCCGNDU5C74ALS329108U5D74ALS32121311U5A74ALS32123147U5B74ALS32456U4B74ALS04B3 4U4A74ALS04B1 2147U4C74ALS04B5 6U4E74ALS04B11 10U4D74ALS04B9 8U4F74ALS04B1312Y1CRYSTALC1122nFC1222nFC8100nFC9100nFC10100nFJ3CON212SW1LIG/DESL1 2D11N40041 2F10,5AU1LM7805/TO132VINGNDVOUT+ C31000uF+ C4100uFR1560RD2LEDJ4CON512345JP2JUMPER12JP3JUMPER12JP4JUMPER12JP5JUMPER12C13100nFC5100nFC6100nFJP1JUMPER12+ C747uFD31N4148R210KJ2CON1012345678910J1CON1012345678910C2100nFC1100nFRESETTRAPRST5.5RST6.5RST7.5GNDGNDGNDO0O1O2O4O5O6O7I3I2GNDI1I4GNDI5I6I0I7O39 a 12VccENGENHARIA DA COMPUTAO - FACIT+-Output PortInput PortInterruptWRRDIO/M Sistema MP 8085 Endereamento de portas de I/O PORTA A 7 A 6 A 5 A 4 A 3 A 2 A 1 A 0 END. In 0000000000H ........................... 11111111FFH Out 0000000000H ........................... 11111111FFH Sistema MP 8085 Interfaceamento com perifricos A porta de entrada uma porta que permite que as sadas de perifricos sejam conectadas ao barramento de dados do sistema, de forma a transferir os dados do perifrico para o sistema (ex.: teclado). A porta de entrada deve ser constituda por um buffer tri-state, pois somente deve transferir o dado no momento em que for habilitada. Com essa caracterstica, a porta de entrada garante que no sejam lidos dados at a solicitao do programa em execuo. Sistema MP 8085 Interfaceamento com perifricos A porta de sada uma porta que permite que o barramento de dados do sistema seja conectado s entradas dos perifricos (ex.: vdeo/display). A porta de sada deve ser constituda por um latch, pois deve armazenar o dado no momento em que for habilitada. Com essa caracterstica, a porta de sada garante que os dados possam ser lidos pelo perifrico de formaindependente da temporizao gerada pelo P na escrita do dado. Sistema MP 8085 Gerao de sinais de clock e reset O sinal de clock do Sistema MP 8085 gerado por um cristal conectado aos pinos X1 e X2 do P. O cristal deve ser escolhido de acordo com a frequncia de clock desejada. Por exemplo, para um clock de 4MHz, deve ser utilizado um cristal de 8MHz, pois no P8085 a frequncia de clock interna a metade da externa. Normalmente so utilizados capacitores de desacoplamento conectados entre o cristal e o terra, afim de evitar variaes indesejadas no clock. Sistema MP 8085 Gerao de sinais de clock e reset O sinal de reset do Sistema MP 8085 gerado por um circuito RC conectado ao pino RESETIN do P. Um sinal em nvel baixo produzido aps o circuito ser ligado, e aps alguns instantes o sinal atinge o nvel alto. Quando o circuito desligado, um diodo permite uma descarga rpida do capacitor, o que garante que ao ser ligado novamente, o circuito gere um novo reset. Esse tipo de circuito de reset denominado de POWER-ON RESET. Sistema MP 8085 Gerao de sinais de clock e reset 2004/12 1.0PROJETO - SISTEMA MICROPROCESSADOR 8085A31 1 Wednesday , Nov ember 16, 2005TitleSize Document Number RevDate: Sheet of+5V+5V+5V+5V +5V+5V+5V +5V+5V +5V+5VAD0AD1AD2AD3AD4AD5AD6AD7A8A9A10A11A0A1A2A3A4A5A6A7AD0AD1AD2AD3AD4AD5AD6AD7A0A1A2A3A4A5A6A7A8A9A10A11AD0AD1AD2AD3AD4AD5AD6AD7AD0AD1AD2AD3AD4AD5AD6AD7A0A1A2A3A4A5A6A7A8A9A10AD0AD1AD2AD3AD4AD5AD6AD7AD0AD1AD2AD3AD4AD5AD6AD7A12A12A12U6808536125698710112933393512131415161718192122232425262728303132343374384020RST-INX1X2SIDTRAPRST 5.5RST 6.5RST 7.5INTRINTAS0S1HOLDREADYAD0AD1AD2AD3AD4AD5AD6AD7A8A9A10A11A12A13A14A15ALEWRRDIO/MRST-OTCLKOSODHLDAVCCVSSU8HM6116876543212322191820219101113141516172412A0A1A2A3A4A5A6A7A8A9A10CSOEWED0D1D2D3D4D5D6D7VCCGNDU7AM2732876543212322192118209101113141516172412A0A1A2A3A4A5A6A7A8A9A10A11CEOE/VPPO0O1O2O3O4O5O6O7VCCGNDU974ALS3733478131417181112569121516192010D0D1D2D3D4D5D6D7OCGQ0Q1Q2Q3Q4Q5Q6Q7VCCGNDU374ALS3733478131417181112569121516192010D0D1D2D3D4D5D6D7OCGQ0Q1Q2Q3Q4Q5Q6Q7VCCGNDU274LS24424681113151711918161412975320101A11A21A31A42A12A22A32A41G2G1Y11Y21Y31Y42Y12Y22Y32Y4VCCGNDU5C74ALS329108U5D74ALS32121311U5A74ALS32123147U5B74ALS32456U4B74ALS04B3 4U4A74ALS04B1 2147U4C74ALS04B5 6U4E74ALS04B11 10U4D74ALS04B9 8U4F74ALS04B1312Y1CRYSTALC1122nFC1222nFC8100nFC9100nFC10100nFJ3CON212SW1LIG/DESL1 2D11N40041 2F10,5AU1LM7805/TO132VINGNDVOUT+ C31000uF+ C4100uFR1560RD2LEDJ4CON512345JP2JUMPER12JP3JUMPER12JP4JUMPER12JP5JUMPER12C13100nFC5100nFC6100nFJP1JUMPER12+ C747uFD31N4148R210KJ2CON1012345678910J1CON1012345678910C2100nFC1100nFRESETTRAPRST5.5RST6.5RST7.5GNDGNDGNDO0O1O2O4O5O6O7I3I2GNDI1I4GNDI5I6I0I7O39 a 12VccENGENHARIA DA COMPUTAO - FACIT+-Output PortInput PortInterruptSistema MP 8085 Alimentao O Sistema MP 8085 alimentado por uma tenso regulada de 5V, porque todos os CIs so da famlia de CIs digitais TTL. Para garantir a tenso regulada, utilizado um regulador de tenso U1 (LM7805), que possui uma tenso de sada fixa de 5V. A tenso de entrada pode ser no regulada, na faixa de 9V a 12V. Capacitores de filtro e desacoplamento so utilizado para melhorar a regulao e minimizar rudos na alimentao. Um diodo evita que o circuito seja ligado fonte com polaridade invertida e um fusvel protege o circuito contra sobrecorrente. Sistema MP 8085 Alimentao 2004/12 1.0PROJETO - SISTEMA MICROPROCESSADOR 8085A31 1 Wednesday , Nov ember 16, 2005TitleSize Document Number RevDate: Sheet of+5V+5V+5V+5V +5V+5V+5V +5V+5V +5V+5VAD0AD1AD2AD3AD4AD5AD6AD7A8A9A10A11A0A1A2A3A4A5A6A7AD0AD1AD2AD3AD4AD5AD6AD7A0A1A2A3A4A5A6A7A8A9A10A11AD0AD1AD2AD3AD4AD5AD6AD7AD0AD1AD2AD3AD4AD5AD6AD7A0A1A2A3A4A5A6A7A8A9A10AD0AD1AD2AD3AD4AD5AD6AD7AD0AD1AD2AD3AD4AD5AD6AD7A12A12A12U6808536125698710112933393512131415161718192122232425262728303132343374384020RST-INX1X2SIDTRAPRST 5.5RST 6.5RST 7.5INTRINTAS0S1HOLDREADYAD0AD1AD2AD3AD4AD5AD6AD7A8A9A10A11A12A13A14A15ALEWRRDIO/MRST-OTCLKOSODHLDAVCCVSSU8HM6116876543212322191820219101113141516172412A0A1A2A3A4A5A6A7A8A9A10CSOEWED0D1D2D3D4D5D6D7VCCGNDU7AM2732876543212322192118209101113141516172412A0A1A2A3A4A5A6A7A8A9A10A11CEOE/VPPO0O1O2O3O4O5O6O7VCCGNDU974ALS3733478131417181112569121516192010D0D1D2D3D4D5D6D7OCGQ0Q1Q2Q3Q4Q5Q6Q7VCCGNDU374ALS3733478131417181112569121516192010D0D1D2D3D4D5D6D7OCGQ0Q1Q2Q3Q4Q5Q6Q7VCCGNDU274LS24424681113151711918161412975320101A11A21A31A42A12A22A32A41G2G1Y11Y21Y31Y42Y12Y22Y32Y4VCCGNDU5C74ALS329108U5D74ALS32121311U5A74ALS32123147U5B74ALS32456U4B74ALS04B3 4U4A74ALS04B1 2147U4C74ALS04B5 6U4E74ALS04B11 10U4D74ALS04B9 8U4F74ALS04B1312Y1CRYSTALC1122nFC1222nFC8100nFC9100nFC10100nFJ3CON212SW1LIG/DESL1 2D11N40041 2F10,5AU1LM7805/TO132VINGNDVOUT+ C31000uF+ C4100uFR1560RD2LEDJ4CON512345JP2JUMPER12JP3JUMPER12JP4JUMPER12JP5JUMPER12C13100nFC5100nFC6100nFJP1JUMPER12+ C747uFD31N4148R210KJ2CON1012345678910J1CON1012345678910C2100nFC1100nFRESETTRAPRST5.5RST6.5RST7.5GNDGNDGNDO0O1O2O4O5O6O7I3I2GNDI1I4GNDI5I6I0I7O39 a 12VccENGENHARIA DA COMPUTAO - FACIT+-Output PortInput PortInterrupt