INTEGRAR MDULOS VHDL Y ESQUEMTICOS EN XILINX

Fundamentos de Sistemas Digitales

2009 I

Fernando Adolfo Escobar Juzga

DISEO DE EJEMPLOSe desea implementar un Multiplexor 4 a 1 (esquemtico) en donde la seal de seleccin ser un contador de 2 bits (VHDL) . Las entradas se establecen como se muestra en la figura.

Mux

4 a

1

A = 0

B = 1

C = 0

D = 1

Contador 2 bits

Archivo .sch

Archivo .vhd

Z

S0S1

CLK

CREAR

ARCHIVOS

1

1. Se crea el esquemtico y se

verifica que no tenga

errores.

2. Se crea el VHDL y se hace

Check Syntax para que no haya errores.

2

UNIN DE BLOQUES:

Existen 2 formas de unir los archivos .sch y .vhd dependiendo de la

complejidad del diseo y el gusto del programador:

1. De cada archivo del proyecto se pueden generar cajas negras parautilizar en esquemtico. Si se opta por esta implementacin el diseo

total se unir en un archivo esquemtico.

2. Si se quiere implementar el diseo a nivel VHDL, se puede generar el

cdigo equivalente a la caja negra del esquemtico y unirlo todo en

un VHDL estructural.

A continuacin se presentan los dos mtodos

UNIN EN ESQUEMTICOSeleccione el archivo .vhd

Haga doble click en Create

Schematic Symbol

1

2

34Verifique que el proceso

anterior se haya ejecutado

correctamente.

En el cuadro Categories le

aparecer una nueva

categora con la ruta del

proyecto.

En el cuadro Symbols le

aparecer el nombre del

mdulo VHDL. En este caso

Cont2Bits

Vuelva al esquemtico

5Haga click sobre su mdulo

y colquelo en el

esquemtico.

La caja negra de su mdulo

VHDL tiene una entrada CLK

y dos salidas Z1 y Z2

Las entradas de

seleccin del

Multiplexor se

conectan a las

salidas del mdulo

VHDL diseado.

Se debe agregar un

nuevo marcador a la

entrada CLK!

Agregue el marcador faltante y realice la simulacin pertinente para

verificar el funcionamiento.

UNIN EN VHDL ESTRUCTURALSeleccione el archivo .sch

Expanda la pestaa Design Utilities. Haga doble

click en View HDL Instantiation Template

1

2

3Verifique que el proceso anterior se haya ejecutado correctamente.

Se crea un nuevo

archivo con

extensin .vhi

Copie esta

seccin

Entidad con entradas y

salidas del bloque

completo

Pegue la seccin

copiada anteriormente.

Agregue la entidad del

mdulo VHDL

cambiando Entity por

component.Seales de interconexin

entre mdulos

Conexiones

Construya el VHDL Estructural

4

Los archivos se agrupan al compilar el VHDL estructural. Despus

cree un archivo de simulacin y ascielo al VHDL estructural.

Simule y verifique el funcionamiento del circuito.

5

6

Z = A Z = B Z = C Z = D

Flanco ascendente de reloj

B= 1, D= 1