MIPI D-PHY ソリューション アルテラ低消費電力 における受...
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アルテラ低消費電力 FPGA における受動抵抗ネット ワークを使用する MIPI D-PHY ソリューション 2015.12.23 AN-754 更新情報 フィードバック MIPI D-PHY とは Mobile Industry Processor Interface（MIPI）とは、モバイル・デバイス内でコンポーネント間の相 互接続に使用される、高速シリアル・インタフェース・ソリューションを規定している業界コン ソーシアムのことを指します。このコンソーシアムでは、多種多様なアプリケーションに向けた プロトコルと物理層の両方に対して標準規格が確定されます。 D-PHY は、カメラ・シリアル・ インタフェース（CSI-2）およびディスプレイ・シリアル・インタフェース（DSI）プロトコルに 多用される MIPI 物理層の標準規格です。デバイス間のストリーミング・ビデオ・インタフェー スとして、カメラ （Imager）‐ホスト間インタフェースに向けて D-PHY を備えた CSI-2 インタフ ェースを使用したり、モバイル・デバイス外部のアプリケーションに D-PHY を備えた CSI-2 イ ンタフェースを使用することができます。 MIPI 動作の概略 D-PHY は、マスタとスレーブ間に同期接続を提供します。PHY をコンフィギュレーションする には、 1 つのクロックと 1 つ、もしくは複数の信号が最低でも必要となります。D-PHY は、デー タ・レーンごとに 2 本のワイヤ、そしてそのクロック・レーンに 2 本のワイヤを使用します。こ のようなレーンは、高速データ・トラフックでは High-Speed（HS）信号モードでの動作が可能 であり、制御が目的の場合であれば Low-Power（LP）信号モードで動作可能です。 High-Speed 信号モードでサポート可能な最大データ・レートは、トランスミッタ、レシーバ、お よびインタコネクトの実装により異なります。具体的には、受動 D-PHY に対しては High-Speed モードではレーンごとに約 500～800 Mbps のビット・レートが一般的な実装となります。ただ し、一部の D-PHY アプリケーションにおいては、レーンごとのビット・レートは最大 1.5 Gbps まで許容可能です。また、Low-Power モードでの最大データ・レートは、10 Mbps となります。 MIPI / D-PHY 準拠のデバイスをアルテラ FPGA に接続する場合、以下の 3 つの実装方法が選択 可能です。 • アクティブ・レベル・シフタとして（Meticom MC2000x および MC2090x デバイスなどの）外 部 D-PHY ASSP を使用する方法 • FPGA 汎用 I/O（GPIO）を備えた D-PHY 準拠の作成にあたって受動抵抗ネットワークを使用 する方法 • より高いデータ・レートの達成に向けて FPGA トランシーバ I/O を使用する方法 © 2016 Altera Corporation. All rights reserved. ALTERA, ARRIA, CYCLONE, ENPIRION, MAX, MEGACORE, NIOS, QUARTUS and STRATIX words and logos are trademarks of Altera Corporation and registered in the U.S. Patent and Trademark Office and in other countries. All other words and logos identified as trademarks or service marks are the property of their respective holders as described at www.altera.com/common/legal.html. Altera warrants performance of its semiconductor products to current specifications in accordance with Altera's standard warranty, but reserves the right to make changes to any products and services at any time without notice. Altera assumes no responsibility or liability arising out of the application or use of any information, product, or service described herein except as expressly agreed to in writing by Altera. Altera customers are advised to obtain the latest version of device specifications before relying on any published information and before placing orders for products or services. ISO 9001:2008 登録済 www.altera.com 101 Innovation Drive, San Jose, CA 95134
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アルテラ低消費電力 FPGAにおける受動抵抗ネットワークを使用する MIPI D-PHYソリューション
2015.12.23
AN-754 更新情報 フィードバック
MIPI D-PHYとはMobile Industry Processor Interface（MIPI）とは、モバイル・デバイス内でコンポーネント間の相互接続に使用される、高速シリアル・インタフェース・ソリューションを規定している業界コンソーシアムのことを指します。このコンソーシアムでは、多種多様なアプリケーションに向けたプロトコルと物理層の両方に対して標準規格が確定されます。 D-PHYは、カメラ・シリアル・インタフェース（CSI-2）およびディスプレイ・シリアル・インタフェース（DSI）プロトコルに多用されるMIPI物理層の標準規格です。デバイス間のストリーミング・ビデオ・インタフェースとして、カメラ （Imager）‐ホスト間インタフェースに向けて D-PHYを備えた CSI-2インタフェースを使用したり、モバイル・デバイス外部のアプリケーションに D-PHYを備えた CSI-2インタフェースを使用することができます。
MIPI動作の概略D-PHYは、マスタとスレーブ間に同期接続を提供します。PHYをコンフィギュレーションするには、1つのクロックと 1つ、もしくは複数の信号が最低でも必要となります。D-PHYは、データ・レーンごとに 2本のワイヤ、そしてそのクロック・レーンに 2本のワイヤを使用します。このようなレーンは、高速データ・トラフックでは High-Speed（HS）信号モードでの動作が可能であり、制御が目的の場合であれば Low-Power（LP）信号モードで動作可能です。High-Speed信号モードでサポート可能な最大データ・レートは、トランスミッタ、レシーバ、およびインタコネクトの実装により異なります。具体的には、受動 D-PHYに対しては High-Speedモードではレーンごとに約 500～800 Mbpsのビット・レートが一般的な実装となります。ただし、一部の D-PHYアプリケーションにおいては、レーンごとのビット・レートは最大 1.5 Gbpsまで許容可能です。また、Low-Powerモードでの最大データ・レートは、10 Mbpsとなります。MIPI / D-PHY準拠のデバイスをアルテラ FPGAに接続する場合、以下の 3つの実装方法が選択可能です。• アクティブ・レベル・シフタとして（Meticom MC2000xおよびMC2090xデバイスなどの）外部 D-PHY ASSPを使用する方法
• FPGA汎用 I/O（GPIO）を備えた D-PHY準拠の作成にあたって受動抵抗ネットワークを使用する方法
• より高いデータ・レートの達成に向けて FPGAトランシーバ I/Oを使用する方法
© 2016 Altera Corporation. All rights reserved. ALTERA, ARRIA, CYCLONE, ENPIRION, MAX, MEGACORE, NIOS, QUARTUS and STRATIX words and logos aretrademarks of Altera Corporation and registered in the U.S. Patent and Trademark Office and in other countries. All other words and logos identified astrademarks or service marks are the property of their respective holders as described at www.altera.com/common/legal.html. Altera warrants performanceof its semiconductor products to current specifications in accordance with Altera's standard warranty, but reserves the right to make changes to anyproducts and services at any time without notice. Altera assumes no responsibility or liability arising out of the application or use of any information,product, or service described herein except as expressly agreed to in writing by Altera. Altera customers are advised to obtain the latest version of devicespecifications before relying on any published information and before placing orders for products or services.
ISO9001:2008登録済
www.altera.com101 Innovation Drive, San Jose, CA 95134
本アプリケーション・ノートでは、受動抵抗ネットワークを使用することで低消費電力を実現する実装方法について説明します。D-PHYは、双方向のデータ転送または単方向のデータ転送がサポート可能です。CSI-2プロトコルでは、単方向のデータ転送のみが必要とされます。よって、アルテラの低消費電力 FPGAに向けたMIPI D-PHY準拠のソリューションの実装は、単方向のデータ転送のみをサポートします。• 受信インタフェース—FPGA I/Oは、カメラ・センサあるいは ImagerなどのMIPI D-PHYトランスミッタ（TX）デバイスから High-Speedまたは Low-Power信号を受信します。
• 送信インタフェース—FPGA I/Oは、Hostあるいは DisplayなどのMIPI D-PHYレシーバ（RX）デバイスへ High-Speedまたは Low-Power信号を送信します。
High-Speed差動信号と Low-Powerシングル・エンド・シリアル信号は、異なる電気的特性を備えています。本アプリケーション・ノートは、MIPI D-PHY RX/TXをエミュレートする際における FPGA I/Oに向けた I/O規格の推奨事項を説明し、FPGA I/OとMIPIインタフェース間の電気的互換性についての情報を提供します。Single-Endedモードは、Low-PowerモードにおいてLVCMOSあるいは HSTL I/O規格を使用し、High-Speedモードにおいては差動 I/O規格（LVDS）を使用します。抵抗は互換性を持つ D-PHYを作成するために、接続、分離、終端、およびレベル・セットに使用されます。
機能の説明：FPGA受信インタフェースと FPGA送信インタフェースFPGAに統合されたMIPI D-PHY IPは、1つのクロックと 1つあるいは複数のデータ・レーンから成るシリアル・データを送受信することが可能です。データ・レーンは、次の図で示すように単方向モードで受動抵抗ネットワークを介して High-Speed信号と Low-Power信号の切り替えが可能です。これは、IPソースやサードパーティ IPパートナによってはMIPI CSI-2プロトコル・コントローラに統合されたり、大量の IPブロックとなる場合があります。FPGAロジック内に構築する必要がある D-PHY機能にとって、レーン制御とインタフェース・ロジックは必要不可欠となります。
図 1: FPGA単方向レシーバの実装を表すブロック図
この図は、コモン・レジスタ・コンフィギュレーションにおける単一レーン内での High-Speedモードと Low-Powerモードを表しています。
MIPI D-PHYTX Device(such as
camera sensor)
High Speed
Low Power
Passive Resistor Network
Lane Controland Interface
Logic
MIPI D-PHY ModuleReceiver FPGA
Rx Ω
Ry Ω
2 機能の説明：FPGA受信インタフェースと FPGA送信インタフェースAN-754
2015.12.23
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図 2: FPGA単方向トランスミッタの実装を表すブロック図
この図は、コモン・レジスタ・コンフィギュレーションにおける単一レーン内での High-Speedモードと Low-Powerモードを表しています。インタフェースが High-Speedモードである場合、MIPI D-PHY RXデバイスは 100 Ωの差動終端を表示します。また、ラインのコモン・モードがインタフェースは Low-Powerモードであることを示す場合、100 Ωの終端は High Zに切り替えられます。
MIPI D-PHYRX Device(such as
host/display)
Lane Controland Interface
Logic
MIPI D-PHY ModuleTransmitter FPGA
zz Ω xx Ω
zz Ω
yy Ω
Passive Resistor Network
High Speed
Low Power
関連情報• MIPI CSI-2 Controller Core, Altera Website
MIPI CSI-2コントローラ・コアについての詳細情報を提供しています。• Find IP, Altera Website
MIPI IPコアの詳細については、サーチ・フィルタに「MIPI」と入力してください。
AN-7542015.12.23 機能の説明：FPGA受信インタフェースと FPGA送信インタフェース 3
アルテラ低消費電力 FPGAにおける受動抵抗ネットワークを使用する MIPI D-PHYソリューション Altera Corporation
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MIPI D-PHY実装に向けた I/O規格表 1: MIPI D-PHY実装に向けた I/O規格
このテーブルは、High-Speedあるいは Low-Power RX/TXモードでMIPI D-PHYを実装する際に、FPGAI/Oバッファでサポートされる I/O規格をリストしています。推奨の I/O規格は、FPGAデバイスによっては 1つの I/Oバンク内で共存可能であるという点を考慮し選択しています。• High-Speed• Low-Power• High-Speedおよび Low-Power
デバイスFPGA I/O
Bufferモード
Signalingモード I/O規格
I/O電源電圧（V）
入力 出力
Cyclone® IV GX、 Cyclone V、MAX® 10
RXHigh-speed LVDS (1) 2.5 (2) —Low-power HSTL-12 (1)、1.2 V
LVCMOS2.5 (2)、1.2 —
TXHigh-speed 差動 HSTL-18 (3) — 1.8
Low-power 1.8 V LVCMOS (3)、2.5 V LVCMOS
— 1.8、2.5
MIPI D-PHYの仕様
レシーバに向けた MIPI D-PHYの仕様表 2: High-Speed MIPI D-PHYレシーバ DCの仕様
この表は、MIPI AllianceによるMIPI D-PHY規格で明記されたMIPI D-PHYレシーバ High-Speed信号DCの仕様を示しています。パラメータ 説明 Min Typical Max 単位
VCMRX(DC) コモンモード電圧高速受信モード
70 — 330 mV
VIDTH 差動入力 Highスレッショルド — — 70 mV
VIDTL 差動入力 Lowスレッショルド –70 — — mV
VIHHS シングル・エンド入力 High電圧 — — 460 mV
VILHS シングル・エンド入力 Low電圧 –40 — — mV
(1) LVDSは、 Cyclone Vデバイスで入力バッファとして FPGAがコンフィギュレーションされている場合、HSTL-12と同じ I/Oバンク内で共存が可能です。
(2) LVDSおよび HSTL-12 I/O規格の入力バッファは、 Cyclone Vデバイスの VCCPDによって電源供給されます。
(3) HSTL-18は、 Cyclone IV GX、 Cyclone V、および MAX 10デバイスで出力バッファとして FPGAがコンフィギュレーションされている場合、1.8 V LVCMOSと同じ I/Oバンク内で共存が可能です。
4 MIPI D-PHY実装に向けた I/O規格AN-754
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パラメータ 説明 Min Typical Max 単位
VTERM-EN 高速終端イネーブル用シングル・エンド・スレッショルド
— — 450 mV
ZID 差動入力インピーダンス 80 100 125 Ω
表 3: Low-Power MIPI D-PHYレシーバ DCの仕様
この表は、MIPI AllianceによるMIPI D-PHY規格で明記されたMIPI D-PHYレシーバ Low-Power信号DCの仕様を示しています。パラメータ 説明 Min Typical Max 単位
VIH ロジック 1入力電圧 880 — — mV
VIL ロジック 0入力電圧。Ultra LowPower（ULP）状態ではありません。
— — 550 mV
トランスミッタに向けた MIPI D-PHYの仕様表 4: High-Speed MIPI D-PHYトランスミッタ DCの仕様
このテーブルは、MIPI AllianceによるMIPI D-PHY規格で明記されたMIPI D-PHYトランスミッタHigh-Speed信号 DCの仕様を示しています。パラメータ 説明 Min Typical Max 単位
VCMTX High-Speedトランスミット・スタティック・コモンモード電圧 (4)
150 200 250 mV
|ΔVCMTX(1,0)| VCMTXは、出力が Differential-1または Differential-0であると不一致となります。 (5)
— — 5 mV
|VOD| High-Speedトランスミット差動電圧(4)
140 200 270 mV
|ΔVOD| VODは、出力が Differential-1あるいは Differential-0である場合、不一致となります。(5)
— — 10 mV
VOHHS High-Speed出力 High電圧(4) — — 360 mV
ZOS シングル・エンド出力インピーダンス
40 50 62.5 Ω
ΔZOS シングル・エンド出力インピーダンスの不一致
— — 10 %
(4) ZID範囲内でロード・インピーダンスをドライブする場合に適用されます。(5) 放射を最低限に抑えシグナル・インテグリティを最適化するには、ΔVODと ΔVCMTX(1,0)を最小にすることを推奨します。
AN-7542015.12.23 トランスミッタに向けた MIPI D-PHYの仕様 5
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表 5: Low-Power MIPI D-PHYトランスミッタ DCの仕様
この表は、MIPI AllianceによるMIPI D-PHY規格で明記されたMIPI D-PHYトランスミッタ Low-Power信号 DCの仕様を示しています。パラメータ 説明 Min Typical Max 単位
VOH Thevenin出力 Highレベル 1.1 1.2 1.3 V
VOL Thevenin出力 Lowレベル –50 — 50 mV
FPGA I/O規格の仕様
MIPIレシーバに向けた FPGA I/O規格の仕様1.2 V LVCMOS、HSTL-12、および LVDS I/O規格に向けた DC仕様は、それぞれのデバイスのデータシート に記載されたとおりです。FPGAがMIPI D-PHYレシーバとして機能する際、MIPID-PHYトランスミッタから送信された High-Speed信号と Low-power信号は、受動抵抗ネットワークを使用することでここで挙げる FPGA I/O規格を満たすことができます。
表 6: 1.2 V LVCMOS I/O規格の DC仕様
I/O規格VCCIO (V) VIL (V) VIH (V)
Min Typ Max Min Max Min Max
1.2 V 1.14 1.2 1.26 –0.3 0.35 × VCCIO 0.65 × VCCIO VCCIO + 0.3
表 7: シングル・エンド HSTL-12 I/Oリファレンス電圧の仕様
I/O規格VCCIO (V) VREF (V) VTT (V)
Min Typ Max Min Typ Max Min Typ Max
HSTL-12 ClassI、II
1.14 1.2 1.26
0.48 ×VCCIO (6)
0.50 ×VCCIO (6)
0.52 ×VCCIO (6)
— 0.50 ×VCCIO
—0.47 ×
VCCIO (7)0.50 ×
VCCIO (7)0.53 ×
VCCIO (7)
表 8: シングル・エンド HSTL-12 I/O規格の信号仕様
I/O規格VIL(DC) (V) VIH(DC) (V) VIL(AC) (V) VIH(AC) (V)
Min Max Min Max Min Max Min Max
HSTL-12Class I、II
–0.15 VREF –0.08
VREF –0.08
VCCIO +0.15
–0.24 VREF –0.15
VREF –0.15
VCCIO + 0.24
(6) 記載した値は、DC入力リファレンス電圧である VREF(DC)です。(7) 記載した値は、AC入力リファレンス電圧である VREF(AC)です。
6 FPGA I/O規格の仕様AN-754
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表 9: LVDS I/O規格の DC仕様
I/O規格VCCIO (V) VID (V) VICM (V)
Min Typ Max Min Max Min 条件 Max
LVDS 2.375 2.5 2.625 100 —
0.05 DMAX ≤ 500 Mbps 1.80.55 500 Mbps ≤ DMAX
≤ 700 Mbps1.8
1.05 DMAX > 700 Mbps 1.55
MIPIトランスミッタに向けた FPGA I/O規格の仕様差動 HSTL-18、1.8 V LVCMOS、および 2.5 V LVCMOS I/O規格に向けた DC仕様は、それぞれのデバイスのデータシート に記載されたとおりです。FPGAがMIPI D-PHYトランスミッタとして機能する際、FPGA I/Oから送信された High-Speed信号と Low-power信号は、受動抵抗ネットワークを使用することで High-Speedおよび Low-Power MIPI D-PHYレシーバ仕様を満たすことができます。
表 10: 差動 HSTL-18、1.8 V LVCMOS、および 2.5 V LVCMOS I/O規格の DC仕様
I/O規格VCCIO (V) VOL (V) VOH (V)
Min Typ Max Max Min
HSTL-18(8)
Class I、II1.71 1.8 1.89 0.4 VCCIO – 0.4
1.8 V LVCMOS 1.71 1.8 1.89 0.45 VCCIO – 0.452.5 V LVCMOS 2.375 2.5 2.625 0.4 2
関連情報4ページのレシーバに向けたMIPI D-PHYの仕様
IBISシミュレーションHyperLynxを使用した IBISシミュレーションは、MIPI D-PHY、 伝送線路、受動抵抗ネットワーク、および Cyclone IV、 Cyclone V、 MAX 10デバイスの FPGA I/O間のリンク・シミュレーションを表示する目的で実行されます。このシミュレーションは、受動抵抗ネットワーク設定を使用した以下の信号モードを説明します。• High-Speed信号に向けた入力/出力差動およびコモンモード電圧レベル• Low-Power信号に向けたシングル・エンドの入力/出力 Highおよび Low電圧レベル
(8) 差動 HSTL-18は、2つのシングル・エンド HSTL-18出力バッファで構成され擬似差動 I/O規格です。1つのシングル・エンド出力バッファは Pチャネルであり、もう 1つのシングル・エンド出力バッファは Nチャネル（Pチャネルが反転されたもの）です。出力差動信号（VOD）は、VOH–VOLの差です。出力コモンモード電圧（VOCM）は Pチャネルと Nチャネルに対し信号が交差する点です。
AN-7542015.12.23 MIPIトランスミッタに向けた FPGA I/O規格の仕様 7
アルテラ低消費電力 FPGAにおける受動抵抗ネットワークを使用する MIPI D-PHYソリューション Altera Corporation
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通常動作中、High-Speed信号と Low-Power信号のどちらかでレーンをドライブすることが可能です。High-Speedレーンの状態は、Differential-0と Differential-1です。Low-Power状態である 2つのシングル・エンド・ラインは、動作モードによっては別の状態や同じ状態をドライブ可能です。Low-Powerレーンは LP00、LP11、LP01、LP10の 4つの状態がドライブ可能です。High-Speedモードは、 Cyclone IVおよび Cyclone Vデバイスに対し 840 Mbpsでシミュレーションが可能で、 MAX 10デバイスであれば 720 Mbpsでシミュレーションが可能です。Low-Powerモードは、 Cyclone IV、 Cyclone V、 MAX 10デバイスに対し 10 Mbpsで動作可能です。このシミュレーションでは、500 psの伝送遅延を持つ 50 Ωの特性インピーダンスを有していると仮定するシンプルな伝送ラインを使用します。
レシーバとしての FPGA：HS-RXおよび LP-RXモードのシミュレーションHS-RXおよび LP-RXモードのシミュレーションでは、FPGAは単一のレーンでMIPI D-PHY TXデバイスからのMIPI D-PHY High-Speed信号および Low-Power信号を受信するレシーバとして機能します。差動終端は、単一レーン内で LVDSペアにおいて 300 Ωで固定されています。High-Speedモード終端の複雑な切り替えを避けるには、終端を Highに設定します。終端は伝送線路の特性インピーダンスとは一致しませんが、終端はターゲットとするデータ・レートで必要な信号品質をサポートします。ライン間の 300 Ωロードは、Low-Powerモードおよび LP01やLP10ステートでのローディングを最小化します。この 2つの固定された直列終端抵抗は、Low-Power信号に対して使用されます。
図 3: レシーバとしての FPGA：HS-RXおよび LP-RXモードの IBISシミュレーション回路
TL81
TL82ov5647MDP0 50.0 Ω
500.000 psSimple
50.0 Ω500.000 ps
Simple R162
R163
R164
R165
C12100.0 pF
150.0 Ω
150.0 Ω
100.0 Ω
100.0 Ω
Cyclone IVlvds25_rdinp
Cyclone IVhstl12_cin
Cyclone IVhstl12_cin
MIPI D-PHYTransmitter
TransmissionLine
Board Passive ResistorNetwork Circuit
MIPI D-PHYReceiver FPGA
8 レシーバとしての FPGA：HS-RXおよび LP-RXモードのシミュレーションAN-754
2015.12.23
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レシーバとしての FPGA：シミュレーション結果Cyclone IV、 Cyclone V、および MAX 10デバイスに向けてシミュレーションされた波形図は、推奨設定に基づいています。FPGA I/Oピンで使用される I/O規格は、通常の条件下でのMIPI D-PHY TXデバイスから伝送される以下の電圧レベルに準拠しています。• High-Speed信号—出力差動（VOD）およびコモン・モード（VOCM）電圧レベル• Low-Powerシングル・エンド信号—出力電圧 High（VOH）および出力電圧 Low（VOL）信号
レシーバとしての FPGA： Cyclone IVデバイスを使用した場合のシミュレーション結果図 4: Cyclone IV FPGAのレシーバ・ダイにおいて 840 Mbpsで計測した HS-RXモードのアイ・ダイアグラム
True（P）信号および Inverted（N）信号は紫と緑で表示されます。P信号および N信号は重複し、差動信号（P-N）は黄で表示されます。
AN-7542015.12.23 レシーバとしての FPGA：シミュレーション結果 9
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図 5: LP11および LP00ステートに対し Cyclone IV FPGAのレシーバ・ダイにおいて 10 Mbpsで計測した LP-RXモードの波形図
DP信号は青、そして DN信号はピンクで表示されます。DN信号（ピンク）は DP信号（青）と重複しますが、これは両信号が同じステート LP11、LP00）にドライブされているためです。
10 レシーバとしての FPGA： Cyclone IVデバイスを使用した場合のシミュレーション結果
AN-7542015.12.23
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図 6: LP10および LP01ステートに対し Cyclone IV FPGAのレシーバ・ダイにおいて 10 Mbpsで計測した LP-RXモードの波形図
DP信号と DN信号は重複しません。これは両信号が位相（LP10、LP01）からドライブ・アウトされるためです。
AN-7542015.12.23 レシーバとしての FPGA： Cyclone IVデバイスを使用した場合のシミュレーション
結果11
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レシーバとしての FPGA： Cyclone Vデバイスを使用した場合のシミュレーション結果図 7: Cyclone V FPGAのレシーバ・ダイにおいて 840 Mbpsで計測した HS-RXモードのアイ・ダイアグラム
True（P）信号および Inverted（N）信号は紫と緑で表示されます。P信号および N信号は重複し、差動信号（P-N）は黄で表示されます。
12 レシーバとしての FPGA： Cyclone Vデバイスを使用した場合のシミュレーション結果
AN-7542015.12.23
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図 8: LP11および LP00ステートに対し Cyclone V FPGAのレシーバ・ダイにおいて 10 Mbpsで計測した LP-RXモードの波形図
DP信号は緑、そして DN信号は赤で表示されます。DN信号（赤）は DP信号（緑）と重複しますが、これは両信号が同じステート LP11、LP00）にドライブされているためです。
AN-7542015.12.23 レシーバとしての FPGA： Cyclone Vデバイスを使用した場合のシミュレーション
結果13
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図 9: LP10および LP01ステートに対し Cyclone V FPGAのレシーバ・ダイにおいて 10 Mbpsで計測した LP-RXモードの波形図
DP信号と DN信号は重複しません。これは両信号が位相（LP10、LP01）からドライブ・アウトされるためです。
14 レシーバとしての FPGA： Cyclone Vデバイスを使用した場合のシミュレーション結果
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レシーバとしての FPGA： MAX 10デバイスを使用した場合のシミュレーション結果図 10: MAX 10 FPGAのレシーバ・ダイにおいて 720 Mbpsで計測した HS-RXモードのアイ・ダイアグラム
True（P）信号および Inverted（N）信号は黄とピンクで表示されます。P信号および N信号は重複し、差動信号（P-N）は青で表示されます。
AN-7542015.12.23 レシーバとしての FPGA： MAX 10デバイスを使用した場合のシミュレーション結
果15
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図 11: LP11および LP00ステートに対し MAX 10 FPGAのレシーバ・ダイにおいて 10 Mbpsで計測した LP-RXモードの波形図
DP信号は青、そして DN信号は赤で表示されます。DN信号（赤）は DP信号（青）と重複しますが、これは両信号が同じステート LP11、LP00）にドライブされているためです。
図 12: LP10および LP01ステートに対し MAX 10 FPGAのレシーバ・ダイにおいて 10 Mbpsで計測した LP-RXモードの波形図
DP信号と DN信号は重複しません。これは両信号が位相（LP10、LP01）からドライブ・アウトされるためです。
16 レシーバとしての FPGA： MAX 10デバイスを使用した場合のシミュレーション結果
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トランスミッタとしての FPGA：HS-TXおよび LP-TXモードのシミュレーションHS-TXおよび LP-TXモードのシミュレーションでは、 FPGAはMIPI D-PHY TXデバイスとして機能します。MIPI D-PHY RXデバイスは、3.0 pFのワースト・ケースである容量性負荷を有するパッケージ寄生容量（package parasitic）コンポーネントによって表現されます。インタフェースが High-Speedモードである場合、MIPI D-PHY RXデバイスはこの（トランスミッタとしての FPGA：HS-Tモードの IBISシミュレーション回路の図で示すように）シミュレーションにて、100 Ωの差動終端を提示します。ラインのコモン・モードによってインタフェースが Low-Powerモードであることが示される場合、100 Ωの終端は High Zに切り替えられますが、これは（トランスミッタとしての FPGA：LP-TXモードの IBISシミュレーション回路の図にあるように） LP-TXモードの IBISシミュレーション回路には表示されません。このシミュレーションでは、MIPI D-PHY High-Speedレシーバは Low-Powerモード動作中オフとなるため、入力差動終端は削除されます。IBISシミュレーションは異なるモードで以下のようにバッファを使用します。• High-Speedモード
• 信号を送信するために、差動バッファが使用されます。• 2つのシングル・エンド・バッファは、トライステート出力として動作するために入力モードでコンフィギュレーションされます。
• Low-Powerモード• 差動バッファはトライステート出力として動作するため入力モードでコンフィギュレーションされます。
• 信号を送信するために、2つのシングル・エンド・バッファが使用されます。
AN-7542015.12.23 トランスミッタとしての FPGA：HS-TXおよび LP-TXモードのシミュレーション 17
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図 13: トランスミッタとしての FPGA：HS-TXモードの IBISシミュレーション回路
R23960.0 Ω
R237150.0 Ω
R238150.0 Ω
R246100.0 Ω
R247100.0 Ω
R242100.0 Ω
TL112
TL113
Cyclone Vdhst18i_criop_r50c
50.0 Ω500.000 ps
Simple
50.0 Ω500.000 ps
Simple
R236
60.0 ΩC403.9 pF
C423.0 pF
L13 R243
C413.9 pF
C433.0 pF
L14 R244
2.6 nH
2.6 nH351.0 mΩ
351.0 mΩ
MIPI D-PHYTransmitter FPGA
TransmissionLine
Board Passive ResistorNetwork Circuit
MIPI D-PHY Receiver
Cyclone V18_crin
Cyclone V18_crin Package Parasitic RLC
(Worst case capacitive load = 3.0 pF)
18 トランスミッタとしての FPGA：HS-TXおよび LP-TXモードのシミュレーションAN-754
2015.12.23
Altera Corporation アルテラ低消費電力 FPGAにおける受動抵抗ネットワークを使用する MIPI D-PHYソリューション
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図 14: トランスミッタとしての FPGA：LP-TXモードの IBISシミュレーション回路
R23960.0 Ω
R237150.0 Ω
R238150.0 Ω
R246100.0 Ω
R247100.0 Ω
TL112
TL113
Cyclone Vdhst18i_criop_r50c
50.0 Ω500.000 ps
Simple
50.0 Ω500.000 ps
Simple
R236
60.0 ΩC403.9 pF
C423.0 pF
L13 R243
C413.9 pF
C433.0 pF
L14 R244
2.6 nH
2.6 nH351.0 mΩ
351.0 mΩ
MIPI D-PHYTransmitter FPGA
TransmissionLine
Board Passive ResistorNetwork Circuit
MIPI D-PHY Receiver
Cyclone V18_crin
Cyclone V18_crin
Package Parasitic RLC(Worst case capacitive load = 3.0 pF)
トランスミッタとしての FPGA：シミュレーション結果Cyclone IV、 Cyclone V、および MAX 10デバイスに向けてシミュレーションされた波形図は、推奨設定に基づいています。FPGA I/Oピンで使用される I/O規格は、通常の条件下での High-Speedおよび Low-Power MIPID-PHY RXデバイス用に定義された以下の電圧レベルに準拠しています。• High-Speed信号—入力差動（VID）およびコモン・モード（VICM）電圧レベル• Low-Powerシングル・エンド信号—入力電圧 High（VIH）および入力電圧 Low（VIL）信号High-Speed信号の信号品質は、FPGAが受信インタフェースとして動作する場合の High-Speed信号と比較してジッタが抑えられるため、その品質はより良いものとなります。ロードでの 100 Ω差動終端抵抗は、伝送線路の特性インピーダンスと一致する望ましいインピーダンスを提供します。
AN-7542015.12.23 トランスミッタとしての FPGA：シミュレーション結果 19
アルテラ低消費電力 FPGAにおける受動抵抗ネットワークを使用する MIPI D-PHYソリューション Altera Corporation
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トランスミッタとしての FPGA： Cyclone IVデバイスを使用した場合のシミュレーション結果図 15: MIPI D-PHYレシーバ・ダイにおいて 840 Mbpsで計測した Cyclone IV HS-TXモードのアイ・ダイアグラム
True（P）信号および Inverted（N）信号は紫と青で表示されます。差動信号（P-N）は緑で表示されます。
20 トランスミッタとしての FPGA： Cyclone IVデバイスを使用した場合のシミュレーション結果
AN-7542015.12.23
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図 16: LP11および LP00ステートの MIPI D-PHYレシーバ・ダイにおいて 10 Mbpsで計測したCyclone IV LP-TXモードの波形図
DP信号はピンク、そして DN信号は黄で表示されます。DN信号（黄）は DP信号（ピンク）と重複しますが、これは両信号が同じステート LP11、LP00）にドライブされているためです。
AN-7542015.12.23 トランスミッタとしての FPGA： Cyclone IVデバイスを使用した場合のシミュレー
ション結果21
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図 17: LP10および LP01ステートの MIPI D-PHYレシーバ・ダイにおいて 10 Mbpsで計測したCyclone IV LP-TXモードの波形図
DP信号と DN信号は重複しません。これは両信号が位相（LP10、LP01）からドライブ・アウトされるためです。
22 トランスミッタとしての FPGA： Cyclone IVデバイスを使用した場合のシミュレーション結果
AN-7542015.12.23
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トランスミッタとしての FPGA： Cyclone Vデバイスを使用した場合のシミュレーション結果図 18: MIPI D-PHYレシーバ・ダイにおいて 840 Mbpsで計測した Cyclone V HS-TXモードのアイ・ダイアグラム
True（P）信号および Inverted（N）信号は紫と橙で表示されます。差動信号（P-N）は赤で表示されます。
AN-7542015.12.23 トランスミッタとしての FPGA： Cyclone Vデバイスを使用した場合のシミュレー
ション結果23
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図 19: LP11および LP00ステートの MIPI D-PHYレシーバ・ダイにおいて 10 Mbpsで計測したCyclone V LP-TXモードの波形図
DP信号は黄、そして DN信号は青で表示されます。DN信号（青）は DP信号（黄）と重複しますが、これは両信号が同じステート LP11、LP00）にドライブされているためです。
24 トランスミッタとしての FPGA： Cyclone Vデバイスを使用した場合のシミュレーション結果
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図 20: LP10および LP01ステートの MIPI D-PHYレシーバ・ダイにおいて 10 Mbpsで計測したCyclone V LP-TXモードの波形図
DP信号と DN信号は重複しません。これは両信号が位相（LP10、LP01）からドライブ・アウトされるためです。
AN-7542015.12.23 トランスミッタとしての FPGA： Cyclone Vデバイスを使用した場合のシミュレー
ション結果25
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トランスミッタとしての FPGA： MAX 10デバイスを使用した場合のシミュレーション結果図 21: MIPI D-PHYレシーバ・ダイにおいて 720 Mbpsで計測した MAX 10 HS-TXモードのアイ・ダイアグラム
True（P）信号および Inverted（N）信号は黄とピンクで表示されます。差動信号（P-N）は青で表示されます。
26 トランスミッタとしての FPGA： MAX 10デバイスを使用した場合のシミュレーション結果
AN-7542015.12.23
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図 22: LP11および LP00ステートの MIPI D-PHYレシーバ・ダイにおいて 10 Mbpsで計測した MAX10 LP-TXモードの波形図
DP信号は赤、そして DN信号は青で表示されます。DN信号（青）は DP信号（赤）と重複しますが、これは両信号が同じステート LP11、LP00）にドライブされているためです。
図 23: LP10および LP01ステートの MIPI D-PHYレシーバ・ダイにおいて 10 Mbpsで計測した MAX10 LP-TXモードの波形図
DP信号と DN信号は重複しません。これは両信号が位相（LP10、LP01）からドライブ・アウトされるためです。
AN-7542015.12.23 トランスミッタとしての FPGA： MAX 10デバイスを使用した場合のシミュレーシ
ョン結果27
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PCBデザイン・ガイドラインMIPI TXおよび RXデバイス間の相互接続は、慎重に設計する必要があります。相互接続には、PCBトレース、コネクタ（使用している場合）、ケーブル・メディア（通常は flex-foils） が含まれます。以下は信号品質のガイドラインです。• データ有効マージンが最大になるよう、すべてのペアの電気的長さを可能な限りマッチさせます。
• パッシブ・コンポーネントを可能な限り FPGAの近くに配置します。High-Speed信号トレースに受動抵抗を配置する際、スタブを避け、Low-Power信号トレースから High-Speedトレースへのスタブの長さを最小限に抑えます。
• 可能な限り FPGA I/Oのオンチップ終端機能を使用します。• ラインごとに基準特性インピーダンス・レベルは、差動に対しては 100 Ω、シングル・エンドに対しては 50 Ωです。PCB上のトレースのインピーダンスを制御して、ドライバ出力インピーダンスと動作周波数を超える入力インピーダンス間におけるインピーダンスの不一致を防ぎます。
• トレースは同じ長さで、その長さも極力短く保ちます。インタコネクトをまたぐ信号のフライト・タイムは、2 nsを超えないようにします。
• 全ての高速差動トレースが同じ長さであることを確認します。作動チャネルは、低消費電力のシングル・エンド信号にも使用されます。アルテラでは、非常に緩く結合された差動伝送線路にのみこれを適用することを推奨しています。
• プローブ・ポイントが必要であれば、プローブ・ポイントがトレースと一致しており、かつ伝送線路スタブを引き起こさないことを確認します。
• MIPI信号上やMIPI信号付近にノイズの多い信号（電圧レギュレータ・モジュール、クロック・ジェネレータ）を配置しないようにします。
• MIPI D-PHY実装についてのテーブル内にリストされた FPGA I/Oでサポートされる I/O規格を使用してください。
関連情報• 4ページのMIPI D-PHY実装に向けた I/O規格• I/O Features in Cyclone IV Devices Chapter, Cyclone IV Device Handbook Volume 1
Cyclone IVデバイスにおける I/Oバンクの位置についての詳細情報を提供しています。• I/O Features in Cyclone V Devices Chapter, Cyclone V Device Handbook Volume 1: Device
Interfaces and IntegrationCyclone Vデバイスにおける I/Oバンクの位置についての詳細情報を提供しています。Cyclone Vデバイスの I/Oバンクはすべて、HPSロウとカラム I/Oバンクを除き、シングル・エンド I/Oと差動 I/Oの両方に対応可能です。
• MAX 10 I/O Banks Locations, MAX 10 General Purpose I/O User GuideMAX 10デバイスにおける I/Oバンクの位置についての詳細情報を提供しています。
• Support Resources : Board Design, Altera Website一般的なボード・デザインのガイドラインについての情報を提供しています。
28 PCBデザイン・ガイドラインAN-754
2015.12.23
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まとめ本アプリケーションでは、受動抵抗ネットワークおよび IBISシミュレーションの説明および検証を行いました。受動抵抗ネットワークを使用すれば、様々な FPGA GPIO接続を使用して、High-Speed信号と Low-Power信号両方の送受信が可能な FPGA I/Oベースの互換性のあるMIPID-PHYを構築することができます。受動抵抗ネットワークは、MIPI D-PHYインタフェースを介してアルテラ FPGA I/OからMIPI D-PHY TXあるいは RXデバイスへの電気的互換性を持つ接続をイネーブルすることが可能です。
表 11: IBISシミュレーションで使用される受動抵抗値
シミュレーション・ブロック図については、FPGA単方向レシーバ実装のブロック図および FPGA単方向トランスミッタ実装のブロック図を参照してください。
FPGA実装受動抵抗値（Ω）
Rx Ry xx yy zz
FPGA単方向レシーバ実装 300 100 — — —
FPGA単方向トランスミッタ実装 — — 150 60 100
注意: MIPI D-PHYソリューションは、別の VCCIOで電源供給される他の I/O規格も使用可能ですが、これについては本アプリケーション・ノートの今後のリリースで利用可能となります。
表 12: アルテラ FPGA GPIOを使用して達成可能な最大データ・レート
達成可能な最大データ・レートは、デバイスのスピード・グレードによって異なります。デバイス サポートされるデータ・レート（Mbps）
Cyclone IV、 Cyclone V 840
MAX 10 720
アルテラでは、設定したい動作周波数での明確なシステム設定および PCB情報に基づいて信号品質を検証するには、HSPICE/IBISシミュレーションの実行を推奨しています。実際に達成可能な周波数は、デザインやシステム固有の要因に依存します。達成可能な最大周波数を決定するには、具体的なデザイン、システム設定、および PCB情報を基に HSPICE/IBISシミュレーションを実行してください。異なる方法（I/O、受動ネットワーク、および FPGAデバイス）を持つMIPI D-PHY受動ソリューションは、複数のデモ・ボードを使用することで有効であることが証明されています。参照として以下のデモ・ボードが使用可能です。• アルテラ 10M50評価キット、EK-10M50F484（2016年 3月以降利用可能）• Cyclone V 開発キットでの使用を目的とした内部 HSMC受動 D-PHYラボ検証ボード• Arrow DECA MAX 10評価キットデモ・ボードの詳細については、アルテラまでお問い合わせください。
AN-7542015.12.23 まとめ 29
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関連情報4ページのMIPI D-PHY実装に向けた I/O規格
改訂履歴日付 バージョン 変更内容
2015年 12月 2015.12.23 初版
30 改訂履歴AN-754
2015.12.23
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![MIPI CSI-2 映像出力ボード [SVO-03-MIPI] ハード …SVO-03-MIPI ハードウェア仕様書 (NDC00070) 1.2 4 2.3. 出力フォーマット 本ボードの出力する MIPI](https://static.fdocument.pub/doc/165x107/5e56bee20561cb676b645354/mipi-csi-2-ffoeff-svo-03-mipi-fff-svo-03-mipi-fff.jpg)
