WLC での 802.11n の設定...れぞれのバンドで両方のトランスミッタを動作させるために 802.3at またはパワー インジェ クタが必要です。 802.3af
MAX 10 高速 LVDS I/O ユーザー・ガイドƒ³PPDS トランスミッタの外部終端........
73
MAX 10 高速 LVDS I/O ユーザー・ガイド 更新情報 フィードバック UG-M10LVDS 2016.05.02 101 Innovation Drive San Jose, CA 95134 www.altera.com
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MAX 10 高速 LVDS I/Oユーザー・ガイド
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UG-M10LVDS2016.05.02
101 Innovation DriveSan Jose, CA 95134www.altera.com
目次
MAX 10高速 LVDS I/Oの概要......................................................................... 1-1アルテラ・ソフト LVDS実装の概要...................................................................................................1-2
MAX 10高速 LVDSのアーキテクチャと機能................................................ 2-1MAX 10 LVDSチャネルのサポート..................................................................................................... 2-1MAX 10 LVDS SERDES I/O規格のサポート.......................................................................................2-7MAX 10高速 LVDS回路........................................................................................................................ 2-11MAX 10高速 LVDS I/Oの位置............................................................................................................ 2-12低速領域に位置する差動 I/Oピン.....................................................................................................2-15
MAX 10LVDSトランスミッタのデザイン...................................................... 3-1高速 I/Oトランスミッタ回路................................................................................................................3-1LVDSトランスミッタのプログラマブル I/O機能..........................................................................3-1
プログラマブル・プリエンファシス...................................................................................... 3-1プログラマブル差動出力電圧................................................................................................... 3-2
LVDSトランスミッタ I/Oの終端方式................................................................................................3-3エミュレーション LVDSの外部終端.......................................................................................3-3Sub-LVDSトランスミッタの外部終端.................................................................................... 3-4SLVSトランスミッタの外部終端..............................................................................................3-4エミュレーション RSDS、エミュレーションMini-LVDS、およびエミュレーション PPDSトランスミッタの外部終端................................................................................. 3-5
LVDSトランスミッタ用 FPGAデザインの実装..............................................................................3-6トランスミッタ・モードのアルテラ・ソフト LVDS IPコア.......................................... 3-6高速 I/Oのタイミング・バジェット.......................................................................................3-9ガイドライン：LVDSトランスミッタ・チャネルの配置................................................ 3-9ガイドライン：LVDSチャネル PLLの配置........................................................................ 3-10ガイドライン：LVDSトランスミッタ・ロジックの配置.............................................. 3-10ガイドライン：E144パッケージ向けに LVDSプリエンファシスを有効にする.....3-11
LVDSトランスミッタのデバッグとトラブルシューティング ..................................................3-11ハードウェアのデバッグ前に RTLシミュレーションを行う....................................... 3-11ジオメトリ・ベースと物理ベースの I/Oルール...............................................................3-11
MAX 10 LVDSレシーバのデザイン................................................................. 4-1高速 I/Oレシーバ回路.............................................................................................................................4-1
ソフト・デシリアライザ............................................................................................................ 4-1データ・リアラインメント・ブロック（ビット・スリップ）...................................... 4-2
目次-2
Altera Corporation
LVDSレシーバ I/Oの終端方式............................................................................................................. 4-3LVDS、mini-LVDS、RSDSおよびレシーバの外部終端..................................................... 4-3SLVSレシーバの外部終端...........................................................................................................4-3Sub-LVDSレシーバの外部終端................................................................................................. 4-4TMDSレシーバの外部終端........................................................................................................4-5HiSpiレシーバの外部終端..........................................................................................................4-5LVPECLレシーバの外部終端.....................................................................................................4-5
LVDSレシーバ用 FPGAデザインの実装........................................................................................... 4-7レシーバ・モードのアルテラ・ソフト LVDS IPコア........................................................4-7高速 I/Oのタイミング・バジェット.................................................................................... 4-10ガイドライン：フローティング LVDS入力ピン...............................................................4-13ガイドライン：LVDSレシーバ・チャネルの配置........................................................... 4-13ガイドライン：LVDSチャネル PLLの配置........................................................................ 4-14ガイドライン：LVDSレシーバ・ロジックの配置........................................................... 4-14ガイドライン：LVDSレシーバのタイミング制約........................................................... 4-14
LVDSレシーバのデバッグとトラブルシューティング ...............................................................4-15ハードウェアのデバッグ前に RTLシミュレーションを行う....................................... 4-15ジオメトリ・ベースと物理ベースの I/Oルール...............................................................4-15
MAX 10 LVDSトランスミッタとレシーバのデザイン..................................5-1トランスミッタとレシーバのインタフェース .................................................................................5-1LVDSトランスミッタとレシーバ用 FPGAデザインの実装........................................................ 5-3
LVDSトランスミッタとレシーバで PLLを共有する実装................................................5-3アルテラ・ソフト LVDS IPコアの初期化............................................................................. 5-3
LVDSトランスミッタとレシーバのデバッグとトラブルシューティング ..............................5-4ハードウェアのデバッグ前に RTLシミュレーションを行う......................................... 5-4ジオメトリ・ベースと物理ベースの I/Oルール.................................................................5-4
MAX 10高速 LVDSボード・デザインの考慮事項........................................ 6-1ガイドライン：信号品質の向上...........................................................................................................6-1ガイドライン：チャネル間スキューのコントロール................................................................... 6-2
レシーバ入力スキュー・マージン...........................................................................................6-2LVDSレシーバの RSKMレポート............................................................................................6-3
ガイドライン：ボード・デザイン制約の決定.................................................................................6-4ガイドライン：ボードレベル・シミュレーションの実行...........................................................6-5
アルテラ・ソフト LVDS IPコアの参考資料.................................................. 7-1アルテラ・ソフト LVDS のパラメータ設定 .....................................................................................7-1アルテラ・ソフト LVDSのインタフェース信号.............................................................................7-7
MAX 10 高速 LVDS I/Oユーザー・ガイドのアーカイブ............................. A-1
目次-3
Altera Corporation
MAX 10高速 LVDS I/Oユーザー・ガイドの改訂履歴................................. B-1
目次-4
Altera Corporation
MAX 10高速 LVDS I/Oの概要 12016.05.02
UG-M10LVDS 更新情報 フィードバック
MAX® 10デバイス・ファミリは、LVDS I/Oバンクおよびアルテラ・ソフト LVDS IPコアを使用して、高速 LVDSプロトコルをサポートしています。
表 1-1: MAX 10 I/O バンクの LVDS I/O バッファ・サポートのまとめ
I/Oバッファ・タイプ I/Oバンク・サポート
真の LVDS入力バッファ すべての I/Oバンク真の LVDS出力バッファ デバイス下側の I/Oバンクのみ
エミュレーション LVDS出力バッファ すべての I/Oバンク
MAX 10の Dバリアントと Sバリアントで LVDS I/O規格のサポートが異なります。詳しくは関連情報を参照してください。関連情報• 2-1ページの MAX 10高速 LVDSのアーキテクチャと機能
MAX 10デバイスがサポートする高速 LVDSアーキテクチャおよび機能について情報を提供します。
• 3-1ページの MAX 10LVDSトランスミッタのデザインMAX 10デバイスでアルテラ・ソフト LVDS IPコアを使用する LVDSトランスミッタの実装についての情報およびガイドラインを提供します。
• 4-1ページの MAX 10 LVDSレシーバのデザインMAX 10デバイスでアルテラ・ソフト LVDS IPコアを使用する LVDSレシーバの実装についての情報およびガイドラインを提供します。
• 5-1ページの MAX 10 LVDSトランスミッタとレシーバのデザイン同じ MAX 10デバイス内に LVDSトランスミッタおよびレシーバの両方を実装するためのデザイン・ガイドラインを提供します。
• 7-1ページの アルテラ・ソフト LVDS IPコアの参考資料MAX 10デバイス向けのアルテラ・ソフト LVDS IPコアのパラメータおよび信号をリストします。
© 2016 Intel Corporation. All rights reserved. Intel, the Intel logo, Altera, Arria, Cyclone, Enpirion, MAX, Megacore, NIOS, Quartus and Stratix words and logosare trademarks of Intel Corporation in the US and/or other countries. Other marks and brands may be claimed as the property of others. Intel warrantsperformance of its FPGA and semiconductor products to current specifications in accordance with Intel's standard warranty, but reserves the right to makechanges to any products and services at any time without notice. Intel assumes no responsibility or liability arising out of the application or use of anyinformation, product, or service described herein except as expressly agreed to in writing by Intel. Intel customers are advised to obtain the latest version ofdevice specifications before relying on any published information and before placing orders for products or services.
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• 2-7ページの MAX 10 LVDS SERDES I/O規格のサポートサポートされる LVDS I/O規格およびそれぞれの MAX 10デバイス・バリアントでのサポートについてリストします。
• 8-1ページの MAX 10 高速 LVDS I/Oユーザー・ガイドのアーカイブ前バージョンのアルテラ・ソフト LVDSIPコア向けのユーザー・ガイドのリストを提供します。
アルテラ・ソフト LVDS実装の概要MAX 10デバイスに、LVDSアプリケーションをトランスミッタ専用、レシーバ専用、あるいはトランスミッタとレシーバの組み合わせとして実装できます。
図 1-1: MAX 10 LVDS実装の概要
Altera Soft LVDS
LVDS TransmitterImplementation
LVDS Transmitterand Receiver
Implementation
LVDS ReceiverImplementation
1-2 アルテラ・ソフト LVDS実装の概要UG-M10LVDS
2016.05.02
Altera Corporation MAX 10高速 LVDS I/Oの概要
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MAX 10高速 LVDSのアーキテクチャと機能 22016.05.02
UG-M10LVDS 更新情報 フィードバック
MAX 10デバイスでは、コア・ファブリック内のレジスタおよびロジックを使用して LVDS入出力インタフェースを実装します。• LVDSトランスミッタとレシーバ向けに、 MAX 10デバイスは、I/Oエレメント（IOE）内にあるダブル・データ・レート I/O（DDIO）レジスタを使用する。このアーキテクチャにより、レシーバの入力スキュー・マージン（RSKM）またはトランスミッタのチャネル間スキュー（TCCS）に関連する性能が向上する
• LVDSシリアライザ/デシリアライザ（SERDES）向けには、 MAX 10デバイスはロジック・エレメント（LE）レジスタを使用する
関連情報• 1-1ページの MAX 10高速 LVDS I/Oの概要• 2-7ページの MAX 10 LVDS SERDES I/O規格のサポートサポートされる LVDS I/O規格およびそれぞれの MAX 10デバイス・バリアントでのサポートについてリストします。
MAX 10 LVDSチャネルのサポートLVDSチャネルを各 MAX 10デバイスで使用できます。 MAX 10デバイス内の全ての I/Oバンクで真の LVDS入力バッファとエミュレーション LVDS出力バッファをサポートしています。ただし、真の LVDS出力バッファはデバイス下側の I/Oバンクでのみサポートしています。
表 2-1: MAX 10デバイスの LVDSバッファ
以下の表に、デバイスの側面にある各 I/Oバンクにおける LVDSバッファのサポートを示します。
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製品ライン パッケージ 位置真の LVDSペア エミュレーション LVDS
ペア
TX RX
10M02
V36
上側 0 1 1
右側 0 3 3
左側 0 3 3
下側 3 3 3
M153
上側 0 12 12
右側 0 12 12
左側 0 12 12
下側 9 13 13
U169
上側 0 12 12
右側 0 17 17
左側 0 15 15
下側 9 14 14
U324
上側 0 13 13
右側 0 24 24
左側 0 20 20
下側 9 16 16
E144
上側 0 10 10
右側 0 12 12
左側 0 11 11
下側 7 12 12
2-2 MAX 10 LVDSチャネルのサポートUG-M10LVDS
2016.05.02
Altera Corporation MAX 10高速 LVDSのアーキテクチャと機能
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製品ライン パッケージ 位置真の LVDSペア エミュレーション LVDS
ペア
TX RX
10M04
M153
上側 0 12 12
右側 0 12 12
左側 0 12 12
下側 9 13 13
U169
上側 0 12 12
右側 0 17 17
左側 0 15 15
下側 9 14 14
U324
上側 0 27 27
右側 0 31 31
左側 0 28 28
下側 15 28 28
F256
上側 0 19 19
右側 0 22 22
左側 0 19 19
下側 13 20 20
E144
上側 0 8 8
右側 0 12 12
左側 0 11 11
下側 10 10 10
UG-M10LVDS2016.05.02 MAX 10 LVDSチャネルのサポート 2-3
MAX 10高速 LVDSのアーキテクチャと機能 Altera Corporation
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製品ライン パッケージ 位置真の LVDSペア エミュレーション LVDS
ペア
TX RX
10M08
V81
上側 0 5 5
右側 0 7 7
左側 0 6 6
下側 7 7 7
M153
上側 0 12 12
右側 0 12 12
左側 0 12 12
下側 9 13 13
U169
上側 0 12 12
右側 0 17 17
左側 0 15 15
下側 9 14 14
U324
上側 0 27 27
右側 0 31 31
左側 0 28 28
下側 15 28 28
F256
上側 0 19 19
右側 0 22 22
左側 0 19 19
下側 13 20 20
E144
上側 0 8 8
右側 0 12 12
左側 0 11 11
下側 10 10 10
F484
上側 0 27 27
右側 0 33 33
左側 0 28 28
下側 15 28 28
2-4 MAX 10 LVDSチャネルのサポートUG-M10LVDS
2016.05.02
Altera Corporation MAX 10高速 LVDSのアーキテクチャと機能
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製品ライン パッケージ 位置真の LVDSペア エミュレーション LVDS
ペア
TX RX
10M16
U169
上側 0 12 12
右側 0 17 17
左側 0 15 15
下側 9 14 14
U324
上側 0 27 27
右側 0 31 31
左側 0 28 28
下側 15 28 28
F256
上側 0 19 19
右側 0 22 22
左側 0 19 19
下側 13 20 20
E144
上側 0 8 8
右側 0 12 12
左側 0 11 11
下側 10 10 10
F484
上側 0 39 39
右側 0 38 38
左側 0 32 32
下側 22 42 42
UG-M10LVDS2016.05.02 MAX 10 LVDSチャネルのサポート 2-5
MAX 10高速 LVDSのアーキテクチャと機能 Altera Corporation
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製品ライン パッケージ 位置真の LVDSペア エミュレーション LVDS
ペア
TX RX
10M25
F256
上側 0 19 19
右側 0 22 22
左側 0 19 19
下側 13 20 20
E144
上側 0 8 8
右側 0 12 12
左側 0 11 11
下側 10 10 10
F484
上側 0 41 41
右側 0 48 48
左側 0 36 36
下側 24 46 46
10M40
F256
上側 0 19 19
右側 0 22 22
左側 0 19 19
下側 13 20 20
E144
上側 0 9 9
右側 0 12 12
左側 0 11 11
下側 10 10 10
F484
上側 0 41 41
右側 0 48 48
左側 0 36 36
下側 24 46 46
F672
上側 0 53 53
右側 0 70 70
左側 0 60 60
下側 30 58 58
2-6 MAX 10 LVDSチャネルのサポートUG-M10LVDS
2016.05.02
Altera Corporation MAX 10高速 LVDSのアーキテクチャと機能
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製品ライン パッケージ 位置真の LVDSペア エミュレーション LVDS
ペア
TX RX
10M50
F256
上側 0 19 19
右側 0 22 22
左側 0 19 19
下側 13 20 20
E144
上側 0 9 9
右側 0 12 12
左側 0 11 11
下側 10 10 10
F484
上側 0 41 41
右側 0 48 48
左側 0 36 36
下側 24 46 46
F672
上側 0 53 53
右側 0 70 70
左側 0 60 60
下側 30 58 58
MAX 10 LVDS SERDES I/O規格のサポートMAX 10の Dバリアントと Sバリアントでは、サポートされる LVDS I/O規格が異なります。MAX 10デバイス内の全ての I/Oバンクで、真の LVDS入力バッファとエミュレーション LVDS出力バッファをサポートしています。ただし、真の LVDS出力バッファはデバイス下側の I/Oバンクでのみサポートしています。
表 2-2: MAX 10 LVDS I/O規格のサポート
シングル電源の MAX 10デバイスとデュアル電源の MAX 10デバイスでは、サポートされる I/O規格が異なります。シングル電源およびデュアル電源のデバイスについて、詳しくは DeviceOverviewを参照してください。
UG-M10LVDS2016.05.02 MAX 10 LVDS SERDES I/O規格のサポート 2-7
MAX 10高速 LVDSのアーキテクチャと機能 Altera Corporation
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I/O規格 I/Oバンク
TX RX
MAX 10デバイス・サポート
備考デュアル電源デバイス
シングル電源デバイス
真の LVDS すべて 下側のバンクのみ
使用可 使用可 使用可 • 全ての I/Oバッファで真の LVDS入力バッファがサポートされる
• 下側の I/Oバンクでのみ真の LVDS出力バッファがサポートされる
エミュレーション LVDS（抵抗ｘ3）
すべて 使用可 — 使用可 使用可 全ての I/Oバッファでエミュレーション LVDS出力バッファがサポートされる
真の RSDS 下側 使用可 — 使用可 使用可 —
エミュレーション RSDS（抵抗ｘ1）
すべて 使用可 — 使用可 — 全ての I/Oバッファでエミュレーション RSDS出力バッファがサポートされる
エミュレーション RSDS（抵抗ｘ3）
すべて 使用可 — 使用可 使用可 全ての I/Oバッファでエミュレーション RSDS出力バッファがサポートされる
真のMini-LVDS 下側 使用可 — 使用可 — —
エミュレーションMini-LVDS
（抵抗ｘ 3）
すべて 使用可 — 使用可 — 全ての I/OバッファでエミュレーションMini-LVDS出力バッファがサポートされる
PPDS 下側 使用可 — 使用可 — —
エミュレーション PPDS（抵抗ｘ3）
すべて 使用可 — 使用可 — —
2-8 MAX 10 LVDS SERDES I/O規格のサポートUG-M10LVDS
2016.05.02
Altera Corporation MAX 10高速 LVDSのアーキテクチャと機能
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I/O規格 I/Oバンク
TX RX
MAX 10デバイス・サポート
備考デュアル電源デバイス
シングル電源デバイス
Bus LVDS すべて 使用可 使用可 使用可 使用可 • Bus LVDS（BLVDS）出力は、2つのシングル・エンド出力を 2番目の出力が反転するようにプログラミングして使用する
• BLVDS入力は、LVDSの入力バッファを使用する
• BLVDS出力はトライ・ステートにできる
LVPECL すべて — 使用可 使用可 使用可 兼用クロック入力ピンでのみサポートされる
TMDS すべて — 使用可 使用可 — • 外部終端が必要だが、VREFは不要
• 3.3 V TMDS入力をサポートするには外部レベル・シフタが必要。このレベル・シフタは MAX10入力バッファに接続される前に TMDS信号を AC結合から DC結合に変換する必要がある
• TMDSレシーバ・サポートでは専用 2.5 V LVDS入力バッファを使用する
UG-M10LVDS2016.05.02 MAX 10 LVDS SERDES I/O規格のサポート 2-9
MAX 10高速 LVDSのアーキテクチャと機能 Altera Corporation
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I/O規格 I/Oバンク
TX RX
MAX 10デバイス・サポート
備考デュアル電源デバイス
シングル電源デバイス
Sub-LVDS すべて 使用可 使用可 使用可 — • トランスミッタは、エミュレーションした 1.8 V差動信号を出力として使用するエミュレーション Sub-LVDSのみをサポートする
• 外部出力終端が必要• VREFは不要• Sub-LVDSレシーバ・サポートでは専用 2.5 VLVDS入力バッファを使用する
SLVS すべて 使用可 使用可 使用可 — • SLVSトランスミッタ・サポートではエミュレーション LVDS出力を使用する
• 外部終端が必要だが、VREFは不要
• SLVSレシーバ・サポートでは専用 2.5 V LVDS入力バッファを使用する
HiSpi すべて — 使用可 使用可 — • HiSpiは単方向 I/O規格なので入力のみがサポートされる
• 外部終端が必要だが、VREFは不要
• HiSpiレシーバ・サポートでは専用 2.5 V LVDS入力バッファを使用する
関連情報• MAX 10 FPGA Device Overview• 3-3ページの エミュレーション LVDSの外部終端
2-10 MAX 10 LVDS SERDES I/O規格のサポートUG-M10LVDS
2016.05.02
Altera Corporation MAX 10高速 LVDSのアーキテクチャと機能
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• 3-5ページの エミュレーション RSDS、エミュレーションMini-LVDS、およびエミュレーション PPDSトランスミッタの外部終端
• 4-5ページの TMDSレシーバの外部終端• 3-4ページの Sub-LVDSトランスミッタの外部終端• 4-4ページの Sub-LVDSレシーバの外部終端• 3-4ページの SLVSトランスミッタの外部終端• 4-3ページの SLVSレシーバの外部終端• 4-5ページの HiSpiレシーバの外部終端
MAX 10高速 LVDS回路LVDSソリューションは、 MAX 10デバイスの I/Oエレメントとレジスタを使用します。アルテラ・ソフト LVDS IP コアは、コア・ロジックにシリアライザとデシリアライザをソフト SERDESブロックとして実装します。MAX 10デバイスは専用のシリアライゼーションまたはデシリアライゼーション回路を備えていません。• デバイスへの高速差動インタフェース実装には I/Oピンおよびコア・ファブリックを使用する
• MAX 10ソリューションは送受信データのシリアル - パラレルおよびパラレル - シリアル変換を行うためにシフト・レジスタ、内部 PLL、I/Oエレメントを使用する
• Quartus® Primeソフトウェアはコア・ファブリックに自動的に SERDESを構築するためにアルテラ・ソフト LVDS IPコアのパラメータ設定を使用する
UG-M10LVDS2016.05.02 MAX 10高速 LVDS回路 2-11
MAX 10高速 LVDSのアーキテクチャと機能 Altera Corporation
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図 2-1: ソフト LVDS SERDES
以下に、ソフト LVDS SERDES回路のトランスミッタとレシーバ、およびトランシーバ・パスとレシーバ・パスのインタフェース信号を含むブロック図を示します。
FPGAFabric
rx_out
tx_in
rx_outclock
tx_coreclock10 bits
maximumdata width
+–
+–
tx_out
rx_in
10
10
pll_areset
rx_inclock / tx_inclockC0
C0
C0
C1
C1
C1
inclock
areset
ALTPLL
ALTERA_SOFT_LVDS
tx_in tx_out
inclock
ALTERA_SOFT_LVDS
rx_out rx_in
inclock
LVDS Transmitter
LVDS Receiver
関連情報MAX 10 Clocking and PLL User GuidePLLおよび PLL出力カウンタについて詳しい情報を提供します。
MAX 10高速 LVDS I/Oの位置MAX 10デバイスの I/Oバンクでは、全ての I/Oバンクで真の LVDS入力とエミュレーションLVDS出力をサポートしています。また、デバイス下側の I/Oバンクでのみ真の LVDS出力をサポートしています。
2-12 MAX 10高速 LVDS I/Oの位置UG-M10LVDS
2016.05.02
Altera Corporation MAX 10高速 LVDSのアーキテクチャと機能
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図 2-2: 10M02デバイスの I/Oバンクでの LVDSサポート以下はシリコン・ダイの概略図です。各バンクに実際のバンク番号を示しています。LVPECLは、バンク 2と 6でのみサポートしています。
1
2 5
6
3
8
LVDSEmulated LVDS
RSDSEmulated RSDS
Mini-LVDSEmulated Mini-LVDS
PPDSEmulated PPDS
BLVDSLVPECL
TMDSSub-LVDS
SLVSHiSpi
TX RX
UG-M10LVDS2016.05.02 MAX 10高速 LVDS I/Oの位置 2-13
MAX 10高速 LVDSのアーキテクチャと機能 Altera Corporation
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図 2-3: 10M04および 10M08デバイスの I/Oバンクでの LVDSサポート以下はシリコン・ダイの概略図です。各バンクに実際のバンク番号を示しています。LVPECLは、バンク 2と 6でのみサポートしています。
1B
1A
2 5
6
3 4
8 7
LVDSEmulated LVDS
RSDSEmulated RSDS
Mini-LVDSEmulated Mini-LVDS
PPDSEmulated PPDS
BLVDSLVPECL
TMDSSub-LVDS
SLVSHiSpi
TX RX
2-14 MAX 10高速 LVDS I/Oの位置UG-M10LVDS
2016.05.02
Altera Corporation MAX 10高速 LVDSのアーキテクチャと機能
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図 2-4: 10M16、10M25、10M40、10M50デバイスの I/Oバンクでの LVDSサポート以下はシリコン・ダイの概略図です。各バンクに実際のバンク番号を示しています。LVPECLは、バンク 2、3、6、8でのみサポートしています。
1B
1A
2
3 4
8 7
OCT
5
6
LVDSEmulated LVDS
RSDSEmulated RSDS
Mini-LVDSEmulated Mini-LVDS
PPDSEmulated PPDS
BLVDSLVPECL
TMDSSub-LVDS
SLVSHiSpi
TX RX
関連情報• PLL Specifications
MAX 10デバイス向けの PLL性能について詳しい情報を提供します。• High-Speed I/O Specifications
MAX 10デバイスでのさまざまなデータ幅向けに最小および最大データ・レートを提供します。
低速領域に位置する差動 I/Oピン一部の差動 I/Oピンは、 MAX 10デバイスの低速領域に配置されています。• ユーザーが低速領域に配置した、コンフィギュレーション・ピンを除く各 I/Oピンに対して、
Quartus Primeソフトウェアが Informational Warningメッセージを表示する• 低速 I/Oピンを見分けるには、デバイスの Pin-Out Fileを参照する• 低速 I/Oピンの性能情報は Device Datasheetを参照する
関連情報• MAX 10 Device Pin-Out Files各 MAX 10向けにピンアウト・ファイルを提供します。
UG-M10LVDS2016.05.02 低速領域に位置する差動 I/Oピン 2-15
MAX 10高速 LVDSのアーキテクチャと機能 Altera Corporation
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• MAX 10 Device Datasheet• MAX 10 I/O Banks Locations, MAX 10 General Purpose I/O User Guide高速および低速の I/Oバンクの位置を確認することができます。
2-16 低速領域に位置する差動 I/OピンUG-M10LVDS
2016.05.02
Altera Corporation MAX 10高速 LVDSのアーキテクチャと機能
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MAX 10LVDSトランスミッタのデザイン 32016.05.02
UG-M10LVDS 更新情報 フィードバック
MAX 10 LVDSソリューションを使用して、トランスミッタ専用アプリケーションを実装することができます。 アルテラ・ソフト LVDS IPコアを使用して、ソフト SERDES回路をインスタンス化します。ソフト SERDES回路はクロックおよび差動 I/Oピンとともに動作し、高速差動トランスミッタ回路を作成します。関連情報• 1-1ページの MAX 10高速 LVDS I/Oの概要• 2-7ページの MAX 10 LVDS SERDES I/O規格のサポートサポートされる LVDS I/O規格およびそれぞれの MAX 10デバイス・バリアントでのサポートについてリストします。
高速 I/Oトランスミッタ回路LVDSトランスミッタ回路は、 MAX 10デバイスの I/Oエレメントとレジスタを使用します。アルテラ・ソフト LVDS IPコアは、コア・ロジックにシリアライザをソフト SERDESブロックとして実装します。関連情報2-11ページの MAX 10高速 LVDS回路
LVDSトランスミッタのプログラマブル I/O機能MAX 10デバイスの I/Oバッファおよびピンの機能のいくつかは、デザイン要件に応じてプログラミングが可能です。高速 LVDSトランスミッタ・アプリケーション向けに、プリエンファシス設定をプログラミングできます。
プログラマブル・プリエンファシス高速伝送信号の出力電流は、差動出力電圧（VOD）設定およびドライバの出力インピーダンスにより制限されます。高い周波数では、次のエッジの前にフル・レベルの VODに達するためにスルー・レートの速度が十分ではないことがあり、これがパターン依存ジッタを生じさせます。プリエンファシスは、スイッチング時に出力電圧を瞬間的に増幅し、出力スルー・レートを向上します。
© 2016 Intel Corporation. All rights reserved. Intel, the Intel logo, Altera, Arria, Cyclone, Enpirion, MAX, Megacore, NIOS, Quartus and Stratix words and logosare trademarks of Intel Corporation in the US and/or other countries. Other marks and brands may be claimed as the property of others. Intel warrantsperformance of its FPGA and semiconductor products to current specifications in accordance with Intel's standard warranty, but reserves the right to makechanges to any products and services at any time without notice. Intel assumes no responsibility or liability arising out of the application or use of anyinformation, product, or service described herein except as expressly agreed to in writing by Intel. Intel customers are advised to obtain the latest version ofdevice specifications before relying on any published information and before placing orders for products or services.
ISO9001:2008登録済
www.altera.com101 Innovation Drive, San Jose, CA 95134
プリエンファシスは、出力信号の高周波数成分の振幅を増幅させます。この増幅により伝送ラインにおける周波数依存の減衰を補償します。余剰の電流によるオーバーシュートは、ステート・スイッチングの遷移中にのみ生じます。このオーバーシュートは信号の反射によるオーバーシュートとは異なり、出力スルー・レートを高めますがリンギングはしません。必要なプリエンファシスの量は、伝送ラインにおける高周波数成分の減衰に依存し ます。
図 3-1: プログラマブル・プリエンファシスを用いた LVDS出力
OUT
OUT
V OD
V P
V P
Voltage boostfrom pre-emphasis
Differential outputvoltage (peak–peak)
表 3-1: プログラマブル・プリエンファシス向け Quartus Primeソフトウェアのアサインメント
フィールド アサインメント
To tx_out
Assignment name Programmable Pre-emphasis
Allowed values 0（無効）、1（有効）。デフォルトは 1です。
プログラマブル差動出力電圧プログラマブル VOD設定により出力のアイ開口を調整し、トレース長と消費電力を最適化することができます。強い VODスイングはレシーバ端における電圧マージンを改善し、低い VODスイングは消費電力を削減します。
3-2 プログラマブル差動出力電圧UG-M10LVDS
2016.05.02
Altera Corporation MAX 10LVDSトランスミッタのデザイン
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図 3-2: 差動 VOD
以下の図に、差動 LVDS出力の VODを示します。
Single-Ended Waveform
Positive Channel (p)
Negative Channel (n)
Ground
Differential Waveform
p - n = 0 V
VCM
VOD
VOD
VOD
VOD (diff peak - peak) = 2 x VOD (single-ended)
差動信号の VODは、 Quartus Primeソフトウェアの Assignment Editorで VOD設定を変更することによって静的に調整できます。
表 3-2: Quartus Primeソフトウェア Assignment Editor — プログラマブル VOD
フィールド アサインメント
To tx_out
Assignment name Programmable Differential Output Voltage (VOD)Allowed values 0（低）、1（中）、2（高）。デフォルトは 2です。
LVDSトランスミッタ I/Oの終端方式MAX 10デバイスのトランスミッタ・アプリケーションでは、外部終端が必要な I/O規格がいくつかあります。
エミュレーション LVDSの外部終端エミュレーション LVDSトランスミッタ向けには、抵抗を 3つ使用する外部終端方式が必要です。
UG-M10LVDS2016.05.02 LVDSトランスミッタ I/Oの終端方式 3-3
MAX 10LVDSトランスミッタのデザイン Altera Corporation
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図 3-3: エミュレーション LVDSトランスミッタの外部終端この図では、RS = 120 Ω、RP = 170 Ω です。
RS
RP
RS
LVDS peer
50 Ω
50 Ω
100 Ω
Emulated LVDS on FPGA
Sub-LVDSトランスミッタの外部終端Sub-LVDSトランスミッタ向けには、抵抗を 3つ使用する外部終端方式が必要です。
図 3-4: Sub-LVDSトランスミッタの外部終端
TX RX
Sub-LVDS on FPGA
1.8 V
Sub-LVDS peer
Z0 = 50 Ω
Z0 = 50 Ω
267 Ω
267 Ω100 Ω121 Ω
SLVSトランスミッタの外部終端SLVSトランスミッタ向けには、抵抗を 3つ使用する外部終端方式が必要です。
3-4 Sub-LVDSトランスミッタの外部終端UG-M10LVDS
2016.05.02
Altera Corporation MAX 10LVDSトランスミッタのデザイン
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図 3-5: SLVSトランスミッタの外部終端
TX RX
SLVS on FPGA
2.5 V2.5 V
2.5 V SLVS peer
Z0 = 50 Ω
Z0 = 50 Ω48.7 Ω
48.7 Ω
221 Ω
221 Ω 15 Ω
100 Ω
15 Ω
エミュレーション RSDS、エミュレーション Mini-LVDS、およびエミュレーションPPDSトランスミッタの外部終端
エミュレーション RSDS、エミュレーションMini-LVDS、およびエミュレーション PPDSトランスミッタ向けには、抵抗を 3つ使用する外部終端方式が必要です。エミュレーション PPDSトランスミッタ向けには抵抗を 1つ使用する外部終端も使用できます。
図 3-6: エミレーション RSDS、Mini-LVDS、または PPDSトランスミッタの外部終端この図では、RS = 120 Ω、RP = 170 Ω です。
RS
RP
RS
RSDS, Mini-LVDS, orPPDS peer
50 Ω
50 Ω
100 Ω
Emulated RSDS,Mini-LVDS, or PPDS
on FPGA
UG-M10LVDS2016.05.02 エミュレーション RSDS、エミュレーション Mini-LVDS、およびエミュレーション
PPDSトランスミッタの外部終端3-5
MAX 10LVDSトランスミッタのデザイン Altera Corporation
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図 3-7: エミュレーション RSDSトランスミッタ向けの抵抗 1つの外部終端
RSDS peer
50 Ω
50 Ω
100 Ω100 Ω
Emulated RSDS on FPGA
LVDSトランスミッタ用 FPGAデザインの実装MAX 10デバイスでは、高速 I/Oインタフェースをサポートするためにソフト SERDESアーキテクチャを使用しています。 Quartus Primeソフトウェアが、アルテラ・ソフト LVDS IPコアを使用してコア・ファブリックに SERDES回路を作成します。タイミング性能を向上させ、SERDESをサポートするために、 MAX 10デバイスではコア・ファブリックの I/Oレジスタと LEレジスタを使用します。
トランスミッタ・モードのアルテラ・ソフト LVDS IPコアQuartus Primeソフトウェアで、アルテラ・ソフト LVDSIPコアを使用して高速トランスミッタ・インタフェースをデザインすることができます。この IPコアは、高速 I/Oインタフェースを作成するために MAX 10デバイス内のリソースを最も有利に活用します。• デザイン要件に応じてシリアライザをカスタマイズするためにアルテラ・ソフト LVDSパラメータ・エディタを使用可能
• アルテラ・ソフト LVDS IPコアを使用して作成された高速 I/Oインタフェースは、常にパラレル・データの最上位ビット（MSB）から先に送信する
関連情報• 7-1ページの アルテラ・ソフト LVDS のパラメータ設定• Introduction to Altera IP Coresすべてのアルテラ IPコアについて、パラメータ化、アップグレード、IPのシミュレーションといった基本的な情報を提供します。
• Creating Version-Independent IP and Qsys Simulation Scriptsソフトウェアあるいは IPのバージョンのアップグレードのためのマニュアルでの更新を必要としないシミュレーション・スクリプトの作成について詳しい情報を提供します。
3-6 LVDSトランスミッタ用 FPGAデザインの実装UG-M10LVDS
2016.05.02
Altera Corporation MAX 10LVDSトランスミッタのデザイン
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• Project Management Best Practicesプロジェクトおよび IPファイルの効果的な管理および移植性のためのガイドラインを提供します。
アルテラ・ソフト LVDS IPコアでの PLLソースの選択アルテラ・ソフト LVDS IPコアを、内部 PLLまたは外部 PLLと併せてインスタンス化することにより、LVDSインタフェース・コンポーネントを作成できます。
内部 PLLを使用するアルテラ・ソフト LVDS IPコアのインスタンス化アルテラ・ソフト LVDS IPコアを、SERDESコンポーネントを構築し、PLLを内部にインスタンス化するように設定できます。• この手法を使用するには、PLL Settingsタブの Use external PLLオプションをオフにし、PLL
Settingsタブおよび Transmitter Settingsタブで必要な設定をセットする• アルテラ・ソフト LVDS IPコアは、PLLを LVDSブロックに統合する• この手法の欠点は、この PLLをこの LVDSインタフェース向けにしか使用できないこと
外部 PLLを使用するアルテラ・ソフト LVDS IPコアのインスタンス化アルテラ・ソフト LVDS IPコアは、SERDESコンポーネントだけを構築し、外部 PLLソースを使用するように設定可能です。• この手法を使用するには、PLL Settingsタブの Use external PLLオプションをオンにする• 通知が表示されるパネルにリストされているとおりに入力ポートに必要なクロック設定を行う
• ALTPLL IPコアを使用して、独自のクロック・ソースを作成できる• PLLの使用方法をコアの他の機能とあわせて最適化するためにこの手法を使用する
関連情報• MAX 10 Clocking and PLL User Guide
PLLおよび PLL出力カウンタについて詳しい情報を提供します。• MAX 10 Clocking and PLL User Guide
PLLおよび PLL出力カウンタについて詳しい情報を提供します。
ガイドライン：外部 PLLを使用する LVDS TXインタフェースUse External PLLオプションを用いるアルテラ・ソフト LVDSIPコアをインスタンス化することができます。外部 PLLを使用することにより、PLL設定を制御できます。たとえば、多様なデータ・レートと動的な位相シフトをサポートするために、PLLを動的にリコンフィギュレーションできます。このオプションを用いるためには、ALTPLLIPコアをインスタンス化して、さまざまなクロック信号を生成する必要があります。アルテラ・ソフト LVDSのトランスミッタ向けに Use External PLLオプションをオンにした場合、ALTPLLIPコアからの以下の信号が必要になります。• アルテラ・ソフト LVDSトランスミッタの tx_inclockポートへのシリアル・クロッ入力• FPGAファブリックのトランスミッタ・ロジックをクロック駆動するために使用する、
tx_syncclockポートに接続されているパラレル・クロック
UG-M10LVDS2016.05.02 アルテラ・ソフト LVDS IPコアでの PLLソースの選択 3-7
MAX 10LVDSトランスミッタのデザイン Altera Corporation
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関連情報MAX 10 Clocking and PLL User GuidePLLおよび PLL出力カウンタについて詳しい情報を提供します。
アルテラ・ソフト LVDSトランスミッタに用いる ALTPLL信号インタフェースLVDSインタフェース・クロックを生成するために、あらゆる PLL出力クロック・ポートを選択できます。ALTPLLトランスミッタの外部 PLLソースとしてアルテラ・ソフト LVDS IPコアを使用する場合は、ソース・シンクロナス・コンペンセーション・モードを使用します。
表 3-3: ALTPLLとアルテラ・ソフト LVDSトランスミッタの間の信号インタフェースの例
ALTPLL IPコアより アルテラ・ソフト LVDSトランスミッタへ
高速クロック出力（c0）高速クロック出力（c0）は、アルテラ・ソフト LVDSトランスミッタのtx_inclockのみ駆動できます。
tx_inclock
低速クロック出力（c1） tx_syncclock
アルテラ・ソフト LVDSのトランスミッタ向けに外部 PLLクロックのパラメータを決定する
ALTPLL IPコアのトランスミッタ向けにアルテラ・ソフト LVDS IPコア・クロックのパラメータを決定するために、デザインで以下の手順を実行します。1. 内部 PLLを使用するアルテラ・ソフト LVDSIPコアのトランスミッタをインスタンス化します。
2. デザインを TimeQuestタイミング解析までコンパイルします。3. Compilation Reportウィンドウの Table of Contentsセクションで、TimeQuest Timing
Analyzer > Clocksに移動します。4. アルテラ・ソフト LVDS IPコア・トランスミッタの内部 PLLに使用されるクロック・パラメータを書きとめておきます。クロックのリストの clk0が高速クロックです。
図 3-8: アルテラ・ソフト LVDSトランスミッタのクロック・パラメータの例
3-8 アルテラ・ソフト LVDSトランスミッタに用いる ALTPLL信号インタフェースUG-M10LVDS
2016.05.02
Altera Corporation MAX 10LVDSトランスミッタのデザイン
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上記の手順で書きとめておいたパラメータで ALTPLL出力クロックをコンフィギュレーションし、適切なアルテラ・ソフト LVDSクロック入力ポートにクロック出力を接続します。
アルテラ・ソフト LVDS IPコアの初期化PLLは、アルテラ・ソフト LVDS IPコアがデータ転送向け SERDESブロックを実装する前にリファレンス・クロックにロックします。デバイスの初期化時に、PLLはリファレンス・クロックへのロックを開始し、ロックを達成するとユーザー・モード時に動作可能になります。クロックのリファレンスが安定していなければ、PLL出力クロックの位相シフトに乱れが生じます。この位相シフトの乱れが、高速 LVDSドメインと低速パラレル・ドメイン間のデータ転送の不具合や破損の原因になります。データの破損を避けるために、アルテラ・ソフト LVDS IPコアの初期化時に以下のステップを実行します。1. pll_areset信号を少なくとも 10 ns以上アサートします。2. 10 ns以上経過してから、pll_areset信号をディアサートします。3. PLLロックが安定するまで待機します。
PLLロック・ポートがアサートし、安定すると、SERDESブロックの動作準備が整います。
高速 I/Oのタイミング・バジェットLVDS I/O規格は、データの高速伝送を可能にし、システム全体の性能向上を実現します。 高速のシステム性能を活用するには、この高速信号のタイミングを解析する必要があります。差動ブロックのタイミング解析は、従来の同期タイミング解析手法とは異なります。ソース・シンクロナス・タイミング解析は、クロック - 出力のセットアップ時間ではなく、データとクロック信号間のスキューに基づきます。高速差動データ伝送には、ICベンダによって提供されるタイミング・パラメータを使用する必要があり、ボード・スキュー、ケーブル・スキュー、およびクロック・ジッタによる強い影響を受けます。
トランスミッタのチャネル間スキューレシーバ入力スキュー・マージン（RSKM）の計算には、トランスミッタのチャネル間スキュー（TCCS）を使用します。TCCSは、ソース・シンクロナス差動インタフェースの MAX 10トランスミッタに基づいた重要なパラメータです。TCCS値は Device Datasheetで入手可能です。
関連情報MAX 10 Device Datasheet
ガイドライン：LVDSトランスミッタ・チャネルの配置VCCIO電源で許容ノイズ・レベルを維持するには、差動パッドに対するシングル・エンド I/Oピンの配置に関する制約に従う必要があります。アルテラは、 Quartus Primeデザインを作成し、デバイスの I/O割り当てを指定し、デザインをコンパイルしてピン配置の妥当性を確認することを推奨しています。 Quartus Primeソフトウェアは、デバイスの正常動作を確保するために、I/O割り当ておよび配置ルールを基準にピン接続を検証します。Quartus Primeの Pin Planner Packageビューを使用すると、差動 I/O割り当ての計画が簡単になります。
UG-M10LVDS2016.05.02 アルテラ・ソフト LVDS IPコアの初期化 3-9
MAX 10LVDSトランスミッタのデザイン Altera Corporation
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• Viewメニューで Show Differential Pin Pair Connectionsをクリックし、差動ピン・ペアをハイライト表示する。差動ピン・ペアは赤い線で結び付けられている
• 差動ピンに関しては、割り当てが必要なのは正のピンへの信号のみ。 Quartus Primeソフトウェアは、正のピンが差動 I/O規格に割り当てられると自動的に負のピンへの割り当てを行う
MAX 10デバイスでは、各差動ピン・ペアの配線を一致させています。したがって、正と負のピン間のスキューは最小です。差動ペアの両方のピンの内部配線は、ピンが隣接していない場合でも一致しています。MAX 10は、x18バンドル・モードをサポートしています。スキューを制御するためには、同じバンドル内の全ての LVDSチャネルを隣り合わせに配置し、また、チャネルが I/Oバンクをクロスしないようにします。スキューを最小に、性能を最大にするために、PCBデザインでパッケージ・スキューを補償することを推奨します。
ガイドライン：LVDSチャネル PLLの配置MAX 10デバイスの各 PLLは、PLLと同じ側にある I/Oバンク内の LVDSチャネルのみを駆動できます。
表 3-4: MAX 10デバイスで I/Oバンクの駆動に使用可能な PLLの例
I/Oバンクの位置 入力 refclk GCLK mux 使用可能な PLL
左側 左側 左側 左上または左下下側 下側 下側 左下または右下右側 右側 右側 右上または右下上側 上側 上側 左上または右上
ガイドライン：LVDSトランスミッタ・ロジックの配置Quartus Primeソフトウェアは、タイミング要件を満たすように SERDESロジックの配置を自動的に最適化します。このため、ユーザーがアルテラ・ソフト LVDSIP コア・ロジックで配置の制約を行う必要がありません。Quartus Prime Fitterの性能を向上させるには、デバイスのフロアプランに LogicLock™領域を作成し、トランスミッタ SERDESロジックの配置を制限します。• TCCSパラメータは、同じサイドに配置された差動 I/Oバンク全体に対してデータシートの仕様のように保証されている。この保証は、トランスミッタの SERDESロジックが出力ピンに隣接する LABに配置されている場合に適用される
• TCCS性能を向上させるために、トランスミッタ SERDESロジックをデータ出力ピンとクロック出力ピンに隣接する LABに制限する
関連情報Quartus Prime Incremental Compilation for Hierarchical and Team-Based Design chapter, Volume 1:Design and Synthesis, Quartus Prime HandbookLogicLockロケーション・アサインメントによるデザイン・フロアプランの作成について段階ごとの手順を提供します。
3-10 ガイドライン：LVDSチャネル PLLの配置UG-M10LVDS
2016.05.02
Altera Corporation MAX 10LVDSトランスミッタのデザイン
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ガイドライン：E144パッケージ向けに LVDSプリエンファシスを有効にするアルテラは、E144パッケージの MAX 10デバイスでは、最良のシグナル・インテグリティ（SI）性能を得るために LVDSプリエンファシスを有効にすることを推奨します。プリエンファシスを有効にしないと、デバイスで引き起こされる可能性がある望ましくない SI状態により、LVDSのアイの高さが影響を受けます。
LVDSトランスミッタのデバッグとトラブルシューティングFPGAプロトタイプを使用したボードレベルの検証により、LVDSインタフェース性能に関して役立つ情報を得ることができます。ボードレベルの検証の主要な目的は FPGAの機能をエンド・システムで検証することにありますが、手順を追加することによりマージンについて調べることが可能になります。オシロスコープを使用してマージンについて調べることにより、予測されるデータ有効ウィンドウのサイズ、ならびに I/Oインタフェースのセットアップおよびホールド・マージンを検証することができます。アルテラの SignalTap® IIロジック・アナライザを使用してシステム・レベルの検証を行い、デザイン・ターゲットに対するシステムの相関を確認することもできます。関連情報In-System Debugging Using External Logic Analyzers chapter, Volume 3: Verification, Quartus PrimeHandbook
ハードウェアのデバッグ前に RTLシミュレーションを行うアルテラは、ハードウェアでデバッグを行う前に RTLシミュレーションを行うことを推奨します。RTLシミュレーションの活用により、実際のハードウェアをテストする前にコードの機能性を確認できます。たとえば、RTLシミュレーションを使用して、リモート・トランスミッタからトレーニング・パターンを送信した際の LVDSレシーバのビット・スリップ・メカニズムの機能を検証することができます。
ジオメトリ・ベースと物理ベースの I/OルールLVDSに関する I/O配置のルールについて考慮する必要があります。 Quartus Primeソフトウェアは、I/O配置のルールに違反があるとクリティカル・ワーニングやエラー・メッセージを表示します。詳しくは、関連情報を参照してください。関連情報MAX 10 General Purpose I/O User Guide
UG-M10LVDS2016.05.02 ガイドライン：E144パッケージ向けに LVDSプリエンファシスを有効にする 3-11
MAX 10LVDSトランスミッタのデザイン Altera Corporation
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MAX 10 LVDSレシーバのデザイン 42016.05.02
UG-M10LVDS 更新情報 フィードバック
MAX 10 LVDSソリューションを使用して、レシーバ専用アプリケーションを実装することができます。 アルテラ・ソフト LVDS IPコアを使用して、ソフト SERDES回路をインスタンス化します。ソフト SERDES回路はクロックおよび差動 I/Oピンとともに動作し、高速差動レシーバ回路を作成します。関連情報• 1-1ページの MAX 10高速 LVDS I/Oの概要• 2-7ページの MAX 10 LVDS SERDES I/O規格のサポートサポートされる LVDS I/O規格およびそれぞれの MAX 10デバイス・バリアントでのサポートについてリストします。
高速 I/Oレシーバ回路LVDSレシーバ回路は、 MAX 10デバイスの I/Oエレメントとレジスタを使用します。デシリアライザは、コア・ロジックにソフト SERDESブロックとして実装されます。レシーバ・モードでは、差動レシーバのデータパスで以下のブロックが使用可能です。• デシリアライザ• データ・リアラインメント・ブロック（ビット・スリップ）関連情報2-11ページの MAX 10高速 LVDS回路
ソフト・デシリアライザソフト・デシリアライザは、デシリアライゼーション・ファクタに基づいて、1ビットのシリアル・データ・ストリームをパラレル・データ・ストリームに変換します。
© 2016 Intel Corporation. All rights reserved. Intel, the Intel logo, Altera, Arria, Cyclone, Enpirion, MAX, Megacore, NIOS, Quartus and Stratix words and logosare trademarks of Intel Corporation in the US and/or other countries. Other marks and brands may be claimed as the property of others. Intel warrantsperformance of its FPGA and semiconductor products to current specifications in accordance with Intel's standard warranty, but reserves the right to makechanges to any products and services at any time without notice. Intel assumes no responsibility or liability arising out of the application or use of anyinformation, product, or service described herein except as expressly agreed to in writing by Intel. Intel customers are advised to obtain the latest version ofdevice specifications before relying on any published information and before placing orders for products or services.
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図 4-1: LVDS x8 デシリアライザの波形
7 6 5 4 3 2 1 0 a b c d e f g h A B C D E F G H X X X X X X X X
ABCDEFGHabcdefgh76543210XXXXXXXX
RX_IN
FCLK
RX_OUT[9:0]
信号 説明
rx_in アルテラ・ソフト LVDSチャネルに入力される LVDSデータ・ストリーム
fclk レシーバに使用されるクロックloaden アルテラ・ソフト LVDS IPコアによって生成されるデシリアライゼーション
向けの信号をイネーブルするrx_out[9:0] デシリアライゼーションされた信号
データ・リアラインメント・ブロック（ビット・スリップ）送信されたデータ内のスキューおよび送信リンクによって追加されたスキューにより、受信したシリアル・データ・ストリームにチャネル間スキューが生じます。 チャネル間スキューを補償し、各チャネルに正しい受信ワード境界を確立するために、各レシーバ・チャネルにはデータ・リアライメント回路が含まれています。データ・リアライメント回路は、シリアル・ストリームにビット・レイテンシを挿入することにより、データを再アライメントします。データを手動でアラインメントするには、データ・リアライメント回路を使用して、RxFCLKでの 1サイクルのレイテンシを挿入します。データ・リアライメント回路は、RX_DATA_ALIGNのパルスごとにデータを 1ビット スリップします。データがアラインメントされているかを確認する前に、コア・クロックで 2サイクル以上待機する必要があります。破損したデータのパージに少なくともコア・クロックでの 2サイクルを必要とするために、この待機時間が必要になります。オプションの RX_CHANNEL_DATA_ALIGNポートは、内部ロジックから独立して各レシーバのビット挿入を制御します。データは、RX_CHANNEL_DATA_ALIGNの立ち上がりエッジで 1 ビット スリップします。RX_CHANNEL_DATA_ALIGN信号には以下の要件があります。• 最小パルス幅は、ロジック・アレイのパラレル・クロックでの 1周期である• パルス間の最小 Low時間は、パラレル・クロックでの 1周期である• 信号はエッジ・トリガである• 有効なデータは、RX_CHANNEL_DATA_ALIGNの立ち上がりエッジからパラレル・クロックでの 2サイクルが経過した後に得られる
4-2 データ・リアラインメント・ブロック（ビット・スリップ）UG-M10LVDS
2016.05.02
Altera Corporation MAX 10 LVDSレシーバのデザイン
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図 4-2: データ・リアラインメントのタイミング
以下の図に、デシリアライゼーション・ファクタを 4に設定した状態での、1ビット・スリップ・パルスの後のレシーバ出力（RX_OUT）を示します。
rx_inclock
rx_in
rx_outclock
rx_channel_data_align
rx_out
3 2 1 0 3 2 1 0 3 2 1 0
3210 321x xx21 0321
LVDSレシーバ I/Oの終端方式信号品質を向上し、伝送経路およびドライバとのインピーダンス・マッチングを保障するために、すべての LVDSレシーバ・チャネルに終端処理が求められます。
LVDS、mini-LVDS、RSDSおよびレシーバの外部終端LVDS、mini-LVDS、または RSDSのレシーバ向けには、抵抗を 1つ用いる外部終端方式が必要です。
図 4-3: LVDSI/O規格の外部終端
TX RX
Differential InputsDifferential Outputs
50 Ω
50 Ω
100 Ω
SLVSレシーバの外部終端SLVSレシーバ向けには、抵抗を 1つ使用する外部終端方式が必要です。
UG-M10LVDS2016.05.02 LVDSレシーバ I/Oの終端方式 4-3
MAX 10 LVDSレシーバのデザイン Altera Corporation
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図 4-4: SLVSレシーバの外部終端
TX RX
SLVS on FPGA
2.5 V
SLVS peer
Z0 = 50 Ω
Z0 = 50 Ω
100 Ω
Sub-LVDSレシーバの外部終端Sub-LVDSレシーバ向けには、抵抗を 1つ使用する外部終端方式が必要です。
図 4-5: Sub-LVDSレシーバの外部終端
TX RX
Sub-LVDS on FPGA
2.5 V
Sub-LVDS peer
Z0 = 50 Ω
Z0 = 50 Ω
100 Ω
4-4 Sub-LVDSレシーバの外部終端UG-M10LVDS
2016.05.02
Altera Corporation MAX 10 LVDSレシーバのデザイン
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TMDSレシーバの外部終端図 4-6: TMDSレシーバの外部終端
以下の図は、 MAX 10デバイスで TMDS入力規格をサポートするために必要な外部レベル・シフタを示しています。
TX RX
TMDS on FPGA
2.5 V1.8 V
TMDS peer
Z0 = 50 Ω
Z0 = 50 Ω
50 Ω50 Ω0.1 µF
0.1 µF
HiSpiレシーバの外部終端HiSpiレシーバ向けには、抵抗を 1つ使用する外部終端方式が必要です。
図 4-7: HiSpi レシーバの外部終端
TX RX
HiSpi on FPGA
2.5 V
HiSpi peer
Z0 = 50 Ω
Z0 = 50 Ω
100 Ω
LVPECLレシーバの外部終端MAX 10 デバイスでは、LVPECL I/O規格は入力クロック・ピンでのみサポートします。
UG-M10LVDS2016.05.02 TMDSレシーバの外部終端 4-5
MAX 10 LVDSレシーバのデザイン Altera Corporation
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• LVDS入力バッファは、LVPECL入力動作をサポートする• LVPECL出力動作はサポートされない出力バッファの LVPECLコモン・モード電圧が LVPECL入力コモン・モード電圧と整合しない場合、AC結合を使用します。注意: アルテラは、LVPECL AC / DC結合終端を検証するために IBISモデルを使用することを推
奨します。図 4-8: LVPECL AC結合終端
LVPECL Input BufferLVPECL Output Buffer
0.1 µF
0.1 µFZ0 = 50 Ω
Z0 = 50 ΩVICM
50 Ω
50 Ω
DC結合 LVPECLのサポートは、LVPECL出力コモン・モード電圧が MAX 10 LVPECL入力バッファ仕様の範囲内である場合に可能です。
図 4-9: LVPECL DC結合終端
LVPECL Input BufferLVPECL Output Buffer
Z0 = 50 Ω
Z0 = 50 Ω
100 Ω
4-6 LVPECLレシーバの外部終端UG-M10LVDS
2016.05.02
Altera Corporation MAX 10 LVDSレシーバのデザイン
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VICM仕様についての詳細は、Device Datasheetを参照してください。
関連情報MAX 10 Device Datasheet
LVDSレシーバ用 FPGAデザインの実装MAX 10デバイスでは、高速 I/Oインタフェースをサポートするためにソフト SERDESアーキテクチャを使用しています。 Quartus Primeソフトウェアが、アルテラ・ソフト LVDS IPコアを使用してコア・ファブリックに SERDES回路を作成します。タイミング性能を向上させ、SERDESをサポートするために、 MAX 10デバイスではコア・ファブリックの I/Oレジスタと LEレジスタを使用します。
レシーバ・モードのアルテラ・ソフト LVDS IPコアQuartus Primeソフトウェアで、アルテラ・ソフト LVDSIPコアを使用して高速レシーバ・インタフェースをデザインすることができます。この IPコアは、高速 I/Oインタフェースを作成するために MAX 10デバイス内のリソースを最も有効に活用します。• デザイン要件に応じてデシリアライザをカスタマイズするためにアルテラ・ソフト LVDSパラメータ・エディタを使用可能
• アルテラ・ソフト LVDS IP コアは、高速デシリアライザをコア・ファブリックに実装する
関連情報• 7-1ページの アルテラ・ソフト LVDS のパラメータ設定• Introduction to Altera IP Coresすべてのアルテラ IPコアについて、パラメータ化、アップグレード、IPのシミュレーションといった基本的な情報を提供します。
• Creating Version-Independent IP and Qsys Simulation Scriptsソフトウェアあるいは IPのバージョンのアップグレードのためのマニュアルでの更新を必要としないシミュレーション・スクリプトの作成について詳しい情報を提供します。
• Project Management Best Practicesプロジェクトおよび IPファイルの効果的な管理および移植性のためのガイドラインを提供します。
アルテラ・ソフト LVDS IPコアでの PLLソースの選択アルテラ・ソフト LVDS IPコアを、内部 PLLまたは外部 PLLと併せてインスタンス化することにより、LVDSインタフェース・コンポーネントを作成できます。
内部 PLLを使用するアルテラ・ソフト LVDS IPコアのインスタンス化アルテラ・ソフト LVDS IPコアを、SERDESコンポーネントを構築し、PLLを内部にインスタンス化するように設定できます。• この手法を使用するには、PLL Settingsタブの Use external PLLオプションをオフにする• アルテラ・ソフト LVDS IPコアは、PLLを LVDSブロックに統合する• この手法の欠点は、この PLLをこの LVDSインタフェース向けにしか使用できないこと
UG-M10LVDS2016.05.02 LVDSレシーバ用 FPGAデザインの実装 4-7
MAX 10 LVDSレシーバのデザイン Altera Corporation
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外部 PLLを使用するアルテラ・ソフト LVDS IPコアのインスタンス化アルテラ・ソフト LVDS IPコアは、SERDESコンポーネントだけを構築し、外部 PLLソースを使用するように設定可能です。• この手法を使用するには、PLL Settingsタブの Use external PLLオプションをオンにする• 通知が表示されるパネルにリストされているとおりに入力ポートに必要なクロック設定を行う
• ALTPLL IPコアを使用して、独自のクロック・ソースを作成できる• PLLの使用方法をコアの他の機能とあわせて最適化するためにこの手法を使用する
関連情報• MAX 10 Clocking and PLL User Guide
PLLおよび PLL出力カウンタについて詳しい情報を提供します。• MAX 10 Clocking and PLL User Guide
PLLおよび PLL出力カウンタについて詳しい情報を提供します。
ガイドライン：外部 PLLを使用する LVDS RXインタフェースUse External PLLオプションを用いるアルテラ・ソフト LVDSIPコアをインスタンス化することができます。外部 PLLを使用することにより、PLL設定を制御できます。たとえば、多様なデータ・レートと動的な位相シフトをサポートするために、PLLを動的にリコンフィギュレーションできます。このオプションを用いるためには、ALTPLLIPコアをインスタンス化して、さまざまなクロック信号を生成する必要があります。アルテラ・ソフト LVDSのレシーバ向けに Use External PLLオプションをオンにした場合、ALTPLLIPコアからの以下の信号が必要になります。• アルテラ・ソフト LVDSレシーバの rx_inclockポートへのシリアル・クロッ入力• レシーバの FPGAファブリック・ロジックのクロッキングに使用したパラレル・クロック• アルテラ・ソフト LVDS PLLリセット・ポート向け locked信号
関連情報MAX 10 Clocking and PLL User GuidePLLおよび PLL出力カウンタについて詳しい情報を提供します。
アルテラ・ソフト LVDSレシーバに用いる ALTPLL信号インタフェースLVDSインタフェース・クロックを生成するために、あらゆる PLL出力クロック・ポートを選択できます。ALTPLLレシーバの外部 PLLソースとしてアルテラ・ソフト LVDS IPコアを使用する場合は、ソース・シンクロナス・コンペンセーション・モードを使用します。
4-8 外部 PLLを使用するアルテラ・ソフト LVDS IPコアのインスタンス化UG-M10LVDS
2016.05.02
Altera Corporation MAX 10 LVDSレシーバのデザイン
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表 4-1: デシリアライゼーション・ファクタが偶数の ALTPLLおよびアルテラ・ソフト LVDSレシーバ間の信号インタフェースの例
ALTPLL IPコアより アルテラ・ソフト LVDSレシーバへ
高速クロック出力（c0）シリアル・クロック出力（c0）は、アルテラ・ソフト LVDSレシーバのrx_inclockのみ駆動できます。
rx_inclock
低速クロック出力（c1） rx_syncclock
表 4-2: デシリアライゼーション・ファクタが奇数の ALTPLLおよびアルテラ・ソフト LVDSレシーバ間の信号インタフェースの例
ALTPLL IPコアより アルテラ・ソフト LVDSレシーバへ
高速クロック出力（c0）シリアル・クロック出力（c0）は、アルテラ・ソフト LVDSレシーバのrx_inclockのみ駆動できます。
rx_inclock
低速クロック出力（c1） rx_syncclock
PLLからの読み出しクロック（c2）出力
rx_readclock
（RAMバッファおよび読み出しカウンタからの読み出し動作向けクロック入力ポート）
アルテラ・ソフト LVDSのレシーバ向けに外部 PLLクロックのパラメータを決定する
ALTPLL IPコアのレシーバ向けアルテラ・ソフト LVDS IPコア・クロックのパラメータを決定するために、デザインで以下の手順を実行します。1. 内部 PLLを使用するアルテラ・ソフト LVDS IPコアのレシーバをインスタンス化します。2. デザインを TimeQuestタイミング解析までコンパイルします。3. Compilation Reportウィンドウの Table of Contentsセクションで、TimeQuest Timing
Analyzer > Clocksに移動します。4. アルテラ・ソフト LVDS IPコア・レシーバの内部 PLLに使用されるクロック・パラメータを書きとめておきます。クロックのリストで、clk[0]が高速クロック、clk[1]が低速クロック、clk[2]が読み出しクロックです。
UG-M10LVDS2016.05.02 アルテラ・ソフト LVDSのレシーバ向けに外部 PLLクロックのパラメータを決定す
る4-9
MAX 10 LVDSレシーバのデザイン Altera Corporation
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図 4-10: アルテラ・ソフト LVDSレシーバのクロック・パラメータの例
上記の手順で書きとめておいたパラメータで ALTPLL出力クロックをコンフィギュレーションし、適切なアルテラ・ソフト LVDSクロック入力ポートにクロック出力を接続します。
アルテラ・ソフト LVDS IPコアの初期化PLLは、アルテラ・ソフト LVDS IPコアがデータ転送向け SERDESブロックを実装する前にリファレンス・クロックにロックします。デバイスの初期化時に、PLLはリファレンス・クロックへのロックを開始し、ロックを達成するとユーザー・モード時に動作可能になります。クロックのリファレンスが安定していなければ、PLL出力クロックの位相シフトに乱れが生じます。この位相シフトの乱れが、高速 LVDSドメインと低速パラレル・ドメイン間のデータ転送の不具合や破損の原因になります。データの破損を避けるために、アルテラ・ソフト LVDS IPコアの初期化時に以下のステップを実行します。1. pll_areset信号を少なくとも 10 ns以上アサートします。2. 10 ns以上経過してから、pll_areset信号をディアサートします。3. PLLロックが安定するまで待機します。
PLLロック・ポートがアサートし、安定すると、SERDESブロックの動作準備が整います。
高速 I/Oのタイミング・バジェットLVDS I/O規格は、データの高速伝送を可能にし、システム全体の性能向上を実現します。 高速のシステム性能を活用するには、この高速信号のタイミングを解析する必要があります。差動ブロックのタイミング解析は、従来の同期タイミング解析手法とは異なります。ソース・シンクロナス・タイミング解析は、クロック - 出力のセットアップ時間ではなく、データとクロック信号間のスキューに基づきます。高速差動データ伝送には、ICベンダによって提供されるタイミング・パラメータを使用する必要があり、ボード・スキュー、ケーブル・スキュー、およびクロック・ジッタによる強い影響を受けます。
レシーバ入力スキュー・マージンレシーバのデータ・パスにおける高速ソース・シンクロナス差動信号向けに RSKM、TCCS、およびサンプリング・ウィンドウ（SW）の仕様を使用します。
4-10 アルテラ・ソフト LVDS IPコアの初期化UG-M10LVDS
2016.05.02
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図 4-11: RSKMの式
式に使用される規則• RSKM — レシーバのクロック入力およびデータ入力サンプリング・ウィンドウ間のタイミング・マージン、ならびにコア・ノイズと I/Oスイッチング・ノイズが引き起こすジッタ
• TUI（Time Unit Interval）— シリアル・データの時間周期• SW — LVDSレシーバがデータを正しくサンプリングするために、入力データが安定していることが必要な期間。SWはデバイス特性であり、デバイスのスピード・グレードにより異なる
• TCCS — 同じ PLLによって駆動されるチャネル間の最速出力エッジと最遅出力エッジ間のタイミングの差。この値には tCOのばらつき、クロック、およびクロック・スキューが含まれる
データ・レートとデバイスに基づいて RSKM値を計算し、LVDSレシーバがデータをサンプリングできるかどうかを判断する必要があります。• トランスミッタ・ジッタを差し引いた後の正の RSKM値は、LVDSレシーバがデータを正しくサンプリングできることを示す
• トランスミッタ・ジッタを差し引いた後の負の RSKMは、データを正しくサンプリングできないことを示す
UG-M10LVDS2016.05.02 レシーバ入力スキュー・マージン 4-11
MAX 10 LVDSレシーバのデザイン Altera Corporation
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図 4-12: 差動高速タイミング図とタイミング・バジェット
TUI
Time Unit Interval (TUI)
TCCS
InternalClock
Falling Edge
tSW (min)Bit n
tSW (max)Bit n
TCCSTCCS
2
ReceiverInput Data
TransmitterOutput Data
InternalClockSynchronization
ExternalClock
ReceiverInput Data
InternalClock
ExternalInput Clock
Timing Budget
Timing Diagram
Clock Placement
SW
TCCS
RSKM RSKM
SW
RSKM RSKM
LVDSレシーバの RSKMレポートLVDSレシーバ向けに、 Quartus Primeソフトウェアは SW値、TUI値、RSKM値を記載した RSKMレポートを提供します。
4-12 LVDSレシーバの RSKMレポートUG-M10LVDS
2016.05.02
Altera Corporation MAX 10 LVDSレシーバのデザイン
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• RSKMレポートを生成するには、TimeQuestタイミング・アナライザの report_RSKMコマンドを使用する。RSKMレポートは、 Quartus Primeコンパイル・レポートの TimeQuestタイミング・アナライザのセクションで提供される
• より実際的な RSKM値を得るには、TimeQuestタイミング・アナライザの Constraintsメニューで LVDSレシーバの入力遅延を割り当てる。入力遅延は、リファレンス・クロックに対する、LVDSレシーバ・ポートでのデータ到着時間に基づいて決定される
• Set Input Delayオプションの設定パラメータに入力遅延を設定する場合、LVDSレシーバに供給するソース・シンクロナス・クロックをリファレンスするクロックにクロック名を設定する
• TimeQuestタイミング・アナライザで入力遅延を設定しない場合、レシーバのチャネル間スキューはデフォルトの 0になる
• 入力遅延は、set_input_delayコマンドを使用して Synopsys Design Constraintファイル（.sdc）に直接設定することもできる
RSKM計算の例この例は、データ・レートが 1 Gbps、ボードのチャネル間スキューが 200 psの、FPGAデバイスの RSKM計算を示します。• TCCS = 100 ps• SW = 300 ps• TUI = 1000 ps• 合計 RCCS = TCCS + ボードのチャネル間スキュー = 100 ps + 200 ps = 300 ps• RSKM = (TUI – SW – RCCS) / 2 = (1000 ps – 300 ps – 300 ps) / 2 = 200 ps
トランスミッタ・ジッタを差し引いたあとの RSKMが 0 psよりも大きくなる場合に、レシーバが正常に動作します。
ガイドライン：フローティング LVDS入力ピンフローティング LVDS入力ピンを MAX 10デバイスに実装することができます。フローティング LVDS入力ピンには、LVDSレシーバの Pレグおよび Nレグ間に 100 Ω差動抵抗を用います。外部終端を使用できます。フローティング LVDS入力ピンを使用する場合には、アルテラは、ノイズ注入および消費電流を削減するために外部バイアス方式の使用を推奨します。
ガイドライン：LVDSレシーバ・チャネルの配置VCCIO電源で許容ノイズ・レベルを維持するには、差動パッドに対するシングル・エンド I/Oピンの配置に関する制約に従う必要があります。アルテラは、 Quartus Primeデザインを作成し、デバイスの I/O割り当てを指定し、デザインをコンパイルしてピン配置の妥当性を確認することを推奨しています。 Quartus Primeソフトウェアは、デバイスの正常動作を確保するために、I/O割り当ておよび配置ルールを基準にピン接続を検証します。Quartus Primeの Pin Planner Packageビューを使用すると、差動 I/O割り当ての計画が簡単になります。
UG-M10LVDS2016.05.02 RSKM計算の例 4-13
MAX 10 LVDSレシーバのデザイン Altera Corporation
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• Viewメニューで Show Differential Pin Pair Connectionsをクリックし、差動ピン・ペアをハイライト表示する。差動ピン・ペアは赤い線で結び付けられている
• 差動ピンに関しては、割り当てが必要なのは正のピンへの信号のみ。 Quartus Primeソフトウェアは、正のピンが差動 I/O規格に割り当てられると自動的に負のピンへの割り当てを行う
MAX 10デバイスでは、各差動ピン・ペアの配線を一致させています。したがって、正と負のピン間のスキューは最小です。差動ペアの両方のピンの内部配線は、ピンが隣接していない場合でも一致しています。MAX 10は、x18バンドル・モードをサポートしています。スキューを制御するためには、同じバンドル内の全ての LVDSチャネルを隣り合わせに配置し、また、チャネルが I/Oバンクをクロスしないようにします。アルテラは、スキューを最小に、性能を最大にするために、PCBデザインでパッケージ・スキューを補償することを推奨します。
ガイドライン：LVDSチャネル PLLの配置MAX 10デバイスの各 PLLは、PLLと同じ側にある I/Oバンク内の LVDSチャネルのみを駆動できます。
表 4-3: MAX 10デバイスで I/Oバンクの駆動に使用可能な PLLの例
I/Oバンクの位置 入力 refclk GCLK mux 使用可能な PLL
左側 左側 左側 左上または左下下側 下側 下側 左下または右下右側 右側 右側 右上または右下上側 上側 上側 左上または右上
ガイドライン：LVDSレシーバ・ロジックの配置Quartus Primeソフトウェアは、タイミング要件を満たすように SERDESロジックの配置を自動的に最適化します。このため、ユーザーがアルテラ・ソフト LVDSIP コア・ロジックで配置の制約を行う必要がありません。Quartus Prime Fitterの性能を向上させるには、デバイスのフロアプランに LogicLock領域を作成し、トランスミッタ SERDESロジックの配置を制限します。• TCCSパラメータは、同じサイドに配置された差動 I/Oバンク全体に対してデータシートの仕様のように保証されている。この保証は、トランスミッタの SERDESロジックが出力ピンに隣接する LABに配置されている場合に適用される
• TCCS性能を向上させるために、トランスミッタ SERDESロジックをデータ出力ピンとクロック出力ピンに隣接する LABに制限する
ガイドライン：LVDSレシーバのタイミング制約コア・ロジックを使用して SERDES回路を実装するレシーバ・デザイン向けに、適切なタイミング制約を設定する必要があります。PLL動作を Source-Synchronous Compensation Modeにした LVDSレシーバのデータパス向けには、関連する遅延チェインを Quartus Primeコンパイラが自動的に正しく設定します。
4-14 ガイドライン：LVDSチャネル PLLの配置UG-M10LVDS
2016.05.02
Altera Corporation MAX 10 LVDSレシーバのデザイン
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ただし、レシーバの入力クロックおよびデータがエッジ・アラインまたはセンター・アラインではない場合には、 Quartus Primeの TimeQuestタイミング・アナライザでタイミング制約を設定する必要がある場合もあります。タイミング制約は、信頼性のあるデータ・キャプチャを保証するために必要なタイミング要件を指定します。
LVDSレシーバのデバッグとトラブルシューティングFPGAプロトタイプを使用したボードレベルの検証により、LVDSインタフェース性能に関して役立つ情報を得ることができます。ボードレベルの検証の主要な目的は FPGAの機能をエンド・システムで検証することにありますが、手順を追加することによりマージンについて調べることが可能になります。オシロスコープを使用してマージンについて調べることにより、予測されるデータ有効ウィンドウのサイズ、ならびに I/Oインタフェースのセットアップおよびホールド・マージンを検証することができます。アルテラの SignalTap IIロジック・アナライザを使用してシステム・レベルの検証を行い、デザイン・ターゲットに対するシステムの相関を確認することもできます。
ハードウェアのデバッグ前に RTLシミュレーションを行うアルテラは、ハードウェアでデバッグを行う前に RTLシミュレーションを行うことを推奨します。RTLシミュレーションの活用により、実際のハードウェアをテストする前にコードの機能性を確認できます。たとえば、RTLシミュレーションを使用して、リモート・トランスミッタからトレーニング・パターンを送信した際の LVDSレシーバのビット・スリップ・メカニズムの機能を検証することができます。
ジオメトリ・ベースと物理ベースの I/OルールLVDSに関する I/O配置のルールについて考慮する必要があります。 Quartus Primeソフトウェアは、I/O配置のルールに違反があるとクリティカル・ワーニングやエラー・メッセージを表示します。詳しくは、関連情報を参照してください。関連情報MAX 10 General Purpose I/O User Guide
UG-M10LVDS2016.05.02 LVDSレシーバのデバッグとトラブルシューティング 4-15
MAX 10 LVDSレシーバのデザイン Altera Corporation
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MAX 10 LVDSトランスミッタとレシーバのデザイン 5
2016.05.02
UG-M10LVDS 更新情報 フィードバック
MAX 10 LVDSソリューションを使用して、トランスミッタとレシーバを組み合わせたアプリケーションを実装することができます。 アルテラ・ソフト LVDS IPコアを使用して、ソフトSERDES回路をインスタンス化します。ソフト SERDES回路はクロックおよび差動 I/Oピンとともに動作し、高速差動トランスミッタ/レシーバ回路を作成します。トランスミッタとレシーバを組み合わせた実装では、トランスミッタとレシーバが一部の FPGAリソースを共有することができます。関連情報• 1-1ページの MAX 10高速 LVDS I/Oの概要• 2-7ページの MAX 10 LVDS SERDES I/O規格のサポートサポートされる LVDS I/O規格およびそれぞれの MAX 10デバイス・バリアントでのサポートについてリストします。
トランスミッタとレシーバのインタフェースアルテラ・ソフト LVDSインタフェースのコンポーネントは、内部または外部 PLLを使用してインスタンス化することができます。
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図 5-1: 内部 PLLを使用する標準的なアルテラ・ソフト LVDSインタフェース
SERDES logicand DDIO
SERDES logicand DDIO
PLL
PLL
LVDS DestinationDevice
LVDS SourceDevice
LVDS Receiver IP Core
LVDS Transmitter IP Core
FPGA Device
CLOCK andDATA
CLOCK andDATA
図 5-2: 外部 PLLを使用する標準的なアルテラ・ソフト LVDSインタフェース
SERDES logicand DDIO
SERDES logicand DDIO
LVDS DestinationDevice
LVDS SourceDevice
LVDS Receiver IP Core
LVDS Transmitter IP Core
FPGA Device
DATA
DATAPLLIP Core
PLLIP CoreCLOCK
CLOCK
関連情報• 3-1ページの MAX 10LVDSトランスミッタのデザイン
LVDSトランスミッタ固有の機能とサポートについて詳しい情報を提供します。• 4-1ページの MAX 10 LVDSレシーバのデザイン
LVDSレシーバ固有の機能とサポートについて詳しい情報を提供します。
5-2 トランスミッタとレシーバのインタフェースUG-M10LVDS
2016.05.02
Altera Corporation MAX 10 LVDSトランスミッタとレシーバのデザイン
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LVDSトランスミッタとレシーバ用 FPGAデザインの実装MAX 10デバイスでは、高速 I/Oインタフェースをサポートするためにソフト SERDESアーキテクチャを使用しています。 Quartus Primeソフトウェアが、アルテラ・ソフト LVDS IPコアを使用してコア・ファブリックに SERDES回路を作成します。タイミング性能を向上させ、SERDESをサポートするために、 MAX 10デバイスではコア・ファブリックの I/Oレジスタと LEレジスタを使用します。
LVDSトランスミッタとレシーバで PLLを共有する実装LVDSトランスミッタおよびレシーバが必要なアプリケーションでは、通常、各インタフェースごとに 1つづつ、合計 2つの PLLが必要です。 アルテラ・ソフト LVDS IPコアを使用すると、トランスミッタとレシーバで 1つの PLLを共有し、PLLの使用数を削減することができます。• Use common PLL(s) for receivers and transmittersをオンにして Quartus Primeコンパイラが同じ PLLを共有できるようにする
• PLLを共有するには、PLLフィードバック・モード、クロック周波数、位相設定などの PLL設定を複数の PLLで同一にする必要がある。LVDSトランスミッタとレシーバが、同一の入力クロック周波数とリセット入力を使用する必要がある
• PLLを共有している場合に、トランスミッタとレシーバで異なるデシリアライゼーション・ファクタとデータ・レートを可能にするために、より多くのカウンタを使用できる。ただし、より多くの PLLカウンタを使用することにより、PLL入力クロック周波数と PLLカウンタの分解能が、トランスミッタとレシーバのクロックの駆動に制限をもたらす
注意: 使用できる PLLの数は、 MAX 10のパッケージによって異なります。アルテラは、デザインに十分な数の PLLクロック・アウトを提供する MAX 10デバイス・パッケージを選択することを推奨します。
アルテラ・ソフト LVDS IPコアの初期化PLLは、アルテラ・ソフト LVDS IPコアがデータ転送向け SERDESブロックを実装する前にリファレンス・クロックにロックします。デバイスの初期化時に、PLLはリファレンス・クロックへのロックを開始し、ロックを達成するとユーザー・モード時に動作可能になります。クロックのリファレンスが安定していなければ、PLL出力クロックの位相シフトに乱れが生じます。この位相シフトの乱れが、高速 LVDSドメインと低速パラレル・ドメイン間のデータ転送の不具合や破損の原因になります。データの破損を避けるために、アルテラ・ソフト LVDS IPコアの初期化時に以下のステップを実行します。1. pll_areset信号を少なくとも 10 ns以上アサートします。2. 10 ns以上経過してから、pll_areset信号をディアサートします。3. PLLロックが安定するまで待機します。
PLLロック・ポートがアサートし、安定すると、SERDESブロックの動作準備が整います。
UG-M10LVDS2016.05.02 LVDSトランスミッタとレシーバ用 FPGAデザインの実装 5-3
MAX 10 LVDSトランスミッタとレシーバのデザイン Altera Corporation
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LVDSトランスミッタとレシーバのデバッグとトラブルシューティングFPGAプロトタイプを使用したボードレベルの検証により、LVDSインタフェース性能に関して役立つ情報を得ることができます。ボードレベルの検証の主要な目的は FPGAの機能をエンド・システムで検証することにありますが、手順を追加することによりマージンについて調べることが可能になります。オシロスコープを使用してマージンについて調べることにより、予測されるデータ有効ウィンドウのサイズ、ならびに I/Oインタフェースのセットアップおよびホールド・マージンを検証することができます。アルテラの SignalTap IIロジック・アナライザを使用してシステム・レベルの検証を行い、デザイン・ターゲットに対するシステムの相関を確認することもできます。
ハードウェアのデバッグ前に RTLシミュレーションを行うアルテラは、ハードウェアでデバッグを行う前に RTLシミュレーションを行うことを推奨します。RTLシミュレーションの活用により、実際のハードウェアをテストする前にコードの機能性を確認できます。たとえば、RTLシミュレーションを使用して、リモート・トランスミッタからトレーニング・パターンを送信した際の LVDSレシーバのビット・スリップ・メカニズムの機能を検証することができます。
ジオメトリ・ベースと物理ベースの I/OルールLVDSに関する I/O配置のルールについて考慮する必要があります。 Quartus Primeソフトウェアは、I/O配置のルールに違反があるとクリティカル・ワーニングやエラー・メッセージを表示します。詳しくは、関連情報を参照してください。関連情報MAX 10 General Purpose I/O User Guide
5-4 LVDSトランスミッタとレシーバのデバッグとトラブルシューティングUG-M10LVDS
2016.05.02
Altera Corporation MAX 10 LVDSトランスミッタとレシーバのデザイン
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MAX 10高速 LVDSボード・デザインの考慮事項 6
2016.05.02
UG-M10LVDS 更新情報 フィードバック
MAX 10デバイスに最高の性能を発揮させるには、配線およびコネクタのインピーダンス、差動配線、および終端方法といった重要な課題について考慮する必要があります。
ガイドライン：信号品質の向上信号品質を向上させるには、ボード・デザインに関する以下のガイドラインに従ってください。• コントロール対象の差動インピーダンスに基づいたボード・デザインを作成します。トレース幅、トレース厚、2 つの差動トレース間の距離などのすべてのパラメータを計算および比較します。
• 差動 I/O 規格ペアのトレース間の距離は可能な限り等しく保ちます。 トレース・ペアを互いに近付けてルーティングすると、コモン・モード・リジェクション比 (CMRR) が最大化されます。
• シグナル･インテグリティの問題を限定するために、トレースはできるだけ短く保ちます。トレースが長くなればなるほど、インダクタンスとキャパシタンスが増加します。
• 終端抵抗はできるだけレシーバ入力ピンの近くに配置します。• 表面実装部品を使用します。• ボード・トレースが直角にならないようにします。• 高性能コネクタを使用します。• トレース・インピーダンスがコネクタと終端のインピーダンスに一致するように、バックプレーンとカード・トレースを設計します。
• 両方の信号トレースのビア数を等しく保ちます。• 信号間のスキューを避けるため、等しいトレース長を作成します。トレース長が等しくない場合、トランスミッタのチャネル間スキュー (TCCS) 値が増加するので、クロス・ポイントが誤った場所に置かれ、システム・マージンが減少します。
• 不連続性の原因となるので、ビアを制限します。• ノイズ・カップリングの可能性を排除するために、トグルするシングル・エンド I/O信号は差動信号から離しておきます。
• シングル・エンド I/O クロック信号を差動信号に隣接するレイヤにルーティングしないようにします。
• システムレベル信号を解析します。
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ガイドライン：チャネル間スキューのコントロールMAX 10 デバイスの場合は、PCB トレース補正を実行して各 LVDS チャネルのトレース長を調整します。 トレース長を調整すると、レシーバとのインタフェース接続時のチャネル間スキューを改善することができます。パッケージレベルでは、各 I/O バンクとデバイスのそれぞれの面について LVDS I/O スキューをコントロールする必要があります。同じボード・デザインを使用してあるデバイスから別のデバイスへのバーティカル・マイグレーションを予定している場合は、移行可能な LVDS I/O ピンごとにパッケージ・マイグレーション・スキューをコントロールする必要があります。
レシーバ入力スキュー・マージンレシーバのデータ・パスにおける高速ソース・シンクロナス差動信号向けに RSKM、TCCS、およびサンプリング・ウィンドウ（SW）の仕様を使用します。
図 6-1: RSKMの式
式に使用される規則• RSKM — レシーバのクロック入力およびデータ入力サンプリング・ウィンドウ間のタイミング・マージン、ならびにコア・ノイズと I/Oスイッチング・ノイズが引き起こすジッタ
• TUI（Time Unit Interval）— シリアル・データの時間周期• SW — LVDSレシーバがデータを正しくサンプリングするために、入力データが安定していることが必要な期間。SWはデバイス特性であり、デバイスのスピード・グレードにより異なる
• TCCS — 同じ PLLによって駆動されるチャネル間の最速出力エッジと最遅出力エッジ間のタイミングの差。この値には tCOのばらつき、クロック、およびクロック・スキューが含まれる
データ・レートとデバイスに基づいて RSKM値を計算し、LVDSレシーバがデータをサンプリングできるかどうかを判断する必要があります。• トランスミッタ・ジッタを差し引いた後の正の RSKM値は、LVDSレシーバがデータを正しくサンプリングできることを示す
• トランスミッタ・ジッタを差し引いた後の負の RSKMは、データを正しくサンプリングできないことを示す
6-2 ガイドライン：チャネル間スキューのコントロールUG-M10LVDS
2016.05.02
Altera Corporation MAX 10高速 LVDSボード・デザインの考慮事項
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図 6-2: 差動高速タイミング図とタイミング・バジェット
TUI
Time Unit Interval (TUI)
TCCS
InternalClock
Falling Edge
tSW (min)Bit n
tSW (max)Bit n
TCCSTCCS
2
ReceiverInput Data
TransmitterOutput Data
InternalClockSynchronization
ExternalClock
ReceiverInput Data
InternalClock
ExternalInput Clock
Timing Budget
Timing Diagram
Clock Placement
SW
TCCS
RSKM RSKM
SW
RSKM RSKM
LVDSレシーバの RSKMレポートLVDSレシーバ向けに、 Quartus Primeソフトウェアは SW値、TUI値、RSKM値を記載した RSKMレポートを提供します。
UG-M10LVDS2016.05.02 LVDSレシーバの RSKMレポート 6-3
MAX 10高速 LVDSボード・デザインの考慮事項 Altera Corporation
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• RSKMレポートを生成するには、TimeQuestタイミング・アナライザの report_RSKMコマンドを使用する。RSKMレポートは、 Quartus Primeコンパイル・レポートの TimeQuestタイミング・アナライザのセクションで提供される
• より実際的な RSKM値を得るには、TimeQuestタイミング・アナライザの Constraintsメニューで LVDSレシーバの入力遅延を割り当てる。入力遅延は、リファレンス・クロックに対する、LVDSレシーバ・ポートでのデータ到着時間に基づいて決定される
• Set Input Delayオプションの設定パラメータに入力遅延を設定する場合、LVDSレシーバに供給するソース・シンクロナス・クロックをリファレンスするクロックにクロック名を設定する
• TimeQuestタイミング・アナライザで入力遅延を設定しない場合、レシーバのチャネル間スキューはデフォルトの 0になる
• 入力遅延は、set_input_delayコマンドを使用して Synopsys Design Constraintファイル（.sdc）に直接設定することもできる
RSKM計算の例この例は、データ・レートが 1 Gbps、ボードのチャネル間スキューが 200 psの、FPGAデバイスの RSKM計算を示します。• TCCS = 100 ps• SW = 300 ps• TUI = 1000 ps• 合計 RCCS = TCCS + ボードのチャネル間スキュー = 100 ps + 200 ps = 300 ps• RSKM = (TUI – SW – RCCS) / 2 = (1000 ps – 300 ps – 300 ps) / 2 = 200 ps
トランスミッタ・ジッタを差し引いたあとの RSKMが 0 psよりも大きくなる場合に、レシーバが正常に動作します。
ガイドライン：ボード・デザイン制約の決定FPGAデザインのタイミングを収束した後で、ボード・デザインを点検して、シグナル･インテグリティに影響を与える可能性があるさまざまな要因を特定します。これらの要因は、LVDSインタフェースの受信デバイスでタイミング全体に影響を及ぼします。LVDSレシーバのタイミング・マージン（RSKM値によって示される）は、以下のようなボードレベルの影響に対するタイミング・バジェットの割り当てです。• スキュー — 以下の要因によりボードレベルのスキューが生じる
• ボード・トレース長• コネクタの使用• 寄生回路の変動
• ジッタ — ジッタ効果はクロストークなどの要因に由来する• ノイズ — 不完全な電源やリファレンス・プレーンを含むボード・リソースもノイズの原因となりうる
アルテラ・ソフト LVDS IPコアのレシーバを正常に動作させるには、タイミング・バジェットを超えないようにする必要があります。
6-4 RSKM計算の例UG-M10LVDS
2016.05.02
Altera Corporation MAX 10高速 LVDSボード・デザインの考慮事項
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関連情報Board Design Guidelines Solution Centerアルテラ・デバイス向けにボード・デザインに関連するリソースを提供します。
ガイドライン：ボードレベル・シミュレーションの実行システム要件を決定し、ボード・デザイン制約を確定させた後に、EDA（Electronic DesignAutomation）シミュレーション・ツールを使用してボードレベルのシミュレーションを行います。シミュレーションには FPGAの IBISまたは HSPICEモデルとターゲット LVDSデバイスを使用します。ボードレベルのシミュレーションにより、データ・ウィンドウが LVDSレシーバの入力仕様に（電気的に、またタイミングの面で）準拠しているかの判断ができ、最適なボード・セットアップが可能になります。真の LVDS出力バッファにプログラマブル・プリエンファシス機能を使用すれば、例えば周波数に依存する伝送線路の減衰を補償することが可能となります。この機能により、遠端の、特に長い伝送経路上のレシーバで、データ・アイの開口を最大限に広げることができます。関連情報• アルテラ IBIS Modelsアルテラ・デバイス向けにダウンロード用 IBISモデルを提供します。
• アルテラ HSPICE Modelsアルテラ・デバイス向けにダウンロード用 SPICEモデルを提供します。
• IBIS Model GenerationQuartus Primeソフトウェアを使用して IBISファイルを生成する方法を紹介するビデオです。
UG-M10LVDS2016.05.02 ガイドライン：ボードレベル・シミュレーションの実行 6-5
MAX 10高速 LVDSボード・デザインの考慮事項 Altera Corporation
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アルテラ・ソフト LVDS IPコアの参考資料 72016.05.02
UG-M10LVDS 更新情報 フィードバック
アルテラ・ソフト LVDS IPコアのさまざまなパラメータ設定をセットし、動作、ポート、および信号をカスタマイズすることができます。Quartus Primeソフトウェアは、パラメータ・エディタで設定したパラメータ・オプションに基づいてカスタマイズしたアルテラ・ソフト LVDS IPコアを生成します。
関連情報• 1-1ページの MAX 10高速 LVDS I/Oの概要• 2-7ページの MAX 10 LVDS SERDES I/O規格のサポートサポートされる LVDS I/O規格およびそれぞれの MAX 10デバイス・バリアントでのサポートについてリストします。
アルテラ・ソフト LVDS のパラメータ設定General 、 PLL Settings 、 Receiver Settings 、 Transmitter Settings の 4 つのオプション・グループがあります。
表 7-1: アルテラ・ソフト LVDS のパラメータ - General
パラメータ 条件 許容値 説明
Power Supplyモード
— • DualSupply
• SingleSupply
ターゲット・デバイスがシングル電源デバイスであるかデュアル電源デバイスであるかを指定します。
Functional mode — • RX• TX
アルテラ・ソフト LVDS IPコアのFunctional modeを指定します。• RX—IPを LVDSレシーバに指定する• TX—IPを LVDSトランスミッタに指定する
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パラメータ 条件 許容値 説明
Number ofchannels
— 1–18 LVDS チャネル数を指定します。
SERDES factor — 1、2、4、5、6、7、8、9、10
1 チャネルあたりのビット数を指定します。
表 7-2: アルテラ・ソフト LVDS のパラメータ - PLL Settings
パラメータ 条件 許容値 説明
Use external PLL x1および x2モードは対象外
• On• Off
アルテラ・ソフト LVDS IP コアが PLL を生成するのか、ユーザーが指定した PLLに接続するのかを指定します。
Data rate — デバイス・データシートを参照してください。
PLL からの出力データ・レートを指定します。PLL の乗算値は、 OUTPUT_DATA_RATE を INCLOCK_ PERIOD で割った値です。
Inclock frequency — Data rateによって異なります。
PLL への入力クロック周波数を MHz 単位で指定します。
Enable rx_lockedport
• General Functionalmode = RX
• Use external PLL =Off
• On• Off
オンにすると rx_lockedポートをイネーブルします。
Enable tx_lockedport
• General Functionalmode = TX
• Use external PLL =Off
• On• Off
オンにすると tx_lockedポートをイネーブルします。
Enable pll_aresetport
常時オン • On• Off
オンにした場合、内部 PLLモードでpll_aresetポートをイネーブルします。外部 PLLモードでは、pll_aresetポートは常にオンです。
Enable tx_data_reset port
• General Functionalmode = TX
• Use external PLL =On
• On• Off
オンにすると tx_data_resetポートをイネーブルします。
7-2 アルテラ・ソフト LVDS のパラメータ設定UG-M10LVDS
2016.05.02
Altera Corporation アルテラ・ソフト LVDS IPコアの参考資料
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パラメータ 条件 許容値 説明
Enable rx_data_reset port
• General Functionalmode = RX
• Use external PLL =On
• On• Off
オンにすると rx_data_resetポートをイネーブルします。
Use commonPLL(s) for receiversand transmitters
Use external PLL = Off • On• Off
• On—コンパイラが LVDS レシーバとトランスミッタに同じ PLL を使用することを指定します。
• Off—コンパイラが LVDSレシーバとトランスミッタで異なる PLLを使用するように指定します。
同じ入力クロック・ソース、デシリアライゼーション・ファクタ、pll_aresetソース、およびデータ・レートを使用する場合は、共通の PLLを使用することができます。
Enable self-reset onloss lock in PLL
Use external PLL = Off • On• Off
オンにすると、ロックが外れた際に PLLがリセットされます。
Desired transmitterinclock phase shift
• General Functionalmode = TX
• Use external PLL =Off
Data rateによって異なります。
PLL がトランスミッタに対して使用する位相シフト・パラメータを指定します。
Desired receiverinclock phase shift
• General Functionalmode = RX
• Use external PLL =Off
Data rateによって異なります。
PLL がレシーバに対して使用する位相シフト・パラメータを指定します。
表 7-3: アルテラ・ソフト LVDS のパラメータ - Receiver Settings
パラメータ 条件 許容値 説明
Enable bitslipmode
General Functionalmode = RX
• On• Off
オンにすると rx_data_alignポートをイネーブルします。
UG-M10LVDS2016.05.02 アルテラ・ソフト LVDS のパラメータ設定 7-3
アルテラ・ソフト LVDS IPコアの参考資料 Altera Corporation
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パラメータ 条件 許容値 説明
Enableindependent bitslipcontrols for eachchannel
General Functionalmode = RX
• On• Off
オンにすると rx_channel_data_align
ポートをイネーブルします。rx_channel_data_alignは、エッジ・センシティブなビット・スリップ・コントロール信号です。• データ再アライメント回路は、この信号の立ち上がりエッジごとに、ワード境界を 1 ビット分シフトします。
• 最小パルス幅要件は、1 パラレル・クロック・サイクルです。
Enable rx_data_align_reset port
• General Functionalmode = RX
• Enable bitslip mode= On
• Enableindependent bitslipcontrols for eachchannel = Off
• On• Off
オンにすると rx_data_align_resetポートをイネーブルします。
Add extra registerfor rx_data_alignport
• General Functionalmode = RX
• Enable bitslip mode= On
• On• Off
オンにすると rx_data_alignポートを一度レジスタに格納します。このオプションをオフにした場合は、レシーバを供給するロジックにrx_data_align[]ポートを事前にレジスタする必要があります。
Bitslip rollovervalue
• General Functionalmode = RX
• Enable bitslip mode= On
1–11 回路がシリアル・データのレイテンシを0 に戻すまでのパルス数を指定します。
Use RAM buffer — • On• Off
オンにすると、アルテラ・ソフト LVDSIPコアは出力同期バッファをエンベデッド・メモリ・ブロックに実装します。この実装オプションは Use a multiplexerand synchronization register オプションより多くのロジックを使用しますが、正確なワード・アライメントを実現できます。
7-4 アルテラ・ソフト LVDS のパラメータ設定UG-M10LVDS
2016.05.02
Altera Corporation アルテラ・ソフト LVDS IPコアの参考資料
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パラメータ 条件 許容値 説明
Use a multiplexerandsynchronizationregister
— • On• Off
オンにすると、アルテラ・ソフト LVDSIPコアは出力同期にバッファではなくマルチプレクサを実装します。
Use logic elementbased RAM
— • On• Off
オンにすると、アルテラ・ソフト LVDSIPコアは出力同期バッファをロジック・エレメントに実装します。この実装オプションは Use a multiplexerand synchronization register オプションより多くのロジックを使用しますが、正確なワード・アライメントを実現できます。
Register outputs General Functionalmode = RX
• On• Off
オンの場合、rx_out[] ポートを登録します。このオプションをオフにした場合は、レシーバを供給するロジックに rx_out[]
ポートを事前にレジスタする必要があります。
表 7-4: アルテラ・ソフト LVDS のパラメータ - Transmitter Settings
パラメータ 条件 許容値 説明
Enable 'tx_outclock' outputport
• General Functionalmode = TX
• PLL Settings Useexternal PLL = Off
• On• Off
オンにすると tx_outclockポートをイネーブルします。以下のパラメータ・コンフィギュレーションの場合を除き、すべての tx_outclock 信号はシフト・レジスタ・ロジックを通過します。• outclock_divide_by 信号が 1 の場合• outclock_divide_by 信号が
deserialization_factor 信号と等しく (奇数の係数のみ )、outclock_
duty_cycle 信号が 50 の場合
UG-M10LVDS2016.05.02 アルテラ・ソフト LVDS のパラメータ設定 7-5
アルテラ・ソフト LVDS IPコアの参考資料 Altera Corporation
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パラメータ 条件 許容値 説明
Tx_outclockdivision factor
• General,Functional mode =TX
• PLL Settings, Useexternal PLL = Off
• Enable 'tx_outclock' outputport = On
SERDESfactorに基づく
tx_outclock 信号の周波数がトランスミッタの出力データ・レートを選択した分周係数で割った値と等しいことを指定します。
Outclock dutycycle
• General,Functional mode =TX
• PLL Settings, Useexternal PLL = Off
• Enable 'tx_outclock' outputport = On
SERDESfactorと Tx_outclockdivisionfactorに基づく
外部クロック・タイミング制約を指定します。
Desired transmitteroutclock phaseshift
• General,Functional mode =TX
• PLL Settings, Useexternal PLL = Off
• Enable 'tx_outclock' outputport = On
Data rateによって異なります。
入力クロックを基準に出力クロックの位相シフトを指定します。
Register 'tx_in'input port
General Functionalmode = TX
• On• Off
オンの場合、tx_in[] ポートを登録します。このオプションをオフにする場合は、トランスミッタにフィードするロジックに tx_in[] ポートを事前登録する必要があります。
Clock resource • General,Functional mode =TX
• Register 'tx_in'input port = On
• tx_inclock• tx_
coreclock
tx_in 入力ポートを登録するクロック・リソースを指定します。
Enable 'tx_coreclock' outputport
General, Functionalmode = TX
• On• Off
オンにすると tx_coreclock出力ポートをイネーブルします。
7-6 アルテラ・ソフト LVDS のパラメータ設定UG-M10LVDS
2016.05.02
Altera Corporation アルテラ・ソフト LVDS IPコアの参考資料
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パラメータ 条件 許容値 説明
Clock source for'tx_coreclock'
• General,Functional mode =TX
• Enable 'tx_coreclock' outputport = On
• AutoSelection
• Globalclock
• Regionalclock
• Dual-Regionalclock
tx_coreclock 出力ポートを駆動するクロック・リソースを指定します。
関連情報• 3-6ページの トランスミッタ・モードのアルテラ・ソフト LVDS IPコア• 4-7ページの レシーバ・モードのアルテラ・ソフト LVDS IPコア
アルテラ・ソフト LVDSのインタフェース信号指定したパラメータ設定に応じて、異なる信号をアルテラ・ソフト LVDS IPコアに使用できます。
表 7-5: トランスミッタ・インタフェース信号
信号名 入力/出力 幅（ビット） 説明
pll_areset
入力 1 非同期的にすべてのカウンタを初期値にリセットします。
tx_data_reset
入力 <n>
すべてのチャネルのシフト・レジスタ、キャプチャ・レジスタ、および同期レジスタの非同期リセットです。• この信号は、Use external PLLパラメータ設定がオンである場合に使用される
• この信号は、データ・リアラインメント・ブロックまたは PLLには影響しない
UG-M10LVDS2016.05.02 アルテラ・ソフト LVDSのインタフェース信号 7-7
アルテラ・ソフト LVDS IPコアの参考資料 Altera Corporation
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信号名 入力/出力 幅（ビット） 説明
tx_in[]
入力 <m>
この信号はパラレル・データであり、アルテラ・ソフト LVDS IPコアがシリアルに送信します。入力データは tx_coreclock信号に同期します。チャネルあたりのデータ・バス幅は、シリアライゼーション・ファクタ（SF）と同じです。
tx_inclock
入力 1
トランスミッタ PLLのリファレンス・クロック入力です。パラメータ・エディタが、データおよびリファレンス・クロック周波数に基づいて適切な PLL逓倍係数を自動的に選択します。
tx_coreclock
出力 1
ペリフェラルではないロジックに供給する出力クロックです。FPGAファブリック – トランスミッタ・インタフェース・クロック — FPGAファブリックで生成されたパラレル・トランスミッタ・データは、このクロックで駆動されます。
tx_locked
出力 1
以下の LVDS PLLステータスを提供します。• PLLが入力リファレンス・クロックにロックされている際に Highを保つ
• PLLがロックに失敗すると、Lowを保つ
tx_out[]
出力 <n>
シリアル化された<n>チャネルの LVDSデータ出力信号です。tx_out[(<n>-1)..0]は tx_in[(<J> ×
<n>)-1 ..0]からパラレル・データを駆動します。ここで、<J>はシリアライゼーション・ファクタ、<n>はチャネル数です。tx_out[0]は tx_in[(<J>-1)..0]
からデータを駆動します。tx_out[1]
は、tx_inの次の<J>ビットからデータを駆動します。
7-8 アルテラ・ソフト LVDSのインタフェース信号UG-M10LVDS
2016.05.02
Altera Corporation アルテラ・ソフト LVDS IPコアの参考資料
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信号名 入力/出力 幅（ビット） 説明
tx_outclock
出力 1
外部リファレンス・クロックです。このクロックの周波数は、データ・レートと一致するようにプログラム可能です。
表 7-6: レシーバ・インタフェース信号
信号名 入力/出力 幅（ビット） 説明
rx_data_reset 入力 <n> PLLを除くすべてのチャネル向けの非同期リセットです。• この信号は、Use external PLLパラメータ設定がオンの場合に使用可能です。
• この信号は、高速クロックを使用し外部で同期する必要があります。
rx_in[] 入力 <n> <n>チャネルの LVDSシリアル・データ入力信号です。rx_in[(<n>-1)..0]はデシリアライゼーションされており、rx_out[(<J> × <n>)
-1 ..0]で駆動されます。ここで、<J>はデシリアライゼーション・ファクタ、<n>はチャネル数です。rx_in[0]は rx_
out[(<J>-1)..0]にデータを駆動します。rx_in[1]は、rx_outの次の<J>ビットにデータを駆動します。
rx_inclock 入力 1 LVDSリファレンス入力クロックです。パラメータ・エディタが、データ・レートおよびリファレンス・クロック周波数の選択に基づいて適切な PLL逓倍係数を自動的に選択します。
rx_coreclk 入力 <n> LVDSリファレンス入力クロックです。• ペリフェラル以外のクロックを PLLから置き換える
• 各チャネル向けに 1クロック
UG-M10LVDS2016.05.02 アルテラ・ソフト LVDSのインタフェース信号 7-9
アルテラ・ソフト LVDS IPコアの参考資料 Altera Corporation
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信号名 入力/出力 幅（ビット） 説明
rx_locked 出力 1 以下の LVDS PLLステータスを提供します。• PLLが入力リファレンス・クロックにロックされている際に Highを保つ
• PLLがロックに失敗すると、Lowを保つ
rx_out 出力 <m> レシーバのパラレル・データ出力です。チャネルあたりのデータ・バス幅は、デシリアライゼーション・ファクタ（DF）と同じです。
rx_outclock 出力 1 レシーバ PLLからのパラレル出力クロックです。• この信号は、Use external PLLパラメータ設定がオンの場合には使用できない
• FPGAファブリック – レシーバ・インタフェース間のクロックは、ALTPLLパラメータ・エディタでインスタンス化される PLLにより駆動される必要がある
rx_data_align 入力 1 バイト・アライメント回路を制御します。この信号をレジスタに格納する際に、rx_outclock信号を使用できます。
rx_data_align_reset 入力 1 バイト・アライメント回路をリセットします。以下の場合に rx_data_align_reset入力信号を使用します。• デバイス動作中に PLLをリセットする必要がある
• ワード・アライメントを回復する必要がある
rx_channel_data_align 入力 <n> バイト・アライメント回路を制御します。
7-10 アルテラ・ソフト LVDSのインタフェース信号UG-M10LVDS
2016.05.02
Altera Corporation アルテラ・ソフト LVDS IPコアの参考資料
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信号名 入力/出力 幅（ビット） 説明
rx_cda_reset 入力 <n> データ・リアライメント回路の非同期リセットです。この信号は、データ・リアライメント・ブロックをリセットします。このリセットの最小パルス幅要件は、パラレル・クロックで 1サイクルです。
UG-M10LVDS2016.05.02 アルテラ・ソフト LVDSのインタフェース信号 7-11
アルテラ・ソフト LVDS IPコアの参考資料 Altera Corporation
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MAX 10 高速 LVDS I/Oユーザー・ガイドのアーカイブ A
2016.05.02
UG-M10LVDS 更新情報 フィードバック
IPコアのバージョンが記載されていない場合には、以前の IPコア・バージョン向けのユーザー・ガイドが当てはまります。
IPコア・バージョン ユーザー・ガイド
15.1 MAX 10 高速 LVDS I/Oユーザー・ガイド15.0 MAX 10 高速 LVDS I/Oユーザー・ガイド14.1 MAX 10 高速 LVDS I/Oユーザー・ガイド
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MAX 10高速 LVDS I/Oユーザー・ガイドの改訂履歴 B
2016.05.02
UG-M10LVDS 更新情報 フィードバック
日付 バージョン 変更内容
2016年 5月 2016.05.02 • MAX 10シングル電源デバイス用のトゥルー RSDSおよびエミュレートされた RSDS（3つのレジスタ）トランスミッタのサポートを追加
• アプリケーションに向けて LVDSチャネルをグループ化する場合にスキューの最小化について記載するため、トランスミッタおよびレシーバ・チャネルの配置に関するトピック情報を追加
• 高速クロックを使用して rx_data_resetインタフェース信号を外部で同期する必要があることを明記するために、この信号の説明を更新
• アルテラ・ソフト LVDSパラメータ設定の Generalタブを更新• Power Supply Modeオプションを追加• SERDES factorパラメータの許容値を更新
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日付 バージョン 変更内容
2015年 11月 2015.11.02 • 前バージョンでは双方向フローを示していた高速 LVDS回路の図を更新し、フローを ALTPLLの C1から ALTERA_SOFT_LVDSの inclockに修正。
• レシーバ向け外部 PLLクロックのパラメータを決定するステップを更新し、 Quartus Primeコンパイル・レポートにリストされたクロック名を明記
• アルテラ・ソフト LVDSパラメータ・セッティングについてのトピックを更新• デバイス・データシートの PLLと高速 I/Oの性能についてのトピックへのリンクを追加
• Enable tx_data_reset portおよび Enable rx_data_reset portパラメータを使用するための条件を修正。まず Useexternal PLLをオンにする必要がある
• Tx_outclock division factorおよび Outclock duty cycleパラメータで選択可能な値を更新
• Desired transmitter outclock phase shiftパラメータの条件を更新
• IPコアの生成、IPコアにより生成されるファイルについてのトピックを削除し、Introduction to Altera IP Coresへのリンクを追加
• Quartus Primeコンパイル・レポートからの TCCS値の取得についての記述を削除。TCCS値はデバイス・データシートから取得できる
• MAX 10デバイスの E144パッケージ向けに LVDSプリエンファシスを有効にするガイドラインのトピックを追加
• チャネル間スキューのコントロールのガイドラインを更新し、Fitter Reportパネルからの配線遅延量の取得についての記述を削除
• Quartus Primeソフトウェアを使用して IBISファイルを生成する方法を紹介するビデオへのリンクを追加
• Quartus IIを Quartus Primeに変更
B-2 MAX 10高速 LVDS I/Oユーザー・ガイドの改訂履歴UG-M10LVDS
2016.05.02
Altera Corporation MAX 10高速 LVDS I/Oユーザー・ガイドの改訂履歴
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日付 バージョン 変更内容
2015年 5月 2015.05.04 • 10M25デバイスの F672パッケージを削除• 10M02デバイスのM153パッケージ下側の真のレシーバ・チャネルの数を 49から 13へ更新
• シングル電源のMAX 10デバイスに BLVDS出力サポートを追加。以前のシングル電源デバイスの BLVDSサポートは入力のみ
• レシーバ入力スキュー・マージンに関するトピックで RSKMの定義を更新し、コア・ノイズと I/Oのスイッチング・ノイズが引き起こすジッタを含める
• 外部 PLLを使用するアルテラ・ソフト LVDS IPコアのインスタンス化（トランスミッタまたはレシーバ）に関係するトピックで以下を更新• rx_readclockポート、rx_syncclockポート、tx_synclock
ポートを追加• pll_aresetポートを削除• 奇数と偶数のシリアライゼーション・ファクタの例を追加• 外部 PLLクロック・パラメータを取得する手順を追加• トランスミッタとレシーバのデザインの章で類似したガイドラインを削除。レシーバ専用およびトランスミッタ専用のデザイン向けに更新されたガイドラインが、トランスミッタとレシーバの両方を使用するデザインに適用できる
• アルテラ・ソフト LVDS IPコアのパラメータ設定を更新• SERDES factorパラメータで選択可能な値から「6」および「9」を削除
• Enable pll_areset portパラメータで選択可能な値に「Off」を追加
• パラメータ名 Add extra register for rx_data_align portをRegister_rx_bitslip_ctrl portに更新し、オンにした場合にポートを事前にレジスタに格納する必要があることを記述
2014年 12月 2014.12.15 • 各デバイス・パッケージの LVDSチャネル数を含むようにLVDSチャネルをリストするテーブルを更新
• MAX10デバイスが x18バンドル・モードをサポートするチャネルの配置に関するトピックの情報を追加
• より詳細な情報を提供するためにチャネルの PLLの配置に関するトピックの例を更新
• ソフト SERDESクロックに使用する PLLと PLL出力カウンタの詳細情報を提供する MAX 10 Clocking and PLL UserGuideへのリンクを追加
UG-M10LVDS2016.05.02 MAX 10高速 LVDS I/Oユーザー・ガイドの改訂履歴 B-3
MAX 10高速 LVDS I/Oユーザー・ガイドの改訂履歴 Altera Corporation
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日付 バージョン 変更内容
2014年 9月 2014.09.22 初版
B-4 MAX 10高速 LVDS I/Oユーザー・ガイドの改訂履歴UG-M10LVDS
2016.05.02
Altera Corporation MAX 10高速 LVDS I/Oユーザー・ガイドの改訂履歴
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