XAPP594 パラレル LVDS 高速 DAC インターフェイ …...DAC LVDS...

XAPP594 (v1.0) 2012 年 8 月 22 日 japan.xilinx.com 1

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概要このアプリケーションノートでは、ザイリンクス 7 シリーズ FPGA が備える専用の SelectIO™ イン

ターフェイスシリアライザー (OSERDESE2) コンポーネントを使用し、シリアル LVDS (低電圧差動信

号) 入力を用いてデジタルアナログコンバーター (DAC) と接続する方法を説明します。リファレンス

デザインは、高速パラレル LVDS 入力を備えた DAC へ Kintex-7 FPGA を接続する基本の LVDS イン

ターフェイスとなっています。

はじめに一般的な DAC は、 12、 14、または 16 ビットの分解能を提供し、シングルパッケージ内に複数のコン

バーターが含まれています。パッケージ内の各コンバーターは個別の入力を使用します。各入力セット

は、インターリーブデータサプライと呼ばれる 1 つまたは複数のデータチャネルを備えています。こ

こでは、 OSERDESE2 の高い汎用性と柔軟性について説明します。

大半のコンバーターは、SPI (シリアルペリフェラルインターフェイス) を使用して動作モードを設定し

ます。

FPGA の SelectIO インターフェイスは、 OSERDESE2 として構成されます。各 OSERDESE2 には、

FPGA ロジックから大 8 ビットが与えられます。また各 OSERDESE2 は、接続される DAC にシン

グルデータレート (SDR) またはダブルデータレート (DDR) モードでパラレルデータのシリアルストリームを供給します。

FPGA のリソース 7 シリーズ FPGA には、HR (High Range) I/O バンクと HP (High Performance) I/O バンクがあります。

これらのバンクの詳細は、『7 シリーズ FPGA SelectIO リソースユーザーガイド』 [参照 1] を参照して

ください。 DAC インターフェイスで重要な点は、 OSERDESE2 と ODELAYE2 コンポーネントは HPI/O バンク内でのみ使用できるということです。ODELAYE2 コンポーネントがない OSERDESE2 コン

ポーネントは、 HR I/O バンク内で使用できます。

このアプリケーションノートでは、OSERDESE2 (図 1) と ODELAYE2 (図 2) の両方の属性を持つシン

ボルを記載しています。これらのコンポーネントに関する詳細は、『 7 シリーズ FPGA SelectIO リソー

スユーザーガイド』 (UG471) [参照 1] を参照してください。

アプリケーションノート : 7 シリーズ FPGA

XAPP594 (v1.0) 2012 年 8 月 22 日

パラレル LVDS 高速 DAC インターフェイス著者 : Marc Defossez

http://japan.xilinx.com

DAC LVDS インターフェイス



一般的に、高速 DAC は、インターフェイスコンポーネントで使用されるクロックを出力します。イン

ターフェイスコンポーネント (すなわち、FPGA) は、受信したクロックのレートでデータとクロックを

供給することが要求されます。 FPGA から DAC に送られるデータとクロックは、位相が揃えられた信

号として現れるか、データに対して 90° 位相シフトされた信号として現れます。

大半の高速 DAC には、インターリーブ形式のデータが必要です。したがって、少なくとも 2 つの I/Oバンクが必要です。DAC から出力されるクロックは、CC (クロック兼用) I/O (_CC_IO) を介して FPGA内の MMCM ( ミックスドモードクロックマネージャー ) に供給されます。

この方式には次のような利点があります。

• 入力される DAC のクロックにジッターがある場合、 MMCM はジッターを低減する。

• MMCM は DAC インターフェイスに必要なすべてのクロックを供給できる。

• MMCM は必要に応じて、外部フィードバックループを介して PCB 上の DAC の入力ピンで DACに供給されるデータの位相を揃えるか、またはシフト (90° など) できる。

X-Ref Target - Figure 1

図 1 : OSERDESE2


図 2 : ODELAYE2

X594_01_040912

T1

T2

T3

T4

TCE

TBYTEIN

SERDES_MODE : string := “MASTER”;DATA_WIDTH : integer := 4;DATA_RATE_OQ : string := “DDR”;INIT_OQ : bit := ‘0’;SRVAL_OQ : bit := ‘0’;TRISTATE_WIDTH : integer := 4;DATA_RATE_TQ : string := “DDR”;INIT_TQ : bit := ‘0’;SRVAL_TQ : bit := ‘0’;TBYTE_CTL : string := “FALSE”;TBYTE_SRC : string := “FALSE”;

D1

D2

D3

D4

D5

D6

D7

D8

OCE

RST

CLK

CLKDIV

SHIFTIN1

SHIFTIN2

SHIFTOUT1

SHIFTOUT2

OSERDESE2

TQ

TBYTEOUT

OQ

OFB

X594_02_041512

ODATAIN

CNTVALUEIN[4:0]

CE

INC

LD

LDPIPEEN CINVCTRL_SEL : string := “FALSE”;DELAY_SRC : string := “ODATAIN”;HIGH_PERFORMANCE_MODE : string := “FALSE”;ODELAY_TYPE : string := “FIXED”;ODELAY_VALUE : integer := 0;PIPE_SEL : string := “FALSE”;REFCLK_FREQUENCY : real := 200.0;SIGNAL_PATTERN : string := “DATA”;

REGRST

C

CINVCTRL

CLKIN

DATAOUT

ODELAYE2

CNTVALUEOUT[4:0]




図 3 に、基本的な DAC インターフェイスのセットアップを示します。 DAC の分解能が 10 ビットより

大きい場合、このインターフェイスは 2 つの I/O バンクを必要とします。1 つの I/O バンクは大 24 の差動 I/O を持つことができます。分解能 14 ビットの DAC がインターリーブデータを必要とする場合、

2 つの I/O バンクが必要です。

MMCM は I/O バンクの後の FPGA ロジックの近くに配置され、必要なクロック領域に対応します

(RLOC または LOC 属性が必要な場合がある)。

大半の DAC インターフェイスには、外部フィードバックループは不要です。 DAC は、位相が揃えら

れた、または 90° シフトされたビットクロックを持つデータを FPGA から取得します。このフィード

バックループは、 OSERDESE2 コンポーネントを使用して設計できます (7 ページの「DAC へのビッ

トクロック」を参照)。

一部の DAC はデータのみを取得します。このデータは、 DAC のピンまでインターフェイスデザイン

でモニタリングする必要があります。この場合は、 PCB 上の MMCM フィードバックループが必要で

す (図 4)。これは、 LVDS 用に構成された I/O を善の位置となる両方の I/O バンクの中間 (上のバン

クの一番下の I/O または下のバンクの一番上の I/O) に配置することで実現できます。 PCB 上のフィー

ドバックパスは、使用する DAC に応じて、 FPGA 出力ピンから DAC 入力ピンまでのデータ接続と同

じ長さまたは 2 倍の長さにする必要があります。フィードバック信号は、 LVDS 用に構成されたクロッ

ク兼用 I/O を介して FPGA に戻されます。


図 3 : 基本的な DAC インターフェイスのセットアップ

X594_03_060612

MMCMDataMUX

Clock Ctrl

DAC

DAC

FPGA

CLK_in

FB_in

FB_out

Feedback LoopData Clock

Data_B [13:0]

Data_A [13:0]

DAC Clock Out

DAC Clock In




注記 : 一部の DAC デバイスには、 DAC 入力ピン上のクロックに基づいてデータの到達を調整するク

ロック調整機能がさらに追加されています。クロック入力および出力を持つ DAC 内の遅延バッファー

は、 SPI ポートを介して調整可能です。このバッファーは、クロックフィードバックループ内で、

ODELAYE2 または IDELAYE2 コンポーネント、あるいはその両方の代わりに使用できます。

動的遅延調整などの機能も FPGA に追加できます。図 5 に、クロックフィードバックの出力パス内の

ODELAYE2 と入力パス内の IDELAYE2 を示します。両方のコンポーネント、またはいずれか一方の

コンポーネントを使用できます。いずれの遅延ラインも、 PicoBlaze™ プロセッサ (またはほかのプロ

セッサ) あるいはステートマシンで制御できます。 MMCM フィードバックループのキャリブレーショ

ンが必要な場合は、 FPGA と DAC 間の接続の初期化段階で行う必要があります。


図 4 : 外部フィードバックループを使用する MMCM を備えた基本的な DAC インターフェイス


図 5 : 外部フィードバック遅延の制御

X594_04_072612

MMCMDataMUX

Clock Ctrl

ODELAYE2

B

IDELAYE2

DAC

DAC

FPGA

CLK_in

FB_in

FB_out

Feedback Loop

Data Clock

Data_B [13:0]

Data_A [13:0]

DAC Clock Out

DAC Clock In

A

(See Note)

Length A = Length B

X594_05_062012

MMCM

CLKIN1

CLKFBIN

CLKFBOUTODELAYE2_varload

ODATAIN DATAOUTCNTVALUEIN[4:0]

CNTVALUEOUT[4:0]

CCE INC RST

BUFG

OBUFDS+

IBUFDS

IDELAYE2_varload

DATAOUT IDATAINCNTVALUEOUT[4:0]

CNTVALUEIN[4:0]

CCE INC RST

IBUFDS

2*Picoblaze_DataIn

2*Picoblaze_DataOut

RefClk

SIGNAL_PATTERN=CLOCK

SIGNAL_PATTERN=CLOCK




注記 :

• MMCM の外部フィードバックループには、 3ns または 1 CLKIN の要件があります (MMCM_TFBDELAY)。

• ODELAYE2 は HR I/O バンクでのみ使用可能です。

• IDELAYE2 と ODELAYE2 のタップ値は、適用される基準周波数、環境条件 (電圧と温度)、遅延

チェーン内の位置によって決まります。

DAC からのビットクロック

DAC は高速ビットレートのデジタルクロックを FPGA に供給します。このクロックは OSERDESE2のシリアル出力の基準となるため、ビットレートクロックと呼ばれます。多くの DAC デバイスは、接

続されるインターフェイス FPGA からのインターリーブデータを要求します。これには、 FPGA イン

ターフェイスが DAC の分解能と同じ幅の 2 つのバスを備えている必要があります。インターリーブ

データを必要とする分解能 16 ビットの DAC は、FPGA の 2 つの 16 ビット差動バスを必要とするため、

2 つの I/O バンクが使用されます。1 つのバンクには DAC と 16 ビットデータバスからのクロック入力

が含まれ、もう 1 つのバンクには DAC と 2 つ目の 16 ビットデータバスのクロックが含まれます。

ビットクロックは DAC がアナログ出力の生成に使用するクロックのデジタルバージョンです。した

がって、ビットクロックは非常に低ジッターの特性を持ちます。

PCB デザインのも簡単な方法は、FPGA のクロック兼用 I/O にビットクロックを供給することです。

この方法では、 DAC と FPGA 間のすべての接続はほぼ直線の接続になり、すべてのトレース長の調整

が簡単に行えます。

ビットクロックは、 FPGA 内で次の異なる方法で使用できます。

• クロック管理を使用しない場合、 BUFMR、 BUFIO、および BUFR クロックバッファーを介して

• 受信した DAC クロックを MMCM への入力として使用し、 OSERDESE2 コンポーネントまたは

FPGA 内のアプリケーション、あるいはその両方に必要なクロックを生成する

クロック管理を使用しない場合

この場合、 DAC から入力されるクロックは、クロック兼用 I/O 入力から BUFMR クロックバッファー

に配線されます。ここから、使用される各 I/O バンク内の BUFIO と BUFR が制御されます。

シングルリージョナルクロック入力のクロック兼用 I/O から複数の I/O バンクを制御する必要がある

場合は、 BUFMR (マルチ領域クロックバッファー ) が必要です。 BUFMR の出力は、 BUFMR が配置

される I/O バンク内の BUFIO および BUFR バッファーと、隣接 I/O バンクの一方または両方 (上また

は下) にある BUFIO および BUFR バッファーに接続されます (図 6 を参照)。




リファレンスデザインファイルには、3 つの I/O バンク内の OSERDESE2 と ISERDESE2 を供給先と

する BUFMR の使用例が含まれます (図 6 を参照)。

注記 :

• BUFMR、 BUFR、および BUFIO のセットを使用する場合は、必ず FPGA 内のすべてのコンポー

ネントに LOC 制約を適用します。

• FPGA と DAC 間のすべての出力 (クロックおよびデータ) にロック (LOC) 制約を適切に使用しま

す。

• OSERDESE2 の使用に関するすべてのガイドライン (11 ページの「OSERDESE2」を参照) を適用

します。

• BUFMR、 BUFR、または BUFIO からクロックを供給される OSERDESE2 とアプリケーションの

間に、小型のエラスティックバッファー、FIFO、またはデータバッファーを配置します。このデー

タバッファーにより、アプリケーションクロックと OSERDESE2 のクロック間のクロックドメイ

ンを簡単に切り替えできます。 OSERDESE2.CLKDIV とアプリケーションクロックが同じ周波数

を持つ場合でも、位相の違いのためにデータバッファーがなければ簡単には処理できないことがあ

ります (図 6 を参照)。

MMCM を使用する場合のクロックの使用

DAC からのクロックがクロック兼用 I/O に接続され、 MMCM が使用される場合 (図 7)、クロックは

BUFR を介して MMCM に到達する必要があります。この場合、 DAC からのクロックは通常、 BUFRより後のクロックネットワークには高速すぎます (データシート DS181 『Artix-7 FPGA データシート

: DC 特性およびスイッチ特性』 [参照 2]、データシート DS182 『Kintex-7 FPGA データシート : DC および AC スイッチ特性』 [参照 3]、またはデータシート DS183 『Virtex-7 T XT FPGA データシート :DC 特性およびスイッチ特性』 [参照 4]を参照)。


図 6 : BUFMR クロッキングの使用

X594_06_040912

BUFIO

BUFR

IBUFDSBUFMR

ClockAreaUp

ClockArea

ClockAreaLow

MRCC

BUFIO

BUFR

BUFIO

BUFR




このため、 BUFR は入力される高速クロックを 2 つに分周します。これで、 MMCM はこのクロックを

必須ビット OSERDESE2.CLK とワードクロック OSERDESE2.CLKDIV に供給できます。

注記 :

• MMCM の 2 つの出力を、 OSERDESE2 の専用ビットクロックおよびワードクロック (CLK およ

び CLKDIV) として使用します。

• MMCM から出力される CLKDIV ワードクロックは、OSERDESE2 または OSERDESE2 を出力先

とするデータバッファーの読み出し側の前にあるレジスタにクロックを供給する必要があります。

• DAC インターフェイスは通常は複数の I/O バンクに渡るため、 BUFG クロックバッファーを介し

て OSERDESE2 へのクロックを配線します。

• I/O バンク内で MMCM を使用し、クロック兼用 I/O を介して DAC からのクロックをキャプチャ

します。これには LOC 制約が必要となる可能性があります。

DAC へのビットクロック

DAC は、 OSERDESE2 が DAC 用のデータを生成するレートと同じビットレートで動作するクロック

を接続インターフェイスに要求します。 DAC 用のクロックを生成するも効率的な方法は、

OSERDESE2 をクロックジェネレーターとして使用することです。この方法により、 FPGA で生成さ

れるクロックとデータの同期が保証されます。

各 OSERDESE2 は、まったく同じ方法、同じタイミングで FPGA 出力パッドに接続します。 FPGA 内の複数の I/O バンクは、それぞれ同じ OSERDESE2 および I/O コンポーネントで構成されているため、

同じ方法とタイミングで接続します。 1 つのファミリの異なる FPGA コンポーネント内にある

OSERDESE2 は、同じスピードグレードパラメーターと動作パラメーターを使用している限り、同じ

(タイミング) 特性を持ちます。

OSERDESE2 は、 CLKDIV クロックの立ち上がりエッジで動作する入力レジスタと、 CLK クロックの

立ち上がりエッジで動作するロード可能なパラレル/シリアルレジスタを備えたデバイスです。セット

ポイントとして DATA_WIDTH パラメーターを持つ内部ステートマシンは、パラレル入力レジスタか

らのデータが適切なタイミングでパラレル/シリアルレジスタに確実に転送されるようにします。

したがって、OSERDESE2 に常に同じデータがロードされる場合、シリアル出力はクロックと全く同じ

ような繰り返しデータストリームになります。


図 7 : 有効な MMCM のセットアップ

X594_07_041512

MMCM

RST andEna

CLKIN1

CLKFBIN

RST

CLKFBOUT

BUFG

IBUFDSBUFR

Divide by 2

RstIn

AppsClk

Feedback Loop

LOCKED

BUFG

CLKDIV

BUFG

CLK

BUFG




入力データの形式によって、シリアル出力の形式が決まります。 8 ビット入力の OSERDESE2 へのパ

ラレル入力が 01010101[7:0] である場合、シリアル出力 (DDR モード ) は 50/50 のクロック信号にな

ります。

このクロック信号のレートは、 OSERDESE2 に供給する CLK のレートに直接関連付けられます。たと

えば、 CLK が 625MHz であり、 OSERDESE2 が DDR モードで動作する場合、出力は 625MHz のク

ロックになります。

図 8 に、固定レートの OSERDESE2 クロックジェネレーターを示します。図 9 に、プログラマブル

レートの OSERDESE2 クロックジェネレーターを示します。

リファレンスデザインファイルには、 OSERDESE2 をクロックジェネレーターとして使用するプロ

ジェクトが含まれています。

DAC が、供給されるデータに対して位相シフトされたクロックを必要とする場合、この位相シフトは、

固定モードまたは可変モードの ODELAYE2 を使用して実現できます。図 8 と図 9 に、このセットアッ

プをグレー表示します。

注記 :

• OSERDESE2 の使用に関するすべてのガイドライン (11 ページの「OSERDESE2」を参照) を適用

します。


図 8 : 固定レートのクロックジェネレーター


図 9 : プログラマブルクロックジェネレーター

X594_08_040912

REGISTER

ODELAYE2

OSERDESE2

OSERDESE2 in:Master, DDRConfiguration

DataClockCLOCK [PATTERN]

CLK

CLKDIV

SyncRstOCE

RST

SyncEna

X594_09_041512

ODELAYE2

OSERDESE2Address Count, Enable

and Load State Machine


DataClock

CLK

CLKDIV

SyncRstOCE

DinWrAddrWrt

LUT FFWenWclk

DoutRdAddr

RstRenRclk

RST

SyncEna


データ


• OSERDESE2 は HP I/O バンクでのみ使用可能です。

データ DAC はパラレルデータを要求します。したがって、少なくとも 1 つのデータバスを DAC の分解能と

同じ幅で構成する必要があります。バスの各ビットは、1 つの OSERDESE2 コンポーネントで表されま

す。各 OSERDESE2 の入力は、 1 ニブル (4 ビット ) または 1 バイト (8 ビット ) です。したがって、各

OSERDESE2 は、DAC に接続するパラレルバス内のいくつかのビットを表す 1 ニブルまたは 1 バイト

をロードする必要があります。このため、図 10 に示すように、 OSERDESE2 にロードされるニブルま

たはバイトは、 DAC に接続するバスの 1 ビットに対応する一連のビットを表します。

1.2GSPS (gigasample per second) の 14 ビット DAC が 600MHz クロックを FPGA に供給する場合、次

のことを前提にできます。

• OSERDESE2 は必ず DDR モードで使用します。

• OSERDESE2 が 8 ビット DDR モードで使用される場合、 MMCM を用いて 600MHz の CLK と150MHz の CLKDIV を生成できます。

• FPGA 内のアプリケーションは、 150MHz のレートで 14 × 8 ビット = 112 ビットを供給する必要

があります。

• 一時的なストレージとして分散型メモリ内でクロックドメイン切り替えデータバッファーを使用

する場合、この要件を満たすことは難しくありません。

• 図 11 と図 12 に示すように、メモリからの出力ビットは FPGA の配線ネットワークで OSERDESE2 の入力に分配されます。図 11 に、アプリケーションが 16 ビットバス形式でデータ

を供給する 16 ビット分解能の DAC の例を示します。図 12 に示す例では、 DAC の分解能は

14 ビットで、バックエンドデザインは 32 ビット形式でデータを送信します。


図 10 : DAC 入力バス用の OSERDESE2 のビット配列

X594_10_041512

OSERDESE2

Eight N-bitsflowing outserially to makeDacData(N)

DacData(N)

D1Bit(N)

D2Bit(N)

D3 OQBit(N)

D4Bit(N)

D5Bit(N)

D6Bit(N)

D7Bit(N)

D8Bit(N)

CLKDIVClkDiv

CLKClk

OSERDESE2

DacData(0)

DacData[1:N–1]

D1Bit(0)

D2Bit(0)

D3 OQBit(0)

D4Bit(0)

D5Bit(0)

D6Bit(0)

D7Bit(0)

D8Bit(0)

CLKDIVClkDiv

CLKClk


データ



図 11 : OSERDESE2 入力へのデータの分配 (例 1)

X594_11_041512

OSERDESE2

DacData(15)

D1Bit(15)

D2Bit(15)

D3 OQBit(15)

D4Bit(15)

D5Bit(15)

D6Bit(15)

D7Bit(15)

D8Bit(15)

CLKDIV

CLK

OSERDESE2

DacData(0)

DacData[1:14]

D1Bit(0)

Data Organization and Routing

8 buses of 16 bits are routed andregistered to 15 buses of 8 bits.

The bit routing order must be doneas shown here.

Example of bit organization:

Bit[5] of Bus_7 Bit[7] of OSRDS for DAC bit 5Bit[5] of Bus_6 Bit[6] of OSRDS for DAC bit 5Bit[5] of Bus_5 Bit[5] of OSRDS for DAC bit 5Bit[5] of Bus_4 Bit[4] of OSRDS for DAC bit 5Bit[5] of Bus_3 Bit[3] of OSRDS for DAC bit 5Bit[5] of Bus_2 Bit[2] of OSRDS for DAC bit 5Bit[5] of Bus_1 Bit[1] of OSRDS for DAC bit 5Bit[5] of Bus_0 Bit[0] of OSRDS for DAC bit 5

D2Bit(0)

D3 OQBit(0)

D4Bit(0)

D5Bit(0)

D6Bit(0)

D7Bit(0)

D8Bit(0)

CLKDIV

CLK

Bus_7[15:0]

Bus_6[15:0]

Bus_5[15:0]

Bus_4[15:0]

Bus_3[15:0]

Bus_2[15:0]

Bus_1[15:0]

Bus_0[15:0]


図 12 : OSERDESE2 入力へのデータの分配 (例 2)

X594_12_041512

OSERDESE2

DacData(13)

D1Bit(13)

D2Bit(13)

D3 OQBit(13)

D4Bit(13)

D5Bit(13)

D6Bit(13)

D7Bit(13)

D8Bit(13)

Data(111)

Data(110)

Data(109)

Data(108)

Data(107)

Data(106)

Data(105)

Data(104)

Data(7)

Data(6)

Data(5)

Data(4)

Data(3)

Data(2)

Data(1)

Data(0)

ClkDiv

Clk

ClkDiv

Clk

CLKDIV

CLK

OSERDESE2

DacData(0)

DacData[1:12]

D1Bit(0)

D2Bit(0)

D3 OQBit(0)

D4Bit(0)

D5Bit(0)

D6Bit(0)

D7Bit(0)

D8Bit(0)

CLKDIV

CLK

Data[111:96]

Data[95:64]

Data[63:32]

Data[31:0]


OSERDESE2


図 11 では、 8 つの 16 ビットデータバスが配線され、終的に 16 個の 8 ビットバスへ出力されます。

• この例では DAC の分解能が 16 ビットであるため、 16 個のバス

• OSERDESE2 の入力幅が 8 ビットであるため、 8 ビットのバス

この例では、ビットの配線順序は次のようになります。

• データバス Y、ここで Y は 16 ビットデータ入力バスのうち 1 つ

• ビット n、ここで n は Y バスのうち 1 つの 1 ビット

• OSERDESE2 入力バス X、ここで X は OSERDESE2 の 8 ビット入力

• ビット m、ここで m は X バスのうち 1 つの 1 ビット

バス Y のビット n は、 OSERDESE2 入力 m のビット Y として現れます。たとえば、次のようになり

ます。

• Bus_7 のビット (5) DAC ビット (5) に対応する OSERDESE2 入力のビット (7)








図 12 に、 DAC 用のデータを 32 ビットバス形式で供給する 2 番目のアプリケーション例を示します。

使用されている DAC の分解能は 14 ビットであるため、 MSB バスの下位 16 ビットが用いられます。

OSERDESE2 の入力に対するアプリケーションバスの接続は、アプリケーションバスの順序でリニア

に接続することも (DataBus_13[111:96] = OSERDESE2 の 13 および 12 から、

DataBus_0[31:0] = OSERDESE2 の 3、 2、 1、および 0 入力まで)、カスタム順序で接続することもで

きます。すべての場合でロジックは不要であり、 FPGA の配線リソースによって適切な接続の実装が保

証されます。

アプリケーションと OSERDESE2 入力の間のほかの接続方式には、図 11 と図 12 に示したのと同様の

方法またはまったく異なる方法を使用できます。OSERDESE2 をほかのデータ幅で使用する場合、アプ

リケーションへの接続は、例 1 (図 11) および例 2 (図 12) とはまったく異なるものになる可能性があり

ます。

OSERDESE2 OSERDESE2 (図 1) はパラレル入力レジスタであり、ロード可能なパラレル/シリアルシフトレジスタ

が後に続きます。データは CLKDIV の立ち上がりエッジでパラレルレジスタにロードされ、CLK の立

ち上がりエッジでパラレル/シリアルレジスタにシフトアウトされます。

2 つのレジスタ間の接続は内部ステートマシンが制御します。ステートマシンは、CLK、CLKDIV、お

よび DATA_WITDH 属性を制限し、データが常に正しいタイミングでパラレル入力レジスタからパラ

レル/シリアルレジスタに転送されるようにします。

OSERDESE2 は次のようにセットアップできます。

• マスター専用またはマスター /スレーブ

• DDR モードでは 2、 4、 6、 8、 10、または 14 ビット入力 (10 ビット入力と 14 ビット入力は、マス

ター /スレーブ構成でのみ使用可能)

• SDR モードでは 2、 3、 4、 5、 6、 7、 8、 10、または 14 ビット入力


OSERDESE2


DAC インターフェイスでは、 OSERDESE2 はマスター、 4 ビット、または 8 ビットの DDR モードで

使用されます。 CLKDIV レートは、 CLK レートの 2 分の 1 (4 ビット ) または 4 分の 1 (8 ビット ) に設

定する必要があります。

OSERDESE2 を使用する場合は、次の点に注意してください。

• パラレル入力レジスタには、イネーブル (OCE) やリセット (RST) はありません。つまり、CLKDIVの立ち上がりエッジが印加されると、OSERDESE2 の入力ピン上で使用可能なすべてのデータはた

だちにパラレル入力レジスタにロードされます。

• OCE ピンは、シフトレジスタのシリアル MSB 出力レジスタにのみ接続されます。

• OSERDESE2 がリセットのリリース直後に未知のデータの生成を開始しないように、 LUT をプロ

グラマブルシフトレジスタ (SRL32) として使用し、CLKDIV クロックの数サイクル間イネーブル

入力をディアサートしてください。リセットのリリース後にイネーブル入力をディアサートしてお

くクロックサイクル数は、現在 SRL32 のアドレス入力でプログラム可能です。

OSERDESE2 のリセットのリリース後、任意の信号が変化する前に CLKDIV の立ち上がりエッジに続

いて CLK の立ち上がりエッジが必要です (図 13 を参照)。

OSERDESE2 のリセットのリリースを CLKDIV に同期させて、リセットのリリースから CLKDIV の数サイクル後にイネーブルを設定することを推奨します。タイミング制約を使用してリセットとイネー

ブルを制御することで、インターフェイスのすべての OSERDESE2 が同時に有効になり、同じタイミ

ングでデータの生成を開始することが保証されます。

データは ISERDESE2 にロードされた後、ただちにそこから出力されることはありません。リセットの

リリース後、CLKDIV の立ち上がりエッジでパラレル入力レジスタにデータがロードされ、同時に内部

ステートマシンがリセットから解放されます。前回の CLKDIV の立ち上がりエッジに続く CLK の立

ち上がりエッジで、内部ステートマシンがスタートします。

パラレル入力レジスタからパラレル/シリアルレジスタにデータを転送する内部ステートマシンは、

DATA_WIDTH 属性によって決まります。CLKDIV の立ち上がりエッジに続く CLK の立ち上がりエッ

ジの後、 OSERDESE2 の内部ステートマシンはパラレル/シリアルレジスタをフラッシュします。ビッ

ト数は、 OSERDESE2 の DATA_WIDTH および DATA_RATE 属性によって決まります。この処理は

リセットのリリース直後に行われるため、 OSERDESE2 はロードパルスが発生するまですべて 0 を送

信します。

内部ステートマシンはパルスを生成し、パラレル入力レジスタの内容をパラレル/シリアルシフトレジ

スタにロードします。パラレル入力レジスタに初にロードされた内容を処理しない場合、

OSERDESE2 から出力される初のシリアルデータは不要なデータと考えられます。

OSERDES2 が未知のデータを出力しないように、 OSERDES2 入力の前にレジスタを配置し (図 14 を参照)、次の対策を講じることを推奨します。

• CLKDIV でレジスタにクロック供給する


図 13 : OSERDESE2 のリセットからの解放

X594_13_060612

CLK

CLKDIV

RESET

Depending on the position of the CLKDIV edge, the firstor second edge of the CLK is taken into account.

The edges are needed to take the OSERDESE2 out of reset.At this CLKDIV edge, data is or can be loaded into the inputparallel register of the OSERDESE2.

Shift register load statemachine starts running here.


OSERDESE2


• レジスタのリセットとイネーブルを OSERDES2 のリセットとイネーブルに接続する

• 同期フリップフロップからレジスタおよび OSERDES2 までのリセットおよびイネーブルネット

上にタイミング制御制約をインプリメントする

これで、 OSERDESE2 の入力の前に置かれたレジスタは次のように動作します。

• リセットがアクティブの間は、CLKDIV のエッジで OSERDESE2 入力レジスタに 0 がロード

される

• リセットのリリース後の初の CLKDIV の立ち上がりエッジでも、OSERDESE2 に 0 がロード

される

• この立ち上がりエッジで、 OSERDESE2 の前に置かれたレジスタに有効なデータがロードさ

れる

• 次の CLKDIV の立ち上がりエッジで OSERDESE2 に意味のあるデータがロードされ、

OSERDESE2 はシリアル形式でデータの生成を開始する。 OSERDESE2 はシリアル出力上に未

知のデータを生成することはない。複数の OSERDESE2 は出力ピン上に同期データを供給する

リセットに続く初のロードの後、データがロードされ、規則的なパターンでシフトされます。

図 15 に、 8 ビット DDR モードの OSERDESE2 を示します。リセットがリリースされ、 CLKDIV の立

ち上がりエッジでデータが OSERDESE2 にロードされた後、4 CLK サイクルでそのデータは出力に現れ

ます。 4 CLK サイクルかかるのは、 8 ビットがロードされ、コントローラーがまず以前の 8 ビット (すべ

て 0) を DDR CLK レートでシフトアウトするためです。


図 14 : アクティベーション制御レジスタと組み合わせた OSERDESE2

X594_14_040912

REGISTER

OSERDESE2


DataClockDataIn

CLK

CLKDIV

SyncRstOCE

RST

SyncEna


OSERDESE2


OSERDESE2 にはいつでも新しいデータをロードできます。ただし、ロードされたすべてのデータが常

に出力に現れるわけではありません。ステートマシンは、実行中のシフト操作の完了後にのみ入力パラ

レルレジスタから出力シフトレジスタにデータを転送します (図 16 を参照)。

ステートマシンは、DATA_WIDTH および DATA_RATE 属性に基づく CLK レートでシフトレジスタ

ロードパルスを生成します。データは、パラレル/シリアル出力レジスタにロードされた後も、入力パ

ラレルレジスタから消去されません。したがって、それ以降のロードパルスでパラレルレジスタに新

しいデータがロードされない場合、パラレル/シリアルレジスタには同じデータがロードされます (図 16を参照)。


図 15 : リセットのリリース後の最初のデータ出力

X594_15_072012

1

0

0

0

10110111

1

11 0 1 1 0 1 1 1

Data is loaded inthe parallel register.

Reset internally released afterrising CLKDIV and CLK edge.

New data loadedin parallel-to-serialregister and output.

OSERDESE2state machinestarts here.

Data loaded in parallel-to-serial register.First bit appears at the output.

Because no new data is loadedin the parallel input register, theold data is transmitted again.

00000000 10110111

oce_dly

rst_dly

clk_dly

clkdiv_dly

DataIn

load_int

oq_zd

OSERDESE2Mstr/Slv

OSERDESE2 flushed


図 16 : 継続的な操作でのデータの流れ

X594_16_072012

1

0

0

0

01010101

0

1

This value is loaded in the parallel register and in the serial registerfor transmission from the OSERDESE2.

This value is loaded in theparallel register but is neverloaded in the serial register.

00000000 10110111 11000110 01010101

oce_dly

rst_dly

clk_dly

clkdiv_dly

DataIn

load_int

oq_zd

State machine startedand OSERDESE2 flushed.

Data loadedin input parallelregister.

First loaded pattern transmittedfrom the OSERDESE2.


リファレンスデザイン



このアプリケーションノートのリファレンスデザインファイルは次のサイトからダウンロードできる

ため、デバイスのリソース使用率の表は掲載していません。

https://secure.xilinx.com/webreg/clickthrough.do?cid=192049

表 1 に、リファレンスデザインの詳細を示します。

リファレンスデザインは 4 つの小さなデザインで構成されています。これらのデザインの一部またはす

べてを使用して、 DAC インターフェイスを作成できます。したがって、 FPGA リソースの使用は、使

用する DAC のブランドとタイプで決まります。

インターリーブデータを必要とする DAC を選択した場合は、 2 倍の数の OSERDESE2 データコン

ポーネントが必要です。 DAC の分解能によっては、 2 つの I/O バンクが必要になる可能性があります。

ユーザーが面積の推定値を希望する場合は、選択した I/O バンク内のすべての OSERDESE2 が使用さ

れるとすると、面積は 8 × 50 スライスに相当します。これは ISERDESE2/OSERDESE2 コンポーネン

トと初のブロック RAM コンポーネントセットの間の面積です (図 17 を参照)。

表 1 : リファレンスデザインの詳細

パラメーター説明

全般

開発者 Marc Defossez

ターゲットデバイス XC7K325T-2FFG900

ソースコードの提供あり

ソースコードの形式 VHDL

使用した IP なし

シミュレーション

機能シミュレーションの実施あり

タイミングシミュレーションの実施なし

テストベンチの形式 VHDL

シミュレータのツールとバージョン ISE® Design Suite 13.4

SPICE/IBIS シミュレーションの実施なし

インプリメンテーション

合成ツール/バージョン ISE Design Suite 13.4、 XST 13.4

インプリメンテーションツール/バージョン ISE Design Suite 13.4

スタティックタイミング解析の実施あり

ハードウェア検証

ハードウェア検証の実施あり

検証に使用したハードウェアプラットフォーム KC705 ボード


https://secure.xilinx.com/webreg/clickthrough.do?cid=192049




図 17 : 有効なデバイスのリソース使用エリア

Upper H

alf I/O B

ankLow

er Half I/O

Bank

4 BUFIO4 BUFR

2 BUFMR

INF

IFO

INF

IFO

PLL

INF

IFO

INF

IFO

MM

CM

8 by 25Slices

8 by 25Slices

Slices

Slices

IDELAYCTRL

OU

TF

IFO

OU

TF

IFO

OU

TF

IFO

OU

TF

IFO

25 Single-Ended I/Oor

24 Differential I/O +1 Single-Ended I/O

ISERDESE2IDELAYE2ODELAYE2

OSERDESE2

Block RAMRAMB36E1

Block RAMRAMB36E1

X594_17_080812


参考資料


リファレンスデザインのディレクトリセットアップ

図 18 に、リファレンスデザインのディレクトリ構造を示します。

参考資料この文書では、次の参考資料を使用しています。

1. UG471 : 『 7 シリーズ FPGA SelectIO リソースユーザーガイド』

2. DS181 : 『Artix-7 FPGA データシート : DC 特性およびスイッチ特性』

3. DS182 : 『Kintex-7 FPGA データシート : DC および AC スイッチ特性』

4. DS183 : 『Virtex-7 T XT FPGA データシート : DC 特性およびスイッチ特性』

まとめ 7 シリーズ FPGA インターフェイスは、OSERDESE2 の機能を使用して、市販のあらゆる新 DAC デバイスに対応する高速 LVDS インターフェイス開発用の柔軟性の高い汎用プラットフォームを提供し

ます。


図 18 : リファレンスデザインのディレクトリ構造

X594_18_072712


http://japan.xilinx.com/support/documentation/7_series_user_guides.htm

http://japan.xilinx.com/support/documentation/7_series_data_sheets.htm



改訂履歴


改訂履歴次の表に、この文書の改訂履歴を示します。

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日付バージョン内容

2012 年 8 月 22 日 1.0 初版リリース


http://www.xilinx.com/warranty.htm

http://www.xilinx.com/warranty.htm#critapps

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