MAX 10 高速 LVDS I/O ユーザーガイド - IntelMAX® 10 高速LVDS I/O の概要 1 2017.02.21...

MAX 10高速 LVDS I/Oユーザーガイド

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UG-M10LVDS2017.02.21

101 Innovation DriveSan Jose, CA 95134www.altera.com

https://www.altera.com/servlets/subscriptions/alert?id=UG-M10LVDSmailto:[email protected]?subject=MAX%2010%E9%AB%98%E9%80%9FLVDS%20I/O%E3%83%A6%E3%83%BC%E3%82%B6%E3%83%BC%E3%82%AC%E3%82%A4%E3%83%89%20(UG-M10LVDS%202017.02.21)%20%E3%83%95%E3%82%A3%E3%83%BC%E3%83%89%E3%83%90%E3%83%83%E3%82%AF%E3%83%BB%E3%82%AA%E3%83%B3&body=%E5%BC%8A%E7%A4%BE%E3%81%AF%E5%BE%A1%E7%A4%BE%E3%81%AE%E3%83%95%E3%82%A3%E3%83%BC%E3%83%89%E3%83%90%E3%83%83%E3%82%AF%E3%81%AB%E6%84%9F%E8%AC%9D%E3%81%84%E3%81%9F%E3%81%97%E3%81%BE%E3%81%99%E3%80%82%E3%82%B3%E3%83%A1%E3%83%B3%E3%83%88%E3%81%AE%E4%B8%AD%E3%81%A7%E3%80%81%E3%83%9A%E3%83%BC%E3%82%B8%E7%95%AA%E5%8F%B7%E3%81%BE%E3%81%9F%E3%81%AF%E6%AE%B5%E8%90%BD%E3%82%92%E6%8C%87%E5%AE%9A%E3%81%97%E3%81%A6%E3%81%8F%E3%81%A0%E3%81%95%E3%81%84%E3%80%82%E3%81%82%E3%82%8A%E3%81%8C%E3%81%A8%E3%81%86%E3%81%94%E3%81%96%E3%81%84%E3%81%BE%E3%81%99%E3%80%82

目次

MAX® 10高速 LVDS I/Oの概要....................................................................... 1-1アルテラのソフト LVDS実装の概要...................................................................................................1-2

MAX 10高速 LVDSのアーキテクチャと機能................................................ 2-1MAX 10 LVDSチャネルのサポート..................................................................................................... 2-1MAX 10 LVDS SERDES I/O規格のサポート.......................................................................................2-7MAX 10高速 LVDS回路........................................................................................................................ 2-11MAX 10高速 LVDS I/Oの位置............................................................................................................ 2-12低速領域に位置する差動 I/Oピン.....................................................................................................2-15

MAX 10LVDSトランスミッタのデザイン...................................................... 3-1高速 I/Oトランスミッタ回路................................................................................................................3-1LVDSトランスミッタのプログラマブル I/O機能..........................................................................3-1

プログラマブル・プリエンファシス...................................................................................... 3-1プログラマブル差動出力電圧................................................................................................... 3-2

LVDSトランスミッタ I/Oの終端方式................................................................................................3-3エミュレーション LVDSの外部終端.......................................................................................3-3Sub-LVDSトランスミッタの外部終端.................................................................................... 3-4SLVSトランスミッタの外部終端..............................................................................................3-4エミュレーション RSDS、エミュレーションMini-LVDS、およびエミュレーション PPDSトランスミッタの外部終端................................................................................. 3-5

LVDSトランスミッタ用 FPGAデザインの実装..............................................................................3-6トランスミッタ・モードのアルテラのソフト LVDS IPコア.......................................... 3-6高速 I/Oのタイミング・バジェット.......................................................................................3-9ガイドライン：LVDSトランスミッタ・チャネルの配置................................................ 3-9ガイドライン：LVDSチャネル PLLの配置........................................................................ 3-10ガイドライン：LVDSトランスミッタ・ロジックの配置.............................................. 3-10ガイドライン：E144パッケージ向けに LVDSプリエンファシスを有効にする.....3-11

LVDSトランスミッタのデバッグとトラブルシューティング ..................................................3-11ハードウェアのデバッグ前に RTLシミュレーションを行う....................................... 3-11ジオメトリ・ベースと物理ベースの I/Oルール...............................................................3-11

MAX 10 LVDSレシーバのデザイン................................................................. 4-1高速 I/Oレシーバ回路.............................................................................................................................4-1

ソフト・デシリアライザ............................................................................................................ 4-1データ・リアラインメント・ブロック（ビット・スリップ）...................................... 4-2

目次-2

Altera Corporation

LVDSレシーバ I/Oの終端方式............................................................................................................. 4-3LVDS、mini-LVDS、RSDSおよびレシーバの外部終端..................................................... 4-3SLVSレシーバの外部終端...........................................................................................................4-3Sub-LVDSレシーバの外部終端................................................................................................. 4-4TMDSレシーバの外部終端........................................................................................................4-5HiSpiレシーバの外部終端..........................................................................................................4-5LVPECLレシーバの外部終端.....................................................................................................4-5

LVDSレシーバ用 FPGAデザインの実装........................................................................................... 4-7レシーバ・モードのアルテラのソフト LVDS IPコア........................................................4-7高速 I/Oのタイミング・バジェット.................................................................................... 4-10ガイドライン：フローティング LVDS入力ピン...............................................................4-14ガイドライン：LVDSレシーバ・チャネルの配置........................................................... 4-14ガイドライン：LVDSチャネル PLLの配置........................................................................ 4-15ガイドライン：LVDSレシーバ・ロジックの配置........................................................... 4-15ガイドライン：LVDSレシーバのタイミング制約........................................................... 4-15

LVDSレシーバのデバッグとトラブルシューティング ...............................................................4-16ハードウェアのデバッグ前に RTLシミュレーションを行う....................................... 4-16ジオメトリ・ベースと物理ベースの I/Oルール...............................................................4-16

MAX 10 LVDSトランスミッタとレシーバのデザイン..................................5-1トランスミッタとレシーバのインタフェース .................................................................................5-1LVDSトランスミッタとレシーバ用 FPGAデザインの実装........................................................ 5-3

LVDSトランスミッタとレシーバで PLLを共有する実装................................................5-3アルテラのソフト LVDS IPコアの初期化............................................................................. 5-3

LVDSトランスミッタとレシーバのデバッグとトラブルシューティング ..............................5-4ハードウェアのデバッグ前に RTLシミュレーションを行う......................................... 5-4ジオメトリ・ベースと物理ベースの I/Oルール.................................................................5-4

MAX 10高速 LVDSボード・デザインの考慮事項........................................ 6-1ガイドライン：信号品質の向上...........................................................................................................6-1ガイドライン：チャネル間スキューのコントロール................................................................... 6-2ガイドライン：ボード・デザイン制約の決定.................................................................................6-2ガイドライン：ボードレベル・シミュレーションの実行...........................................................6-3

アルテラのソフト LVDS IPコアの参考資料.................................................. 7-1アルテラのソフト LVDS のパラメータ設定 .....................................................................................7-1アルテラのソフト LVDSのインタフェース信号.............................................................................7-7

MAX 10 高速 LVDS I/Oユーザー・ガイドのアーカイブ............................. A-1

目次-3

Altera Corporation

MAX 10高速 LVDS I/Oユーザー・ガイドの改訂履歴................................. B-1

目次-4

Altera Corporation

MAX® 10高速 LVDS I/Oの概要 12017.02.21

UG-M10LVDS 更新情報フィードバック

MAX® 10デバイス・ファミリは、LVDS I/Oバンクおよびアルテラのソフト LVDS IPコアを使用して、高速 LVDSプロトコルをサポートしています。

表 1-1: MAX 10 I/O バンクの LVDS I/O バッファ・サポートのまとめ

I/Oバッファ・タイプ I/Oバンク・サポート

真の LVDS入力バッファすべての I/Oバンク真の LVDS出力バッファデバイス下側の I/Oバンクのみ

エミュレーション LVDS出力バッファすべての I/Oバンク

MAX 10の Dバリアントと Sバリアントで LVDS I/O規格のサポートが異なります。詳しくは関連情報を参照してください。関連情報• 2-1ページの MAX 10高速 LVDSのアーキテクチャと機能高速 LVDSアーキテクチャとデバイスがサポートする機能について説明します。

• 3-1ページの MAX 10LVDSトランスミッタのデザインアルテラのソフト LVDSIPコアを使用して MAX 10デバイスに LVDSトランスミッタを実装するための情報とガイドラインを提供します。

• 4-1ページの MAX 10 LVDSレシーバのデザインアルテラのソフト LVDSIPコアを使用して MAX 10デバイスに LVDSトランスミッタを実装するための情報とガイドラインを提供します。

• 5-1ページの MAX 10 LVDSトランスミッタとレシーバのデザイン同じ MAX 10デバイスに LVDSトランスミッタとレシーバの両方を実装するための設計ガイドラインを提供します。

• 7-1ページのアルテラのソフト LVDS IPコアの参考資料MAX 10デバイスのアルテラのソフト LVDS IPコアのパラメータと信号を一覧表示します。

• 2-7ページの MAX 10 LVDS SERDES I/O規格のサポートサポートされている LVDS I/O規格と、サポートされている MAX 10デバイスの種類を一覧表示します。

Intel Corporation. All rights reserved. Intel, the Intel logo, Altera, Arria, Cyclone, Enpirion, MAX, Nios, Quartus and Stratix words and logos are trademarks ofIntel Corporation or its subsidiaries in the U.S. and/or other countries. Intel warrants performance of its FPGA and semiconductor products to currentspecifications in accordance with Intel's standard warranty, but reserves the right to make changes to any products and services at any time without notice.Intel assumes no responsibility or liability arising out of the application or use of any information, product, or service described herein except as expresslyagreed to in writing by Intel. Intel customers are advised to obtain the latest version of device specifications before relying on any published informationand before placing orders for products or services.*Other names and brands may be claimed as the property of others.

ISO9001:2008登録済

www.altera.com101 Innovation Drive, San Jose, CA 95134

https://www.altera.com/servlets/subscriptions/alert?id=UG-M10LVDSmailto:[email protected]?subject=(UG-M10LVDS%202017.02.21)%20MAX%2010%E9%AB%98%E9%80%9FLVDS%20I/O%E3%81%AE%E6%A6%82%E8%A6%81%E3%83%95%E3%82%A3%E3%83%BC%E3%83%89%E3%83%90%E3%83%83%E3%82%AF%E3%83%BB%E3%82%AA%E3%83%B3&body=%E5%BC%8A%E7%A4%BE%E3%81%AF%E5%BE%A1%E7%A4%BE%E3%81%AE%E3%83%95%E3%82%A3%E3%83%BC%E3%83%89%E3%83%90%E3%83%83%E3%82%AF%E3%81%AB%E6%84%9F%E8%AC%9D%E3%81%84%E3%81%9F%E3%81%97%E3%81%BE%E3%81%99%E3%80%82%E3%82%B3%E3%83%A1%E3%83%B3%E3%83%88%E3%81%AE%E4%B8%AD%E3%81%A7%E3%80%81%E3%83%9A%E3%83%BC%E3%82%B8%E7%95%AA%E5%8F%B7%E3%81%BE%E3%81%9F%E3%81%AF%E6%AE%B5%E8%90%BD%E3%82%92%E6%8C%87%E5%AE%9A%E3%81%97%E3%81%A6%E3%81%8F%E3%81%A0%E3%81%95%E3%81%84%E3%80%82%E3%81%82%E3%82%8A%E3%81%8C%E3%81%A8%E3%81%86%E3%81%94%E3%81%96%E3%81%84%E3%81%BE%E3%81%99%E3%80%82http://www.altera.com/support/devices/reliability/certifications/rel-certifications.htmlhttp://www.altera.com/support/devices/reliability/certifications/rel-certifications.htmlhttp://www.altera.com/support/devices/reliability/certifications/rel-certifications.html

• 8-1ページの MAX 10 高速 LVDS I/Oユーザー・ガイドのアーカイブ以前のバージョンのアルテラのソフト LVDS IPコアのユーザーガイドのリストを提供します。

アルテラのソフト LVDS実装の概要MAX 10デバイスに、LVDSアプリケーションをトランスミッタ専用、レシーバ専用、あるいはトランスミッタとレシーバの組み合わせとして実装できます。

図 1-1: MAX 10 LVDS実装の概要

Altera Soft LVDS

LVDS TransmitterImplementation

LVDS Transmitterand Receiver

Implementation

LVDS ReceiverImplementation

1-2 アルテラのソフト LVDS実装の概要UG-M10LVDS

2017.02.21

Altera Corporation MAX 10高速 LVDS I/Oの概要


mailto:[email protected]?subject=%20MAX%2010%E9%AB%98%E9%80%9FLVDS%20I/O%E3%81%AE%E6%A6%82%E8%A6%81%20(UG-M10LVDS%202017.02.21)%20%E3%83%95%E3%82%A3%E3%83%BC%E3%83%89%E3%83%90%E3%83%83%E3%82%AF%E3%83%BB%E3%82%AA%E3%83%B3&body=%E5%BC%8A%E7%A4%BE%E3%81%AF%E5%BE%A1%E7%A4%BE%E3%81%AE%E3%83%95%E3%82%A3%E3%83%BC%E3%83%89%E3%83%90%E3%83%83%E3%82%AF%E3%81%AB%E6%84%9F%E8%AC%9D%E3%81%84%E3%81%9F%E3%81%97%E3%81%BE%E3%81%99%E3%80%82%E3%82%B3%E3%83%A1%E3%83%B3%E3%83%88%E3%81%AE%E4%B8%AD%E3%81%A7%E3%80%81%E3%83%9A%E3%83%BC%E3%82%B8%E7%95%AA%E5%8F%B7%E3%81%BE%E3%81%9F%E3%81%AF%E6%AE%B5%E8%90%BD%E3%82%92%E6%8C%87%E5%AE%9A%E3%81%97%E3%81%A6%E3%81%8F%E3%81%A0%E3%81%95%E3%81%84%E3%80%82%E3%81%82%E3%82%8A%E3%81%8C%E3%81%A8%E3%81%86%E3%81%94%E3%81%96%E3%81%84%E3%81%BE%E3%81%99%E3%80%82

MAX 10高速 LVDSのアーキテクチャと機能 22017.02.21


MAX 10デバイスでは、コア・ファブリック内のレジスタおよびロジックを使用して LVDS入出力インタフェースを実装します。• LVDSトランスミッタとレシーバ向けに、 MAX 10デバイスは、I/Oエレメント（IOE）内にあるダブル・データ・レート I/O（DDIO）レジスタを使用する。このアーキテクチャにより、レシーバの入力スキュー・マージン（RSKM）またはトランスミッタのチャネル間スキュー（TCCS）に関連する性能が向上する

• LVDSシリアライザ/デシリアライザ（SERDES）向けには、 MAX 10デバイスはロジック・エレメント（LE）レジスタを使用する

関連情報• 1-1ページの MAX 10高速 LVDS I/Oの概要• 2-7ページの MAX 10 LVDS SERDES I/O規格のサポートサポートされている LVDS I/O規格と、サポートされている MAX 10デバイスの種類を一覧表示します。

MAX 10 LVDSチャネルのサポートLVDSチャネルを各 MAX 10デバイスで使用できます。 MAX 10デバイス内の全ての I/Oバンクで真の LVDS入力バッファとエミュレーション LVDS出力バッファをサポートしています。ただし、真の LVDS出力バッファはデバイス下側の I/Oバンクでのみサポートしています。

表 2-1: MAX 10デバイスの LVDSバッファ

以下の表に、デバイスの側面にある各 I/Oバンクにおける LVDSバッファのサポートを示します。




https://www.altera.com/servlets/subscriptions/alert?id=UG-M10LVDSmailto:[email protected]?subject=(UG-M10LVDS%202017.02.21)%20MAX%2010%E9%AB%98%E9%80%9FLVDS%E3%81%AE%E3%82%A2%E3%83%BC%E3%82%AD%E3%83%86%E3%82%AF%E3%83%81%E3%83%A3%E3%81%A8%E6%A9%9F%E8%83%BD%E3%83%95%E3%82%A3%E3%83%BC%E3%83%89%E3%83%90%E3%83%83%E3%82%AF%E3%83%BB%E3%82%AA%E3%83%B3&body=%E5%BC%8A%E7%A4%BE%E3%81%AF%E5%BE%A1%E7%A4%BE%E3%81%AE%E3%83%95%E3%82%A3%E3%83%BC%E3%83%89%E3%83%90%E3%83%83%E3%82%AF%E3%81%AB%E6%84%9F%E8%AC%9D%E3%81%84%E3%81%9F%E3%81%97%E3%81%BE%E3%81%99%E3%80%82%E3%82%B3%E3%83%A1%E3%83%B3%E3%83%88%E3%81%AE%E4%B8%AD%E3%81%A7%E3%80%81%E3%83%9A%E3%83%BC%E3%82%B8%E7%95%AA%E5%8F%B7%E3%81%BE%E3%81%9F%E3%81%AF%E6%AE%B5%E8%90%BD%E3%82%92%E6%8C%87%E5%AE%9A%E3%81%97%E3%81%A6%E3%81%8F%E3%81%A0%E3%81%95%E3%81%84%E3%80%82%E3%81%82%E3%82%8A%E3%81%8C%E3%81%A8%E3%81%86%E3%81%94%E3%81%96%E3%81%84%E3%81%BE%E3%81%99%E3%80%82http://www.altera.com/support/devices/reliability/certifications/rel-certifications.htmlhttp://www.altera.com/support/devices/reliability/certifications/rel-certifications.htmlhttp://www.altera.com/support/devices/reliability/certifications/rel-certifications.html

製品ラインパッケージ位置真の LVDSペアエミュレーション LVDS

ペア

TX RX

10M02

V36

上側 0 1 1右側 0 3 3左側 0 3 3下側 3 3 3

M153

上側 0 12 12右側 0 12 12左側 0 12 12下側 9 13 13

U169

上側 0 12 12右側 0 17 17左側 0 15 15下側 9 14 14

U324

上側 0 13 13右側 0 24 24左側 0 20 20下側 9 16 16

E144

上側 0 10 10右側 0 12 12左側 0 11 11下側 7 12 12

2-2 MAX 10 LVDSチャネルのサポートUG-M10LVDS

2017.02.21

Altera Corporation MAX 10高速 LVDSのアーキテクチャと機能


mailto:[email protected]?subject=%20MAX%2010%E9%AB%98%E9%80%9FLVDS%E3%81%AE%E3%82%A2%E3%83%BC%E3%82%AD%E3%83%86%E3%82%AF%E3%83%81%E3%83%A3%E3%81%A8%E6%A9%9F%E8%83%BD%20(UG-M10LVDS%202017.02.21)%20%E3%83%95%E3%82%A3%E3%83%BC%E3%83%89%E3%83%90%E3%83%83%E3%82%AF%E3%83%BB%E3%82%AA%E3%83%B3&body=%E5%BC%8A%E7%A4%BE%E3%81%AF%E5%BE%A1%E7%A4%BE%E3%81%AE%E3%83%95%E3%82%A3%E3%83%BC%E3%83%89%E3%83%90%E3%83%83%E3%82%AF%E3%81%AB%E6%84%9F%E8%AC%9D%E3%81%84%E3%81%9F%E3%81%97%E3%81%BE%E3%81%99%E3%80%82%E3%82%B3%E3%83%A1%E3%83%B3%E3%83%88%E3%81%AE%E4%B8%AD%E3%81%A7%E3%80%81%E3%83%9A%E3%83%BC%E3%82%B8%E7%95%AA%E5%8F%B7%E3%81%BE%E3%81%9F%E3%81%AF%E6%AE%B5%E8%90%BD%E3%82%92%E6%8C%87%E5%AE%9A%E3%81%97%E3%81%A6%E3%81%8F%E3%81%A0%E3%81%95%E3%81%84%E3%80%82%E3%81%82%E3%82%8A%E3%81%8C%E3%81%A8%E3%81%86%E3%81%94%E3%81%96%E3%81%84%E3%81%BE%E3%81%99%E3%80%82


ペア

TX RX

10M04

M153

上側 0 12 12右側 0 12 12左側 0 12 12下側 9 13 13

U169

上側 0 12 12右側 0 17 17左側 0 15 15下側 9 14 14

U324

上側 0 27 27右側 0 31 31左側 0 28 28下側 15 28 28

F256

上側 0 19 19右側 0 22 22左側 0 19 19下側 13 20 20

E144

上側 0 8 8右側 0 12 12左側 0 11 11下側 10 10 10

UG-M10LVDS2017.02.21 MAX 10 LVDSチャネルのサポート 2-3

MAX 10高速 LVDSのアーキテクチャと機能 Altera Corporation




ペア

TX RX

10M08

V81

上側 0 5 5右側 0 7 7左側 0 6 6下側 7 7 7

M153

上側 0 12 12右側 0 12 12左側 0 12 12下側 9 13 13

U169

上側 0 12 12右側 0 17 17左側 0 15 15下側 9 14 14

U324

上側 0 27 27右側 0 31 31左側 0 28 28下側 15 28 28

F256

上側 0 19 19右側 0 22 22左側 0 19 19下側 13 20 20

E144

上側 0 8 8右側 0 12 12左側 0 11 11下側 10 10 10

F484

上側 0 27 27右側 0 33 33左側 0 28 28下側 15 28 28


2017.02.21





ペア

TX RX

10M16

U169

上側 0 12 12右側 0 17 17左側 0 15 15下側 9 14 14

U324

上側 0 27 27右側 0 31 31左側 0 28 28下側 15 28 28

F256

上側 0 19 19右側 0 22 22左側 0 19 19下側 13 20 20

E144

上側 0 8 8右側 0 12 12左側 0 11 11下側 10 10 10

F484

上側 0 39 39右側 0 38 38左側 0 32 32下側 22 42 42

UG-M10LVDS2017.02.21 MAX 10 LVDSチャネルのサポート 2-5





ペア

TX RX

10M25

F256

上側 0 19 19右側 0 22 22左側 0 19 19下側 13 20 20

E144

上側 0 8 8右側 0 12 12左側 0 11 11下側 10 10 10

F484

上側 0 41 41右側 0 48 48左側 0 36 36下側 24 46 46

10M40

F256

上側 0 19 19右側 0 22 22左側 0 19 19下側 13 20 20

E144

上側 0 9 9右側 0 12 12左側 0 11 11下側 10 10 10

F484

上側 0 41 41右側 0 48 48左側 0 36 36下側 24 46 46

F672

上側 0 53 53右側 0 70 70左側 0 60 60下側 30 58 58


2017.02.21





ペア

TX RX

10M50

F256

上側 0 19 19右側 0 22 22左側 0 19 19下側 13 20 20

E144

上側 0 9 9右側 0 12 12左側 0 11 11下側 10 10 10

F484

上側 0 41 41右側 0 48 48左側 0 36 36下側 24 46 46

F672

上側 0 53 53右側 0 70 70左側 0 60 60下側 30 58 58

関連情報• MAX 10 Device Pin-Out Files

P MAX 10 各 MAX 10デバイスのピン配置ファイルを提供します。• 2-12ページの MAX 10高速 LVDS I/Oの位置

MAX 10 LVDS SERDES I/O規格のサポートMAX 10の Dバリアントと Sバリアントでは、サポートされる LVDS I/O規格が異なります。MAX 10デバイス内の全ての I/Oバンクで、真の LVDS入力バッファとエミュレーション LVDS出力バッファをサポートしています。ただし、真の LVDS出力バッファはデバイス下側の I/Oバンクでのみサポートしています。

表 2-2: MAX 10 LVDS I/O規格のサポート

シングル電源の MAX 10デバイスとデュアル電源の MAX 10デバイスでは、サポートされる I/O規格が異なります。シングル電源およびデュアル電源のデバイスについて、詳しくは DeviceOverviewを参照してください。

UG-M10LVDS2017.02.21 MAX 10 LVDS SERDES I/O規格のサポート 2-7



http://www.altera.com/literature/lit-dp.jsp?category=MAX%2010&showspreadsheet=ymailto:[email protected]?subject=%20MAX%2010%E9%AB%98%E9%80%9FLVDS%E3%81%AE%E3%82%A2%E3%83%BC%E3%82%AD%E3%83%86%E3%82%AF%E3%83%81%E3%83%A3%E3%81%A8%E6%A9%9F%E8%83%BD%20(UG-M10LVDS%202017.02.21)%20%E3%83%95%E3%82%A3%E3%83%BC%E3%83%89%E3%83%90%E3%83%83%E3%82%AF%E3%83%BB%E3%82%AA%E3%83%B3&body=%E5%BC%8A%E7%A4%BE%E3%81%AF%E5%BE%A1%E7%A4%BE%E3%81%AE%E3%83%95%E3%82%A3%E3%83%BC%E3%83%89%E3%83%90%E3%83%83%E3%82%AF%E3%81%AB%E6%84%9F%E8%AC%9D%E3%81%84%E3%81%9F%E3%81%97%E3%81%BE%E3%81%99%E3%80%82%E3%82%B3%E3%83%A1%E3%83%B3%E3%83%88%E3%81%AE%E4%B8%AD%E3%81%A7%E3%80%81%E3%83%9A%E3%83%BC%E3%82%B8%E7%95%AA%E5%8F%B7%E3%81%BE%E3%81%9F%E3%81%AF%E6%AE%B5%E8%90%BD%E3%82%92%E6%8C%87%E5%AE%9A%E3%81%97%E3%81%A6%E3%81%8F%E3%81%A0%E3%81%95%E3%81%84%E3%80%82%E3%81%82%E3%82%8A%E3%81%8C%E3%81%A8%E3%81%86%E3%81%94%E3%81%96%E3%81%84%E3%81%BE%E3%81%99%E3%80%82

I/O規格 I/Oバンク

TX RX

MAX 10デバイス・サポート

備考デュアル電源デバイス

シングル電源デバイス

真の LVDS すべて下側のバンクのみ

使用可使用可使用可 • 全ての I/Oバッファで真の LVDS入力バッファがサポートされる

• 下側の I/Oバンクでのみ真の LVDS出力バッファがサポートされる

エミュレーション LVDS（抵抗ｘ3）

すべて使用可 — 使用可使用可全ての I/Oバッファでエミュレーション LVDS出力バッファがサポートされる

真の RSDS 下側使用可 — 使用可使用可 —

エミュレーション RSDS（抵抗ｘ1）

すべて使用可 — 使用可 — 全ての I/Oバッファでエミュレーション RSDS出力バッファがサポートされる

エミュレーション RSDS（抵抗ｘ3）

すべて使用可 — 使用可使用可全ての I/Oバッファでエミュレーション RSDS出力バッファがサポートされる

真のMini-LVDS 下側使用可 — 使用可 — —

エミュレーションMini-LVDS

（抵抗ｘ 3）

すべて使用可 — 使用可 — 全ての I/OバッファでエミュレーションMini-LVDS出力バッファがサポートされる

PPDS 下側使用可 — 使用可 — —エミュレーション PPDS（抵抗ｘ3）

すべて使用可 — 使用可 — —

2-8 MAX 10 LVDS SERDES I/O規格のサポートUG-M10LVDS

2017.02.21





TX RX




Bus LVDS すべて使用可使用可使用可使用可 • Bus LVDS（BLVDS）出力は、2つのシングル・エンド出力を 2番目の出力が反転するようにプログラミングして使用する

• BLVDS入力は、LVDSの入力バッファを使用する

• BLVDS出力はトライ・ステートにできる

LVPECL すべて — 使用可使用可使用可兼用クロック入力ピンでのみサポートされる

TMDS すべて — 使用可使用可 — • 外部終端が必要だが、VREFは不要

• 3.3 V TMDS入力をサポートするには外部レベル・シフタが必要。このレベル・シフタは MAX10入力バッファに接続される前に TMDS信号を AC結合から DC結合に変換する必要がある

• TMDSレシーバ・サポートでは専用 2.5 V LVDS入力バッファを使用する

UG-M10LVDS2017.02.21 MAX 10 LVDS SERDES I/O規格のサポート 2-9





TX RX




Sub-LVDS すべて使用可使用可使用可 — • トランスミッタは、エミュレーションした 1.8 V差動信号を出力として使用するエミュレーション Sub-LVDSのみをサポートする

• 外部出力終端が必要• VREFは不要• Sub-LVDSレシーバ・サポートでは専用 2.5 VLVDS入力バッファを使用する

SLVS すべて使用可使用可使用可 — • SLVSトランスミッタ・サポートではエミュレーション LVDS出力を使用する

• 外部終端が必要だが、VREFは不要

• SLVSレシーバ・サポートでは専用 2.5 V LVDS入力バッファを使用する

HiSpi すべて — 使用可使用可 — • HiSpiは単方向 I/O規格なので入力のみがサポートされる

• 外部終端が必要だが、VREFは不要

• HiSpiレシーバ・サポートでは専用 2.5 V LVDS入力バッファを使用する

関連情報• MAX 10 FPGA Device Overview• 3-3ページのエミュレーション LVDSの外部終端

2-10 MAX 10 LVDS SERDES I/O規格のサポートUG-M10LVDS

2017.02.21



https://documentation.altera.com/#/link/myt1396938463674/myt1396939274982/ja-jpmailto:[email protected]?subject=%20MAX%2010%E9%AB%98%E9%80%9FLVDS%E3%81%AE%E3%82%A2%E3%83%BC%E3%82%AD%E3%83%86%E3%82%AF%E3%83%81%E3%83%A3%E3%81%A8%E6%A9%9F%E8%83%BD%20(UG-M10LVDS%202017.02.21)%20%E3%83%95%E3%82%A3%E3%83%BC%E3%83%89%E3%83%90%E3%83%83%E3%82%AF%E3%83%BB%E3%82%AA%E3%83%B3&body=%E5%BC%8A%E7%A4%BE%E3%81%AF%E5%BE%A1%E7%A4%BE%E3%81%AE%E3%83%95%E3%82%A3%E3%83%BC%E3%83%89%E3%83%90%E3%83%83%E3%82%AF%E3%81%AB%E6%84%9F%E8%AC%9D%E3%81%84%E3%81%9F%E3%81%97%E3%81%BE%E3%81%99%E3%80%82%E3%82%B3%E3%83%A1%E3%83%B3%E3%83%88%E3%81%AE%E4%B8%AD%E3%81%A7%E3%80%81%E3%83%9A%E3%83%BC%E3%82%B8%E7%95%AA%E5%8F%B7%E3%81%BE%E3%81%9F%E3%81%AF%E6%AE%B5%E8%90%BD%E3%82%92%E6%8C%87%E5%AE%9A%E3%81%97%E3%81%A6%E3%81%8F%E3%81%A0%E3%81%95%E3%81%84%E3%80%82%E3%81%82%E3%82%8A%E3%81%8C%E3%81%A8%E3%81%86%E3%81%94%E3%81%96%E3%81%84%E3%81%BE%E3%81%99%E3%80%82

• 3-5ページのエミュレーション RSDS、エミュレーションMini-LVDS、およびエミュレーション PPDSトランスミッタの外部終端

• 4-5ページの TMDSレシーバの外部終端• 3-4ページの Sub-LVDSトランスミッタの外部終端• 4-4ページの Sub-LVDSレシーバの外部終端• 3-4ページの SLVSトランスミッタの外部終端• 4-3ページの SLVSレシーバの外部終端• 4-5ページの HiSpiレシーバの外部終端

MAX 10高速 LVDS回路LVDSソリューションは、 MAX 10デバイスの I/Oエレメントとレジスタを使用します。アルテラのソフト LVDS IP コアは、コア・ロジックにシリアライザとデシリアライザをソフト SERDESブロックとして実装します。MAX 10デバイスは専用のシリアライゼーションまたはデシリアライゼーション回路を備えていません。• デバイスへの高速差動インタフェース実装には I/Oピンおよびコア・ファブリックを使用する

• MAX 10ソリューションは送受信データのシリアル - パラレルおよびパラレル - シリアル変換を行うためにシフト・レジスタ、内部 PLL、I/Oエレメントを使用する

• Quartus® Primeソフトウェアはコア・ファブリックに自動的に SERDESを構築するためにアルテラのソフト LVDS IPコアのパラメータ設定を使用する

UG-M10LVDS2017.02.21 MAX 10高速 LVDS回路 2-11




図 2-1: ソフト LVDS SERDES

以下に、ソフト LVDS SERDES回路のトランスミッタとレシーバ、およびトランシーバ・パスとレシーバ・パスのインタフェース信号を含むブロック図を示します。

FPGAFabric

rx_out

tx_in

rx_outclock

tx_coreclock10 bits

maximumdata width

+–

+–

tx_out

rx_in

10

10

pll_areset

rx_inclock / tx_inclockC0

C0

C0

C1

C1

C1

inclock

areset

ALTPLL

ALTERA_SOFT_LVDS

tx_in tx_out

inclock

ALTERA_SOFT_LVDS

rx_out rx_in

inclock

LVDS Transmitter

LVDS Receiver

関連情報MAX 10 Clocking and PLL User GuidePLLおよび PLL出力カウンタに関する詳細情報を提供します。

MAX 10高速 LVDS I/Oの位置MAX 10デバイスの I/Oバンクでは、全ての I/Oバンクで真の LVDS入力とエミュレーションLVDS出力をサポートしています。また、デバイス下側の I/Oバンクでのみ真の LVDS出力をサポートしています。

2-12 MAX 10高速 LVDS I/Oの位置UG-M10LVDS

2017.02.21



https://documentation.altera.com/#/link/mcn1395213337540/mcn1395213788377/ja-jpmailto:[email protected]?subject=%20MAX%2010%E9%AB%98%E9%80%9FLVDS%E3%81%AE%E3%82%A2%E3%83%BC%E3%82%AD%E3%83%86%E3%82%AF%E3%83%81%E3%83%A3%E3%81%A8%E6%A9%9F%E8%83%BD%20(UG-M10LVDS%202017.02.21)%20%E3%83%95%E3%82%A3%E3%83%BC%E3%83%89%E3%83%90%E3%83%83%E3%82%AF%E3%83%BB%E3%82%AA%E3%83%B3&body=%E5%BC%8A%E7%A4%BE%E3%81%AF%E5%BE%A1%E7%A4%BE%E3%81%AE%E3%83%95%E3%82%A3%E3%83%BC%E3%83%89%E3%83%90%E3%83%83%E3%82%AF%E3%81%AB%E6%84%9F%E8%AC%9D%E3%81%84%E3%81%9F%E3%81%97%E3%81%BE%E3%81%99%E3%80%82%E3%82%B3%E3%83%A1%E3%83%B3%E3%83%88%E3%81%AE%E4%B8%AD%E3%81%A7%E3%80%81%E3%83%9A%E3%83%BC%E3%82%B8%E7%95%AA%E5%8F%B7%E3%81%BE%E3%81%9F%E3%81%AF%E6%AE%B5%E8%90%BD%E3%82%92%E6%8C%87%E5%AE%9A%E3%81%97%E3%81%A6%E3%81%8F%E3%81%A0%E3%81%95%E3%81%84%E3%80%82%E3%81%82%E3%82%8A%E3%81%8C%E3%81%A8%E3%81%86%E3%81%94%E3%81%96%E3%81%84%E3%81%BE%E3%81%99%E3%80%82

図 2-2: 10M02デバイスの I/Oバンクでの LVDSサポート以下はシリコン・ダイの概略図です。各バンクに実際のバンク番号を示しています。LVPECLは、バンク 2と 6でのみサポートしています。

1

2 5

6

3

8

LVDSEmulated LVDS

RSDSEmulated RSDS

Mini-LVDSEmulated Mini-LVDS

PPDSEmulated PPDS

BLVDSLVPECL

TMDSSub-LVDS

SLVSHiSpi

TX RX

UG-M10LVDS2017.02.21 MAX 10高速 LVDS I/Oの位置 2-13




図 2-3: 10M04および 10M08デバイスの I/Oバンクでの LVDSサポート以下はシリコン・ダイの概略図です。各バンクに実際のバンク番号を示しています。LVPECLは、バンク 2と 6でのみサポートしています。

1B

1A

2 5

6

3 4

8 7

LVDSEmulated LVDS

RSDSEmulated RSDS


PPDSEmulated PPDS

BLVDSLVPECL

TMDSSub-LVDS

SLVSHiSpi

TX RX

2-14 MAX 10高速 LVDS I/Oの位置UG-M10LVDS

2017.02.21




図 2-4: 10M16、10M25、10M40、10M50デバイスの I/Oバンクでの LVDSサポート以下はシリコン・ダイの概略図です。各バンクに実際のバンク番号を示しています。LVPECLは、バンク 2、3、6、8でのみサポートしています。

1B

1A

2

3 4

8 7

OCT

5

6

LVDSEmulated LVDS

RSDSEmulated RSDS


PPDSEmulated PPDS

BLVDSLVPECL

TMDSSub-LVDS

SLVSHiSpi

TX RX

関連情報• PLL Specifications

MAX 10デバイスの PLLパフォーマンス情報を提供します。• High-Speed I/O Specifications

MAX 10 デバイスのさまざまなデータ幅に対する最小および最大データレートを提供します。

低速領域に位置する差動 I/Oピン一部の差動 I/Oピンは、 MAX 10デバイスの低速領域に配置されています。• ユーザーが低速領域に配置した、コンフィギュレーション・ピンを除く各 I/Oピンに対して、

Quartus Primeソフトウェアが Informational Warningメッセージを表示する• 低速 I/Oピンを見分けるには、デバイスの Pin-Out Fileを参照する• 低速 I/Oピンの性能情報は Device Datasheetを参照する

関連情報• MAX 10 Device Pin-Out Files

P MAX 10 各 MAX 10デバイスのピン配置ファイルを提供します。• MAX 10 Device Datasheet

UG-M10LVDS2017.02.21 低速領域に位置する差動 I/Oピン 2-15



https://documentation.altera.com/#/link/mcn1397700832153/mcn1397897761093/ja-jphttps://documentation.altera.com/#/link/mcn1397700832153/mcn1398043804031/ja-jphttp://www.altera.com/literature/lit-dp.jsp?category=MAX%2010&showspreadsheet=yhttps://documentation.altera.com/#/link/mcn1397700832153/mcn1397643748870/ja-jpmailto:[email protected]?subject=%20MAX%2010%E9%AB%98%E9%80%9FLVDS%E3%81%AE%E3%82%A2%E3%83%BC%E3%82%AD%E3%83%86%E3%82%AF%E3%83%81%E3%83%A3%E3%81%A8%E6%A9%9F%E8%83%BD%20(UG-M10LVDS%202017.02.21)%20%E3%83%95%E3%82%A3%E3%83%BC%E3%83%89%E3%83%90%E3%83%83%E3%82%AF%E3%83%BB%E3%82%AA%E3%83%B3&body=%E5%BC%8A%E7%A4%BE%E3%81%AF%E5%BE%A1%E7%A4%BE%E3%81%AE%E3%83%95%E3%82%A3%E3%83%BC%E3%83%89%E3%83%90%E3%83%83%E3%82%AF%E3%81%AB%E6%84%9F%E8%AC%9D%E3%81%84%E3%81%9F%E3%81%97%E3%81%BE%E3%81%99%E3%80%82%E3%82%B3%E3%83%A1%E3%83%B3%E3%83%88%E3%81%AE%E4%B8%AD%E3%81%A7%E3%80%81%E3%83%9A%E3%83%BC%E3%82%B8%E7%95%AA%E5%8F%B7%E3%81%BE%E3%81%9F%E3%81%AF%E6%AE%B5%E8%90%BD%E3%82%92%E6%8C%87%E5%AE%9A%E3%81%97%E3%81%A6%E3%81%8F%E3%81%A0%E3%81%95%E3%81%84%E3%80%82%E3%81%82%E3%82%8A%E3%81%8C%E3%81%A8%E3%81%86%E3%81%94%E3%81%96%E3%81%84%E3%81%BE%E3%81%99%E3%80%82

• MAX 10 I/O Banks Locations, MAX 10 General Purpose I/O User Guide高速および低速 I/Oバンクの位置を示します。

2-16 低速領域に位置する差動 I/OピンUG-M10LVDS

2017.02.21



https://documentation.altera.com/#/link/sam1393999966669/sam1394015521693/ja-jpmailto:[email protected]?subject=%20MAX%2010%E9%AB%98%E9%80%9FLVDS%E3%81%AE%E3%82%A2%E3%83%BC%E3%82%AD%E3%83%86%E3%82%AF%E3%83%81%E3%83%A3%E3%81%A8%E6%A9%9F%E8%83%BD%20(UG-M10LVDS%202017.02.21)%20%E3%83%95%E3%82%A3%E3%83%BC%E3%83%89%E3%83%90%E3%83%83%E3%82%AF%E3%83%BB%E3%82%AA%E3%83%B3&body=%E5%BC%8A%E7%A4%BE%E3%81%AF%E5%BE%A1%E7%A4%BE%E3%81%AE%E3%83%95%E3%82%A3%E3%83%BC%E3%83%89%E3%83%90%E3%83%83%E3%82%AF%E3%81%AB%E6%84%9F%E8%AC%9D%E3%81%84%E3%81%9F%E3%81%97%E3%81%BE%E3%81%99%E3%80%82%E3%82%B3%E3%83%A1%E3%83%B3%E3%83%88%E3%81%AE%E4%B8%AD%E3%81%A7%E3%80%81%E3%83%9A%E3%83%BC%E3%82%B8%E7%95%AA%E5%8F%B7%E3%81%BE%E3%81%9F%E3%81%AF%E6%AE%B5%E8%90%BD%E3%82%92%E6%8C%87%E5%AE%9A%E3%81%97%E3%81%A6%E3%81%8F%E3%81%A0%E3%81%95%E3%81%84%E3%80%82%E3%81%82%E3%82%8A%E3%81%8C%E3%81%A8%E3%81%86%E3%81%94%E3%81%96%E3%81%84%E3%81%BE%E3%81%99%E3%80%82

MAX 10LVDSトランスミッタのデザイン 32017.02.21


MAX 10 LVDSソリューションを使用して、トランスミッタ専用アプリケーションを実装することができます。アルテラのソフト LVDS IPコアを使用して、ソフト SERDES回路をインスタンス化します。ソフト SERDES回路はクロックおよび差動 I/Oピンとともに動作し、高速差動トランスミッタ回路を作成します。関連情報• 1-1ページの MAX 10高速 LVDS I/Oの概要• 2-7ページの MAX 10 LVDS SERDES I/O規格のサポートサポートされている LVDS I/O規格と、サポートされている MAX 10デバイスの種類を一覧表示します。

高速 I/Oトランスミッタ回路LVDSトランスミッタ回路は、 MAX 10デバイスの I/Oエレメントとレジスタを使用します。アルテラのソフト LVDS IPコアは、コア・ロジックにシリアライザをソフト SERDESブロックとして実装します。関連情報2-11ページの MAX 10高速 LVDS回路

LVDSトランスミッタのプログラマブル I/O機能MAX 10デバイスの I/Oバッファおよびピンの機能のいくつかは、デザイン要件に応じてプログラミングが可能です。高速 LVDSトランスミッタ・アプリケーション向けに、プリエンファシス設定をプログラミングできます。

プログラマブル・プリエンファシス高速伝送信号の出力電流は、差動出力電圧（VOD）設定およびドライバの出力インピーダンスにより制限されます。高い周波数では、次のエッジの前にフル・レベルの VODに達するためにスルー・レートの速度が十分ではないことがあり、これがパターン依存ジッタを生じさせます。プリエンファシスは、スイッチング時に出力電圧を瞬間的に増幅し、出力スルー・レートを向上します。




https://www.altera.com/servlets/subscriptions/alert?id=UG-M10LVDSmailto:[email protected]?subject=(UG-M10LVDS%202017.02.21)%20MAX%2010LVDS%E3%83%88%E3%83%A9%E3%83%B3%E3%82%B9%E3%83%9F%E3%83%83%E3%82%BF%E3%81%AE%E3%83%87%E3%82%B6%E3%82%A4%E3%83%B3%E3%83%95%E3%82%A3%E3%83%BC%E3%83%89%E3%83%90%E3%83%83%E3%82%AF%E3%83%BB%E3%82%AA%E3%83%B3&body=%E5%BC%8A%E7%A4%BE%E3%81%AF%E5%BE%A1%E7%A4%BE%E3%81%AE%E3%83%95%E3%82%A3%E3%83%BC%E3%83%89%E3%83%90%E3%83%83%E3%82%AF%E3%81%AB%E6%84%9F%E8%AC%9D%E3%81%84%E3%81%9F%E3%81%97%E3%81%BE%E3%81%99%E3%80%82%E3%82%B3%E3%83%A1%E3%83%B3%E3%83%88%E3%81%AE%E4%B8%AD%E3%81%A7%E3%80%81%E3%83%9A%E3%83%BC%E3%82%B8%E7%95%AA%E5%8F%B7%E3%81%BE%E3%81%9F%E3%81%AF%E6%AE%B5%E8%90%BD%E3%82%92%E6%8C%87%E5%AE%9A%E3%81%97%E3%81%A6%E3%81%8F%E3%81%A0%E3%81%95%E3%81%84%E3%80%82%E3%81%82%E3%82%8A%E3%81%8C%E3%81%A8%E3%81%86%E3%81%94%E3%81%96%E3%81%84%E3%81%BE%E3%81%99%E3%80%82http://www.altera.com/support/devices/reliability/certifications/rel-certifications.htmlhttp://www.altera.com/support/devices/reliability/certifications/rel-certifications.htmlhttp://www.altera.com/support/devices/reliability/certifications/rel-certifications.html

プリエンファシスは、出力信号の高周波数成分の振幅を増幅させます。この増幅により伝送ラインにおける周波数依存の減衰を補償します。余剰の電流によるオーバーシュートは、ステート・スイッチングの遷移中にのみ生じます。このオーバーシュートは信号の反射によるオーバーシュートとは異なり、出力スルー・レートを高めますがリンギングはしません。必要なプリエンファシスの量は、伝送ラインにおける高周波数成分の減衰に依存します。

図 3-1: プログラマブル・プリエンファシスを用いた LVDS出力

OUT

OUT

V OD

V P

V P

Voltage boostfrom pre-emphasis

Differential outputvoltage (peak–peak)

表 3-1: プログラマブル・プリエンファシス向け Quartus Primeソフトウェアのアサインメント

フィールドアサインメント

To tx_out

Assignment name Programmable Pre-emphasis

Allowed values 0（無効）、1（有効）。デフォルトは 1です。

プログラマブル差動出力電圧プログラマブル VOD設定により出力のアイ開口を調整し、トレース長と消費電力を最適化することができます。強い VODスイングはレシーバ端における電圧マージンを改善し、低い VODスイングは消費電力を削減します。

3-2 プログラマブル差動出力電圧UG-M10LVDS

2017.02.21

Altera Corporation MAX 10LVDSトランスミッタのデザイン


mailto:[email protected]?subject=%20MAX%2010LVDS%E3%83%88%E3%83%A9%E3%83%B3%E3%82%B9%E3%83%9F%E3%83%83%E3%82%BF%E3%81%AE%E3%83%87%E3%82%B6%E3%82%A4%E3%83%B3%20(UG-M10LVDS%202017.02.21)%20%E3%83%95%E3%82%A3%E3%83%BC%E3%83%89%E3%83%90%E3%83%83%E3%82%AF%E3%83%BB%E3%82%AA%E3%83%B3&body=%E5%BC%8A%E7%A4%BE%E3%81%AF%E5%BE%A1%E7%A4%BE%E3%81%AE%E3%83%95%E3%82%A3%E3%83%BC%E3%83%89%E3%83%90%E3%83%83%E3%82%AF%E3%81%AB%E6%84%9F%E8%AC%9D%E3%81%84%E3%81%9F%E3%81%97%E3%81%BE%E3%81%99%E3%80%82%E3%82%B3%E3%83%A1%E3%83%B3%E3%83%88%E3%81%AE%E4%B8%AD%E3%81%A7%E3%80%81%E3%83%9A%E3%83%BC%E3%82%B8%E7%95%AA%E5%8F%B7%E3%81%BE%E3%81%9F%E3%81%AF%E6%AE%B5%E8%90%BD%E3%82%92%E6%8C%87%E5%AE%9A%E3%81%97%E3%81%A6%E3%81%8F%E3%81%A0%E3%81%95%E3%81%84%E3%80%82%E3%81%82%E3%82%8A%E3%81%8C%E3%81%A8%E3%81%86%E3%81%94%E3%81%96%E3%81%84%E3%81%BE%E3%81%99%E3%80%82

図 3-2: 差動 VOD以下の図に、差動 LVDS出力の VODを示します。

Single-Ended Waveform

Positive Channel (p)

Negative Channel (n)

Ground

Differential Waveform

p - n = 0 V

VCM

VOD

VOD

VOD

VOD (diff peak - peak) = 2 x VOD (single-ended)

差動信号の VODは、 Quartus Primeソフトウェアの Assignment Editorで VOD設定を変更することによって静的に調整できます。

表 3-2: Quartus Primeソフトウェア Assignment Editor — プログラマブル VODフィールドアサインメント

To tx_outAssignment name Programmable Differential Output Voltage (VOD)Allowed values 0（低）、1（中）、2（高）。デフォルトは 2です。

LVDSトランスミッタ I/Oの終端方式MAX 10デバイスのトランスミッタ・アプリケーションでは、外部終端が必要な I/O規格がいくつかあります。

エミュレーション LVDSの外部終端エミュレーション LVDSトランスミッタ向けには、抵抗を 3つ使用する外部終端方式が必要です。

UG-M10LVDS2017.02.21 LVDSトランスミッタ I/Oの終端方式 3-3

MAX 10LVDSトランスミッタのデザイン Altera Corporation



図 3-3: エミュレーション LVDSトランスミッタの外部終端この図では、RS = 120 Ω、RP = 170 Ω です。

RS

RP

RS

LVDS peer

50 Ω

50 Ω

100 Ω

Emulated LVDS on FPGA

Sub-LVDSトランスミッタの外部終端Sub-LVDSトランスミッタ向けには、抵抗を 3つ使用する外部終端方式が必要です。

図 3-4: Sub-LVDSトランスミッタの外部終端

TX RX

Sub-LVDS on FPGA

1.8 V

Sub-LVDS peer

Z0 = 50 Ω

Z0 = 50 Ω

267 Ω

267 Ω100 Ω121 Ω

SLVSトランスミッタの外部終端SLVSトランスミッタ向けには、抵抗を 3つ使用する外部終端方式が必要です。

3-4 Sub-LVDSトランスミッタの外部終端UG-M10LVDS

2017.02.21




図 3-5: SLVSトランスミッタの外部終端

TX RX

SLVS on FPGA

2.5 V2.5 V

2.5 V SLVS peer

Z0 = 50 Ω

Z0 = 50 Ω48.7 Ω

48.7 Ω

221 Ω

221 Ω 15 Ω

100 Ω

15 Ω

エミュレーション RSDS、エミュレーション Mini-LVDS、およびエミュレーションPPDSトランスミッタの外部終端

エミュレーション RSDS、エミュレーションMini-LVDS、およびエミュレーション PPDSトランスミッタ向けには、抵抗を 3つ使用する外部終端方式が必要です。エミュレーション PPDSトランスミッタ向けには抵抗を 1つ使用する外部終端も使用できます。

図 3-6: エミレーション RSDS、Mini-LVDS、または PPDSトランスミッタの外部終端この図では、RS = 120 Ω、RP = 170 Ω です。

RS

RP

RS

RSDS, Mini-LVDS, orPPDS peer

50 Ω

50 Ω

100 Ω

Emulated RSDS,Mini-LVDS, or PPDS

on FPGA

UG-M10LVDS2017.02.21 エミュレーション RSDS、エミュレーション Mini-LVDS、およびエミュレーション

PPDSトランスミッタの外部終端3-5




図 3-7: エミュレーション RSDSトランスミッタ向けの抵抗 1つの外部終端

RSDS peer

50 Ω

50 Ω

100 Ω100 Ω

Emulated RSDS on FPGA

LVDSトランスミッタ用 FPGAデザインの実装MAX 10デバイスでは、高速 I/Oインタフェースをサポートするためにソフト SERDESアーキテクチャを使用しています。 Quartus Primeソフトウェアが、アルテラのソフト LVDS IPコアを使用してコア・ファブリックに SERDES回路を作成します。タイミング性能を向上させ、SERDESをサポートするために、 MAX 10デバイスではコア・ファブリックの I/Oレジスタと LEレジスタを使用します。

トランスミッタ・モードのアルテラのソフト LVDS IPコアQuartus Primeソフトウェアで、アルテラのソフト LVDSIPコアを使用して高速トランスミッタ・インタフェースをデザインすることができます。この IPコアは、高速 I/Oインタフェースを作成するために MAX 10デバイス内のリソースを最も有利に活用します。• デザイン要件に応じてシリアライザをカスタマイズするためにアルテラのソフト LVDSパラメータ・エディタを使用可能

• アルテラのソフト LVDS IPコアを使用して作成された高速 I/Oインタフェースは、常にパラレル・データの最上位ビット（MSB）から先に送信する

関連情報• 7-1ページのアルテラのソフト LVDS のパラメータ設定• Introduction to Intel FPGA IP Coresパラメーター化、アップグレード、IP コアのシミュレーションを含むすべての IntelFPGA IPコアに関する基本的な情報を提供します。

• Creating Version-Independent IP and Qsys Simulation Scriptsソフトウェアあるいは IP のバージョンのアップグレードのためのマニュアルでの更新を必要としないシミュレーション・スクリプトの作成について詳しい情報を提供します。

3-6 LVDSトランスミッタ用 FPGAデザインの実装UG-M10LVDS

2017.02.21



https://documentation.altera.com/#/link/mwh1409960636914/mwh1409958250601/ja-jphttps://documentation.altera.com/#/link/mwh1409960636914/mwh1409958301774/ja-jpmailto:[email protected]?subject=%20MAX%2010LVDS%E3%83%88%E3%83%A9%E3%83%B3%E3%82%B9%E3%83%9F%E3%83%83%E3%82%BF%E3%81%AE%E3%83%87%E3%82%B6%E3%82%A4%E3%83%B3%20(UG-M10LVDS%202017.02.21)%20%E3%83%95%E3%82%A3%E3%83%BC%E3%83%89%E3%83%90%E3%83%83%E3%82%AF%E3%83%BB%E3%82%AA%E3%83%B3&body=%E5%BC%8A%E7%A4%BE%E3%81%AF%E5%BE%A1%E7%A4%BE%E3%81%AE%E3%83%95%E3%82%A3%E3%83%BC%E3%83%89%E3%83%90%E3%83%83%E3%82%AF%E3%81%AB%E6%84%9F%E8%AC%9D%E3%81%84%E3%81%9F%E3%81%97%E3%81%BE%E3%81%99%E3%80%82%E3%82%B3%E3%83%A1%E3%83%B3%E3%83%88%E3%81%AE%E4%B8%AD%E3%81%A7%E3%80%81%E3%83%9A%E3%83%BC%E3%82%B8%E7%95%AA%E5%8F%B7%E3%81%BE%E3%81%9F%E3%81%AF%E6%AE%B5%E8%90%BD%E3%82%92%E6%8C%87%E5%AE%9A%E3%81%97%E3%81%A6%E3%81%8F%E3%81%A0%E3%81%95%E3%81%84%E3%80%82%E3%81%82%E3%82%8A%E3%81%8C%E3%81%A8%E3%81%86%E3%81%94%E3%81%96%E3%81%84%E3%81%BE%E3%81%99%E3%80%82

• Project Management Best Practicesプロジェクトと IP ファイルの効果的な管理および移植性のためのガイドラインを提供します。

アルテラのソフト LVDS IPコアでの PLLソースの選択アルテラのソフト LVDS IPコアを、内部 PLLまたは外部 PLLと併せてインスタンス化することにより、LVDSインタフェース・コンポーネントを作成できます。

内部 PLLを使用するアルテラのソフト LVDS IPコアのインスタンス化アルテラのソフト LVDS IPコアを、SERDESコンポーネントを構築し、PLLを内部にインスタンス化するように設定できます。• この手法を使用するには、PLL Settingsタブの Use external PLLオプションをオフにし、PLL

Settingsタブおよび Transmitter Settingsタブで必要な設定をセットする• アルテラのソフト LVDS IPコアは、PLLを LVDSブロックに統合する• この手法の欠点は、この PLLをこの LVDSインタフェース向けにしか使用できないこと

外部 PLLを使用するアルテラのソフト LVDS IPコアのインスタンス化アルテラのソフト LVDS IPコアは、SERDESコンポーネントだけを構築し、外部 PLLソースを使用するように設定可能です。• この手法を使用するには、PLL Settingsタブの Use external PLLオプションをオンにする• 通知が表示されるパネルにリストされているとおりに入力ポートに必要なクロック設定を行う

• ALTPLL IPコアを使用して、独自のクロック・ソースを作成できる• PLLの使用方法をコアの他の機能とあわせて最適化するためにこの手法を使用する

関連情報• MAX 10 Clocking and PLL User Guide

PLLおよび PLL出力カウンタに関する詳細情報を提供します。• MAX 10 Clocking and PLL User Guide

PLLおよび PLL出力カウンタに関する詳細情報を提供します。

ガイドライン：外部 PLLを使用する LVDS TXインタフェースUse External PLLオプションを用いるアルテラのソフト LVDSIPコアをインスタンス化することができます。外部 PLLを使用することにより、PLL設定を制御できます。たとえば、多様なデータ・レートと動的な位相シフトをサポートするために、PLLを動的にリコンフィギュレーションできます。このオプションを用いるためには、ALTPLLIPコアをインスタンス化して、さまざまなクロック信号を生成する必要があります。アルテラのソフト LVDSのトランスミッタ向けに Use External PLLオプションをオンにした場合、ALTPLLIPコアからの以下の信号が必要になります。• アルテラのソフト LVDSトランスミッタの tx_inclockポートへのシリアル・クロッ入力• FPGAファブリックのトランスミッタ・ロジックをクロック駆動するために使用する、

tx_syncclockポートに接続されているパラレル・クロック

UG-M10LVDS2017.02.21 アルテラのソフト LVDS IPコアでの PLLソースの選択 3-7



https://documentation.altera.com/#/link/mwh1409960181641/esc1444754592005/ja-jphttps://documentation.altera.com/#/link/mcn1395213337540/mcn1395213788377/ja-jphttps://documentation.altera.com/#/link/mcn1395213337540/mcn1395213788377/ja-jpmailto:[email protected]?subject=%20MAX%2010LVDS%E3%83%88%E3%83%A9%E3%83%B3%E3%82%B9%E3%83%9F%E3%83%83%E3%82%BF%E3%81%AE%E3%83%87%E3%82%B6%E3%82%A4%E3%83%B3%20(UG-M10LVDS%202017.02.21)%20%E3%83%95%E3%82%A3%E3%83%BC%E3%83%89%E3%83%90%E3%83%83%E3%82%AF%E3%83%BB%E3%82%AA%E3%83%B3&body=%E5%BC%8A%E7%A4%BE%E3%81%AF%E5%BE%A1%E7%A4%BE%E3%81%AE%E3%83%95%E3%82%A3%E3%83%BC%E3%83%89%E3%83%90%E3%83%83%E3%82%AF%E3%81%AB%E6%84%9F%E8%AC%9D%E3%81%84%E3%81%9F%E3%81%97%E3%81%BE%E3%81%99%E3%80%82%E3%82%B3%E3%83%A1%E3%83%B3%E3%83%88%E3%81%AE%E4%B8%AD%E3%81%A7%E3%80%81%E3%83%9A%E3%83%BC%E3%82%B8%E7%95%AA%E5%8F%B7%E3%81%BE%E3%81%9F%E3%81%AF%E6%AE%B5%E8%90%BD%E3%82%92%E6%8C%87%E5%AE%9A%E3%81%97%E3%81%A6%E3%81%8F%E3%81%A0%E3%81%95%E3%81%84%E3%80%82%E3%81%82%E3%82%8A%E3%81%8C%E3%81%A8%E3%81%86%E3%81%94%E3%81%96%E3%81%84%E3%81%BE%E3%81%99%E3%80%82

関連情報MAX 10 Clocking and PLL User GuidePLLおよび PLL出力カウンタに関する詳細情報を提供します。

アルテラのソフト LVDSトランスミッタに用いる ALTPLL信号インタフェースLVDSインタフェース・クロックを生成するために、あらゆる PLL出力クロック・ポートを選択できます。ALTPLLトランスミッタの外部 PLLソースとしてアルテラのソフト LVDS IPコアを使用する場合は、ソース・シンクロナス・コンペンセーション・モードを使用します。

表 3-3: ALTPLLとアルテラのソフト LVDSトランスミッタの間の信号インタフェースの例

ALTPLL IPコアよりアルテラのソフト LVDSトランスミッタへ

高速クロック出力（c0）高速クロック出力（c0）は、アルテラのソフト LVDSトランスミッタのtx_inclockのみ駆動できます。

tx_inclock

低速クロック出力（c1） tx_syncclock

アルテラのソフト LVDSトランスミッタ向けに外部 PLLクロックのパラメータを決定する

ALTPLL IPコアのトランスミッタ向けにアルテラのソフト LVDS IPコア・クロックのパラメータを決定するために、デザインで以下の手順を実行します。1. 内部 PLLを使用するアルテラのソフト LVDSIPコアのトランスミッタをインスタンス化します。

2. デザインを TimeQuestタイミング解析までコンパイルします。3. Compilation Reportウィンドウの Table of Contentsセクションで、TimeQuest Timing

Analyzer > Clocksに移動します。4. アルテラのソフト LVDS IPコア・トランスミッタの内部 PLLに使用されるクロック・パラメータを書きとめておきます。クロックのリストの clk0が高速クロックです。

図 3-8: アルテラのソフト LVDSトランスミッタのクロック・パラメータの例

3-8 アルテラのソフト LVDSトランスミッタに用いる ALTPLL信号インタフェースUG-M10LVDS

2017.02.21



https://documentation.altera.com/#/link/mcn1395213337540/mcn1395213788377/ja-jpmailto:[email protected]?subject=%20MAX%2010LVDS%E3%83%88%E3%83%A9%E3%83%B3%E3%82%B9%E3%83%9F%E3%83%83%E3%82%BF%E3%81%AE%E3%83%87%E3%82%B6%E3%82%A4%E3%83%B3%20(UG-M10LVDS%202017.02.21)%20%E3%83%95%E3%82%A3%E3%83%BC%E3%83%89%E3%83%90%E3%83%83%E3%82%AF%E3%83%BB%E3%82%AA%E3%83%B3&body=%E5%BC%8A%E7%A4%BE%E3%81%AF%E5%BE%A1%E7%A4%BE%E3%81%AE%E3%83%95%E3%82%A3%E3%83%BC%E3%83%89%E3%83%90%E3%83%83%E3%82%AF%E3%81%AB%E6%84%9F%E8%AC%9D%E3%81%84%E3%81%9F%E3%81%97%E3%81%BE%E3%81%99%E3%80%82%E3%82%B3%E3%83%A1%E3%83%B3%E3%83%88%E3%81%AE%E4%B8%AD%E3%81%A7%E3%80%81%E3%83%9A%E3%83%BC%E3%82%B8%E7%95%AA%E5%8F%B7%E3%81%BE%E3%81%9F%E3%81%AF%E6%AE%B5%E8%90%BD%E3%82%92%E6%8C%87%E5%AE%9A%E3%81%97%E3%81%A6%E3%81%8F%E3%81%A0%E3%81%95%E3%81%84%E3%80%82%E3%81%82%E3%82%8A%E3%81%8C%E3%81%A8%E3%81%86%E3%81%94%E3%81%96%E3%81%84%E3%81%BE%E3%81%99%E3%80%82

上記の手順で書きとめておいたパラメータで ALTPLL出力クロックをコンフィギュレーションし、適切なアルテラのソフト LVDSクロック入力ポートにクロック出力を接続します。

アルテラのソフト LVDS IPコアの初期化PLLは、アルテラのソフト LVDS IPコアがデータ転送向け SERDESブロックを実装する前にリファレンス・クロックにロックします。デバイスの初期化時に、PLLはリファレンス・クロックへのロックを開始し、ロックを達成するとユーザー・モード時に動作可能になります。クロックのリファレンスが安定していなければ、PLL出力クロックの位相シフトに乱れが生じます。この位相シフトの乱れが、高速 LVDSドメインと低速パラレル・ドメイン間のデータ転送の不具合や破損の原因になります。データの破損を避けるために、アルテラのソフト LVDS IPコアの初期化時に以下のステップを実行します。1. pll_areset信号を少なくとも 10 ns以上アサートします。2. 10 ns以上経過してから、pll_areset信号をディアサートします。3. PLLロックが安定するまで待機します。

PLLロック・ポートがアサートし、安定すると、SERDESブロックの動作準備が整います。

高速 I/Oのタイミング・バジェットLVDS I/O規格は、データの高速伝送を可能にし、システム全体の性能向上を実現します。高速のシステム性能を活用するには、この高速信号のタイミングを解析する必要があります。差動ブロックのタイミング解析は、従来の同期タイミング解析手法とは異なります。ソース・シンクロナス・タイミング解析は、クロック - 出力のセットアップ時間ではなく、データとクロック信号間のスキューに基づきます。高速差動データ伝送には、ICベンダによって提供されるタイミング・パラメータを使用する必要があり、ボード・スキュー、ケーブル・スキュー、およびクロック・ジッタによる強い影響を受けます。

トランスミッタのチャネル間スキューレシーバ入力スキュー・マージン（RSKM）の計算には、トランスミッタのチャネル間スキュー（TCCS）を使用します。TCCSは、ソース・シンクロナス差動インタフェースの MAX 10トランスミッタに基づいた重要なパラメータです。TCCS値は Device Datasheetで入手可能です。

関連情報MAX 10 Device Datasheet

ガイドライン：LVDSトランスミッタ・チャネルの配置VCCIO電源で許容ノイズ・レベルを維持するには、差動パッドに対するシングル・エンド I/Oピンの配置に関する制約に従う必要があります。Intelは、 Quartus Primeデザインを作成し、デバイスの I/O割り当てを指定し、デザインをコンパイルしてピン配置の妥当性を確認することを推奨しています。 Quartus Primeソフトウェアは、デバイスの正常動作を確保するために、I/O割り当ておよび配置ルールを基準にピン接続を検証します。Quartus Primeの Pin Planner Packageビューを使用すると、差動 I/O割り当ての計画が簡単になります。

UG-M10LVDS2017.02.21 アルテラのソフト LVDS IPコアの初期化 3-9



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• Viewメニューで Show Differential Pin Pair Connectionsをクリックし、差動ピン・ペアをハイライト表示する。差動ピン・ペアは赤い線で結び付けられている

• 差動ピンに関しては、割り当てが必要なのは正のピンへの信号のみ。 Quartus Primeソフトウェアは、正のピンが差動 I/O規格に割り当てられると自動的に負のピンへの割り当てを行う

MAX 10デバイスでは、各差動ピン・ペアの配線を一致させています。したがって、正と負のピン間のスキューは最小です。差動ペアの両方のピンの内部配線は、ピンが隣接していない場合でも一致しています。MAX 10デバイス用のアルテラのソフト LVDS IPコアは、IPインスタンスあたり最大で 18チャネルをサポートします。各チャネルは、1ビットから 10ビットのデシリアライゼーション・ファクタ（パラレル・データ幅）をサポートすることができます。アプリケーションに向けてチャネルをグループ化する場合、フィッタ配置の際にチャネル間スキューを考慮しなければなりません。スキューを最小限に抑えるには、グループ内にサイド・バイ・サイドですべての LVDSチャネルを配置します。PCBデザインについては、Intelではスキューを最小限に抑え、最高のパフォーマンスを得るためにパッケージ・スキュー補正を実行することを推奨しています。注意: MAX 10デバイスでは、 Quartus Primeソフトウェアはパッケージ・スキュー補正を提供し

ていません。

ガイドライン：LVDSチャネル PLLの配置MAX 10デバイスの各 PLLは、PLLと同じ側にある I/Oバンク内の LVDSチャネルのみを駆動できます。

表 3-4: MAX 10デバイスで I/Oバンクの駆動に使用可能な PLLの例

I/Oバンクの位置入力 refclk GCLK mux 使用可能な PLL

左側左側左側左上または左下下側下側下側左下または右下右側右側右側右上または右下上側上側上側左上または右上

ガイドライン：LVDSトランスミッタ・ロジックの配置Quartus Primeソフトウェアは、タイミング要件を満たすように SERDESロジックの配置を自動的に最適化します。このため、ユーザーがアルテラのソフト LVDSIP コア・ロジックで配置の制約を行う必要がありません。Quartus Prime Fitterの性能を向上させるには、デバイスのフロアプランに LogicLock™領域を作成し、トランスミッタ SERDESロジックの配置を制限します。• TCCSパラメータは、同じサイドに配置された差動 I/Oバンク全体に対してデータシートの仕様のように保証されている。この保証は、トランスミッタの SERDESロジックが出力ピンに隣接する LABに配置されている場合に適用される

• TCCS性能を向上させるために、トランスミッタ SERDESロジックをデータ出力ピンとクロック出力ピンに隣接する LABに制限する

3-10 ガイドライン：LVDSチャネル PLLの配置UG-M10LVDS

2017.02.21




関連情報Quartus Prime Incremental Compilation for Hierarchical and Team-Based Design chapter, Volume 1:Design and Synthesis, Quartus Prime HandbookLogicLockのロケーション・アサインメントを使用してデザイン・フロアプランを作成する手順を段階的に示します。

ガイドライン：E144パッケージ向けに LVDSプリエンファシスを有効にするIntelは、E144パッケージの MAX 10デバイスでは、最良のシグナル・インテグリティ（SI）性能を得るために LVDSプリエンファシスを有効にすることを推奨します。プリエンファシスを有効にしないと、デバイスで引き起こされる可能性がある望ましくない SI状態により、LVDSのアイの高さが影響を受けます。

LVDSトランスミッタのデバッグとトラブルシューティングFPGAプロトタイプを使用したボードレベルの検証により、LVDSインタフェース性能に関して役立つ情報を得ることができます。ボードレベルの検証の主要な目的は FPGAの機能をエンド・システムで検証することにありますが、手順を追加することによりマージンについて調べることが可能になります。オシロスコープを使用してマージンについて調べることにより、予測されるデータ有効ウィンドウのサイズ、ならびに I/Oインタフェースのセットアップおよびホールド・マージンを検証することができます。Intelの SignalTap® IIロジック・アナライザを使用してシステム・レベルの検証を行い、デザイン・ターゲットに対するシステムの相関を確認することもできます。関連情報In-System Debugging Using External Logic Analyzers chapter, Volume 3: Verification, Quartus PrimeHandbook

ハードウェアのデバッグ前に RTLシミュレーションを行うIntelは、ハードウェアでデバッグを行う前に RTLシミュレーションを行うことを推奨します。RTLシミュレーションの活用により、実際のハードウェアをテストする前にコードの機能性を確認できます。たとえば、RTLシミュレーションを使用して、リモート・トランスミッタからトレーニング・パターンを送信した際の LVDSレシーバのビット・スリップ・メカニズムの機能を検証することができます。

ジオメトリ・ベースと物理ベースの I/OルールLVDSに関する I/O配置のルールについて考慮する必要があります。 Quartus Primeソフトウェアは、I/O配置のルールに違反があるとクリティカル・ワーニングやエラー・メッセージを表示します。詳しくは、関連情報を参照してください。関連情報MAX 10 General Purpose I/O User Guide

UG-M10LVDS2017.02.21 ガイドライン：E144パッケージ向けに LVDSプリエンファシスを有効にする 3-11



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MAX 10 LVDSレシーバのデザイン 42017.02.21


MAX 10 LVDSソリューションを使用して、レシーバ専用アプリケーションを実装することができます。アルテラのソフト LVDS IPコアを使用して、ソフト SERDES回路をインスタンス化します。ソフト SERDES回路はクロックおよび差動 I/Oピンとともに動作し、高速差動レシーバ回路を作成します。関連情報• 1-1ページの MAX 10高速 LVDS I/Oの概要• 2-7ページの MAX 10 LVDS SERDES I/O規格のサポートサポートされている LVDS I/O規格と、サポートされている MAX 10デバイスの種類を一覧表示します。

高速 I/Oレシーバ回路LVDSレシーバ回路は、 MAX 10デバイスの I/Oエレメントとレジスタを使用します。デシリアライザは、コア・ロジックにソフト SERDESブロックとして実装されます。レシーバ・モードでは、差動レシーバのデータパスで以下のブロックが使用可能です。• デシリアライザ• データ・リアラインメント・ブロック（ビット・スリップ）関連情報2-11ページの MAX 10高速 LVDS回路

ソフト・デシリアライザソフト・デシリアライザは、デシリアライゼーション・ファクタに基づいて、1ビットのシリアル・データ・ストリームをパラレル・データ・ストリームに変換します。




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MAX 10 高速 LVDS I/O ユーザーガイド - IntelMAX® 10 高速LVDS I/O の概要 1 2017.02.21...

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