Marcos da Arquitetura de Computadores (1) · PDF fileCircuitos Integrados (1965–1980)...
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Marcos da Arquitetura de Computadores
(1)
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Marcos da Arquitetura de Computadores
(2)
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Gerações de computadores
• Geração ZeroComputadores Mecânicos (1642–1945)
• Primeira GeraçãoVálvulas (1945–1955)
• Segunda GeraçãoTransistores (1955–1965)
• Terceira GeraçãoCircuitos Integrados (1965–1980)
• Quarta GeraçãoIntegração em larga escala (1980–?)
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Máquina de Von Neumann
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PDP-8 Inovação – Barramento único
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Forças Econômicas e Tecnológicas
A lei de Moore prevê um aumento anual de 60% no número de transistores que podem ser colocados em um chip.
Os dados pontuais informados nesta figura são tamanhos de memória em bits.
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Portas e Álgebra Booleana (1)
(a) Inversor com transistor.
(b) Porta NAND.
(c) Porta NOR.
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Portas e Álgebra Booleana (2)
Símbolos e comportamento funcional das cinco portas
básicas.
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Álgebra Booleana
(a) Tabela-verdade para a função majoritária de
três variáveis.
(b) Um circuito que implementa a função descrita
em (a).
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Equivalência de circuitos (2)
Duas funções equivalentes (a) AB + AC, (b) A(B +
C).
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Equivalência de circuitos (3)
Algumas identidades da álgebra Booleana.
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Equivalência de circuitos (4)
Símbolos alternativos para algumas
portas:
(a) NAND, (b) NOR, (c) AND, (d) OR
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Equivalência de circuitos (5)
(a) Tabela-verdade para a função
XOR.
(b-d) Três circuitos para calcular
essa tabela.
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Equivalência de circuitos (6)
(a) Características elétricas de um dispositivo.
(b) Lógica positiva.
(c) Lógica negativa.
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Circuitos integrados
Chip SSI que contém quatro portas.
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Multiplexadores (1)
Circuito
multiplexador
de oito entradas.
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Multiplexadores (2)
(a) Multiplexador MSI.
(b) O mesmo multiplexador ligado para calcular a
função majoritária.
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Decodificadores
Circuito decodificador
3 para 8.
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Comparadores
Comparador
simples de 4
bits.
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Arranjos Lógicos Programáveis
Arranjo lógico
programável de 12
entradas e 6 saídas.
Os quadradinhos
representam fusíveis
que podem ser
queimados para
determinar a função
a ser calculada. Os
fusíveis são
arranjados em duas
matrizes: a superior
para as portas AND
e a inferior para as
portas OR.
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Deslocadores
Deslocador esquerda/direita de 1 bit.
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Somadores (1)
(a) Tabela-verdade para adição de 1 bit.
(b) Circuito para um meio-somador.
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Somadores (2)
(a) Tabela-verdade para um somador
completo.
(b) Circuito para um somador completo.
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Unidades Lógica e Aritmética
(1)
ALU de 1 bit.
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Unidades Lógica e Aritmética
(2)
Oito segmentos de ALU de 1 bit conectados para formar uma ALU de 8 bits.
Os sinais de habilitação e de inversão não são mostrados por simplicidade.
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Relógios
(a) Relógio.
(b) Diagrama de temporização para o
relógio.
(c) Geração de um relógio assimétrico.
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Latches (memória de 1 bit) (1)
(a) Latch NOR no
estado 0.
(b) Latch NOR no
estado 1.
(c) Tabela-verdade
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Latches (2)
Latch SR com relógio.
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Latches (3)
Latch D com relógio.
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Flip-Flops
Flip-flop tipo D.
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Flip-Flops (3)
Latches e flip-flops tipo D.
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Flip-Flops (4)
Flip-flop D dual.
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Flip-Flops (5)
Flip-flop octal.
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Organização de memória (1)
Diagrama lógico
para uma memória
4 x 3.
Cada linha é uma
das quatro palavras
de 3 bits.
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Organização de memória (2)
(a) Buffer não inversor.
(b) Efeito de (a) quando o controle está alto.
(c) Efeito de (a) quando o controle está baixo.
(d) Buffer inversor.
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Chips de memória (1)
Dois modos de organizar um chip de memória de 4 Mbits.
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Chips de memória (2)
Dois modos de organizar um chip de memória de 512
Mbits.
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Chips de memória não-volátil
Comparação entre vários tipos de memória.
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Computador Pessoal
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Família de Computadores Intel (1)
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Família de Computadores Intel
Chip Pentium 4.
Direitos de reprodução
da Intel Corporation,
2003, utilização
permitida.
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Família de Computadores Intel (2)
Lei de Moore para chips de CPU (Intel).
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Unidades Métricas
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Unidade Central de Processamento
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Organização da CPU
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Execução de instrução
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Princípios de Projeto para
Computadores Modernos
• Todas as instruções são diretamente
executadas pelo hardware
• Maximiza a taxa na qual as instruções são
executadas
• Instruções devem ser fáceis de decodificar
• Somente leituras e armazenamentos devem
referenciar a memória
• Fornece vários registradores
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Paralelismo no Nível de
Instrução
• Pipeline de cinco estágios.
• Estado de cada estágio em função do tempo. São ilustrados nove ciclos de relógio.
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Arquiteturas Superescalares (1)
Pipelines duplos de cinco estágios com uma
unidade de busca de instrução em comum.
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Arquiteturas Superescalares (2)
Processador superescalar com cinco unidades
funcionais.
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Paralelismo de Processador (1)
Processador matricial do tipo ILLIAC IV.
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Paralelismo de Processador (2)
• Multiprocessador com barramento único.
• Multicomputador com memórias locais.
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Memória Primária Endereços de Memória (1)
Três maneiras de organizar uma memória
de 96 bits.
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Memória PrimáriaEndereços de Memória (2)
Número de bits por célula para alguns
computadores comerciais historicamente
interessantes.
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Ordenação de bytes
(a) Memória big endian (b) Memória
little endian
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Ordenação de Byte
(a) Registro pessoal para uma máquina big endian.
(b) O mesmo registro para uma máquina little endian.
(c) Resultado da transferência de big endianpara little endian.
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Memória Cache
O cache localiza-se logicamente entre a CPU e a
memória principal.
Fisicamente há vários locais onde ela pode ser
colocada.
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Hierarquias de memória
Hierarquia de memória de cinco níveis.
Fita
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Estrutura lógica de um computador pessoal
simples.
Entrada/SaídaBarramentos (2)
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Conjunto de caracteres ASCII: caracteres 32 –
127.
Conjunto de Caracteres ASCII