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本資料は表記のバージ ョ ンの英語版を翻訳したもので、内容に相違が生じる場合には原文を優先します。 資料によっては英語版の更新に対応していないものがあります。 日本語版は参考用としてご使用の上、 最新情報につきましては、 必ず最新英語版をご参照く ださい。

はじめにこのアプリ ケーシ ョ ン ノートでは、 Video Over IP Transmitter および Receiver Subsystem デザインのモジュール形式を活かした Video over IP ネッ ト ワーク システムを設計する際の考察事項について説明します。 リ ファレンス デザインは、 前方誤り訂正 (FEC) エンジンおよび Seamless Protection Switching を使用し、 10 ギガビッ ト イーサネッ ト上で高ビッ ト レートのネイティブ メディア ト ランスポート を実現するこ とを目的と しています。 このデザインは、 大で 3 つの標準解像度/高解像度/シ リ アル デジタル インターフェイス (SD/HD/3G-SDI) ス ト リームをサポートできます。 この リ ファレンス デザインには概して、 ト ランス ミ ッ ター プラ ッ ト フォームとレシーバー プラ ッ ト フォームの 2 つが含まれます。 ト ランス ミ ッター プラ ッ ト フォームは 3 つの SMPTE (Society of Motion Picture and Television Engineers) SDI コアを使用し外部からの SDI(Serial Digital Interface) ビデオ ス ト リームを受信します。 受信した SDI ス ト リームは、 Video Over IP Transmitter Subsystemを用いて固定サイズのデータグラムにカプセル化され、多重化されてから 2 つの 10 Gigabit Ethernet Media Access Controller(MAC) 経由で送信されます。 レシーバー側への リ ンクに光ケーブルを必要とする PCS (物理コーディ ング サブレイヤー)/PMA (物理媒体接続部) コアが、 各 10 ギガビッ ト リ ンクをサポート します。 レシーバー プラ ッ ト フォーム側では、 2 つの 10-Gigabit Ethernet MAC コアでイーサネッ ト データグラムを受信します。Video over IP Receiver Subsystem モジュールはデータグラムをフ ィルタ リ ングし、カプセル化と多重化を解除して個々のス ト リームにし、 SMPTE SDI コア経由で出力します。 ト ランス ミ ッ ターおよびレシーバーの両サブシステム内のイーサネッ ト データグラムは DDR3 SDRAM を用いてバッファーされます。 ダブル データ レート (DDR) セクシ ョ ンは、 7 シ リーズ デバイス AXI4 メモ リ DDR コン ト ローラーを使用し、 AXI4 Interconnect を介してサブシステムへ接続されます。 このデザインには、 サブシステムの初期化と制御用に MicroBlaze™ プロセッサが含まれています。

この リ ファレンス デザインは、 Kintex-7 XC7K325T-2FFG900 FPGA、 Inrevium TB-FMCH-3GSDI2A [参照 1]、 および FasterTechnology FM-S14 Quad SFP/SFP+ (Small Form-factor Pluggable) Transceiver FMC (FPGA Mezzanine Card) ボードを使用するザイ リ ンクス Kintex®-7 FPGA KC705 評価キッ ト をターゲッ トにしています。 詳細は、 Kintex-7 FPGA KC705 評価キッ ト [参照 2] および Faster Technology FM-S14 Quad SFP/SFP+ ト ランシーバー FMC [参照 3] を参照してください。

リファレンス デザイン

含まれるシステム

リ ファレンス デザインは、 Vivado® Design Suite System Edition を使用して作成および構築されています。 デザインには、ザイ リ ンクスのソフ ト ウェア開発キッ ト (SDK) を使用して構築されたソフ ト ウェアも含まれます。 このソフ ト ウェアはMicroBlaze プロセッサ サブシステムで動作し、制御書き込み機能とステータス読み出し機能を実装しています。 このアプリ ケーシ ョ ン ノートでは Vivado Design Suite および SDK の完全なプロジェク ト ファ イルを提供しており、 これらをデザインの検討や再構築に活用したり、 新規デザインのテンプレート と して使用するこ とが可能です。

アプリケーシ ョ ン ノート : Kintex-7 ファ ミ リ

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Kintex-7 評価ボード上の SMPTE ST 2022-5/6/7 モジュール著者 : Ilias Ibrahim、 Josh Poh、 Cunhua Xue

リファレンス デザイン

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ハードウェア

概要

リ ファレンス デザインはモジュール IP コアを中心に、さ らに既存のザイ リ ンクス IP コアを組み合わせて完全な Video overIP システムを構成しています。 システム全体の入出力は、 SDI ス ト リームです。 このシステムは 2 つのプラ ッ ト フォームで構成されています。 1 つのプラ ッ ト フォームにはト ランス ミ ッ ター システム、 も う 1 つのプラ ッ ト フォームにはレシーバー システムが含まれます。 2 つのプラ ッ ト フォームは 2 本の光ケーブルで接続され、模擬的な IP ネッ ト ワークを構成しています。 図 1 を参照して ください。

SDI フロン ト エンド インターフェイスは、SMPTE SDI コアを利用して SDI AXI4-Stream を送受信します。また、ST 2022-5/6Media over IP Subsystem モジュールは、10-Gigabit Ethernet Subsystem を利用して SDI データをイーサネッ ト媒体で転送します。 図 2 および図 3 を参照して ください。

X-Ref Target - Figure 1

図 1 : Video over IP プラッ ト フォームのブロック図

X-Ref Target - Figure 2

図 2 : Video over IP Transmitter システムのブロック図

リファレンス デザイン

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SDI ス ト リームの管理、カプセル化、カプセル化解除以外にも、 ト ランス ミ ッ ターとレシーバー サブシステムには FEC 機能およびシームレス保護スイ ッチング機能があ り ます。 FEC は、 IP ネッ ト ワーク上で高品質ビデオを伝送する際にビデオス ト リームを保護します。 FEC では、系統的に生成された冗長パケッ ト を ト ランス ミ ッ ターがパケッ ト ス ト リームに追加します。この冗長性によ り、レシーバーはデータ ス ト リームの一部で発生したパケッ ト エラーを一定数まで検出および訂正でき、追加のビデオ データを ト ランス ミ ッ ターに要求する必要がなくな り ます。このよ うなビデオ パケッ トの損失という形のエラーは、熱雑音やス ト レージ システムの不良、周囲環境から混入する ノ イズなどさまざまな理由によって発生します。 FEC を使用する と、 レシーバーはこれらのエラーを修正できるため、 逆方向のチャネルを使用してデータの再送を要求する必要があ り ません。 シームレス保護スイ ッチングは、 異なる可能性のある複数のパスで 2 つの同一ス ト リームの送受信を可能にし、 システムの信頼性をさ らに向上させます。 レシーバーは、 ス ト リームの内容に影響を与えるこ とな くデータグラムごとにシームレス スイ ッチング処理を実行します。 これらの機能は、 コアのレジスタで有効にできます。

I/O ペリ フェラルおよびプロセッサ サポート IP を含むシステム レベルの制御は、 簡略化した MicroBlaze エンベデッ ド プロセッサ サブシステムが担います。 クロ ッ ク ジェネレーター ブロッ ク とプロセッサ システム リセッ ト ブロッ クは、 システム全体にクロ ッ ク信号と リセッ ト信号をそれぞれ供給します。Video over IP コアが搭載されている DDR3 SDRAM にアクセスできるよ うに、 AXI4 Interconnect および AXI4 Memory Interface Generator (MIG) がサブシステムにインスタンシエートされています。 図 4 および表 1 に、 MicroBlaze プロセッサ サブシステムのブロッ ク図とアドレス マップを示します。

X-Ref Target - Figure 3

図 3 : Video over IP Receiver システムのブロック図

SDI Video

SD

I Int

erfa

ceA

dapt

erModular ST2022-56 Media over IP RX

Subsystem

Ten Gigabit Ethernet Subsystem

Ten Gigabit Ethernet Subsystem

MicroBlazeSubsystem

AXI MM AXI lite

SMPTE SDI

Ethernet

Ethernet

リファレンス デザイン

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X-Ref Target - Figure 4

図 4 : MicroBlaze プロセッサ サブシステム

リファレンス デザイン

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表 1 : リファレンス デザイン サブシステムのアドレス マップ

ペリフェラル インスタンス ベース アドレス 上位アドレス

モジュール : MicroBlaze Subsystem (共通)

lmb_bram_if_ctrl ilmb_bram_if_ctrl 0x00000000 0x0001FFFF

lmb_bram_if_ctrl dlmb_bram_if_ctrl 0x00000000 0x0001FFFF

mig_7series mig_1 0xC0000000 0xFFFFFFFF

axi_uartlite axi_uartlite_0 0x40600000 0x4060FFFF

axi_intc axi_intc_0 0x41200000 0x4120FFFF

モジュール : 10-Gigabit Ethernet Subsystem (共通)

axi_10g_ethernet axi_10g_ethernet_0 0x55000000 0x5500FFFF

axi_10g_ethernet axi_10g_ethernet_1 0x56000000 0x5600FFFF

モジュール : SDI フロン ト エンド インターフェイス (VoIP TX)

v_voip_sdi2axis sdi_front_intf_0/v_voip_sdi2axis_0 0x60000000 0x6000FFFFF

v_voip_sdi2axis sdi_front_intf_1/v_voip_sdi2axis_0 0x61000000 0x6100FFFFF

v_voip_sdi2axis sdi_front_intf_2/v_voip_sdi2axis_0 0x62000000 0x6200FFFFF

モジュール : SDI バックエンド インターフェイス (VoIP RX)

v_voip_axis2sdi sdi_back_intf_0/v_voip_axis2sdi_0 0x60000000 0x6000FFFFF

v_voip_axis2sdi sdi_back_intf_1/v_voip_axis2sdi_0 0x61000000 0x6100FFFFF

v_voip_axis2sdi sdi_back_intf_2/v_voip_axis2sdi_0 0x62000000 0x6200FFFFF

モジュール : VoIP TX Subsystem

v_voip_fec_tx v_voip_fec_tx_0 0x70000000 0x7000FFFF

v_voip_packetizer56 v_voip_packetizer56_0 0x65000000 0x6500FFFF

v_voip_packetizer56 v_voip_packetizer56_1 0x66000000 0x6600FFFF

v_voip_packetizer56 v_voip_packetizer56_2 0x67000000 0x6700FFFF

v_voip_framer v_voip_framer_0 0x50000000 0x5000FFFF

v_voip_framer v_voip_framer_1 0x51000000 0x5100FFFF

モジュール : VoIP RX Subsystem

v_voip_fec_rx v_voip_fec_rx_0 0x70000000 0x7000FFFF

v_voip_depacketizer56 v_voip_depacketizer56_0 0x65000000 0x6500FFFF

v_voip_depacketizer56 v_voip_depacketizer56_1 0x66000000 0x6600FFFF

v_voip_depacketizer56 v_voip_depacketizer56_2 0x67000000 0x6700FFFF

v_voip_decap v_voip_decap_0 0x50000000 0x5000FFFF

v_voip_decap v_voip_decap_1 0x51000000 0x5100FFFF

v_voip_data_pullout v_voip_data_pullout_0 0x75000000 0x7500FFFFF

リファレンス デザイン

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リファレンス デザイン仕様

リ ファレンス デザインには、 次のコアが含まれています。

• AXI Interconnect

• AXI Interrupt Controller

• MicroBlaze

• MicroBlaze Debug Module

• Local Memory Bus (LMB)

• LMB BRAM Controller

• Block Memory Generator

• Clocking Wizard

• Processor System Reset

• AXI UARTLite

• Memory Interface Generator

• SMPTE SD/HD/3G-SDI

• Ten Gigabit Ethernet Subsystem

• AXI4-Stream Switch

• AXI4-Stream Broadcaster

• AXI4-Stream Subset Converter

• VoIP モジュール : SDI2AXIS Interface Adapter

• VoIP モジュール : ST 2022-6 Packetizer Module

• VoIP モジュール : Video over IP FEC Transmitter

• VoIP モジュール : Framer Module

• VoIP モジュール : Decapsulator Module

• VoIP モジュール : Video over IP FEC Receiver

• VoIP モジュール : ST 2022-6 Depacketizer Module

• VoIP モジュール : AXIS2SDI Interface Adapter

ハードウェア システム仕様

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ハードウェア システム仕様このセクシ ョ ンでは、 主要 IP ブロ ッ クの構成など、 リ ファレンス デザインの機能の概要を説明します。

Video over IP システムのリファレンス デザイン

リ ファレンス デザインは、 放送用コネクティビティ規格 (SD/HD/3G) と 2 つの 10 ギガビッ ト イーサネッ ト ネッ ト ワーク間のブ リ ッジを必要とする放送用アプ リ ケーシ ョ ンをサポートする VoIP コアを使用して SMPTE2022-5/6/7 を実装しています。 これらのコアは、 放送現場におけるビデオ データの配信/伝送の全体的なコス ト削減を狙ったインターネッ ト プロト コル ベースのシステムを開発する目的で提供されています。

Video over IP Transmitter (VoIP TX) Subsystemリ ファレンス デザインでは、 VoIP TX Subsystem は 3 つの SDI ビデオ ス ト リームを 3 つの SDI over AXI4-Stream インターフェイスから受信し、 SMPTE2022-5/6 データグラムを組み合わせてデュアル リ ンク 10G イーサネッ トに送信します。

VoIP TX Subsystem は、 次のモジュールで構成されています (図 6 参照)。

• ST 2022-6 Packetizer Module : SDI フロン ト エンド インターフェイスからの (SDI over AXI4-Stream で送信される ) SDIビデオ ス ト リームを、 SMPTE2022-6 プロ ト コルに従ってメディア データグラム ス ト リームに変換します。

• AXI4-Stream Switch : 複数のデータグラム ス ト リームを 1 つのス ト リームに統合し、 VoIP FEC TX モジュールに送信します。

• VoIP FEC TX : SMTPE2022-5 プロ ト コルに従って冗長 FEC データグラムを生成します。

• AXI4-Stream Broadcaster : VoIP FEC TX からの入力ス ト リームを 2 つの Framer モジュールに送信し、SMPTE2022-7 に従ったシームレス保護を可能にします。

• Framer モジュール : イーサネッ ト 、 IP、 UDP (User Datagram Protocol) のヘッダーを RTP パケッ トに追加します。

VoIP TX システムは SDI ス ト リーム データを受け取り、SMPTE 2022-6 に従ってデータを メディア データグラム ペイロードにカプセル化します。 システム的に生成された前方誤り訂正 (FEC) の冗長データグラムは、 SMPTE 2022-5 に準拠してフォーマッ ト されます。 システムは、 IP/UDP/RTP プロ ト コルを利用してメディア データグラムおよび FEC データグラムを IP ネッ ト ワークで送信します。 SMPTE 2022-7 に従ったシームレス保護を実現するため、 SMPTE 2022-5/6 データグラムはブロードキャスターで複製され、 2 つの 10 Gigabit Ethernet MAC (Media Access Controller) コアに送信されます。

TX Subsystem が正常に動作するには、ビデオ帯域幅は、システムによって生成されるパケッ ト ヘッダーのオーバーヘッ ドをサポートするのに必要な条件を満たすか、 またはそれを超えない帯域幅でなければなり ません。 MAC/IP/UDP/RTP および SMPTE 2022-5/6 のヘッダーによ り、 メディア データグラムと FEC データグラム (SMPTE 2022-5/6 パケッ ト ) の生成には約 6.6% のヘッダー オーバーヘッ ドが必要です。

注記 : 6.6% は、 総パケッ ト サイズに対するパケッ ト ヘッダーの割合です。 こ こではパケッ ト ヘッダーのオーバーヘッ ドについてのみ説明しています。 想定可能な冗長 SMPTE ST 5 FEC パケッ トによって発生する帯域幅のオーバーヘッ ドは、FEC TX コアのコンフ ィギュレーシ ョ ン (FEC モード、 マ ト リ ッ クスのサイズなど) に依存します。

ハードウェア システム仕様

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VoIP TX Subsystem は、 図 5 に示す SDI フロン ト エンド インターフェイス システムと図 6 に示す Video over IP TX システムという 2 つの主要コンポーネン トで構成されます。

SDI フロン ト エンド インターフェイス (SDI2AXIS アダプター )

SDI フロン ト エンド インターフェイスは、ネイティブの SDI-Stream を SDI over AXI4-Stream に変換する SDI2AXIS アダプターで構成されています。

SDI フロン ト エンド インターフェイスは、 リ ファレンス デザインに 3 回インスタンシエート され、 3 つの入力 SDI-RX スト リームの 3 チャネルをサポート します。

リ ファレンス デザインの SDI2AXIS アダプターは、 ネイティブの SDI-RX インターフェイスを介して SDI ス ト リームを受信し、それを SDI over the AXI4-Stream インターフェイスを介して送信します。表 2 に、SDI over AXI4-Stream インターフェイスについて説明しています。

X-Ref Target - Figure 5

図 5 : SDI フロン ト エンド インターフェイス (チャネル 0)

v_voip_sdi2axis_0

X-Ref Target - Figure 6

図 6 : Video over IP Transmitter Subsystem (3 つのチャネルのコンフ ィギュレーシ ョ ン)

ハードウェア システム仕様

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表 2 : SDI over AXI4-Stream プロ ト コル

信号 方向 説明

sdi_axis_tready 入力 現在のサイ クルでスレーブが転送を受信できるこ とを示します。

sdi_axis_tvalid 出力 sdi_axis_tdata、 sdi_axis_tlast、 および sdi_axis_tuser 信号の有効なステータス信号です。

sdi_axis_tlast 出力 sdi_axis_tdata と併用してフレームの 後のワードを示します。

sdi_axis_tdata 出力

ビッ トネイテ ィブ SDI のマッピング

説明

9:0 ds1a

SDI モードによって異なるビデオ データ ス ト リーム 1 。

• SD-SDI : 多重化 Y/C データ ス ト リーム

• HD-SDI : Y データ ス ト リーム

• 3G-SDI レベル A : データ ス ト リーム 1

• 3G-SDI レベル B-DL : リ ンク A のデータ ス ト リーム 1

• 3G-SDI レベル B-DS : HD-SDI 信号 1 の Y データ ス トリーム

19:10 ds2a

SDI モードによって異なるビデオ データ ス ト リーム 2 。

• SD-SDI : 使用しない

• HD-SDI : C データ ス ト リーム

• 3G-SDI レベル A : データ ス ト リーム 2

• 3G-SDI レベル B-DL : リ ンク A のデータ ス ト リーム 2

• 3G-SDI レベル B-DS : HD-SDI 信号 1 の C データ ス トリーム

29:20 ds1b

3G-SDI レベル B モードの場合のみ使用されます。 このポートのデータ ス ト リームは次のとおりです。

• 3G-SDI レベル B-DL : リ ンク B のデータ ス ト リーム 1

• 3G-SDI レベル B-DS : HD-SDI 信号 2 の Y データ ス トリーム

39:30 ds2b

3G-SDI レベル B モードの場合のみ使用されます。 このポートのデータ ス ト リームは次のとおりです。

• 3G-SDI レベル B-DL : リ ンク B のデータ ス ト リーム 2

• 3G-SDI レベル B-DS : HD-SDI 信号 2 の C データ ス トリーム

50:40 line_a SDI リ ンク A の現在のライン番号を示します。

61:51 line_b SDI リ ンク B の現在のライン番号を示します。

62 rx_sav SAV の XYZ がデータ ス ト リーム出力に現れる と、1 サンプル周期間 High にアサート されます。

63 rx_eav EAV の XYZ がデータ ス ト リーム出力に現れる と、1 サンプル周期間 High にアサート されます。

ハードウェア システム仕様

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sdi_axis_tuser 出力

ビッ ト 略語 説明

0 sof フレーム開始を示します。

1 予約

3:2 sdi_mode

00 HD-SDI

01 SD-SDI

10 3G-SDI

11 無効なビデオ フォーマッ ト

4 level_b_3g3G-SDI モードでは、 入力信号がレベル B の場合は Highにアサート され、 レベル A の場合は Low にアサート されます。 rx_mode_3g が High の場合のみ有効です。

5 rx_bit_rate

HD-SDI および 3G-SDI モードで受信されているビ ッ トレート を示す入力です。 この入力は rx_t_rate 出力ポートを介する値を生成するためにのみ使用されます。 そのため、 rx_t_rate 出力ポートが使用されない場合は rx_bit_rate入力を正し く駆動する必要はあ り ません。

ザイ リ ンクス FPGA 内部の ト ランシーバーを使用している場合、 rx_bit_rate 入力ポートに接続される信号を生成するビッ ト レート検出機能がデバイス固有ト ランシーバーの制御モジュールに含まれます。

HD-SDI モード :

• rx_bit_rate = 0 : ビッ ト レート = 1.485Gb/s

• rx_bit_rate = 1 : ビッ ト レート = 1.485/1.001Gb/s

3G-SDI モード :

• rx_bit_rate = 0 : ビッ ト レート = 2.97Gb/s

• rx_bit_rate = 1 : ビッ ト レート = 2.97/1.001Gb/s

29:6 vid_src_fmt

ビッ ト 説明

29:26 MAP

25:18 FRAME

17:10 FRATE

9:6 SAMPLE

31:30 予約

表 2 : SDI over AXI4-Stream プロ ト コル (続き)

信号 方向 説明

ハードウェア システム仕様

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モジュールには AXI4-Lite インターフェイスも含まれ、 コア内のパラ メーターをプロセッサから動的に制御できます。 レジスタの詳細は、 「SDI2AXIS Adapter のレジスタ マップ」 を参照してください。

ST 2022-6 Packetizer Module

ST 2022-6 Packetizer Module は、SDI over AXI4-Stream を受け取り、SMPTE2022-6 メディア データグラムを VoIP FEC TX モジュールに送信します。パケッ トの情報は TUSER 信号で定義されます。『Modular Media over IP Infrastructure Suite LogiCOREIP 製品ガイ ド』 (PG241) [参照 14] の表 2 ～表 4 を参照してください。

ST 2022-6 Packetizer は、 レジスタの設定を動的に制御できる AXI4 スレーブ インターフェイス (AXI4-Lite) を備えています。 レジスタ空間の詳細は、 『Modular Media over IP Infrastructure Suite LogiCORE IP 製品ガイ ド』 (PG241) [参照 14] を参照して ください。

X-Ref Target - Figure 7

図 7 : SDI over AXI4-Stream のタイ ミング図

X-Ref Target - Figure 8

図 8 : ST 2022-6 Packetizer Module

ハードウェア システム仕様

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RTP over AXI4-Stream インターフェイス プロ ト コル (マスター インターフェイス)表 3 : RTP over AXI4-Stream インターフェイス プロ ト コル (マスター インターフェイス)

信号 方向 説明

m_axis_tvalid 出力 パケッ ト転送の開始から終了までの間のみ High にアサート されます。

m_axis_tdata[63:0] 出力 パケッ ト データ

m_axis_tlast 出力 出力パケッ トの 後のワードでのみ High にアサート されます。

m_axis_tuser[31:0] 出力

ビッ ト 略語 説明

0 Packet Start 出力パケッ ト の 初の有効なワードでのみ Highにアサート されます。

2:1 Protocol Version プロ ト コル バージ ョ ン (00 に設定)

14:3 Channel Number パケッ トの開始時に有効でなければなり ません。

15 予約

26:16 Packet Length ペイ ロードの開始時に有効でなければな り ません。 パケッ ト長の合計 (バイ ト ) です。

27 予約

31:28 Packet Type

0000 UDP でカプセル化されたパケッ ト

0001 RTP でカプセル化された ST 2022-2 準拠のメディア パケッ ト

0010 RTP でカプセル化された ST 2022-1 準拠の列 FEC パケッ ト

0011 RTP でカプセル化された ST 2022-1 準拠の行 FEC パケッ ト

0101 RTP でカプセル化された ST 2022-6 準拠のメディア パケッ ト

0110 RTP でカプセル化された ST 2022-5 準拠の列 FEC パケッ ト

0111 RTP でカプセル化された ST 2022-5 準拠の行 FEC パケッ ト

m_axis_tready 入力 パケッ ト転送とパケッ ト転送の間に Low にアサート されます。

ハードウェア システム仕様

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RTP over AXI4-Stream インターフェイス プロ ト コル (スレーブ インターフェイス)表 4 : RTP over AXI4-Stream インターフェイス プロ ト コル (スレーブ インターフェイス)

信号 方向 説明

s_axis_tvalid 入力 パケッ ト転送の開始から終了まで High にアサート されます。

s_axis_tdata[63:0] 入力 パケッ ト データ

s_axis_tlast 入力 出力パケッ トの 後のワードで High にアサート されます。

s_axis_tuser[31:0] 入力

ビッ ト 略語 説明

0 Packet Start 出力パケッ ト の 初の有効なワードでのみ Highにアサート されます。

2:1 Protocol Version プロ ト コル バージ ョ ン (00 に設定)

14:3 Channel Number パケッ トの開始時に有効でなければなり ません。

15 予約

26:16 Packet Length ペイ ロードの開始時に有効でなければな り ません。 パケッ ト長の合計 (バイ ト ) です。

27 予約

31:28 Packet Type

0000 UDP でカプセル化

0001 RTP でカプセル化された ST 2022-2 準拠のメディア パケッ ト

0010 RTP でカプセル化された ST 2022-1 準拠の列 FEC パケッ ト

0011 RTP でカプセル化された ST 2022-1 準拠の行 FEC パケッ ト

0101 RTP でカプセル化された ST 2022-6 準拠のメディア パケッ ト

0110 RTP でカプセル化された ST 2022-5 準拠の列パケッ ト

0111 RTP でカプセル化された ST 2022-5 準拠の行 FEC パケッ ト

s_axis_tready 出力 パケッ ト転送とパケッ ト転送の間に Low にアサート されます。

注記 :1. Video over IP (RTP) マスター AXI4-Stream プロ ト コル (表 3) は、 汎用 VoIP FEC ト ランス ミ ッ ター /VoIP FEC レシーバー用のペイロー

ド出力インターフェイスに準拠しています。 Video over IP (RTP) スレーブ AXI4-Stream プロ ト コル (表 4) は、 汎用 VoIP FEC 用のペイ

ロード入力インターフェイスに準拠しています。

ハードウェア システム仕様

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AXI4-Stream Switch

VoIP TX Subsystem の AXI4-Stream Switch を使用して、 3 つの ST 2022-6 Packetizer モジュールからの 3 つの入力 RTP ス トリ ームを 1 つのマス ター AXI4-Stream に変換し、 VoIP FEC TX に転送し ます。 『AXI4-Stream イ ン ターコネ ク ト v1.1LogiCORE IP 製品ガイ ド』 (PG035) [参照 16] を参照してください。

Video over IP (VoIP) FEC TX

リ ファレンス デザインの Video over IP FEC Transmitter (VoIP FEC TX) (図 10) を使用して、 FEC パケッ ト (SMPTE2022-5 前方誤り訂正) を生成します。VoIP FEC TX コアには、AXI4 Interconnect および Memory Interface Group (MIG) を介して DDR3SDRAM へアクセスするための 3 つの AXI-Memory Map インターフェイスが備わっています。 メモ リ マップのアドレス範囲は 0xC0000000 ～ 0xFFFFFFFF で固定されています。

VoIP FEC TX は、 レジスタの設定を動的に制御できる AXI4 スレーブ インターフェイス (AXI4-Lite) を備えています。 レジスタ空間の詳細は、 『Video over IP Transmitter LogiCORE IP 製品ガイ ド』 (PG206) [参照 4] を参照してください。

リ ファレンス デザインでは、 このコアは表 5 に示す特定のコンフ ィギュレーシ ョ ンに設定されていますが、付属のソフ トウェアを編集するか、または UART (Universal Asynchronous Receiver-Transmitter) ターミナルを介して設定するこ とによ り、コンフ ィギュレーシ ョ ンを柔軟に変更できます。

X-Ref Target - Figure 9

図 9 : AXI4-Stream Switch

X-Ref Target - Figure 10

図 10 : Video over IP (VoIP) FEC TX

表 5 : VoIP FEC TX のリファレンス デザインのコンフ ィギュレーシ ョ ン

チャネル FEC モード ブロック アライン FEC L FEC D

1 2D ブロ ッ ク アライン 77 77

2 2D ブロ ッ ク アライン 77 77

3 2D ブロ ッ ク アライン 77 77

ハードウェア システム仕様

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AXI4-Stream Broadcaster

VoIP TX リ ファレンス デザインの AXI4-Stream Broadcaster を使用して、 1 つの入力 RTP ス ト リーム (VoIP FEC TX から ) を2 つの同じ RTP ス ト リームへブロードキャス ト します。 これらの同じ RTP ス ト リームは、シームレスなスイ ッチングのサポー ト を目的と し て 2 つの Framer モジ ュールに供給されます。 AXI4-Stream Broadcaster の詳細は、 『AXI4-StreamInfrastructure IP Suite LogiCORE IP 製品ガイ ド』 (PG085) [参照 15] を参照してください。

Framer モジュール

Framer モジュールは、ユーザーが入力 RTP データグラムに設定したイーサネッ ト /IP/UDP ヘッダーを、 イーサネッ ト データグラムを構築するために追加します。 このイーサネッ ト データグラムは 10Gb/s イーサネッ ト リ ンクを介して送信されます。

Framer は、 レジスタの設定を動的に制御できる AXI4 スレーブ インターフェイス (AXI4-Lite) を備えています。 レジスタ空間の詳細は、『Modular Media over IP Infrastructure Suite LogiCORE IP 製品ガイ ド』 (PG241) [参照 14] を参照してください。

注記 : Framer の s_axis_* インターフェイスは、 RTP over IP RTP AXI4-Stream プロ ト コルに準拠しています。 Framer のm_axis_* インターフェイスは、10G Ethernet Subsystem (PG157) [参照 7] の s_axis_tx インターフェイスに準拠しています。

X-Ref Target - Figure 11

図 11 : AXI4-Stream Broadcaster

X-Ref Target - Figure 12

図 12 : Framer Module

ハードウェア システム仕様

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Video over IP RX SubsystemVoIP RX Subsystem は、 2 つの 10-Gigabit Ethernet MAC コアからの SMPTE2022-5 イーサネッ ト パケッ ト (存在する場合) とSMPTE2022-6 イーサネッ ト パケッ ト を受信します。そのイーサネッ ト パケッ トからヘッダー (MAC、 IP、および UDP) がス ト リ ッピングされ、 ダウンス ト リーム モジュールの動作用 RTP パケッ トが作成されます。

VoIP RX Subsystem は、 SMPTE2022 FEC (前方誤 り 訂正) を用いて失われた SMPTE2022-6 パケ ッ ト (RTP パケ ッ ト ) をSMPTE2022-5 パケ ッ ト (FEC パケ ッ ト ) から回復でき ます。 サブシステムは 2 つの同一イーサネ ッ ト ス ト リ ーム(SMPTE2022-7) を受信するこ とによ り、 シームレス スイ ッチングに対応して保護機能を強化しています。

VoIP RX のリ ファレンス デザインは、Video over IP RX Subsystem (図 13) と SDI バッ ク エンド インターフェイス システム(図 14) という 2 つの主要コンポーネン トで構成されます。

注記 : AXIS2SDI Adapter の SDI_over_AXI4-S インターフェイスは、 SDI over AXI4-Stream プロ ト コルに準拠しています(表 2)。

リ ファレンス デザインでは、VoIP RX Subsystem はデュアル リ ンク 10-Gigabit Ethernet から 2 つの同じ SMPTE2022-5/6 イーサネッ ト データグラムを受信し、 SDI over AXI4-Stream インターフェイスを介して 3 つのス ト リームを送信します。

X-Ref Target - Figure 13

図 13 : Video over IP Receiver Subsystem (3 チャネルのコンフ ィギュレーシ ョ ン)

X-Ref Target - Figure 14

図 14 : SDI バックエンド インターフェイス (チャネル 0)

AXI4-Lite

v_voip_axis2sdi_0sdi_native_rx

SDI_over_AXI4-S

(axi4-stream)

sdi_native_tx

SDI_over_AXI4-S

(axi4-stream)

interrupt(AXI4-Stream)

SDI_over_AXI4-S

ハードウェア システム仕様

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VoIP RX Subsystem は次のモジュールで構成されています。

• Decapsulator モジュール : ヘッダーのス ト リ ッピング (出力 RTP パケッ ト )、 チャネルの一致とフ ィルタ リ ング、 およびビデオ ス ト リームの検出を実行します。

• VoIP FEC RX : 失われた SMPTE2022-6 パケッ ト を回復し、 シームレス スイ ッチングのサポート を提供します。

• Data Pullout : ST 2022-6 Depacketizer Module からのパケッ ト要求に基づいて、 VoIP FEC RX に対するパケッ ト要求を生成します。

• Router : VoIP FEC RX から受け取った RTP パケッ ト を、チャネル番号に基づいて複数の ST 2022-6 Depacketizer Moduleに転送します。

• ST 2022-6 Depacketizer Module : 受信した SMPTE2022-6 パケッ ト を SDI over AXI4-Stream に変換します。

Decapsulator モジュール

Decapsulator モジュールは AXI4-Stream インターフェイスを介して、 SMPTE2022 5/6 イーサネッ ト データグラムを受信して SMPTE2022 5/6 RTP データグラムを VoIP FEC RX コアに送信します。 このモジュールは、 チャネルのヘッダー フ ィルター設定でチャネルをマップし、 イーサネッ ト、 IP、 および DTP ヘッダーをス ト リ ッピングして RTP パケッ ト を作成し、受信した数の SMPTE2022-6 パケッ トのメディア ペイロード ヘッダー情報に基づいて SDI-Video を検出し、パケッ ト ス トリーム割り込みを生成してパケッ ト ス ト リームの変更をシステムに通知します。

Decapsulator は、 レジスタの設定を動的に制御できる AXI4 スレーブ インターフェイス (AXI4-Lite) を備えています。 レジスタ空間の詳細は、 『Modular Media over IP Infrastructure Suite LogiCORE IP 製品ガイ ド』 (PG241) [参照 14] を参照してください。

Decapsulator モジュールの正常動作には、 レジスタのコンフ ィギュレーシ ョ ンが必要です。

注記 : Decapsulator の s_axis_* インターフェイスは、10G Ethernet Subsystem (PG157) [参照 7] の m_axis_rx インターフェイスに準拠しています。 Decapsulator の m_axis_* インターフェイスは、 RTP over IP RTP AXI4-Stream プロ ト コルに準拠しています。

X-Ref Target - Figure 15

図 15 : Decapsulator モジュール

ハードウェア システム仕様

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表 6 : Decapsulator モジュールの動作前に必要なレジスタの設定

アドレス (16 進数) レジスタ名 値

汎用空間 ビッ ト パラ メーター 値

0x0014Packet Lock/UnlockWindow

31:16 Packet LockWindow

6,000

15:0Packet UnlockWindow

1,024

0x002C module_ctrl 0 Module Enable 1

チャネル空間 ビッ ト パラ メーター Ch 1 Ch 2 Ch 3

0x0080 Channel Control1 Lossless Mode 0 0 0

0 Channel Enable 0 0 0

0x0084 Channel Timeout 31:0 Channel Timeout 156,250,000 156,250,000 156,250,000

0x0090 Match VLAN Header31

VLAN FilterEnable

0 0 0

11:0 VLAN Identifier 0xB00 0xB10 0xB20

0x0094Match Destination IPAddress

31:0IP DestinationAddress

0xC0A80064 0xC0A80164 0xC0A80264

0x00A4 Match Source IP Address 31:0 IP Source Address 0xC0A80032 0xC0A80132 0xC0A80232

0x00B4 Match UDP Source Port 15:0 UDP Source Port 0x0010 0x0020 0x0030

0x00B8 Match UDP Destination Port 15:0UDP DestinationPort

0x0010 0x0020 0x0030

0x00BC Match SSRC 31:0 SSRC 0x12345600 0x12345610 0x12345620

0x00C0 Match Select Setting

5 Match SSRC 0 0 0

4Match UDPDestination Port

1 1 1

3Match UDPSource Port

0 0 0

2Match IPDestination Addr.

0 0 0

1Match IP SourceAddr.

0 0 0

0Match VLANIdentifier

0 0 0

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リ ファレンス デザインでは、Decapsulator モジュールは入力パケッ ト フローを制御します。Decapsulator モジュールは、入力ス ト リームの動作の変化に基づいて、 (チャネルごとに) 次の 3 種類の割り込みを生成します。

• パケッ ト ロ ッ ク割り込み :パケッ ト ロ ッ ク割り込みは、 (メディア ペイロード ヘッダーを監視するこ とによ り ) Decapsulator モジュールが同じビデオ フォーマッ トの ST 2022-6 イーサネッ ト パケッ ト を N 個連続して受信したと きに生成されます。

注記 : ユーザーはパケッ トのロ ッ ク ウ ィンド ウである N を設定できます。

• パケッ ト アンロ ッ ク割り込み :パケッ ト アンロ ッ ク割り込みは、 Decapsulator モジュールが、 ロ ッ ク されているビデオ フォーマッ ト とは異なるビデオ フォーマッ トの ST 2022-6 イーサネッ ト パケッ ト を N 個連続して受信したと きに生成されます。

注記 : ユーザーはパケッ トのアンロ ッ ク ウ ィンド ウである N を設定できます。

• パケッ ト停止割り込み (タイムアウ ト ) :安定したロ ッ ク されているビデオ ス ト リーム (パケッ ト ス ト リーム) の後、 設定されたチャネル タイムアウ ト時間以内に ST 2022-6 イーサネッ ト パケッ ト を受信しませんでした。

Video over IP (VoIP) FEC RX

リ ファレンス デザインの Video over IP FEC Receiver (VoIP FEC RX) (図 16) を使用して、SMPTE2022-5 前方誤り訂正手法によ り、 失われた SMPTE2022-6 パケッ ト (別名 RTP パケッ ト ) を回復します。 VoIP FEC RX は、 2 つの同一ス ト リームを受信するこ とによ り、 SMPTE2022-7 で定義されているシームレス スイ ッチングに対応しています。

VoIP FEC RX コアには、 AXI4 Interconnect および Memory Interface Group (MIG) を介して DDR3 SDRAM へアクセスするための 2 つの AXI-Memory Map イ ン ターフ ェ イ スが備わっています。 メ モ リ マ ッ プのア ド レ ス範囲は 0xC0000000 ～0xFFFFFFFF で固定されています。

VoIP FEC RX には AXI4-Lite インターフェイスが含まれ、 レジスタの設定を動的に制御できます。 レジスタ空間の詳細は、『Video over IP FEC Receiver LogiCORE IP 製品ガイ ド』 (PG207) [参照 5] を参照して ください。

X-Ref Target - Figure 16

図 16 : VoIP FEC RX

ハードウェア システム仕様

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リ ファレンス デザインでは、 このコアは 表 7 に示すよ うに設定されます。 これは、 提供されているソフ ト ウェアまたはUART ターミナルを用いて柔軟に変更できます。

Router

Router を使用してチャネル番号をマップし、 VoIP FEC RX からの入力ス ト リームを、 チャネル番号に基づいて専用の ST2022-6 Depacketizer Module を ターゲ ッ ト とする 3 種類のス ト リ ームに変換し ます。 AXI4-Stream Subset Converter は、PAYLOAD_OUT_TUSER からのチャネル番号を AXI4-Stream Subset Converter の M_AXIS_TDEST に割り当てるために使用します。

Data Pullout

表 7 : VoIP FEC RX コンフ ィギュレーシ ョ ン

チャネル FEC 回復のイネーブル メディア パケッ トのバイパス チャネル イネーブル

1 イネーブル ディ スエーブル イネーブル

2 イネーブル ディ スエーブル イネーブル

3 イネーブル ディ スエーブル イネーブル

X-Ref Target - Figure 17

図 17 : AXI4-Stream Switch

X-Ref Target - Figure 18

図 18 : Data Pullout

ハードウェア システム仕様

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Data Pullout モジュールは、 FEC RX からイベン ト を受信し、 FEC RX へパケッ ト要求を送信するチャネル プレイアウ ト コン ト ローラーです。 このモジュールは、 各チャネルの現在のパケッ ト バッファーを監視し、 ユーザーが目標とするしきい値に達した時点で ST 2022-6 Depacketizer Module にプレイアウ ト Ready 信号を送信します。 ST 2022-6 Depacketizer Moduleは、 要求ごとにパルスを送信するこ とによ り、 Data Pullout モジュールを介して新しいパケッ ト を要求します。

Data Pullout モジュールには AXI4-Lite インターフェイスが含まれ、 レジスタの設定を動的に制御できます。 表 9 を参照して ください。

注記 : Data Pullout の status_event_* インターフェ イ ス と Data Pullout の req_* インターフェ イ スは、 VoIP FEC RX(PG207) [参照 5] の 「ス ト リーム イベン ト信号の説明」 セクシ ョ ンに準拠しています。

ST 2022-6 Depacketizer Module

ST 2022-6 Depacketizer Module は、 RTP パケッ ト を SDI over AXI4-Stream ビデオ ス ト リームに戻します。 入力ス ト リームパケッ ト のタ イプは SMPTE2022-6 RTP パケッ ト に設定する必要があ り ます。 RTP ヘッダーおよびメディア ペイロードヘッ ダーはス ト リ ッ ピング されます。 ST 2022-6 Depacketizer Module への入力は、 AXI4-Stream プロ ト コル (RTP overAXI4-Stream プロ ト コル) の v_voip_fex_rx ペイロード出力に適合する必要があ り ます。

ST 2022-6 Depacketizer Module の pkt_req 出力ポートは、 パケッ ト要求プロセスのために data_pullout モジュールに接続されます。 パケッ トが処理されて送信されるたびに、 ST 2022-6 Depacketizer Module から v_voip_data_pullout モジュールに新しい pkt_req パルスが送信されます。pkt_req は pkt_rdy が High の場合にのみ送信可能であるこ とに注意してください(pkt_rdy は、一度 High になる と、 ST 2022-6 Depacketizer Module がリセッ ト されるまで High の状態を維持する )。 この pkt_req および pkt_rdy タイ ミ ング プロ ト コルの詳細は、 『Modular Media over IP Infrastructure Suite LogiCORE IP 製品ガイ ド』 (PG241) [参照 14] の 「ST 2022-6 Depacketizer」 セクシ ョ ンを参照してください。

注記 : ST 2022-6 Depacketizer の s_axis_* イン ターフェ イ スは、 RTP over AXI4-Stream プロ ト コルに準拠しています。m_axis_* は、 SDI over AXI4-Stream プロ ト コルに準拠しています (表 2)。

ST 2022-6 Packetizer は、 レジスタの設定を動的に制御できる AXI4 スレーブ インターフェイス (AXI4-Lite) を備えています。 レジスタ空間の詳細は、 『Modular Media over IP Infrastructure Suite LogiCORE IP 製品ガイ ド』 (PG241) [参照 14] を参照して ください。

X-Ref Target - Figure 19

図 19 : ST 2022-6 Depacketizer Module

ハードウェア システム仕様

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SDI バックエンド インターフェイス (AXIS2SDI Adapter)

AXIS2SDI Adapter (図 14) は、 SDI over AXI4-Stream ビデオ ス ト リームをネイテ ィブ SDI ビデオ ス ト リームに戻します。sdi_over_axis インターフェイスでは、 このモジュールはコアのクロ ッ ク ド メ インにあ り ます。 ネイティブの SDI インターフェイスでは SDI のクロ ッ ク ド メ インにあ り ます。

AXIS2SDI Adapter モジ ュールには AXI4-Lite イ ン ターフ ェ イ スが含まれ、 レジス タの設定を動的に制御でき ます。「SDI2AXIS Adapter のレジスタ マップ」 を参照してください。

SMPTE SD/HD/3G-SDISMPTE SDI コアは、 SMPTE SD-SDI、 HD-SDI、 3G-SDI 規格に対応した ト ランス ミ ッ ターおよびレシーバー インターフェイスを提供します。 このコアは、 SDI ビデオ ス ト リームのシ リアライズ/デシ リアライズを行うために 7 シ リーズ FPGA のGTX ト ランシーバーに接続されています。 SMPTE SDI レシーバーは 148.5MHz の GTX ト ランシーバー基準クロ ッ ク周波数を使用して、サポート されている SDI ビッ ト レート を受信します。レシーバーは受信した SDI ビッ ト レート を自動的に判定し、 その SDI モードに合わせて自分自身と GTX ト ランシーバーを正し く設定します。 SMPTE SDI ト ランス ミ ッ ターがサポート している複数の SDI ビッ ト レート を利用するには、2 種類の GTX ト ランシーバー基準クロ ッ ク周波数が必要です。 このデザインでは、 148.5MHz と 148.35MHz を使用しています。 これら 2 つの基準クロ ッ クは、 GTX ト ランシーバー内蔵のクロ ッ ク マルチプレクサーで切り替えられます。 ト ランス ミ ッ ターに対する SDI の動作モードは、 各ポートが動的に制御します。 一方、 ト ランス ミ ッ ターは、 各 SDI モードに合わせて適切な構成となるよ うに DRP を介して GTX ト ランス ミ ッ ターを制御します。 詳細は、 『SMPTE SD/HD/3G-SDI 製品ガイ ド』 (PG071) [参照 6] を参照してください。

10 Gigabit Ethernet MAC Subsystemト ランス ミ ッ ター側の 10-Gigabit Ethernet MAC Subsystem インスタンスには AXI4-Stream 送信インターフェイスがあ り、VoIP Transmitter Subsystem Framer モジ ュールの出力へ接続されています。 レシーバー側の 10-Gigabit Ethernet MACSubsystem インスタンスには AXI4-Stream 受信インターフェイスがあ り、 VoIP Receiver Subsystem Decapsulator モジュールの入力へ接続されています。 詳細は、 『10 Gigabit Ethernet Subsystem 製品ガイ ド』 (PG157) [参照 7] を参照してください。

X-Ref Target - Figure 20

図 20 : リクエスト パケッ トのタイ ミング図

Pkt_req

pkt_rdy

S_axis_tlast

…...

…...

Is first Marker pkt

…...

…... …...

…...

E.g. Elastic buffer size =4

…...

…...1 2 3 4

1 4

Drop pkt

M_axis_tlast

Se

nd

ne

xt re

qu

est

wh

en

on

e p

kt is se

nt o

ut

Se

nd

ou

t pk

t w

he

n b

uffe

r full

1

Drop the pkt

Drop first marker pkt

ハードウェア システム仕様

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AXI Interconnect (AXI-MM インターフェイス)この AXI4 Interconnect インスタンスは、 コア データ幅 256 ビッ トでクロ ッ ク周波数 200MHz ( リ ファレンス デザインのシステム ク ロ ッ ク ) のデザインで求められる高い FMAX と スループッ ト を提供します。 AXI4 Interconnect コアのデータ幅およびクロ ッ ク周波数は、接続先となる AXI MIG の性能と一致するため、これらの間でデータ幅やクロ ッ クの変換は必要あり ません。 AXI4 Interconnect コアのデータ幅およびクロ ッ ク周波数を、 メモ リ コン ト ローラーのネイティブ データ幅およびク ロ ッ ク周波数よ り小さ くする と、 システムに帯域幅のボ トルネッ クが生じます。 512 ビッ ト AXI4 インターフェイスの 200MHz でのタイ ミ ング要件を満たすよ うに、 AXI_MM インターコネク ト と AXI4 MIG の間でレジスタ スライスのランクを 1 つ有効にしています。 さ らに、 AXI4 Interconnect と AXI4 MIG を組み合わせるこ とで、 4 つの AXI4 外部マスターコネクタに接続する 4 ポートの AXI4 MPMC を構成しています。この AXI4 Interconnect のコンフ ィギュレーシ ョ ンは、『AXIリ ファレンス ガイ ド』 (UG1037) [参照 8] に記載されている AXI4 MPMC ベースのシステムに対するシステム性能 適化の推奨事項に従っています。 『AXI インターコネク ト LogiCORE IP 製品ガイ ド』 (PG059) [参照 17] も参照してください。

Memory Interface GeneratorMemory Interface Generator (MIG) は、 AXI4 Interconnect に接続される 1 つのスレーブを構成します。 MIG AXI4 インターフェイスは 512 ビッ ト幅で 133.25MHz で動作し、スループッ ト と タイ ミ ングを 適化するためにナロー バース トのサポートは無効になっています。 このコンフ ィギュレーシ ョ ンは、 メモ リ ク ロ ッ クが 533.33MHz の 64 ビッ ト DDR3 DIMM に対応する AXI4 インターフェイスのネイティブ ク ロ ッ クおよび幅に適合しており、 スピード グレード -2 の Kintex-7 デバイスにおける メモ リ コン ト ローラーの公称性能を実現します。 インターフェイスが 133.25MHz でのタイ ミ ングを確実に満たすよ うに、 レジスタ スライスを有効にしています。 これらの設定によ り、 ト ランザクシ ョ ンのパイプライン処理が効率化され、 システム スループッ トが向上します。 メモ リ コン ト ローラーの詳細は、 『7 シ リーズ FPGA メモ リ インターフェイス ソ リ ューシ ョ ン ユーザー ガイ ド』 (UG586) [参照 9] を参照して ください。

AXI Interconnect (AXI4-Lite インターフェイス) MicroBlaze プロセッサのデータ ペリ フェラル (DP) インターフェイスのマスターは、制御およびステータス情報のために、デザインの AXI4-Lite スレーブ レジスタすべてに対して書き込みと読み出しを実行します。 これらのインターコネク トは32 ビッ トで、 高い FMAX やスループッ トは必要と しません。 このため、 これらは独立した AXI Interconnect を使用し、 デザイン内のよ り低速の FMAX で動作する部分に接続されています。デザインの AXI4-Lite Interconnect ブロ ッ クに高スループッ トは必要ないため、 このブロ ッ クは共有アクセス モードに設定されています。つま り、 このインターコネク ト ブロ ックは、 性能よ り もエ リ アを優先して 適化できます。 このインターコネク ト のク ロ ッ クを 100MHz にする こ とで、 AXIInterconnect で整数比の同期クロ ッ ク コンバーターが使用可能になり、 これによって非同期クロ ッ ク コンバーターよ り も低いレイテンシと よ り小さいエ リ アが得られます。 AXI4-Lite Interconnect のスレーブは、 AXI UART Lite、 AXI InterruptController、 SDI2AXIS Adapter (SDI フロン ト エンド インターフェイス) と VoIP TX Subsystem、 VoIP RX Subsystem およびAXIS2SDI Adapter (SDI バッ クエンド インターフェイス) です。 『AXI インターコネク ト LogiCORE IP 製品ガイ ド』 (PG059)[参照 17] も参照してください。

システム モジュールのレジスタ空間

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システム モジュールのレジスタ空間リ ファレンス デザインには AXI4-Lite インターフェイスを備えたモジュールが複数あ り ます。 このインターフェイスを使用してモジュール内のパラ メーターをプロセッサから動的に制御できます。 このセクシ ョ ンでは、各モジュール パラ メーターを詳細に説明します。 次のセクシ ョ ンで説明していないモジュールのレジスタ マップは、 『Modular Media over IPInfrastructure Suite LogiCORE IP 製品ガイ ド』 (PG241) [参照 14] に記載されています。

SDI2AXIS Adapter のレジスタ マップ

表 8 : SDI2AXIS レジスタ マップ

アドレス (16 進数) レジスタ名

アクセス タイプ

ソフ トリセッ トによるクリア

デフォルト値 (16 進数)

説明

ビッ ト範囲

レジスタの説明

0x0000 control R/W なし 0x00000000

制御

31:1 予約

0

ソフ ト リセッ ト

1 すべての pcore レジス タ をリセッ トする。

0 すべての pcore レジス タの設定をク リ アする。

0x0004 Status R なし 0x00000000

ステータス

31:2 予約

1

Video_locked

0 ビデオはハー ド ウ ェ アでロ ッ ク されない。

1 ビデオはハー ド ウ ェ アでロ ッ ク される。

0 予約

0x0008video_lock_window

R/W なし 0x00000080

ビデオ ロック ウィンドウ

31:16 予約

15:0初の SOF (フレーム開始) を検

出後、 ビデオのロ ッ クに使用される sdi ク ロ ッ ク サイクルの数

0x000C version R なし 0x01000000

ハードウェア バージョ ン

31:24 メジャー バージ ョ ン

23:16 マイナー バージ ョ ン

15:12 バージ ョ ン リ ビジ ョ ン

11:8 パッチ ID

7:0 リ ビジ ョ ン番号

システム モジュールのレジスタ空間

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0x0010 module_ctrl R/W なし 0x00010000

モジュール制御

31:3 予約

2

ロスレス モード

0 正常モード

1 ロスレス モード

1

送信イネーブル

0 送信は無効

1 送信は有効

0

モジュール イネーブル

0 モジュールは無効

1 モジュールは有効

0x0014 video_format R あ り 0x00000000

ビデオ フォーマッ ト

31:4 予約

3

RX ビッ ト レート

1 148.5/1.001MHz (3G と SD)または 74.25/1.001MHz (HD)

0 148.5MHz (3G と SD) または74.25MHz (HD)

2

3G レベル B

1 3G レベル B

0 3G レベル A

1:0

SDI モード

00 HD-SDI

01 SD-SDI

10 3G-SDI

11 無効

0x0018 vid_src_fmt R あ り 0x00000000

ビデオ ソースのフォーマッ ト

31:28 MAP

27:20 FRAME

19:12 FRATE

11:8 SAMPLE

7:0 予約

0x001C frame_cnt R あ り 0x00000000SDI フレーム カウンター

31:0 入力 SDI フレーム カウンター

表 8 : SDI2AXIS レジスタ マップ (続き)

アドレス (16 進数) レジスタ名

アクセス タイプ

ソフ トリセッ トによるクリア

デフォルト値 (16 進数)

説明

ビッ ト範囲

レジスタの説明

システム モジュールのレジスタ空間

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0x0020 stat_reset W あ り 0x00000000

統計リセッ ト

31:1 予約

0

SDI フレーム カウンター リ セット (セルフク リ ア)

1 SDI フレーム カウンターをリセッ トする。

0x0024 buffer_reset W あ り 0x00000000

SDI2AXIS Adapter バッファー リセッ ト

31:1 予約

0

モジュール バッファー リ セッ ト(セルフク リ ア)

1 モジュール バッファーを リセッ トする。

0x0040 interrupt_status R あ り 0x00000000

割り込みステータス

31:3 予約

2

SDI2AXIS Adapter FIFO がフル

1 割り込みは有効のまま。

0 割り込みはク リ アされる。

1

SDI アンロ ッ ク

1 割り込みは有効のまま。

0 割り込みはク リ アされる。

0

SDI ロ ッ ク

1 割り込みは有効のまま。

0 割り込みはク リ アされる。

0x0044 interrupt_mask R/W あ り 0x00000000

割り込みマスク

31:3 予約

2

SDI2AXIS Adapter FIFO がフル

1 マスクしない。

0 マスクする。

1

SDI アンロ ッ ク

1 マスクしない。

0 マスクする。

0

SDI ロ ッ ク

1 マスクしない。

0 マスクする。

表 8 : SDI2AXIS レジスタ マップ (続き)

アドレス (16 進数) レジスタ名

アクセス タイプ

ソフ トリセッ トによるクリア

デフォルト値 (16 進数)

説明

ビッ ト範囲

レジスタの説明

システム モジュールのレジスタ空間

XAPP1272 (v2.0) 2016 年 5 月 5 日 japan.xilinx.com 27

control (0x0000)

ビッ ト 0 は、 ほかの全レジスタのリセッ トに使用されるソフ ト リセッ トです。

Status (0x0004)

ビッ ト 0 は予約です。

ビッ ト 1 は、 ハード ウェアでビデオがロ ッ ク されている という ステータスを示します。 ソフ ト ウェアはこのステータスを使用して、 ソフ ト ウェア処理の遅れが原因で同時に複数の割り込みを検出したかど うかを判断します。

ビッ ト 2 およびビッ ト 3 はモジュール パケッ ト バッファー ステータスを示します。

Video_lock_window (0x0008)

これは 初のラインの検出後、ビデオがロ ッ ク されている と してアサート されるsdi_clk サイ クルの数を示します。 これを使用して、 SDI コアから来る不安定なロ ッ ク信号を除去し ます。 ロ ッ ク している間に rx_mode_locked またはrx_t_locked 信号が Low になった場合は、 ロ ッ ク プロセスが 初から開始されます。

module_ctrl (0x0010)

ビッ ト 0 を使用して、 システムの初期化または有効化中にモジュールを有効にします。

• 0 - モジュールを ミ ュートにし、 入力ポートのビデオ データを破棄します。 ビデオ検出は開始されず、 割り込みは発生しません。

• 1 - モジュールをアクティブにし、 ビデオ フォーマッ トの検出と入力ビデオ データのバッファー格納を開始します。

ビッ ト 1 を使用して、 モジュールの送信を有効にします。

• 0 - 入力ポートにビデオ データを静かに破棄し、 ビデオ データは内部バッファーに格納しません。

• 1 - ビデオ データをバッファーに格納し、 ダウンス ト リーム モジュールに送信します。

0x0048 interrupt_clear W あ り 0x00000000

割り込みクリア

31:3 予約

2

SDI2AXIS Adapter FIFO がフル

(セルフク リ ア)

1 該当ビ ッ ト の割 り 込み ステータスをク リ アする。

1

SDI アンロ ッ ク (セルフク リ ア)

1 該当ビ ッ ト の割 り 込み ステータスをク リ アする。

0

SDI ロ ッ ク (セルフク リ ア)

1 該当ビ ッ ト の割 り 込み ステータスをク リ アする。

表 8 : SDI2AXIS レジスタ マップ (続き)

アドレス (16 進数) レジスタ名

アクセス タイプ

ソフ トリセッ トによるクリア

デフォルト値 (16 進数)

説明

ビッ ト範囲

レジスタの説明

システム モジュールのレジスタ空間

XAPP1272 (v2.0) 2016 年 5 月 5 日 japan.xilinx.com 28

ビッ ト 2 は、 正常モードまたはロスレス モードを選択するビッ トです。

• 0 - 正常モード。 ビデオ ロ ッ ク時にアダプターはセルフ ディ スエーブルを実行します。 セルフ ディ スエーブルとは、送信を自身で無効にするこ とです。このモードでは、初期化時にモジュール イネーブルを有効にする必要があ り ます。送信イネーブルは、 ビデオ ロ ッ ク割り込みが受信される と ソフ ト ウェアによって有効にされます。

• 1 - ロスレス モード。 ビデオ ロ ッ ク時にアダプターはセルフ ディ スエーブルを実行しません。 SOF (フレーム開始) を検出する と、アダプターはデータのバッファーを開始します。 この場合、 ロスレス モードでビデオ データを無駄にしないよ う、 初期化時にモジュール イネーブルおよび送信イネーブルの両方を有効にします。

video_format (0x0014)

このビデオ フォーマッ ト情報は SDI コアから直接入力され、 このレジスタにラ ッチされてユーザー情報に使用されます。

vid_src_fmt (0x0018)

これはメディ ア ヘッダーの 2 番目のワード map_frame_frate_sampe_fmt です。 『ST 2022-6:2012 - Transport of High Bit RateMedia Signals over IP Networks (HBRMT)』 [参照 10] を参照して ください。 SDI コアからの vpid 信号が有効である場合、vid_src_fmt は SDI コアからの vpid (sdi_rx_a_vpid) から得られます。 SDI コアからの vpid 信号が無効である場合、 vid_src_fmt は SDI コ アからの t_* 信号 (sdi_rx_t_family、 sdi_rx_t_rate、 sdi_rx_tscan、sdi_rx_bit_rate…) から得られます。

frame_cnt (0x001C)

この統計レジスタは、 ビデオがロ ッ ク されている と きにモジュールの入力で検出される開始フレームの数を示します。 モジュールが有効で送信イネーブルの設定とは無関係である場合にのみ、 この統計レジスタはアクティブになり ます。

stat_reset (0x0020)

このレジスタの各ビッ トは、 該当する統計レジスタを 0 にリセッ ト します。 stat_reset レジスタはセルフ ク リ アするため、ユーザーは統計リセッ トで一度プログラムするのみです。 フレーム カウン ト統計レジスタを 0 にリセッ トするには、 ビット 0 を使用します。

注記 : モジュールの無効化でもフレーム カウン ト レジスタが 0 にリセッ ト されます。

システム モジュールのレジスタ空間

XAPP1272 (v2.0) 2016 年 5 月 5 日 japan.xilinx.com 29

Data Pull Out

表 9 : Data Pullout モジュールのレジスタ

アドレス オフセッ ト (16 進数)

レジスタ名 アクセス タイプデフォルト値 (16 進数)

説明

ビッ ト 範囲

値

一般

0x0000 control R/W 0x00000000

制御

31:2 予約

1

チャネル アップデート

設定済みのレジスタがオフセッ ト0x08 のチャネル設定に対して有効になるよ うにする。

0 予約

0x0008 channel_access R/W 0x00000000

チャネル アクセス

31:3 予約

2:0 チャネル空間にあるレジスタへのアクセスに使用されるチャネル

0x000C sys_config RGUI の [Number ofChannel Settings]から伝搬される

システム コンフ ィギュレーシ ョ ン

31:3 予約

2:0 サポート されるチャネル数

0x0010 version R 0x01000000

ハードウェア バージョ ン

31:24 メジャー バージ ョ ン

23:16 マイナー バージ ョ ン

15:12 バージ ョ ン リ ビジ ョ ン

11:8 パッチ ID

7:0 リ ビジ ョ ン番号

チャネル

チャネル コンフ ィギュレーシ ョ ン

31:1 予約

0x0080 chan_conf R/W 0x00000000 チャネル イネーブル

0 1 チャネルを有効にする。

0 チャネルを無効にする。

0x0084 chan_buf_thres R/W 0x00000000

チャネル バッファーしきい値

31:0 始動するチャネル要求のしきい値を設定する。

0x0088 chan_buf_depth R 0x00000000

チャネル バッファーの深さ

31:0 チャネルの現在のイベン トのバッファーの深さを格納する。

0x008C chan_pend_req R 0x00000000

チャネルの保留中の要求

31:0 チャネルの現在保留中の要求を格納する。

システム モジュールのレジスタ空間

XAPP1272 (v2.0) 2016 年 5 月 5 日 japan.xilinx.com 30

control (0x0000)

ビッ ト 1 を使用して、 チャネル空間のレジスタ設定を用いてオフセッ ト 0x08 のチャネルをアップデート します。

channel access (0x0008)

プログラムするチャネルを設定します。 現在は 8 チャネルに制限されています。 GUI のモジュールの MAX_CHANNELSジェネ リ ッ ク と併用します。

sys_config (0x00C)

GUI のモジュールの MAX_CHANNELS ジェネ リ ッ クを反映します。 モジュールがハード ウェアでサポートできるチャネルの数を示します。

version (0x0010)

モジュールの現在のバージ ョ ンです。

chan_config (0x0080)

ビッ ト 0 は動作用のチャネルを有効にします。 無効のと きにチャネルを リセッ トする場合にも使用します。

chan_buf_thres (0x0084)

パケッ トの要求前に FEC RX モジュールに累積されるパケッ トの数を設定します。目標のしきい値に到達する と、モジュールは ST 2022-6 Depacketizer Module に Ready 信号を送信し、 要求プロセスが開始されます。

chan_buf_depth (0x0088)

FEC RX からのステータ ス イベン ト か ら抽出された現在のチャネル バッ フ ァーの深さ を示し ます。 この値をChan_buf_thres と比較して要求処理を開始します。

chan_pend_req (0x8C)

まだ FEC RX モジュールに送信されていない、 ST 2022-6 Depacketizer Module からの保留中の要求を示します。

システム モジュールのレジスタ空間

XAPP1272 (v2.0) 2016 年 5 月 5 日 japan.xilinx.com 31

AXIS2SDI Adapter モジュールのレジスタ マップ

表 10 : AXIS2SDI Adapter のレジスタ マップ

アドレス オフセッ ト

レジスタ名アクセス タイプ

ソフ ト リセッ トによるクリア

デフォルト値

説明

ビッ ト範囲

レジスタの説明

0x0000 control R/W なし 0x00000000

制御

31:1 予約

0

ソフ ト リセッ ト

1 すべての pcore レジスタを リセットする。

0 すべての pcore レジスタの設定をク リ アする。

0x000C version R なし 0x00000000

ハードウェア バージョ ン

31:24 メジャー バージ ョ ン

23:16 マイナー バージ ョ ン

15:12 バージ ョ ン リ ビジ ョ ン

11:8 パッチ ID

7:0 リ ビジ ョ ン番号

0x0010 module_ctrl R/W あ り 0x00000000

モジュール制御

31:2 予約

出力イネーブル

10 出力は無効で、 0 データを出力す

る。

1 出力は有効

0

Module Enable

0 モジュールは無効

1 モジュールは有効

システム モジュールのレジスタ空間

XAPP1272 (v2.0) 2016 年 5 月 5 日 japan.xilinx.com 32

0x0014 video_format R/W あ り 0x00000000

ビデオ フォーマッ ト

31

モジュール ビデオ フォーマッ トおよびビデオ ソース フォーマッ トの選択

0

SDI over AXIS インターフェ イ スの Tuser バスから ビデオ フ ォーマ ッ ト およびビデオ ソースフォーマッ ト を取り込む。

1プログラム済みのレジスタ値からビデオ フォーマッ ト およびビデオ ソースを取り込む。

30:4 予約

3

tx_bit_rate を使用して、 tx_bit_rate 出力を生成する。

0 1.001 で除算されない。

1 1.001 で除算される。

2

3G レベル A/B を使用して、 level_b_3g 出力を生成する。

0 3G レベル A

1 3G レベル B

1:0

video_mode を使用して、 video_mode 出力を生成する。

00 HD

01 SD

10 3G

11 なし

0x0018 frame_cnt R あ り 0x00000000

入力で受信されたフレームの数

31:0受信されたフ レームの数Adapter は、 モジュールが有効の場合にのみバッファービデオ フレームを開始する。

0x001C stat_reset W あ り 0x00000000

統計レジスタのクリア

31:1 予約

0

frame_cnt 統計レジスタのク リ ア

0 ク リ アしない。

1 ク リ アする。

0x0020 buffer_reset W あ り 0x00000000

Adapter パケッ ト バッファーのクリア

31:1 予約

0

バッファー リセッ ト

0 ク リ アしない。

1 パケ ッ ト バッ フ ァーを空に リセッ トする。

表 10 : AXIS2SDI Adapter のレジスタ マップ (続き)

アドレス オフセッ ト

レジスタ名アクセス タイプ

ソフ ト リセッ トによるクリア

デフォルト値

説明

ビッ ト範囲

レジスタの説明

システム モジュールのレジスタ空間

XAPP1272 (v2.0) 2016 年 5 月 5 日 japan.xilinx.com 33

control (0x0000)

ビッ ト 0 を使用して、 すべての pcore レジスタを リセッ ト します。

module_ctrl (0x0010)

ビッ ト 0 を使用して、 モジュールを有効または無効にします。 モジュールが有効の場合、 入力データを受信して処理を開始します。 ビッ ト 1 を使用して、 モジュールの送信を有効にします。

video_format (0x0014)

ビッ ト 31 は、ビデオ フォーマッ ト選択ビッ トです。ビッ ト 31 が 0 にセッ ト される と、モジュールが使用するビデオ フォーマッ トは AXI4-Stream インターフェイス Tuser バスから取り込まれます。1 にセッ ト される と、モジュールが使用するビデオ フォーマッ トは video_format レジスタから取り込まれます。

frame_cnt (0x0018)

この統計レジスタは、 モジュールが有効のと きに sdi_axis スレーブ インターフェイスで受信されたフレーム数を記録します。 これは、 stat_reset レジスタによって リセッ ト されます。

stat_reset (0x001C)

このレジスタの各ビッ トは、 該当する統計レジスタを 0 にリセッ ト します。 stat_reset レジスタはセルフ ク リ アするため、ユーザーは統計リセッ トで一度プログラムするのみです。

buffer_reset (0x0020)

ソフ ト ウェアが新しいビデオ ス ト リームに備えてモジュール内の FIFO を リ セッ トする場合、 ビッ ト 0 を使用してそのFIFO を リセッ ト します。 このレジスタはセルフ ク リ アを実行します。 つま り、 ユーザーは一度プログラムするだけです。

システム モジュールのレジスタ空間

XAPP1272 (v2.0) 2016 年 5 月 5 日 japan.xilinx.com 34

ソフ トウェア アプリケーシ ョ ン

ソフ ト ウェア アプリ ケーシ ョ ンはシステムのモジュールの初期化、 コアのコンフ ィギュレーシ ョ ン、およびコマンド選択処理を実行します。 モジュール システムの制御に使用するアプリ ケーシ ョ ン レベルのソフ ト ウェアおよびド ライバーは、C 言語でプログラムされます。

ソフ トウェアの初期化

ソフ ト ウェアは、SMPTE2022-5/6 Transmitter モジュール用の SDI フロン ト エンド インターフェイス と Video over IP (VoIP)Transmitter Subsystem、および SMPTE2022-5/6 Receiver モジュール用の Video over IP (VoIP) Receiver と SDI バッ クエンド イン ターフ ェ イ ス を初期化し ます。 ペ リ フ ェ ラル モジュールの UART Lite および割 り 込みコ ン ト ローラーは、 VoIPSMPTE2022-5/6 TX および RX の両モジュールについて初期化されます。

図 21 に SMPTE2022-5/6 TX モジュールのソフ ト ウェア初期化プロセスを、 図 22 に SMPTE2022-5/6 RX モジュールのソフト ウェア初期化プロセスを示します。

X-Ref Target - Figure 21

図 21 : SMPTE2022-5/6 TX モジュールの初期化プロセス

Start

Initialize Interrupt Controller Module

Initialize UART LiteModule

Initialize VoIP TX Subsystem Modules[Framer, VoIP FEC TX & ST2022-6

Packetizer]

Initialize SDI Front End Interface[SDI2AXIS Adapter]

End

システム モジュールのレジスタ空間

XAPP1272 (v2.0) 2016 年 5 月 5 日 japan.xilinx.com 35

初期化プロセスでは、 各モジュールのベース アドレスをマップし、 各モジュールの全体的なレジスタ空間をク リアします。

X-Ref Target - Figure 22

図 22 : SMPTE2022-5/6 RX モジュールの初期化プロセス

Start

Initialize Interrupt Controller Module

Initialize UART LiteModule

Initialize SDI Back End Interface[AXIS2SDI Adapter]

Initialize VoIP RX Subsystem Modules[ST2022-6 Depacketizer, VoIP FEC RX &

Decap]

End

システム モジュールのレジスタ空間

XAPP1272 (v2.0) 2016 年 5 月 5 日 japan.xilinx.com 36

モジュール/コアのコンフ ィギュレーシ ョ ン

初期化後、 ソフ ト ウェア アプリ ケーシ ョ ンはシステムに対してモジュール/コアのコンフ ィギュレーシ ョ ンを実行します。図 23 に SMPTE2022-5/6 TX モジュールのコア/モジュールのコンフ ィギュレーシ ョ ン フローを、 図 24 に SMPTE2022-5/6RX モジュールのコア/モジュールのコンフ ィギュレーシ ョ ン フローを示します。

X-Ref Target - Figure 23

図 23 : SMPTE2022-5/6 TX モジュールのコンフ ィギュレーシ ョ ン フロー

Start

Framer Modules Header Configuration & Transmit

Enable

VoIP FEC TX Configuration

ST2022-6 Packetizer Channel Number & Header Configuration

SDI2AXIS Adapter Module Enable

Interrupt Controller Exception Enable

End

システム モジュールのレジスタ空間

XAPP1272 (v2.0) 2016 年 5 月 5 日 japan.xilinx.com 37

X-Ref Target - Figure 24

図 24 : SMPTE2022-5/6 RX モジュールのコンフ ィギュレーシ ョ ン フロー

Start

AXIS2SDI Adapter Modules Enable

VoIP FEC RX Channel Configuration

Set Buffer Threshold Level in Data Pullout Channels

Decap Channels Configuration and Modules Enable

Interrupt Controller Exception Enable

End

システム モジュールのレジスタ空間

XAPP1272 (v2.0) 2016 年 5 月 5 日 japan.xilinx.com 38

ソフ トウェア プロセスのフロー

図 25 に、 SMPTE2022-5/6 TX モジュールと SMPTE2022-5/6 RX モジュールのソフ ト ウェア フロー全体を示します。

X-Ref Target - Figure 25

図 25 : SMPTE2022-5/6 Transmitter および Receiver モジュールのソフ トウェア フロー

Start

Initialization Process

Modules/Core Configuration Process

Print Menu for User Control

User Input from the UART NoExecute Command based on the Inputs Yes

システム モジュールのレジスタ空間

XAPP1272 (v2.0) 2016 年 5 月 5 日 japan.xilinx.com 39

SMPTE2022-5/6 モジュール システム リセッ トおよびシステム イネーブル

コアのコンフ ィギュレーシ ョ ンが完了して動作している間にシステム リ セッ ト とシステム イネーブルを実行するには、ST 2022-6 TX モジュールについては図 26 と図 27 に示す手順に従い、 ST 2022-6 RX モジュールについては図 28 に示す手順に従います。

X-Ref Target - Figure 26

図 26 : SMPTE2022-5/6 Transmitter モジュールのシステム リセッ ト プロセス

X-Ref Target - Figure 27

図 27 : SMPTE2022-5/6 TX モジュールのシステム イネーブル プロセス

Start

Disable SDI2AXIS Adapter Modules

Disable SDI2AXIS Modules Transmission

Disable ST2022-6 Packetizer Modules

End

Clear Buffer SDI2AXIS Adapter Modules

Start

End

Enable SDI2AXIS Adapter Module Enable

システム モジュールのレジスタ空間

XAPP1272 (v2.0) 2016 年 5 月 5 日 japan.xilinx.com 40

X-Ref Target - Figure 28

図 28 : SMPTE2022-5/6 Receiver モジュールのシステム リセッ ト プロセス

X-Ref Target - Figure 29

図 29 : SMPTE2022-5/6 RX モジュールのシステム イネーブル プロセス

Start

Disable Decap Modules

Disable Data Pullout Channels

Disable VoIP FEC RX Channels

Clear VoIP FEC RX Channels

ST2022-6 Depacketizer Buffer Level == 0

No

Disable ST-6 Depacketizer Modules

Yes

Disable AXIS2SDI Modules Transmission

End

Start

End

Enable SDI2AXIS Adapter Module Enable

システム モジュールのレジスタ空間

XAPP1272 (v2.0) 2016 年 5 月 5 日 japan.xilinx.com 41

ソフ トウェア割り込みフロー

SMPTE2022-5/6 Transmitter モジュール

SMPTE2022-5/6 Transmitter モジュールのソフ ト ウェア割り込みには、 SDI ロ ッ クおよび SDI アンロッ クの 2 通りのフローがあり ます。 図 30 に SDI ロ ッ クのソフ ト ウェア フローを、 図 31 に SDI アンロッ クのソフ ト ウェア フローを示します。

X-Ref Target - Figure 30

図 30 : SDI ロック ソフ トウェア フロー

X-Ref Target - Figure 31

図 31 : SDI アンロック ソフ トウェア フロー

Start

(Optional, only when you want to program a special video format.) Grab the SDI Stream Information from SDI2AXIS Adapter Module

(Optional, only when you want to program a special video format.) Configure SDI Stream Information to ST2022-6 Packetizer Module

Enable SDI2AXIS Adapter Module

End

Enable ST2022-6 Packetizer Module

Start

Clear SDI2AXIS Adapter Module Buffer

End

Disable ST2022-6 Packetizer Module

システム モジュールのレジスタ空間

XAPP1272 (v2.0) 2016 年 5 月 5 日 japan.xilinx.com 42

SMPTE2022-5/6 Receiver モジュール

SMPTE2022-5/6 Receiver モジュールのソフ ト ウェア割り込みフローには、 SMPTE2022-6 パケッ ト ロ ッ ク、 SMPTE2022-6パケッ ト アンロ ッ ク、ST 2022-6 Depacketizer Empty の 3 つのフローがあ り ます。図 32 に SMPTE2022-6 パケッ ト ロ ッ クのソフ ト ウェア フローを示します。図 33 に SMPTE2022-6 パケッ ト アンロ ッ クのソフ ト ウェア フローを、図 34 に ST 2022-6Depacketizer Empty のソフ ト ウェア フローを示します。

X-Ref Target - Figure 32

図 32 : SMPTE2022-6 パケッ ト ロック ソフ トウェア フロー

Start

Read the SMPTE2022-6 Packet Information from Decap Module

Configure SMPTE2022-6 Packet Information to ST2022-6 Depacketizer and AXIS2SDI Adapter

Enable ST2022-6 Depacketizer Module

Enable AXIS2SDI Module Transmission

Enable Data Pullout Channel

Enable VoIP FEC RX Channel

Enable Decap Channel

End

システム モジュールのレジスタ空間

XAPP1272 (v2.0) 2016 年 5 月 5 日 japan.xilinx.com 43

X-Ref Target - Figure 33

図 33 : SMPTE2022-6 パケッ ト アンロック ソフ トウェア フロー

X-Ref Target - Figure 34

図 34 : ST 2022-6 Depacketizer Empty ソフ トウェア フロー

Start

Disable VoIP FEC RX Channel

Clear VoIP FEC RX Channel

End

Wait for ST2022-6 Depacketizer Empty

Interrupt

Start

Disable Data Pullout Channel

Disable ST2022-6 Depacketizer Module

Disable AXIS2SDI Transmission

End

システム モジュールのレジスタ空間

XAPP1272 (v2.0) 2016 年 5 月 5 日 japan.xilinx.com 44

ツール フローおよび検証

次のチェッ ク リ ス トに、 提供される リ ファレンス デザインで使用されるツール フローおよび検証手順を示します。

表 11 : リファレンス デザインの詳細

パラメーター 説明

一般

開発者 Ilias Ibrahim、 Josh Poh、 Cunhua Xue

ターゲッ ト デバイス Kintex-7 FPGA

ソース コードの提供 なし

ソース コードの形式 (提供される場合) IP インテグレーターのデザイン

既存のザイ リ ンクス アプリ ケーシ ョ ン ノート / リ ファレンス デザイン、 サードパーティ、 Vivado Design Suite からデザインへのコード /IP の使用 (使用した場合はその詳細)

Vivado IP カタログからコアを生成

シミ ュレーシ ョ ン

論理シ ミ ュレーシ ョ ンの実施 N/A

タイ ミ ング シ ミ ュレーシ ョ ンの実施 N/A

論理シ ミ ュレーシ ョ ンおよびタイ ミ ング シ ミ ュレーシ ョン用テス トベンチの提供

N/A

テス ト ベンチの形式 N/A

使用したシ ミ ュレータ /バージ ョ ン N/A

SPICE/IBIS シ ミ ュレーシ ョ ンの実施 N/A

インプリ メンテーシ ョ ン

使用した合成ツール/バージ ョ ン Vivado 2016.1

使用したインプリ メンテーシ ョ ン ツール/バージ ョ ン Vivado 2016.1

スタティ ッ ク タイ ミ ング解析の実施 あ り

ハードウェア検証

ハードウェア検証の実施 あ り

使用したプラ ッ ト フォーム Kintex-7 シ リーズ FPGA KC705 評価キッ ト

必要な環境

XAPP1272 (v2.0) 2016 年 5 月 5 日 japan.xilinx.com 45

表 12 に、 このアプリ ケーシ ョ ン ノートで参照した資料およびバージ ョ ンを示します。

必要な環境

ハードウェア

リ ファレンス システムのハード ウェア要件は次のとおりです。

• ザイ リ ンクス Kintex-7 FPGA KC705 評価キッ ト (x2)

• Inrevium 社製 3G-SDI ボード (TB-FMCH-3GSDI2A) (x2)

• Faster Technology 社製 Quad SFP/SFP+ ト ランシーバー (FM-S14) (x2)

• SFP+ 光ト ランシーバー (x2)

• 光ケーブル

ソフ トウェア

ソフ ト ウェア要件は次のとおりです。

• Vivado Design Suite 2016.1

• SDK 2016.1

• ソフ ト ウェア ターミナル (Tera Term、 ハイパー ターミナルまたは PuTTY など)

リファレンス デザイン ファイル

このアプリ ケーシ ョ ン ノートの リ ファレンス デザインは、 次のリ ンクからダウンロードできます。SMPTE2022 Reference Design Lounge (登録が必要)

表 12 : 参考資料およびバージ ョ ン

資料とバージ ョ ン

『Modular Media over IP Infrastructure Suite v1.0 LogiCORE IP 製品ガイ ド』 (PG241)

『Video over IP Transmitter v1.0 LogiCORE IP 製品ガイ ド』 (PG206)

『Video Over IP FEC Receiver v1.0 LogiCORE IP 製品ガイ ド』 (PG207)

『SMPTE SD/HD/3G-SDI v3.0 製品ガイ ド』 (PG071)

『10 Gigabit Ethernet Subsystem v3.0 製品ガイ ド』 (PG157)

『7 シ リーズ FPGA メモ リ インターフェイス ソ リ ューシ ョ ン v2.0 ユーザー ガイ ド』 (UG586)

『AXI4-Stream インターコネク ト v1.1 LogiCORE IP 製品ガイ ド』 (PG035)

『AXI インターコネク ト v2.1 LogiCORE IP 製品ガイ ド』 (PG059)

必要な環境

XAPP1272 (v2.0) 2016 年 5 月 5 日 japan.xilinx.com 46

X-Ref Target - Figure 35

図 35 : リファレンス デザインのディレク ト リ構造

必要な環境

XAPP1272 (v2.0) 2016 年 5 月 5 日 japan.xilinx.com 47

XAPP1272.zip の 2 つのメ イン ディ レク ト リは kc705_voip_modular_56_tx と kc705_voip_modular_56_rx です。これらのディ レク ト リ構造は同じで、 次のとおりです。

hw_repository |\v_voip_sdi2axis_v1_0: User IP which acts as a bridge for SDI stream to AXI4-Stream |\v_voip_axis2sdi_v1_0: User IP which acts as a bridge for AXI4-Stream and SDI Stream |\v_voip_data_pullout_v1_0: User IP which Control the request generator to FEC RX based on ST2022-6 Depacketizer Status |kc705_voip_modular_56_rx | add_hdl.tcl: TCL for importing package RTL into the project | all.tcl: TCL for building and compiling reference design package | hw_bldr_utils.tcl: TCL which contains utility functions for building the project | proj.tcl: Creates Vivado project and adds "repository" folder into project local repository | rsb.tcl: TCl for constructing IPI subsystem by calling system_basic.TCL in Imports\bd folder and Generates Output Product of the IPI | sdk_build.tcl Generate HDF File and placed at the \SW\SDK_Workspace folder | sdk_init.tcl Generate ELF File based on Generated HDF using SDK Batch Command | \Imports | |-------\bd: Contains files for IPI subsystem construction |-------\RTL: |-------------\TOP: |-------------------\VoIP_RX_10G: Contains the top level HDL and constraint files. |-------------------\package: Contains local variable library for VHDL |-------------\COMMON: |-------------------\SDI_RXTX: Contains Design Files for SDI | \ready_for_download: Contains "download.bit" file of the system. | | \SW | |-------\SDK_Workspace: Contains source code of VoIP Transmitter Application. |-------------\mod_tx: Contains the Top Level Application |kc705_voip_modular_56_tx | add_hdl.tcl: TCL for importing package RTL into the project | all.tcl: TCL for building and compiling reference design package | hw_bldr_utils.tcl: TCL which contains utility functions for building the project | proj.tcl: Creates Vivado project and adds "repository" folder into project local repository | rsb.tcl: TCl for constructing IPI subsystem by calling system_basic.TCL in Imports\bd folder and Generates Output Product of the IPI | sdk_build.tcl Generate HDF File and placed at the \SW\SDK_Workspace folder | sdk_init.tcl Generate ELF File based on Generated HDF using SDK Batch Command | \Imports | |-------\bd: Contains files for IPI subsystem construction |-------\RTL: |-------------\TOP: |-------------\VoIP_TX_10G: Contains the top level HDL and constraint files. |-------------\package: Contains local variable library for VHDL |-------------\COMMON: |-------------\SDI_RXTX: Contains Design Files for SDI | \ready_for_download: Contains "download.bit" file of the system. | | \SW | |-------\SDK_Workspace: Contains source code of VoIP transmitter Application. |-------------\mod_tx: Contains the Top Level Application |sw_repository |\v_voip_axis2sdi: User Software Driver for VoIP AXIS2SDI |\v_voip_sdi2axis: User Software Driver for VoIP SDI2AXIS

ライセンス

Video over IP FEC Transmitter/Receiver コア、 Media over IP Infrastructure モジュール、 10G Ethernet MAC Subsystem のライセンスがインス トールされているこ とを確認して ください。

リファレンス デザインの実行手順

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リファレンス デザインの実行手順

セッ トアップ

この リ ファレンス デザインは、 図 36 に示すよ うに、 TB-FMCH-3GSDI2A メザニン ボードおよび FM-S14 Quad SFP/SFP+Transceiver FMC ボードを使用した Kintex-7 評価ボード (KC705) 上で実行されます。

X-Ref Target - Figure 36

図 36 : Video over IP ST 2022-5/6 System モジュールのセッ トアップ

リファレンス デザインの実行手順

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これら手順のかっこ内の番号は図 37 に示す番号に対応しています。

1. USB ケーブルをホス ト PC から USB JTAG ポート (1) に接続します。 適切なデバイス ド ラ イバーがインス トールされているこ とを確認します。

2. 別の USB ケーブルをホス ト PC から USB UART ポート (2) に接続します。 「ハード ウェア」 に記載された USB-UARTド ラ イバーがインス トールされているこ とを確認します。

3. TB-FMCH-3GSDI2A ボードを HPC-FMC of KC705 (3) に接続します。

4. KC705 の HPC-FMC に接続される SDI ス ト リームで SMPTE 352/Payload ID が有効となっているこ とを確認します。

5. SFP+ 光ト ランシーバーを SFP スロ ッ ト (4) に接続します。

6. J4 (5) にジャンパーを接続して SFP+ ト ランス ミ ッ ターを有効にします。

7. 光ケーブルの一端 (6) を VoIP Transmitter ボードの SFP+ に接続し、 も う一方の端を VoIP Receiver ボードの SFP+ に接続します。

8. KC705 ボードが VoIP Receiver の場合は、 TB-FMCH-3GSDI2A の CH0-TX、 CH1-TX、 および CH2 ポート (7) を SDI ビデオ モニターに接続します。

9. KC705 ボードが VoIP Transmitter の場合は、 TB-FMCH-3GSDI2A の CH0-RX、 CH1-RX、 および CH2 ポート (8) を SDIビデオ ジェネレーターに接続します。

X-Ref Target - Figure 37

図 37 : KC705、 および TB-FMCH-3GSDI2A ボード

リファレンス デザインの実行手順

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10. KC705 ボードを電源スロ ッ ト J49 (9) に接続します。

11. KC705 ボード (10) の電源をオンにします。

12. VoIP の TX と RX の両プラ ッ ト フォームで HW-KC705 のボード リ ビジ ョ ン (11) が同じであるこ とを確認します。

13. 光ケーブルの一端を VoIP TX FM-S14 (13) ボードの SFP+ に接続し、 も う一方の端を VoIP RX FM-S14 (13) ボードのSFP+ に接続します。

14. LED 0、 1、 4、 5、 6、 および 7 が点灯しているこ とを確認して ください (詳細は 「デバッグ」 参照)。

15. ホス ト PC 上で、 次の設定でハイパーターミナルなどの端末プログラムを開始します。

° ボー レート : 115,200

° データ ビッ ト : 8

° パリティ : なし

° ス ト ップ ビッ ト : 1

° フロー制御 : なし

リファレンス デザインの実行

このセクシ ョ ンでは、 ready_for_download ディ レク ト リ内のファイルを使用してシステムを実行するのに必要な手順を詳し く説明します。

1. [スタート ] → [すべてのプログラム] → [SDK 2016.1] → [Xilinx Software Command Line Tool 2016.1] をク リ ッ ク して、Xilinx Microprocessor Debugger を起動します。

2. ザイ リ ンクス ソフ ト ウェア コマンド ラインに次を入力して XMD ツールを実行します。

xmd

3. ザイ リ ンクスのコマンド シェル ウ ィンド ウで、 ready_for_download ディ レク ト リに変更します。

VoIP_TX: >cd <unzip_dir>/kc705_voip_modular_56_tx/ready_for_download VoIP_RX: >cd <unzip_dir>/kc705_voip_modular_56_rx/ready_for_download

4. ビッ ト ス ト リームを FPGA にダウンロード します。

XMD% fpga -f download.bit

5. XMD コマンド プロンプ ト を終了します。

XMD% exit

注記 : FPGA のコンフ ィギュレーシ ョ ンが完了する とすぐにソフ ト ウェア アプリ ケーシ ョ ンの実行が開始します。 実行可能ファイル (.elf) は、 コンフ ィギュレーシ ョ ン ファ イル (download.bit) に埋め込まれています。

リファレンス デザインの実行手順

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ハードウェアの構築

このセクシ ョ ンでは、 ハード ウェア デザインの再構築について説明します。 プロジェク ト を再構築する前に、 10-GigabitEthernet MAC Subsystem および VoIP FEC Transmitter と Receiver のライセンスがインス トールされているこ とを確認します。

注記 : ファ イル パスが長すぎるためにコンパイル エラーが発生しないよ うに、プロジェク ト ファ イルはできるだけルートディ レク ト リの近くに展開して ください。 たとえば、 一般的な Windows システムへのインス トールでは、 C:\ にファイルを展開します。

Vivado Design Suite 2016.1 でプログラ ミ ング ファ イルを生成するには、 次の手順を実行します。

1. Vivado Design Suite を起動します。

2. Tcl コンソールに次のよ うに入力し、 ワークスペース ディ レク ト リに変更します。VoIP_TX: > cd <unzip dir>\kc705_voip_modular_56_tx VoIP_RX: > cd <unzip dir>\kc705_voip_modular_56_rx

3. all.tcl スク リプ ト を実行して、 プロジェク ト ビッ ト ス ト リームを作成、 コンパイル、 そして生成します。

> source all.tcl

SDK でのソフ トウェアのコンパイル

ST 2022-5/6 Media over IP モジュールの SDK 環境は、all.tcl スク リプ トの実行中にコンパイルされます。SDK 環境を始めから作成する必要がある場合は、 次の手順に従います。

1. ハードウェアをエクスポート : Vivado 2016.1 で、 [File] → [Export] → [Export Hardware] をク リ ッ ク します。

a. [Export Hardware] のウ ィンド ウで、 [Include bitstream] をオンにします。

b. [Export to:] フ ィールドを次のよ うに設定します。

VoIP_TX: <unzip dir>\kc705_voip_modular_56_tx\SW\SDK_Workspace

VoIP_RX: <unzip dir>\kc705_voip_modular_56_rx\SW\SDK_Workspace

2. [File] → [Launch SDK] をク リ ッ ク して、 Vivado 2016.1 から Xilinx SDK 2016.1 を起動します。

a. [Launch SDK] ウ ィンド ウで、 [Exported Location] および [Workspace] を適切に設定します。

VoIP_TX: <unzip dir>\kc705_voip_modular_56_tx\SW\SDK_Workspace

VoIP_RX: <unzip dir>\kc705_voip_modular_56_rx\SW\SDK_Workspace

b. SDK でローカル リ ポジ ト リ を作成し、 次の手順を実行します (図 38)。

リファレンス デザインの実行手順

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i. SDK で [Xilinx Tools] → [Repositories] をク リ ッ ク します。 新しいウ ィンド ウが表示されます。

ii. [Local Repositories (available to the current workspace)] の [New] をク リ ッ ク します。

iii. ローカル リ ポジ ト リ パスを追加します。

VoIP_TX: <unzip dir>sw_repository

VoIP_RX: <unzip dir>sw_repository

iv. [Rescan Repositories] をク リ ッ ク します。 この実行には 1 分から 2 分程度かかり ます。

v. [Apply] をク リ ッ ク します。

vi. [OK] をク リ ッ ク します。

注記 : ソフ ト ウェア ローカル リ ポジ ト リ には、 VoIP モジュール 5/6 Transmitter の <v_voip_sdi2axis> と VoIP モジュール 5/6 Receiver の <v_voip_axis2sdi> の下位ド ライバーが含まれます。 これは SDK 2016.1 の [Board SupportPackage] に移植可能です。

X-Ref Target - Figure 38

図 38 : ローカル リポジト リ

リファレンス デザインの実行手順

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c. 新規のボード サポート パッケージを作成します ([File] → [New] → [Board Support Package])。

d. [In the New Board Support Package Project] ウ ィンド ウの [Project name] に 「mod_bsp」 と入力します。

e. [Finish] をク リ ッ ク し、 [OK] をク リ ッ ク します。

この手順では、 ボード サポート パッケージ (BSP) と ソフ ト ウェア アプリ ケーシ ョ ンがコンパイルされます。 この処理には 2 分から 5 分程度かかり ます。 これで、 SDK 内で既存ソフ ト ウェア アプリ ケーシ ョ ンの変更や新規ソフ ト ウェア アプリ ケーシ ョ ンの作成が可能になり ます。

3. SDK ソースをインポート : SDK 2016.1 で [File] → [Import] をク リ ッ ク します。

a. [Import] ウ ィンド ウで、 [General] → [Existing Projects into Workspace] をク リ ッ ク します。

b. [Next] をク リ ッ ク します。

c. [Browse] をク リ ッ ク し、 対応するフォルダーを参照しているこ とを確認します。

VoIP_TX: <unzip dir>\kc705_voip_modular_56_tx\SW\SDK_Workspace

VoIP_RX: <unzip dir>\kc705_voip_modular_56_rx\SW\SDK_Workspace

d. [OK] をク リ ッ ク します。

e. [mod_tx/rx] がオンになっているこ とを確認します。

f. [Finish] をク リ ッ ク します。

X-Ref Target - Figure 39

図 39 : FPGA のプログラム

リファレンス デザインの実行手順

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結果

VoIP TX および VoIP RX のハイパーターミナル画面に図 40 ～図 45 の出力が表示されます。

X-Ref Target - Figure 40

図 40 : VoIP モジュール 5/6 Transmitter のメイン メニュー

X-Ref Target - Figure 41

図 41 : VoIP モジュール 5/6 Transmitter のチャネル選択メニュー

リファレンス デザインの実行手順

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X-Ref Target - Figure 42

図 42 : VoIP モジュール 5/6 Transmitter のチャネル メニュー

X-Ref Target - Figure 43

図 43 : VoIP モジュール 5/6 Receiver のメイン メニュー

X-Ref Target - Figure 44

図 44 : VoIP モジュール 5/6 Receiver のチャネル選択メニュー

デバッグ

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デバッグオンボードの GPIO (汎用 I/O) LED 利用して、短時間でト ラブルシューティング可能です。正常に動作している場合、ビット ス ト リームのコンフ ィギュレーシ ョ ンが完了してから 5 秒以内にすべての LED が非同期にオンになるはずです。 表 13に LED の説明を示します。

GPIO_LED 7 : この LED が微光の場合、 メモ リ サブシステムが正常に初期化されなかったこ とを示します。 開発ボードを変更するこ とで、 この問題が解決されるこ とがあ り ます。

システムの起動後、 IP コア (Video over IP FEC TX/RX と Modular Media over IP Infrastructure) のデバッグを実行する必要があ り ます。 これについては、 『Video over IP FEC Transmitter LogiCORE IP 製品ガイ ド』 (PG206) [参照 4]、 『Video over IP FECReceiver LogiCORE IP 製品ガイ ド』 (PG207) [参照 5]、 『Modular Media over IP Infrastructure v1.0 LogiCORE IP 製品ガイ ド』(PG241) [参照 14] の 「コアのデバッグ」 セクシ ョ ンに記載されています。

X-Ref Target - Figure 45

図 45 : VoIP モジュール 5/6 Receiver のチャネル メニュー

表 13 : ト ランスミ ッ ターおよびト ランシーバーの KC705 GPIO LED の意味

GPIO_LED 意味

0 プライマ リ リ ンク PCS に固定

1 セカンダ リ リ ンク PCS に固定

2 未使用

3 未使用

4 Si5324 に固定

5 100MHz に固定

6 DDR MMCM に固定

7 DDR メモ リの初期化完了

参考資料

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参考資料このアプリ ケーシ ョ ン ノートの参考資料は次のとおりです。

注記 : 日本語版のバージ ョ ンは、 英語版よ り古い場合があ り ます。

1. Inrevium 社製 3G/HD/SD-SDI FMC

2. Kintex-7 FPGA KC705 評価キッ トの製品ページ

3. Faster Technology 社製 FM-S14 Quad SFP/SFP+ ト ランシーバー FMC

4. 『Video over IP FEC Transmitter LogiCORE IP 製品ガイ ド』 (PG206)

5. 『Video Over IP FEC Receiver LogiCORE IP 製品ガイ ド』 (PG207)

6. 『SMPTE SD/HD/3G-SDI 製品ガイ ド』 (PG071 : 英語版、 日本語版)

7. 『AXI 10-Gigabit Ethernet Subsystem 製品ガイ ド』 (PG157 : 英語版、 日本語版)

8. 『Vivado Design Suite : AXI リ ファレンス ガイ ド』 (UG1037 : 英語版、 日本語版)

9. 『Zynq-7000 AP SoC および 7 シ リーズ デバイス メモ リ インターフェイス ソ リ ューシ ョ ン ユーザー ガイ ド』 (UG586 : 英語版、 日本語版)

10. ST 2022-6:2012 - Transport of High Bit Rate Media Signals over IP Networks (HBRMT)

注記 : 登録済みのお客様のみご利用いただけます。

11. NUMERICAL INDEX OF SMPTE STANDARDS

12. 『7 シ リーズ FPGA コンフ ィギュレーシ ョ ン ユーザー ガイ ド』 (UG470 : 英語版、 日本語版)

13. 『Tri-Mode Ethernet MAC LogiCORE IP 製品ガイ ド』 (PG051)

14. 『Modular Media over IP Infrastructure Suite LogiCORE IP 製品ガイ ド』 (PG241)

15. 『AXI4-Stream Infrastructure IP Suite LogiCORE IP 製品ガイ ド』 (PG085)

16. 『AXI4-Stream Interconnect LogiCORE IP 製品ガイ ド』 (PG035)

17. 『AXI Interconnect LogiCORE IP 製品ガイ ド』 (PG059)

改訂履歴

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改訂履歴次の表に、 この文書の改訂履歴を示します。

法的通知本通知に基づいて貴殿または貴社 (本通知の被通知者が個人の場合には 「貴殿」、法人その他の団体の場合には 「貴社」。以下同じ ) に開示

される情報 (以下 「本情報」 といいます) は、 ザイ リ ンクスの製品を選択および使用するこ とのためにのみ提供されます。適用される法律

が許容する 大限の範囲で、 (1) 本情報は 「現状有姿」、 およびすべて受領者の責任で (with all faults) とい う状態で提供され、 ザイ リ ンク

スは、 本通知をもって、 明示、 黙示、 法定を問わず (商品性、 非侵害、 特定目的適合性の保証を含みますがこれらに限られません)、 すべ

ての保証および条件を負わない (否認する ) ものと します。 また、 (2) ザイ リ ンクスは、本情報 (貴殿または貴社による本情報の使用を含む

) に関係し、 起因し、 関連する、 いかなる種類 ・ 性質の損失または損害についても、 責任を負わない (契約上、 不法行為上 (過失の場合を

含む)、 その他のいかなる責任の法理によるかを問わない) ものと し、 当該損失または損害には、 直接、 間接、 特別、 付随的、 結果的な損

失または損害 (第三者が起こした行為の結果被った、 データ、 利益、 業務上の信用の損失、 その他あらゆる種類の損失や損害を含みます)が含まれるものと し、 それは、 たとえ当該損害や損失が合理的に予見可能であったり、 ザイ リ ンクスがそれらの可能性について助言を受

けていた場合であったと しても同様です。 ザイ リ ンクスは、 本情報に含まれるいかなる誤り も訂正する義務を負わず、 本情報または製品

仕様のアップデート を貴殿または貴社に知らせる義務も負いません。事前の書面による同意のない限り、貴殿または貴社は本情報を再生

産、 変更、 頒布、 または公に展示してはな り ません。 一定の製品は、 ザイ リ ン ク スの限定的保証の諸条件に従 う こ と と なるので、

http://japan.xilinx.com/legal.htm#tos で見られるザイ リ ンクスの販売条件を参照してください。 IP コアは、ザイ リ ンクスが貴殿または貴社に

付与したライセンスに含まれる保証と補助的条件に従う こ とにな り ます。 ザイ リ ンクスの製品は、 フェイルセーフと して、 または、 フェ

イルセーフの動作を要求するアプ リ ケーシ ョ ンに使用するために、 設計された り意図された り していません。 そのよ う な重大なアプ リ

ケーシ ョ ンにザイ リ ンクスの製品を使用する場合のリ スク と責任は、 貴殿または貴社が単独で負う ものです。

http://japan.xilinx.com/legal.htm#tos で見られるザイ リ ンクスの販売条件を参照してください。

© Copyright 2016 Xilinx, Inc. Xilinx、 Xilinx のロゴ、 Artix、 ISE、 Kintex、 Spartan、 Virtex、 Vivado、 Zynq、 およびこの文書に含まれるその

他の指定されたブランドは、 米国およびその他各国のザイ リ ンクス社の商標です。 すべてのその他の商標は、 それぞれの保有者に帰属し

ます。

この資料に関するフ ィードバッ クおよびリ ンクなどの問題につきましては、 jpn_trans_feedback@xilinx.com まで、 または各ページの右下

にある [フ ィードバッ ク送信] ボタンをク リ ッ クする と表示されるフォームからお知らせください。いただきましたご意見を参考に早急に

対応させていただきます。 なお、 このメール アドレスへのお問い合わせは受け付けており ません。 あらかじめご了承ください。

日付 バージョ ン 変更内容

2016 年 5 月 5 日 2.0

• タイ トルの 「SMPTE2020」 を 「SMPTE ST」 に変更。

• 本文および図の 「Video over IP SMPTE2022-5/6」 を 「ST 2022-5/6 Media over IP モジュール」 に変更。

• 図 2、 図 3、 図 4 を更新。

• 全体を通して 「SMPTE2022」 を 「ST 2022」 に変更。

• 表 3 を 2 つの新しい表 (表 3 および表 4) に変更。

• 図 4 を更新。

• 新しい表 4 の後から始まる本文と図 9 を削除。

• 次のセクシ ョ ンを削除 : 「ST2022-6 Packetizer Module のレジスタ空間」 、 「FrameModule のレジスタ空間」、 「Decapsulator Module のレジスタ マップ」、 「ST2022-6Depacketizer Module」

• 全体を通して 「2015.4」 を 「2016.1」 に変更。

• 古い図 21 を更新 (現在は図 20)。

• 図 35 および図 38 を更新。

• ディ レク ト リ構造の説明を更新。

2016 年 1 月 25 日 1.0 初版