KC705 評価キットで Aurora 8B10B コア (全二重) を使用する ......著者: Dinesh Kumar...
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XAPP1193 (v1.0) 2014 年 1 月 15 日 japan.xilinx.com 1 © Copyright 2014 Xilinx, Inc. Xilinx, the Xilinx logo, Artix, ISE, Kintex, Spartan, Virtex, Zynq, and other designated brands included herein are trademarks of Xilinx in the United States and other countries. All other trademarks are the property of their respective owners. 概要 このアプリケーション ノ ー ト で は、 Kintex®-7 FPGA KC705 評価キットでザイリンクスの LogiCORE™ Aurora 8B10B IP コアを検証するために必要な手順を説明します。 Aurora 8B10B は、 高 速シ リ アル通信向けのスケーラブルで軽量な高データ レートのリンク レイヤー プ ロ ト コ ルです。 Aurora は、 直感的な ウ ィ ザー ド インターフェイスを使用して、 ザイ リンクスのト ランシーバーを簡単 に実装する こ と を目的と しています。 Aurora プロ ト コルの仕様は公開されており、 リ クエス ト に応じて 提供されます。 Aurora コアは Vivado® IP カタログから無償で利用可能で、 ライセンスを取得してザイ リンクスのシリコン デバイスで使用できます。 一般的に Aurora は、 ほかの業界標準シ リ アル インターフェイスでは複雑すぎたり、 リ ソースを消費し すぎるといったアプリケーションで使用されます。 Aurora は、 低 コ ス ト 、 高デー タ レート、 スケーラ ブル、 そして柔軟なシ リ アル データ チャネルを構築できます。 そのシンプルなフレーム構造は、 既存 プロ ト コルからのデータを容易にカプセル化でき、また電気的要件も汎用システム と互換性があ り ます。 Aurora の使用によって、 FPGA リ ソ ー ス の大量消費や ソ フ ト ウ ェ アの再開発、 ま たは物理的な イ ン フ ラ を新たに構築することなくパフォーマンスを向上させることができます。 リファレンス デザインは、 Kintex-7 FPGA KC705 評価ボードをターゲッ トにしています。 含まれるシステム リファレンス デザインは、 Vivado Design Suite : System Edition 2013.3 を使用して作成および構築さ れています。 Vivado Design Suite を利用することによって 、 IP ブロックをインスタンシエート、 コン フ ィギュレーシ ョ ン、 および接続して複雑な統合システムを構築する作業が簡略化されます。 リ ファレ ンス デザインには、 信号をプローブするための VIO および ILA コアも含まれています。 はじめに このアプリケーション ノ ー ト では、 Vivado Design Suite を使用して Aurora 8B10B コアをコンフィギュ レーションし、VIO および ILA コアでさまざまな信号をプローブして Aurora コアの動作を検証する手 順を詳し く説明します。 次の 2 つの例を使用しています。 1. 2 つのプラ ッ ト フォームを使用するシングル レーン コンフィギュレーション (図 1) 2. ループバ ッ ク モードで 1 つのプラ ッ ト フォームを使用する 4 レーン コンフィギュレーション (図 2) よ り複雑なシステムの構築ブロ ッ クを作成するために、完成したサンプル デザインを利用することが可 能です。 サンプル テスト セ ッ ト ア ッ プでは、 2 つの ク ロ ッ ク ソースを使用してシングル レーン用の 156.25MHz ク ロ ッ ク信号を生成し ます。 4 レーンの例では、 ループバッ ク モードを使用することによって、 1 つの ボー ド でデモン ス ト レーシ ョ ンが可能にな り ます。 こ の場合、 1 つの ク ロ ッ ク ソースを使用してクロッ ク信号を生成します。 これらのリファレンス デザイ ンの再現には、 適切に調整された 156.25MHz ク ロック ソースであればどれでも利用可能です。 アプリケーション ノート : Kintex-7 ファミリ XAPP1193 (v1.0) 2014 年 1 月 15 日 KC705 評価キ ッ ト で Aurora 8B10B コア (全二重) を使用するシステムを設計 著者 : Dinesh Kumar、 Ramachandra Thupalli
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XAPP1193 (v1.0) 2014 年 1 月 15 日 japan.xilinx.com 1
© Copyright 2014 Xilinx, Inc. Xilinx, the Xilinx logo, Artix, ISE, Kintex, Spartan, Virtex, Zynq, and other designated brands included herein are trademarks of Xilinx in the United States and other countries. All other trademarks are the property of their respective owners.
概要 こ のアプ リ ケーシ ョ ン ノ ー ト では、 Kintex®-7 FPGA KC705 評価キ ッ ト でザイ リ ン ク スの
LogiCORE™ Aurora 8B10B IP コアを検証するために必要な手順を説明します。 Aurora 8B10B は、高
速シ リ アル通信向けのスケーラブルで軽量な高データ レー ト の リ ン ク レ イヤー プロ ト コルです。
Aurora は、 直感的なウ ィザード インターフェイスを使用して、 ザイ リ ンクスの ト ランシーバーを簡単
に実装するこ とを目的と しています。Aurora プロ ト コルの仕様は公開されており、 リ クエス トに応じて
提供されます。 Aurora コアは Vivado® IP カタログから無償で利用可能で、 ライセンスを取得してザイ
リ ンクスのシ リ コン デバイスで使用できます。
一般的に Aurora は、 ほかの業界標準シ リ アル インターフェイスでは複雑すぎたり、 リ ソースを消費し
すぎる といったアプ リ ケーシ ョ ンで使用されます。 Aurora は、 低コス ト、 高データ レート、 スケーラ
ブル、 そして柔軟なシ リ アル データ チャネルを構築できます。 そのシンプルなフレーム構造は、 既存
プロ ト コルからのデータを容易にカプセル化でき、また電気的要件も汎用システムと互換性があ り ます。
Aurora の使用によって、FPGA リ ソースの大量消費やソフ ト ウェアの再開発、または物理的なインフラ
を新たに構築するこ とな くパフォーマンスを向上させるこ とができます。
リ ファレンス デザインは、 Kintex-7 FPGA KC705 評価ボードをターゲッ トにしています。
含まれるシステム リ ファレンス デザインは、Vivado Design Suite : System Edition 2013.3 を使用して作成および構築さ
れています。 Vivado Design Suite を利用するこ とによって 、 IP ブロ ッ クをインスタンシエート、 コン
フ ィギュレーシ ョ ン、 および接続して複雑な統合システムを構築する作業が簡略化されます。 リ ファレ
ンス デザインには、 信号をプローブするための VIO および ILA コアも含まれています。
はじめに このアプリ ケーシ ョ ン ノートでは、Vivado Design Suite を使用して Aurora 8B10B コアをコンフ ィギュ
レーシ ョ ンし、VIO および ILA コアでさまざまな信号をプローブして Aurora コアの動作を検証する手
順を詳し く説明します。
次の 2 つの例を使用しています。
1. 2 つのプラ ッ ト フォームを使用するシングル レーン コンフ ィギュレーシ ョ ン (図 1)
2. ループバッ ク モードで 1 つのプラ ッ ト フォームを使用する 4 レーン コンフ ィギュレーシ ョ ン (図 2)
よ り複雑なシステムの構築ブロッ クを作成するために、完成したサンプル デザインを利用するこ とが可
能です。
サンプル テス ト セッ ト アップでは、2 つのクロ ッ ク ソースを使用してシングル レーン用の 156.25MHzク ロ ッ ク信号を生成します。 4 レーンの例では、 ループバッ ク モードを使用するこ とによって、 1 つの
ボードでデモンス ト レーシ ョ ンが可能になり ます。 この場合、 1 つのクロ ッ ク ソースを使用してクロ ッ
ク信号を生成します。 これらの リ ファレンス デザインの再現には、 適切に調整された 156.25MHz クロ ッ ク ソースであればどれでも利用可能です。
アプリケーシ ョ ン ノート : Kintex-7 ファ ミ リ
XAPP1193 (v1.0) 2014 年 1 月 15 日
KC705 評価キッ トで Aurora 8B10B コア (全二重) を使用するシステムを設計著者 : Dinesh Kumar、 Ramachandra Thupalli
ハードウェア要件
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ハードウェア要件 シングル レーンの例
• Kintex-7 FPGA KC705 評価ボード (x 2)
• KC705 ユニバーサル 12v 電源アダプター (x 2)
• 156.25MHz の生成に適したクロ ッ ク ジェネレーター (x 2)
• JTAG プラ ッ ト フォーム USB ケーブル (x 2)
• 両端 SMA コネクタ付きケーブル (x 8)
4 レーンの例
• Kintex-7 FPGA KC705 評価ボード (x 1)
• KC705 ユニバーサル 12v 電源アダプター (x 1)
• 156.25MHz の生成に適したクロ ッ ク ジェネレーター (x 1)
• JTAG プラ ッ ト フォーム USB ケーブル (x 1)
• 両端 SMA コネクタ付きケーブル (x 2)
X-Ref Target - Figure 1
図 1 : シングル レーンのリファレンス デザイン
X-Ref Target - Figure 2
図 2 : 4 レーンのリファレンス デザイン
ソフ トウェア要件
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ソフ トウェア要件 シングル レーンと 4 レーンのソフ ト ウェア要件は同じです。
• Vivado Design Suite 2013.3
ハードウェアの構築 シングル レーンの例
Aurora コアのカスタマイズ
次の手順に従って、 シングル レーン用に Aurora 8B10B コアをカスタマイズして生成します。
1. Vivado Design Suite を起動します。
2. [Create New Project] をク リ ッ ク して [Next] をク リ ッ ク します。
3. プロジェク ト名とパスを選択して [Next] をク リ ッ ク します。
4. [RTL Project] をオンにしてサンプル デザインの実行を許可し、[Do not specify sources at this time]をオンにします。 その後 [Next] をク リ ッ ク します。
5. [xc7k325tffg900-2] をク リ ッ クするか、 または [Boards] をク リ ッ ク して [Kintex-7 FPGA KC705Evaluation platform] をク リ ッ ク します。
6. [Next] をク リ ッ ク して [Finish] をク リ ッ ク します
7. Flow Navigator の [Project Manager] 下にある [IP catalog] をク リ ッ ク し、「Aurora 8B10B」 を検索
し ます。 Aurora コアは、 [Communication & Networking] → [Serial Interfaces] の下にあ り ます。
図 3 を参照してください。
8. [Aurora 8B10B] を右ク リ ッ ク して [Customize IP] をク リ ッ ク します。
9. [Customize IP] ダイアログ ボッ クスの [Core Options] タブで、 [GT Refclk (MHz)] を 「156.25」 に
設定して [Vivado Lab Tools] をオンにします。
X-Ref Target - Figure 3
図 3 : Vivado IP カタログの Aurora 8B10B
ハードウェアの構築
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10. 図 4 のよ うにコンフ ィギュレーシ ョ ン オプシ ョ ンを設定します。
11. [GT Selections] タブをク リ ッ ク します。
12. GTXQ0 のリ ス ト ボッ クス左下のデフォルト設定 「1」 を 「X」 に変更します。
13. GTXQ2 のリ ス ト ボッ クス左下の設定 「X」 を 「1」 に変更して [OK] をク リ ッ ク します (図 5)。
注記 : GTXQ2 ト ランシーバーは、KC705 ボードの SMA コネクタへ割り当てられる唯一のト ラン
シーバーです。 リ ス ト ボッ クスの設定の上にカーソルを置く と、 ツールチップが表示されて選択し
た ト ランシーバーの位置を確認できます。
X-Ref Target - Figure 4
図 4 : Aurora 8B10B シングル レーン コアのオプシ ョ ン設定
ハードウェアの構築
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14. [Generate Output Products] ダイアログ ボッ クスで、デフォルトで設定されていなければ、[GenerateSynthesized checkpoint (.dcp)] をオンにして [Generate] をク リ ッ ク します。
サンプル デザインの合成
1. 出力ファイルの生成が完了したら、 Vivado IDE の [Project Manager] でコア名を右ク リ ッ ク して
[Open IP Example Design] をク リ ッ ク します (図 6)。
X-Ref Target - Figure 5
図 5 : Aurora 8B10B シングル レーン GT の選択
ハードウェアの構築
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2. [OK] をク リ ッ ク して既存のサンプル デザインを上書きします。
3. [OK] をク リ ッ ク して IP のアップグレードを承認し、[Generate] をク リ ッ ク して 7 Series ILA コア
を生成します。
4. [OK] をク リ ッ ク して IP のアップグレードを承認し、[Generate] をク リ ッ ク して 7 Series VIO コア
を生成します。
5. 新し く開いた Vivado IDE の [Project Manager] の [Sources] ビューで [Constraints] を展開します。
制約ファ イル (aurora_8b10b_0_exdes.xdc) を右ク リ ッ ク して、 [Open file] をク リ ッ ク します
(図 7)。
6. Aurora コア ポートのピンの位置を表 1 のとおりに割り当てます。
X-Ref Target - Figure 6
図 6 : [Open IP Example Design] の選択
ハードウェアの構築
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7. このサンプル デザインには、 制約されていないピンが含まれています。 ビッ ト ス ト リーム ファ イ
ルの生成を可能にするには、 制約ファイルの最後に次の行を追加してください (図 7)。
set_property BITSTREAM.General.UnconstrainedPins {Allow} [current_design]
注意 : スペリ ングに注意します。 制約ファ イルの変更箇所をダブルチェッ ク してから次の手順へ進んでくださ
い。
8. 制約ファイルのエディ ター ウ ィンド ウで右ク リ ッ ク し、 [Save File] をク リ ッ ク します。制約ファイ
ルのエディ ター ウ ィンド ウを閉じます。
9. Flow Navigator で [Generate Bitstream] をク リ ッ ク します (図 8)。
X-Ref Target - Figure 7
図 7 : Aurora 8B10B シングル レーンの制約ファイル
表 1 : Aurora 8B10B シングル レーンの制約
ピン名 LOC 値
GTXQ2_N J7
GTXQ2_P J8
INIT_CLK_N AD11
INIT_CLK_P AD12
RESET AG5
GT_RESET_IN AC6
CHANNEL_UP AA8
LANE_UP AB8
HARD_ERR G17
SOFT_ERR F17
ERR_COUNT B17
ハードウェアの構築
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10. [Yes] をク リ ッ ク して合成と インプリ メンテーシ ョ ンを実行し、 ビッ ト ス ト リームの生成を開始し
ます。
続けて、 14 ページの 「シングル レーンのサンプル デザインのセッ ト アップ」 を行います。
4 レーンの例
Aurora コアのカスタマイズ
次の手順に従って、 4 レーン用に Aurora 8B10B コアをカスタマイズして生成します。
1. Vivado Design Suite を起動します。
2. [Create New Project] をク リ ッ ク して [Next] をク リ ッ ク します。
3. プロジェク ト名とパスを選択して [Next] をク リ ッ ク します。
4. [RTL Project] をオンにしてサンプル デザインの実行を許可し、[Do not specify sources at this time]をオンにします。 その後 [Next] をク リ ッ ク します。
5. [xc7k325tffg900-2] をク リ ッ クするか、 または [Boards] をク リ ッ ク して [Kintex-7 FPGA KC705Evaluation platform] をク リ ッ ク します。
6. [Next] をク リ ッ ク して [Finish] をク リ ッ ク します
7. Flow Navigator の [Project Manager] 下にある [IP catalog] をク リ ッ ク し、「Aurora 8B10B」 を検索
し ます。 Aurora コアは、 [Communication & Networking] → [Serial Interfaces] の下にあ り ます。
図 9 を参照してください。
X-Ref Target - Figure 8
図 8 : [Generate Bitstream] の選択
ハードウェアの構築
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8. [Aurora 8B10B] を右ク リ ッ ク して [Customize IP] をク リ ッ ク します。
9. [Core Options] タブで [GT Refclk (MHz)] を 「156.25」 に設定して [Vivado Lab Tools] をオンにし
ます。
10. 図 10 のよ うにコンフ ィギュレーシ ョ ン オプシ ョ ンを設定します。
X-Ref Target - Figure 9
図 9 : Vivado IP カタログの Aurora 8B10B
ハードウェアの構築
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11. [GT Selections] タブをク リ ッ ク します。
12. [Lanes] を 「4」 に設定します。
13. GTXQ0 のリ ス ト ボッ クス左下のデフォルト設定 「1」 を 「X」 に変更します。
14. GTXQ2 のリ ス ト ボッ クスの設定 「X」 を 「1」、 「2」、 「3」、 および 「4」 に変更して [OK] をク リ ッ
ク します (図 11)。
注記 : GTXQ2 ト ランシーバーは、KC705 ボードの SMA コネクタへ割り当てられる唯一のト ラン
シーバーです。 リ ス ト ボッ クスの設定の上にカーソルを置く と、 ツールチップが表示されて選択し
た ト ランシーバーの位置を確認できます。
X-Ref Target - Figure 10
図 10 : Aurora 8B10B 4 レーン コアのオプシ ョ ン設定
ハードウェアの構築
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15. [Generate Output Products] ダイアログ ボッ クスで、デフォルトで設定されていなければ、[GenerateSynthesized checkpoint (.dcp)] をオンにして [Generate] をク リ ッ ク します。
Aurora コアの合成
1. 出力ファイルの生成が完了したら、 Vivado IDE の [Project Manager] でコア名を右ク リ ッ ク して
[Open IP Example Design] をク リ ッ ク します (図 12)。
X-Ref Target - Figure 11
図 11 : Aurora 8B10B 4 レーン GT の選択
ハードウェアの構築
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2. [OK] をク リ ッ ク して既存のサンプル デザインを上書きします。
3. [OK] をク リ ッ ク して IP のアップグレードを承認し、[Generate] をク リ ッ ク して 7 Series ILA コア
を生成します。
4. [OK] をク リ ッ ク して IP のアップグレードを承認し、[Generate] をク リ ッ ク して 7 Series VIO コア
を生成します。
5. 新し く開いた Vivado IDE の [Project Manager] の [Sources] ビューで [Constraints] を展開します。
制約ファ イル (aurora_8b10b_0_exdes.xdc) を右ク リ ッ ク して、 [Open file] をク リ ッ ク します
(図 13)。
6. Aurora コア ポートのピンの位置を表 2 のとおりに割り当てます。
X-Ref Target - Figure 12
図 12 : IP サンプル デザインを開く
ハードウェアの構築
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X-Ref Target - Figure 13
図 13 : Aurora 8B10B 4 レーンの制約ファイル
表 2 : Aurora 8B10B 4 レーンの制約
ピン名 LOC 値
GTXQ2_N J7
GTXQ2_P J8
INIT_CLK_N AD11
INIT_CLK_P AD12
RESET AG5
GT_RESET_IN AC6
CHANNEL_UP AA8
LANE_UP[0] AB8
LANE_UP[1] AC9
LANE_UP[2] AB9
LANE_UP[3] AE26
HARD_ERR G17
SOFT_ERR F17
ERR_COUNT B17
ハードウェア上でのリファレンス デザインの実行
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7. このサンプル デザインには、 制約されていないピンが含まれています。 ビッ ト ス ト リーム ファ イ
ルの生成を可能にするには、 制約ファイルの最後に次の行を追加してください (図 13)。
set_property BITSTREAM.General.UnconstrainedPins {Allow} [current_design]
注意 : スペリ ングに注意します。 制約ファ イルの変更箇所をダブルチェッ ク してから次の手順へ進んでくださ
い。
8. 制約ファイルのエディ ター ウ ィンド ウで右ク リ ッ ク し、 [Save File] をク リ ッ ク します。エディ ター
ウ ィンド ウを閉じます。
9. Flow Navigator で [Generate Bitstream] をク リ ッ ク します (図 14)。
10. [Yes] をク リ ッ ク して合成と インプリ メンテーシ ョ ンを実行し、 ビッ ト ス ト リームの生成を開始し
ます。
続けて、 16 ページの 「4 レーンのサンプル デザインのセッ ト アップ」 を行います。
ハードウェア上でのリファレンス デザインの実行
シングル レーンのサンプル デザインのセッ トアップ
このサンプル デザインは、2 つのプラ ッ ト フォームにおけるシングル レーン Aurora 8B10B の接続を示
しています (2 ページの図 1)。 プラ ッ ト フォームは、 2 つの Kintex-7 FPGA KC705 評価キッ ト ボード
で構成されています (図 15)。
X-Ref Target - Figure 14
図 14 : [Generate Bitstream] の選択
ハードウェア上でのリファレンス デザインの実行
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次の手順のかっこ内の番号は図 15 に示す番号に対応しています。 両端 SMA コネク タ付きケーブルを
使用して、 これらの接続を行います。
1. ボード 1 の TXP (4) をボード 2 の RXP (5) へ接続します。
2. ボード 1 の TXN (7) をボード 2 の RXN (6) へ接続します。
3. ボード 2 の TXP (4) をボード 1 の RXP (5) へ接続します。
4. ボード 2 の TXN (7) をボード 1 の RXN (6) へ接続します。
5. ク ロ ッ ク ソース 1 の CLKP をボード 1 の MGT CLK P (2) へ接続します。
6. ク ロ ッ ク ソース 1 の CLKN をボード 1 の MGT CLK N (3) へ接続します。
7. ク ロ ッ ク ソース 2 の CLKP をボード 2 の MGT CLK P (2) へ接続します。
8. ク ロ ッ ク ソース 2 の CLKN をボード 2 の MGT CLK N (3) へ接続します。
9. ホス ト PC の JTAG プラ ッ ト フォーム USB ケーブルをボード 1 のプラ ッ ト フォーム ケーブル ヘッ
ダー (1) へ接続します。
10. ホス ト PC の JTAG プラ ッ ト フォーム USB ケーブルをボード 2 のプラ ッ ト フォーム ケーブル ヘッ
ダー (1) へ接続します。
11. KC705 ユニバーサル 12v 電源アダプター ケーブルを両方のボードの電源コネク タ (9) へ接続し
ます。
12. 両方のボードの電源スイ ッチ (8) を ON の位置に設定します。
セッ ト アップが完了する と、 図 16 のよ うにな り ます。
注記 : 各ボードにはそれぞれ独立したクロ ッ ク ソースを使用してください。
X-Ref Target - Figure 15
図 15 : KC705 ボードの画像
52
1
9
8
3
4
6
7
ハードウェア上でのリファレンス デザインの実行
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続けて、 17 ページの 「シングル レーンのハード ウェア セッシ ョ ンのセッ ト アップ」 を行います。
4 レーンのサンプル デザインのセッ トアップ
このサンプル デザインは、 内部ループバッ クを使用する 1 つのプラ ッ ト フォームにおける 4 レーン
Aurora 8B10B の接続を示しています (2 ページの図 2)。 プラ ッ ト フォームは、 2 つの Kintex-7 FPGAKC705 評価キッ ト ボードで構成されています (15 ページの図 15)。
次の手順のかっこ内の番号は図 15 に示す番号に対応しています。 両端 SMA コネク タ付きケーブルを
使用して、 これらの接続を行います。
1. ク ロ ッ ク ソースの CLKP をプラ ッ ト フォーム ボードの MGT CLK P (2) へ接続します。
2. ク ロ ッ ク ソースの CLKN をプラ ッ ト フォーム ボードの MGT CLK N (3) へ接続します。
3. KC705 ユニバーサル 12v 電源アダプター ケーブルを電源コネクタ (9) へ接続します。
4. 電源スイ ッチ (8) を ON の位置に設定します。
セッ ト アップが完了する と、 図 17 のよ うにな り ます。
X-Ref Target - Figure 16
図 16 : シングル レーン Aurora 8B10B のセッ トアップ
Clock Source 1 Clock Source 2
ハードウェア上でのリファレンス デザインの実行
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続けて、 23 ページの 「4 レーンのハードウェア セッシ ョ ンのセッ ト アップ」 を行います。
シングル レーンのハードウェア セッシ ョ ンのセッ トアップ
デバイスのプログラム
1. Vivado IDE の Flow Navigator の [Program and Debug] 下にある [Open Hardware Manager] をク
リ ッ ク します (図 18)。
X-Ref Target - Figure 17
図 17 : 4 レーン Aurora 8B10B のセッ トアップ
Clock Source
ハードウェア上でのリファレンス デザインの実行
XAPP1193 (v1.0) 2014 年 1 月 15 日 japan.xilinx.com 18
2. [Hardware Manager] ページの上部にある [Open a new hardware target] をク リ ッ ク して [Next] をク リ ッ ク します (図 19)。
X-Ref Target - Figure 18
図 18 : [Open Hardware Manager] の選択
ハードウェア上でのリファレンス デザインの実行
XAPP1193 (v1.0) 2014 年 1 月 15 日 japan.xilinx.com 19
3. サーバー名 <host[:port]> の設定を [localhost:60001] のままにして [Next] をク リ ッ ク します。
注記 : この手順は、 ハード ウェア ターゲッ トが Vivado Design Suite を駆動するホス ト PC へ接続
されているこ とを前提と します。 Vivado CSE Server アプリ ケーシ ョ ンを使用するネッ ト ワーク上
の 2 番目のホス ト PC へハード ウェア ターゲッ ト を接続する こ と も可能です。 詳細は、 『VivadoDesign Suite ユーザー ガイ ド : プログラムおよびデバッグ』 (UG908) [参照 3] の「Vivado HardwareManager を使用した FPGA デバイスのプログラム」 を参照してください。
4. [Hardware Targets] にリ ス ト されているプラ ッ ト フォーム ボードの 1 つをク リ ッ ク してハイライ ト
表示し、 [Next] をク リ ッ ク して [Finish] をク リ ッ ク します。
5. [Hardware] ビューでアクティブなデバイス [XC7K325T_0(0)] をク リ ッ ク します。
6. [Hardware Device Properties] ビューで、 [Programming file] にビッ ト ス ト リーム ファ イル名
(aurora_8b10b_0_exdes.bit) を指定し、 [Probes file] にプローブ フ ァ イル名
(debug_nets.ltx) を指定します (図 20)。
X-Ref Target - Figure 19
図 19 : [Open a New Hardware Target] の選択
X-Ref Target - Figure 20
図 20 : [Hardware Device Properties] パネル
ハードウェア上でのリファレンス デザインの実行
XAPP1193 (v1.0) 2014 年 1 月 15 日 japan.xilinx.com 20
7. [Hardware] ビューでデバイスを右ク リ ッ ク し、 [Program Device] をク リ ッ ク します (図 21)。 ビッ
ト ス ト リーム ファ イルのパス と名前が正しいこ とを確認して [OK] をク リ ッ ク します。
8. プログラムが完了したら [Hardware] ビューでプログラムされたターゲッ ト デバイスを右ク リ ッ ク
し、 [Close Target] をク リ ッ ク します (図 22)。
9. [Hardware] ビューで 2 つ目のターゲッ ト プラ ッ ト フォームを右ク リ ッ ク し、 [Close Target] をク
リ ッ ク します (図 23)。
10. 最初のターゲッ トで使用したビッ ト ス ト リーム ファ イルとプローブ ファイルを用いて手順 6 およ
び手順 7 を繰り返します。
11. プログラムが完了したら [Hardware] ビューでプログラムされたターゲッ ト デバイスを右ク リ ッ ク
し、 [Refresh Device] をク リ ッ ク します (図 24)。
X-Ref Target - Figure 21
図 21 : [Program Device] の選択
X-Ref Target - Figure 22
図 22 : [Close Target] の選択
X-Ref Target - Figure 23
図 23 : [Open Target] の選択
ハードウェア上でのリファレンス デザインの実行
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デザインの実行
1. [Hardware] ビューでデバイスを右ク リ ッ ク し、 [Run Trigger] をク リ ッ ク します。 表示された波形
画面で、 lane_up 信号と channel_up 信号が High であるこ とを確認します (図 25)。
2. [Debug Probes] で [hw_vio_1] の下にある次の信号を Ctrl キーを押しながら ク リ ッ ク してすべて
選択します。
• channel_up_i_1
• lane_up_i_1
• gtreset_from_vio_i
• sysreset_from_vio_i
3. 選択した状態で右ク リ ッ ク して [Add Probes to VIO Window] をク リ ッ ク します (図 26)。
X-Ref Target - Figure 24
図 24 : [Refresh Device] の選択
X-Ref Target - Figure 25
図 25 : シングル レーン HW-ILA の波形
ハードウェア上でのリファレンス デザインの実行
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4. リ セッ ト信号を ト グルします (図 27)。 channel_up_i_1 信号と lane_up_i_1 信号は Low に遷
移し、 各リセッ ト信号が ト グルした後に High へ戻るはずです。
次の手順に従って、 波形画面でリセッ ト信号の結果を確認します。
1. 図 27 のよ うに、 1 つのリセッ ト信号を High に設定します。
2. [Hardware] ビューでデバイスを右ク リ ッ ク し、 [Run Trigger] をク リ ッ ク します。
3. 波形表示のタブをク リ ッ ク して、 リセッ ト信号の結果を確認します (図 28)。
X-Ref Target - Figure 26
図 26 : [Add Probes to VIO Window] の選択
X-Ref Target - Figure 27
図 27 : リセッ ト信号のトグル
ハードウェア上でのリファレンス デザインの実行
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4. リセッ ト信号を ト グルするたびに、 手順 2 と手順 3 を繰り返して結果を確認します。
前述の手順で、sysreset_from_vio_i または gtreset_from_vio_i のいずれかがアサート される と、
コア (またはト ランシーバー ) がリセッ ト状態になるため、 channel_up_i_1 と lane_up_i_1 の両方が
Low に遷移するこ とを検証しました。 ただし、 sysreset_from_vio_i と gtreset_from_vio_i の両
方が Low の場合、コアはリセッ ト状態から遷移し、channel_up_i_1 と lane_up_i_1 は両方と も Highになり ます。
4 レーンのハードウェア セッシ ョ ンのセッ トアップ
デバイスのプログラム
1. Vivado IDE の Flow Navigator の [Program and Debug] 下にある [Open Hardware Manager] をク
リ ッ ク します (図 29)。
X-Ref Target - Figure 28
図 28 : リセッ ト信号に対応するシングル レーン HW-ILA の波形
ハードウェア上でのリファレンス デザインの実行
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2. [Hardware Manager] ページの上部にある [Open a new hardware target] をク リ ッ ク して [Next] をク リ ッ ク します (図 30)。
X-Ref Target - Figure 29
図 29 : [Open Hardware Manager] の選択
ハードウェア上でのリファレンス デザインの実行
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3. サーバー名 <host[:port]> の設定を local host:60001 のままにして [Next] をク リ ッ ク します。
注記 : この手順は、 ハード ウェア ターゲッ トが Vivado Design Suite を駆動するホス ト PC へ接続
されているこ とを前提と します。 Vivado CSE Server アプリ ケーシ ョ ンを使用するネッ ト ワーク上
の 2 番目のホス ト PC へハード ウェア ターゲッ ト を接続する こ と も可能です。 詳細は、 『VivadoDesign Suite ユーザー ガイ ド : プログラムおよびデバッグ』 (UG908) [参照 3] の「Vivado HardwareManager を使用した FPGA デバイスのプログラム」 を参照してください。
4. [Hardware Targets] にリ ス ト されているプラ ッ ト フォーム ボードの 1 つをク リ ッ ク してハイライ ト
表示し、 [Next] をク リ ッ ク して [Finish] をク リ ッ ク します。
5. [Hardware] ビューでアクティブなデバイス [XC7K325T_0(0)] をク リ ッ ク します。
6. [Hardware Device Properties] ビューで、 [Programming file] にビッ ト ス ト リーム ファ イル名
(aurora_8b10b_0_exdes.bit) を指定し、 [Probes file] にプローブ フ ァ イル名
(debug_nets.ltx) を指定します (図 31)。
X-Ref Target - Figure 30
図 30 : [Open a New Hardware Target] の選択
X-Ref Target - Figure 31
図 31 : [Hardware Device Properties] パネル
ハードウェア上でのリファレンス デザインの実行
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7. [Hardware] ビューでデバイスを右ク リ ッ ク し、 [Program Device] をク リ ッ ク します (図 32)。 ビッ
ト ス ト リーム ファ イルのパス と名前が正しいこ とを確認して [OK] をク リ ッ ク します。
8. プログラムが完了したら [Hardware] ビューでプログラムされたターゲッ ト デバイスを右ク リ ッ ク
し、 [Refresh Device] をク リ ッ ク します (図 33)。
デザインの実行
1. [Hardware] ビューでデバイスを右ク リ ッ ク し、 [Run Trigger] をク リ ッ ク します。
2. [Debug Probes] で [hw_vio_1] の下にある信号を Ctrl キーを押しながら ク リ ッ ク してすべて選択
します。
3. 選択した状態で右ク リ ッ ク して [Add Probes to VIO Window] をク リ ッ ク します。
4. リ ンク パートナーがまだ接続されていないため、 lane_up_vio_i 信号はト グルしています。
5. [hw_vio_1] タブで、loopback_vio_i[2:0] 信号の横に表示されている下向き矢印をク リ ッ ク し
ます (図 34)。
6. PMA ループバッ ク モードの場合は、 loopback_vio_i[2:0] の値を 「2」 に設定して [OK] をク
リ ッ ク します。
7. PCS ループバッ ク モードの場合は、 loopback_vio_i[2:0] の値を 「1」 に設定して [OK] をク
リ ッ ク します。
X-Ref Target - Figure 32
図 32 : [Program Device] の選択
X-Ref Target - Figure 33
図 33 : [Refresh Device] の選択
ハードウェア上でのリファレンス デザインの実行
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8. lane_up_i_i_1 信号と channel_up_r_1 信号が安定して High であるこ とを確認します。
9. 手順 5 および手順 6 を実行して gtreset_vio_i および sysreset_vio_i 信号を ト グルし、
lane_up_i_i_1 および channel_up_r_1 信号が Low に遷移するこ とを確認します。その後、各
リセッ ト信号が ト グルして High に戻るこ とを確認します (図 35)。
X-Ref Target - Figure 34
図 34 : PMA ループバック モードの設定
X-Ref Target - Figure 35
図 35 : 4 レーンの HW-VIO 出力
リファレンス デザイン
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次の手順に従って、 波形画面でリセッ ト信号の結果を確認します。
1. 手順 5 と手順 6 のよ うに、 gt_reset_vio_i と sysreset_vio_i を Low に設定します。
2. [Hardware] ビューでデバイスを右ク リ ッ ク し、 [Run Trigger] をク リ ッ ク します。
3. 波形表示のタブをク リ ッ ク して、 リセッ ト信号の結果を確認します (図 36)。
4. リセッ ト信号を ト グルするたびに、 手順 2 と手順 3 を繰り返して結果を確認します。
前述の手順で、 sysreset_vio_i または gtreset_vio_i のいずれかがアサート される と、 コア (または ト ランシーバー ) が リ セッ ト 状態になるため、 channel_up_r_1 と lane_up_i_i_1 の両方が
Low に遷移するこ とを検証しました。 ただし、 sysreset_vio_i と gtreset_vio_i の両方が Lowの場合、 コアはリセッ ト状態から遷移し、 channel_up_r_1 と lane_up_i_i_1 は両方と も High になり ます。
リファレンス デザイン
このアプリ ケーシ ョ ン ノートの リ ファレンス デザインは、Vivado IP カタログの Aurora 8B10B コアを
カスタマイズして生成されています。
表 3 に、 リ ファレンス デザインの詳細を示します。
X-Ref Target - Figure 36
図 36 : リセッ ト信号に対応する 4 レーン HW-ILA の波形
表 3 : リファレンス デザインの詳細
パラメーター 説明
全般
開発者 Dinesh Kumar、 Ramachandra Thupalli
ターゲッ ト デバイス ( ステッピング レベル、ES、 プロダクシ ョ ン、 スピード グレード )
Kintex-7 XC7K325T-2FFG900
ソース コードの提供 あ り
ソース コードの形式 Verilog (vho/ネッ ト リ ス ト で VHDL を間接的に
サポート )
まとめ
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まとめ Kintex-7 FPGA KC705 評価キッ トは、 LogiCORE IP Aurora 8B10B コアを実装およびテス トするため
の最適なプラ ッ ト フォームを提供します。KC705 ボード、ク ロ ッ ク ソース、および Vivado Design Suiteを使用するだけで、 さまざまなコンフ ィギュレーシ ョ ンを素早く評価できます。
参考資料 この文書の参考資料は次のとおりです。
1. 『LogiCORE IP Aurora 8B/10B の製品ガイ ド』 (PG046)
2. 『Vivado Design Suite ユーザー ガイ ド : IP を使用した設計』 (UG896)
3. 『Vivado Design Suite ユーザー ガイ ド : プログラムおよびデバッグ』 (UG908)
改訂履歴 次の表に、 この文書の改訂履歴を示します。
既存のザイ リ ンクス アプリ ケーシ ョ ン ノート/ リ ファレンス デザイン、 CORE Generator™ ツール、 サードパーティからデザインへのコード /IP の使用
Vivado IP カタログから生成された Aurora コアを
使用
シミ ュレーシ ョ ン
論理シ ミ ュレーシ ョ ンの実施 なし
タイ ミ ング シ ミ ュレーシ ョ ンの実施 なし
論理シ ミ ュレーシ ョ ンおよびタイ ミ ング シミ ュレーシ ョ ンでのテス トベンチの利用
N/A
テス トベンチの形式 N/A
使用したシ ミ ュレータ / バージ ョ ン N/A
SPICE/IBIS シ ミ ュレーシ ョ ンの実施 なし
インプリ メンテーシ ョ ン
使用した合成ツール / バージ ョ ン Vivado Design Suite 2013.3
使用したインプリ メンテーシ ョ ン ツール /バージ ョ ン
Vivado Design Suite 2013.3
スタティ ッ ク タイ ミ ング解析の実施 あ り (PAR/TRCE のタイ ミ ングにパス)
ハードウェア検証
ハードウェア検証の実施 あ り
使用したハード ウェア プラ ッ ト フォーム Kintex-7 FPGA KC705 評価キッ ト
表 3 : リファレンス デザインの詳細 (続き)
パラメーター 説明
日付 バージョ ン 内容
2014 年 1 月 15 日 1.0 初版
Notice of Disclaimer
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