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Figura 3.1. Registro de carga paralela de n bits.
Figura 3.2. Registro con posibilidad de puesta a cero.
Figura 3.3. Registro de desplazamiento (lógico).
Estructura y Tecnología de Computadores II 3.1
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Figura 3.4. Registro de desplazamiento bidireccional.
Figura 3.5. Principio de funcionamiento de un desplazador combinacional.
Tabla 3.1. Tabla de funcionamiento de un desplazador combinacional.
Número de desplazamientos Aritm. Lógico Rotac.Complem. a 2: Binario natural i′3 i′2 i′3 i′2 i′3 i′2izq.>0, dcha.<0
0 0 i3 i2 i3 i2 i3 i21 1 i2 i1 i2 i1 i2 i12 2 i1 i0 i1 i0 i1 i03 3 i0 0 i0 0 i0 i3
-4 4 i3 i3 0 0 i2 i2-3 5 i3 i3 0 0 i2 i1-2 6 i3 i3 0 0 i1 i0-1 7 i3 i3 0 i3 i0 i3
Estructura y Tecnología de Computadores II 3.2
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Figura 3.6. Desplazador combinacional basado en multiplexores.
Figura 3.7. Registro para implementar la complementación.
Estructura y Tecnología de Computadores II 3.3
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Figura 3.8. Registro para implementar el incremento.
Figura 3.9. Circuito para implementar las operaciones lógicas de dos operandos
Estructura y Tecnología de Computadores II 3.4
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(a)
(b)
Figura 3.10. Sumadores elementales: (a) semisumador, (b) sumador total.
Figura 3.11. Sumador paralelo con propagación de llevada.
Figura 3.12. Célula sumadora de un sumador rápido.
Estructura y Tecnología de Computadores II 3.5
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Figura 3.13. Sumador paralelo con generación anticipada de llevadas.
Figura 3.14. Asociación de grupos de sumadores rápidos.
Estructura y Tecnología de Computadores II 3.6
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Figura 3.15. Sumador-restador paralelo de n bits.
(a)
(b)
Figura 3.16. Estructuras de la ALU: (a) simple, (b) con regitro de resultado.
Figura 3.17. Multiplicador basado en ROM.
Estructura y Tecnología de Computadores II 3.7
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Figura 3.18. Célula para la multiplicación.
Figura 3.19. Multiplicador combinacional con estructura celular.
Estructura y Tecnología de Computadores II 3.8
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Figura 3.20. Multiplicador combinacional con estructura celular simplificado.
Figura 3.21. Bit-slice de 4 bits
Estructura y Tecnología de Computadores II 3.9