Digital Integrated Circuits Adapted from EECS 141 copyright UCB 1996 Manufacturing Process...

Digital Integrated CircuitsAdapted from EECS 141 copyright UCB 1996

Manufacturing ProcessManufacturing Process

CMOSתהליך

פרופ’ יוסי שחםהמחלקה לאלקטרוניקה פיזיקלית

אוניברסיטת תל-אביב)לפי ההרצאות של יאן ראבאי מברקלי(



הכנת הפרוסות והליתוגרפיה הבסיסית



CMOSתהליך



CMOSדוגמה - מהפך

This two-inverter circuit (of Figure 3.25 in the text) will bemanufactured in a twin-well process.

VDD VDD

Vin Vout

M1

M2

M3

M4

Vout2



Layout - תרשים



תהליך הייצור

http://tanqueray.eecs.berkeley.edu/~ehab/inv.html.

של פרופ’ אנדי ניורייטר SIMPLהתצוגה מבוססת על התכנית מאוניברסיטת ברקלי.

אינפורמציה מלאה נמצאת באתר:



התחלה

Starting wafer: n-type withdoping level = 10 13/cm3

* Cross-sections will be shown along vertical line A-A’

A

A’



WELLהגדרת ה-

(1) Oxidize wafer(2) Deposit silicon nitride(3) Deposit photoresist



WELLבניית ה-

(4) Expose resist using n-wellmask



WELLבניית ה-

(5) Develop resist(6) Etch nitride and(7) Grow thick oxide



Nמסוג WELLבניית ה-

(8) Implant n-dopants (phosphorus)

(up to 1.5 m deep)



Pמסוג WELLבניית ה-

Repeat previous steps



חמצון השער

0.055 m thin



תחמוצת השדה

Uses Active Area mask

Is followed by threshold-adjusting implants

0.9 m thick



פוליסיליקון



השתלת יונים לצמתות

n+ source-drain implant(using n+ select mask)



השתלת יונים לצמתות

p+ source-drain implant(using p+ select mask)



פתיחת חורים

(1) Deposit inter-level dielectric (SiO2) — 0.75 m

(2) Define contact opening using contact mask



- אלומיניום1מתכת

Aluminum evaporated (0.8 m thick)

followed by other metal layers and glass



מבנה מתכת מתקדם יותר



הקר בין התרשים למציאות

Digital Integrated Circuits Adapted from EECS 141 copyright UCB 1996 Manufacturing Process...

Documents

Transcript of Digital Integrated Circuits Adapted from EECS 141 copyright UCB 1996 Manufacturing Process...