12-bit 10-bit 8-bit NV DAC with I2C...

MCP47FVBXX揮発性メモリと I²C™ インターフェイスを備えた

1 および 2 電圧出力の 8/10/12 ビット DAC

注意 : この日本語版文書は参考資料としてご利用ください。最新情報は必ずオリジナルの英語版をご参照願います。

特長

• 動作電圧レンジ- 2.7 ～ 5.5 V: 仕様を完全に満たす動作レンジ- 1.8 ～ 2.7 V: 仕様を一部だけ満たす動作レンジ

• 出力電圧分解能- 8 ビット : MCP47FVB0X (256 ステップ )- 10 ビット : MCP47FVB1X (1024 ステップ )- 12 ビット : MCP47FVB2X (4096 ステップ )

• レールツーレール入出力• 高速なセトリングタイム : 6 µs (typ.)• DAC 参照電圧源を以下から選択可能

- デバイス VDD - VREF ピンに接続した外部電圧源 ( バッファ

あり / なしを選択可能 )- 内部バンドギャップ (1.22 V typ.)

• 出力ゲインを以下から選択可能- (1x) ユニティゲイン- 2x ( 内部 VDD を参照電圧源として使わない

場合 )• POR/BOR 保護• 省電力モード

- 出力バッファの切り離し ( 高インピーダンス )- VOUT プルダウン抵抗の選択 (100 kまたは

1 k)• 低消費電力

- 通常動作時 :180 µA 未満 (1 出力 )380 µA 未満 (2 出力 )

- パワーダウン動作時 :650 nA (typ.)• I2C™ インターフェイス :

- スレーブアドレスオプション : 4 通りの固定アドレス

- 標準モード (100 kbps)ファストモード (400 kbps)ハイスピードモード ( 最大 3.4 Mbps)

- 高電圧コマンド対応 (MCP47FEBXX と互換 )

• パッケージタイプ : 8 ピン TSSOP• 拡張温度レンジ : -40 ～ +125 ℃

パッケージタイプ

概要

MCP47FVBXX は、揮発性メモリと I2C シリアルインターフェイスを備えたバッファ付き電圧出力 8/10/12ビット D/A コンバータ (DAC) です。

DAC の参照電圧源には VREF ピン、デバイス VDD、内部バンドギャップ電圧のいずれかを選択できます。VDD を選択した場合、DAC の参照回路に VDD が内部で接続されます。 VREF ピンを使う場合、出力バッファのゲインは 1 または 2 のどちらかに設定できます。ゲインを 2 に設定した場合、VREF ピン電圧は VDD/2 以下に制限されます。

これらのデバイスが備える 2 線式の I2C 互換シリアルインターフェイスは標準(100 kHz)、ファスト(400 kHz)、ハイスピード (1.7 MHz、3.4 MHz) モードをサポートします。

応用

• セットポイントまたはオフセットのトリミング• センサ校正• 低消費電力携帯型計器• PC 周辺機器• データ収集システム• モータ制御

Note 1: このピンの信号は DAC0および /またはDAC1に接続できます。

MCP47FVBX1TSSOPSingle

VOUT0

VREF0

NC

SCL

LAT0/HVC

1

2

34

8

7

65 VSS

SDAVDD

MCP47FVBX2TSSOP

Dual

VOUT0

VREF(1)

VOUT1

SCL

LAT(1)/HVC

1

2

34

8

7

65 VSS

SDAVDD

2016 Microchip Technology Inc. DS20005405A_JP - p. 1

MCP47FVBXX

MCP47FVBX1(1 出力 ) のブロック図

Note 1: 参照電圧源として内部バンドギャップを選択した場合、このバッファのゲインは 2 です。 G ビットを「1」にセットした場合の総ゲインは 4 です。

Power-up/Brown-outControl

VDD

VSS

I2C™ Serial InterfaceModule andControl Logic

Memory (32x16)DAC0 (Vol)

VREF0

OpAmp

Gain

VOUT0

LAT0/HVCR

esis

tor

Ladd

er

VSS

PD1:PD0 and

VREF1:VREF0

VREF1:VREF0

+-

VDD

SDA

SCL

Band Gap (1.22V)

PD1:PD0

VREF1:VREF0VDD

VBG

PD1:PD0

1k

100

k

VREF (Vol)Power-down (Vol)Gain (Vol)Status (Vol)

(1)

and PD1:PD0

DS20005405A_JP - p. 2 2016 Microchip Technology Inc.

MCP47FVBXX

MCP47FVBX2(2 出力 ) のブロック図

Note 1: 参照電圧源として内部バンドギャップを選択した場合、このバッファのゲインは 2 です。 G ビットを「1」にセットした場合の総ゲインは 4 です。

Power-up/Brown-outControl

VDD

VSS

I2C™ Serial InterfaceModule andControl Logic

VREF

LAT/HVCR

esis

tor

Ladd

er

OpAmp

Gain

VOUT1

Res

isto

r La

dder

intVR1

PD1:PD0 and

VREF1:VREF0

VREF1:VREF0

+-

VDD

PD1:PD0 and

VREF1:VREF0

VREF1:VREF0

+-

VDD

SDA

SCL

Band Gap (1.22V)

Band Gap (1.22V)

PD1:PD0

VDD

VBG

VDD

VSS

VSS

PD1:PD0

OpAmp

Gain

VOUT0

1k

100

k

1k

100

k

Memory (32x16)DAC0 and 1 (Vol)VREF (Vol)Power-down (Vol)Gain (Vol)Status (Vol)

VREF1:VREF0and PD1:PD0

VREF1:VREF0and PD1:PD0

PD1:PD0

PD1:PD0

(1)

(1)


MCP47FVBXX

デバイス機能

デバイス

出力

チャ

ンネ

ル数

分解

能 (b

it)

制御

イ

ンタ

ーフ

ェイ

ス

POR

/BO

R時

の

DA

C出

力設

定(1

)

VREF入力数

内部

バン

ドギ

ャッ

プ

LAT入

力数

メモリ

仕様

動作

レン

ジ(V

DD

)(2)

MCP47FVB01 1 8 I2C™ 7Fh 1 Yes 1 RAM 1.8 ～ 5.5 VMCP47FVB11 1 10 I2C 1FFh 1 Yes 1 RAM 1.8 ～ 5.5 VMCP47FVB21 1 12 I2C 7FFh 1 Yes 1 RAM 1.8 ～ 5.5 VMCP47FVB02 2 8 I2C 7Fh 1 Yes 1 RAM 1.8 ～ 5.5 VMCP47FVB12 2 10 I2C 1FFh 1 Yes 1 RAM 1.8 ～ 5.5 VMCP47FVB22 2 12 I2C 7FFh 1 Yes 1 RAM 1.8 ～ 5.5 VMCP47FEB01 1 8 I2C™ 7Fh 1 Yes 1 EEPROM 1.8 ～ 5.5 VMCP47FEB11 1 10 I2C 1FFh 1 Yes 1 EEPROM 1.8 ～ 5.5 VMCP47FEB21 1 12 I2C 7FFh 1 Yes 1 EEPROM 1.8 ～ 5.5 VMCP47FEB02 2 8 I2C 7Fh 1 Yes 1 EEPROM 1.8 ～ 5.5 VMCP47FEB12 2 10 I2C 1FFh 1 Yes 1 EEPROM 1.8 ～ 5.5 VMCP47FEB22 2 12 I2C 7FFh 1 Yes 1 EEPROM 1.8 ～ 5.5 VNote 1: 出荷時の既定値です。

2: アナログ性能は 2.7 ～ 5.5 V での値です。


MCP47FVBXX

1.0 電気的特性

絶対最大定格 (†) VSS を基準とした VDD の電圧 .................................................................................................................. -0.6 ～ +6.5 VVSS を基準とした全てのピンの電圧 ................................................................................................. -0.6 ～ VDD + 0.3 V

入力クランプ電流、IIK (VI < 0、VI > VDD、VI > VPP、HV ピンにて ) 20 mA

出力クランプ電流、IOK (VO < 0 または VO > VDD) 20 mA

VSS ピンの最大ソース電流 (1 出力デバイス )...........................................................................................50 mA(2 出力デバイス ).........................................................................................100 mA

VDD ピンの最大シンク電流 (1 出力デバイス )...........................................................................................50 mA(2 出力デバイス ).........................................................................................100 mA

VOUT ピンの最大ソース電流...................................................................................................................................20 mA

VOUT ピンの最大シンク電流...................................................................................................................................20 mAVREF ピンの最大シンク電流 ..................................................................................................................................125 µA

SDA、SCL ピンの最大入力ソース / シンク電流 .....................................................................................................2 mA

SDA 出力ピンの最大出力シンク電流 ....................................................................................................................25 mA

総消費電力 (1) .......................................................................................................................................................400 mW

パッケージ許容損失 (TA = +50 ℃、TJ = +150 ℃ ) TSSOP-8...................................................................................................................................................700 mW

全ピンの ESD 保護 4 kV (HBM)400V (MM)2 kV (CDM)

ラッチアップ (JEDEC JESD78A に基づく ) @ +125 ℃ 100 mA

保管温度..................................................................................................................................................... -65 ～ +150 ℃

電源投入中の周囲温度 -55 ～ +125 ℃

ピンのはんだ付け温度 (10 秒間 )..........................................................................................................................+300 ℃

最高接合部温度 (TJ) ..............................................................................................................................................+150 ℃

Note 1: 消費電力は下式で求まります。 PDIS = VDD x {IDD - IOH} + {(VDD – VOH) x IOH} + (VOL x IOL)

† 注 : 上記の「絶対最大定格」を超える条件は、デバイスに恒久的な損傷を生じる可能性があります。これはストレス定格です。本書の動作表に示す条件または上記から外れた条件でのデバイスの運用は想定していません。長期間にわたる最大定格条件での動作または保管は、デバイスの信頼性に影響する可能性があります。


MCP47FVBXX

DC特性

DC 特性

標準動作条件 ( 特に明記のない場合 )動作温度 : –40 ℃ TA +125 ℃ ( 拡張温度レンジ )

特に明記のない限り、全てのパラメータは仕様動作レンジの全域に適用します。VDD = +2.7 ～ +5.5 V、VREF = +2.048 ～ VDD、VSS = 0 V、 Gx = ‘0’、RL = 5 k (VOUT と GND 間 )、CL = 100 pF 仕様の Typ. 値は、VDD = 5.5 V、TA = +25 ℃での値です。

パラメータ記号 Min. Typ. Max. 単位条件

電源電圧 VDD 2.7 — 5.5 V1.8 — 2.7 V DAC は動作するもののアナログ仕様は

制限されます。シリアルインターフェイスは完全に動作します。

デバイスパワーオンリセットを保証するVDD 電圧 ( 立ち上がり )

VPOR/BOR — — 1.7 V RAM 保持電圧 (VRAM) < VPOR VDD 電圧が VPOR/BOR リミットより高い場合、デバイスはリセット状態になりません。

パワーオンリセットを保証する VDD 立ち上がり速度

VDDRR (Note 3) V/ms

高電圧コマンド電圧レンジ (HVC ピン )

VHV VSS — 12.5 V HVC ピンの電圧は (VIL、VIH、VIHH) のいずれかです (1)。

高電圧入力WiperLock™ 移行電圧

VIHHEN 9.0 — — V WiperLock™ テクノロジへ移行するためのしきい値電圧

高電圧入力WiperLock™ 終了電圧

VIHHEX — — VDD + 0.8 V V (Note 1)

PORから出力駆動までの遅延

TPORD — 25 50 µs VDD 立ち上がり、VDD > VPOR

Note 1 このパラメータは設計で保証された値です。Note 3 POR/BOR 電圧トリップポイントは電圧の変化速度に影響されません。ヒステリシスは時間遅延により

実装されます。


MCP47FVBXX

DC 特性


特に明記のない限り、全てのパラメータは仕様動作レンジの全域に適用します。 VDD = +2.7 ～ +5.5 V、VREF = +2.048 ～ VDD、VSS = 0 V、 Gx = ‘0’、RL = 5 k(VOUT と GND 間 )、CL = 100 pF 仕様の Typ. 値は、VDD = 5.5 V、TA = +25 ℃での値です。


消費電流 IDD — — 500 µA 1 出力シリアルインターフェイス動作時( 高電圧コマンドは使わず ) VRxB:VRxA = ‘01’ (6)、 VOUT は無負荷、VDD = 5.5 V 揮発性 DAC レジスタ = 000h I2C™:FSCL = 3.4 MHz

— — 700 µA 2 出力

— — 400 µA 1 出力シリアルインターフェイス動作時 (2) ( 高電圧コマンドは使わず ) VRxB:VRxA = ‘10‘ (4)、VOUT は無負荷、VREF = VDD = 5.5 V揮発性 DAC レジスタ = 000h I2C:FSCL = 3.4 MHz

— — 550 µA 2 出力

— — 180 µA 1 出力シリアルインターフェイス非動作時 (2) ( 高電圧コマンドは使わず ) VRxB:VRxA = ‘00‘、SCL = SDA = VSS、VOUT は無負荷、揮発性 DAC レジスタ = 000h

— — 380 µA 2 出力

— — 180 µA 1 出力シリアルインターフェイス非動作時 (2) ( 高電圧コマンドは使わず ) VRxB:VRxA = ‘11‘、VREF = VDD、 SCL = SDA = VSS、VOUT は無負荷、揮発性 DAC レジスタ = 000h

— — 380 µA 2 出力

— 145 180 µA 1 出力 HVC = 12.5 V ( 高電圧コマンド )、シリアルインターフェイスは非動作VREF = VDD = 5.5 V、LAT/HVC = VIHH、 DAC レジスタ = 000h、VOUT ピンは無負荷

— 260 400 µA 2 出力

パワーダウン電流 IDDP — 0.65 3.8 µA PDxB:PDxA = 01 (5)、 VOUT は未接続Note 2 このパラメータは特性評価によって確認済みです。Note 4 VRxB:VRxA = 「10」の場合、電源電流は抵抗ラダーで消費されません。Note 5 PDxB:PDxA = 「01」、「10」、「11」の場合の電流は同じです。Note 6 設計により、この条件で消費電流が最大となります。

DC特性 (続き ))


MCP47FVBXX

DC特性 (続き )

DC 特性


特に明記のない限り、全てのパラメータは仕様動作レンジの全域に適用します。VDD = +2.7 ～ +5.5 V、VREF = +2.048 ～ VDD、VSS = 0 V、 Gx = ‘0’、RL = 5 k(VOUT と GND 間 )、CL = 100 pF 仕様の Typ. 値は、VDD = 5.5 V、TA = +25 ℃での値です。

パラメータ記号 Min. Typ. Max. 単位条件抵抗ラダーの抵抗 RL 100 140 180 k 1.8 V VDD 5.5 V、VREF 1.0 V(7)

分解能 ( 抵抗とタップの数 ) C.1「分解能」参照

N 256 タップ数 8ビットノーミッシングコード1024 タップ数 10ビットノーミッシングコード4096 タップ数 12ビットノーミッシングコード

公称 VOUT 変動 (12) |VOUT - VOUTMEAN|/VOUTMEAN

— 0.5 1.0 % 2.7 V VDD 5.5 V(2)

— — 1.2 % 1.8 V(2)

VOUT 温度係数(C.19「VOUT 温度係数」参照 )

DVOUT/DT — 15 — ppm/ ℃ コード = レンジ中央値 (7Fh、1FFh、7FFh のいずれか )

VREF ピン入力電圧レンジ

VREF VSS — VDD V 1.8 V VDD 5.5 V(1)

Note 1 このパラメータは設計で保証された値です。Note 2 このパラメータは特性評価によって確認済みです。Note 7 VRxB:VRxA = 「10」の場合の VREF ピンと VSS ピンの間の抵抗値です。2 出力デバイス (MCP47FVBX2)

の場合、これは各抵抗ラダーの実効抵抗値です ( 並列の 2 つの抵抗ラダーの抵抗値を計測して算出 )。Note 12 出力電圧の平均値に対する変動幅です。


MCP47FVBXX

DC特性 (続き )

DC 特性


特に明記のない限り、全てのパラメータは仕様動作レンジの全域に適用します。 VDD = +2.7 ～ +5.5 V、VREF = +2.048 ～ VDD、VSS = 0 V、 Gx = ‘0’、RL = 5 k (VOUT と GND 間 )、CL = 100 pF 仕様の Typ. 値は、VDD = 5.5 V、TA = +25 ℃での値です。

パラメータ記号 Min. Typ. Max. 単位条件ゼロスケール誤差C.5「ゼロスケール誤差 (EZS)」参照 ) ( コード = 000h)

EZS — — 0.75 LSb 8ビット VRxB:VRxA = ‘11’、Gx = ‘0’、VREF = VDD、無負荷

2.0「代表的な性能曲線」参照 (2) LSb VRxB:VRxA = ‘00’、Gx = ‘0’、VDD = 5.5 V、無負荷

2.0「代表的な性能曲線」参照 (2) LSb VDD = 1.8 V、VREF = 1.0 V VRxB:VRxA = ‘10’、Gx = ‘0’、無負荷


2.0「代表的な性能曲線」参照 (2) LSb VRxB:VRxA = ‘01’、Gx = ‘0’、無負荷 — — 3 LSb 10ビット VRxB:VRxA = ‘11’、Gx = ‘0’、

VREF = VDD、無負荷2.0「代表的な性能曲線」参照 (2) LSb VRxB:VRxA = ‘00’、Gx = ‘0’,

VDD = 5.5 V、無負荷2.0「代表的な性能曲線」参照 (2) LSb VDD = 1.8 V、VREF = 1.0 V

VRxB:VRxA = ‘10’、Gx = ‘0’、無負荷2.0「代表的な性能曲線」参照 (2) LSb VDD = 1.8 V、VREF = 1.0 V

VRxB:VRxA = ‘11’、Gx = ‘0’、無負荷 2.0「代表的な性能曲線」参照 (2) LSb VRxB:VRxA = ‘01’、Gx = ‘0’、無負荷

— — 12 LSb 12ビット VRxB:VRxA = ‘11’、Gx = ‘0’、VREF = VDD、無負荷

2.0「代表的な性能曲線」参照 (2) LSb VRxB:VRxA = ‘00’、Gx = ‘0’、VDD = 5.5 V、無負荷



2.0「代表的な性能曲線」参照 (2) LSb VRxB:VRxA = ‘01’、Gx = ‘0’、無負荷オフセット誤差 (C.7「オフセット誤差 (EOS)」参照 )

EOS -15 ±1.5 +15 mV VRxB:VRxA = ‘00’、Gx = ‘0’、無負荷

オフセット電圧温度係数

VOSTC — ±10 — µV/ ℃

Note 2 このパラメータは特性評価によって確認済みです。


MCP47FVBXX

DC特性 (続き )

DC 特性


特に明記のない限り、全てのパラメータは仕様動作レンジの全域に適用します。 VDD = +2.7 ～ +5.5 V、VREF = +2.048 ～ VDD、VSS = 0 V、Gx = ‘0’、RL = 5 k (VOUT と GND 間 )、CL = 100 pF 仕様の Typ. 値は、VDD = 5.5 V、TA = +25 ℃での値です。

パラメータ記号 Min. Typ. Max. 単位条件フルスケール誤差 (C.4「フルスケール誤差(EFS)」参照 )

EFS — — 4.5 LSb 8 ビットコード = FFh、VRxB:VRxA = ‘11’、 Gx = ‘0’、VREF = 2.048 V、無負荷

2.0「代表的な性能曲線」参照 (2) LSb コード = FFh、VRxB:VRxA = ‘10’、 Gx = ‘0’、VREF = 2.048 V、無負荷

2.0「代表的な性能曲線」参照 (2) LSb コード = FFh、VRxB:VRxA = ‘01’、 Gx = ‘0’、VREF = 2.048 V、無負荷

2.0「代表的な性能曲線」参照 (2) LSb コード = FFh、VRxB:VRxA = ‘00’、無負荷

— — 18 LSb 10ビットコード = 3FFh、VRxB:VRxA = ‘11’、 Gx = ‘0’、VREF = 2.048 V、無負荷

2.0「代表的な性能曲線」参照 (2) LSb コード = 3FFh、VRxB:VRxA = ‘10’、 Gx = ‘0’、VREF = 2.048 V、無負荷

2.0「代表的な性能曲線」参照 (2) LSb コード = 3FFh、VRxB:VRxA = ‘01’、 Gx = ‘0’、VREF = 2.048 V、無負荷

2.0「代表的な性能曲線」参照 (2) LSb コード = 3FFh、VRxB:VRxA = ‘00’、無負荷

— — 70 LSb 12ビットコード = FFFh、VRxB:VRxA = ‘11’、 Gx = ‘0’、VREF = 2.048 V、無負荷

2.0「代表的な性能曲線」参照 (2) LSb コード = FFFh、VRxB:VRxA = ‘10’、 Gx = ‘0’、VREF = 2.048 V、無負荷

2.0「代表的な性能曲線」参照 (2) LSb コード = FFFh、VRxB:VRxA = ‘01’、 Gx = ‘0’、VREF = 2.048 V、無負荷

2.0「代表的な性能曲線」参照 (2) LSb コード = FFFh、VRxB:VRxA = ‘00’、無負荷

Note 2 このパラメータは特性評価によって確認済みです。


MCP47FVBXX

DC特性 (続き )

DC 特性



パラメータ記号 Min. Typ. Max. 単位条件ゲイン誤差 (C.9「ゲイン誤差 (EG)」参照 )(9)

EG -1.0 ±0.1 +1.0 %FSR 8 ビットコード = 250、無負荷 VRxB:VRxA = ‘00’、Gx = ‘0’ -1.0 ±0.1 +1.0 %FSR

10ビットコード = 1000、無負荷 VRxB:VRxA = ‘00’、Gx = ‘0’ -1.0 ±0.1 +1.0 %FSR

12ビットコード = 4000、無負荷 VRxB:VRxA = ‘00’、Gx = ‘0’ ゲイン誤差ドリフト(C.10「ゲイン誤差ドリフト (EGD)」参照 )

G/℃ — -3 — ppm/ ℃

総未修正誤差(C.6「総合誤差 (ET)」参照 )(2)

ET -2.5 — +0.5 LSb 8 ビット VRxB:VRxA = ‘00’、無負荷 2.0「代表的な性能曲線」参照 LSb VDD = 1.8 V、

VRxB:VRxA = ‘11’、Gx = ‘0’、VREF = 1.0 V、無負荷

-10.0 — +2.0 LSb 10ビット VRxB:VRxA = ‘00’、無負荷 2.0「代表的な性能曲線」参照 LSb VDD = 1.8 V、


-40.0 — +8.0 LSb 12ビット VRxB:VRxA = ‘00’、無負荷 2.0「代表的な性能曲線」参照 LSb VDD = 1.8 V、


Note 2 このパラメータは特性評価によって確認済みです。Note 9 このゲイン誤差はオフセット誤差を含みません。


MCP47FVBXX

DC特性 (続き )

DC 特性


特に明記のない限り、全てのパラメータは仕様動作レンジの全域に適用します。 VDD = +2.7 ～ 5.5 V、VREF = +2.048 V ～ VDD、VSS = 0 V、 Gx = ‘0’、RL = 5 k (VOUT と GND 間 )、CL = 100 pF 仕様の Typ. 値は、VDD = 5.5 V、TA = +25 ℃での値です。

パラメータ記号 Min. Typ. Max. 単位条件積分非直線性 (C.11「積分非直線性(INL)」参照 )(8, 11)

INL -0.5 ±0.1 +0.5 LSb 8 ビット VRxB:VRxA = ‘10’ ( コード :6 ～250)、VDD = VREF = 5.5 V

2.0「代表的な性能曲線」参照 (2) LSb VRxB:VRxA = ‘00’、‘01’、‘11’ 2.0「代表的な性能曲線」参照 (2) LSb VRxB:VRxA = ‘01’、VDD = 5.5 V、

Gx = ‘1’ 2.0「代表的な性能曲線」参照 (2) LSb VRxB:VRxA = ‘10’、‘11’

VREF = 1.0 V、Gx = ‘1’ 2.0「代表的な性能曲線」参照 (2) LSb VDD = 1.8 V、VREF = 1.0 V

-1.5 ±0.4 +1.5 LSb 10ビット VRxB:VRxA = ‘10’ ( コード :25 ～1000)、VDD = VREF = 5.5 V

2.0「代表的な性能曲線」参照 (2) LSb VRxB:VRxA = ‘00’、‘01’、‘11’ 2.0「代表的な性能曲線」参照 (2) LSb VRxB:VRxA = ‘01’、

VDD = 5.5 V、Gx = ‘1’ 2.0「代表的な性能曲線」参照(2) LSb VRxB:VRxA = ‘10’、‘11’

VREF = 1.0 V、Gx = ‘1’ 2.0「代表的な性能曲線」参照(2) LSb VDD = 1.8 V、VREF = 1.0 V

-6 ±1.5 +6 LSb 12ビット VRxB:VRxA = ‘10’ ( コード :100～ 4000)、VDD = VREF = 5.5 V

2.0「代表的な性能曲線」参照(2) LSb VRxB:VRxA = ‘00’、‘01’、‘11’ 2.0「代表的な性能曲線」参照 (2) LSb VRxB:VRxA = ‘01’、VDD = 5.5 V、

Gx = ‘1’ 2.0「代表的な性能曲線」参照 (2) LSb VRxB:VRxA = ‘10’、‘11’

VREF = 1.0 V、Gx = ‘1’ 2.0「代表的な性能曲線」参照 (2) LSb VDD = 1.8 V、VREF = 1.0 V

Note 2 このパラメータは特性評価によって確認済みです。Note 8 INL と DNL は、 VRL = VDD (VRxB:VRxA = 「00」) の条件で VOUT で計測しています。Note 11 コードのレンジは分解能によって決まります (8 ビットでは 6 ～ 250、10 ビットでは 25 ～ 1000、12 ビッ

トでは 100 ～ 4000)。


MCP47FVBXX

DC特性 (続き )

DC 特性


特に明記のない限り、全てのパラメータは仕様動作レンジの全域に適用します。 VDD = +2.7 ～ +5.5 V、VREF = +2.048 ～ VDD、VSS = 0 V、 Gx = ‘0’、RL = 5 k (VOUT と GND 間 )、CL = 100 pF 仕様の Typ. 値は、VDD = 5.5 V、TA = +25 ℃での値です。

パラメータ記号 Min. Typ. Max. 単位条件差動非直線性 (C.12「微分非線形性(DNL)」参照 )(8, 11)

DNL -0.25 ±0.0125

+0.25 LSb 8 ビット VRxB:VRxA = ‘10’ ( コード :6 ～ 250)、 VDD = VREF = 5.5 V

2.0「代表的な性能曲線」参照 (2) LSb Char: VRxB:VRxA = ‘00’、‘01’、‘11’ 2.0「代表的な性能曲線」参照 (2) LSb Char:VRxB:VRxA = ‘01’, VDD = 5.5 V、

Gx = ‘1’ 2.0「代表的な性能曲線」参照 (2) LSb Char:VRxB:VRxA = ‘10’、‘11’

VREF = 1.0 V、Gx = ‘1’ 2.0「代表的な性能曲線」参照 (2) LSb VDD = 1.8 V


2.0「代表的な性能曲線」参照 (2) LSb Char:VRxB:VRxA = ‘00’、‘01’、‘11’ 2.0「代表的な性能曲線」参照 (2) LSb Char:VRxB:VRxA = ‘01’、

VDD = 5.5 V、Gx = ‘1’ 2.0「代表的な性能曲線」参照 (2) LSb Char:VRxB:VRxA = ‘10’、‘11’



2.0「代表的な性能曲線」参照 (2) LSb Char:VRxB:VRxA = ‘00’、‘01’、‘11’ 2.0「代表的な性能曲線」参照 (2) LSb Char:VRxB:VRxA = ‘01’、

VDD = 5.5 V、Gx = ‘1’ 2.0「代表的な性能曲線」参照 (2) LSb Char:VRxB:VRxA = ‘10’、‘11’


Note 2 このパラメータは特性評価によって確認済みです。Note 8 INL と DNL は、 VRL = VDD (VRxB:VRxA = 「00」) の条件で VOUT で計測しています。Note 11 コードのレンジは分解能によって決まります (8 ビットでは 6 ～ 250、10 ビットでは 25 ～ 1000、12 ビッ

トでは 100 ～ 4000)。


MCP47FVBXX

DC特性 (続き )

DC 特性


特に明記のない限り、全てのパラメータは仕様動作レンジの全域に適用します。 VDD = +2.7 ～ +5.5 V、VREF = +2.048 ～ VDD、VSS = 0 V、Gx = '0'、RL = 5 k (VOUT と GND 間 )、CL = 100 pF 仕様の Typ. 値は、VDD = 5.5 V、TA = +25 ℃での値です。

パラメータ記号 Min. Typ. Max. 単位条件-3 dB 帯域幅 (C.16「-3 dB 帯域幅」参照 )

BW — 86.5 — kHz VREF = 2.048 V ± 0.1 V、 VRxB:VRxA = ‘10’、Gx = ‘0’

— 67.7 — kHz VREF = 2.048 V ± 0.1 V、 VRxB:VRxA = ‘10’、Gx = ‘1’

出力アンプ

最小出力電圧 VOUT(MIN) — 0.01 — V 1.8 V VDD < 5.5 V、出力アンプの最小駆動電圧

最大出力電圧 VOUT(MAX) — VDD – 0.04

— V 1.8 V VDD < 5.5 V、出力アンプの最大駆動電圧

位相マージン PM — 66 — 度 (°) CL = 400 pF、RL = スルーレート (10) SR — 0.44 — V/µs RL = 5 k 短絡電流 ISC 3 9 14 mA DAC コード = フルスケール内部バンドギャップ

バンドギャップ電圧 VBG 1.18 1.22 1.26 Vバンドギャップ電圧温度係数

VBGTC — 15 — ppm/ ℃

動作レンジ (VDD) 2.0 — 5.5 V VREF ピン電圧が安定するレンジ2.2 — 5.5 V 線形の VOUT 出力が得られるレンジ

外部参照電圧 (VREF) 入力レンジ (1) VREF VSS — VDD –

0.04V VRxB:VRxA = ‘11’

( バッファありモード )VSS — VDD V VRxB:VRxA = ‘10’

( バッファなしモード )入力容量 CREF — 1 — pF VRxB:VRxA = ‘10’

( バッファなしモード )全高調波歪み (1) THD — -64 — dB VREF = 2.048 V ± 0.1 V、

VRxB:VRxA = ‘10’、Gx = ‘0’、周波数 = 1 kHz

動的性能最大コード遷移時のグリッチ (C.14「最大コード遷移時のグリッチ」参照 )

— 45 — nV-s 1 LSb の変化による最上位ビットの桁上げ (7FFh から 800h への変化 )

デジタルフィードスルー (C.15「デジタルフィードスルー」参照 )

—

MCP47FVBXX

DC特性 (続き )

DC 特性




デジタル入出力 (LAT0/HVC)シュミットトリガ HIGH入力しきい値

VIH 0.45 VDD — — V 2.7 VVDD 5.5 V( アナログ VDD が 5 V の時にデジタル VDD は 2.7 V まで許容 )

0.5 VDD — — V 1.8 V VDD 2.7 Vシュミットトリガ LOW入力しきい値

VIL — — 0.2 VDD V

シュミットトリガ入力のヒステリシス

VHYS — 0.1 VDD — V

入力リーク電流 IIL -1 — 1 µA VIN = VDD 、VIN = VSS ピンの静電容量 CIN、COUT — 10 — pF fC = 3.4 MHzデジタルインターフェイス (SDA、SCL)出力 LOW 電圧 VOL — — 0.4 V VDD 2.0 V、IOL = 3 mA

— — 0.2 VDD V VDD < 2.0 V、IOL = 1 mA 入力 HIGH 電圧 (SDA および SCL ピン )

VIH 0.7 VDD — — V 1.8V VDD 5.5 V

入力 LOW 電圧 (SDA および SCL ピン )

VIL — — 0.3 VDD V 1.8V VDD 5.5 V

入力リーク電流 ILI -1 — 1 µA SCL = SDA = VSS または SCL = SDA = VDD

ピンの静電容量 CPIN — 10 — pF fC = 3.4 MHz RAM 値値のレンジ N 0h — FFh hex 8 ビット

0h — 3FFh hex 10ビット 0h — FFFh hex 12ビット

DAC レジスタのPOR/BOR 値

N 表 4-2 参照 hex 8 ビット表 4-2 参照 hex 10ビット表 4-2 参照 hex 12ビット

PDCON の出荷時初期設定

表 4-2 参照 hex

電源要件

電源感受性(C.17「電源感受性 (PSS)」参照 )

PSS — 0.002 0.005 %/% 8 ビットコード = 7Fh— 0.002 0.005 %/% 10 ビットコード = 1FFh— 0.002 0.005 %/% 12ビットコード = 7FFh

Note 1 このパラメータは設計で保証された値です。Note 2 このパラメータは特性評価によって確認済みです。


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DC 関連の Note:1. このパラメータは設計で保証された値です。2. このパラメータは特性評価によって確認済みです。 3. POR/BOR 電圧トリップポイントは電圧の変化速度に影響されません。ヒステリシスは時間遅延により実装され

ます。

4. VRxB:VRxA = 「10」の場合、電源電流は抵抗ラダーで消費されません。5. PDxB:PDxA = 「01」、「10」、「11」の場合の電流は同じです。6. 設計により、この条件で消費電流が最大となります。 7. VRxB:VRxA = 「10」の場合の VREF ピンと VSS ピンの間の抵抗値です。2 出力デバイス (MCP47FVBX2) の場合、

これは各抵抗ラダーの実効抵抗値です ( 並列の 2 つの抵抗ラダーの抵抗値を計測して算出 )。8. INL と DNL は、 VRL = VDD (VRxB:VRxA = 「00」) の条件で VOUT で計測しています。 9. このゲイン誤差はオフセット誤差を含みません。 10. コードが FSR の 1/4 から 3/4 に変化した時の最終値の 1/2LSb の範囲に入るまでの値 ( 例 :12 ビットデバイスの

場合、400h → C00h の変化 )。11. コードのレンジは分解能によって決まります (8 ビットでは 6 ～ 250、10 ビットでは 25 ～ 1000、12 ビットでは

100 ～ 4000)。12. 出力電圧の平均値に対する変動幅です。


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1.1 タイミング波形とタイミング要件

図 1-1: VOUT セトリングタイムの波形表 1-1: ワイパのセトリングタイム

タイミング特性


特に明記のない限り、全てのパラメータは仕様動作レンジの全域に適用します。 VDD = +1.8 ～ 5.5 V、VSS = 0 V、RL = 5 k (VOUT と GND 間 )、CL = 100 pF 仕様の Typ. 値は、VDD = 5.5 V、TA = +25 ℃での値です。


VOUT セトリングタイム (±1LSb 以内の誤差に収まるまでの時間、CL = 100 pF) (C.13「セトリングタイム」参照 )

tS — 6 — µs 8 ビットコード = 3Fh BFh、BFh 3Fh(1)

— 6 — µs 10 ビットコード = 0FFh 2FFh、2FFh 0FFh(1)

— 6 — µs 12 ビットコード = 3FFh BFFh、BFFh 3FFh(1)

Note 1 コードがFSRの1/4から3/4に変化した時の最終値の1/2LSbの範囲に入るまでの値(例:12ビットデバイスの場合、400h→C00hの変化)。

VOUT

± 1 LSb

Old Value

New Value


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1.2 I2C モードの波形と要件

図 1-2: POR/BOR 時の波形

図 1-3: I2C パワーダウンコマンドのタイミング表 1-2: リセットのタイミング

タイミング特性

標準動作条件 ( 特に明記のない場合 )動作温度 : –40 ℃ TA +125 ℃ ( 拡張温度レンジ ) 特に明記のない限り、全てのパラメータは仕様動作レンジの全域に適用します。 VDD = +1.8 ～ 5.5 V、VSS = 0 V、RL = 5 k(VOUT と GND 間 )、CL = 100 pF 仕様の Typ. 値は、VDD = 5.5 V、TA = +25 ℃での値です。


パワーオンリセット遅延

tPORD — 60 — µs ACK ビットの応答を監視してデバイスがコマンドに応答する事を保証するための遅延

ブラウンアウトリセット遅延

tBORD — 45 — µs VDD(MIN) から VPOR への VDD 遷移時VOUT の駆動が無効になるまでの遅延

パワーダウン無効化遅延

TPDD — 10.5 — µs PDxB:PDxA = ‘11’、‘10’、‘01’ → ‘00’ の更新時8 番目のクロックサイクルの終わりの SCL 立ち下がりエッジからの遅延 ( 揮発性 DAC レジスタ = FFh、VOUT = 10mV、VOUT は未接続 )

パワーダウン有効化遅延

TPDE — 1 — µs PDxB:PDxA = ‘00’ → ‘11’、‘10’、‘01’ の更新時8 番目のクロックサイクルの終わりの SCL 立ち下がりエッジからの遅延 (VOUT = VOUT - 10 mV、VOUT は未接続 )

VDD

SDA

tPORD tBORD

VOUT

SCL VIH VIH

VPOR (VBOR)

VOUT at High Z

I2C™ Interface is operational

SDA

SCL

ACK Stop Start ACK

VOUT

tPDE tPDD


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図 1-4: I2C™ バス START/STOP ビットのタイミング波形

図 1-5: I2C™ バス START/STOP ビットのタイミング波形

91 93SCL

SDA

StartCondition

StopCondition

90 92

LAT

94

ACK/ACKPulse

969596

91 93SCL

SDA

StartCondition

StopCondition

90 92

VIH

111

VIL


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表 1-3: I2C バス START/STOP ビットと LAT 要件 I2C™ の AC 特性標準動作条件 ( 特に明記のない場合 )

動作温度 : –40 ℃ TA +125 ℃ ( 拡張温度レンジ ) 動作電圧レンジは「DC 特性」を参照してください。

パラメータ

No.記号特性 Min. Max. 単位条件

FSCL 標準モード 0 100 kHz Cb = 400 pF、1.8 ～ - 5.5 V(2) ファストモード 0 400 kHz Cb = 400 pF、2.7 ～ 5.5 Vハイスピード1.7 0 1.7 MHz Cb = 400 pF、4.5 ～ 5.5 Vハイスピード3.4 0 3.4 MHz Cb = 100 pF、4.5 ～ 5.5 V

D102 Cb バス容量性負荷 100kHzモード — 400 pF

400kHzモード — 400 pF

1.7MHzモード — 400 pF

3.4MHzモード — 100 pF

90 TSU:STA START 条件セットアップ時間( 反復 START 条件にのみ適用 )

100kHzモード 4700 — ns Note 2

400kHzモード 600 — ns

1.7MHzモード 160 — ns


91 THD:STA START 条件ホールド時間( この期間後に最初のクロックパルスを生成 )





92 TSU:STO STOP 条件セットアップ時間





93 THD:STO STOP 条件ホールド時間





94 TLATSU LAT 立ち上がりから SCL 立ち上がり( データ書き込み ACK ビット ) までのセットアップ時間

10 — ns データ書き込み遅延 (3)

95 TLATHD SCL 立ち上がりから LAT 立ち上がり( データ書き込み ACK ビット ) までのホールド時間

250 — ns データ書き込み遅延 (3)

96 LAT LAT HIGH または LOW 時間 50 — ns97 THVCSU HVC の HIGH 遷移から START 条件の

SCL HIGH 遷移までのセットアップ時間25 — µs 高電圧コマンド

98 THVCHD STOP 条件の SCL LOW 遷移から HVC LOW 遷移までのホールド時間

25 — µs 高電圧コマンド

Note 2 試験で確認していません。このパラメータは特性評価によって確認済みです。Note 3 SCL 信号の立ち上がりエッジの 10 ns 前 ( パラメータ No.94) から 250 ns 後 ( パラメータ No.95) の

間で LAT 信号が遷移した場合、VOUT が遅延するかどうかは不確定です。


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図 1-6: I2C バスのタイミング波形表 1-4: I2C バス要件 ( スレーブモード ) I2C™ の AC 特性標準動作条件 ( 特に明記のない場合 )


パラメータ

No.

記号特性 Min. Max. 単位条件

100 THIGH クロックHIGH 時間

100 kHz モード 4000 — ns 1.8 ～ 5.5 V(2)

400 kHz モード 600 — ns 2.7 ～ 5.5 V1.7 MHz モード 120 — ns 4.5 ～ 5.5 V3.4 MHz モード 60 — ns 4.5 ～ 5.5 V

101 TLOW クロックLOW 時間

100 kHz モード 4700 — ns 1.8 ～ 5.5 V(2) 400 kHz モード 1300 — ns 2.7 ～ 5.5 V1.7 MHz モード 320 — ns 4.5 ～ 5.5 V3.4 MHz モード 160 — ns 4.5 ～ 5.5 V

102 A(2) TRSCL SCL立ち上がり時間

100 kHz モード — 1000 ns Cb = 10 ～ 400 pF (3.4MHz モードの場合は100 pF 以下 )

400 kHz モード 20 + 0.1Cb 300 ns

1.7 MHz モード 20 80 ns

1.7 MHz モード 20 160 ns 反復 START 条件またはACK ビット後


3.4 MHz モード 10 80 ns 反復 START 条件またはACK ビット後

102B (2) TRSDA SDA立ち上がり時間

100 kHz モード — 1000 ns Cb の仕様レンジは 10 ～ 400 pF (3.4 MHz モードの場合は100 pF 以下 )

400 kHz モード 20 + 0.1Cb 300 ns

1.7 MHz モード 20 160 ns

3.4 MHz モード 10 80 nsNote 2 試験で確認していません。このパラメータは特性評価によって確認済みです。

9091 92

100101

103

106107

109 109 110

102

SCL

SDAIn

SDAOut


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表 1-5: I2C バス要件 ( スレーブモード ) ( 続き ) I2C™ の AC 特性標準動作条件 ( 特に明記のない場合 )


パラメータ

No.

記号特性 Min. Max. 単位条件

103A(2) TFSCL SCL立ち下がり時間

100 kHz モード — 300 ns Cb = 10 ～ 400 pF (3.4 MHz モードの場合は100 pF 以下 )(4)

400 kHz モード 20 + 0.1Cb 300 ns



103B (2) TFSDA SDA立ち下がり時間

100 kHz モード — 300 ns Cb = 10 ～ 400 pF (3.4 MHz モードの場合は100 pF 以下 )(4)

400 kHz モード 20 + 0.1Cb 300 ns

1.7 MHz モード 20 160 ns

3.4 MHz モード 10 80 ns106 THD:DAT データ入力

ホールド時間100 kHz モード 0 — ns 1.8 ～ 5.5 V(2, 5) 400 kHz モード 0 — ns 2.7 ～ 5.5 V(5)

1.7 MHz モード 0 — ns 4.5 ～ 5.5 V(5)

3.4 MHz モード 0 — ns 4.5 ～ 5.5 V(5)

107 TSU:DAT データ入力セットアップ時間

100 kHz モード 250 — ns Note 2、Note 6 400 kHz モード 100 — ns Note 61.7 MHz モード 10 — ns

3.4 MHz モード 10 — ns109 TAA クロックから

出力確定までの時間

100 kHz モード — 3450 ns Note 2、Note 7 400 kHz モード — 900 ns Note 7 1.7 MHz モード — 150 ns Cb = 100 pF(7, 8)

— 310 ns Cb = 400 pF(2, 7)

3.4 MHzモード — 150 ns Cb = 100 pF(7)

110 TBUF バスフリー時間 100 kHz モード 4700 — ns バスが解放されてから次の送信が可能になるまでの時間 (2)

400 kHz モード 1300 — ns

1.7 MHz モード N/A — ns

3.4 MHz モード N/A — ns111 TSP 入力フィルタに

よるスパイク抑制 (SDA と SCL)

100 kHz モード — 50 ns NXP 社仕様では N/A(2)

400 kHz モード — 50 ns

1.7 MHz モード — 10 ns スパイク抑制 3.4 MHz モード — 10 ns スパイク抑制

Note 2 試験で確認していません。このパラメータは特性評価によって確認済みです。Note 4 計算に使う Cb 値の単位は pF です。Note 5 マスタトランスミッタは、SDA と SCL の立ち下がりのタイミング差によって意図しない START または

STOP 条件が生成される事を防ぐために、遅延時間を提供する必要があります。Note 6 ファストモード (400 kHz)の I2Cバスデバイスは標準モード (100 kHz)の I2Cバスシステムで使えますが、

tSU;DAT 250 ns の要件を満たす必要があります。デバイスが SCL 信号の LOW 期間をストレッチしない場合、この要件を自動的に満たします。SCL 信号の LOW 期間をストレッチする場合、デバイスは SCLラインがリリースされる 1250 ns 前 ( = TR max. + tSU;DAT = 1000 + 250) に、次のデータビットを SDA ラ

インに出力する必要があります ( 標準モード I2C バス仕様に従う )。Note 7 デバイスがトランスミッタとして動作する場合、意図しない START/STOP 条件の発生を防ぐために、こ

の内部最小遅延時間を提供して SCL 立ち下がりエッジの未定義領域 ( 最小 300ns) をブリッジする必要があります。

Note 8 TAA 3.4 MHz 仕様テストによって確認済みです。


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タイミング関連の Note1. コードが FSR の 1/4 から 3/4 に変化した時の最終値の 1/2LSb の範囲に入るまでの値 ( 例 :12 ビットデバイスの

場合、400h → C00h の変化 )。2. 試験で確認していません。このパラメータは特性評価によって確認済みです。3. SCL 信号の立ち上がりエッジの 10 ns 前 ( パラメータ No.94) から 250 ns 後 ( パラメータ No.95) の間で LAT 信

号が遷移した場合、VOUT が遅延するかどうかは不確定です。4. 計算に使う Cb 値の単位は pF です。5. マスタトランスミッタは、SDA と SCL の立ち下がりのタイミング差によって意図しない START または STOP

条件が生成される事を防ぐために、遅延時間を提供する必要があります。

6. ファストモード (400 kHz) の I2C バスデバイスは標準モード (100 kHz) の I2C バスシステムで使えますが、tSU;DAT 250 ns の要件を満たす必要があります。デバイスが SCL 信号の LOW 期間をストレッチしない場合、この要件を自動的に満たします。SCL 信号の LOW 期間をストレッチする場合、デバイスは SCL ラインがリリースされる 1250 ns 前 ( = TR max. + tSU;DAT = 1000 + 250) に、次のデータビットを SDA ラインに出力する必要があります ( 標準モード I2C バス仕様に従う )。

7. デバイスがトランスミッタとして動作する場合、意図しない START/STOP 条件の発生を防ぐために、この内部最小遅延時間を提供して SCL 立ち下がりエッジの未定義領域 ( 最小 300ns) をブリッジする必要があります。

8. TAA 3.4 MHz 仕様テストによって確認済みです。


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温度仕様電気的仕様 : 特に明記のない限り、全てのパラメータには以下の条件を適用します : VDD = +2.7～ +5.5 V、VSS = GND

パラメータ記号 Min. Typ. 最大単位条件

温度レンジ

仕様温度レンジ TA -40 — +125 ℃動作温度レンジ TA -40 — +125 ℃ Note 1保管温度レンジ TA -65 — +150 ℃パッケージ熱抵抗

熱抵抗、8 ピン TSSOP qJA — 139 — ℃ /WNote 1: MCP47FVBXX は、この拡張温度レンジ外でも動作しますが、性能は低下します。このレンジでの動作中

に TJ が最高接合部温度 (+150 ℃ ) を超えない事が必要です。


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2.0 代表的な性能曲線 Note: デバイスの性能曲線は別冊の資料に記載しています。これは、本書 (PDF) が多くのメールサーバの添付

ファイルのサイズ制限である 10 MB を超えないようにするためです。MCP47FXBXX の性能曲線を記載した資料の文書番号は DS20005378 です。この文書は、弊社ウェブサイトの MCP47FVBXX 製品ページ (「関連文書とソフトウェア」内の「データシート」カテゴリ ) から入手できます。


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NOTE:


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3.0 ピンの説明1 出力 DAC デバイスと 2 出力 DAC デバイスのピンの説明をそれぞれ表 3-1 と表 3-2 に示します。各ピン機能の概要は 3.1「正極電源入力 (VDD)」～ 3.8「I2C シリアルデータピン (SDA)」に記載しています。

表 3-1: MCP47FVBX1 (1 出力 DAC) のピン機能ピン

標準機能8 ピンTSSOP 記号 I/O

バッファタイプ

1 VDD — P 電源電圧ピン2 VREF0 A アナログ参照電圧入力ピン3 VOUT0 A アナログバッファ付きアナログ電圧出力ピン4 NC — — 内部接続なし5 VSS — P デバイスの全回路のグランド基準ピン6 LAT0/HVC I HV ST DAC レジスタラッチ / 高電圧コマンドピン。ラッチピンにより、シリ

アルシフトレジスタ内の値を揮発性 DAC レジスタに転送する事ができます。高電圧コマンドにより、ユーザコンフィグレーションビットに書き込む事ができます。

7 SCL I ST I2C™ シリアルクロックピン8 SDA I/O ST I2C シリアルデータピン

凡例 : A = アナログ ST = シュミットトリガ I = 入力 O = 出力 I/O = 入出力 P = 電源

表 3-2: MCP47FVBX2 (2 出力 DAC) のピン機能ピン

標準機能8 ピンTSDSON 記号 I/O

バッファタイプ

1 VDD — P 電源電圧ピン2 VREF A アナログ参照電圧入力ピン (DAC0 のみ、または DAC0 と DAC1 の両方 )3 VOUT0 A アナログバッファ付きアナログ電圧出力 0 ピン (DAC0 出力 )4 VOUT1 A アナログバッファ付きアナログ電圧出力 1 ピン (DAC1 出力 )5 VSS — P デバイスの全回路のグランド基準ピン6 LAT/HVC I HV ST DAC レジスタラッチ / 高電圧コマンドピン。ラッチピンにより、シリア

ルシフトレジスタ内の値を揮発性 DAC レジスタ (DAC0 のみ、またはDAC0 と DAC1 の両方 ) に転送する事ができます。高電圧コマンドにより、ユーザコンフィグレーションビットに書き込む事ができます。

7 SCL I ST I2C™ シリアルクロックピン8 SDA I/O ST I2C シリアルデータピン

凡例 : A = アナログ ST = シュミットトリガ I = 入力 O = 出力 I/O = 入出力 P = 電源


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3.1 正極電源入力 (VDD)VDD は正極電源電圧入力ピンです。入力電源電圧はVSS を基準とする相対的な電圧です。

良好な DAC 性能を得るには、VDD ピンに可能な限りノイズの少ないクリーンな電源を接続する必要があります。このピンとグランドの間に適切なバイパスコンデンサ ( セラミック、約 0.1µF) を接続する事を推奨します。アプリケーションボード上のノイズをさらに低減するため、10 µF のコンデンサ ( タンタル ) を並列に追加する事も推奨します。

3.2 参照電圧ピン (VREF)VREF ピンは入力または出力として使います。 DAC の参照電圧源として VREF ピンを選択した場合、このピンは入力として機能します。 DAC の参照電圧源として内部バンドギャップを選択した場合、このピンは出力として機能します。

DAC の参照電圧源として VREF ピンを選択した場合、「バッファあり」または「バッファなし」のどちらかを選択できます。「バッファあり」オプションは、外部参照電圧源の電流供給能力が不足しているために内部抵抗ラダー回路に接続すると電圧が低下する場合に使います。

DAC の参照電圧源としてデバイス VDD ピンを選択した場合、VREF ピンは内部回路から切り離されます。

DAC の参照電圧源として内部バンドギャップを選択した場合、VREF ピンは最小限の駆動能力しか持たないため、出力信号はバッファリングする必要があります。

コンフィグレーションビットの詳細は 5.2「出力データフォーマットの選択」とレジスタ 4-2 を参照してください。

3.3 アナログ出力電圧ピン (VOUT)VOUT は DAC のアナログ出力ピンです。DAC は出力アンプを備えています。DAC の出力レンジは、以下のように参照電圧源と出力ゲインの選択によって決まります。

• デバイス VDD を選択した場合、DAC 出力のフルスケールレンジは VSS ～概ね VDD です。

• VREF ピンを選択した場合、DAC 出力のフルスケールレンジは VSS ～ G × VRL です (G はゲイン選択オプション : 1x または 2x)。

• 内部バンドギャップを選択した場合 : DAC 出力のフルスケールレンジは VSS ～ G × (2 × VBG) です (G はゲイン選択オプション : 1x または 2x)。

通常動作時の出力ピンの DC インピーダンスは約 1 です。パワーダウンモードでは、出力ピンをプルダウン抵抗 (1 kまたは 100 k) に接続するか、開放します。パワーダウン選択ビットの設定はレジスタ 4-3( 表 5-5) に記載しています。

3.4 未接続 (NC) ピンNC ピンはデバイス内部の回路に接続していません。

3.5 グランドピン (VSS)VSS ピンはデバイスのグランド基準です。

VSS ピンは、低インピーダンスでグランドプレーンに接続する必要があります。アプリケーション基板がアナロググランドパス備える場合、VSS ピンをアナロググランドパスに接続するか、基板のアナロググランドプレーン内で絶縁する事を強く推奨します。

3.6 ラッチピン (LAT)LAT ピンは、DAC シフトレジスタから DAC 出力レジスタへの転送を実行するために使います。これにより、複数の DAC 出力を同時に更新できます。

VRxB:VRxA、PDxB:PDxA、Gx ビットの更新も LAT ピンの状態に基づいて制御されます。

このピンは、不揮発性ファミリデバイス (MCP47FEBXX)の HVC ピンがサポートする高電圧 (VIHH) をサポートします。

3.7 I2C シリアルクロックピン (SCL) SCL ピンは I2C インターフェイスのシリアルクロックピンです。MCP47FVBXX の I2C インターフェイスはスレーブとしてのみ動作し、SCL ピンは外部シリアルクロックの入力用にのみ使えます。マスタデバイスからの入力データはSCLクロックの立ち上がりエッジでSDA ピンにシフトインし、デバイスからの出力は SCLクロックの立ち下がりエッジで発生します。SCL ピンはオープンドレインの N チャンネルドライバです。従って、SCL ピンには VDD ラインへのプルアップ抵抗が必要です。 I2C シリアルインターフェイスによる通信の詳細は 6.0「I2C シリアルインターフェイスモジュール」を参照してください。

3.8 I2C シリアルデータピン (SDA) SDAピンは I2Cインターフェイスのシリアルデータピンです。このピンは、DAC レジスタとコンフィグレーションビットを読み書きするために使います。SDA ピンはオープンドレインの N チャンネルドライバです。従って、 SDAピンにはVDDラインへのプルアップ抵抗が必要です。 START/STOP 条件を除き、クロックがHIGH の間は SDA ピンの状態 (HIGH/LOW) が一定である事が必要です。SDA ピンの状態は SCL クロック信号がLOWの時にのみ遷移できます。 I2Cシリアルインターフェイスによる通信の詳細は 6.0「I2C シリアルインターフェイスモジュール」を参照してください。


MCP47FVBXX

4.0 概要MCP47FVBX1 (MCP47FVB01、MCP47FVB11、MCP47FVB21) は1チャンネルの電圧出力を備え、MCP47FVBX2 (MCP47FVB02、MCP47FVB12、MCP47FVB22) は 2 チャンネルの電圧出力を備えています。

DAC の分解能は、MCP47FVB0X が 8 ビット、MCP47FVB1X が 10 ビット、MCP47FVB2X が 12 ビットです。これらのデバイスは I2C シリアルインターフェイスを備え、書き込みラッチ (LAT) ピンを使ってDAC出力ピンへ出力するDAC値の更新を制御します。

これらのデバイスは抵抗ラダーアーキテクチャを採用しています。抵抗ラダー DAC は、ソフトウェアで選択可能な参照電圧源によって駆動します。参照電圧源にはデバイス内部の VDD、外部からの VREF ピン電圧 ( バッファあり / なし )、内部バンドギャップ電圧が選択できます。

DAC 出力は、低消費電力の高精度出力アンプ ( オペアンプ ) によってバッファリングされます。この出力アンプはレールツーレール振幅の出力を提供し、オフセット電圧とノイズは低く抑えられています。出力バッファのゲイン (1x または 2x) はソフトウェアで設定できます。

本デバイスは単電源で動作します。仕様を完全に満たす動作電圧レンジは 2.7 ～ 5.5 V ですが、デジタル動作は 1.8 ～ 5.5 V で可能です。1.8 ～ 2.7 V のレンジで動作する場合、一部のデバイスパラメータは仕様を満たしません。

主要機能ブロックは以下の通りです。

• パワーオンリセット / ブラウンアウトリセット(POR/BOR)

• デバイスメモリ• 抵抗ラダー• 出力バッファ /VOUT の動作• 内部バンドギャップ ( 参照電圧 )• I2C シリアルインターフェイスモジュール

4.1 パワーオンリセット / ブラウンアウトリセット (POR/BOR)

デバイス内部のパワーオンリセット(POR)/ブラウンアウトリセット (BOR) 回路は、デバイスの動作中に電源電圧 (VDD) を監視します。この回路により、システムの電源投入 ( デバイス起動 )および電源遮断イベントに適切に対処します。デバイス RAM 保持電圧 (VRAM) は、POR/BOR 電圧トリップポイント (VPOR/VBOR) よりも低電圧です。最大 VPOR/VBOR の仕様最大値は 1.7 V です。

POR は電源電圧の立ち上がり ( 通常 0 V からの立ち上がり ) で発生するのに対し、BOR は電圧の立ち下がり(通常VDD(MIN)以上からの立ち下がり )で発生します。

POR と BOR のトリップポイント電圧は同じですが、VDD 電圧の変化方向 ( 立ち上がり / 立ち下がり ) によってイベントが判別されます ( 図 4-1 参照 )。POR リセットと BOR リセットでは動作が異なります。

VPOR/VBOR < VDD < 1.8 V の場合、電気的性能はデータシートの仕様を満たさない可能性があります。その場合でも、適切なシリアルコマンドを使って読み書きはできます。


MCP47FVBXX

4.1.1 パワーオンリセットパワーオンリセットでは、デバイス VDD が VSS 電圧レベルまで低下した状態から電源が投入されます。デバイス起動中の VOUT ピンの電圧は不確定です。デバイスのVDD がデバイス内部のトランジスタしきい値電圧を越えると、出力は LOW へ駆動されます。VDD が POR/BORトリップポイント (VBOR/VPOR) を越えると、抵抗ネットワークのワイパに POR 値 ( スケール中央値 ) が書き込まれます。この揮発性メモリの値によってアナログ出力 (VOUT)ピン電圧が決まります。デバイスが起動した後は、ユーザによるデバイスメモリの更新が可能です。

VDD 電圧が立ち上がって VPOR トリップポイントを超えると、以下の動作が発生します。

• 既定値のDAC POR値が揮発性DACレジスタにラッチされます。

• DAC POR コンフィグレーションビットの既定値が揮発性コンフィグレーションビットにラッチされます。

• POR ステータスビットが「1」にセットされます。• リセット遅延タイマ (tPORD) がタイムアウトした時

点で I2Cシリアルインターフェイスが動作可能になります ( この遅延期間中は、I2C インターフェイスはコマンドを受け付けません )。

• デバイスメモリアドレスポインタが00hに設定されます。

アナログ出力 (VOUT) の状態は、揮発性コンフィグレーションビットと DAC レジスタの状態によって決まります。以上をパワーオンリセット ( イベント ) と呼びます。

図 4-1 に、標準的な条件での電源投入および電源遮断イベントを示します。

4.1.2 ブラウンアウトリセットブラウンアウトリセットは、デバイスの動作中に電源電圧が指定レンジよりも低下すると発生します。 VDD 電圧が低下して VBOR トリップポイントを下回ると、以下の動作が発生します。

• シリアルインターフェイスが停止します。 • デバイスはパワーダウンステート(PDxB:PDxA = 11)

に移行し、アナログ回路が OFF になります。 • 揮発性 DAC レジスタが 000h に設定されます。• 揮発性コンフィグレーションビットVRxB:VRxAお

よび Gx が「0」に設定されます。VDD 電圧が VRAM 電圧より低下すると、全ての揮発性メモリの内容が失われる可能性があります。

電圧が再び VPOR/VBOR 電圧を超えた時の挙動については4.1.1「パワーオンリセット」を参照してください。ブラウンアウト条件の発生でシリアルコマンドが完了しなかった場合、メモリ位置の内容が失われる可能性があります。

図 4-1 に、標準的な条件での電源投入および電源遮断イベントを示します。

図 4-1: POR/BOR 動作

VPOR TPORD (20 µs max.)

VDD(MIN)

Normal Operation

BOR reset, volatile DAC register = 000hvolatile VRxB:VRxA = 00

Device in Below

VRAM

Device inPOR stateunknown

stateminimum operating voltage

Device inunknownstate

Device in powerdown state

volatile Gx = 0 volatile PDxB:PDxA = 11

VBOR

Volatile memory retains data value

Volatile memorybecomes corrupted

POR starts Reset Delay Timer.When timer times out, I2C™ interfacecan operate (if VDD VDD(MIN))

Default Device configuration latchedinto volatile configuration bits andDAC register. POR status bit is set (‘1’)

POR reset forced active


MCP47FVBXX

4.2 デバイスメモリユーザメモリには以下の 2 種類があります。• 揮発性レジスタメモリ(RAM)• デバイスコンフィグレーションメモリ

各メモリアドレスは 16 ビット幅です。メモリにマッピングされるレジスタ空間を表 4-1 に示します (4.2.2

「デバイスコンフィグレーションメモリ」参照 )。

4.2.1 揮発性レジスタメモリ (RAM)揮発性メモリは以下の 6 つのレジスタを格納します。

• DAC0 および DAC1 出力値レジスタ • VREF 選択レジスタ • パワーダウンコンフィグレーションレジスタ • ゲイン / ステータスレジスタ • WiperLock テクノロジステータスレジスタ

揮発性メモリは、デバイスVDDがRAM保持電圧(VRAM)以上になると機能します。VDD が VPOR/VBOR 電圧を超えると、デバイス既定値が揮発性メモリに書き込まれます。

表 4-1: メモリマップ (x16) アドレス機能アドレス機能

00h 揮発性 DAC0 レジスタ 10h 予約済み 01h 揮発性 DAC1 レジスタ 11h 予約済み 02h 予約済み 12h 予約済み03h 予約済み 13h 予約済み04h 予約済み 14h 予約済み05h 予約済み 15h 予約済み06h 予約済み 16h 予約済み07h 予約済み 17h 予約済み08h VREF レジスタ 18h 予約済み 09h パワーダウンレジスタ 19h 予約済み0Ah ゲイン / ステータスレジスタ 1Ah 予約済み 0Bh WiperLockテクノロジステータスレジスタ 1Bh 予約済み0Ch 予約済み 1Ch 予約済み0Dh 予約済み 1Dh 予約済み0Eh 予約済み 1Eh 予約済み0Fh 予約済み 1Fh 予約済み

揮発性メモリのアドレスレンジ不揮発性メモリのアドレスレンジ ( 1)

Note 1: 不揮発性メモリのアドレスレンジは、MCP47FEBXX ファミリとのメモリマップの互換性を示すために記載しています。


MCP47FVBXX

4.2.2 デバイスコンフィグレーションメモリステータスレジスタの説明はレジスタ4-4に記載しています。

4.2.3 未実装レジスタビット有効なアドレスの読み出しコマンドは、未実装ビットを「0」として読み出します。

4.2.4 未実装 (予約済み )アドレス高電圧ではない通常電圧の読み書きコマンドを未実装( 予約済み ) メモリアドレスに対して実行すると、コマンドエラー条件 (NACK) が発生します。予約済みアドレスの読み出しコマンドは、ビットを「1」として読み出します。

高電圧コマンド (イネーブル /ディセーブル )を未実装コンフィグレーションビットに対して実行すると、コマンドエラー条件 (NACK) が発生します。

4.2.4.1 工場で設定済みの POR 時メモリ既定値表 4-2 に、8/10/12 ビットデバイスにおけるメモリマップの工場設定 POR 時初期値を示します。

表 4-2: 工場で設定済みの POR/BOR 時既定値

アド

レス

機能

POR/BOR 値

アド

レス

機能

POR/BOR 値8ビ

ット

10ビ

ット

12ビ

ット

8ビ

ット

10ビ

ット

12ビ

ット

00h 揮発性 DAC0 レジスタ 7Fh 1FFh 7FFh 10h 予約済み (1) FFh 3FFh FFFh

01h 揮発性 DAC1 レジスタ 7Fh 1FFh 7FFh 11h 予約済み (1) FFh 3FFh FFFh

02h 予約済み (1) FFh 3FFh FFFh 12h 予約済み (1) FFh 3FFh FFFh






08h VREF レジスタ 0000h 0000h 0000h 18h 予約済み (1) FFh 3FFh FFFh

09h パワーダウンレジスタ 0000h 0000h 0000h 19h 予約済み (1) FFh 3FFh FFFh

0Ah ゲイン / ステータスレジスタ 0080h 0080h 0080h 1Ah 予約済み (1) FFh 3FFh FFFh

0Bh WiperLockテクノロジステータスレジスタ 0000h 0000h 0000h 1Bh 予約済み (1) FFh 3FFh FFFh

0Ch 予約済み (1) FFh 3FFh FFFh 1Ch 予約済み (1) FFh 3FFh FFFh

0Dh 予約済み (1) FFh 3FFh FFFh 1Dh 予約済み (1) FFh 3FFh FFFh

0Eh 予約済み (1) FFh 3FFh FFFh 1Eh 予約済み (1) FFh 3FFh FFFh

0Fh 予約済み (1) FFh 3FFh FFFh 1Fh 予約済み (1) FFh 3FFh FFFh

揮発性メモリのアドレスレンジ不揮発性メモリのアドレスレンジ Note 1: 予約済みメモリアドレスを読み出すと、I2C コマンドに対して NACK が返されます。デバイスデータビッ

トは全て「1」を出力します。I2C インターフェイスは START 条件によりリセットされます。


MCP47FVBXX

12ビッ10ビッ8ビッ

4.2.5 デバイスレジスタレジスタ 4-1 に、揮発性メモリ向け DAC 出力値レジスタのビット定義を示します。これらのレジスタのビット幅は 8、10、12 ビットのいずれかです。値は右寄せに格納されます。

レジスタ 4-1: DAC0/DAC1レジスタ (揮発性 ) U-0 U-0 U-0 U-0 R/W-0 R/W-0 R/W-0 R/W-0 R/W-0 R/W-0 R/W-0 R/W-0 R/W-0 R/W-0 R/W-0 R/W-0

ト — — — — D11 D10 D09 D08 D07 D06 D05 D04 D03 D02 D01 D00

ト — — — — —(1) —(1) D09 D08 D07 D06 D05 D04 D03 D02 D01 D00

ト — — — — —(1) —(1) —(1) —(1) D07 D06 D05 D04 D03 D02 D01 D00bit 15 bit 0

凡例 :

R = 読み出し可能ビット W = 書き込み可能ビット U = 未実装ビット、「0」として読み出し -n = POR 時の値、 1 = ビットはセット 0 = ビットはクリア x = ビットは未知

= 12 ビットデバイス = 10 ビットデバイス = 8 ビットデバイス

12 ビット 10 ビット 8 ビットbit 15-12 bit 15-10 bit 15-8 未実装 : 「0」として読み出しbit 11-0 — — D11-D00: DAC 出力値 - 12 ビットデバイス

FFFh =フルスケール出力値7FFh =スケール中央出力値000h =ゼロスケール出力値

— bit 9-0 — D09-D00: DAC 出力値 - 10 ビットデバイス3FFh =フルスケール出力値1FFh =スケール中央出力値000h = ゼロスケール出力値

— — bit 7-0 D07-D00: DAC 出力値 - 8 ビットデバイスFFh =フルスケール出力値7Fh =スケール中央出力値000h = ゼロスケール出力値

Note 1: 未実装ビット、「0」として読み出し


MCP47FVBXX

1 出力2 出力

レジスタ 4-2 に、参照電圧制御レジスタのビット定義を示します。各 DAC は、DAC の参照電圧源を制御するためのビットを備えています。このレジスタは揮発性メモリ向けです。このレジスタの幅は、デバイスが内蔵する DAC の数の 2 倍です。

レジスタ 4-2: 参照電圧 (VREF)制御レジスタ (アドレス 08h) U-0 U-0 U-0 U-0 U-0 U-0 U-0 U-0 U-0 U-0 U-0 U-0 R/W-0 R/W-0 R/W-0 R/W-0— — — — — — — — — — — — —(1) —(1) VR0B VR0A— — — — — — — — — — — — VR1B VR1A VR0B VR0A

bit 15 bit 0

凡例 :

R = 読み出し可能ビット W = 書き込み可能ビットU = 未実装ビット、「0」として読み出し -n = POR 時の値、 1 = ビットはセット 0 = ビットはクリア x = ビットは未知

= 1 チャンネルデバイス = 2 チャンネルデバイス

1 出力 2 出力bit 15-2 bit 15-4 未実装 : 「0」として読み出しbit 1-0 bit 3-0 VRxB-VRxA: DAC 参照電圧制御ビット

11 = VREF ピンを参照電圧源とし、VREF バッファを有効にする10 = VREF ピンを参照電圧源とし、VREF バッファを無効にする01 = 内部バンドギャップ (1.22 V typ.) を参照電圧源とし、VREF バッファを有効にする

(VREF 電圧はパワーダウン時に駆動されます ) 00 = VDD を参照電圧源とし、VREF バッファを無効にする

( この設定をパワーダウンビットと併用すると、消費電流が最小になります )

Note 1: 未実装ビット、「0」として読み出し


MCP47FVBXX

1 出力2 出力

レジスタ 4-3 に、パワーダウン制御レジスタのビット定義を示します。各 DAC は、DAC のパワーダウン状態を制御するためのビットを備えています。このレジスタは揮発性メモリ向けです。このレジスタの幅は、デバイスが内蔵する DAC の数の 2 倍です。

レジスタ 4-3: パワーダウン制御レジスタ (アドレス 09h) U-0 U-0 U-0 U-0 U-0 U-0 U-0 U-0 U-0 U-0 U-0 U-0 R/W-0 R/W-0 R/W-0 R/W-0— — — — — — — — — — — — —(1) —(1) PD0B PD0A— — — — — — — — — — — — PD1B PD1A PD0B PD0A

bit 15 bit 0

凡例 :

R = 読み出し可能ビット W = 書き込み可能ビットU = 未実装ビット、「0」として読み出し -n = POR 時の値、 1 = ビットはセット 0 = ビットはクリア x = ビットは未知


1 出力 2 出力bit 15-2 bit 15-4 未実装 : 「0」として読み出しbit 1-0 bit 3-0 PDxB-PDxA: DAC パワーダウン制御ビット (2)

11 = パワーダウンする - VOUT を開回路にする10 = パワーダウンする - VOUT とグランドの間に 100 k抵抗を接続する01 = パワーダウンする - VOUT とグランドの間に 1 k抵抗を接続する00 = 通常動作 ( パワーダウンしない )

Note 1: 未実装ビット、「0」として読み出し2: 詳細は表 5-5 と図 5-10 を参照してください。


MCP47FVBXX

1 出力2 出力

レジスタ 4-4 に、ゲイン制御 / システムステータスレジスタのビット定義を示します。各 DAC は、DAC のゲインを制御するための制御ビットと、ステータスビットを備えています。このレジスタは揮発性メモリ向けです。

レジスタ 4-4: ゲイン制御 /システムステータスレジスタ (アドレス 0Ah) U-0 U-0 U-0 U-0 U-0 U-0 R/W-0 R/W-0 R/C-1 U-0 U-0 U-0 U-0 U-0 U-0 U-0— — — — — — —(1) G0 POR — — — — — — —— — — — — — G1 G0 POR — — — — — — —

bit 15 bit 0

凡例 :

R = 読み出し可能ビット W = 書き込み可能ビットC = クリア可能ビット U = 未実装ビット、「0」として読み出し -n = POR 時の値、 1 = ビットはセット 0 = ビットはクリア x = ビットは未知


1 出力 2 出力bit 15-9 bit 15-10 未実装 : 「0」として読み出し— bit 9 G1: DAC1 出力ドライバゲイン制御ビット (2 チャンネルデバイス専用 )

1 = 2x ゲイン (VDD を参照電圧 (VRL) として使う場合は適用できません )0 = 1x ゲイン

bit 8 bit 8 G0: DAC0 出力ドライバゲイン制御ビット1 = 2x ゲイン (VDD を参照電圧 (VRL) として使う場合は適用できません )0 = 1x ゲイン

bit 7 bit 7 POR: パワーオンリセット / ブラウンアウトリセットステータスビットこのビットは、このレジスタの前回の読み出し以降にパワーオンリセット (POR) またはブラウンアウトリセット (BOR) イベントが発生したかどうかを示します。このレジスタを読み出すと、POR ステータスビットはクリアされます。

1 = このレジスタの前回の読み出し以降に POR ( または BOR) イベントが発生した ( このビットは、このレジスタを読み出すとクリアされます )

0 = このレジスタの前回の読み出し以降にPOR (またはBOR)イベントは発生していないbit 6-0 bit 6-0 未実装 : 「0」として読み出しNote 1: 未実装ビット、「0」として読み出し


MCP47FVBXX

5.0 DAC回路デジタル / アナログコンバータ (DAC) 回路は、デジタル値をアナログ表現に変換します。以下では、本デバイスの動作について説明します。

DAC 回路は抵抗ラダー回路を使います。本デバイスは最大で 2 個の DAC を備えます。

図 5-1 に、MCP47FVBXX DAC 回路の機能ブロック図を示します。

DAC の機能ブロックには以下があります。

• 抵抗ラダー • 出力データフォーマットの選択 • 出力バッファ /VOUT の動作 • 内部バンドギャップ ( 参照電圧として使用 )• ラッチピン (LAT)• パワーダウン動作

図 5-1: MCP47FVBXX DAC モジュールのブロック図

RS(2)

VREF

+

-

DAC Output

RS(1)

RS(2n - 1)

RS(2n - 2)

RS(2n - 3)

RS(2n)

+

-

VDD

VRL

Gain(1x or 2x)

VOUT

1 k

100

k PD1:PD0

VDD

PD1:PD0

VDD

PD1:PD0 and

PD1:PD0

VREF1:VREF0

VW

RRL

(~140 k)

Band Gap(1.22V typical)

VDD

VREF1:VREF0PD1:PD0 and BGEN

Selection

内部バンドギャップ

出力データフォーマットの選択

抵抗ラダー

出力バッファ/VOUTの動作パワーダウン

動作

パワーダウン動作

パワーダウン動作

A (RL)

B

VREF1:VREF0

抵抗ラダー内の抵抗の数 = 256 (MCP47FVB0X)1024 (MCP47FVB1X)4096 (MCP47FVB2X)

VWDAC Register Value

# Resistor in Resistor Ladder--------------------------------------------------------------------------------------- VRL=


MCP47FVBXX

5.1 抵抗ラダー抵抗ラダーはデジタルポテンショメータを構成します。B 端子はグランドに内部接続され、A 端子はユーザが選択した参照電圧に接続されます ( 図 5-2 参照 )。ワイパの位置は揮発性 DAC レジスタで制御します。ワイパ電圧 (VW) は、DAC レジスタの値をラダー内の抵抗エレメント (RS) の個数 (256、1024、4096 のいずれか ) で除算した値に VRL 電圧を乗算する事で求まります。

抵抗ネットワークの出力は、出力バッファの入力を駆動します。

抵抗ネットワークは以下の 3 つの部分で構成されます。

• 抵抗ラダー ( 直列に接続した RS エレメント ) • ワイパスイッチ• DAC レジスタデコード

抵抗ラダーのインピーダンス (RRL) は約 140 k (typ.)です。この値はデバイス間で最大 ±20% ばらつきます。この回路は分圧器を構成するため、電圧 VRL が一定であれば、RRL のばらつきは出力に影響しません。

式 5-1 に、ステップ抵抗 RS の計算式を示します。

VREF ピン電圧をバッファなしで VRL の電圧源として使う場合、出力インピーダンスは低い事が必要です。

DAC がパワーダウン状態に移行すると、抵抗ラダーは選択された参照電圧から切り離されます。

図 5-2: 抵抗ラダーのモデルブロック図

式 5-1: RSの計算式

Note: 抵抗ラダー内の抵抗の個数を 2n とすると、最大ワイパ位置は 2n - 1 です。これは、DAC レジスタがフルスケールの場合、ワイパと VRL 電圧の間に抵抗エレメント(RS) が 1 個存在する事を意味します。

抵抗ラダー内の抵抗の数 = 256 (MCP47FVB0X)1024 (MCP47FVB1X)4096 (MCP47FVB2X)

VWDAC Register Value

# Resistor in Resistor Ladder--------------------------------------------------------------------------------------- VRL=

Note 1: 分圧器コンフィグレーションの場合、アナログスイッチ抵抗 (RW) は性能に影響しません。

RS(2n)

RS(2n - 1)

RS(2n - 2)

RS(1)

2n - 1

2n - 2

1

0

RRL

VRL

VW

DACregister

PD1:PD0

Analog Mux

RW (1)

RW (1)

RW (1)

RW (1)

RSRRL256

-------------=

RSRRL1024

----------------=

8ビットデバイス

10ビットデバイス

RSRRL4096

----------------= 12ビットデバイス


MCP47FVBXX

5.2 出力データフォーマットの選択抵抗ラダーには最大で 4 通りの参照電圧源を選択できます。この選択には2つのユーザ制御ビット(VREF1:VREF0)を使います。選択した電圧源は VRL ノードに接続されます ( 図 5-3、図 5-4 参照 )。抵抗ラダーの参照電圧源オプションは以下の 4 つです。

1. VDD ピン電圧2. 内部参照電圧 (VBG) 3. VREF ピン電圧 ( バッファリングなし )4. VREF ピン電圧 ( 内部バッファリングあり )

参照電圧は、揮発性VREF1:VREF0コンフィグレーションビットで選択します (レジスタ 4-2参照 )。POR/BORイベントが発生すると、既定値が揮発性VREF1:VREF0コンフィグレーションビットにラッチされます。

VDD を参照電圧源として選択した場合、VREF ピン電圧は抵抗ラダーに接続されません。

VREF ピンを選択した場合、バッファのあり / なしを選択する必要があります。

5.2.1 バッファなしモードバッファなしモードの VREF ピンの許容電圧レンジはVSS ～ VDD です。

5.2.2 バッファありモード

バッファありモードの VREF ピンの許容電圧レンジは0.01 V ～ VDD - 0.04 V です。入力バッファ ( アンプ )は低オフセット電圧 / 低ノイズで非常に高い入力インピーダンスを備え、入力レンジと周波数応答の制約はわずかです。

図 5-3: 抵抗ラダーの参照電圧選択のブロック図

図 5-4: 参照電圧選択回路のブロック図

5.2.3 バンドギャップモード内部バンドギャップを選択した場合、VREF ピンを外部電圧で駆動しない事が必要です (VREF ピンには高インピーダンス負荷だけが接続できます )。最適な動作を得るため、デカップリングコンデンサの使用を推奨します。

バンドギャップ出力はバッファリングされますが、VREF ピンへの供給電流は内部スイッチによって制限されます。抵抗ラダーバッファは、DAC 出力が複数ある場合にバンドギャップ電圧を駆動するために使います。これにより、参照電圧源としてバンドギャップを選択した場合に、抵抗ラダーへの電流供給を適正に保ちます。

Note 1: 電圧源の出力インピーダンスは低い事が必要です。出力インピーダンスが高いと、VREF ピンの電圧が予想以上に低くなる可能性があります。抵抗ラダーのインピーダンスは 140 k (typ.)、静電容量は29 pF (typ.) です。

2: 参照電圧源に VDD を使う場合、VREF ピンを VDD 電圧に接続するのではなく、VDD モード (VREF1:VREF0 = 00) を使う事を推奨します。

Note 1: 参照電圧源の変動またはノイズはDAC出力に直接影響します。従って、高精度のDAC 動作を得るには、参照電圧をできる限りクリーンにする必要があります。

2: 参照電圧源に VDD を使う場合、VREF ピンを VDD 電圧に接続するのではなく、VDD モード (VREF1:VREF0 = 00) を使う事を推奨します。

VRL

VDD

Buffer

Ref

eren

ce

VREF1:VREF0

Sel

ectio

n

VREF

Band Gap

Note 1: バンドギャップ電圧 (VBG) は 122 V (typ.)です。バンドギャップ出力はバッファを経由して2倍のゲインでVRL電圧を生成します。バンドギャップ回路の詳細は 5.4「内部バンドギャップ」を参照してください。

VREF+

-

VDD

VDD

PD1:PD0 and VREF1:VREF0

Band Gap (1) (1.22V typical)

VDD

VREF1:VREF0 PD1:PD0

VRL

VREF1:VREF0

and BGEN


MCP47FVBXX

5.3 出力バッファ /VOUT の動作出力ドライバは、抵抗ラダーのワイパ電圧 (VW) をバッファリングします。

DAC 出力は、低消費電力の高精度出力アンプ ( オペアンプ ) によってバッファリングされます。このアンプは、低オフセット電圧 / 低ノイズでレールツーレール出力を提供します。アンプの出力は、発振する事なく抵抗性負荷と大きな容量性負荷を駆動できます。このアンプは、ほとんどのプログラマブル参照電圧アプリケーションを十分に駆動できる電流供給能力を備えます。出力アンプの仕様は 1.0「電気的特性」を参照してください。

図 5-5に、出力ドライバ回路のブロック図を示します。

ユーザは出力アンプの出力ゲインを選択できます。選択可能なゲインは以下の通りです。

a) ゲイン = 1VDDまたはVREFピンを参照電圧源として使う場合に選択可能です。

b) ゲイン = 2VREFピンまたは内部バンドギャップを参照電圧源として使う場合に選択可能です。 VREFピン電圧はVDD/2以下に制限されます。

パワーダウンロジックも出力バッファの動作を制御します。詳細は 5.6「パワーダウン動作」を参照してください。3 つのパワーダウンモードの全てでオペアンプの電源は遮断され、アンプの出力は VOUT ピンに対して高インピーダンスになります。表 5-1 に、ゲイン制御 (G0/G1) ビットの動作を示します。参照電圧 (VRL) として VDD 電圧を選択した場合、G0/G1ビットは無視され、ゲインは 1に設定されます。

図 5-5: 出力ドライバのブロック図

5.3.1 プログラマブルゲインアンプのゲインは G0/G1 コンフィグレーションビット ( レジスタ 4-4 参照 ) と VRL 参照電圧源の選択 ( レジスタ 4-2) によって決まります。VRL 参照電圧源としてデバイスの VDD 電圧を選択した場合、G0/G1 ビットは無視され、ゲインは 1 に設

12-bit 10-bit 8-bit NV DAC with I2C...

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