第八章 半导体存储器与可 编程逻辑器件

学习要点

只读存储器（ ROM ）的工作原理随机存储器（ RAM ）存储器扩展存储容量的连接方法半导体存储器的功能及分类利用存储器设计组合逻辑电路

8.1 8.1 概述概述

随机存储器（ Random Access Memory RAM ）

半导体存储器能存储大量二值信息，是数字系统不可缺少的部分 .

只读存储器（ Read-Only Memory ROM ）

种类 :

ROROMM掩模 ROM可编程 ROM ： PROM可擦除可编程 ROM ： EPROM

RAM

静态 RAM ： SRAM动态 RAM ： DRAM

由制造工艺分：双极型MOS 型

8.2 8.2 随机存储器随机存储器 RAMRAM§8.2.1 静态随机存储器 RAM

电路结构地址输入

存储矩阵行地址译码

读写控制

I/O

地址译码器：行地址译码选出一行，列地址译码选出一列（或几列）

列地址译码

地址输入CS

R/W

CS ＝ 0 片选有效，可进行读写R/w ＝ 1 执行读操作R/w ＝ 0 执行写操作

2114RAM （ 1024×4 位）

8.3 8.3 只读存储器只读存储器 ROMROM8.3.1 ROM 的结构与原理

电路结构地址输入

存储矩阵

地址译码器

输出缓冲器

数据输出

地址译码器：将输出的地址代码翻译成相应的控制信号，把指定单元选 出，其数据送输出缓冲器输出缓冲器提高存储器带负载的能力实现输出状态三态控制，与系统总线连接

例 1: 2 位地址输入， 4 位地址输出，二极管存储器

A1A0 ：两位地址代码，能指定四个不同地址

地址译码器：将四个地址译成 W

0W3 四个高电平输出信号

W0 W1 W2 W3

0 1 0 01

1 0 0 10

1 1 0 0 1

00 01

0

0

0

0 0

A1 A0

D3 D2 D1 D0

1 10

0 01

1 1 0

11 00

1

0

1

存储矩阵：二极管编码器

W0=1 EN=0

W1=1 EN=0

W2=1 EN=0

W3=1 EN=0

输出缓冲器：提高带负载能力

数据表为：D3 D2 D1 D0

1 10

0 01

1 1 0

11 00

1

0

1

A1 A0

0 0

0 1

1 0

1 1

位线

地址线

字线

数据表为：D3 D2 D1 D0

1 10

0 01

1 1 0

11 00

1

0

1

W0=1

W1=1

W2=1 W3=1

D3’D2’ D1’D0’

0 01

1 10

0 0 1

00 11

0

1

0

例例 2: MOS2: MOS 管管 ROMROM

§8.3.2 EPROM 的实例一、雪崩注入 MOS 管（ FAMOS ）构成的 EFROM

FAMOS 结构图

注入：在漏极和源极间加高反压，漏极与衬底间的 PN结击穿，其耗尽层的电子在强磁场中高速射出，一部分被浮置栅浮获，此部分负电荷在 DS间负电压去除后无放电回路，得以保存。

擦除：

用紫外线或 X射线照射 FAMOS 管，使 SiO2 层中产生电子空穴对，为浮置栅的负电荷提供放电通道。

FAMOS 构成的存储单元

二、叠栅 MOS 管（ SIMOS ）构成的 EPROMSIMOS 结构图

N 沟道增强型 MOS 管

在控制栅 Ge 上加正常高电平时，能在漏 -源间构成导电通道，使SIMOS 导通

电荷注入后，需要在 Ge 上加更高压才能形成导电沟道——VTH

提高

在漏 -源间加高电压，使雪崩击穿，同时在 Ge 上加高压正脉冲，则在栅极电场作用下，一部分穿过 SiO2 到达浮置栅，形成注入电荷。

iD

VGSVT

H

注入电荷前注入电荷后

用 SIMOS 构成的 EPROM

256×1 位的 EPROM ，排成 16×16 的矩阵读出时：

将地址低四位加到列地址译码器上， Bi=1 ，选中一列。

将地址高四位加到行地址译码器上， Wi=1 ，选中一行；

EN ＝ 0 时，此位数据传到 D（已注入电荷的 SIMOS 不通，为 1 ；未注入电荷的 SIMOS 通，为 0 。E2PROM

快闪存储器其它 PROM:

8.3.3 ROM 应用

没使用前，全部数据为 1要存入 0 ：

找到要输入 0 的单元地址，输入地址代码，使相

应字线输出高电平

在相应位线上加高电压脉冲，使 DZ 导通，大电流使

熔断丝熔断肖特基势垒稳压二极管

快速熔断丝

8.4 低密度可编程阵列逻辑 8.4.1 PAL 的基本电路结构

图 8.1 PAL 基本结构

AA

B

B

C

C

£«

£«

£«

或阵列固定

()

与阵列可编

()

F2

F 1

F 0

PAL 的几种输出电路结构和反馈形式 PAL 具有多种输出结构。组合逻辑常采用“专用输出的基本门阵列结构”，其输出结构如图 6.15 所示。图中 , 若输出部分采用或非门输出时，为低电平有效器件；若采用或门输出时，为高电平有效器件。有的器件还用互补输出的或门， 故称为互补型输出，这种输出结构只适用于实现组合逻辑函数。目前常用的产品有 PAL10H8 （ 10 输入， 8 输出，高电平有效）、 AL10L8(10 输入， 8 输出，低电平有效 ) 、 PAL16C1 （ 16 输入， 1输出，互补型 ) 等。

图 8.2 专用输出门阵列结构

£«

输入行

F

A

PAL 实现时序逻辑电路功能时，其输出结构如图8.3 所示，输出部分采用了一个 D 触发器，其输出通过选通三态缓冲器送到输出端，构成时序逻辑电路。

＋

I

D Q

Q

OCCP

Q

图 8.3 时序输出结构

8.4.2 GAL 通用阵列逻辑 GAL 是 Lattice 公司于 1985 年首先推出的新型可编程逻辑器件。 GAL 是 PAL 的第二代产品， 但它采用了 ECMOS 工艺，可编程的 I/O 结构，使之成为用户可以重复修改芯片的逻辑功能，在不到 1 秒钟时间内即可完成芯片的擦除及编程的逻辑器件， 按门阵列的可编程结构， GAL 可分成两大类： 一类是与 PAL 基本结构相似的普通型 GAL 器件 , 其与门阵列是可编程的， 或门阵列是固定连接的，如 GAL16V8 ；另一类是与 FPLA 器件相类似的新一代 GAL 器件， 其与门阵列及或门阵列都是可编程的，如 GAL39V18 。

GAL 的电路结构

如图 8.4 所示是 GAL16V8 的逻辑电路图，它有 16 个输入引脚（其中八个为固定输入引脚）和八个输出引脚。其内部结构是由八个输入缓冲器，八个输出反馈 / 输入缓冲器，八个输出三态缓冲器，八个输出逻辑宏单元 OLMC ， 8×8 个与门构成的与门阵列以及时钟和输出选通信号输入缓冲器等组成。

每个 OLMC 中有四个多路开关 MUX, FIMUX 用于控制第一乘积项； TSMUX 用于选择输出三态缓冲器的选通信号； FMUX 决定反馈信号的来源； O

MUX 用于选择输出信号是组合逻辑的还是寄存逻辑的。多路开关状态取决于结构控制字中的 AC0 和 A

C1 （ n ）位的值。

例如， TSMUX 的控制信号是 AC0 和 AC1

（ n ） , 当 AC0·AC1(n)=11 时，表示多路开关 TS

MUX 的数据输入端 11 被选通，表示三态门的选通信号是第一乘积项。表 6.4 列出有关控制信号与 OL

MC 的配置关系。

图 8.4 GAL16V8 逻辑图

2 OLM

C

£¨19

£©

CK19

8

3 OLM

C

£¨18

£©

18

16

4 OLM

C

£¨17

£©

17

24

5 OLM

C

£¨16

£©

16

32

6 OLM

C

£¨15

£©

15

40

7 OLM

C

£¨14

£©

14

48

8 OLM

C

£¨13

£©

13

56

9

12

63

11OE

1

00 8 16 24 31

OLM

C

£¨12

£©

图 8.5 OLMC 内部结构

À´×ÔÓëÃÅ

0

1 Q

D

反馈

10110100

11100100

0

1

V CC

来自邻顶输出 (m )

I/O( n )

CK OE

CK OE

OMUX

£«

FMUX

£« £«

TSMUX

FIMUX

　　　 FPGA 是现场可编程门阵列（ Field Programmable Gate Array ）的简称， 80 年代中期由美国Xilinx 公司首先推出，是一种大规模可编程数字集成电路器件．它能使用户借助计算机自行设计自己需要的专用集成电路芯片，在计算机上进行功能仿真和实时仿真，及时发现问题，调整电路，改进设计方案．

　　　

8.6.1 FPGA 简介

8.6 现场可编程阵列 FPGA

8.6.2 FPGA 的基本机构

1.CLB ：

2.IOB ：

分布于芯片中央，实现规模不大的组合、时序电路。

分布于芯片四周，实现内部逻辑电路与芯片外部引脚的连接。

3.IR ： 包括不同类型的金属线、可编程的开关矩阵、可编程的连接点。

图 8.7 FPGA 的基本结构框图

4.SRAM:

存放编程数据。

图 8.6 FPGA 内 SRAM 单元

Q

Q

T

读 /写数据

组态控制

一、 CLB和 IOB 1.XC2000 系列的 CLB

(1) 组合逻辑电路

①工作方式

②激励信号

③时钟信号 CLK( 同步 ) ，或 C 、 G(异步 ) 。

(2) 存储电路

(3) 控制电路

电路组态； 实现方法

二、 IR 1. 金属线

(1) 通用互连 ( General-Purpose Interconnect )

(2)直接互连 (Direct Interconnect)

(3) 长线 (Long Line)2. 开关矩阵 (SM ： Switching Matrices)

3. 可编程连接点 (PIP ： Programmable Interconnect Points)

四变量的任意

函数

F

G

AB

CD

Q

(a) 四变量任意函数

(b) 2 个三变量任意函数

三变量的任意

函数F

G

A

B

C

D

Q

三变量的任意

函数

A

B

C

D

Q

图 8.8 CLB 中组合逻辑电路的 3 种组态

(c) 五变量任意函数

三变量的任意

函数F

G

A

B

C

D

Q三变量的任意

函数

A

C

D

Q

MUX

(动态选择两个三变量函数 )

8.7 8.7 可编程逻辑器件的应用可编程逻辑器件的应用

8 片 1024×1位的 RAM ，构成 1024×8位的 RAM

§7.4.2 字扩展方式4 片 256×8位的 RAM ，构成 1024×8位的 RAM

A7A6A5A4A3A2A1A0

000000000

11111111

……

000000000

000000000

A9 A8

0 0 Y0=0……

CS=0 字线

0255

0 1 Y1=0000000000

11111111 256511

1 0 Y2=0 ……11111111

512767

1 1 Y3=0 ……11111111

7681023

例 7.5.1 用 ROM 设计八段字符译码器，以输入地址 A3A2

A1A0 为 DCBA ，以输出数据 D0D1……D7 作为 a,b,……,g,h

解： 将原函数化成最小项之和形式：

例 7.5.2 用 ROM产生组合逻辑函数： Y1=ABC+ABC Y2=ABCD+BCD+ABCD Y3=ABCD+ABCD Y4=ABCD+ABCD

Y1=m2+m3+m6+m7Y2=m6+m7+m10+m

14Y3=m4+m14Y4=m2+m15

列出数据表：

实现图：