Verilog-HDL Tutorial (15) hardware

Verilog-HDL 講習会DE0編(15-1) 組込みプロセッサNiosIIの使い方

ハードウェア編 5, August, 2013 鹿児島大学中原　啓貴

【準備】Altera University Program Installer for Quartus II 13.0 をインストール

http://www.altera.com/education/univ/software/upds/unv-upds.html から Version 13.0 用のUniversity Program Installer をダウンロード・インストール

•  ピン配置が面倒くさいので、デフォルトのプロジェクトを読み込みましょう! (DE0に限った事ではないが、Terasic製品はサンプルCD-ROMのプロジェクトを改変するのが楽でお勧め)

DE0付属のCD-ROM ”Demonstrations”内の "DE0_Top"フォルダのファイル全てを C:¥verilog¥DE0_tutorial_15_Hello_NiosII¥ 内にコピー

DE0_TOP.qpfをダブルクリックしてQuartus IIを起動

Pin Plannerを開いてみるとピン配置が終わっている！

Quartus IIの Toolsから Qsysをクリックして Qsysを起動する

Qsysとは •  Altera社が提供しているシステム統合ツール •  こんな複雑なシステムを簡単に作れる!

Avalon バス

Nios II/e JTAG UART

SDRAM Controller

UART Serial Timer GPIO GPIO

Clock (50MHz)

University Programがインストールされているかチェック

はじめに行う作業 •  Avalonバスに部品（ペリフェラル）を取り付ける

Avalon バス

Clock (50MHz)

Embedded Processorsから

Nios II Processorを選択

Addをクリック

Nios II/eを選択して Finishをクリック Nios II/eは無償(フリー)で使えるプロセッサです

Nios II/eが追加されます

つまり •  この状態になった！ •  スレーブのペリフェラルを取り付けていこう

Avalon バス

Nios II/e JTAG UART

Clock (50MHz)

Interface Protocols から

Serialを選択

Addをクリック

JTAG UARTを選択

デフォルトの設定のまま FInish

Addをクリック

UART RS232 Serial Port を選択

ボーレート設定後, FInish

ボーレート(bps)を9600 に設定

Memories and Memory Controllers から External Memory Interfaces を選択

16ビットに設定

Addをクリック

SDRAM Interfacesから SDRAM Controllerを選択

DE0ボードと同じになっているか確認

設定後, FInish

SDRAMコントローラの名前を変更

追加した SDRAM Controllerの名前(new_sdram_controller)を右クリックして Rename を選択

sdramに変更

Peripherals から Debug and Performance を選択

Performance Counter Unit を選択

Addをクリック

デフォルトの設定のまま FInish

Peripherals から

Microcontroller Peripherals の Interval Timer を選択

Addをクリック

Microcontroller Peripherals の PIO Parallel IO を選択

Addをクリック

Outputに設定

設定後, FInish

SDRAMコントローラと同じく, 名前を変更. 今回は GPIO32_OUTとしましょう

Microcontroller Peripherals の PIO Parallel IO を選択

Addをクリック

Inputに設定

設定後, FInish

今回は GPIO32_INと Renameする

University Programの Clock Signals for DE-series Board Peripheralsを選択

Addをクリック設定後, FInish

DE0を選択

Video のチェックを外す！！

今回は clocksと Renameする

クリック

次に, 各ペリフェラルを Avalon バスを介して接続します. この設定はよく間違えやすいので慎重に確認しながら行って下さい. まずは, DE0ボードのクロック (50MHz) を先程生成した University Programコアの Clock生成ペリフェラル (PLLを用いている) に接続しましょう. 他のペリフェラルはクロック生成ペリフェラルから生成するクロックを使います.

クロック生成ペリフェラルから生成するクロックを残りのペリフェラルの clkに接続します.

クリック

リセット信号を供給します. リセットを制御するのは DE0ボードの押しボタン (BUTTON)と JTAG UARTデバッガ (DE0に接続している USB経由で制御するPC上のプログラム) なので, バス上で共有します.

Nios II(マスター)からのデータ信号をスレーブ・ペリフェラルに接続します.

Nios II(マスター)からの命令 (instruction)信号をスレーブ・ペリフェラルである SDRAMコントローラだけに接続します.

ダブルクリックして uart_0と入力

設計したシステムを Quartus II上の Verilog-HDLで編集しますので, Verilog-HDLファイルへ出力するように設定します. この設定を行うのは, 外部のハードウェアやボードの信号線と接続しているペリフェラルだけです.

UART RS232

SDRAMコントローラは sdram_wire

GPIO32_OUTは gpio32_out (小文字に強制変換される)

GPIO32_INは gpio32_in

Clock生成ペリフェラルは sdram_clk に設定

割り込み番号の設定も行う (後日説明します)

ダブルクリックすると入力できる

jtag_uart_0は 5 に設定

uart_0は 8 に設定

timer_0は 6 に設定

Nios II/e はメモリマップドIOなのでベースアドレスを自動設定します

ベースアドレスが設定されるので確認する

Nios II/eにメモリの番地を教えましょう

nios2_qsys_0をダブルクリック

Reset Vectorで Reset vector memoryを sdram.s1 に設定

同様に, Exception Vector もsdram.s1 に設定

これで設定は終わりです. お疲れ様でした.

37 全ての設定が終わると, MessagesのErrorとWarning が消える (ErrorとWarningがなくならないと, 正しく動作しない)

設計したシステム(のVerilog-HDL等)を生成します

Generationタブをクリック

Generate をクリック

初めての設計時は Qsysファイルを保存します

Save をクリック

Hello_NiosII_system

ファイル名を入力して保存をクリック

Generate Completed が表示されれば終了です

Close をクリック

HDL Examples をクリック

Copy をクリック

今から Quartus II上でハードウェア生成を行います. まずは, Qsysのテンプレートをコピーしましょう. 終わったら, Quartus IIに戻って下さい. (Qsysを閉じてもかまいません)

Quartus II上で開いている DE0_TOP.v にコピペして, 信号線を入力

先程Qsysで保存した設定ファイル (.qsys)をQuartus IIに読み込みます

Project naviagtor で DE0_TOPを右クリック

Settings ... をクリック

Categoryでで Filesを選択クリック

先程作成した Qsys設定ファイル (Hello_NiosII_system.qsys)を選択

開くをクリック

Add Allをクリック

OKをクリック

コンパイルを行う

「保存アイコン」をクリックして保存

「コンパイルアイコン」をクリックしてコンパイルを行う

コンパイル後、このウインドウが表示されればOK

今回は結構リソースを食います

Programmer経由で FPGAをプログラム

次行ってみよう！ •  次は Nios II EDS を使ったソフトウェア設計をしましょう

Verilog-HDL Tutorial (15) hardware

Education

Transcript of Verilog-HDL Tutorial (15) hardware

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