INF3400 Del 3,4,5-8 RepetisjonStatisk digital CMOS

CMOS inverter og DC karakteristikkCMOS inverter:

pMOS transistor:

nMOS transistor:

utDD

dpspsdp

innDD

gpspsgp

VV

VVVVV

VVV

AV Lineær MetningVgsn < Vtn Vgsn > Vtn Vgsn > Vtn

Vinn < Vtn Vinn > Vtn Vinn > Vtn

Vdsn < Vgsn - Vtn Vdsn > Vgsn - Vtn

Vut < Vinn - Vtn Vut > Vinn - Vtn

AV Lineær MetningVsgp < |Vtp| Vsgp > |Vtp| Vsgp >|Vtp|

Vinn > VDD+Vtp Vinn < VDD+Vtp Vinn < VDD+Vtp

Vsdp < Vdsat Vsdp > Vdsat

Vsdp < Vsgp - |Vtp|

Vsdp > Vsgp - |Vtp|

-Vut < Vtp - Vinn -Vut > Vtp - Vinn

Vut > Vinn - Vtp Vut < Vinn - Vtp

Inverter transisjon:

I områdene B, C og D er begge transistorene PÅ, slik at det går en strøm mellom spenningsforsyningene.

Transistorstørrelser

tgsdsgstgsds

tgsgsdsds

tgsds

gsds

VVVVVVI

VVVVVVVI

VI

,V metning PÅ,

V0 ,Vlineær PÅ, 2

V AV 0

t2

dst

t

LWCox

Støymargin

IHOHH

OLILL

VVNMVVNM

Høyeste inngang tolkes som 0.

Høyeste utgang defineres som 0.

Laveste inngang tolkes som 1.

Laveste utgang defineres som 1.

RC forsinkelsesmodeller

Seriekobling av transistorer:

n

i ieffektiv k

RR1

Parallellkobling av transistorer:

2R

RRReffektiv

Eksempel NAND3:

Transisjon fra 0 til 1:

R

RReffektiv

2

2

Transisjon fra 1 til 0:

R

RReffektiv

31

31

31

RC modell

Elmore forsinkelsesmodellNAND3

N

i

i

jjipd RCt

1 1

NANDN:

Forsinkelsesmodell:

RC

RRRCRRCRCt pd

12333

933

33

3

RC

RRRCRRCRCt pd

10333

733

33

3

RCt pd 13

RCht pd 513

Parasittisk tidsforsinkelse:

Vi kaller diffusjonskapasitanser for parasittiske kapasitanser som bidrar til parasittisk tidsforsinkelse.

Eksterne kapasitanser er definert som gatekapasitans for porter som skal drives.

Eksempel NAND3 som skal drive h tilsvarende porter:

Enkel RC modell: Elmore:Parasittisk tidsforsinkelse:

RCt pd 13Tidsforsinkelse (h=4):

RCht pd 510

Parasittisk tidsforsinkelse:RCt pd 10

Tidsforsinkelse (h=4):

h=4:

RCt pd 33 RCt pd 30

Elektrisk effort

Vi kaller forholdet mellom ekstern last (kapasitans) og inngangslast for elektrisk effort. Dette forholdet kalles fanout og skrives som Ch.

Logisk effort

Vi kaller forholdet mellom en ports inngangskapasitans og inngangskapasitansen til en inverter som leverer samme utgangsstrøm for logisk effort g.

Lineær forsinkelsesmodell

Normalisert tidsforsinkelse:

pfd

Effort tidsforsinkelse

Parasittisk tidsforsinkelse

ghf

in

ut

CCh

Elektrisk effort h:

Logisk effortVi kaller forholdet mellom en ports inngangskapasitans og inngangskapasitansen til en inverter som leverer samme utgangsstrøm for logisk effort g.

INF3400/4400 Del 5 Statisk digital CMOS

Parasittisk tidsforsinkelseVi definerer parasittisk tidsforsinkelse som tidsforsinkelse i en port uten ekstern last.

Port 1 2 3 4 nInverter 1

NAND 2 3 4 n

NOR 2 3 4 n

Tristate 2 4 3 6 2n

Antall innnganger

N- inngangs NAND port:

RCnn

nRnCnRC

RCt

i

jj

n

ii

i

jj

n

iipd

25

31

1

1

11

I realiteten øker parasittisk tidsforsinkelse kvadratisk med antall innganger.

Tidsforsinkelse i kjede av logiske porter

i

igG

Logisk effort i kjede:

inngang

ekstern

CCH

Elektrisk effort i kjede:

kjedePÅ

kjedeAVkjedePÅ

CCC

b

Forgreiningseffort:

i

ibB

Forgreiningseffort i kjede:

361821

590

15151511

GBHFKjedeeffort:

ii

F

pf

PDD

Kjedeforsinkelse:

Kjedeforsinkelse vil ha en minimumsverdi når alle portene har lik effort forsinkelse f.

N

ii

i

F

hgff

1

'

Dvs.:

PNFD N 1

minimum

Minimum tidsforsinkelse:

inngang

ekstern

CCh

ghf

Transistorstørrelser:

'fgC

C ieksterninngang

i

i

Som gir:

Eksempel:

27100

35

35

34

i

igG

Logisk effort i kjede:

845

inngang

ekstern

CCH

Elektrisk effort i kjede:

6

2

yyy

xxx

bBi

i

Forgreinings effort i kjede:

1258456

27100

GBHFKjedens effort:

51253

1'

f

Optimal porteffort:7

232

PParasittisk tidsforsinkelse:

22753

'

PfNDMinimum kjedeforsinkelse:

155

3545

'

fgCy ekstern

Starter ved utgangen og finner transistorstørrelser:

105

351515

x

Beregner x:

Bubble pushing

BABA

BABA

CDABF Eksempel:

CDABF Eksempel:

Vi antar at:

520

100

H

Logisk effort:

916

34

34

G

Parasittisk tidsforsinkelse:

422

P

Kjedens effort:

9

519

16

GBHF

Optimal porteffort:

392

1'

f

443

34100

'2

fgCy NANDekstern

Vi beregner y:

203

3444

44'

2

fgx NAND

Vi beregner x:

Løsning:

Tidsforsinkelse:

102232

1

PNFD N

Porter med skew

Introduksjon til effektforbruk

Effektforbruk:

DDDD VtitP )()(

Effektforbruk over en tidsperiode T:

dtVtiE DD

T

DD 0

)(

Gjennomsnittelig effektforbruk over en tidsperioden:

dtVtiT

TEP

DD

T

DD

avg

0

)(1

Statisk effektforbruk:

1. AV strøm.2. Tunnellering.3. Pn-overganger.4. Lekkasje i transistorer som overstyres.

Dynamisk effektforbruk:

1. Opp- og utladning av kapasitanser.2. Kortslutningsstrøm.

Statisk effektforbruk

AV strøm:

t

DD

t

t

UV

nUV

dsstatisk eeII 10

Statisk effektforbruk:

DDstatiskstatisk VIP

Dynamisk effektforbruk

Inverter med last:

Gjennomsnittelig dynamisk effektforbruk:

T

DDDD

T

DDDDdynamisk

dttiTV

dtVtiT

P

0

0

)(

)(1

SWDD

DDSWDD

dynamisk

fCV

CVTfTVP

2

Tar hensyn til aktivitet:

SWDDdynamisk fCVP 2

Over tidsperioden T:

Pseudo nMOS NORLogisk effort:

34

31

32

34

21

pp

nu

WW

Wg

94

31

343

34

213

pn

nd

WW

Wg

Parasittisk tidsforsinkelse:

3

1010

34

34

323

internopptrekk

RC

CR

CRPu

9

103

1034

34

32

internnedtrekk

RC

CR

CRPd

Ganged CMOS

132

322

34

32

2

pp

npu WW

WWg

26

2322

2

34

34

32

32

internopptrekk

RC

RC

CR

CRRRR

CRP

p

pp

pp

u

Kaskode spenning svitsj logikk

NAND port