11/5/2013
1
1G.V. Persiano – Elettronica Digitale
Circuiti combinatori CMOS
Proprietà: in ogni istante di tempo, l’uscita dipende esclusivamente dalla funzionelogica degli ingressi in quell’istante
Circuiti combinatori (sequenziali) = circuiti non rigenerativi (rigenerativi)
Combinatorio Sequenziale
LogicoCircuito OutIn
OutIn
Stato
LogicoCircuito
Out = f(In ) Out = f(In, In precedenti)
2G.V. Persiano – Elettronica Digitale
Classificazione dei circuiti combinatori
• Circuiti di tipo statico– Logica CMOS statica complementare (o FCMOS)
– Logica a rapporto
– Logica a pass-transistors
• Circuiti di tipo dinamico– Blocchi o reti di tipo n e di tipo p
– Logica Domino
– Logica np-CMOS
3G.V. Persiano – Elettronica Digitale
Circuiti combinatori statici
• In condizioni statiche, ogni uscita di una porta logica è collegata all’alimentazione VDD o a massa mediante un percorso a bassa resistenza (generalmente, un MOS acceso);
• L’uscita di una porta assume sempre il valore logico della funzione implementata dal circuito (tranne nei transitori)
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2
4G.V. Persiano – Elettronica Digitale
Logica CMOS complementare
VDD
F(In1,In2,…InN)
In1In2
InN
In1In2
InN
PUN
PDN
Solo dispositivi PMOS
Solo dispositivi NMOS
PUN e PDN sono reti logiche duali
……
5G.V. Persiano – Elettronica Digitale
NMOS connessi in serie/parallelo
NMOS sono più idonei per PDN che per PUN !
Gli NMOS si comportano come interruttori controllati dal segnale di gateL’interruttore NMOS si chiude (CONDUCE) con il segnale di gate ALTO
X Y
A B
Y = X se A AND B
X Y
A
B Y = X se A OR B
Gli NMOS trasferiscono un forte “0” ma un “debole 1”
- Se VX= 0V ⇒ VY= 0V
- Se VX= VDD ⇒ VY=VDD-VTn(perdita di una soglia)
6G.V. Persiano – Elettronica Digitale
PMOS connessi in serie/parallelo
PMOS sono più idonei per PUN che per PDN !
Anche i PMOS operano come interruttori controllati dal segnale di gateL’interruttore PMOS si chiude (CONDUCE) con il segnale di gate BASSO
- Se VX= VDD ⇒ VY= VDD
- Se VX= 0V ⇒ VY=|VTp|(perdita di una soglia)
X Y
A B
Y = X se A AND B = A + B
X Y
A
B Y = X se A OR B = AB
I PMOS trasferiscono un forte “1” ma un debole “0”
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7G.V. Persiano – Elettronica Digitale
Perdita della tensione di soglia
VDD
VDD → 0PDN
0 → VDD
CL
CL
PUN
VDD
0 → VDD - VTn
CL
VDD
VDD
VDD → |VTp|
CL
S
D S
D
VGS
S
SD
D
VGS
8G.V. Persiano – Elettronica Digitale
Complementarità della logica
• La rete di Pull-up (PUN) è complementare o duale alla rete di Pull-down (PDN), come si dimostra con le relazioni di De Morgan:
• La porta complementare è invertente
BABA
BABA
+=⋅
⋅=+
=
AND =NAND +INV
9G.V. Persiano – Elettronica Digitale
Porta logica NAND
Schema circuitale Tabella di verità
PDN: G = AB ⇒ connessione a massa
PUN: F = A + B = AB ⇒ connessione a VDD
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10G.V. Persiano – Elettronica Digitale
Porta logica NOR
Schema circuitale Tabella di verità
PDN: G = A+B ⇒ connessione a massa
PUN: F = A B = A+B ⇒ connessione a VDD
11G.V. Persiano – Elettronica Digitale
Porta complessa CMOS
OUT = D + A • (B + C)
DA
B C
D
AB
C
VDD
12G.V. Persiano – Elettronica Digitale
Costruzione di una porta complessa
C
(a) Rete di pull-down
SN1 SN4
SN2
SN3D
FF
A
DB
C
D
F
A
B
C
(b) Ricavare la rete di pull-up in modo gerachico identificando lesottoreti
D
A
A
B
C
VDD VDD
B
(c) Si completa la rete
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13G.V. Persiano – Elettronica Digitale
Proprietà della logica CMOS complementare
• Pieno swing logico ⇒ Elevati margini di rumore
• Livelli logici indipendenti da kp/kn ⇒ logica non a rapporto
• Collegamento statico a VDD o massa ⇒ bassa Rout
• Alto valore di Rin ⇒ corrente di ingresso statica quasi nulla
• Nessun cammino statico tra VDD e massa ⇒ Pstat ≈0
• Tempo di propagazione dipendente dalla capacità di carico e dalla resistenza dei MOS
14G.V. Persiano – Elettronica Digitale
Analisi con modello MOS come interruttore
NAND
A
Req
A
Rp
A
Rp
A
Rn CL
A
CL
B
Rn
A
Rp
B
Rp
A
Rn Cint
B
Rp
A
Rp
A
Rn
B
Rn CL
Cint
INV NOR
15G.V. Persiano – Elettronica Digitale
Risposta di una porta NAND
• Il ritardo tp dipende dalla configurazione delle porte in ingresso
• Commutazione in uscita basso-altoEntrambi gli ingressi vanno a livello logico basso
• tpLH è pari a 0.69 Rp/2 CLUn solo ingresso va a livello logico basso
• tpLH è pari a 0.69 RpCL
• Commutazione in uscita alto-bassoEntrambi gli ingressi vanno a livello logico alto
• tpHL è pari a 0.69 2RnCL
CL
B
Rn
ARp
BRp
A
Rn Cint
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16G.V. Persiano – Elettronica Digitale
Dipendenza di tpLH dagli ingressi
-0,5
0
0,5
1
1,5
2
2,5
3
0 100 200 300 400
A=B=1→0
A=1, B=1→0
A=1 →0, B=1
Tempo [ps]
Tens
ione
[V]
tpLH
(psec)Commutazionedegli ingressi
81A= 1→0, B=1
80A=1, B=1→0
45A=B=1→0
61A= 0→1, B=1
64A=1, B=0→1
67A=B=0→1
tpHL
(psec)Commutazionedegli ingressi
Dati simulazione: NMOS = 0.5µm/0.25 µm, PMOS = 0.75µm/0.25 µm, CL = 100 fF
17G.V. Persiano – Elettronica Digitale
Risposta di una porta NOR
B
Rp
A
Rp
A
Rn
B
Rn CL
Cint
• Il ritardo tp dipende dalla configurazione delle porte in ingresso
• Commutazione in uscita alto-bassoEntrambi gli ingressi vanno a livello logico alto
• tpHL è pari a 0.69 Rn/2 CLUn solo ingresso va a livello logico alto
• tpHL è pari a 0.69 RnCL
• Commutazione in uscita basso-altoEntrambi gli ingressi vanno a livello logico basso
• tpLH è pari a 0.69 2RpCL
18G.V. Persiano – Elettronica Digitale
Dimensionamento dei MOS in NAND e NOR
CL
B
Rn
A
Rp
B
Rp
A
Rn Cint
B
Rp
A
Rp
A
Rn
B
Rn CL
Cint
2
2
2 2
11
4
4
Ipotesi: µn (mobilità elettroni NMOS) = 2µp (mobilità lacune PMOS)
NAND NOR
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19G.V. Persiano – Elettronica Digitale
Dimensionamento di una porta complessa CMOS
Ipotesi: µn (mobilità elettroni NMOS) = 2µp (mobilità lacune PMOS)VDD
OUT = D + A • (B + C)
DA
B C
D
AB
C
1
2
2 2
4
48
8
20G.V. Persiano – Elettronica Digitale
DCBA
D
C
B
A CL
C3
C2
C1
Modello RC a parametri distribuiti (Ritardo di Elmore)
tpHL = 0.69 Reqn(C1+2C2+3C3+4CL)
Tempo di ritardo si deteriora rapidamente in funzione del fan-in, con dipendenza quadratica nel caso peggiore.
Considerazioni sul fan-in delle porte CMOS
21G.V. Persiano – Elettronica Digitale
tpLH
t p(p
sec)
fan-in
Porte logiche con fan-in maggiore di 4 dovrebbero evitarsi !
0
250
500
750
1000
1250
2 4 6 8 10 12 14 16
tpHL
Dipendenza quadratica
Dipendenza lineare
tp
Dipendenza di tp dal fan-in
tpLH
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8
22G.V. Persiano – Elettronica Digitale
2 4 6 8 10 12 14 16
tp(NOR)
t p(p
sec)
fan-out effettivo
Stessa corrente di pilotaggio
tp(NAND)
tp(INV)
La pendenza dipende dal carico offerto dalle diverse topologie (NOR,NAND, INV)
Dipendenza di tp dal fan-out
23G.V. Persiano – Elettronica Digitale
• Fan-in: dipendenza quadratica dovuta alle crescita lineare di resistenza e capacità
• Fan-out: ogni porta aggiuntiva al fan-out aumenta di 2 capacità di gate la capacità di carico CL
Dipendenza di tp dal fan-in e dal fan-out
tp = a1FI + a2FI2 + a3FO
24G.V. Persiano – Elettronica Digitale
• Dimensionamento dei MOS– Applicabile se le capacità esterne sono dominanti
• Dimensionamento progressivo
InN CL
C3
C2
C1In1
In2
In3
M1
M2
M3
MNM1 > M2 > M3 > … > MN
(il MOS più vicino all’uscita è il più piccolo)
Si arriva ad una riduzione di tp del 20%;
Tale percentuale di riduce con la riduzione di λ
Progetto di porte CMOS con elevato fan-in (I)
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25G.V. Persiano – Elettronica Digitale
• Ordinamento dei MOS
C2
C1In1
In2
In3
M1
M2
M3 CL
C2
C1In3
In2
In1
M1
M2
M3 CL
Cammino critico Cammino critico
carico1
0→1carico
carico1
Ritardo dovuto al tempo per scaricare CL, C1 and C2
Ritardo dovuto al tempo per scaricare solo CL
1
1
0→1 scarico
scarico
scarico
Progetto di porte CMOS con elevato fan-in (II)
26G.V. Persiano – Elettronica Digitale
• Funzioni logiche alternative– Più stadi con minor numero di ingressi
F = ABCDEFGH
Progetto di porte CMOS con elevato fan-in (III)
27G.V. Persiano – Elettronica Digitale
• Isolamento del fan-in dal fan-out tramite stadio buffer
CLCL
Progetto di porte CMOS con elevato fan-in (IV)
Carico intermedio molto minore di CL
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28G.V. Persiano – Elettronica Digitale
• Riduzione dello swing logico
– Riduzione lineare del ritardo– Contemporanea riduzione del consumo di potenza
• Svantaggio: la porta successiva è molto più lenta!
• Nel progetto delle memorie, c’è la necessità di un amplificatore di lettura per ripristinare il livello del segnale ai valori tipici
tpHL ∝ 0.69 CL VDD/ IDSATn ⇒
Progetto di porte CMOS con elevato fan-in (V)
tpHL ∝ 0.69 CL Vswing/ IDSATn
29G.V. Persiano – Elettronica Digitale
Logiche a rapporto
Obiettivo: ridurre il numero di dispositivi rispetto a FCMOS
Grandezze statiche (NMH, NML, PS) dipendenti da kp/kn
30G.V. Persiano – Elettronica Digitale
• Una porta logica ad N ingressi richiede N+1 dispositivi
• Ogni ingresso è connesso ad un solo MOS (uscita =CgN )
• Rete di pull-up (carico) sempre accesa
• Livello logico VOL>0 V ⇒ escursione logica inferiore a VDD
• Con PDN acceso ⇒ consumo di potenza statico PS ≠0
• Tempi di commutazione asimmetrici (tpLH comanda)
Proprietà delle logiche a rapporto
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31G.V. Persiano – Elettronica Digitale
Esempio: rete con carico resistivo
DDOH VV =
tensione) di (partitore DDLPDN
PDNOL V
RRRV
+=
LLpLH CRt 69.0=
L
DD
L
OLDDDDRDDS R
VR
VVVIVPL
2
≅−
==
32G.V. Persiano – Elettronica Digitale
Logica pseudo-NMOS
Caratteristica: carico PMOS lavora con VSG=VDD ⇒ non c’è effetto body
Esempio: Porta NOR a 4 ingressi
33G.V. Persiano – Elettronica Digitale
Caratteristiche di trasferimento per diversi kp
0.0 0.5 1.0 1.5 2.0 2.50.0
0.5
1.0
1.5
2.0
2.5
3.0
Vin [V]
Vou
t[V
]
W/L p = 4
W/L p = 2
W/L p = 1
W/L p = 0.25
W/L p = 0.5
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34G.V. Persiano – Elettronica Digitale
1) Per ridurre PS ⇒ IOL deve essere piccola
2) Per avere basso VOL ⇒ IOL RPDN deve essere piccola
3) Per ridurre tpLH ⇒ IOL deve essere grande
4) Per ridurre tpHL ⇒ RPDN deve essere piccola
Indicazioni nel progetto di pseudo-NMOS
Curve di carico delle
logiche a rapporto
35G.V. Persiano – Elettronica Digitale
Logica pseudo-NMOS ad alte prestazioni
Obiettivo: ridurre tpLH e PS della configurazione pseudo-NMOS
Porta con carico riconfigurabile
- Piccola corrente statica
- Basso valore di VOL
36G.V. Persiano – Elettronica Digitale
Schema base
- conduzione statica contemporanea di PDN1 e M2 oppure di PDN2 e M1
- stessa capacità di pseudo-NMOS
- maggiore area per 2 reti di PDN e PUN compensata da 2 uscite (Vout e Vout )
Logica a Dual Cascode Voltage Switch (DCVSL)
Porta XOR-XNOR
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37G.V. Persiano – Elettronica Digitale
Risposta dinamica di una porta AND/NAND
0 0.2 0.4 0.6 0.8 1.0-0.5
0.5
1.5
2.5
Time [ns]
Vol
t ag e
[V] A B
A B
A,BA,B
38G.V. Persiano – Elettronica Digitale
Logica a pass-transistor
Caratteristica: basata su reti logiche di interruttori (porte di trasmissione)
- una porta logica ad N ingressi richiede N dispositivi
- consumo di potenza statico nullo (PS =0)
Concetto generale Porta AND (ideale)
B
B
A
F = AB
0
Porta AND (MOS)
39G.V. Persiano – Elettronica Digitale
Interruttore NMOS
Trasmissione di uno "0" ⇒ NMOS lavora con VGS =VDD
Trasmissione di un “1" ⇒ NMOS lavora con VGD =0
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40G.V. Persiano – Elettronica Digitale
Funzione di trasferimento dell’interruttore NMOS
Esempio di pilotaggio di un inverter CMOS
VDD
In
Outx
0.5µm/0.25µm0.5µm/0.25µm
1.5µm/0.25µm
0 0.5 1 1.5 20.0
1.0
2.0
3.0
Time [ns]
Volta
ge[V
]
xOut
In
41G.V. Persiano – Elettronica Digitale
Problema: NMOS trasmette un forte "0" ma un debole "1"
- La tensione su B arriva a 2.5V – VTn
- Poiché VTn, causa l'effetto body, è maggiore di |VTp | ⇒ PMOS non va OFF
- Il consumo di potenza statico è non nullo (PS ≠0)
A = 2.5 V
B
C = 2.5V
CL
A = 2.5 V
C = 2.5 V
BM2
M1
Mn
42G.V. Persiano – Elettronica Digitale
Logica a pass-transistor ad alte prestazioni
Obiettivo: recuperare iI livello della soglia sul livello logico VOH
Circuito ripristinatore di livello (level restorer)
Usare dispositivi a valore quasi nullo di VTn
Circuito ripristinatore di livello (level restorer)Possibili soluzioni
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43G.V. Persiano – Elettronica Digitale
Dimensionamento del Level Restorer
- Limite superiore al dimensionamento di Mr
- Problema acuito se, da A ad X, pull-down dato da serie di più MOS
0 100 200 300 400 5000.0
1.0
2.0
W/Lr =1.0/0.25 W/Lr =1.25/0.25
W/Lr =1.50/0.25
W/Lr =1.75/0.25
Tens
ione
nod
o X
[V]
Tempo [ps]
3.0
44G.V. Persiano – Elettronica Digitale
Transistori a soglia quasi nulla
- Ridotti margini di rumore
- Criticità nello spegnimento dei MOS ⇒ correnti sottosoglia
2.5V
2.5V
45G.V. Persiano – Elettronica Digitale
Interruttore CMOS
Trasmissione di uno "0" ⇒ NMOS lavora con VGS =VDD, PMOS lavora con VGD =0
Trasmissione di un “1" ⇒ NMOS lavora con VGD =0, PMOS lavora con VGS =VDD
Funzione di trasferimento dell’interruttore CMOS
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46G.V. Persiano – Elettronica Digitale
Resistenza dell’interruttore CMOS
Vout
0 V
2.5 V
2.5 VRn
Rp
0.0 1.0 2.00
10
20
30
Vout , V
Res
i st a
nce,
ohm
s
Rn
Rp
Rn || Rp
47G.V. Persiano – Elettronica Digitale
Logica a pass-transistor complementari (CPL)
Problema: interruttore CMOS presenta diversi svantaggi quali processo costoso, doppia polarità del segnale di controllo ed elevata CL
Soluzione: logica a pass-transistor complementari
- Uso di dispositivi a VT ≈ 0 (impiantazione ionica)
- Circuiti differenziali con uscite OR/NOR, AND/NAND (no extra inverter)
- Circuiti di tipo statico
- Eccellenti capacità di pilotaggio
- Topologia modulare (stesso circuito, diverso segnale in ingresso)
Caratteristiche:
48G.V. Persiano – Elettronica Digitale
Schema di principio e porte logiche CPL
Schema di principio
Porte logiche
⊕
⊕
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49G.V. Persiano – Elettronica Digitale
Esempi di porte logiche CPL
Multiplexer
AM2
M1
B
S
S
S F
VDD
A
B
F
B
A
B
BM1
M2
M3/M4
XOR
50G.V. Persiano – Elettronica Digitale
Ritardo delle porte di trasmissione
V1 Vi-1
C
2.5 2.5
0 0
Vi Vi+1
CC
2.5
0
Vn-1 Vn
CC
2.5
0
In
VV1 Vi i+1
C
Vn-1 Vn
CC
InReqReq Req Req
CC
C
Req Req
C C
Req
C
Req Req
C C
Req
In
m
Catene di porte di trasmissione
Circuito RC equivalente
Ottimizzazione ritardi mediante inserimento buffer
51G.V. Persiano – Elettronica Digitale
Ottimizzazione del ritardo
Ritardo della catena RC
Ritardo della catena con buffer
2 ,per ntn p ∝∞→( )
2169.069.0
0⇒
+== ∑
=
nnCRkCRt eq
n
keqp
( ) ( )bufbuf peqpeqp t
mnmnCRt
mnmmCR
mnt ⎟
⎠⎞
⎜⎝⎛ −+⎥⎦
⎤⎢⎣⎡ +
=⎟⎠⎞
⎜⎝⎛ −+⎥⎦
⎤⎢⎣⎡ +
= 12
169.012
169.0
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52G.V. Persiano – Elettronica Digitale
Full Adder in logica CPL
Ci
VDD
CiA A
VDD
A
Ci
VDD
VDD
Ci
Ci
Co
S
P
P
P
P
P
A
B
P
A
P
AB
Cella della Somma
Cella del Riporto
Segnali di A e C
Segnali di P e P
BABABAP ⊕=+=
BABAABP ⊕=+=
iiii
iiiiii
ABCCBACBACBA
BCACBACBACABPCCPSS
+++=
=+++=+==
( ) iiiiiiii
iiiOO
ABCCBABCACABCBACBACCBA
CBACBAABAAABCPAPCC
+++=+++=
=+++=+==
53G.V. Persiano – Elettronica Digitale
Circuiti combinatori dinamici
• Valori logici si basano sull'immagazzinamento temporaneo della carica sulle capacità di nodi ad alta impedenza del circuito
• porte logiche più semplici e veloci di quelle di tipo statico
• progetto e funzionamento più complesso di quelle di tipo statico (maggiore sensibilità al rumore)
• Funzione di N ingressi ⇒ N+2 dispositivi
54G.V. Persiano – Elettronica Digitale
Struttura di un circuito dinamico
In1
In2 PDNIn3
Me
Mp
Clk
ClkOut
CL
Out
Clk
Clk
A
BC
Mp
Me
Operazione in 2 fasi:
Precarica (Clk = 0)
Valutazione (Clk = 1)
on
off
1off
on
((AB)+C)
Schema di principio Porta logica AND-OR-INVERT
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55G.V. Persiano – Elettronica Digitale
Condizioni sul nodo di uscita
• Una volta che l’uscita di un circuito dinamico si porta a livello “0”, non potrà tornare ad “1” se non al ciclo di precarica successivo
• Gli ingressi alle porte successive possono fare al più una transizione durante la fase di valutazione
• Funzionamento nello stato dinamico (alta impedenza) durante e dopo la fase di valutazione, quando PDN spento
• In stato di alta impedenza, valore logico è su capacità CL
56G.V. Persiano – Elettronica Digitale
Proprietà dei circuiti dinamici (I)
• Funzione logica implementata solo dalla PDN– Numero di MOS pari a N+2, invece dei 2N della logica FCMOS
• Piena escursione logica (VOL=0, VOH=VDD)
• Logica non a rapporto
• Commutazioni più rapide– Ridotto carico capacitivo per la minore capacità in ingresso Cin
– Ridotto carico capacitivo per il minore carico in uscita Cout
– tpLH=0
– In valutazione, corrente di PDN usata tutta per scaricare CL
57G.V. Persiano – Elettronica Digitale
Proprietà dei circuiti dinamici (II)
• Potenza dissipata tipicamente maggiore di logica statica– Nessun percorso statico di corrente tra VDD e massa
– Nessuna possibilità di commutazioni spurie (glitching)
– Più alte probabilità di transizione
– Extra carico sul segnale di Clock
• PDN operativa per ingressi > VTn ⇒ VM,VIH,VIL pari a VTn
– ridotto margine di rumore NML, pari a VTn
• Serve segnale di clock per precarica/valutazione
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58G.V. Persiano – Elettronica Digitale
Rumore nei circuiti dinamici: charge leakage
Perdita dovuta a 2 fenomeni:
Giunzione inversa drain-substrato
Correnti sottosoglia (dominante)
Sorgenti di Leakage Evoluzione temporale
CL
Clk
ClkOut
A
Mp
Me
CLK
VOut
Precarica
Valutazione
59G.V. Persiano – Elettronica Digitale
Soluzione di rimedio al charge leakage
- Stessa soluzione adottata per la logica a pass-transistor
CL
Clk
Clk
Me
Mp
A
B
Out
Mkp
Bleeder
60G.V. Persiano – Elettronica Digitale
Rumore nei circuiti dinamici: charge sharing
Caso per A=1 e B=0
CL
Clk
Clk
CA
CB
B=0
AOut
Mp
Me
Carica inizialmente immagazzinata su CL viene ridistribuita tra CL e CA,
Abbassamento del livello logico alto (minore robustezza)
⇓
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61G.V. Persiano – Elettronica Digitale
Effetto del charge sharing
B = 0
Clk
X
CL
Ca
Cb
A
Out
Mp
Ma
VDD
Mb
Clk Me
62G.V. Persiano – Elettronica Digitale
Soluzione di rimedio al charge sharing
- Precarica nodi interni con un MOS pilotato dal clock (più area e potenza dissipata)
Clk
Clk
Me
Mp
A
B
OutMkp Clk
63G.V. Persiano – Elettronica Digitale
Rumore nei circuiti dinamici: clock feedthrough
Per segnali rapidi, gioca l’accoppiamento capacitivo tra Clk e Out (gate-drain di MP )
Uscita oltre VDD polarizzazione diretta diodo drain-body MP, latch-up
⇓
CL
Clk
Clk
B
AOut
Mp
Me
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64G.V. Persiano – Elettronica Digitale
Effetto del clock feedthrough
-0,5
0,5
1,5
2,5
0 0,5 1
Clk
Clk
In1
In2
In3
In4
Out
In &Clk
Out
Time, ns
Volta
ge
Clock feedthrough
Clock feedthrough
65G.V. Persiano – Elettronica Digitale
Rumore nei circuiti dinamici: backgate coupling
NAND dinamica
Accoppiamento capacitivo tra In e Out1 (gate-drain e gate source di M4 )
Out1 segue Out2 accensione di M5 dissipazione statica, possibile errore logico⇓
CL1
Clk
Clk
B=0
A=0
Out1Mp
Me
Out2
CL2In
=1 =0
NAND statica
M1
M2
M3
M4
M5 M6
66G.V. Persiano – Elettronica Digitale
Effetto del backgate coupling
-1
0
1
2
3
0 2 4 6
Volta
ge
Time, ns
Clk
In
Out1
Out2 (>0V)
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67G.V. Persiano – Elettronica Digitale
Circuiti dinamici in cascata
Problema: malfunzionamento di due reti dinamiche (dello stesso tipo) in cascata
Clk
Clk
Out1In
Mp
Me
Mp
Me
Clk
Clk
Out2
V
t
Clk
In
Out1
Out2 ∆V
VTn
Solo una transizione 0 → 1 è possibile in ingresso !
68G.V. Persiano – Elettronica Digitale
Logica DOMINO
In1
In2 PDNIn3
Me
Mp
Clk
Clk Out1
In4 PDNIn5
Me
Mp
Clk
ClkOut2
Mkp
1 → 11 → 0
0 → 00 → 1
- Durante la precarica, tutte le uscite sono portate a 0
- Durante la valutazione, il valore di Out1 si propaga nella catena
Caratteristiche:
Invertitore I Invertitore I
69G.V. Persiano – Elettronica Digitale
Perché si chiama logica DOMINO?
Clk
Clk
Ini PDNInj
IniInj
PDN Ini PDNInj
Ini PDNInj
Perche il segnale si propaga lungo la catena come I tasselli del DOMINO
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70G.V. Persiano – Elettronica Digitale
Proprietà della logica DOMINO
• Solo funzioni logiche non invertente implementabili
• Logica idonea per strutture complesse ad elevato Fan-out
• Logica molto rapida– Solo transizioni 1 0 in ingresso all’invertitore I
– Transizioni velocizzate se, per l’invertitore I, progetto VM VDD
(aumento dimensioni PMOS)
• Aggiunta di Mkp per eliminare leakage e charge sharing
• Ottimizzazione dell’invertitore I per definire il Fan-out
71G.V. Persiano – Elettronica Digitale
Tecniche di progettazione della logica DOMINO
Mp
Me
VDD
PDN
Clk
In1In2
In3
Out1
Clk
Mp
Me
VDD
PDN
Clk
In4
Clk
Out2
Mr
VDD
Ingressi = 0durante la fase di precarica
Si potrebbe eliminare!
72G.V. Persiano – Elettronica Digitale
Logica DOMINO senza Me
VDD
Clk Mp
Out1
In1
1 0
VDD
Clk Mp
Out2
In2
VDD
Clk Mp
Outn
InnIn3
1 0
0 1 0 1 0 1
1 0 1 0
- Si rallenta di molto la fase di precarica (tempo di ritardo del cammino critico)
- Consumo aggiuntivo di potenza quando sia pull-up che pull-down accesi
Controindicazioni:
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73G.V. Persiano – Elettronica Digitale
Logica DOMINO duale (differenziale)
A
B
Me
Mp
Clk
ClkOut = AB
A B
Mkp ClkOut = AB
Mkp Mp
Soluzione al problema della logica non invertente
1 0 1 0
onoff
Porte logiche AND/NAND
74G.V. Persiano – Elettronica Digitale
Logica np-CMOS
- Durante la precarica, l’uscita di PDN (PUN) è portata a 1 (0)
- Durante la valutazione, i valori di Out1,In4 e In5 determinano il valore di Out2
Caratteristiche:
In1
In2 PDNIn3
Me
Mp
Clk
Clk Out1
In4 PUNIn5
Me
MpClk
Clk
Out2(verso PDN)
1 → 11 → 0
0 → 00 → 1
75G.V. Persiano – Elettronica Digitale
Proprietà della logica np-CMOS
• Possibile configurazione complementare (pn-CMOS)
• Rete con PUN (PMOS) più lenta di rete con PDN (NMOS)
• Logica molto densa e veloce– Rispetto logica DOMINO, area occupata inferiore del 20% (no
invertitore e minore CL)
• Doppio clock per sincronizzare precarica e valutazione
• Blocco base per circuiti dinamici sequenziali
11/5/2013
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76G.V. Persiano – Elettronica Digitale
Logica NORA (NO Race)
Attenzione: Logica molto sensibile al rumore!
In1
In2 PDNIn3
Me
Mp
Clk
Clk Out1
In4 PUNIn5
Me
MpClk
Clk
Out2(verso PDN)
1 → 11 → 0
0 → 00 → 1
verso altrePDN
verso altrePUN
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