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第四章 同步时序逻辑电路
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第四章 同步时序逻辑电路
内容: 同步时序逻辑电路概述 触发器 同步时序逻辑电路的分析 同步时序逻辑电路的设计
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第四章 同步时序逻辑电路
第一节 同步时序逻辑电路概述一、时序逻辑电路1. 组合逻辑电路 某一时刻 (tk) 的输出
( Zi )仅与该时刻的输入( x1,x2,…… ,xn )有关,而与以前各时刻( t<tk )的输入无关。
组合线路
x1(tk)x2(tk)
xn(tk) zm(tk)
z2(tk)z1(tk)
… …
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2. 时序逻辑电路 电路的输出不但取决于该时刻电路的输入,
还取决于电路过去的输入。
组合线路
存储元件
xn
x1
zm
z1
YvY1yu
y1… …
… …外部输入
外部输出
内部输入
内部输出
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① 函数输出函数 Zi = fi ( x1 ,…, xn , y1 ,…, yu )控制函数 Yi = gi ( x1 ,…, xn , y1 ,…, yu )
② 现态( Qn ): tk 时刻存储元件的状态输出 y1(tk),…,yu(tk) 。 次态( Qn+1 ): 当前时刻输入 x1,…,xn 及现 态 y1(tk),…,yu(tk) 共同作用下存储 元件输出的新的状态。
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按其输入与输出的关系分为③ 分类 Mealy 型
Moore 型Mealy 型:输出 Z 不仅与该时刻的输入 ( x1,… , xn )有关,而且与现态 ( y1,… , yu )有关。Zi = fi ( x1 ,…, xn , y1 ,…, yu )
Moore 型:输出 Z 只与现态( y1,… , yu )有关,而与该时刻的输入无关;或根本没有输出,就以线路的状态作为输出。
Zi = fi ( y1,… , yu )
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按其工作方式分为 同步时序异步时序
同步时序电路:记忆电路状态的变化由一个统 一的时钟脉冲同步,仅在时钟脉 冲的特定时刻(上升沿或下降 沿)才更新记忆电路的状态。
异步时序电路:没有统一的时钟信号,各记忆 元件也不受统一时钟的控制。
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二、同步时序逻辑电路的描述
1. 输出方程:由输出函数(输出与输入、内部 输入的关系)组成的方程。
2. 激励方程:由控制函数(内部输出与输入、 内部输入的关系)组成的方程。3. 状态方程:由下一个状态函数(内部输入次 态与输入、内部输入现态的关 系)组成的方程。
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4. 状态表:表示现态、输入与次态、输出之间 的关系。
现态 次态 / 输出x=0 x=1
y=0 0/1 0/0
y=1 1/1 1/0
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5. 状态图:用圆圈表示状态,圆圈内文字或数字 注明状态的标志,圆圈之间用箭头连接,表示状态的转换,箭头尾端圆圈内标明现态,头端为次态,箭上注明发生转移的输入条件、输出结果。
6. 时间图(波形图):用横轴表示时间,纵轴表示某一值在该时刻的状态。
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第二节 触发器 触发器属于时序逻辑电路的记忆部件,具有“ 0”
状态和“ 1” 状态两个稳定状态,用来存储 0 或 1 。分类
按功能分
R-S 型D 型
T 型J-K 型
按触发方式分
电位触发主从触发
边沿触发触发器的描述方法:电路图、真值表(功能图)、特性方程(状态方
程)、次态卡诺图、时间图、状态图。
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一、 R-S 触发器 1. 基本 R-S 触发器 逻辑图
≥1 ≥1。 。• •
Q Q
RS
逻辑符号
R S
Q Q
。 。
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状态表 现态Qn
次态 Qn+1
RS=00 RS=01 RS=11 RS=10
0
1
0 1 d 0
1 1 d 0
次态卡诺图
0 1 d 0
1 1 d 0
00 01 11 10RS
Q
0
1
状态方程
Qn+1=S + RQn
SR=0 (约束方程)
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触发器特点: 1.Qn+1不仅与输入信号有关,而且于Qn有关; 2.电路具有0、1两个状态,且保持稳定; 3.稳定状态下两输出端状态Q与Q必互为相反。
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2. 时钟控制 R-S 触发器
&。
&。
&。
&。
•
• •
CP
SR
Q Q
R S
cp
。
Q Q
1
43
2
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特点:1.时钟信号决定触发器状态转换的时刻;2.输入信号决定触发器转换后的状态;3.CP=0时,状态稳定不变,CP=1时,触发器状态随RS的状态翻转:R为复位端,S为置位端,且R、S不能同时为1。
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第四章 同步时序逻辑电路 2. 主从 R-S 触发器
&。
&。
&。
&。
&。
&。
&。
&。
1。
•
•
• cp
S R
从触发器
主触发器
QM
1 2
3 4
5 6
7 8
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二、 D 触发器 1. 电位型 D 触发器
•
&。
&。
&。
&。
Dcp
• •
•
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2. 维持阻塞型 D 触发器
&。
&。
&。
&。
&。
&。
D
cp
• •
•
••
• SDRD
1
4 3
2
6 5
0
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特点:1.只有cp上升沿到来时才会改变触发器的状态;2.cp=1期间,由于维持阻塞的作用,使D信号无效,有效避免了“空翻”现象;3.可作数据保存电路,即D锁存器。
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第四章 同步时序逻辑电路 三、 JK 触发器
&。
&。
&。
&。
•
• •
CP
JK
Q Q•
•
1
4 3
2
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四、 T 触发器 将 JK 触发器的 J 、 K 端相连( T=J=K ),即
为 T 触发器功能表
T Qn+1
0 Qn
1 Qn
状态表现态
Qn
Qn+1
0 1
0 0 1
1 1 0特征方程Qn+1=T ⊕Qn
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同步时序逻辑电路设计举例 例 1. 设计一个序列检测器 , 用来检测串行二进
制序列 , 每当连续输入三个 ( 或三个以上 )1 时 ,序列检测器输出为 1, 否则输出 0. 作原始状态图
A B C D
0/0
0/0 0/0 0/0
1/1
1/11/01/0
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作原始状态表
现态 次态 / 输出X=0 X=1
A A/0 B/0
B A/0 C/0
C A/0 D/1
D A/0 D/1
化简:(观察法)
现态 次态 / 输出X=0 X=1
S0 S0 /0 S1 /0
S1 S0 /0 S2 /0
S2 S0 /0 S2 /1
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状态编码
y2y1 y2n+1y1
n+1 /Z
X=0 X=1
00 00 /0 01/0
01 00 /0 11 /0
11 00 /0 11 /1
画编码后的最简状态表
确定激励函数和输出函数
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状态方程:y2
n+1 = y1nx
y1n+1 = x
输出方程:Z=y2
nx
由特征方程 Qn+1=JQ+KQ 得 :
J2=y1x
K2=y1x
J1=x
K1=x
画电路图
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电路自恢复功能检测检测目的:(1)电路进入无效状态时能否在输入信号和时钟信号作用下进入有效状态;(2)电路进入无效状态后,是否会产生错误输出。
检测方法:画出电路的状态图,进一步观察。
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例:上题有多余状态“ 01” ,所以需检测。添加多余状态后的状态表:
现态 次态 / 输出X=0 X=1
00 00 /0 01/0
01 00 /0 11 /0
10 00/0 01/1
11 00 /0 11 /1
画状态图
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第四章 同步时序逻辑电路分析:进入“01”状态后,输入x=0或x=1都可进入正常工作状态;但输入x=1后,输出z=1,错误。
修改: Z=xy2y1
画新电路图
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例 2. 用 D 触发器设计一个三位串行奇偶校验电路,当电路串行接收了三位二进制数,如果 1 的个数是偶数,在收到第三位数时,电路输出为 1 ;其余情况下均为 0 。每三位二进制数为一组,在收到第三位数码后,电路返回初始状态,准备接收下一组数。
建立原始状态图
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画原始状态表现态 次态 / 输出
X=0 X=1
A B /0 C/0
B D /0 E /0
C F /0 G /0
D A/1 A/0
E A/0 A/1
F A/0 A/1
G A/1 A/0
化简(隐含表法)
B
C
D
E
F
G
A B C D E F
BDCE
BF CG
DF EG
×
×
×
×
×
×
× ×
× ×
×
×
×
×
× ×
√
√
×× ×
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得最大等效类 (A),(B),(C),(D,G),(E,F)
S0 S1 S2 S3 S4
画最简状态表现态 次态 / 输出
X=0 X=1
S0 S1 /0 S2/0
S1 S3/0 S4 /0
S2 S4/0 S3/1
S3 S0/1 S0/0
S4 S0 /0 S0 /1
状态编码
S0 S1 S2 S3
S4
y3y2y1 00 01 11 10
0
1
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00 01 11 10y1x
画编码后的最简状态表 确定激励函数和输出函数
1 d d
1 1 d d
1 1 d d
y3 y2
00
01
11
10
00 01 11 10y1x
1 1 d d
d d
d d
d d
y3 y2
00
01
11
10
00 01 11 10y1x
d d
1 d d
1 d d
y3 y2
00
01
11
10
00 01 11 10y1x
d d
d d
d d
1 1
y3 y2
00
01
11
10
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激励方程:D3=y2+y3x
D2=y3y2
D1=y3y2x+y3y2x
输出方程:Z=y3y2y1x+y3y2x
画电路图
讨论
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现态 次态 / 输出X=0 X=1
000 010 /0 110/0
001 010 /0 110 /1
010 100/0 101/0
011 100/0 101/1
100 000/1 000/0
101 000/0 000/1
110 101/0 100/0
111 101 /0 100 /1
进入无效状态后,有自恢复功能,经过一个时钟周期可进入有效状态;但进入无效状态后有错误输出。
改进:Z=y3y2y1x + y3y2y1x
画改进后的电路图。
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练习:用 JK 触发器和门电路设计一个串行加法器,以实现最低位在前的两个串行二进制整数相加,输出为最低位在前的两数之和,其进位将寄存在串行加法器中,以便在下个 cp 脉冲到来时与高一位的被加数及加数相加。