Vivado Design Suite - Xilinx...ch damage or loss was reasonably foreseeable or Xilinx had been...

Vivado Design Suite

ユーザーガイド

IP インテグレーターを使用した IP サブシステム

の設計

UG994 (v2013.4) 2013 年 12 月 18 日

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さい。

日付変更点

2013/06/19 初版

2013/10/02 次のセクションを追加 : 第 3 章 - IP インテグレーターでのパラメーター伝搬、

第 4 章 - IP インテグレーターデザインのデバッグ、第 5 章 – IP インテグレーターデザインのアップグレード、

第 6 章 - IP インテグレーターでの非プロジェクトモードの使用、

第 7 章 - IP インテグレーターデザインのバージョン管理、付録 A - その他のリソース

2013/12/18 技術的情報のアップデートなし

http://www.xilinx.com/warranty.htm

http://www.xilinx.com/warranty.htm%23critapps

目次

IP インテグレーターを使用した IP サブシステムの設計 ......................................... 1

IP サブシステムの設計 ...................................................................................................... 5

概要 ........................................................................................................................... 5

IP インテグレーターの基本操作 .......................................................................................... 6

概要 ........................................................................................................................... 6

プロジェクトの作成 ........................................................................................................ 6

IP インテグレーターを使用した設計 ................................................................................. 8

ハードウェア定義の SDK へのエクスポート ....................................................................... 32

ELF ファイルのエンベデッドデザインへの追加および関連付け ........................................... 37

ブロックデザインを Out-of-Context (OOC) として設定 ...................................................... 42

IP インテグレーターでのパラメーター伝搬 ........................................................................... 47

概要 .......................................................................................................................... 47

バスインターフェイス .................................................................................................... 48

パラメーター伝搬の方法 ............................................................................................... 54

カスタマイズ GUI のパラメーター .................................................................................... 55

パラメーター不一致の例 ............................................................................................... 58

IP インテグレーターデザインのデバッグ ............................................................................. 61

概要 .......................................................................................................................... 61

IP インテグレーターのネットリスト挿入フローの使用 ............................................................ 61

ターゲットハードウェアへの接続 .................................................................................... 74

IP インテグレーターデザインのアップグレード ..................................................................... 79

概要 .......................................................................................................................... 79

プロジェクトモードフローでのブロックデザインのアップグレード ......................................... 79

非プロジェクトモードでのブロックデザインのアップグレード ................................................ 87

前バージョンのVivado Design Suite からの Tcl 出力ファイルの使用 ..................................... 88

IP インテグレーターでの非プロジェクトモードの使用 ............................................................. 89

概要 .......................................................................................................................... 89

非プロジェクトモードのフロー作成 .................................................................................. 89

IP インテグレーターを使用した IP サブシステムの設計 japan.xilinx.com 3

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http://japan.xilinx.com/

http://japan.xilinx.com/about/feedback.html?docType=User_Guides&docId=UG994&Title=Vivado%20Design%20Suite%20%26%2312518%3B%26%2312540%3B%26%2312470%3B%26%2312540%3B%20%26%2312460%3B%26%2312452%3B%26%2312489%3B%20%3A%20IP%20%26%2312452%3B%26%2312531%3B%26%2312486%3B%26%2312464%3B%26%2312524%3B%26%2312540%3B%26%2312479%3B%26%2312540%3B%26%2312434%3B%26%2320351%3B%26%2329992%3B%26%2312375%3B%26%2312383%3B%20IP%20%26%2312469%3B%26%2312502%3B%26%2312471%3B%26%2312473%3B%26%2312486%3B%26%2312512%3B%26%2312398%3B%26%2335373%3B%26%2335336%3B&releaseVersion=2013.4&docPage=3

IP インテグレーターデザインのバージョン管理 .................................................................... 91

概要 .......................................................................................................................... 91

バージョン管理のためにチェックインする必要のあるデザインファイル ................................... 92

ブロックデザインの別のプロジェクトでの使用 ................................................................... 93

既存ブロックデザインの別の Vivado IDE プロジェクトへのインポート .................................... 93

その他のリソース ............................................................................................................. 99

ザイリンクスリソース ..................................................................................................... 99

ソリューションセンター .................................................................................................. 99

リファレンス ................................................................................................................. 99


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第 1 章

IP サブシステムの設計

概要

FPGA の集積度が増加し、より複雑になり、スケジュールが短くなるにつれ、サードパーティ IP およびデ

ザインの再利用が必須になってきています。ザイリンクスでは Vivado™ Design Suite に新たな機能を追

加することで、これらの課題に対処できるようにしました。この機能は、Vivado IP インテグレーターと呼ば

れます。

Vivado IP インテグレーター機能を使用すると、Vivado IP カタログからの IP をデザインキャンバス上でイ

ンスタンシエートおよびインターコネクトして、複雑なデザインを作成できます。デザインは、IP インテグ

レーターキャンバスの GUI を使用してインタラクティブに作成できるほか、Tcl プログラミングインター

フェイスを使用しても作成できます。デザインは通常インターフェイスレベルで構築できますが (生産性

向上のため)、ポートレベルでも操作できます (デザイン操作の精度向上のため)。

インターフェイスとは、よくあるファンクションを共有する信号のグループのことです。たとえば、AXI4-Lite

マスターには接続するために必要な信号と複数のバスが多く含まれます。各信号またはバスが IP シン

ボル上で個別に表示されると、シンボルは複雑に見えます。これらの信号およびバスをインターフェイス

にまとめると、次のような利点があります。まず、IP インテグレーターまたは Tcl コマンドで単一の接続を

実行すると、マスターからスレーブへの接続が作成されます。また、この接続のグラフィック表示が単純

に単一接続となります。また、特定のインターフェイスを検出するデザインルールチェック (DRC) が実

行され、すべての信号が問題なく接続されているかどうかが確認されます。

IP インテグレーターを使用すると、自動化サービスの Tcl 機能が提供されるので、パラメーター伝搬な

どのシステムデザインタスクが IP ごとまたはアプリケーションドメインごとに最適化できます。IP インテグ

レーターではダイナミックなランタイム DRC を実行することで、IP インテグレーターデザインの IP 間の

接続が互換性を持ち、IP 自体が適切にコンフィギュレーションされるようになっています。


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概要

第 2 章

IP インテグレーターの基本操作

概要

本章では、IP インテグレーターの基本的な操作およびその機能について説明します。

プロジェクトの作成

デザイン全体は IP インテグレーターを使用して作成できます。デザインには通常 HDL、I

P および IP インテグレーターブロックデザインが含まれます。このセクションでは、新

しい IP インテグレーターベースのデザインの作成方法の概要を示します。

次の図に示すように、まず Vivado の GUI で [Create New Project] をクリックして、新規プロジェクト

を作成します。次のウィザードで VHDL または Verilog デザインファイル、カスタム IP、そ

の他の種類のデザインソースファイルを追加します。

図 1 : 新規プロジェクトの作成


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プロジェクトの作成

次の図に示すように、ターゲットデバイスまたはザイリンクスターゲットボードを選択す

ることもできます。Vivado では、複数バージョンのザイリンクスターゲットボードがサポー

トされますので、ターゲットボードは注意して選択してください。

図 2 : 新規プロジェクトのターゲットデバイスの選択

注記 :次のコマンドを使用すると同じ操作が実行できます。この文書の Tcl コマンド例では、< >

はユーザーデザイン特有のパラメーターを囲んだものであることを意味します。< > シンボル自

体は、コマンド文字列には含めないでください。

これは、Tcl コマンドでは次のように実行できます。

create_project xx <your_directory>/xx -part xc7k325tffg900-2

set_property board kc705 [current_project]

set_property target_language VHDL [current_project]


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IP インテグレーターを使用した設計


Flow Navigator の [IP Integrator] の下の [Create Block Design] をクリックし、新規ブロックデザインを作

成します。

図 3 : IP ブロックデザインの作成

これは、Tcl コマンドでは次のようになります。

create_bd_design “<your_design_name>”

IP インテグレーターでの図のサイズ変更

デザインを作成すると、デザインを作成するためのキャンバスが表示されます。このキャンバスの大きさ

は、Vivado IDE の GUI で画面の大きさを変えると必要なだけ変更できます。図の右上の [Float Windo

w] ボタンをクリックすると、図を別の画面に移動できます。図の左上の [Diagram] タブをダブルクリックす

ると、図のサイズを拡大することもできます。タブをもう 1 度ダブルクリックすると、表示がデフォルトレイア

ウトに戻ります。

レイヤーの変更

レイヤーを表示するには、図の画面の左上のアイコン (図の赤丸部分) をクリックします。[Attributes]、[N

ets]、[Interface Connections] チェックボックスをオン/オフにすると、属性、ネット、インターフェイス接続

などの表示/非表示を切り替えることができます。


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図 4 :IP インテグレーターのキャンバスの情報の表示/非表示

ウィンドウ背景色の変更

図の背景色は、デフォルトの白から変更することができます。次の図に示すように、図の左上の [Block D

esign Options] の [Colors] をクリックすると、色を変更できます。


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図 5 :IP インテグレーターの背景色の変更

IP インテグレーター図に表示されるほとんどすべてのオブジェクトは、色を変更できます。たとえば、背

景色を上記のように 240,240,240 に変更すると、明るい灰色にできます。[Block Design Options] を非表

示にするには、右上の X ボタンをクリックするか、[Block Design Options] ボタンをもう 1 回クリックしま

す。

マウスストロークと左ボタンパネルの使用

[Zoom Fit] : 右下から左上へ

[Zoom In] : 右上から左下へ

[Zoom Out] : 左下から右上へ

[Zoom Area] : 左上から右下へ


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キャンバス左側のボタンを使用すると、特定の動作を実行できます。

図 6 : IP インテグレーターのボタン

デザインキャンバスへの IP モジュールの追加

IP モジュールは次の方法で図へ追加できます。

1. 図を右クリックし、[Add IP] をクリックします。検索可能な IP カタログが開きます。

図 7 : Vivado IP カタログの起動

ブロックデザインオプション

拡大縮小

画面に合わせて表示

エリアの選択

選択されたオブジェクトの最大表示

選択されたオブジェクトの表示の自動調整

IP の追加

外部指定ブロックのカスタマイズデザインの検証

レイアウトの再生成

検索

配線の最適化


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検索フィルターに IP 名の最初の何文字かを入力すると、それに一致する IP モジュールのみが表示さ

れます。

図 8 : IP カタログの検索フィルターの使用

2. 1 つの IP を追加するには、その IP 名をクリックしてキーボードの Enter キーを押すか、IP 名をダブ

ルクリックします。

3. 複数の IP をキャンバスに追加するには、必要な IP を Ctrl キーを押しながらクリックしていき、Enter

キーを押します。

図 9 : 複数 IP の同時追加

4. IP は、キャンバス左側の [Add IP] ボタンをクリックしても追加できます。


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図 10 : [Add IP] ボタンによる IP の追加

1. IP は、IP インテグレーターのキャンバスの上にある [Add IP] リンクをクリックしても追加できます。

図 11 :Add IP リンクによる IP の追加

IP は、[Add IP] コマンドを実行したときのカーソル位置の近くに配置されます。

Flow Navigator の Vivado IP カタログのエントリも表示および使用できます。デュアルモニターを使用し

ている場合は、IP カタログを別のモニターで開くことができます。シングルモニターを使用している場合

は、IP カタログをフロートさせて、図から離すことができます。メイン IP カタログから IP を追加する場合

は、IP カタログから IP を選択して図にドラッグアンドドロップします。

注記 : IP をダブルクリックすると Vivado プロジェクトには追加されますが、ブロックデザインには

追加されません。

接続

IP インテグレーターでデザインを作成したら、図にブロックを追加して、必要に応じてブロッ

クをコンフィギュレーションして、インターフェイスレベルの接続または単純なネット接続

を実行して、インターフェイスまたは単純なポートを追加します。

IP インテグレーターでの接続は、シンプルです。カーソルを IP ブロックのインターフェイ

スまたはピンコネクタの近くに移動すると、カーソルの形が鉛筆形に変わります。IP ブロッ


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クのインターフェイスまたはピンコネクタをクリックして、マウスボタンを押したまま接

続先のブロックまでドラッグします。

次の図に示すように、インターフェイスレベルの接続の場合、もっとわかりやすい接続ボッ

クスで表示されます。

ブロックの + マークをクリックすると、そのインターフェイスが展開され、関連する信号およびバスが表示

されます。

図 12 : シンボルの接続ボックス

信号レベルまたはバスレベルの接続は、シンボル上の細い接続線で表示されます。バスは、

接続目的に各信号と同じように処理されます。次の図に示すように、接続をする際には、接

続が可能であることを示す緑のチェックマークが接続先に表示されます。

図 13 : シンボル上の信号接続またはバス接続

5. 次の図に示すように、信号がインターフェイスとしてグループになっている場合は、各信

号またはバスの接続をする前にインターフェイスをまず展開する必要があります。


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図 14 : 接続前のインターフェイスの展開

6. 信号およびインターフェイスを外部 I/O ポートに接続するには、次の 3 つの方法があり

ます。

a. 次の図に示すように、信号またはインターフェイスを外部ポートに接続するには、

まずピン、バス、またはインターフェイスの接続を選択し、右クリックで [Make Exte

rnal] をクリックします。Ctrl を押しながら複数のピンをクリックして、一度に [Make External]

を実行することもできます。


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図 15 : 外部への接続

このコマンドは、IP のピンをブロックデザインの I/O ポートに接続するために

使用します。IP インテグレーターでは、単純に IP のポートが外部 I/O に接続

されます。

b. 外部に接続する 2 つ目の方法は、次の図のように右クリックしてから [Create Port] をクリック

する方法です。この機能は、クロック、リセット、uart_txd などのインターフェイ

ス以外の信号を接続する際に使用します。[Create Port] を使用すると、入力/出力、ビッ

ト幅、およびタイプなどの指定をより詳細に制御できます。クロックの場合は、入力周波数で

すら指定できます。


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図 16 : ポートの作成

c. 外部に接続する 3 つ目の方法は、次の図のように右クリックしてから [Create Interface Port]

をクリックする方法です。


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図 17 : インターフェイスポートの作成

このコマンドは、よく使用されるファンクションを共有する信号をグループにしたインターフェイス

にポートを作成するために使用されます。たとえば、S_AXI は複数のザイリンクス IP のインター

フェイスポートです。このコマンドを使用すると、インターフェイスタイプおよびモード (マスター/

スレーブ) の指定をより詳細に制御できます。

外部ポートをダブルクリックすると、そのプロパティを表示したり、変更したりできます。この場合、

ポートはクロック入力ソースなので、それに関するプロパティ (周波数) が表示されます。

図 18 :クロックポートのプロパティのカスタマイズ


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AXI インターフェイスでポートをダブルクリックすると、次のようなダイアログボックスが表示されます。

図 19 :外部 AXI インターフェイスのポートプロパティのカスタマイズ

図 20 : aximm のポートプロパティのカスタマイズ


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IP インテグレーターのブロックオートメーションおよびコネクションオー

トメーション機能

IP インテグレーターのブロックオートメーションおよびコネクションオートメーション機能を使用すると、マ

イクロプロセッサシステムを含めたり、外部 I/O ポートへポートを接続したりする際のプロセスが自動化

されます。ブロックオートメーション機能は、Zynq プロセッシングシステム 7 または MicroBlaze プロセッ

サなどのマイクロプロセッサが IP インテグレーターのブロックデザインにインスタンシエートされると提供

されます。次の図のように [Run Block Automation] をクリックすると、単純な MicroBlaze システムができ

ます。

図 21 : [Run Block Automation] 機能

[Run Block Automation] ダイアログボックスでは、マイクロプロセッサシステムに必要な基本的な機能に

関する入力ができます。

図 22 : [Run Block Automation] ダイアログボックス


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必要なオプションを指定したら、次の図のようにブロックオートメーション機能により基本的なシステムが

自動的に作成されます。

図 23 : ブロックオートメーション機能で作成された基本的なシステム

この場合、MicroBlaze デバッグモジュール、ローカルメモリバスを含む microblaze_1_local_memory とい

う階層ブロック、ローカルメモリバスコントローラー、およびブロックメモリジェネレーター、Clocking Wi

zard、AXI インターコネクトおよび AXI 割り込みコントローラーなどを含む基本的な MicroBlaze システム

が作成されます。デザインはこの段階ではまだ外部 I/O ポートに接続されていないので、IP インテグ

レーターには上記の図でハイライトされているようにコネクションオートメーション機能が提供されます。

[Run Connection Automation] をクリックすると、インターフェイスおよびポートを外部 I/O ポートに接続

するためのアシスタンス機能が実行されます。


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コネクションオートメーション機能を使用できるポート/インターフェイスは、次の図のようにリストされま

す。

図 24 : コネクションオートメーションを使用可能なポートおよびインターフェイスのリスト

ザイリンクスのターゲットリファレンスプラットフォームまたは評価ボードの場合、ターゲットボードで接続

/使用される FPGA ピンがデザインで認識されるので、その情報に基づいて IP インテグレーターのコネ

クションオートメーション機能はデザイン内のポートを外部ポートに接続します。IP インテグレーターは、

この後最適な物理制約および該当する I/O ポートに必要なその他の I/O 制約を作成します。上記の

デザインの場合、Proc Sys Reset IP を外部リセットポートに接続し、Clocking Wizard を外部クロックソー

スに接続する必要があります。上記で /proc_sys_reset_1/ext_reset_in オプションを選択した場合は、次

の図のようなダイアログボックスが開きます。

図 25 : [Run Connection Automation] ダイアログボックス

ターゲットボード、この場合は KC705 に既存のリセットピンを選択するか、カスタムリセットピンを指定

します。指定したら、そのリセットピンを Proc Sys Rst IP の ext_reset_in ピンに接続します。


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図 26 : ボードリセットピンへのリセットポートの接続

ここまでで、別の IP をコネクションオートメーション機能が使用可能な IP インテグレーターデザインにイ

ンスタンシエートしたとします。たとえば、AXI GPIO IP をデザインにインスタンシエートしたとします。これ

で [Run Connection Automation] をクリックすると、AXI インターコネクトを介して AXI GPIO の s_axi ポー

トを MicroBlaze プロセッサに接続できることが表示されます。

図 27 : コネクションオートメーションを使用した潜在的な接続の表示

[Run Connection Automation] をクリックすると、GPIO のスレーブ AXI ポートを MicroBlaze マスターに

接続可能なことを示す次のようなポップアップウィンドウが表示されます。デザインにマスターが複数含

まれる場合は、いずれかを選択できます。


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図 28 : s_axi スレーブインターフェイスの MicroBlaze マスターへの接続

[Run Connection Automation] ダイアログボックスで [OK] をクリックすると、接続が実行され、次の図の

ようにハイライトされます。

図 29 :マスター/スレーブ接続


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ザイリンクスターゲットリファレンスプラットフォームを使用した場合は、I/O ポートの接続に関してより詳

細なアシスタンスが表示されます。次の図を参照してください。

図 30 : ザイリンクスターゲットリファレンスプラットフォームで使用可能な詳細なアシスタンス

gpio ポートをクリックすると、ボードに関して使用可能な情報に基づき、次のようなオプションが表示され

ます。

図 31 : ポート選択後に表示されるオプション

この場合、6 つの選択肢が表示されます。gpio ポートは、4 ビットの Dip Switch、7 ビットの LCD、8 ビット

の LED、5 ビットのプッシュボタン、ボードの Rotary Switch、カスタムインターフェイスのいずれかに接

続できます。いずれかを選択すると、gpio ポートがボードの既存の接続に接続されます。

図 32 : ボード I/O エレメントのデザインへの接続


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IP ブロックの並べ替え

キャンバス上の IP ブロックは、ブロックデザインを見やすくするために並べ替えることができます。完了

した図または作業中の図を並べ替えるには、[Regenerate Layout] ボタンをクリックします。

ブロックをクリックしてドラッグしたり、矢印キーを使用すると、ブロックを手動で移動できます。図では、ブ

ロックを移動する際、濃い灰色の縦のバーで示される特定の列位置にだけ移動できます。ブロックを移

動する際に図に表示されるグリッドを使用すると、ブロックおよびピンを揃えやすくなります。

ブロックを手動で配置して、[Optimize Routing] をクリックすると、[Regenerate Layout] をクリックした場合

と異なり、ブロックの配置が保持されたまま、さまざまなブロックへの配線のみが修正されます。

コピーと貼り付け

図内でブロックをコピーして貼り付けるには、Ctrl + C および Ctrl + V を使用できます。

階層の作成

次の図に示すように、Ctrl を押しながらクリックして必要な IP ブロックを選択し、右クリックで [Create Hie

rarchy] をクリックすると、階層ブロックを作成できます。

図 33 : 階層ブロックデザインの作成


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IP インテグレーターで選択したブロックを含む新しいレベルの階層が作成されます。複数の階層レベル

を作成できます。空のレベルの階層を作成しておいて、後で既存の IP ブロックをその階層ブロックにド

ラッグすることもできます。階層は、ブロックの左上の + マークをクリックすると展開できます。図の階層レ

ベルは、IP インテグレーターの左上のエクスプローラータイプのパス情報を使用すると確認できます。

[Create Hierarchy] をクリックすると、次の図のように [Create Hierarchy] ダイアログボックスが表示され、

階層名を指定できます。

図 34 : [Create Hierarchy] ダイアログボックス

これにより、1 つのブロックの下に 2 つのブロックのグループができます。階層の + マークをクリックする

と、その下のコンポーネントを表示できます。- マークをクリックすると、元のグループ表示に戻ります。

図 35 : 2 つのブロックを 1 つのブロックに統合

メモリマップの作成

このデザインのアドレスマップを生成するには、[Address Editor] タブをクリックします。通常、アドレスは

ブロックデザインでスレーブをインスタンシエートすると自動的にマップされますが、[Auto Assign Addre

ss] ボタン (左側一番下のボタン) をクリックしてもマップされます。アドレスを生成せずに IP インテグレー

ターから RTL を生成した場合、アドレスの自動割り当てを選択可能にするプロンプトが表示されます。

アドレスは、[Offset Address] および [Range] 列に値を入力すると、手動で設定することもできます。


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注記 :[Address Editor] タブはバスマスターとして機能する IP ブロック (次の図の場合、MicroBl

aze プロセッサ) または外部バスマスター (IP インテグレーター外部) が図に含まれている場合

にのみ表示されます。

図 36 : [Address Editor] タブ

ブロックデザイン外部への AXI IP のインターフェイス

AXI マスターがブロックデザインの外部にあることがあります。これらの外部マスターは、通常 AXI Inter

connect コアを使用してブロックデザインに接続されます。AXI Interconnect コアのポートを external に

指定すると、アドレスエディターが使用できるようになり、メモリマップができるようになります。


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たとえば、次のブロックデザインを見てみてください。

図 37 : ブロックデザインに接続される外部 AXI マスターを含むサンプルデザイン

AXI Interconnect コアの AXI インターフェイスが external に設定されると、[Address Editor] タブが使用

できるようになり、ブロックデザインのスレーブすべてのメモリマップが通常どおりに実行できます。

デザインルールチェックの実行

IP インテグレーターでは、デザインがまとめられる際にリアルタイムで基本的なデザインルールチェック

が実行されますが、デザイン作成中に何らかの潜在的な問題が発生することもあります。たとえば、ク

ロックピンの周波数が正しく設定されていないことがあります。次の図の [Validate Design] をクリックする

と、全体的なデザインチェックを実行できます。

図 38 : デザインの検証

デザインに警告またはエラーがない場合、[Validate Design] を実行後に次の図のようなメッセージが表

示されます。


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図 39 : 検証に問題がなかったことを示すメッセージ

ブロックデザインの最上位デザインへの統合

ブロックデザインを完了してデザインを検証したら、残す手順は 2 つです。まず、出力ファイルを生成す

る必要があります。これは、すべての IP のソースファイルと適切な制約が生成され、Vivado の [Source

s] ビューから使用できるようになってから実行します。プロジェクト作成時に選択したターゲット言語に

よって、適切なファイルが生成されます。特定の IP のソースファイルが指定したターゲット言語で生成

できない場合、Tcl コンソールにそれを示すメッセージが表示されます。出力ファイルを生成するには、

次の図のように Vivado の [Sources] ビューでブロックデザインを右クリックし、[Generate Output Produc

ts] をクリックします。

図 40 : [Generate Output Products] コマンド

IP インテグレーターのブロックデザインは、それより上位のデザインレベルに統合したり、デザイン階層

の最上位レベルにしたりできます。IP インテグレーターデザインを上位のデザインに統合するには、単

にそのデザインを最上位 HDL ファイルにインスタンシエートします。


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Vivado IDE の [Sources] ビューでブロックデザインを右クリックして、[Create HDL Wrapper] をクリックし

ても、上位にブロックデザインをインスタンシエートできます。これにより、IP インテグレーターサブシス

テム用の最上位 HDL ファイルが生成されます。これで、デザインはエラボレーション、合成、インプリメン

テーションできるようになりました。

図 41 : HDL ラッパーの作成


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ハードウェア定義の SDK へのエクスポート


MicroBlaze や Zynq7 のようなプロセッサを含むデザインの場合、プロジェクトのハードウェア定義をソフト

ウェア開発キット (SDK) にエクスポートできます。これにより、デザインに使用される IP を理解するために

SDK で必要とされる XML ファイルがエクスポートされるほか、プロセッサの全体像からメモリマップもエ

クスポートされます。ハードウェア定義をエクスポートするには、デザインをインプリメンテーションして、で

きればビットストリームを生成しておく必要があります。Zynq-7 ベースのデザインが FPGA のプロセッシ

ングロジックファブリックにない場合 (まれなケースですが)、ビットストリームは生成する必要がありませ

ん。

SDK にハードウェア定義をエクスポートするには、[File] → [Export Hardware for SDK] をクリックします。


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図 42 : ハードウェア定義のエクスポート

[Export Hardware for SDK] ダイアログボックスが開きます。


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図 43 : ハードウェア定義のエクスポート

上記の図には、3 つのチェックボックスがあります。最初のチェックボックスのみをオンにすると、SDK に

必要な XML ファイルのみが作成されます。2 つ目のチェックボックスをオンにすると、エクスポートプロ

セスの一部としてビットストリームの生成が含まれます。 3 つ目のチェックボックスをオンにすると、Vivad

o から SDK が起動され、右のワークスペースに開きます。

注記 : [Export Hardware] が実行されるようにするには、ブロックデザインを開いておく必要があります。

[Export Hardware] は、アクティブなブロックデザインにしか実行されません。また、[Include bitstream]

が実行されるようにするには、インプリメント済みデザインを開いておく必要があります。

プロジェクトベースのフローの場合、ハードウェアは次のディレクトリにエクスポートされます。

project_name/project_name.sdk/SDK/SDK_Export/hw

SDK が起動されると、そのエクスポートしたハードウェア定義を使用してカスタムアプリケーションプロ

ジェクトを作成できます。SDK では、ターゲットハードウェアに合わせて必要なドライバーおよびボード

サポートパッケージが作成されます。

ブロックデザインのパッケージ

IP インテグレーターデザインを作成し、インプリメントしてターゲットハードウェアでテストした後、そのデ

ザインをパッケージにして、別のデザインで再利用可能な IP に変換しておくことができます。デザインを

パッケージにすると、それが IP に変換されて、IP カタログから使用できるようになります。その IP は別の

デザインの一部としてインスタンシエートできます。

ブロックデザインをパッケージにするには、Vivado IDE の [Sources] ビューでそのブロックデザインを右

クリックして、[Package Block Design] をクリックします。


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図 44 : [Package Block Design] コマンド

ブロックデザインを生成する必要があることを示す [Package Block Design] ダイアログボックスが開きま

す。[Yes] をクリックします。

図 45 : [Package Block Design] ダイアログボックス

上記のダイアログボックスで [Yes] をクリックすると、ブロックデザインにインスタンシエートされたすべて

の IP の出力ファイルが生成されて、[Generate Output Products] ダイアログボックスが開きます。

図 46 : [Generate Output Products] ダイアログボックス


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[Generate] をクリックし、ブロックデザインの出力ファイルを生成します。

[Package IP] ウィンドウが開きます。

図 47 : [Package IP] ウィンドウ

[Review and Package] をクリックし、[Package IP] をクリックします。パッケージされると、次の図のように IP

が IP インテグレーターカタログに表示されるようになります。

図 48 : IP インテグレーターカタログのパッケージされたデザイン


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ELF ファイルのエンベデッドデザインへの追加および関連付け

新しくパッケージしたデザインは、[Packaged BlockDiagram Designs] カテゴリの下の Vivado IP カタログ

にも表示されます。このカテゴリ名は、ブロックデザインをパッケージにする際に変更できます。

図 49 : パッケージされたブロックデザインのカテゴリ

ブロックデザインのパッケージに関する制限

ブロックデザインをパッケージする際には、現在のところ、次の 2 つの制限があります。

• パッケージされたブロックデザインに MicroBlaze または Zynq プロセッサが含まれる場合、その

デザインが別のプロジェクトにインスタンシエートされると、SDK にハードウェアをエクスポートす

る際に問題が発生します。SDK では、パッケージされたブロックデザインに含まれるエンベデッ

ドオブジェクトが元々認識されません。

• ブロックデザインがパッケージされると、下位レベルの IP の XCI ファイルへのリファレンスを含

むパッケージファイル (.xml) が生成されます。このパッケージデザインを今後のソフトウェアリ

リースに移植する際に、その IP の新しいバージョンがあると、IP がロックされ、アップグレードで

問題になることがあります。

ELF ファイルのエンベデッドデザインへの追加および関

連付け

MicroBlaze または Zynq-7 ベースデザインのようなマイクロプロセッサベースのデザインの場合、SDK

(またはその他のソフトウェア開発ツール) で生成される ELF ファイルをインポートして、Vivado IDE のブ

ロックデザインと関連付けることができます。この後、ELF ファイルと一緒に Vivado IDE からビットスト

リームをプログラムし、ターゲットハードウェアで実行できます。


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2. このタスクを実行するには、[Sources] ビューの [Design Sources] を右クリックして [Add Sources]

をクリックし、ELF ファイルを追加します。

図 50 : [Add Sources] コマンド

3. [Add Sources] ダイアログボックスが開きます。[Add or Create Design Sources] がデフォルトで

選択されます。[Next] をクリックします。

4. [Add or Create Design Sources] ページで [Add Files] をクリックします。


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図 51 : [Add Sources] ダイアログボックス : [Add or Create Design Sources] ページ

5. [Add Source Files] ダイアログボックスが開きます。ELF ファイルを選択して、[OK] をクリックしま

す。

図 52 : [Add Source Files] ダイアログボックス


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6. [Add Sources] ダイアログボックスの [Add or Create Design Sources] ページには、プロジェクト

へ追加された ELF ファイルが表示されます。[Copy sources into project] をオンにして ELF ファ

イルをプロジェクトにコピーすることもできます。元の ELF ファイルファイルで作業する場合は

チェックボックスをオフにしておきます。この後、[Finish] をクリックします。

7. [Sources] ビューの ELF フォルダーに追加した ELF ファイルが表示されるようになります。

図 53 : ELF ファイルを含む [Sources] ビュー

8. 次にその ELF ファイルをマイクロプロセッサデザインと関連付けます。これには、[Sources]

ビューの [Design Sources] フォルダーを右クリックし、[Associate ELF Files] をクリックします。

図 54 : [Associate ELF Files] コマンド

9. 合成およびシミュレーション用に ELF ファイルを追加できます。該当する参照アイコン ([Design

Sources] または [Simulation Sources] の下) をクリックして、新しく追加した ELF ファイルを参照

します。


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図 55 : ELF ファイルとマイクロプロセッサの関連付け

[Associate ELF Files] ダイアログボックスが開きます。ファイルをハイライトして、[OK] をクリックしま

す。

図 56 : 関連付ける ELF ファイルのハイライト

[Associated ELF File] 列に ELF ファイルが生成されたのを確認したら、[OK] をクリックします。


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ブロックデザインを Out-of-Context (OOC) として設定

図 57 : ELF ファイルの確認


階層デザインフローを使用すると、デザインを小さな管理可能なブロックにパーティション分割して個別

に処理することができます。Vivado Design Suite では、パーティション分割されたモジュールを残りのデ

ザインとは関係なく、スタンドアロン (Out-of-Context (OOC)) でインプリメントできます。IP インテグレー

ターでは、ブロックデザインを合成可能な Out-of-Context モジュールとして設定でき、デザインチェッ

クポイントファイルが作成されます。このようなブロックデザインは、より大きな Vivado デザインの一部と

して使用される場合、デザインのほかの部分が変更されるたびに合成し直する必要はないので、ランタ

イムが大幅に改善します。

注記 : Out-of-Context モジュールはブロックデザイン全体に対してのみイネーブルにできま

す。ブロックデザインに含まれる IP を個別に選択して、それらを Out-of-Context モジュールと

して設定することはできません。

ブロックデザインを Out-of-Context モジュールとして設定するには、ブロックを選択し、右クリックで [Se

t as Out-of-Context Module] を選択します。


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図 58 : ブロックデザインを Out-of-Context モジュールとして設定

[Set as Out-of-Context Module] ダイアログボックスが開き、ブロックデザインが Out-of-Context モ

ジュールとして合成されることが示されます。[Use auto-generated blackbox stub for top-level synthesis]

をオンにし、最上位合成に自動生成されたブラックボックススタブを使用することもできますし、ユー

ザーのカスタムスタブファイル (ブロックデザインをインスタンシエートするラッパーファイル) を使用す

ることもできます。


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図 59 : [Set as Out-of-Context Module] ダイアログボックス

OOC 機能がブロックデザインでイネーブルになっている場合は、[Sources] ビューのブロックデザイン

の横のチェックボックスが図のようにハイライトされます。

図 60 : ブロックデザインが OOC モジュールとして設定されたかどうかの確認

これで、Flow Navigator から [Run Synthesis] を選択すると、ブロックデザインを合成できるようになりま

す。

図 61 : OOC モジュールとして設定されたブロックデザインの合成を実行

合成を開始すると、[Design Runs] ビューで Out-of-Context モジュールの進捗状況が確認できます。


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図 62 : Out-of-Context フローの [Design Runs] ビュー

合成 run が終了したら、合成されたネットリストとブロックデザインに必要な制約すべてを含めたアーカ

イブファイルであるデザインチェックポイントファイル (DCP) が作成されます。この DCP ファイルは、de

sign_1_synth_1 run を右クリックして [Open Run Directory] を選択すると開くことのできる合成 run ディレ

クトリに含まれます。

図 63 : DCP ファイルを含む run ディレクトリを開くコマンド

run ディレクトリが Windows エクスプローラーで開きます。


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図 64 : DCP ファイルを含む OOC モジュールの run ディレクトリ

ブロックデザインが合成済みネットリストとしてほかのデザインに追加する場合は、この DCP ファイルを

ブロックデザインがインスタンシエートされるプロジェクトに追加できます。


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概要

第 3 章

IP インテグレーターでのパラメーター伝搬

概要

パラメーター伝搬は、IP インテグレーターで使用可能な最も優れた機能の 1 つです。この機能では、IP

がデザインでどのように接続されているかに基づいて、パラメーターが自動的にアップデートされます。I

P が特定の伝搬規則を使用してパッケージされると、IP インテグレーターがこれらの規則を図の生成に

合わせて実行します。たとえば、次の図では、IP0 のデータバス幅が 64 ビットで、その後に IP1 と IP2

が追加されて接続されています。この場合、IP2 のデフォルトのデータバス幅は 32 ビットです。パラメー

ター伝搬規則が実行されると、IP2 のバス幅が異なっていることがユーザーに通知されます。IP2 のデー

タバス幅はパラメーターの変更を介して変更できる場合は、IP インテグレーターで自動的に IP2 がアッ

プデートされます。IP がその接続に基づいてプロパティを同じ値にアップデートできない場合は、デザイ

ンに潜在的な問題があることを示すエラーメッセージが表示されます。これは単純な例ですが、パラ

メーター伝搬機能をよく示しています。パラメーター伝搬で修正されたり、識別されるようなエラータイプ

は、シミュレーションまで検出されないことがよくあります。

図 65 : パラメーター伝搬の概念

IP0

IP1

IP2

ユーザー指定の

幅 = 64

デフォルト幅 = 32

が伝搬された値

にアップデート

伝搬後は

入力幅 = 64


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バスインターフェイス


バスインターフェイスは、よくあるファンクションを共有する信号のグループで、たとえば、AXI4-Lite マス

ターには多くの信号と複数のバスが含まれ、これらはすべて接続に必要です。IP インテグレーターの重

要な機能の 1 つに、バスインターフェイスの論理グループを 1 つの IP から別の IP に、または IP から I

P インテグレーターデザインのバウンダリまたは FPGA I/O バウンダリに接続する機能があります。信号

がバスインターフェイスとしてパッケージされないと、IP シンボルが極端に長く、使用できない下位ポー

トのリストが表示されてしまい、1 つずつ接続するのが困難になります。

信号のリストは、バスインターフェイスの概念を使用すると、そのインターフェイスタイプの IP-XACT 抽

象定義ファイルの定義のとおり、物理ポート (IP の RTL またはネットリストから使用可能) を論理ポートに

マップする構成ポートマップで IP-XACT グループに分類されます。

よく使用される内部バスインターフェイス

よく使用されるバスインターフェイスには、AXI4、AXI4Lite および AXI-Stream などの AXI 仕様に従うも

のがあります。AXIMM インターフェイスには、3 つのサブセットすべて (AXI4、AXI3、および AXI4Lite)

が含まれます。その他のインターフェイスには、BRAM が含まれます。

I/O バスインターフェイス

I/O ポートに向かう信号セットをグループにするバスインターフェイスの中には、I/O インターフェイスと

呼ばれるものがあります。たとえば、UART、I2C、SPI、イーサネット、PCIe、DDR などがそうです。

特別な信号

さまざまな IP に広く使用される標準的な信号は次の 5 つです。

• クロック

• リセット

• 割り込み

• クロックイネーブル

• データ (AXI インターフェイスを含まない加算器/減算器、乗算器などの従来からある演算 IP)

これらの信号については、次のセクションでそれぞれ説明します。

クロック

クロックインターフェイスには、それに関連する次のようなパラメーターを含めることができます。これらの

パラメーターは、デザイン生成プロセスで使用され、IP がデザイン内の別の IP と一緒に使用される際に

は必ず必要です。

• ASSOCIATED_BUSIF : リストには、このクロック周波数で実行されるバスインターフェイスの名

前が含まれます。このパラメーターでは、コロン (:) で分けられたストリングが値として認識されま


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す。バウンダリのすべてのインターフェイス信号がこのクロックレートで実行されない場合、この

フィールドは空白のままになります。

• ASSOCIATED_RESET : このリストには、リセットコンテナインターフェイスの名前ではなく、リセッ

トポートの名前が値として含まれます。このパラメーターでは、コロン (:) で分けられたストリング

が値として認識されます。デザインにリセットが含まれない場合、このフィールドは空白のままに

なります。

• ASSOCIATED_CLKEN : このリストには、コンテナインターフェイスの名前ではなく、クロックイ

ネーブルポートの名前が値として含まれます。このパラメーターでは、コロン (:) で分けられたス

トリングが値として認識されます。デザインにクロックイネーブル信号が含まれない場合、この

フィールドは空白のままになります。

• FREQ_HZ : このパラメーターには、クロックが正の整数形式で実行される周波数がヘルツで表

示されます。このパラメーターは、すべての出力クロックに対してのみ指定する必要があります。

• PHASE : このパラメーターには、クロックが実行される位相が表示されます。デフォルト値は 0 で

す。有効な値は 0 ～ 360 です。PHASE を決まった方法で指定できない場合は、FREQ_HZ の

アップデートと同様、bd.tcl でアップデートする必要があります。

• CLK_DOMAIN : このパラメーターは、ストリング ID です。 IP インテグレーターでは、デフォルト

ですべてのクロックが独立していると仮定され、一意の ID がすべてのクロック出力に割り当てら

れます。これは、IP インテグレーターで自動的に割り当てられます。同じドメインに複数の出力

クロックがある場合は、IP で管理されます。

クロックネットのプロパティを確認するには、ソースクロックポート/ピンを選択して、そのポート/ピンのプ

ロパティを解析してください。

図 66 : IP インテグレーターでのクロックプロパティの解析


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図 67 : クロックプロパティ

これらのプロパティは、次の Tcl コマンドを入力してもレポートできます。

report_property [get_bd_intf_ports sys_diff_clock]

図 68 : Tcl コマンドを使用したクロックプロパティのレポート

ピンをダブルクリックすると、次のような設定ダイアログボックスで確認することもできます。


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図 69 : [Customize IP] ダイアログボックス

リセット

このコンテナバスインターフェイスには、次のパラメーターも含める必要があります。

• POLARITY : このパラメーターの有効な値は、ACTIVE_HIGH または ACTIVE_LOW で、デフォ

ルトは ACTIVE_LOW です。

クロックネットのプロパティを確認するには、リセットポート/ピンを選択して、そのポート/ピンのプロパ

ティを解析してください。

図 70 : IP インテグレーターでのリセットプロパティの解析


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図 71 : リセットプロパティ


report_property [get_bd_ports reset]

図 70 : Tcl コマンドを使用したリセットプロパティのレポート

割り込み

このバスインターフェイスには、次のパラメーターが含まれます。

• SENSITIVITY : このパラメーターの有効な値は、LEVEL_HIGH、LEVEL_LOW、EDGE_RISING、

および EDGE_FALLING で、デフォルトは LEVEL_HIGH です。

割り込みピンのプロパティを確認するには、次の図のようにピンを選択して、プロパティビューを確認し

ます。


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図 73 : IP インテグレーターでの割り込みプロパティの解析

図 74 : 割り込みプロパティ


report_property [get_bd_pins /axi_uartlite_0/interrupt]

図 75 : Tcl コマンドを使用した割り込みプロパティのレポート


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パラメーター伝搬の方法

クロックイネーブル

クロックイネーブルに関連付けられたパラメーターはありません。

パラメーター伝搬の方法

IP インテグレーターでは、[Validate Design] を実行するようにすると、パラメーター伝搬が実行されま

す。これは、Vivado ツールバーで [Validate Design] をクリックするだけで実行できます。

図 76 : Vivado ツールバーからのデザイン検証

これは、IP インテグレーターツールバーの [Validate Design] をクリックしても実行できます。

図 77 : IP インテグレーターツールバーからのデザイン検証

Vivado メニューから [Tools] → [Validate Design] をクリックしてもブロックデザインを検証できます。


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カスタマイズ GUI のパラメーター

図 78 : Vivado メニューからのデザイン検証

デザイン検証は、次の Tcl コマンドを入力しても実行できます。

validate_bd_design

この Tcl コマンドを実行すると、IP インスタンスのコンフィギュレーションとそれに接続されるその他のイン

スタンスのコンフィギュレーションが同期されます。コンフィギュレーションの同期は、バスインターフェイ

スパラメーターで実行されます。

IP インテグレーターのパラメーター伝搬は、主にインターフェイスパラメーターの割り当て強度の概念に

従って実行されます。インターフェイスパラメーターの強度には、USER、CONSTANT、PROPAGATED

または DEFAULT を指定できます。ツールがパラメーター同士を比較する際は、常に強度の強いパラ

メーターが強度の弱いパラメーターにコピーされます。


非プロジェクトモードの場合、IP のユーザーパラメーターはすべてユーザーが設定する必要があります

が、IP インテグレーターを使用する場合、パラメーター伝搬で自動アップデートされたユーザーパラ

メーターは IP をカスタマイズするダイアログボックスでは淡色表示になります。淡色表示は、IP のその

パラメーターをユーザーが直接設定するべきではなく、自動的にツールで入力されることを意味します。

自動入力される値が最適な値でないことがあります。このような場合、これらの伝搬された値を上書きで

きることがあります。


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パラメーター伝搬には、次の 4 つのようなタイプがあります。

• 自動的に計算されるパラメーター : IP インテグレーターで自動的に計算されるパラメーターで、

上書きすることはできません。たとえば、次の図の [Ext Reset Logic Level] パラメーターは淡色

表示になっており、その横に (Auto) と記述されています。これは、ユーザーが値を変更できな

いことを意味します。

図 79 : 自動的に計算されるパラメーターの例

• 上書き可能なパラメーター : 上書きができるパラメーターもあります。たとえば、次の LMB BRAM

Controller コアの [SLMB Address Decode Mask] は変更できます。スライダーボタンの上にカー

ソルを置くと、このパラメーターはシステムで管理されていますが、ボタンを [Auto] から [Manual]

に切り替えると、変更が可能であることが表示されます。


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図 80 : 上書き可能なパラメーターの例

• ユーザーの設定可能なパラメーター : ユーザーにしか設定できないパラメーターで、ユーザー

が設定するべきものです。

図 81 : ユーザーの設定可能なパラメーターの例

• 定数 : 誰も設定できないパラメーターです。


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パラメーター不一致の例


次は、クロックピンの FREQ_HZ ピンのパラメーター不一致の例です。このエラーはデザインが検証され

ると表示されます。

図 71 : ソースおよびデスティネーション間の FREQ_HZ プロパティの不一致

この例では、周波数が S01_AXI ポートと AXI Interconnect コアの S_AXI インターフェイス間で違ってい

ます。

図 72 : ポートと AXI Interconnect のインターフェイスピン間の周波数の不一致

S01_AXI ポートの周波数は、プロパティビューに表示されるように 500MHz ですが、AXI Interconnect

の S01_AXI インターフェイスの周波数は 50MHz に設定されています。


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図 73 : プロパティビューでのポートの周波数の変更

このタイプの問題は、プロパティビューで FREQ_HZ プロパティを 50000000 に設定して周波数を変更

すると、簡単に修正できます。また、S01_AXI ポートをダブルクリックし、カスタマイズダイアログボックス

の [Frequency] フィールドで正しい周波数を設定しても修正できます。


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図 74 : [Customize Port] ダイアログボックスからの周波数変更

周波数を変更したら、デザインを検証し直して、エラーがないようにします。


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概要

第 4 章

IP インテグレーターデザインのデバッグ

概要

インシステムデバッグを使用すると、ターゲットハードウェアのデザインをリアルタイムにデバッグできま

す。これは、デザインを完了させるための基本的な手順です。シミュレータでは再現するのがかなり難し

い場合が常にあります。このため、問題を FPGA でデバッグする必要があります。この手順では、特別な

デバッグハードウェアを使用してデザインに機能を配置して、デザインを監視および制御できるようにし

ます。デバッグプロセスが終了したら、この機能または特別なハードウェアを削除して、パフォーマンス

を向上させて、ロジックを削減させることができます。

IP インテグレーターでは、デザインをデバッグする機能が提供されています。これについては、次のセ

クションで説明します。

IP インテグレーターのネットリスト挿入フローの使用

ILA (Integrated Logic Analyzer) はブロックデザインにインスタンシエートでき、各ビット/バスは ILA の

プローブに接続できますが、ブロックデザインのデバッグにはネットリスト挿入フローを使用することをお

勧めします。

ブロックデザインでデバッグするネットをマークしておくと、コード記述中およびフロー後半でデバッグを

オン/オフにする際に、デバッグ信号の識別をさらに細かく制御できます。

ブロックデザインでのデバッグするネットのマーク

1. ブロックデザインでデバッグするネットをマークするには、そのネットを右クリックし、[Mark Debu

g] をクリックします。


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図 86 : デバッグするネットのマーク

ネットをデバッグ用にマークすると、ブロックデザインのそのネットの一番上に小さなバグアイコンが表

示されるようになります。バグアイコンは、[Design Hierarchy] ビューのデバッグされるネットにも表示され

ます。

図 87 : デバッグ用にマークされたネットの識別

ヒント : デバッグするネットを複数マークするには、それらのネットを一緒に選択して右クリックし、[Mark De

bug] をクリックします。

2. 出力ファイルは、Flow Navigator の [Generate Block Design] をクリックするか、ブロックデザイン

を [Sources] ビューで右クリックして [Generate Output Products] をクリックすると生成できます。


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図 88 : 出力ファイルの生成

3. [Generate Output Products] ダイアログボックスで [Generate] をクリックします。


4. デバッグするネットをマークすると、そのネットに MARK_DEBUG 属性が付きます。これは、生成

される最上位 HDL ファイルで確認できます。この属性が付いていると、Vivado™ ツールでその

ネットが最適化されたり、名前が変更されたりしなくなります。

図 90 : 生成された HDL ファイルの MARK_DEBUG 属性

5. 次は、Flow Navigator の [Synthesis] の下の [Run Synthesis] をクリックしてデザインを合成しま

す。


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図 91 : デザインの合成

6. 合成が終了したら、[Synthesis Completed] ダイアログボックスが表示されます。ネットリストを開く

[Open Synthesized Design] をオンにして、[OK] をクリックします。

図 92 : [Synthesis Completed] ダイアログボックス

7. [Schematic] ビューと [Debug] ビューが開きます。GUI の一番下に [Debug] ビューが開いていな

い場合は、メニューから [Windows] → [Debug] をクリックして開くことができます。


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図 93 : Vivado の [Schematic] ビューと [Debug] ビュー

8. デバッグ用にマークしたネットはすべて [Debug] ビューの [Unassigned Debug Nets] フォルダー

の下に表示されます。これらのネットは、Integrated Logic Analyzer のプローブに接続する必要

があります。次は、ILA コアを挿入し、これらの割り当てられていないネットを ILA のプローブに

接続する手順です。[Debug] ビューのツールバーの [Set up Debug] をクリックします。または、メ

ニューから [Tools] → [Set up Debug] をクリックします。

図 94 : [Set up Debug] アイコン

9. Set up Debug ウィザードが開きます。[Next] をクリックします。


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図 95 : [Set up Debug] ウィザード

10. [Specify Nets to Debug] ページが表示されます。このページでは、デバッグするネットの一部ま

たはすべてを選択できます。すべての信号は ILA の同じクロックに関連付けられる必要がありま

す。クロックドメインの関連付けがツールによって検出できなかった場合は、[Clock Domain] 列

で [undefined] と指定されているネットすべてを選択して、手動でクロックドメインに関連付ける

必要があります。

注意 : デバッグするインターフェイスすべてをマークする必要はありますが、目的がデバイスリソース使用

量の確認の場合は、デバッグコアを設定する際、デバッグに必要ないネットは削除できます。

注記 :各クロックドメインに 1 つの ILA が [Set up Debug] ウィザードで推論されます。


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図 96 : デバッグするネットの一部またはすべての選択

[Clock Domain] 列で [undefined] になっている信号にクロックドメインを関連付けるには、該当する

ネットすべてを選択して、右クリックで [Select Clock Domain] をクリックします。


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図 97 : [Select Clock Domain] コマンド

11. [Select Clock Domain] ダイアログボックスで該当するネットのクロックを選択し、[OK] をクリックし

ます。


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図 98 : [Select Clock Domain] ダイアログボックス

12. [Specify Nets to Debug] ダイアログボックスで [Next] をクリックします。


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図 99 : 必要なクロック関連付けをした後の [Specify Nets to Debug] ダイアログボックス

13. [Trigger and Capture Modes] ページで、データをトリガーおよびキャプチャするためのオプショ

ンを選択したら、[Next] をクリックします。

図 100 : [Trigger and Capture Modes] ページ

アドバンストリガー機能を使用すると、トリガーメカニズムをさらに制御できます。[Enable advanced trigg

er mode] をオンにすると、ランタイム時にコンフィギュレーション可能なトリガーステートマシン言語をイ

ネーブルにできます。各ステートを分岐するには 3 つの方法があり、ステートマシンの一部として使用


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可能なステートは 16 あります。アドバンストリガー機能の一部として、4 つのカウンターと 4 つのプログラ

マブルカウンターが使用可能で、アナライザーで表示可能です。

キャプチャ制御機能を使用すると、基本的なデータキャプチャだけでなく、条件にあったデータのみを

キャプチャすることができます。これにより、不必要な BRAM スペースが使用されることがなくなり、効率

的なソリューションが提供されます。

14. [Set up Debug Summary] ページですべての情報が正しいことを確認したら、[Finish] をクリックし

ます。

図 101 : [Set up Debug Summary] ページ

15. ILA コアが挿入された後の [Debug] ビューは次のようになります。すべてのバス (およびシング

ルビットのネット) が別のプローブに割り当てられていることがわかります。プローブ情報には、そ

の特定のプローブに割り当てられた信号の数も表示されます。たとえば、次の図の場合、probe0

には 32 個の信号 (microblaze_1_axi_periph_m02_axi_WDATA の 32 ビット) が割り当てられていま

す。


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図 102 : ILA コアが挿入された後の [Debug] ビュー

16. これで、デザインをインプリメントしてビットストリームを生成する準備が整いました。Flow Navigat

or の [Program and Debug] の下の [Generate Bitstream] をクリックします。

図 103 : ILA コア挿入後のビットストリームの生成

17. ILA コアを挿入することでネットリストに変更を加えたので、ビットストリームを生成する前にデザ

インを保存するかどうか尋ねるダイアログボックスが表示されます。

図 104 : ILA コア挿入後の変更されたプロジェクトを保存するかどうか尋ねるダイアログボックス

この段階でデザインを保存して、アクティブな制約ファイルがある場合はそれに適切な制約が書き

込まれるようにするか、新しい制約ファイルを作成します。次の図のように、制約ファイルには、合成

済みネットリストに ILA コアを挿入するために使用されたすべてのコマンドが含まれます。


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図 105 : コア挿入のための XDC コマンドを表示した制約ファイル

プロジェクトを保存する利点は、デバッグ用にマークされた信号が元のブロックデザインに残ったま

まになり、合成後に手動で ILA コアを挿入する必要がないことです (これらの制約により処理される

ので)。このため、この後デザイン変更を繰り返しても、手動でコアを挿入する必要はありません。

デバッグ用ネットをさらに追加する場合 (またはデバッグ用のネットのマークを解除する場合) は、合

成済みネットリストを開いて、Set up Debug ウィザードで適切な変更を加える必要があります。

コアの挿入後にプロジェクトを保存しなかった場合は、制約ファイルにそれらの制約は含まれないの

で、この後デザイン変更を繰り返す際に合成済みネットリストに ILA コアを手動で挿入する必要があ

ります。


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ターゲットハードウェアへの接続


1. ビットストリームが生成されると、[Bitstream Generation Completed] ダイアログボックスが開きま

す。[Open Hardware Manager] をオンにして、[OK] をクリックします。

図 101 : ビットストリーム生成後に Hardware Manager を開くオプション

2. [Open a new hardware target] リンクをクリックします。

図 102 : ハードウェアターゲットへの接続

3. [Open a new hardware target] リンクをクリックすると、[Open New Hardware Target] ダイアログ

ボックスが開きます。

4. テキストフィールドにサーバー名 (例 : localhost:60001) を入力し、[Next] をクリックします。


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図 103 : CSE サーバー名

注記 : 接続速度によって、10 ～ 15 秒程度かかります。

5. cse_server に接続されるターゲットが複数ある場合は、[Select Hardware Target] ページに複数

のエントリが表示されます。この例の場合、1 つしかターゲットはないので、次の図のように表示

されます。[Next] をクリックします。

図 104 : [Select Hardware Target] ページ


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6. これらの設定は次の図のようにデフォルト値のままにしておきます。[Next] をクリックします。

図 105 : CSE ハードウェアターゲットのパラメーター設定

7. 次の図 106 : の [Open Hardware Target Summary] ページで [Finish] をクリックします。

図 106 : [Open Hardware Target Summary] ページ

8. ハードウェアへの接続が完了するまで待ちます。ハードウェアの接続中は図のようなダイアログ

ボックスが表示されます。

図 107 : [Open Hardware Target] ダイアログボックス


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ハードウェアターゲットへ接続されると、図のようなダイアログボックスが表示されます。

注記 : [Debug] ビューの [Hardware] タブには、ハードウェアターゲットと JTAG チェーンで検出され

た XC7K325T デバイスが表示されます。

図 108 : アクティブなターゲットハードウェア

9. 次に、前に作成した .bit ビットストリームファイルを使用して XC7K325T デバイスをプログラムし

ます。図のように XC7K325T デバイスを右クリックし、[Program Device] をクリックします。

図 109 : アクティブなターゲットハードウェアのプログラム

10. 図のように、[Program Device] ダイアログボックスで作業しているデザインの .bit ファイルが正し

く設定されているかどうか確認したら、[OK] ボタンをクリックしてデバイスをプログラムします。

図 110 : ダウンロードするビットストリームファイルの選択


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注記 : プログラムが終了するのを待ちます。これには、数分かかります。

11. [Debug] ビューの [Hardware] タブで ILA コアが検出されることを確認します。

図 111 : ILA コアの検出

12. Integrated Logic Analyzer の画面が表示されます。

図 112 : Vivado の Integrated Logic Analyzer のウィンドウ

プログラムおよびデバッグの詳細については、『Vivado Design Suite チュートリアル : プログラムおよ

びデバッグ』 (UG936) を参照してください。


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http://japan.xilinx.com/cgi-bin/docs/rdoc?v=2013.4;d=ug936-vivado-tutorial-programming-debugging.pdf


概要

第 5 章

IP インテグレーターデザインのアップグレード

概要

Vivado™ Design Suite を最新バージョンにアップグレードした場合は、IP インテグレーターで作成したブ

ロックデザインもアップグレードする必要があります。IP のバージョン番号はリリースごとに変わります。IP

インテグレーターがブロックデザインに含まれる IP が古いバージョンであると認識した場合は、ブロック

デザイン内のその IP がロックされます。古いバージョンのブロックデザインまたはそれに含まれる IP を

保持する場合は、キャンバス上のブロックデザインを変更したり、出力ファイルを検証したり、リセットした

り、出力ファイルを生成し直したりはしないでください。このような場合、前のリリースからのデザインデー

タは変更するべきではありません。前のリリースからのブロックデザインは、そのままの状態で合成およ

びインプリメントすることはできます。

ブロックデザインは最新バージョンの IP を含めてアップグレードし、必要なデザイン変更を加えてから、

デザインを検証してターゲットを生成することをお勧めします。

次のいずれかの方法でアップグレードできます。

1. プロジェクトモードフローで Vivado IDE の GUI を使用する

2. 非プロジェクトモードフローで Tcl スクリプトを使用する

どちらの方法についてもこの章で説明します。

プロジェクトモードフローでのブロックデザインのアップ

グレード

1. 最新の Vivado Design Suite を起動します。

2. Vivado IDE のメインページで [Open Project] をクリックし、前バージョンの Vivado で作成された

デザインを指定します。

3. [Older Project Version] ダイアログボックスが開きます。デフォルトでは [Automatically upgrade f

or the current version] がオンになっています。この [Automatically upgrade for the current ver

sion] をオンにすると、前のバージョンからのデザインがアップグレードされますが、その前に別

の名前でプロジェクトを保存しておくことをお勧めします。これには、[Open project in read-only

mode] をオンにして [OK] をクリックします。


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プロジェクトモードフローでのブロックデザインのアップグレード

図 113 : 読み出し専用モードでプロジェクトを開くオプション

4. [Project is Read-Only] ダイアログボックスが開きます。[Save Project] ボタンをクリックします。

図 114 : プロジェクトの保存

5. [Save Project As] ダイアログボックスが開いたらプロジェクト名を入力して、[OK] をクリックしま

す。

図 115 : プロジェクト名の指定


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6. メニューから [Tools] → [Report] → [Report IP Status] をクリックします。

図 116 : IP ステータスのレポート

7. [Report IP Status] ダイアログボックスが開いたら、[OK] をクリックします。

図 117 : [Report IP Status] ダイアログボックス

8. デザイン内の IP で主なバージョン変更があった場合は、次のようなメッセージが表示されます。

[OK] をクリックします。

図 118 : IP のバージョンが変更になったことを通知する [Report IP Status] ダイアログボックス


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9. [IP Status] ビューでさまざまな列を確認し、IP ステータスレポートに慣れておいてください。+

マークをクリックしてブロックデザインを展開し、ブロックデザイン内の IP コアの変更点を確認し

てください。一部の IP だけを選択してアップグレードし、残りは古いバージョンのままにしておく

ということはできません。

図 119 : [IP Status] ビュー

[IP Status] ビューの一番上には、デザインのサマリが表示されます。ここには、現バージョンにデザ

インをアップグレードにするためにいくつの変更が必要だったかがレポートされます。レポートされる

変更は、[Major Changes]、[Minor Changes]、[Revision Changes]、およびその他の変更点です。こ

れらの変更は、[IP Status] 列にもレポートされます。

• [Major Changes] : IP にメジャーなバージョン変更 (例 : バージョン 2.0 から 3.0) があったことを

示します。このタイプの変更は、アップグレード用に自動的に選択されることはありません。アッ

プグレードされるようにするには、そのブロックデザインの [Upgrade] 列をオフにしてから、もう 1

度オンにします。

• [Minor Changes] : IP にマイナーなバージョン変更 (例 : バージョン 3.0 から 3.1) があったことを

示します。

• [Revision Changes] : IP にリビジョン変更があったことを示します。たとえば、IP の現バージョンが

5.0 でアップグレードバージョンが 5.0 (Rev. 1) になる場合などです。

[Change Log] 列の [More info] リンクをクリックすると、変更の詳細が確認できます。

図 120 : [Change Log] 列の [More Info] リンクをクリックして変更ログを確認


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[Recommendation] 列には、それをアップグレードするように選択する前に理解しておくべき変更点

が記述されます。

10. 変更点とデザインへの影響を理解したら、[Upgrade Selected] をクリックします。

図 121 : IP のアップグレード

11. アップグレードプロセスが終了したら、次の図のようなクリティカル警告メッセージが表示されま

す。[OK] をクリックします。ブロックデザインの変更を確認したら、デザインに合わせて調整しま

す。

図 122 : クリティカル警告の確認

これらのクリティカル警告は、通常新しいバージョンの IP に古いバージョンの IP と同じ名前のピンが存

在しないことを示しています。新しいバージョンの IP に同じピンが別の名前で含まれる場合は、その新

しい名前のピンにネットを接続できます。[Open Messages View] をクリックすると、これらの警告メッセー

ジが該当するセルおよびネットへのハイパーリンク付きで表示されます。これにより、未接続のものが見

つけやすくなります。

12. デザインに複数の図が含まれる場合、[IP Status] ビューには次の図のようにすべての図の IP の

ステータスが表示されます。


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図 123 : 複数の図を含む場合の [IP Status] ビュー

13. [Upgrade Selected] をクリックすると、すべてのブロック図がデザインでアップデートされます (ブ

ロック図がアップグレードするように選択されている場合)。

デザインルールチェックの実行

1. ツールバーの [Validate Design] をクリックします。

図 124 : デザインルールチェックの実行

2. デザインルール違反がなければ、次のようなメッセージが表示されます。

図 125 : [Validate Design] ダイアログボックス


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出力ファイルの再生成

1. Vivado の [Sources] ビューで zynq_1_i (ブロック図) を右クリックし、[Generate Output Products]

をクリックします。

図 126 : [Sources] ビューからの出力ファイルの生成

または、Flow Navigator の [IP Integrator] の下の [Generate Block Design] をクリックしても出力ファ

イルを生成できます。

図 127 : [Generate Block Design] をクリックして出力ファイルを生成


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2. [Generate Output Products] ダイアログボックスで [Generate] をクリックします。


HDL ラッパーの作成/変更

前のバージョンでデザインの HDL ラッパーファイルを作成した場合は、デザイン変更に合わせてそれ

を作成し直す必要があります。HDL ラッパーファイルを手動で変更する場合は、その HDL ラッパーに

必要なアップデートを手動で実行する必要があります。

1. Vivado の [Sources] ビューで zynq_1_i を右クリックし、[Create HDL Wrapper] をクリックします。

図 129 : [Create HDL Wrapper] コマンド

3. [Create HDL Wrapper] ダイアログボックスが開きます。この段階では、編集可能なラッパーファ

イルを作成するか、Vivado ツールで自動的にラッパーファイルが作成されるようにするかの 2

つの選択肢があります。[OK] をクリックします。


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非プロジェクトモードでのブロックデザインのアップグレード

図 130 : [Create HDL Wrapper] ダイアログボックス

4. そのデザインに対する既存の HDL ラッパーがある場合は、次のような警告メッセージが表示さ

れます。

図 131 : ラッパーが既に存在する場合に表示される [Create HDL Wrapper] ダイアログボックス

既存ファイルを新規ラッパーで上書きしても安全かどうかを確認したら、[Copy and overwrite] をク

リックします。

5. インプリメンテーションを続けます。

非プロジェクトモードでのブロックデザインのアップグ

レード

非プロジェクトモードフローを使用した前のリリースからの既存プロジェクトを開き、デザインを現バー

ジョンの Vivado にアップグレードすることができます。次のスクリプトをガイドラインとして使用し、ブロック

図に含まれる IP をアップグレードしてください。

# Open an existing project from a previous Vivado release

open_project <path_to_project>/project_name.xpr

update_compile_order –fileset sim_1

# Open the block diagram

read_bd {<path_to_bd>/bd_name.bd}

# Make the block diagram current

current_bd_design bd_name.bd

# Upgrade IP


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前バージョンのVivado Design Suite からの Tcl 出力ファイルの使用

upgrade_bd_cells [get_bd_cells –hierarchical * ]

# Reset output products

reset_target {synthesis simulation implementation} [get_files <path_to_project>/pr

oject_name.srcs/sources_1/bd/bd_name/bd_name.bd]

# Generate output products

generate_target {synthesis simulation implementation} [get_files <path_to_project>

/project_name/project_name.srcs/sources_1/bd/bd_name/bd_name.bd]

# Create HDL Wrapper (if needed)

make_wrapper -files [get_files <path_to_project>/project_name/project_name.srcs/sou

rces_1/bd/bd_name/bd_name.bd] –top

# Overwrite any existing HDL wrapper from before

import_files -force -norecurse <path_to_project>/project_name/project_name.srcs/sou

rces_1/bd/bd_name/hdl/bd_name_wrapper.v

update_compile_order -fileset sources_1

# Continue through implementation

….

前バージョンのVivado Design Suite からの Tcl 出力ファ

イルの使用

バージョンの異なる Vivado ツール間で write_bd_tcl コマンドからの出力ファイルを使用するのは、推奨

されません。これらのファイルは特定の Vivado Design Suite バージョン内で作成されて使用される必要

があります。


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概要

第 6 章

IP インテグレーターでの非プロジェクトモード

の使用

概要

非プロジェクトモードは、デザインデータを自身で管理したり、デザインステートをトラックするユーザー

向けです。このフローの場合、Vivado™ ツールはさまざまなソースファイルを読み込んで、メモリ内でフ

ロー全体を実行してデザインをコンパイルします。インプリメンテーションプロセス段階では、ユーザー

スクリプトに基づいてさまざまなレポートを生成することができます。ただし、このモードでは、ソースファ

イルおよび run 管理、ソースファイルへのクロスプローブ、デザインステートのレポートなどのプロジェク

トベースの機能は使用できません。ソースファイルがディスクでアップデートされるたびに、それを認識

して、デザインを読み込み直す必要があります。非プロジェクトモードでは、デフォルトではレポートや中

間ファイルは作成されませんが、Tcl コマンドを使用して、ユーザースクリプトでレポートの作成を制御で

きるようにする必要があります。

非プロジェクトモードのフロー作成

Vivado ツールは、Tcl コンソールに次のコマンドを入力すると、通常のプロジェクトモードではなく、Tcl

モードで起動できます。このモードでは、Tcl スクリプトを作成して、次のコマンドでそれを Vivado プロン

プトから読み込むことをお勧めします。

Vivado% vivado -mode tcl

まず、ブロックデザインのソースファイルを追加します。ソースファイルは、次のいずれかの方法で追加

できます。たとえば、プロジェクトモードで作成した既存のブロックデザインがあり、そのブロックデザイ

ンのディレクトリ構造全体が変更されていないと仮定した場合、ブロックデザインは次のように read_bd と

いう Tcl コマンドで追加できます。

Vivado% read_bd <absolute path to the bd file>

注意 : プロジェクト設定 (ボード、パーツ、ユーザーレポジトリ) は .bd ファイルが作成された元のプロジェ

クトのプロジェクト設定と同じである必要があります。異なっている場合は、IP がロックされます。


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非プロジェクトモードのフロー作成

ブロックデザインが問題なく追加されたら、最上位 RTL ファイルと最上位 XDC 制約を追加する必要が

あります。

Vivado% read_verilog <top-level>.v

Vivado% read_xdc <top-level>.xdc

XMP ソースは直接合成できないので、下記のコマンドを使用して最上位の HDL ラッパーファイルを作

成することもできます。

Vivado% make_wrapper -files [<path to bd>/<bd instance name>.bd] –top

add_files -norecurse <path to bd>/< bd instance name >_wrapper.vhd

update_compile_order -fileset sources_1

これにより、最上位 HDL ファイルが作成され、ソースリストに追加されます。

MicroBlaze ベースのデザインの場合、I-LMB をブートループまたはユーザー自身の実行ファイル (ELF

形式) を使用して生成する必要があります。この後、ELF ファイルを追加し、MicroBlaze インスタンスに

関連付けます。これは、次のコマンドで実行できます。

vivado% add_files <ELF file Targeted to BRAM with .elf extension>

vivado% set_property MEMDATA.ADDR_MAP_CELLS {<bd instance name>/microblaze_0} [get_

files <BRAM Targeted ELF File>]

デザインに複数レベルの階層がある場合は、正しい階層を指定してください。この後、通常の合成、配

置配線段階を実行し、デザインをインプリメントします。合成段階 (synth_design) では、ターゲットパーツ

をデフォルトターゲットパーツとして指定する必要があり、このターゲットパーツが必要なものと同じでは

ないことがあります。

非プロジェクトモードの詳細は、『Vivado Design Suite ユーザーガイド : デザインフローの概要』 (UG89

2) を参照してください。

ハードウェアシステムを SDK にエクスポートする場合は、次のコマンドを使用してください。

vivado% export_hardware [get_files <Path to bd file>] -dir <Absolute Export Directo

ry Path>


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http://japan.xilinx.com/cgi-bin/docs/rdoc?v=2013.4;d=ug892-vivado-design-flows-overview.pdf



概要

第 7 章

IP インテグレーターデザインのバージョン管

理

概要

本章では、プロジェクトモードおよび非プロジェクトモード両方の IP インテグレーターベースのブロック

デザインにバージョン管理システムを使用する方法について説明します。Vivado™ IDE の IP インテグ

レーターは、複雑な IP サブシステムデザインを作成するための優れたツールです。デザインが複雑に

なるほど、異なるデザインバージョンを把握することで、プロジェクトが管理でき、チームデザイン環境で

の協力がしやすくなります。

プロジェクトには複数のデザインソースおよびコンフィギュレーションファイルが含まれることがあります

が、こプロジェクトを作成し直してインプリメンテーション結果を生成し直すのにバージョン管理が必要な

のは一部のファイルのみです。これらのファイルの中でブロックデザインに該当するものは、次のとおり

です。

• IP-XACT コアファイル (.xci、.mem、.coe)

• ブロック図ファイル (.bd)

• エンベデッドサブシステムおよびファイル (.elf、bmm)

• ザイリンクスデザイン制約ファイル (.xdc)

• Vivado シミュレータおよび Vivado Integrated Logic Analyzer コンフィギュレーションファイル (.

wcfg) を含むコンフィギュレーションファイル

• RTL ファイル (ユーザーにより管理される場合のブロックデザインのラッパー : .vhd、.v)

Vivado Design Suite では、特定のバージョン管理システムはサポートされておらず、どのバージョン管理

システムとも連動するように設計されています。Vivado デザインをバージョン制御に適した状態にするた

め、Vivado Design Suite には次の機能が含まれています。

• ファイルが修正された場合にのみタイムスタンプをアップデート。これにより、プロジェクトを開い

てもそのタイムスタンプは変更されません。

• ASCII ベースのプロジェクトファイルをサポート

• 詳細な Tcl スクリプト機能をサポート


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バージョン管理のためにチェックインする必要のあるデザインファイル

バージョン管理のためにチェックインする必要のあるデ

ザインファイル

ブロックデザインには、GUI 環境でグラフィックを使用して作成された複数の IP が含まれます。プロジェ

クトモードフローのブロックデザインのディレクトリ構造は、次の図のようになります。

図 132 : Vivado プロジェクトのディレクトリ構造

上記の図では、それぞれのフォルダーは次を意味します。

• project_1 : Vivado プロジェクトフォルダー (project_1 はプロジェクトの名前)


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ブロックデザインの別のプロジェクトでの使用

• project_1.srcs : プロジェクト特有のファイルを含むソースフォルダー

• sources_1 : bd も含めたすべてのソースファイルを含むフォルダー

• bd : ブロックデザイン特有のデータを含有。各ブロックデザインに対して下位ディレクトリを複数含

むことがあります。

• design_1 : design_1 というブロックデザインのデータを含むフォルダー。プロジェクトにブロックデザ

インが複数古くまれる場合は、複数のフォルダーがここに表示されます。

• hdl : 最上位 HDL ファイルおよびラッパーファイルを含むフォルダー

• ip : ブロックデザインの各 IP に対する下位フォルダーを含有

• ui – ブロックデザインの GUI (IP インテグレーターのキャンパス) データを含むフォルダー

ディレクトリ構造全体を含め、bd フォルダーに含まれるすべてのファイルをバージョン管理下に置くこと

をお勧めします。

ブロックデザインの別のプロジェクトでの使用

IP インテグレーターには、別のプロジェクトで作成したブロックデザインを再利用して、ほかのプロジェク

トにインポートする機能があります。これには、ブロックデザインがプロジェクトベースフローで作成され

ている必要があります。この際、デザインは DRC 違反がなく、問題なく合成 (場合によってはインプリメン

ト) ができた状態にしておく必要があります。ブロックデザインに問題がなければ、bd ディレクトリとその

下のディレクトリすべてを除き、すべて Vivado プロジェクトから削除できます。こうすることで、ブロックデ

ザインに含まれる IP すべてのデータを含め、すべてのブロックデザインデータを別の Vivado プロジェ

クトにインポートできます。

既存ブロックデザインの別の Vivado IDE プロジェクトへ

のインポート

ブロックデザインがプロジェクトベースのフローで作成され、bd フォルダーとその下のフォルダーすべて

を含むディレクトリ構造が使用できる状態になっていれば、そのブロックデザインを別の Vivado プロジェ

クトで開くことができます。ただし、この場合、既存のブロックデザインがインポートされる新しいプロジェ

クト設定は、そのブロックデザインが作成された元のプロジェクト設定と同じにする必要があります。プロ

ジェクトのターゲットデバイスが異なっていると、IP がロックされるので、デザインは生成し直す必要がで

てきます。このような場合、デザインのビヘイビアーは元のブロックデザインと異なってしまうことがありま

す。

1. 既存のブロックデザインをインポートするには、[Sources] ビューでデザインを右クリックし、[Add

Sources] をクリックします。


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既存ブロックデザインの別の Vivado IDE プロジェクトへのインポート

図 133 : 新しい Vivado プロジェクトへのソースの追加

2. [Add Sources] ダイアログボックスが開きます。[Add Existing Block Design Sources] をオンにし

ます。[Next] をクリックします。

図 134 : 既存のブロックデザインの追加

3. [Add Sources] ダイアログボックスで [Add Files] をクリックします。


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図 135 : [Add Files] をクリックして既存のブロックのデザインファイルを指定

4. [Add Source Files] ダイアログボックスでブロックデザインの含まれる bd フォルダーを指定し、.

bd ファイルを選択したら、[OK] をクリックします。

図 136 : ブロックデザインを含むフォルダーの指定

5. [Finish] をクリックすると、既存のブロックデザインが追加されます。


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図 137 : 既存ブロックのデザインソースのプロジェクトへの追加

6. [Sources] ビューの [Design Sources] の下にインポートしたブロックデザインが表示されます。

図 138 : [Sources] ビューのインポートされたブロックデザイン


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7. ブロックデザインをダブルクリックして開きます。

図 139 : インポートされたブロックデザインを開く

8. IP インテグレーターツールバーの [Validate Design] をクリックしてデザインを検証します。

図 140 : インポートされたブロックデザインの検証

9. DRC 違反がないことを確認します。

図 141 : DRC 違反がないことを示すメッセージ

10. 次に、ラッパーが必要であれば作成し、デザインのインプリメンテーションを実行します。


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注記 : 既存のブロックデザインが前の Vivado Design Suite バージョンからのものの場合は、Tcl コン

ソールに次のような警告メッセージが表示されます。

WARNING: [BD 41-1303] One or more IP have been locked in the design 'zynq_1.bd'.Please run repor

t_ip_status for more details and recommendations on how to fix this issue. (1 つまたは複数の IP が zyn

q_1.bd デザインでロックされています。詳細は report_ip_status を実行して、推奨される修正方法にした

がってください)

前述したように、ブロックデザインを開いて、IP ステータスをレポートさせて、ロックされた IP をアップグ

レードしてください。


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ザイリンクスリソース

付録 A

その他のリソース

ザイリンクスリソース

アンサー、資料、ダウンロード、フォーラムなどのサポートリソースは、次のザイリンクスサポートサイトを

参照してください。

http://japan.xilinx.com/support

ザイリンクス資料で使用される用語集は、次を参照してください。

http://japan.xilinx.com/company/terms.htm

ソリューションセンター

デバイス、ツール、 IP のサポートについては、ザイリンクスソリューションセンターを参照してく

ださい。トピックには、デザインアシスタント、アドバイザリ、トラブルシュートヒントなどが含まれ

ます。

リファレンス

Vivado Design Suite の資料

japan.xilinx.com/support/documentation/dt_vivado_vivado2013-4.htm

Vivado Design Suite ユーザーガイド

• 『Vivado Design Suite ユーザーガイド : システムレベルデザイン入力』 (UG895) (UG895)

• 『Vivado Design Suite ユーザーガイド : デザインフローの概要』 (UG892)

• 『Vivado Design Suite ユーザーガイド : Vivado IDE の使用』 (UG893)

• Vivado Design Suite ユーザーガイド: Tcl スクリプト機能の使用』 (UG894)

• 『Vivado Design Suite ユーザーガイド : IP を使用した設計』 (UG896)


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http://japan.xilinx.com/support

http://japan.xilinx.com/company/terms.htm

http://japan.xilinx.com/support/solcenters.htm

http://japan.xilinx.com/support/documentation/dt_vivado_vivado2013-4.htm


http://japan.xilinx.com/cgi-bin/docs/rdoc?v=2013.4;d=ug895-vivado-system-level-design-entry.pdf


http://japan.xilinx.com/cgi-bin/docs/rdoc?v=2013.4;d=ug893-vivado-ide.pdf

http://japan.xilinx.com/cgi-bin/docs/rdoc?v=2013.4;d=ug894-vivado-tcl-scripting.pdf

http://japan.xilinx.com/cgi-bin/docs/rdoc?v=2013.4;d=ug896-vivado-ip.pdf


リファレンス

• 『Vivado Design Suite ユーザーガイド : System Generator を使用したモデルベースの DSP デ

ザイン』 (UG897)

• Vivado Design Suite ユーザーガイド : エンベデッドハードウェアデザイン』 (UG898)

• 『Vivado Design Suite ユーザーガイド : 高位合成』 (UG902)

• 『Vivado Design Suite ユーザーガイド : 制約の使用』 (UG903)

• 『Vivado Design Suite ユーザーガイド : プログラムおよびデバッグ』 (UG908)

Vivado Design Suite チュートリアル

• 『Vivado Design Suite チュートリアル : デザインフローの概要』 (UG892)

• 『Vivado Design Suite チュートリアル : IP を使用した設計』 (UG939)

• 『Vivado Design Suite チュートリアル : エンベデッドハードウェアデザイン』 (UG940)

• 『Vivado Design Suite チュートリアル : 制約の使用』 (UG945)

• 『Vivado Design Suite チュートリアル : プログラムおよびデバッグ』 (UG936)

• Vivado Design Suite ビデオチュートリアル (http://japan.xilinx.com/training/vivado/index.htm)

その他の Vivado Design Suite 関連の資料

• 『Vivado Design Suite Tcl コマンドリファレンスガイド』 (UG835)

• 『AXI リファレンスガイド』 (UG761)

• 『高集積度 FPGA 設計手法ガイド』 (UG872)

• 『Zynq-7000 All Programmable SoC PCB デザインおよびピン配置ガイド』 (UG933)

• 『Zynq-7000 All Programmable SoC ソフトウェア開発ガイド』 (UG821) を参照してください。

• 『UltraFast 設計手法 (Vivado Design Suite 用)』 (UG949)

• Vivado Design Suite 資料ページ (http://japan.xilinx.com/support/documentation/dt_vivado_vi

vado2013-4.htm)


UG994 (v2013.4) 2013 年 12 月 18 日

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http://japan.xilinx.com/cgi-bin/docs/rdoc?v=2013.4;d=ug897-vivado-sysgen-user.pdf

http://japan.xilinx.com/cgi-bin/docs/rdoc?v=2013.4;d=ug898-vivado-embedded-design.pdf

http://japan.xilinx.com/cgi-bin/docs/rdoc?v=2013.4;d=ug902-vivado-high-level-synthesis.pdf

http://japan.xilinx.com/cgi-bin/docs/rdoc?v=2013.4;d=ug903-vivado-using-constraints.pdf

http://japan.xilinx.com/cgi-bin/docs/rdoc?v=2013.4;d=ug908-vivado-programming-debugging.pdf

http://japan.xilinx.com/cgi-bin/docs/rdoc?v=2013.4;d=ug888-vivado-design-flows-overview-tutorial.pdf

http://japan.xilinx.com/cgi-bin/docs/rdoc?v=2013.4;d=ug939-vivado-designing-with-ip-tutorial.pdf

http://japan.xilinx.com/cgi-bin/docs/rdoc?v=2013.4;d=ug940-vivado-tutorial-embedded-design.pdf

http://japan.xilinx.com/cgi-bin/docs/rdoc?v=2013.4;d=ug945-vivado-using-constraints-tutorial.pdf

http://japan.xilinx.com/cgi-bin/docs/rdoc?v=2013.4;d=ug936-vivado-tutorial-programming-debugging.pdf

http://japan.xilinx.com/training/vivado/index.htm

http://japan.xilinx.com/cgi-bin/docs/rdoc?v=2013.4;d=ug835-vivado-tcl-commands.pdf

http://japan.xilinx.com/cgi-bin/docs/ipdoc?c=axi_ref_guide;v=latest;d=ug761_axi_reference_guide.pdf

http://japan.xilinx.com/cgi-bin/docs/rdoc?v=14.7;d=ug872_largefpga.pdf

http://japan.xilinx.com/cgi-bin/docs/ndoc?t=user+guide;d=j_ug933-Zynq-7000-PCB.pdf

http://japan.xilinx.com/cgi-bin/docs/ndoc?t=user+guide;d=j_ug821-zynq-7000-swdev.pdf

http://japan.xilinx.com/support/documentation/sw_manuals/ug949-vivado-design-methodology.pdf




Vivado Design Suite - Xilinx...ch damage or loss was reasonably foreseeable or Xilinx had been...

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