Vivado Design Suite 移行手法ガイド (UG911) - Xilinx...移行手法ガイド japan.xilinx.com...

Vivado Design Suite

移行手法ガイド

UG911 (v2013.2) 2013 年 6 月 19 日

移行手法ガイド japan.xilinx.com 2UG911 (v2013.2) 2013 年 6 月 19 日

Notice of DisclaimerThe information disclosed to you hereunder (the “Materials”) is provided solely for the selection and use of Xilinx products.To the maximum extent permitted by applicable law:(1) Materials are made available "AS IS" and with all faults, Xilinx hereby DISCLAIMS ALL WARRANTIES AND CONDITIONS, EXPRESS, IMPLIED, OR STATUTORY, INCLUDING BUT NOT LIMITED TO WARRANTIES OF MERCHANTABILITY, NON-INFRINGEMENT, OR FITNESS FOR ANY PARTICULAR PURPOSE; and (2) Xilinx shall not be liable (whether in contract or tort, including negligence, or under any other theory of liability) for any loss or damage of any kind or nature related to, arising under, or in connection with, the Materials (including your use of the Materials), including for any direct, indirect, special, incidental, or consequential loss or damage (including loss of data, profits, goodwill, or any type of loss or damage suffered as a result of any action brought by a third party) even if such damage or loss was reasonably foreseeable or Xilinx had been advised of the possibility of the same.Xilinx assumes no obligation to correct any errors contained in the Materials or to notify you of updates to the Materials or to product specifications.You may not reproduce, modify, distribute, or publicly display the Materials without prior written consent.Certain products are subject to the terms and conditions of the Limited Warranties which can be viewed at http://www.xilinx.com/warranty.htm; IP cores may be subject to warranty and support terms contained in a license issued to you by Xilinx.Xilinx products are not designed or intended to be fail-safe or for use in any application requiring fail-safe performance; you assume sole risk and liability for use of Xilinx products in Critical Applications:http://www.xilinx.com/warranty.htm#critapps.© Copyright 2012-2013 Xilinx, Inc. Xilinx, the Xilinx logo, Artix, ISE, Kintex, Spartan, Virtex, Vivado, Zynq, and other designated brands included herein are trademarks of Xilinx in the United States and other countries.All other trademarks are the property of their respective owners.

本資料は英語版 (v2013.2) を翻訳したもので、内容に相違が生じる場合には原文を優先します。資料によっては英語版の更新に対応していないものがあります。日本語版は参考用としてご使用の上、最新情報につきましては、必ず最新英語版をご参照ください。

この資料に関するフィードバックおよびリンクなどの問題につきましては、[email protected] までお知らせください。いただきましたご意見を参考に早急に対応させていただきます。なお、このメールアドレスへのお問い合わせは受け付けておりません。あらかじめご了承ください。

改訂履歴次の表に、この文書の改訂履歴を示します。

日付バージョン改訂内容

2013/03/20 2013.1 2013.1 用のリリース

第 4 章「レガシー IP を含むデザインの Vivado Design Suite への移行」を含む IP 移行情報を追加第 3 章「UCF 制約の XDC への移行」の情報を修正第 5 章「XPS から IP インテグレーターへの移行」を追加 Zynq および MicroBlaze プロセッサ用の XPS からの移行に関する情報を追加

第 7 章「ISE ChipScope Logic Analyzer の Vivado ラボツールへの移行」を追加「ISE Speedprint コマンドラインツール」へ注記を追加付録 A 「使用廃止プリミティブ」を追加

2013/06/19 2013.2 制約オプションとしてのネットウェイトを削除

デザイン解析およびクロージャー関連の資料への参照を追加 58 ページの「EDK IP の Vivado Design Suite への移行」を追加

http://japan.xilinx.com

http://www.xilinx.com/warranty.htm

http://www.xilinx.com/warranty.htm#critapps

mailto:[email protected]

目次

改訂履歴 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 2

第 1 章 : ISE Design Suite からの移行概要 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 5

デザインフロー . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 5

第 2 章 : ISE Design Suite デザインの Vivado Design Suite への移行Project Navigator プロジェクトのインポート . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 6

PlanAhead ツールプロジェクトの変換 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 6

XST プロジェクトファイルのインポート . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 7

ソースファイルの移行 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 7

ISE Design Suite コマンドスクリプトのマッピング . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 8

makefile のマッピング . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 12

メッセージの違いについて . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 16

レポートの違いについて . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 17

ログファイルの違いについて . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 18

第 3 章 : UCF 制約の XDC への移行概要 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 19

XDC と UCF 制約の違い . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 19

UCF から XDC へのマッピング . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 20

制約の順序 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 20

PlanAhead ツールで UCF を XDC に変換 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 20TimeGROUP . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 21

タイミング制約 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 22

物理制約 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 27

第 4 章 : レガシー IP を含むデザインの Vivado Design Suite への移行概要 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 56

CORE Generator IP を Vivado Design Suite に移行 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 57

EDK IP の Vivado Design Suite への移行 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 58

第 5 章 : XPS から IP インテグレーターへの移行概要 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 59

Zynq-7000 AP Soc プロセッサベースデザインの移行 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 60

MicroBlaze プロセッサデザインのエクスポート . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 63

第 6 章 : ISE Simulator の Tcl の Vivado シミュレータの Tcl への移行Tcl コマンドの移行 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 64



第 7 章 : ISE ChipScope Logic Analyzer の Vivado ラボツールへの移行概要 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 67

レガシー IP コアのサポート . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 69

ChipScope Pro Analyzer コアの互換性 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 70

第 8 章 : その他のコマンドラインツールの Vivado への移行概要 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 73

ISE Partgen コマンドラインツールの移行 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 73

ISE Bitgen コマンドラインツール . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 76

ISE Speedprint コマンドラインツール . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 76

ISE PROMGen コマンドラインツール . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 76

ISE BSDLAnno コマンドラインツール . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 76

付録 A : 使用廃止プリミティブ概要 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 77

付録 B : その他のリソースザイリンクスの資料 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 81

ソリューションセンター . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 81

参考資料 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 81




第 1 章

ISE Design Suite からの移行

概要ISE® Design Suite は、ザイリンクスデバイスのすべてのジェネレーションに対する業界がみとめたソリューションであり、 7 シリーズおよび Zynq™-7000 Soc All Programmable デバイスをターゲットにするプロジェクトのデザインフローにも対応しています。

Vivado® Design Suite は、 Virtex®-7、 Kintex™-7 および Artix™-7 などの 7 シリーズデバイスをサポートし、特に高集積の混雑したデザインで優れたツールパフォーマンスを発揮します。

ISE Design Suite および Vivado Design Suite のどちらでも 7 シリーズデバイスがサポートされるので、 Vivado DesignSuite へ移行するタイミングはユーザーが決定できます。

Vivado Design Suite では、プロジェクトおよびソースファイルの Vivado Design Suite プロジェクトへのインポート機能および Tcl スクリプトへのコマンドマップを使用して、前のデザインのすべてまたは一部をスムーズに再利用できます。

デザインフロー

Vivado Design Suite は、さまざまな方法で起動できます。たとえば、Tcl スクリプトベースのコンパイル方法を使用す

ると、ソースやデザインプロセスをユーザーが管理できます。この方法は、「非プロジェクトモード」と呼ばれます。

また、プロジェクトベースの方法を使用して、プロジェクトおよびプロジェクトの状態を使用して、デザインプロ

セスおよびデザインデータを自動的に管理させることもできます。この方法は、「プロジェクトモード」と呼ばれま

す。どちらの方法でも Tcl スクリプトのバッチモードで実行できるほか、 Vivado IDE でインタラクティブに実行でき

ます。さまざまなデザインフローモードの詳細は、『Vivado Design Suite ユーザーガイド : デザインフローの概要』

(UG892) [参照 1] を参照してください。

このガイドでは、Vivado Design Suite の両方のデザインフローモードでの移行に関する注意事項や手順を説明します。


第 2 章

ISE Design Suite デザインの Vivado Design Suite への移行

Project Navigator プロジェクトのインポートVivado IDE (Integrated Design Environment) とは、グラフィカルユーザーインターフェイス (GUI) のことで、次の手順で XISE プロジェクトファイルをインポートできます。

1. [File] → [New Project] をクリックします。

2. プロジェクト名および保存場所を選択します。

3. New Project ウィザードで [Imported Project] をオンにします。

4. [ISE] をオンにし、インポートする .xise ファイルを選択します。

重要 : Vivado Design Suite では古い ISE® Design Suite プロジェクト (.ise) ファイルはサポートされません。

プロジェクトファイルをインポートしたら、次の作業を行います。

• インポートされたプロジェクトの重要な情報を確認するため、サマリレポートを開きます。

• 選択したデバイスで要件が満たされていることを確認します。満たされていない場合は新しいデバイスを選択します。 ISE プロジェクトに Vivado でサポートされている同等のデバイスがない場合は、デフォルトデバイスが選択されます。

• すべてのファイルが正しくインポートされていることを確認するため [Sources] ビューでファイルを確認します。

デザインにユーザー制約ファイル (UCF) が含まれている場合は、サポートされていない制約ファイルとしてそのファイルが表示されます。 UCF は Xilinx® Design Constraints (XDC) 形式に変換しておかないと、デザインにタイミング制約または物理制約が適用されません。詳細は、第 3 章「UCF 制約の XDC への移行」を参照してください。

Vivado インターフェイスを使用してデザインを作成する詳細は、『Vivado Design Suite ユーザーガイド : システムレベルデザイン入力』 (UG895) [参照 2] を参照してください。

デザインフローの次の手順については、『Vivado Design Suite ユーザーガイド : デザインフローの概要』 (UG892)[参照 1] を参照してください。

制約の詳細については、『Vivado Design Suite ユーザーガイド : 制約の使用』 (UG903) [参照 3] を参照してください。

PlanAhead ツールプロジェクトの変換PlanAhead™ ツールプロジェクトを Vivado IDE プロジェクトに変換するには、Vivado IDE で PlanAhead プロジェクトファイル (拡張子は .ppr) を開きます。プロンプトに従い、新しいプロジェクト名および変換されたプロジェクトを保存するディレクトリを設定します。



XST プロジェクトファイルのインポート

プロジェクトが変換されると、次が変更されます。

• 7 シリーズよりも前のデバイスをターゲットにしていたプロジェクトの場合、 Vivado のデフォルトの 7 シリーズデバイスがターゲットにされます。

• すべての run がリセットされます。 run はツールでデザインをインプリメントした後に生成されます。

• run ストラテジが Vivado のデフォルトストラテジに置き換えられます。

• UCF ファイルはサポートされないので、 Unsupported Constraints フォルダーに移動します。

注記 : パーティションのあるデザインの変換はサポートされていません。

注記 : XPS を使用した Zynq-7000 AP SoC のプロセッサーデザインはサポートされていません。

XST プロジェクトファイルのインポート既存または最新の ISE Project Navigator プロジェクトファイル (.xise) または PlanAhead プロジェクトファイル(.ppr) がない場合は、 XST (Xilinx Synthesis Technology) プロジェクトファイルを使用して、初期設定を Vivado プロジェクトにインポートします。 XST プロジェクトファイルをインポートするには、次の手順に従います。

1. [File] → [New Project] をクリックします。

2. プロジェクト名とディレクトリを選択します。

3. New Project ウィザードで [Imported Project] をオンにします。

4. [XST] をオンにし、 .xst 拡張子のプロジェクトファイルを選択します。

プロジェクトファイルをインポートしたら、次の作業を行います。

• インポートされたプロジェクトの重要な情報を確認するため、サマリレポートを開きます。

• 選択したデバイスで要件が満たされていることを確認します。満たされていない場合は新しいデバイスを選択します。 XST プロジェクトに Vivado でサポートされている同等のデバイスがない場合は、デフォルトデバイスが選択されます。

• すべてのファイルが正しくインポートされていることを確認するため [Sources] ビューでファイルを確認します。

デザインフローの次の手順については、『Vivado Design Suite ユーザーガイド : システムレベルデザイン入力』(UG895) [参照 1] を参照してください。

ソースファイルの移行先に説明したように Vivado IDE にプロジェクトをインポートしたり変換する際に、 Vivado Design Suite でサポートされているソースファイルもすべて Vivado プロジェクトに追加できます。

• IP :既存の ISE Design Suite プロジェクトおよび IP は Vivado Design Suite プロジェクトおよび IP に移行できます。Vivado Design Suite ではインプリメンテーション中に ISE Design Suite IP を使用できます。詳細は、第 4 章「レガシー IP を含むデザインの Vivado Design Suite への移行」を参照してください。

• ソースファイル :回路図 (SCH) および Architecture Wizard (XAW) のソースファイルを除き、既存の ISE DesignSuite プロジェクトからのソースファイルはすべて Vivado Design Suite の新規プロジェクトに追加できます。たとえば、 CORE Generator™ ツールのプロジェクトファイル (.xco) およびネットリストファイル (.ngc) はデザインソースとして追加できます。

• 制約 : デザインまたは IP に使用されているユーザー制約ファイル (UCF) を Vivado Design Suite で使用するにはザイリンクスデザイン制約 (XDC) フォーマットに変換する必要があります。 UCF から XDC への移行については、このガイドの第 3 章「UCF 制約の XDC への移行」を参照してください。



ISE Design Suite コマンドスクリプトのマッピング

注意 : 作業中の ISE Design Suite プロジェクトを途中で ISE Design Suite から Vivado Design Suite に移行しないでください。デザイン制約およびスクリプトはこの 2 つの環境間で互換性がありません。

ISE Design Suite コマンドスクリプトのマッピングこのセクションでは、プロジェクトを使用しない Vivado Design Suite デザインフローモードのみを説明します。Vivado ツールで Tcl スクリプトを使用するユーザーを対象にしています。

FPGA デザインをインプリメントするための ISE Design Suite スクリプトを移行するには、 Tcl スクリプトを使用することができます。 ISE Design Suite と同様、 Vivado Design Suite のコンパイルフローでは、デザインが変換された後、変換されたデザインがデバイス用エレメントにマップされ、最適化され、配置配線され、 BIT ファイルが生成されてプログラムされます。

表 2-1 は、 2 つのデザインフローの主な違いを示しています。

9 ページ目の表 2-2 は、 ISE Design Suite のコマンドとそれに対応する Vivado Design Suite の Tcl コマンドを示します。Tcl コマンドは、次のいずれかの方法で実行できます。

• Vivado IDE の Tcl コンソール

• Tcl プロンプト (vivado -mode tcl)

• バッチスクリプト (vivado -mode batch -source my.tcl)

表 2-1 : ISE Design Suite デザインフロー vs Vivado Design Suite デザインフロー

ISE Design Suite Vivado Design Suite

別々のコマンドラインアプリケーションシェルの Tcl コマンド

XCF/NCF/UCF/PCF 制約 XDC タイミングおよび物理制約

デザイン制約 (タイミングまたは物理制約) はフローの初期段階でのみ適用

制約 (タイミングまたは物理) は、フローのどの段階でも適用、変更、削除可能

複数のデータベースファイル (NGC、NGD、NCD)が必要

単一のデザインデータベース (拡張子 .dcp のチェックポイント ) はフローのどの段階でもオンデマンドで書き出し可能

アプリケーションによるレポート生成レポートはフローのどの段階でも、可能であればオンデマンドで生成可能




ISE と Vivado Design Suite で使用されるアルゴリズムは異なるため、2 つのツールのフロー間で 1:1 のマッピングが常に可能なわけではありません。表 2-3 は、 2 つのインプリメンテーションフロー間でよく使用されるオプションのマッピングについて示しています。

表 2-2 : ISE Design Suite コマンドと Vivado Design Suite の Tcl コマンド

ISE Design Suite コマンド Vivado Design Suite の Tcl コマンド

xst read_verilogread_vhdlread_xdcsynth_design

注記 : この順番でコマンドを実行する必要があります。

ngdbuild read_edifread_xdclink_design

注記 : これらのコマンドは、サードパーティ合成ツールからインポートする場合にのみ必要です。synth_design を使用する場合は、この手順は必要ありません。

map opt_design

power_opt_design (オプション)place_design

phys_opt_design (オプション)

par route_design

trce report_timingreport_timing_summary

xpwr read_saifreport_power

drc report_drc

netgen write_verilogwrite_vhdlwrite_sdf

bitgen write_bitstream

表 2-3 : ISE から Vivado インプリメンテーションフローへのマッピング

ISE Vivado

ngdbuild -p partname link_design -part

ngdbuild -a (パッドを挿入) synth_design -no_iobuf (バッファーを挿入しない)

ngdbuild -u (未展開のブロックを許可) デフォルトでイネーブル、クリティカル警告メッセージを表示

ngdbuild -quiet link_design -quiet

map -detail opt_design -verbose

map -lc auto place_design で自動的に実行




Tcl コマンド情報の入手

デザインインプリメンテーションおよび解析に使用するその他の Tcl コマンドの詳細は、『Vivado Design Suite Tcl コマンドリファレンスガイド』 (UG835) を参照してください。 Tcl コマンドプロンプトでヘルプを表示するには、次を入力します。

• help <command>

• <command> -help

Tcl コマンドのカテゴリに関するヘルプを表示するには、次を入力します。

• help (カテゴリがリストされる)

• help -category <category>

注記 : 対話型ヘルプにはオートコンプリート機能があり、 end や EndGroup などの大文字/小文字は区別されません。コマンドやカテゴリのヘルプを表示する場合は、すべて小文字で入力してオートコンプリート機能を使用すると（「endgroup」とタイプする代わりに「end」 )、時間の節約になります。

コマンドラインの例

次は、 run.cmd ファイルに入力できる典型的な ISE Design Suite コマンドライン run の例です。 run.tcl ファイルに入力できる Vivado Design Suite の Tcl コマンドを使用した同じ run もその後に示しています。

map -logic_opt opt_design、 phys_opt_design

map -mt place_design は Linux の場合 4 つ、Windows の場合 2 つのコアを使用して mt を自動的に実行)

map -ntd place_design -non_timing_driven

map -ol place_design -effort_level

map -power power_opt_design

map -u link_design -mode out_of_context、 opt_design -retarget (制約伝搬を飛ばして削除)

par -pl place_design -effort_level

par -rl route_design -effort_level

par -mt route_design は Linux の場合 4 つ、 Windows の場合 2 つのコアを使用して mt を自動的に実行

par -k (既存の配置配線を維持) route_design のデフォルトビヘイビア

par -nopad report_io (パッドレポートを生成)

par -ntd route_design -no_timing_driven

表 2-3 : ISE から Vivado インプリメンテーションフローへのマッピング (続き)

ISE Vivado




例 1 : ISE Design Suite コマンドを Vivado Design Suite の Tcl コマンドへマッピング

ISE Design Suite コマンドライン

xst -ifn design_top.xst

#-ifn (input file name with project settings and options)ngdbuild -sd ..-dd .-p xc7v585tffg1157-2 -uc design_top.ucf design_top.ngd

#-sd (search directory), -dd (destination directory), -p (part), -uc (UCF#file)map -xe c -w -pr b -ol high -t 2 design_top_map.ncd design_top.pcf#-xe c (extra effort), -w (overwrite existing file), -pr b (push registers#into IOBs), -ol (overall effort), -t (placer cost table)par -xe c -w -ol high -t 2 design_top_map.ncd design_top.ncd#-xe c (extra effort), -w (overwrite existing file), -ol (overall effort), -t#(placer cost table)trce -u -e 10 design_top.ncd design_top.pcf#-u (report uncovered paths), -e (generate error report)bitgen –w design_top.ncd design_top.pcf

同等の Vivado Design Suite の Tcl コマンド

set design_name design_top

#read inputs

read_verilog { $design_name.v source2.v source3.v }

read_vhdl -lib mylib { libsource1.vhdl libsource2.vhdl }

read_xdc $design_name.xdc

#run flow and save the database

synth_design -top $design_name -part xc7v585tffg1157-21

write_checkpoint -force ${design_name}_post_synth.dcp

opt_design

place_design

write_checkpoint -force ${design_name}_post_place.dcp

report_utilization –file post_place_util.txt

route_design

#Reports are not generated by default

report_timing_summary –file post_route_timing.txt

#Save the database after post route

write_checkpoint -force ${design_name}_post_route.dcp

#Check for DRC

report_drc -file post_route_drc.txt

# Write Bitstream

write_bitstream -force ${design_name}.bit

例 2 : サードパーティ合成用の Vivado Design Suite Tcl コマンド (EDIF で開始)

set design_name design_top



makefile のマッピング

#read inputs

read_edif { source1.edf source2.edf $design_name.edf }

read_xdc $design_name.xdc

link_design –part xc7v585tffg1157-2 –top $design_name


report_timing_summary –file post_synth_timing_summ.txt

opt_design

place_design

write_checkpoint -force ${design_name}_post_place.dcp

report_utilization –file post_place_util.txt

route_design


report_timing_summary –file post_route_timing.txt _summ.txt

#Save the database after post route

write_checkpoint -force ${design_name}_post_route.dcp

#Check for DRC

report_drc -file post_route_drc.txt

# Write Bitstream

write_bitstream -force ${design_name}.bit

makefile のマッピングmakefile は、 make コマンドによって参照されるテキストファイルで、 make コマンドのコンパイル方法やプログラムのリンク方法を制御します。 makefile には、アクションの実行タイミングを指定するルールや、ソースレベルおよびビルド順序といった情報が含まれます。コンパイルコマンドのシーケンスを決定するため、 makefile で依存ファイルのタイムスタンプがチェックされます。 makefile の記述例は次のとおりです。

例 : ISE Design Suite の makefile を Vivado Design Suite の makefile へマッピング

ISE Design Suite で使用する makefile のサンプル

DESIGN = test

DEVICE = xc7v585tffg1157-2

UCF_FILE = ../Src/${DESIGN}.ucf

EDIF_FILE = ../Src/${DESIGN}.edf

# Make all runs to place & route

all : place_n_route

# bitstream :Creates device bitstream

bitstream :./${DESIGN}.bit




# place_n_route:Stops after place and route for analysis prior to bitstream generation

place_n_route :${DESIGN}.ncd

# translate:Stops after full design elaboration for analysis and floorplanning prior to place and route step

translate :${DESIGN}.ngd

# Following executes the ISE run

${DESIGN}.bit :${DESIGN}.ncd

bitgen -f ${DESIGN}.ut ${DESIGN}.ncd

${DESIGN}.ncd :${DESIGN}_map.ncd

par -w -ol high ${DESIGN}_map.ncd ${DESIGN}.ncd ${DESIGN}.pcf

${DESIGN}_map.ncd :${DESIGN}.ngd

map -w -ol high -o ${DESIGN}_map.ncd ${DESIGN}.ngd ${DESIGN}.pcf

${DESIGN}.ngd :${EDIF_FILE} ${UCF_FILE}

ngdbuild -uc ${UCF_FILE} -p ${DEVICE} ${EDIF_FILE} ${DESIGN}.ngd

# Clean up all the files from the Vivado run

clean :

rm -rf *.ncd *.ngd *.bit *.mrp *.map *.par *.bld *.pcf *.xml *.bgn *.html \

*.lst *.ngo *.xrpt *.unroutes *.xpi *.txt *.pad *.csv *.ngm xlnx_auto* \

_xmsgs *.ptwx

# Tar and compress all the files

tar :

tar -zcvf ${DESIGN}.tar.gz *.ncd *.ngd *.mrp *.map *.par *.bld *.pcf *.bgn \

Makefile

Vivado Design Suite で使用する同等の makefile

DESIGN = test

DEVICE = xc7v585tffg1157-2

XDC_FILE = ../Src/${DESIGN}.xdc

EDIF_FILE = ../Src/${DESIGN}.edf

# Make all runs to place & route

all : place_n_route




# bitstream :Creates device bitstream

bitstream :./${DESIGN}.bit

# place_n_route:Stops after place and route for analysis prior to bitstream generation

place_n_route :./${DESIGN}_route.dcp

# translate:Stops after full design elaboration and initial optimization for analysis and floorplanning prior to place and route step

translate :./${DESIGN}_opt.dcp

# Following calls Tcl files for each desired portion of the Vivado run

# Design checkpoint files and bit file used for dependency management

./${DESIGN}.bit :./run_vivado_place_n_route.tcl ./${DESIGN}_route.dcp

vivado -mode batch -source run_vivado_bitstream.tcl -tclargs ${DESIGN}

./${DESIGN}_route.dcp :./run_vivado_place_n_route.tcl ./${DESIGN}_opt.dcp

vivado -mode batch -source run_vivado_place_n_route.tcl -tclargs \

${DESIGN}

./${DESIGN}_opt.dcp :./run_vivado_opt.tcl ${EDIF_FILE} ${XDC_FILE}

vivado -mode batch -source run_vivado_opt.tcl -tclargs ${DESIGN} ${DEVICE} ${EDIF_FILE} ${XDC_FILE}

# Clean up all the files from the Vivado run

clean :

rm -f *.jou *.log *.rpt *.dcp *.bit *.xml *.html

# Tar and compress all the files

tar :

tar -zcvf ${DESIGN}.tar.gz *.jou *.log *.rpt *.dcp *.tcl Makefile

Vivado makefile に関連した Tcl ファイル

run_vivado_opt.tcl

# Gathering TCL Args

set DESIGN [lindex $argv 0]

set DEVICE [lindex $argv 1]

set EDIF_FILE [lindex $argv 2]

set XDC_FILE [lindex $argv 3]

# Reading EDIF/NGC file

read_edif ../Src/${DESIGN}.edf




# Linking Design

link_design -part ${DEVICE} -edif_top_file ../Src/${DESIGN}.edf

# Running Logic Optimization

opt_design

# Adding Constraints

read_xdc ${XDC_FILE}

# Saving Run

write_checkpoint -force ./${DESIGN}_opt.dcp

# Creating opt reports

report_utilization -file ${DESIGN}_utilization_opt.rpt

report_timing_summary -max_paths 10 -nworst 1 -input_pins -

report_io -file ${DESIGN}_io_opt.rpt

report_clock_interaction -file ${DESIGN}_clock_interaction_opt.rpt

exit

run_vivado_place_n_route.tcl

# Gathering TCL Arg


read_checkpoint ./${DESIGN}_opt.dcp

# Placing Design

place_design

write_checkpoint -force ./${DESIGN}_place.dcp

# Routing Design

route_design

# Saving Run

write_checkpoint -force ./${DESIGN}_route.dcp

# Creating route reports

report_timing_summary -max_paths 10 -nworst 1 -input_pins -

report_drc -file ${DESIGN}_drc_route.rpt

exit

run_vivado_bitstream.tcl

# Gathering TCL Arg



メッセージの違いについて


read_checkpoint ./${DESIGN}_route.dcp

# Create bitstream

write_bitstream -force ${DESIGN}.bit

exit

注記 : このフローは終了し、 makefile で定義された処理が Vivado で再開されます。このフローは make 構造からの実行を制御しやすくはなりますが、ソフトウェアを一度終了して再起動し、定義された処理ごとにデザインが読み込み直されるため、実行時間の点では効率的ではありません。 makefile による制御よりランタイムを重視する場合は、ステップから次のステップへ移動するときにもデザインをメモリに読み込み直す必要がないので実行全体を Tcl で構築したほうがよいでしょう。

メッセージの違いについてVivado Design Suite では、 ISE Design Suite の情報、警告、エラーメッセージと同じコンセプトが使用され、それぞれに ID 番号が付いています (例 : ngdbuild:604)。アプリケーションにも HDL-189 などの ID 番号が付いたメッセージが表示されます。 Vivado Design Suite には、ステータスとクリティカル警告の 2 つの新しいタイプのメッセージが含まれます。

• ステータスは実行中のツールプロセスについての情報を表示します。

• Vivado Design Suite のクリティカル警告は ISE Design Suite のエラーと同じですが、Vivado デザインプロセスが中断しない点が異なります。デザインのクリティカル警告はビットストリーム生成 (write_bitstream) 段階でエラーになり、デザインプロセスを停止します。

推奨 : デザインを続ける前にクリティカル警告を解決するようにしてください。

表 2-4 は、 Vivado Design Suite のメッセージタイプ 5 つを示しており、ユーザーが対応する必要があるのかどうか、およびメッセージの目的について示しています。

表 2-4 : Vivado Design Suite のメッセージタイプ

タイプ処置目的

STATUS 必要なし一般的なプロセスのステータスおよびデザインプロセスに関するユーザーへのフィードバックを示します。

重要度やメッセージ ID タグが含まれていないことを除き、 STATUSメッセージは INFO メッセージと同じです。

INFO 必要なしプロセスの一般的なステータスおよびデザインプロセスに関するユーザーへのフィードバックを示します。 INFO メッセージは、 STATUS メッセージと同じですが、フィルター処理や検索のための重要度やメッセージ ID タグが含まれる点が異なります。

WARNING オプション制約または仕様が意図どおりに適用されていないために、最適なデザイン結果が得られない可能性があることを示します。プロセスは完了するまで続行され、有効な結果が生成されます。



レポートの違いについて

レポートの違いについてISE Design Suite では、デザインフローで各アプリケーションが実行されるとレポートが自動的に生成されます。たとえば次の拡張子のレポートが含まれます。

• xst の場合は .syr

• ngdbuild の場合は .bld

• map の場合は .mrp

• par の場合は .par

• trce の場合は .twr

• xpwr の場合は .pwr

Vivado Design Suite では、どのデザイン段階でもレポートを生成できます。オンデマンドでレポートを作成する利点は次のとおりです。

• より優れたランタイム : 随時レポートを作成することでランタイムをより管理しやすくなります。

• レポートの多さ :デザインフローのどの段階ででもレポートを生成し、さらに多くのレポートを表示させることができます。たとえば、合成後、最適化後、配線後にデザインのリソース使用率レポートを生成して、最新情報を確認することができます。

Vivado IDE を使用したプロジェクトモードを使用する場合は、決まった数のレポートが生成され、 [Reports] ビューに表示されます。

Tcl コマンドまたはスクリプトを使用した非プロジェクトモードを使用する場合、Tcl レポートコマンドを追加して、指定した段階のレポートが生成されるようにします。

特定の report_* コマンドを使用すると、使用率、タイミング、 DRC 結果などのさまざまなタイプの情報をレポートできます。デフォルトでは、レポートはツールのログウィンドウと vivado.log ファイルに出力されますが、ファイルに出力することも可能です。レポートのリストとその説明は、 Tcl コマンドプロンプトで「help -categoryreport」と入力すると表示されます。

表 2-5 は、 ISE Design Suite のレポート情報に対応する Vivado Design Suite のレポートコマンドを示しています。

CRITICAL WARNING 推奨ハードウェアが正しく動作しない可能性があり、後のフローでERROR になる可能性があることを示します。プロセスは ERROR が発生するまで続行されます。

ERROR 必要ありデザイン結果が使用できなくなる問題があることを示し、エラーに対処しない限り回避できません。プロセスは、ここから先に進められません。

表 2-5 : ISE Design Suite のレポートと Vivado Design Suite のレポート

ISE Design Suite の情報 (レポート ) Vivado Design Suite コマンド

使用率情報 (.syr、 .mrp、 .par) report_utilization、 report_clock_utilization

I/O 情報 (.pad) report_io

タイミング情報 (.par、 .twr) report_timing、 report_timing_summary

消費電力情報 (.pwr) report_power

表 2-4 : Vivado Design Suite のメッセージタイプ (続き)

タイプ処置目的



ログファイルの違いについて

ログファイルの違いについて ISE Design Suite ツールでは、個々のコマンドログファイルにステータスおよび出力情報が生成されます。たとえば、出力ステータスとマップ実行の進捗状況は .map ファイルに、 PAR (配置配線) の出力は .par に保存されます。

Vivado Design Suite では、すべてのツールコマンドおよび出力を記録したログファイルが 1 つ使用されます。このファイルの名前はデフォルトで vivado.log ですが、vivado –log オプションを使用すると変更できます。VivadoDesign Suite のログファイルにはフェーズごとにフローの進捗状況が表示されます。各フェーズには、名前と数、1 行のパフォーマンスサマリが含まれます。次に例を示します。

report_timing:Time (s): cpu = 00:03:57 ; elapsed = 00:03:55 .Memory (MB): peak = 6526.066 ; gain = 64.125

説明 :

° cpu : すべてのプロセッサのランタイム合計

° elapsed : プロセスを実行するのに実際に使用した時間

° peak : その特定のデザイン段階までの最大メモリ使用量

° gain : 特定のデザイン段階までのピークメモリ使用量に追加されるメモリ使用量。たとえば、上記の例では、 report_timing によりピークメモリ使用量に 64.125 MB 追加されています。



第 3 章

UCF 制約の XDC への移行

概要Vivado™ Integrated Design Environment (IDE) では、ISE® Design Suite で使用されていたユーザー制約ファイル (UCF) の制約はサポートされません。 UCF 制約を含む場合は、ザイリンクスデザイン制約 (XCF) 形式に変換する必要があります。

• XDC 制約の詳細については、『Vivado Design Suite ユーザーガイド : 制約の使用』 (UG903) [参照 3] を参照してください。

• UCF 制約の詳細は、『制約ガイド』 (UG625)[参照 4] を参照してください。

• タイミングの詳細については、次を参照してください。

° 『Vivado Design Suite チュートリアル : デザイン解析およびクロージャテクニック』 (UG938) [参照 9]

° 『Vivado Design Suite ユーザーガイド : デザイン解析およびクロージャーテクニック』 (UG906) [参照 8]

UCF と同様に、 XDC は次のものから構成されています。

• タイミング制約。 XDC タイミング制約は Synopsys デザイン制約 (SDC) を基本にしています。

• 物理制約

重要 : この方法は、 I/O などの物理制約の変換に向いています。タイミング制約は、最初から作成し直すことをお勧めします。

XDC と UCF 制約の違いXDC 制約と UCF 制約の基本的な違いは、次のとおりです。

• XDC はシーケンシャル言語で、明確な優先順位ルールがあります。

• UCF は通常ネットに適用されますが、 XDC は通常ピン、ポート、およびセルオブジェクトに適用されます。

• UCF の PERIOD 制約と XDC の create_clock コマンドは常に同じではないので、タイミング結果が異なることもあります。

• デフォルトの UCF では、非同期クロックグループ間のタイミングが考慮されませんが、 XDC ではすべてのクロックが set_clock_groups 制約の付いていない限り、関連しているとされ、タイミングが考慮されます。

• XDC では、同じオブジェクトに複数のクロックを存在させることが可能です。



UCF から XDC へのマッピング

UCF から XDC へのマッピング表 3-1 は、 UCF 制約と同等の XDC コマンドを示しています。

制約の順序デザインで XDC ファイルを 1 つまたは複数使用する場合のどちらでも、制約は次の順序で指定してください。

## タイミングアサートのセクション# プライマリクロック# 仮想クロック# 生成されたクロック# クロックグループ# 入力および出力遅延制約

## タイミング例外のセクション (優先度で分類)# フォルスパス# 最大遅延/最小遅延# マルチサイクルパス# ケース解析# ディスエーブルタミング

## 物理制約のセクション# ファイルの任意位置にあるもの (できればタイミング制約の前後にあるもの)。# または別の XDC ファイルに保存されているもの

PlanAhead ツールで UCF を XDC に変換PlanAhead™ ツールで、 UCF 制約を含む ISE Design Suite または PlanAhead プロジェクトを開くと、 UCF 制約を XDCへ変換することができます。デザインをデータベースに読み込む際に、 write_xdc コマンドを入力すると、 UCF 制約の大部分を変換できます。この出力ファイルは手動で検証する必要があります。すべてのデザイン制約が正しいことを確認するには、一部の制約を手動で XDC に変換する必要もあります。

表 3-1 : UCF 制約と同等の XDC コマンド

UCF SDC

TIMESPEC PERIOD create_clock create_generated_clock

OFFSET = IN <x> BEFORE <clk> set_input_delay

OFFSET = OUT <x> BEFORE <clk> set_output_delay

FROM:TO “TS_”*2 set_multicycle_path

FROM:TO set_max_delay

TIG set_false_path

NET “clk_p” LOC = AD12 set_property LOC AD12 [get_ports clk_p]

NET “clk_p” IOSTANDARD = LVDS set_property IOSTANDARD LVDS [get_ports clk_p]



TimeGROUP

Tcl コマンドの write_xdc を使用する場合は、合成済みのネットリストが開いていて、 UCF ファイルが読み込まれている必要があります。 PlanAhead ツールで次の操作を行います。

1. UCF 制約を含むプロジェクトを開きます。

2. [Open Synthesized Design] をクリックします。

3. Tcl コンソールに次を入力します。

write_xdc filename.xdc

write_xdc コマンドは、ファイルコンバーターではありません。デザインに適用することができた制約を XDC ファイルとして記述するコマンドです。出力される XDC ファイルには次のものが含まれています。

• 変換された各 UCF 制約のUCF ファイル名および行番号を含むコメント

• 変換が行われなかったものに対するコメント

重要 : 制約が変換できなかったことを示すクリティカル警告メッセージに注意してください。

この変換は XDC ベースの制約へ移行する際の起点として使用することを目的としています。

推奨 : UCF と XDC の根本的な違いのため自動化では最適な結果を得ることはできないので、この変換プロセスを使用せずに XDC タイミング制約を作成することを推奨します。

• UCF ファイルの変換に PlanAhead を使用するのが、物理制約および基本的なタイミング制約の変換には最適です。通常、単純クロック定義および I/O 遅延のタイミング制約はうまく変換できますが、

重要 : タイミング例外は手動で変換することを推奨します。多くは変換されず、また変換されたとしても最適ではない結果となる可能性があります。

• Vivado IDE (XDC/SDC) と ISE Design Suite (UCF) のタイミング制約には根本的な違いがあるので、直接変換することは不可能です。このため、 UCF 制約を確認し直して、 XDC を使用して新しいアプローチ方法を使用した方がいい場合があります。

• 変換はエラボレート済み RTL デザインで実行できますが、典型的な UCF で参照されるオブジェクトの多くはこの段階では存在しないので、データベースには適用されません。

• データベースに適用された制約のみが XDC として出力されます。このため、通常は単純クロックおよび I/O 遅延のみをエラボレートされた RTL デザインから変換できます。

TimeGROUP INST/TNM および TIMESPEC と同じ効果を得るため、タイミング例外を使ってTcl 変数を使用することができます。次はその例です。

UCF の例 :

INST "DUT/BLOCK_A/data_reg[*]” TNM = "from_data_reg_0"; INST "DUT/BLOCK_A/addr_reg[*]” TNM = "from_data_reg_0"; INST "DUT/BLOCK_B/data_sync[*]” TNM = "to_data_reg_0"; INST "DUT/BLOCK_B/addr_sync[*]” TNM = "to_data_reg_0"; TIMESPEC "TS_MCP" = FROM "from_data_reg_0" TO "to_data_reg_0" TS_FSCLK * 3;

Tcl を使用した場合 :

set from_data_reg_0 [get_cells {DUT/BLOCK_A/data_reg[*] DUT/BLOCK_A/addr_reg[*]}];



タイミング制約

set to_data_reg_0 [get_cells {DUT/BLOCK_B/data_sync[*] DUT/BLOCK_B/addr_sync[*]}]; set_multicycle_path -setup 3 -from $from_data_reg_0 -to $to_data_reg_0; set_multicycle_path -hold 2 -from $from_data_reg_0 -to $to_data_reg_0;

タイミング制約Vivado Design Suite で XDC タイミング制約として変換することができる ISE Design Suite のタイミング制約を説明します。各制約に対して UCF の記述例、同等の XDC の記述例を示します。

ポートなどデザインの境界に直接接続されていないネットにクロックを作成するとき、 UCF と XDC は異なります。XDC では、ネットのプライマリクロックを create_clock を使用して定義した場合、ソースポイントはネットの駆動ピンになります。

この起点よりも前のクロック挿入遅延は無視されます。このため、ほかの関連クロックとこのクロックのタイミングを処理するときにスキューが正確にはならないので、問題になる可能性があります。 create_clock は、クロックツリーの元 (たとえば、入力ポートまたは GT クロック出力ピン) で使用する必要があります。デザインの真ん中では使用しないでください。デザインの途中には生成されたクロックのみを作成します。

クロック制約

周期UCF の例 NET "clka" TNM_NET = "clka";

TIMESPEC "TS_clka" = PERIOD "clka" 13.330 ns HIGH 50.00%;

XDC の例 create_clock -name clka -period 13.330 -waveform {0 6.665}[get_ports clka]

デューティサイクルが 50% 以外の場合の PERIOD 制約UCF の例 NET "clka" TNM_NET = "clka";

TIMESPEC "TS_clka" = PERIOD "clka" 13.330 ns HIGH 40.00%;

XDC の例 create_clock -name clka -period 13.330 -waveform {0 5.332} [get_portsclka]

生成されたクロックの制約UCF の例 NET "gen_clk" TNM_NET = "gen_clk";

TIMESPEC "TS_gen_clk" = PERIOD "gen_clk" "TS_clka" * 0.500 HIGH 50.00%;

XDC の例 create_generated_clock -source [get_ports clka] -name gen_clk-multiply_by 2 [get_ports gen_clk]

LOW キーワードを含む PERIOD 制約UCF の例 NET "clka" TNM_NET = "clka";

TIMESPEC "TS_clka" = PERIOD "clka" 13.330 ns LOW 50.00%;

XDC の例 create_clock -name clka -period 13.330 -waveform {6.665 13.330}[get_ports clka]




OFFSET IN

ネットの PERIOD 制約UCF の例 NET "clk_bufg" PERIOD = 10 ns;

XDC の例 create_clock -name clk_bufg -period 10 -waveform {0 5} [get_pins clk_bufg/O}

注記 : クロックを bufg/O に定義する特別の理由がない場合は、アップストリームの最上位ポートで定義してください。

BEFOREUCF の例 OFFSET = IN 8 BEFORE clka;

XDC の例 set_input_delay -clock clka 2 [all_inputs]

注記 : この例では、クロック周期は 10ns であると想定しています。

AFTERUCF の例 OOFFSET = IN 2 AFTER clka;



BEFORE (入力ポートネットの前)UCF の例 NET enable OFFSET = IN 8 BEFORE clka;

XDC の例 set_input_delay 2 [get_ports enable]


BEFORE (入力ポートバスの前)UCF の例 INST "processor_data_bus[*]" TNM = "processor_bus";

TIMEGRP "processor_bus" OFFSET = IN 8ns BEFORE "clka";

XDC の例 set_input_delay 2 [get_ports {processor_data_bus[*]}]

注記 : オフセットはポートのみに適用されます。

TIMEGROUP へUCF の例 INST "input_ffs[*]" TNM = "input_ffs";

OFFSET = IN 8ns BEFORE "clka" TIMEGRP "input_ffs";

XDC の例手動変換が必要です。詳細は、 TimeGROUP, page 21を参照してください。

FALLING/RISING (立ち下がり /立ち上がりエッジ)UCF の例 OFFSET = IN 8ns BEFORE "clka" FALLING;



LOW/HIGH キーワード

UCF の例 OFFSET = IN 8ns BEFORE "clka" HIGH;




OFFSET OUT

.

XDC の例手動変換が必要です。

注記 : HIGH/LOW キーワードは、 RISING/FALLING の以前のキーワードです。RISING/FALLING を使用することが推奨されます。

VALID キーワード

UCF の例 OFFSET = IN 1ns VALID 2ns BEFORE clka;

XDC の例 set_input_delay -clock clka -max 9 [all_inputs] set_input_delay -clock clka -min 1[all_inputs]

注記 : これにより、クロック周期は 10ns であると想定されます。

AFTERUCF の例 OFFSET = OUT 12 AFTER clkc;

XDC の例 set_output_delay -clock clkc 8 [all_outputs]


BEFOREUCF の例 OFFSET = OUT 8 BEFORE clkc;

XDC の例 set_output_delay -clock clkc 8 [all_outputs]


出力ネット

UCF の例 NET out_net OFFSET = OUT 12 AFTER clkc;

XDC の例 set_output_delay 8 [get_port out_net]


出力のグループ

UCF の例 TIMEGRP outputs OFFSET = OUT 12 AFTER clkc;

XDC の例 set_output_delay -clock clkc 8 [get_ports outputs*]


TIMEGROUP から

UCF の例 OFFSET = OUT 1.2 AFTER clk TIMEGRP from_ffs;


FALLING/RISING (立ち下がり /立ち上がりエッジ) キーワード UCF の例 OFFSET = OUT 12 AFTER clkc FALLING;

XDC の例 set_output_delay -clock clkc -clock_fall 8 [all_outputs]

LOW/HIGH キーワード




FROM:TO 制約

通常、 UCF の FROM:TO 制約は XDC のset_max_delay または set_min_delay 制約に変換され、デザインによって -from, -to および -through オプションが付きます。

UCF 制約では同等の XDC 制約が使用されます。ほとんどの UCF 制約はネットを基準としていますが、 XDC 制約はポートおよびピンに対して作成する必要があります。

これらの制約に役立つ XDC コマンドは all_fanout、 get_cells および get_pins などで、 -from、 -to、-through オプションも有益です。

LOW キーワード

UCF の例 OFFSET = OUT 12 AFTER clkc LOW;


注記 : HIGH/LOW キーワードは、 RISING/FALLING の以前のキーワードです。RISING/FALLING を使用することが推奨されます。

REFERENCE_PIN UCF の例 TIMEGRP mac_ddr_out;

OFFSET = OUT AFTER clk REFERENCE_PIN clk_out RISING;


注記 : REFERENCE_PIN を使用すると、 TRACE でバススキューレポートが出力されますが、 Vivado Design Suite ではこの機能はサポートされていません。

エリアグループへのタイミンググループの割り当てUCF の例 TIMEGRP clock_grp = AREA_GROUP clock_ag;

XDC の例 Vivado Design Suite では、 XDC のこの制約はサポートされません。

例外UCF の例 TIMEGRP my_group = FFS EXCEPT your_group;


グループ間UCF の例 TIMESPEC TS_TIG = FROM reset_ff TO FFS TIG;

XDC の例手動変換が必要です。目的のパスを含む set_false_path を作成します。

ネットで指定UCF の例 NET reset TIG;

XDC の例 set_false_path -through [get_nets reset]

プライマリリセットポートを検索し使用する方法の方が適切です。set_false_path -from [get_ports reset_port]

インスタンスで指定UCF の例 INST reset TIG;




XDC の例 set_false_path -from [get_cells reset]

set_false_path -through [get_cells reset]

set_false_path -to [get_cells reset]

ピンで指定UCF の例 PIN ff.d TIG;

XDC の例 set_false_path -to [get_pins ff/d]

set_false_path -from [get_pins ff/q]

set_false_path -through [get_pins lut/i0]

特定のタイミング制約UCF の例 NET reset TIG = TS_fast TS_even_faster;


注記 : 制約特定の TIG では、ネットを介するタイミングがディスエーブルになりますが、参照される 2 つの制約の解析でのみです。

MAXSKEWUCF の例 NET local_clock MAXSKEW = 2ns;


MAXDELAYUCF の例 NET local_clock MAXDELAY = 2ns;


インスタンスで指定



物理制約

物理制約Vivado Design Suite で XDC 制約に変換できる ISE Design Suite の物理制約を説明します。各制約に対し次の点が説明されています。

• ターゲットオブジェクトタイプ

• 制約値タイプ

• UCF の例

• 同等の XDC の例

配置制約

AREA_GROUP RANGE

AREA_GROUP適用箇所セル

制約値文字列

UCF の例 INST bmg0 AREA_GROUP = AG1;

XDC の例 create_pblock ag1; add_cells_to_pblock [get_pblocks ag1] [get_cells [list bmg0]]

SLICE適用箇所エリアグループおよび Pblock

制約値 SLICE_XnYn[:SLICE_XnYn]

UCF の例 AREA_GROUP AG1 RANGE = SLICE_X0Y44:SLICE_X27Y20;

XDC の例 resize_pblock [get_pblocks ag1] -add {SLICE_X0Y44:SLICE_X27Y20}

RAMB18適用箇所エリアグループおよび Pblock

制約値 RAMB18_XnYn:RAMB18_XnYn

UCF の例 AREA_GROUP AG1 RANGE = RAMB18_X0Y86:RAMB18_X3Y95;

XDC の例 resize_pblock [get_pblocks ag1] -add {RAMB18_X0Y86:RAMB18_X3Y95}

RAMB36適用箇所エリアグループおよび Pblock

制約値 RAMB36_XnYn:RAMB36_XnYn

UCF の例 AREA_GROUP AG1 RANGE = RAMB36_X0Y11:RAMB36_X3Y18;

XDC の例 resize_pblock [get_pblocks ag1] -add {RAMB36_X0Y11:RAMB36_X3Y18}



物理制約

CLOCKREGION (1)適用箇所エリアグループおよび Pblock

制約値 CLOCKREGION_XnYn

UCF の例 area_group ag1 range = CLOCKREGION_X0Y0;

XDC の例 resize_pblock [get_pblocks ag1] -add {CLOCKREGION_X0Y0:CLOCKREGION_X0Y0}

CLOCKREGION (2) 適用箇所エリアグループおよび Pblock

制約値 CLOCKREGION_XnYn[:CLOCKREGION_XnYn]

UCF の例 area_group ag1 range = CLOCKREGION_X0Y0:CLOCKREGION_X1Y0;

XDC の例 resize_pblock [get_pblocks ag1] -add {CLOCKREGION_X0Y0:CLOCKREGION_X0Y0}

CLOCKREGION (3)適用箇所エリアグループおよび Pblock

制約値 CLOCKREGION_XnYn,CLOCKREGION_XnYn, ...

UCF の例 area_group ag1 range = CLOCKREGION_X0Y0, CLOCKREGION_X1Y0;

XDC の例 resize_pblock [get_pblocks ag1] -add {CLOCKREGION_X0Y0:CLOCKREGION_X0Y0CLOCKREGION_X1Y0:CLOCKREGION_X1Y0}



物理制約

DSP48適用箇所エリアグループおよび Pblock

制約値 DSP48_XnYn:DSP48_XnYn

UCF の例 AREA_GROUP D1 RANGE = DSP48_X2Y0:DSP48_X2Y9;

XDC の例 resize_pblock [get_pblocks D1] -add {DSP48_X2Y0:DSP48_X2Y9}

BUFGCTRL適用箇所エリアグループおよび Pblock

制約値 BUFGCTRL_XnYn:BUFGCTRL_XnYn

UCF の例 AREA_GROUP ag1 range = BUFGCTRL_X0Y24:BUFGCTRL_X0Y31;

XDC の例 resize_pblock [get_pblocks ag1] -add{BUFGCTRL_X0Y24:BUFGCTRL_X0Y31}

BUFHCE適用箇所エリアグループおよび Pblock

制約値 BUFHCE_XnYn:BUFHCE_XnYn

UCF の例 AREA_GROUP ag1 range = BUFHCE_X0Y72:BUFHCE_X1Y77;

XDC の例 resize_pblock [get_pblocks ag1] -add {BUFHCE_X0Y72:BUFHCE_X1Y77}

BUFR適用箇所エリアグループおよび Pblock

制約値 BUFR_XnYn:BUFR_XnYn

UCF の例 AREA_GROUP ag1 range = BUFR_X0Y20:BUFR_X1Y23;

XDC の例 resize_pblock [get_pblocks ag1] -add {BUFR_X0Y0:BUFR_X1Y2}

BUFIO適用箇所エリアグループおよび Pblock

制約値 BUFIO_XnYn:BUFIO_XnYn

UCF の例 AREA_GROUP ag1 range = BUFIO_X0Y8:BUFIO_X0Y11;

XDC の例 resize_pblock [get_pblocks ag1] -add {BUFIO_X0Y8:BUFIO_X0Y11}

IOB の範囲

適用箇所エリアグループおよび Pblock

制約値 IOB_XnYn:IOB_XnYn

UCF の例 AREA_GROUP ag1 range = IOB_X0Y341:IOB_X1Y349;

XDC の例 resize_pblock [get_pblocks ag1] -add {IOB_X0Y341:IOB_X1Y349}



物理制約

LOC

ヒント : Vivado Design Suite でピンを割り当てるには、セルに使用した LOC ではなく、 PACKAGE_PIN ポートプロパティを使用します。

IN_FIFO適用箇所エリアグループおよび Pblock

制約値 IN_FIFO_XnYn:IN_FIFO_XnYn

UCF の例 AREA_GROUP ag1 range = IN_FIFO_X0Y24:IN_FIFO_X1Y27;

XDC の例 resize_pblock [get_pblocks ag1] -add {IN_FIFO_X0Y24:IN_FIFO_X1Y27}

OUT_FIFO適用箇所エリアグループおよび Pblock

制約値 OUT_FIFO_XnYn:OUT_FIFO_XnYn

UCF の例 AREA_GROUP ag1 range = OUT_FIFO_X0Y24:OUT_FIFO_X1Y27;

XDC の例 resize_pblock [get_pblocks ag1] -add {OUT_FIFO_X0Y24:OUT_FIFO_X1Y27}

ILOGIC適用箇所エリアグループおよび Pblock

制約値 ILOGIC_XnYn:ILOGIC_XnYn

UCF の例 AREA_GROUP ag1 range = ILOGIC_X0Y76:ILOGIC_X0Y79;

XDC の例 resize_pblock [get_pblocks ag1] -add {ILOGIC_X0Y76:ILOGIC_X0Y79}

OLOGIC適用箇所エリアグループおよび Pblock

制約値 OLOGIC_XnYn:OLOGIC_XnYn

UCF の例 AREA_GROUP ag1 range = OLOGIC_X0Y76:OLOGIC_X0Y79;

XDC の例 resize_pblock [get_pblocks ag1] -add {OLOGIC_X0Y76:OLOGIC_X0Y79}

IOB適用箇所ポートネット

制約値 IOB サイト

UCF の例 NET p[0] LOC = H1;

XDC の例 set_property PACKAGE_PIN H1 [get_ports p[0]]

SLICE (1)適用箇所セル

制約値サイト範囲

UCF の例 INST a_reg[*] LOC = SLICE_X25Y*;




物理制約

SLICE (2)適用箇所セル

制約値 SLICE_XnYn

UCF の例 INST a_reg[0] LOC = SLICE_X4Y4;

XDC の例 set_property LOC SLICE_X4Y4 [get_cells a_reg[0]]

RAMB18適用箇所セル

制約値 RAMB18_XnYn

UCF の例 INST ram0 LOC = RAMB18_X0Y5;

XDC の例 set_property LOC RAMB18_X0Y5 [get_cells ram0]

RAMB36適用箇所セル

制約値 RAMB36_XnYn

UCF の例 INST ram0 LOC = RAMB36_X0Y0;

XDC の例 set_property LOC RAMB36_X0Y0 [get_cells ram0]



物理制約

DSP48適用箇所セル

制約値 DSP48_XnYn

UCF の例 INST dsp0 LOC = DSP48_X0Y10;

XDC の例 set_property LOC DSP48_X0Y10 [get_cells dsp0]

BUFGCTRL適用箇所セル

制約値 BUFGCTRL_XnYn

UCF の例 INST cb[0] LOC = BUFGCTRL_X0Y24;

XDC の例 set_property LOC BUFGCTRL_X0Y24 [get_cells cb[0]]

BUFHCE適用箇所セル

制約値 BUFHCE_XnYn

UCF の例 INST cb[0] LOC = BUFHCE_X0Y72;

XDC の例 set_property LOC BUFHCE_X0Y72 [get_cells cb[0]]

BUFR適用箇所セル

制約値 BUFR_XnYn

UCF の例 INST cb[0] LOC = BUFR_X0Y20;

XDC の例 set_property LOC BUFR_X0Y20 [get_cells cb[0]]

BUFIO 適用箇所セル

制約値 BUFIO_XnYn

UCF の例 INST cb[0] LOC = BUFIO_X0Y8;

XDC の例 set_property LOC BUFIO_X0Y8 [get_cells cb[0]]



物理制約

IOB適用箇所セル

制約値 IOB_XnYn

UCF の例 INST ib[0] LOC = IOB_X0Y341;

XDC の例 set_property LOC IOB_X0Y341 [get_cells ib[0]]

IN_FIFO適用箇所セル

制約値 IN_FIFO_XnYn

UCF の例 INST infifo_inst LOC = IN_FIFO_X0Y24;

XDC の例 set_property LOC IN_FIFO_X0Y24 [get_cells infifo_inst]

OUT_FIFO適用箇所セル

制約値 OUT_FIFO_XnYn

UCF の例 INST outfifo_inst LOC = OUT_FIFO_X0Y24;

XDC の例 set_property LOC OUT_FIFO_X0Y24 [get_cells outfifo_inst]

ILOGIC適用箇所セル

制約値 ILOGIC_XnYn

UCF の例 INST ireg LOC = ILOGIC_X0Y76;k

XDC の例 set_property LOC ILOGIC_X0Y76 [get_cells ireg]

OLOGIC適用箇所セル

制約値 OLOGIC_XnYn

UCF の例 INST oreg LOC = OLOGIC_X0Y76

XDC の例 set_property LOC OLOGIC_X0Y76 [get_cells oreg]



物理制約

BEL

IDELAY適用箇所セル

制約値 IDELAY_XnYn

UCF の例 INST idelay0 LOC = IDELAY_X0Y21;

XDC の例 set_property LOC IDELAY_X0Y21 [get_cells idelay0]

IDELAYCTRL適用箇所セル

制約値 IDELAYCTRL_XnYn

UCF の例 INST idelayctrl0 LOC = IDELAYCTRL_X0Y0;

XDC の例 set_property LOC IDELAYCTRL_X0Y0 [get_cells idelayctrl0]

A5LUT、 B5LUT、 C5LUT、 D5LUT適用箇所セル

制約値 A5LUT、 B5LUT、 C5LUT、 D5LUT

UCF の例 INST a0 BEL = A5LUT;

XDC の例 set_property BEL A5LUT [get_cells a0]

A6LUT、 B6LUT、 C6LUT、 D6LUT適用箇所セル

制約値 A6LUT、 B6LUT、 C6LUT、 D6LUT

UCF の例 INST a0 BEL = D6LUT;

XDC の例 set_property BEL D6LUT [get_cells a0]

AFF、 BFF、 CFF、 DFF適用箇所セル

制約値 AFF、 BFF、 CFF、 DFF

UCF の例 INST a_reg[0] BEL = CFF;

XDC の例 set_property BEL CFF [get_cells a_reg[0]]



物理制約

IOB

A5FF、 B5FF、 C5FF、 D5FF適用箇所セル

制約値 A5FF、 B5FF、 C5FF、 D5FF

UCF の例 INST a_reg[0] BEL = B5FF;

XDC の例 set_property BEL B5FF [get_cells a_reg[0]]

F7AMUX、 F7BMUX適用箇所セル

制約値 F7AMUX、 F7BMUX

UCF の例 INST m0 BEL = F7BMUX;

XDC の例 set_property BEL F7BMUX [get_cells m0]

TRUE適用箇所 FF セル

制約値 TRUE

UCF の例 INST a1_reg[*] IOB = TRUE;

XDC の例 set_property IOB TRUE [get_cells b1_reg[*]]

FALSE適用箇所 FF セル

制約値 FALSE

UCF の例 INST b1_reg[*] IOB = FORCE;

XDC の例 set_property IOB TRUE [get_cells a1_reg[*]]

FORCE適用箇所 FF セル

制約値 FORCE

UCF の例 INST q_reg[*] IOB = FALSE;

XDC の例 set_property IOB TRUE [get_cells q_reg[*]]

注記 : Vivado Design Suite では XDC でのこの制約はサポートされていません。 TRUEを使用してください。

H_SET適用箇所セル

制約値ツールで生成される文字列

UCF の例該当なし



物理制約

XDC の例該当なし

注記 : 詳細は、『制約ガイド』 (UG625) の「RLOC」セクションを参照してください。Vivado Design Suite では、 H_SET セルに RPM というプロパティがあります。

U_SET適用箇所セル

制約値文字列

UCF の例 INST u0 U_SET = h0; (usually set in UCF)

XDC の例 Vivado Design Suite では XDC でのこの制約はサポートされていません。 U_SET は属性として HDL コードに記述する必要があります。

詳細は、『制約ガイド』 (UG625) の「RLOC」セクションを参照してください。

RLOC適用箇所セル

制約値 XnYn

UCF の例 INST u0 RLOC = X2Y1;

XDC の例 Vivado Design Suite では XDC でのこの制約はサポートされていません。 RLOC は属性として HDL コードに記述する必要があります。


RLOC_ORIGIN適用箇所セル

制約値 XnYn

UCF の例 INST u0 RLOC_ORIGIN = X144Y255;

XDC の例 Vivado Design Suite では XDC でのこの制約はサポートされていません。 RLOC_ORIGIN は属性として HDL コードに記述する必要があります。


RPM_GRID適用箇所セル

制約値 GRID

UCF の例 INST u0 RPM_GRID = GRID;

XDC の例 Vivado Design Suite では XDC でのこの制約はサポートされていません。 RPM_GRID は属性として HDL コードに記述する必要があります。


USE_RLOC適用箇所セル

制約値 TRUE、 FALSE

UCF の例 INST u0 USE_RLOC = FALSE;


H_SET



物理制約

RLOC_RANGE適用箇所セル

制約値 XnYn:XnYn

UCF の例 INST u0 RLOC_RANGE = X1Y1:X3Y3;

XDC の例 Vivado Design Suite では XDC でのこの制約はサポートされていません。

Pblock を範囲を指定して作成し、 RPM セルを Pblock に追加してください。

BLKNM適用箇所セル

制約値文字列

UCF の例 INST u0 BLKNM = blk0;


HBLKNM適用箇所セル、ネット

制約値文字列

UCF の例 INST u0 HBLKNM = blk0;


XBLKNM適用箇所セル、ネット

制約値文字列

UCF の例 INST u0 XBLKNM = blk0;


BEL PROHIBIT を使用して、関連のないロジックを禁止します。

HLUTNM適用箇所 LUT セル

制約値文字列

UCF の例 UCF では使用できません。 HDL でのみ使用できます。

XDC の例 set_property HLUTNM h0 [get_cells {LUT0 LUT1}]

LUTNM適用箇所 LUT セル

制約値文字列

UCF の例 UCF では使用できません。 HDL でのみ使用できます。

XDC の例 set_property LUTNM h0 [get_cells {LUT0 LUT1}]



物理制約

CLOCK_DEDICATED_ROUTE

USE_LUTNM適用箇所 LUT セル

制約値 TRUE、 FALSE

UCF の例 INST lut0 USE_LUTNM = FALSE;


TRUE(1)適用箇所 [Nets]

制約値 TRUE

UCF の例 net clk0 CLOCK_DEDICATED_ROUTE = TRUE;

XDC の例 set_property CLOCK_DEDICATED_ROUTE TRUE [get_nets clk0]

TRUE(1)適用箇所 [Pins]

制約値 TRUE

UCF の例 PIN clkbuf0.O CLOCK_DEDICATED_ROUTE = TRUE;

XDC の例 set_property CLOCK_DEDICATED_ROUTE TRUE [get_pins clkbuf0/O]

FALSE(1)適用箇所 [Nets]

制約値 FALSE

UCF の例 NET clk0 CLOCK_DEDICATED_ROUTE = FALSE;

XDC の例 set_property CLOCK_DEDICATED_ROUTE FALSE [get_nets clk0]

FALSE(2)適用箇所 [Pins]

制約値 FALSE

UCF の例 PIN clkbuf0.O CLOCK_DEDICATED_ROUTE = FALSE;

XDC の例 set_property CLOCK_DEDICATED_ROUTE FALSE [get_pins clkbuf0/O]

BACKBONE(1)適用箇所 [Nets]

制約値 BACKBONE

UCF の例 NET clk0 CLOCK_DEDICATED_ROUTE = BACKBONE;

XDC の例 set_property CLOCK_DEDICATED_ROUTE BACKBONE [get_nets clk0]

BACKBONE(2)適用箇所 [Pins]

制約値 BACKBONE



物理制約

I/O 関連の制約

UCF の例 PIN clkbuf0.O CLOCK_DEDICATED_ROUTE = BACKBONE;

XDC の例 set_property CLOCK_DEDICATED_ROUTE BACKBONE [get_pins clkbuf0/O]

HIODELAY_GROUP適用箇所 IDELAY および IDELAYCTRL セル

制約値文字列

UCF の例 INST idelay0 HIODELAY_GROUP = group0;

XDC の例 set_property HIODELAY_GROUP group0 [get_cells idelay0]

IODELAY_GROUP適用箇所 IDELAY および IDELAYCTRL セル

制約値文字列

UCF の例 INST idelay0 IODELAY_GROUP = group0;

XDC の例 set_property IODELAY_GROUP group0 [get_cells idelay0]

DCI_VALUE適用箇所 I/O バッファーセル

制約値整数値。抵抗値をオームで指定します。

UCF の例 INST a_IBUF[0]_inst DCI_VALUE = 75;

XDC の例 set_property DCI_VALUE 75 [get_cells {a_IBUF[0]_inst}]

DIFF_TERM適用箇所 I/O バッファーセル

制約値ブール値

UCF の例 INST a_IBUF[0]_inst DIFF_TERM = TRUE;

XDC の例 set_property DIFF_TERM true [get_cells {a_IBUF[0]_inst}]

DRIVE適用箇所入出力および出力バッファーセル

制約値整数値 : 2、 4、 6、 8、 12、 16、 24

UCF の例 INST q_OBUF[0]_inst DRIVE = 24;

XDC の例 set_property DRIVE 24 [get_ports q[0]]

LVTTL で 24 は有効な値です。

IOSTANDARD適用箇所 I/O バッファーセル

BACKBONE(2)



物理制約

PORTS

制約値 I/O 規格の文字列

UCF の例 INST q_OBUF[0]_inst IOSTANDARD = LVCMOS25;

XDC の例 set_property IOSTANDARD LVCMOS25 [get_ports q[0]]

詳細は、『制約ガイド』 (UG625) を参照してください。

SLEW適用箇所入出力および出力バッファーセル

制約値 SLOW または FAST

UCF の例 INST q_OBUF[0]_inst SLEW = FAST;

XDC の例 set_property SLEW FAST [get_ports q[0]]

FAST適用箇所入出力および出力バッファーセル

制約値該当なし

UCF の例 INST q_OBUF[0]_inst FAST;

XDC の例 set_property SLEW FAST [get_ports q[0]]

SLOW適用箇所入出力および出力バッファーセル


UCF の例 INST q_OBUF[0]_inst SLOW;

XDC の例 set_property SLEW SLOW [get_ports q[0]]

IN_TERM適用箇所ポート

制約値 • NONE• UNTUNED_SPLIT_40• UNTUNED_SPLIT_50• UNTUNED_SPLIT_60

UCF の例 NET a[0] IN_TERM = UNTUNED_SPLIT_50;

XDC の例 set_property IN_TERM UNTUNED_SPLIT_50 [get_ports [list clk]]

OUT_TERM適用箇所ポート

制約値 • NONE• UNTUNED_25• UNTUNED_50• UNTUNED_75

UCF の例 net q[0] OUT_TERM = UNTUNED_50;

IOSTANDARD



物理制約

XDC の例 set_property OUT_TERM UNTUNED_50 [get_ports q[0]]

IOBDELAY適用箇所ポートネット

制約値 NONE

UCF の例 net b[0] IOBDELAY = NONE;

XDC の例 set_property IOBDELAY NONE [get_nets b[0]]

注記 : IOBDELAY はポートに設定することはできませんが、入力バッファーなどのセルには設定できます。

BOTH適用箇所ポートネット

制約値 BOTH

UCF の例 net b[0] IOBDELAY = BOTH;

XDC の例 set_property IOBDELAY BOTH [get_nets b[0]]


IBUF適用箇所ポートネット

制約値 IBUF

UCF の例 net b[0] IOBDELAY = IBUF;

XDC の例 set_property IOBDELAY IBUF [get_nets b[0]]


IFD適用箇所ポートネット

制約値 IFD

UCF の例 net b[0] IOBDELAY = IFD;

XDC の例 set_property IOBDELAY IFD [get_nets b[0]]


KEEPER適用箇所ポートネット

制約値 • TRUE• FALSE• YES• NO

OUT_TERM



物理制約

UCF の例 NET n1 KEEPER = TRUE;

XDC の例 set_property KEEPER true [get_ports n1]

PULLDOWN適用箇所ポートネット


UCF の例 NET n1 PULLDOWN = TRUE;

XDC の例 set_property PULLDOWN true [get_ports n1]

KEEPER



物理制約

その他のネット関連の制約

PULLUP適用箇所ポートネット


UCF の例 NET n1 PULLUP = TRUE;

XDC の例 set_property PULLUP true [get_ports n1]

VCCAUX_IO適用箇所ポート

制約値 • NORMAL• HIGH• DONTCARE

UCF の例 NET d[0] VCCAUX_IO = HIGH;

XDC の例 set_property VCCAUX_IO HIGH [get_ports d[0]]

KEEP適用箇所 [Nets]

制約値 • TRUE• FALSE

UCF の例 net x_int KEEP = TRUE;

XDC の例 set_property DONT_TOUCH true [get_nets x_int]

SAVE NET FLAG適用箇所 [Nets]


UCF の例 net x_int S;

XDC の例 set_property DONT_TOUC true [get_nets x_int]



物理制約

KEEP_HIERARCHY適用箇所セル


UCF の例 INST u1 KEEP_HIERARCHY = TRUE;

XDC の例 set_property DONT_TOUCH true [get_cells u1]

LOCK_PINS適用箇所 LUT セル

制約値 CSV 文字列 : I[0-5]:A[6-1]

UCF の例 INST LUT1 LOCK_PINS = I3:A6, I2:A5;

XDC の例 set_property LOCK_PINS {I3:A6 I2:A5} [get_cells LUT1]

ROUTE適用箇所 [Nets]

制約値指定配線文字列 (DIRT)

UCF の例 NET n85 ROUTE={2;1;-4!-1;-53320; ...16;-8!};

XDC の例 set_property FIXED_ROUTE {EE2BEG0 NR1BEG0 CLBLL_LL_AX} [get_netsn85]

注記 : ISE Design Suite の指定配線文字列と Vivado Design Suite のネット配線プロパティは互換性がありません。Ｖｉｖａｄｏでは、独自のエンコードされていないフォーマットが使用されます。



物理制約

コンフィギュレーション関連の制約

CONFIG PROHIBIT

ピンサイト

適用箇所サイト

制約値ピンサイト

UCF の例 CONFIG PROHIBIT = K24, K26, K27, K28;

XDC の例 set_property PROHIBIT true [get_sites {K24 K26 K27 K28}]

バンク番号

適用箇所サイト

制約値バンク番号

UCF の例 CONFIG PROHIBIT = BANK34, BANK35, BANK36;

XDC の例 set_property PROHIBIT true [get_sites -of [get_iobanks 34 35 36]]

RAM(1)適用箇所サイト

制約値 RAM

UCF の例 CONFIG PROHIBIT = RAMB18_X0Y0;

XDC の例 set_property PROHIBIT true [get_sites RAMB18_X0Y0]


制約値 RAM

UCF の例 CONFIG PROHIBIT = RAMB18_X0Y1, RAMB18_X0Y3, RAMB18_X0Y5;

XDC の例 set_property PROHIBIT true [get_sites {RAMB18_X0Y1 RAMB18_X0Y3 RAMB18_X0Y5}]

注記 : 上記では、カンマで区切られた RAM サイトを使用していますが、サポートされているどのサイトタイプでも使用できます。



物理制約


制約値 RAM

UCF の例 CONFIG PROHIBIT = RAMB36_X1Y1:RAMB36_X2Y2;

XDC の例 set_property PROHIBIT true [get_sites -range {RAMB36_X1Y1 RAMB36_X2Y2}]


制約値 RAM

UCF の例 CONFIG PROHIBIT = RAMB36_X3Y*;

XDC の例 set_property PROHIBIT true [get_sites RAMB36_X3Y*]

DSP48適用箇所サイト

制約値 DSP48

UCF の例 CONFIG PROHIBIT = DSP48_X0Y*;

XDC の例 set_property PROHIBIT true [get_sites DSP48_X0Y*]

SLICE適用箇所サイト

制約値スライス

UCF の例 CONFIG PROHIBIT = SLICE_X0Y0:SLICE_X47Y49;

XDC の例 set_property PROHIBIT true [get_sites -range {SLICE_X0Y0 SLICE_X47Y49}]

ILOGIC適用箇所サイト

制約値 ILOGIC

UCF の例 CONFIG PROHIBIT = ILOGIC_X0Y0:ILOGIC_X0Y49;

XDC の例 set_property PROHIBIT true [get_sites -range {ILOGIC_X0Y0 ILOGIC_X0Y49}]



物理制約

制約値

CONFIG INTERNAL_VREF_BANK

OLOGIC適用箇所サイト

制約値 OLOGIC

UCF の例 CONFIG PROHIBIT = OLOGIC_X0Y0:OLOGIC_X0Y49;

XDC の例 set_property PROHIBIT true [get_sites -range {OLOGIC_X0Y0 OLOGIC_X0Y49}]

BUFGCTRL適用箇所サイト

制約値 BUFGCTRL

UCF の例 CONFIG PROHIBIT = BUFGCTRL_X0Y0:BUFGCTRL_X0Y15;

XDC の例 set_property PROHIBIT true [get_sites -range {BUFGCTRL_X0Y0 BUFGCTRL_X0Y15}]

BUFR適用箇所サイト

制約値 BUFR

UCF の例 CONFIG PROHIBIT = BUFR_X0Y0:BUFR_X0Y3;

XDC の例 set_property PROHIBIT true [get_sites -range {BUFR_X0Y0 BUFR_X0Y3}]

BUFIO適用箇所サイト

制約値 BUFIO

UCF の例 CONFIG PROHIBIT = BUFIO_X0Y0:BUFIO_X0Y3;

XDC の例 set_property PROHIBIT true [get_sites -range {BUFIO_X0Y0 BUFIO_X0Y3}]

BUFHCE適用箇所サイト

制約値 BUFHCE

UCF の例 CONFIG PROHIBIT = BUFHCE_X0Y0:BUFHCE_X1Y11;

XDC の例 set_property PROHIBIT true [get_sites -range {BUFHCE_X0Y0 BUFHCE_X1Y11}]

Voltage適用箇所 I/O バンク

制約値 Voltage

UCF の例 CONFIG INTERNAL_VREF_BANK14 = 0.75;

XDC の例 set_property INTERNAL_VREF 0.75 [get_iobanks 14]



物理制約

CONFIG CONFIG_MODE

NONE適用箇所 I/O バンク

制約値 NONE

UCF の例 CONFIG INTERNAL_VREF_BANK0 = NONE;

XDC の例 reset_property INTERNAL_VREF [get_iobanks 0]

CONFIG DCI_CASCADE適用箇所 I/O バンク

制約値バンクの順序

UCF の例 CONFIG DCI_CASCADE = 17 15 14;

XDC の例 set_property DCI_CASCADE {15 14} [get_iobanks 17]

M_SERIAL適用箇所グローバル

制約値 M_SERIAL

UCF の例 CONFIG CONFIG_MODE = M_SERIAL;

XDC の例 set_property CONFIG_MODE M_SERIAL [current_design]

S_SERIAL適用箇所グローバル

制約値 S_SERIAL

UCF の例 CONFIG CONFIG_MODE = S_SERIAL;

XDC の例 set_property CONFIG_MODE S_SERIAL [current_design]

B_SCAN適用箇所グローバル

制約値 B_SCAN

UCF の例 CONFIG CONFIG_MODE = B_SCAN;

XDC の例 set_property CONFIG_MODE B_SCAN [current_design]

B_SCAN+READBACK適用箇所グローバル

制約値 B_SCAN+READBACK

UCF の例 CONFIG CONFIG_MODE = B_SCAN+READBACK;

XDC の例 set_property CONFIG_MODE B_SCAN+READBACK [current_design]



物理制約

M_SELECTMAP適用箇所グローバル

制約値 M_SELECTMAP

UCF の例 CONFIG CONFIG_MODE = M_SELECTMAP;

XDC の例 set_property CONFIG_MODE M_SELECTMAP [current_design]

M_SELECTMAP+READBACK適用箇所グローバル

制約値 M_SELECTMAP+READBACK

UCF の例 CONFIG CONFIG_MODE = M_SELECTMAP+READBACK;

XDC の例 set_property CONFIG_MODE M_SELECTMAP+READBACK [current_design]

S_SELECTMAP適用箇所グローバル

制約値 S_SELECTMAP

UCF の例 CONFIG CONFIG_MODE = S_SELECTMAP;

XDC の例 set_property CONFIG_MODE S_SELECTMAP [current_design]



物理制約

S_SELECTMAP+READBACK適用箇所グローバル

制約値 S_SELECTMAP+READBACK

UCF の例 CONFIG CONFIG_MODE = S_SELECTMAP+READBACK;

XDC の例 set_property CONFIG_MODE S_SELECTMAP+READBACK [current_design]

S_SELECTMAP16適用箇所グローバル

制約値 S_SELECTMAP16

UCF の例 CONFIG CONFIG_MODE = S_SELECTMAP16;

XDC の例 set_property CONFIG_MODE S_SELECTMAP16 [current_design]

S_SELECTMAP16+READBACK適用箇所グローバル

制約値 S_SELECTMAP16+READBACK

UCF の例 CONFIG CONFIG_MODE = S_SELECTMAP16+READBACK;

XDC の例 set_property CONFIG_MODE S_SELECTMAP16+READBACK [current_design]

S_SELECTMAP32適用箇所グローバル

制約値 S_SELECTMAP32

UCF の例 CONFIG CONFIG_MODE = S_SELECTMAP32;

XDC の例 set_property CONFIG_MODE S_SELECTMAP32 [current_design]

S_SELECTMAP32+READBACK適用箇所グローバル

制約値 S_SELECTMAP32+READBACK

UCF の例 CONFIG CONFIG_MODE = S_SELECTMAP32+READBACK;

XDC の例 set_property CONFIG_MODE S_SELECTMAP32+READBACK [current_design]

SPIx1適用箇所グローバル

制約値 SPIx1

UCF の例 CONFIG CONFIG_MODE = SPIx1;

XDC の例 set_property CONFIG_MODE SPIx1 [current_design]

SPIx2適用箇所グローバル



物理制約

制約値 SPIx2



SPIx4 適用箇所グローバル

制約値 SPIx4



BPI8適用箇所グローバル

制約値 BPI8

UCF の例 CONFIG CONFIG_MODE = BPI8 ;

XDC の例 set_property CONFIG_MODE BPI8 [current_design]

BPI16適用箇所グローバル

制約値 BPI16

UCF の例 CONFIG CONFIG_MODE = BPI16;

XDC の例 set_property CONFIG_MODE BPI16 [current_design]

SPIx2



物理制約

POST_CRC コマンド

CONFIG POST_CRC適用箇所グローバル

制約値 ENABLE

UCF の例 CONFIG POST_CRC = ENABLE;

XDC の例 set_property POST_CRC ENABLE [current_design]

DISABLE適用箇所グローバル

制約値 DISABLE

UCF の例 CONFIG POST_CRC = DISABLE;

XDC の例 set_property POST_CRC DISABLE [current_design]

HALT適用箇所グローバル

制約値 HALT

UCF の例 CONFIG POST_CRC_ACTION = HALT;

XDC の例 set_property POST_CRC_ACTION HALT [current_design]

CONTINUE適用箇所グローバル

制約値 CONTINUE

UCF の例 CONFIG POST_CRC_ACTION = CONTINUE;

XDC の例 set_property POST_CRC_ACTION CONTINUE [current_design]



物理制約

CORRECT_AND_CONTINUE適用箇所グローバル

制約値 CORRECT_AND_CONTINUE

UCF の例 CONFIG POST_CRC_ACTION = CORRECT_AND_CONTINUE;

XDC の例 set_property POST_CRC_ACTION CORRECT_AND_CONTINUE [current_design]

CORRECT_AND_HALT適用箇所グローバル

制約値 CORRECT_AND_HALT

UCF の例 CONFIG POST_CRC_ACTION = CORRECT_AND_HALT;

XDC の例 set_property POST_CRC_ACTION correct_and_halt [current_design]

CONFIG POST_CRC_FREQ適用箇所グローバル

制約値整数値 : 周波数を MH ｚで指定

UCF の例 CONFIG POST_CRC_FREQ = 50;

XDC の例 set_property POST_CRC_FREQ 50 [current_design]

ENABLE適用箇所グローバル

制約値 ENABLE

UCF の例 CONFIG POST_CRC_INIT_FLAG = ENABLE;

XDC の例 set_property POST_CRC_INIT_FLAG ENABLE [current_design]

DISABLE適用箇所グローバル

制約値 DISABLE

UCF の例 CONFIG POST_CRC_INIT_FLAG = DISABLE;

XDC の例 set_property POST_CRC_INIT_FLAG DISABLE [current_design]

FIRST_READBACK適用箇所グローバル

制約値 FIRST_READBACK

UCF の例 CONFIG POST_CRC_SOURCE = FIRST_READBACK;

XDC の例 set_property POST_CRC_SOURCE FIRST_READBACK [current_design]

PRE_COMPUTED適用箇所グローバル



物理制約

CONFIG VCCOSENSEMODEn

CONFIG VREF

制約値 PRE_COMPUTED

UCF の例 CONFIG POST_CRC_SOURCE = PRE_COMPUTED;

XDC の例 set_property POST_CRC_SOURCE PRE_COMPUTED [current_design]

VCCOSENSEMODEn適用箇所 I/O バンク

制約値 OFF、 ALWAYSACTIVE、 FREEZE

UCF の例 CONFIG VCCOSENSEMODE15 = ALWAYSACTIVE;

XDC の例 set_property VCCOSENSEMODE ALWAYSACTIVE [get_iobanks 15]

CONFIG VREF適用箇所グローバル

制約値ピンサイト

UCF の例 CONFIG VREF = E11, F11;

XDC の例 set_property VREF {E11 F11} [current_design]

PRE_COMPUTED



物理制約

DEFAULT コマンド

注記 : DEFAULT はサポートされません。 I/O ポートを個別にコンフィギュレーションする必要があります。

DEFAULT FLOAT適用箇所グローバル


UCF の例 DEFAULT FLOAT = TRUE;


DEFAULT KEEPER適用箇所グローバル


UCF の例 DEFAULT KEEPER = TRUE;


DEFAULT PULLDOWN適用箇所グローバル


UCF の例 DEFAULT PULLDOWN = TRUE;


DEFAULT PULLUP適用箇所グローバル


UCF の例 DEFAULT PULLUP = TRUE;




第 4 章

レガシー IP を含むデザインの Vivado Design Suite への移行

概要Vivado® Design Suite には、 CORE Generator™ ツールからの IP デザインを移行できます。また、 IP を Vivado DesignSuite での最新バージョンにアップグレードすることもできます。

重要 : Vivado Integrated Development Environment (IDE) では、IP のインスタンシエーションおよびポート名はすべて小文字である必要があります。大文字のものや、大文字と小文字の混ざったファイル名はすべて小文字に変更する必要があります。

Vivado Design Suite では次のソースからの IP を再利用できます。

• CORE Generator IP を使用した ISE Design Suite プロジェクト

• CORE Generator IP を使用した PlanAhead プロジェクト

• CORE Generator プロジェクトからの IP

• Vivado IDE の [ADD IP] から追加した IP (.xci ファイル)

• Package IP ウィザードを使用したエンベデッド開発キット (EDK) からの IP

重要 : デザインを Vivado Design Suite に移行する前に、最新バージョンの IP を使用しているかどうか確認してください。

IP を含むプロジェクト (古いバージョンの Vivado プロジェクト、 ISE® Design Suite の xise プロジェクトまたは ISEプロジェクトのいずれか) を移行する場合、または外部 (CORE Generator または Vivado のいずれか) で保存した IP を追加する場合、 IP は次のいずれかの状態になります。

• IP が最新の状態。 IP はカスタマイズし直すことができ、出力ファイルを生成できます。

• IP がロックされた状態。カタログ内にバージョンが見つからず、アップグレードパスが使用可能な場合で、アップグレードしない場合は、次のいずれかの状態になります。

° 追加/インポートした場合に出力ファイルがあり、使用可能な状態であれば、 Vivado で使用できます。

カスタマイズし直すことはできず、その他の出力ファイルは生成できません。合成 (RTL) またはインプリメンテーション (NGC) に必要な出力ファイルがある場合は、次に進むことができます。

注記 : ビヘイビアシミュレーションには、シミュレーションターゲットが必要です。

° 出力ファイルがない場合は、 Vivado でそれらを生成し直すことはできません。 IP を作成したソフトウェアバージョンに戻って生成するか、アップグレードパスのある最新バージョンにアップグレードする必要があります。



CORE Generator IP を Vivado Design Suite に移行

• IP がロックされた状態。カタログ内にバージョンが見つからず、アップグレードパスもない場合、次のいずれかの状態になります。

° 追加/インポートした場合に出力ファイルがあり、使用可能な状態であれば、 Vivado で使用できます。カスタマイズし直すことはできず、その他の出力ファイルは生成できません。合成 (RTL) またはインプリメンテーション (ネットリスト ) に必要な出力ファイルがある場合は、次に進むことができます。

注記 : ビヘイビアシミュレーションには、シミュレーションターゲットが必要です。

° 出力ファイルがない場合は、それらを生成し直すことはできません。この場合、 IP を作成したソフトウェアバージョンに戻って生成するか、 Vivado で現在使用可能な IP を使用して作成し直す必要があります。これには、インターフェイスおよびデザインを変更する必要のあることもあります。

ヒント : IP を使用する場合は、 IP をプロジェクト外のリモートディレクトリに置いておくことをお勧めします。これにより、 IP がよりポータブルで維持しやすくなります。 IP をカスタマイズする場合は、出力ファイルを生成する必要があります。出力ファイルは、 CORE GeneratorのＮＧＣおよびＶｉｖａｄｏの合成、シミュレーション、テストベンチ、サンプルデザイン、その他のファイルになります。これにより、 IP が Vivado から削除されたり、再カスタマイズや生成が実行できるようになる前にＶｉｖａｄｏでアップデートする必要がある場合でも、合成やインプリメンテーションで使用可能な IP ができるようになります。

CORE Generator IP を Vivado Design Suite に移行CORE Generator IP は Vivado Design Suite に次の 2 ステップで移行できます。

1. CORE Generator IP を使用したデザインを移行

2. IP を最新版に移行

ステップ 1 : CORE Generator IP ソースを使用したデザインを移行

Vivado Design Suite に IP を含むプロジェクトを次のいずれかの方法で移行することができます。

° ISE Design Suite プロジェクトを Vivado Design Suite プロジェクトにインポートします (Project Navigator プロジェクトのインポートを参照)。

° PlanAhead ツールプロジェクトを Vivado Design Suite プロジェクトに変換します (PlanAhead ツールプロジェクトの変換を参照)。

° CORE Generator プロジェクトからの IP コアのソースファイル (.xco ファイル) を Vivado Design Suite に追加します。

ステップ 2 : IP を最新版に移行最新バージョンの IP を使用します。 IP を移行するには、現在の IP を次のようにアップデートする必要があります。

1. [Sources] ビューで [IP Sources] タブをクリックします。

2. IP コアのソースを右クリックします。

3. ポップアップメニューから [Upgrade IP] をクリックします。

注記 : IP は最新バージョンにアップグレードすると、再カスタマイズできるようになります。

重要 : IP カタログで IP が利用できなくなっている場合は、 NGC ネットリストやシミュレーションファイルなど、既存の IP ネットリストおよびソースを Vivado 合成およびインプリメンテーションフローで再利用することができます。



EDK IP の Vivado Design Suite への移行

EDK IP の Vivado Design Suite への移行XPS プロセッサコアまたは Pcore は Vivado Design Suite ネイティブの IP に変換して、 IP インテグレーターで使用できるようにすることが可能です。

これには、 [Tools] → [Package IP] を実行する必要があります。このプロセスにより、 Package IP ウィザードを使用して IP-XACT 定義ファイルの component.xml が作成されます。これは、 [Manage IP] フローを使用するか、 Pcore を直接操作するか、デザインプロジェクト内で操作すると終了できます。

すべての手順については、『Vivado Design Suite チュートリアル : エンベデッドハードウェアデザイン』 (UG940) [参照 10] の「演習 5 : レガシー EDK IP を IP インテグレーターで使用できるように変換」を参照してください。



第 5 章

XPS から IP インテグレーターへの移行

概要Vivado™ Design Suite IP インテグレーターでは、ザイリンクス IP やカスタム IP を含むデザインを GUI 環境を使用してまとめることができます。

重要 : Vivado IP インテグレーターは、 Zynq デバイスおよび MicroBlaze プロセッサをターゲットにするデザインを含めたエンベデッドプロセッサデザイン用の Xilinx Platform Studio (XPS) に代わるものです。XPS では MicroBlaze プロセッサをターゲットにするデザインはサポートされますが、 Zynq デバイスはサポートされません。 IP インテグレーターも XPS も Vivado IDE から使用できます。

ISE® Design Suite の Xilinx Platform Studio (XPS) と同じように、 Vivado Integrated Development Environment (IDE) の IPインテグレーターを使用して、 Zynq™-7000 All Progammable SoC のエンベデッドプロセッサデザインまたはMicroblaze™ プロセッサと関連ペリフェラルをまとめることができます。

注記 : 本書には、 2013.1 リリースでは早期アクセス機能としてライセンス付与される新しい Vivado IP インテグレーターの環境に関する情報が含まれます。ライセンスの取得については、フィールドアプリケーションエンジニア(FAE) にご連絡ください。

Vivado IP インテグレーターには、次のデザインタイプを移行できます。

• Zynq-7000 AP SoC プロセッサベースのデザイン

• Microblaze プロセッサベースのデザイン

• ISE または PlanAhead™ ソフトウェアで作成されたカスタム IP

重要 : デザインを Vivado IDE に移行する前に、 CORE Generator™ IP カタログで使用可能な最新バージョンの IP が使用されているかどうか確認してください。



Zynq-7000 AP Soc プロセッサベースデザインの移行

Zynq-7000 AP Soc プロセッサベースデザインの移行次の手順を実行すると、 Zynq-7000 プロセッサベースのデザインを Vivado IDE に移行できます。

1. XPS でデザインを開いて、 [Export] をクリックします (図 5-1)。

2. [Export Zynq Processing System Configurations] ダイアログボックスでファイルを参照するか、[Export ConfigurationTo File] フィールドにディレクトリを入力します。

[Description of the Ｃonfiguration] フィールドには、Zynq デザインの簡単な説明を入力しておくこともできます (61ページ目の図 5-2)。

X-Ref Target - Figure 5-1

図 5-1 : XPS の Zynq コンフィギュレーションウィンドウの [Export] オプション




XPS で [Export] コマンドを実行すると、 XML ファイルが生成されます。次は、 [Export] コマンドを実行してZynq-7000 プロセッサ用に生成される XML ファイルの例です。

Zynq Subsystem Configuration.</description> <Projinfo Part="xc7z030fbg676-1" DeviceSize="xc7z030" Package="fbg676" Speed="-1" /> <set param="PCW::I2C0::I2C0::IO" value="MIO 26 ..27" /> <set param="PCW::SPI0::SPI0::IO" value="MIO 16 ..21" /> <set param="PCW::I2C0::PERIPHERAL::ENABLE" value="1" /> <set param="PCW::UART1::PERIPHERAL::ENABLE" value="1" /> <set param="PCW::I2C1::PERIPHERAL::ENABLE" value="1" /> <set param="PCW::I2C1::I2C1::IO" value="MIO 24 ..25" /> <set param="PCW::SPI0::PERIPHERAL::ENABLE" value="1" /> <set param="PCW::SD0::PERIPHERAL::ENABLE" value="1" /> <set param="PCW::QSPI::PERIPHERAL::ENABLE" value="1" /> <set param="PCW::UART0::UART0::IO" value="MIO 22 ..23" /> <set param="PCW::UART0::PERIPHERAL::ENABLE" value="1" /> <set param="PCW::MIO::MIO[1]::IOTYPE" value="LVCMOS 3.3V" /> <set param="PCW::MIO::MIO[0]::IOTYPE" value="LVCMOS 3.3V" /> <set param="PCW::USB0::PERIPHERAL::ENABLE" value="1" /> <set param="PCW::UIPARAM::DDR::ROW_ADDR_COUNT" value="14" /> <set param="PCW::UIPARAM::DDR::FREQ_MHZ" value="500" /> <set param="PCW::WDT::WDT::IO" value="MIO 14 ..15" /> <set param="PCW::WDT::PERIPHERAL::ENABLE" value="1" /> <set param="PCW::PJTAG::PJTAG::IO" value="MIO 10 ..13" /> <set param="PCW::PJTAG::PERIPHERAL::ENABLE" value="1" /> <set param="PCW::UIPARAM::DDR::PARTNO" value="MT41K128M16 JT-125" /> <set param="PCW::UIPARAM::DDR::DQS_TO_CLK_DELAY_3" value="-0.058" /> <set param="PCW::UIPARAM::DDR::DQS_TO_CLK_DELAY_2" value="-0.008" /> <set param="PCW::UIPARAM::DDR::DQS_TO_CLK_DELAY_1" value="-0.004" /> <set param="PCW::UIPARAM::DDR::DQS_TO_CLK_DELAY_0" value="-0.005" /> <set param="PCW::UIPARAM::DDR::T_FAW" value="40.0" /> <set param="PCW::UIPARAM::DDR::T_RAS_MIN" value="35.0" /> <set param="PCW::UIPARAM::DDR::T_RC" value="48.75" /> <set param="PCW::UIPARAM::DDR::CWL" value="6" /> <set param="PCW::UIPARAM::DDR::SPEED_BIN" value="DDR3_1066F" /> <set param="PCW::UIPARAM::DDR::DRAM_WIDTH" value="16 Bits" /> <set param="PCW::GPIO::V2.00.A::C_EN_EMIO_GPIO" value="0" />


図 5-2 : [Export Zynq Processing System Configurations] ダイアログボックス




<set param="PCW:GPIO::EMIO_GPIO::WIDTH" value="64" /> <set param="PCW::PRESET::FPGA::SPEED" value="-1" /> <set param="PCW::PRESET::FPGA::PARTNUMBER" value="xc7z030fbg676-1" /> <set param="PCW::DDR::V4.00.A::C_S_AXI_HP3_HIGHADDR" value="0x1FFFFFFF" /> <set param="PCW::DDR::V4.00.A::C_S_AXI_HP3_BASEADDR" value="0x00000000" /> <set param="PCW::DDR::V4.00.A::C_S_AXI_HP2_HIGHADDR" value="0x1FFFFFFF" /> <set param="PCW::DDR::V4.00.A::C_S_AXI_HP2_BASEADDR" value="0x00000000" /> <set param="PCW::DDR::V4.00.A::C_S_AXI_HP1_HIGHADDR" value="0x1FFFFFFF" /> <set param="PCW::DDR::V4.00.A::C_S_AXI_HP1_BASEADDR" value="0x00000000" /> <set param="PCW::DDR::V4.00.A::C_S_AXI_HP0_HIGHADDR" value="0x1FFFFFFF" /> <set param="PCW::DDR::V4.00.A::C_S_AXI_HP0_BASEADDR" value="0x00000000" /> <set param="PCW::UIPARAM::DDR::BOARD_DELAY3" value="0.1" /> <set param="PCW::UIPARAM::DDR::BOARD_DELAY2" value="0.082" /> <set param="PCW::UIPARAM::DDR::BOARD_DELAY1" value="0.076" /> <set param="PCW::UIPARAM::DDR::BOARD_DELAY0" value="0.075" /> <set param="PCW::UIPARAM::DDR::TRAIN_DATA_EYE" value="1" /> <set param="PCW::UIPARAM::DDR::TRAIN_READ_GATE" value="1" /> <set param="PCW::UIPARAM::DDR::TRAIN_WRITE_LEVEL" value="1" /> <set param="PCW::GPIO::PERIPHERAL::ENABLE" value="1" /> <set param="PCW::CAN::PERIPHERAL::FREQMHZ" value="100" /> <set param="PCW::SPI::PERIPHERAL::FREQMHZ" value="0.000000" /> <set param="PCW::FPGA3::PERIPHERAL::FREQMHZ" value="100.000000" /> <set param="PCW::FPGA2::PERIPHERAL::FREQMHZ" value="100.000000" /></project>

3. Vivado IDE を開き、 ISE または PlanAhead プロジェクトと同じプロジェクト設定を使用して新しいプロジェクトを作成します。

a. 新しいプロジェクト、たとえば zynq migration を RTL プロジェクトタイプを使用して作成します。

b. この例では、前のプロジェクトと同じように Zynq702 ボードオプションを使用します。

c. Vivado IP インテグレーターでブロックデザイン、たとえば zynq subsystem を作成します。

d. Zynq Processing System7 を追加します。

e. デザインを再カスタマイズします。使用可能なコンフィギュレーションプリセットには、次の 3 つのオプションがあります。

- テンプレート

- エクスポートされた XML ファイルを追加

- 前のプロジェクトですべてを表示するオプションがオンになった IO ペリフェラル

- Zynq Processing System 7 が ISE/PlanAhead の前のプロジェクトと同じようにコンフィギュレーションされたかどうか確認します。

推奨 : Vivado IP インテグレーターのライセンスが正しくインストールされているかどうか確認してください。 ProjectManager で IP インテグレーターのヘディングが表示されているかどうか確認します。表示されていない場合は、IP インテグレーターのライセンスがないか、正しくインストールされていません。

Vivado IP IDE の IP インテグレーターで XML ファイルが読み込まれたら、適切な制約ファイルを生成し直すことができます。

プロセッサコア (ISE/PlanAhead でパッケージされた Pcore IP) は、パッケージしし直すと Vivado に移行できます。 IPを使用した設計に関する詳細は、『Vivado Design Suite ユーザーガイド : IP を使用した設計』 (UG896) [参照 7] を参照してください。



MicroBlaze プロセッサデザインのエクスポート

MicroBlaze プロセッサデザインのエクスポートXPS では、 Microprocessor Hardware System (MHS) ファイルで MicroBlaze コンフィギュレーションが記述されます。

重要 : MicroBlaze デザインの XMP ファイルまたは MHS ファイルは移行できません。

MicroBlaze デザインを移行するには、 Vivado IP インテグレーターに MHS 内のプロパティを手動で入力し直す必要があります。

Vivado IP インテグレーター内で MHS ファイルを確認し、 MHS ファイルをパラメーターのマップとして使用してブロック図を作成します。

次は、 MHS ファイルのコードの一部を示した例です。

PORT processing_system7_0_MIO = processing_system7_0_MIO, DIR = IO, VEC = [53:0]PORT processing_system7_0_PS_SRSTB = processing_system7_0_PS_SRSTB, DIR = IPORT processing_system7_0_PS_CLK = processing_system7_0_PS_CLK, DIR = I, SIGIS = CLKPORT processing_system7_0_PS_PORB = processing_system7_0_PS_PORB, DIR = IPORT processing_system7_0_DDR_Clk = processing_system7_0_DDR_Clk, DIR = IO, SIGIS = CLKPORT processing_system7_0_DDR_Clk_n = processing_system7_0_DDR_Clk_n, DIR = IO, SIGIS = CLKPORT processing_system7_0_DDR_CKE = processing_system7_0_DDR_CKE, DIR = IOPORT processing_system7_0_DDR_CS_n = processing_system7_0_DDR_CS_n, DIR = IOPORT processing_system7_0_DDR_RAS_n = processing_system7_0_DDR_RAS_n, DIR = IOPORT processing_system7_0_DDR_CAS_n = processing_system7_0_DDR_CAS_n, DIR = IOPORT processing_system7_0_DDR_WEB_pin = processing_system7_0_DDR_WEB, DIR = OPORT processing_system7_0_DDR_Addr = processing_system7_0_DDR_Addr, DIR = IO, VEC = [14:0]PORT processing_system7_0_DDR_ODT = processing_system7_0_DDR_ODT, DIR = IOPORT processing_system7_0_DDR_DRSTB = processing_system7_0_DDR_DRSTB, DIR = IO, SIGIS = RSTPORT processing_system7_0_DDR_DQ = processing_system7_0_DDR_DQ, DIR = IO, VEC = [31:0]BEGIN processing_system7 PARAMETER INSTANCE = processing_system7_0 PARAMETER HW_VER = 4.00.a PARAMETER C_DDR_RAM_HIGHADDR = 0x3FFFFFFF PARAMETER C_USE_M_AXI_GP0 = 0 PORT MIO = processing_system7_0_MIOPORT PS_SRSTB = processing_system7_0_PS_SRSTBPORT PS_CLK = processing_system7_0_PS_CLKPORT PS_PORB = processing_system7_0_PS_PORBPORT DDR_Clk = processing_system7_0_DDR_ClkPORT DDR_CKE = processing_system7_0_DDR_CKEPORT DDR_CS_n = processing_system7_0_DDR_CS_n PORT DDR_RAS_n = processing_system7_0_DDR_RAS_nEND

XPS の GUI からさまざまなコンポーネントのインターコネクトを確認し、 IP インテグレーターでそれらをそのとおりに復元することもできます。



第 6 章

ISE Simulator の Tcl の Vivado シミュレータの Tcl への移行

Tcl コマンドの移行次の表は ISE Simulator (ISim) の Tcl コマンドに対応する Vivado™ シミュレータの Tcl コマンドをリストしています。

表 6-1 : ISE Simulator (ISim) Tcl と同等の Vivado Tcl

ISim Tcl Vivado Design Suite Tcl

bp add <file_name> <line_number> add_bp file_name line_number

bp clear remove_bps

bp del <index> [<index>…] remove_bp indexlist…

bp list report_bps

bp remove <file_name> <line_number> remove_bps [get_bps –filter {file_name==<file_name> && line_number == <line_number>}]

describe <name> describe name

dump report_values

dump –p <process_scope_name> report_values process_scope_name/*

isim condition add <condition_expression> <command> [-label <label_name>]

add_condition [-label name] <condition_expression> <command>

isim condition remove [<label_names>…] [<indexlist>…] [-all]

remove_conditions [names_indices_objects…]

isim condition list report_conditions

isim force add <object_name> <value> [-radix <radix>] [-time <time_offset>] { [ -value <value> [-radix <radix>] -time <time_offset>] } <[-cancel <time_offset>] [-repeat <time_offset>]

add_force [-radix radix] [-cancel_after <time_offset>] [-repeat_every <time_duration>] <object_name> {<value> [<time>] } [{ <value> <time>}…]

isim force remove remove_force

isim get <property> Properties: arraydisplaylength, radix, userunit, maxtraceablesize, ltrace, ptrace

get_property property_name [current_sim] Properties: array_display_limit, radix, time_unit, trace_limit, line_tracing, process_tracing



Tcl コマンドの移行

isim set <property> <value> properties: arraydisplaylength, radix, userunit, maxtraceablesize, ltrace, ptrace

set_property property_name property_value [current_sim] Properties: array_display_limit, radix, time_unit, trace_limit, line_tracing, process_tracing

onerror {tcl_commands} onerror {tcl_commands}

put [–radix <radix>] name value set_value [–radix radix] Design_object value

quit [-f|-force] [-s|-sim] quit [-f|-force]

restart restart

resume resume

run [all | continue | <time> <unit>] run [-all] [time unit]

saif open [-scope <path_name>] [-file <file_name>] [-level <nesting_level>] [-allnets]

open_saif file_name; log_saif hdl_objects

saif_close close_saif [SaifObj]

scope [<path>] current_scope hdl_scope

sdfanno SDF アノテーションはシミュレーションの xelab (エラボレーター ) コマンドのオプションです。 sdfanno はサポートされなくなりました。

show time current_time

show port report_objects [get_objects * –filter {type == port}]

show scope report_scope

show signal report_objects [get_objects * –filter {type == signal}]

show variable report_objects [get_objects * –filter {type == variable}]

show constant report_objects [get_objects * –filter {type == constant}]

show child [-r] report_scopes [get scopes –r *]

show driver <hdl_object_name> report_drivers hdl_object (サポートなし )

show load <hdl_object_name> report_readers hdl_object (サポートなし )

show value [-radix <radix>] <hdl_object_name>

report_value [-radix radix] hdl_object

step step [-over]

test [-radix radix] <hdl_object_name> <test_value>

現在はサポートされていません。 Use Tcl built-in command as follows: expr {[get_value –radix radix hdl_object] == test_value}

vcd dumpfile <file_name> open_vcd file_name

vcd dumpvars –m <hdl_scope_name> [-l <level>]

log_vcd hdl_objects

vcd dumplimit <size> limit_vcd [VCDObject] filesize

表 6-1 : ISE Simulator (ISim) Tcl と同等の Vivado Tcl (続き)




Tcl コマンドの移行

vcd dumpon start_vcd [VCDObject]

vcd dumpoff stop_vcd [VCDObject]

vcd dumpflush flush_vcd [VCDObject]

wave log [-r] name log_wave hdl_objects

表 6-1 : ISE Simulator (ISim) Tcl と同等の Vivado Tcl (続き)




第 7 章

ISE ChipScope Logic Analyzer の Vivado ラボツールへの移行

概要本章では、 Vivado™ Design Tool ラボツールについて、 ISE® Design Suite ChipScope™ Logic Analyzer ツールとの関連や、 ISE Chipscope 環境から Vivado ラボツールへの IP コアの移行方法について説明します。

「Vivado ラボツール」とは、Vivado Design Suite で使用可能なすべてのプログラムおよびデバッグツールの総称です。Vivado ラボツールに含まれる機能は次のとおりです。

• Vivado デバイスプログラマー

• Vovado ロジックアナライザー

• Vivado シリアル I/O アナライザー

68 ページ目の表 7-1 には、 Vivado Integrated Design Environment (IDE) の機能の名前と、それに該当する ISE ツールをリストしています。



概要

表 7-1 : Vivado IDE の機能と詳細、およびそれに該当する ISE ツール

Vivado IDE の機能詳細同等の ISE ツール

Vivado デバイスプログラマー Vivado デバイスプログラマーとは、ザイリンクス® FPGA デバイスをプログラムおよびコンフィギュレーションするために使用されるVivado IDE の機能のことです。この機能では、ザイリンクス FPGA デバイスに接続される不揮発性 (NV) メモリストレージデバイスをプログラムすることもできます。NV メモリデバイスには、ザイリンクス FPGA デバイスをプログラムするのに使用されるコンフィギュレーション情報が保存されます。

iMPACT デバイスプログラマーツール

Vovado ロジックアナライザー Vivado ロジックアナライザーとは、ハードウェアのザイリンクス FPGA デバイスで実行されるデザインの論理デバッグおよび検証に使用される Vivado IDE の機能のことです。 Vivado ロジックアナライザーは次を含むLogiCORE IP ロジックデバッグコアに使用されます。

• ILA 2.0 (およびそれ以降のバージョン) • VIO 2.0 (およびそれ以降のバージョン)

ChipScope Logic Analyzer

Vivado シリアル I/O アナライザー

Vivado シリアル I/O アナライザーとは、ザイリンクス FPGA デバイスの高速シリアル I/O リンクをデバッグおよび検証に使用される VivadoIDE の機能のことです。 Vivado シリアル I/O アナライザーは次を含む LogiCORE IP シリアルI/O デバッグコアに使用されます。 • IBERT 7 Series GTZ 3.0 (およびそれ以降) • IBERT 7 Series GTH 3.0 (およびそれ以降) • IBERT 7 Series GTX 3.0 (およびそれ以降) • IBERT 7 Series GTP 3.0 (およびそれ以降)



レガシー IP コアのサポート

レガシー IP コアのサポートザイリンクスでは、新しい Vivado デバッグ IP コアへ移行することをお勧めしていますが、ChipScope Pro デバッグコアの多くは Vivado デザインツール 2013.1 (およびそれ以降のバージョン) でまだ使用できます。

次の点に注意してください。

• ChipScope Pro デバッグ IP コアは Vivado IP カタログには含まれません。これらのコアは、 ISE Design Suite14.5 のCORE Generator™ からのみ使用できます。

• ChipScope Pro デバッグ IP コアの XCO ファイルは Vivado では互換性がありません。

重要 : Vivado プロジェクトには XCO ファイルを追加しないでください。

• Vivado プロジェクトで次を追加します。

° コアから生成した NGC ファイル

° XDC ファイル

° 合成テンプレートファイル (HDL 言語によって .v または .vhd)

• ChipScope デバッグコアの XDC ファイルの場合、 USED_IN_SYNTHESIS プロパティを false に設定します。

• SCOPE_TO_REF プロパティを最適なセル名に設定します。

次は、 icon_v1_06a、 ila_v1_05a、 vio_v1_05a などの ChipScope Pro デバッグ IP コアを含むデザインの例です。

set_property USED_IN_SYNTHESIS false [get_files icon_v1_06a.xdc ila_v1_05a.xdc vio_v1_05a.xdc]set_property SCOPE_TO_REF {ila_v1_05a} [get_files ila_v1_05a.xdc]

• 表 7-2 にリストされるレガシー ChipScope Pro デバッグ IP コアの場合、ランタイムデバッグ中に対話できるように ChipScope Pro Analyzer が必要です。 Vivado ラボツールとは互換性がありません。

表 7-2 : レガシーコア、互換性および新規 Vivado デバッグ IP コア

レガシー ChipScope Pro デバッグ IP コアとバージョン

Vivado 2013.1 (およびそれ以降)

との互換性互換性のある新規

Vivado デバッグ IP コア

Agilent Trace Core 2 (ATC2)、 v1.05a なし該当なし

AXI ChipScope Monitor、 v3.05a 可能該当なし

Integrated Bit Error Ratio Tester (IBERT) 7 SeriesGTH、 v2.01a

なし Integrated Bit Error Ratio Tester (IBERT)7 Series GTH、 v3.0 (またはそれ以降)

Integrated Bit Error Ratio Tester (IBERT) 7 Series GTP、v2.00a

なし Integrated Bit Error Ratio Tester (IBERT)7 Series GTP、 v3.0 (またはそれ以降)

Integrated Bit Error Ratio Tester (IBERT) 7 SeriesGTX、 v2.02a

なし Integrated Bit Error Ratio Tester (IBERT)7 Series GTX、 v3.0 (またはそれ以降)

Integrated Bit Error Ratio Tester (IBERT) Spartan6GTP、 v2.02a

なし該当なし

Integrated Bit Error Ratio Tester (IBERT) Virtex5 GTX、v2.01a

なし該当なし

Integrated Bit Error Ratio Tester (IBERT) Virtex6 GTX、v2.03a

なし該当なし



ChipScope Pro Analyzer コアの互換性

ChipScope Pro Analyzer コアの互換性次のセクションでは、 ChipScope Pro Analyzer と新しい Vivado デバッグ IP コアとの互換性について説明します。

ILA および VIO デバッグ IP コア

ILA v2.0 (またはそれ以降) および VIO v2.0 (またはそれ以降) デバッグ IP コアを使用するには、 Vivado ロジックアナライザーを使用する必要があります。

表 7-3 は、ロジックデバッグ IP コアのランタイムツールとの互換性を示しています。

IBERT 7 Series GTH/GTP/GTX/GTZ v3.0 (またはそれ以降) デバッグ IP コア

IBERT 7 Series GTH/GTP/GTX/GTZ v3.0 (またはそれ以降) デバッグ IP コアを使用するには、 Vivado シリアル I/O アナライザーを使用する必要があります。

表 7-4 は、シリアル I/O デバッグ IP コアのランタイムツールとの互換性を示しています。

Integrated Bit Error Ratio Tester (IBERT) Virtex6 GTH、v2.06a

なし該当なし

Integrated Controller (ICON)、 v1.06a あり該当なし

Integrated Logic Analyzer (ILA)、 v1.05a あり Integrated Logic Analyzer (ILA)、 v2.0 (またはそれ以降)

Virtual Input/Output (VIO)、 v1.05a あり Virtual I/O (VIO)、 v2.0 (またはそれ以降)

表 7-3 : デバッグ IP コアおよびランタイムツール要件

デバッグ IP コアとバージョンランタイムツール要件

AXI ChipScope Monitor、 v3.05a (またはそれ以前) ChipScope Pro Analyzer

Integrated Controller (ICON)、 v1.06a (またはそれ以前) ChipScope Pro Analyzer

Integrated Logic Analyzer (ILA)、 v1.05a (またはそれ以前) ChipScope Pro Analyzer

Integrated Logic Analyzer (ILA)、 v2.0 (またはそれ以降) Vovado ロジックアナライザー

Virtual Input/Output (VIO)、 v1.05a (またはそれ以前) ChipScope Pro Analyzer

Virtual Input/Output (VIO)、 v2.0 (またはそれ以前) Vovado ロジックアナライザー

表 7-4 : IBERT 7 Series デバッグ IP コアおよびランタイムツール要件


Integrated Bit Error Ratio Tester (IBERT) 7 Series GTH、v2.01a (またはそれ以前) ChipScope Pro Analyzer

Integrated Bit Error Ratio Tester (IBERT) 7 Series GTH、 v3.0 (またはそれ以降) Vivado シリアル I/O アナライザー

表 7-2 : レガシーコア、互換性および新規 Vivado デバッグ IP コア (続き)

レガシー ChipScope Pro デバッグ IP コアとバージョン

Vivado 2013.1 (およびそれ以降)

との互換性互換性のある新規

Vivado デバッグ IP コア




デザイン内でのレガシー ChipScope Pro と Vivado デバッグ IP コアの統合

次の規則に従えば、レガシー ChipScope コアと Vivado コアは統合できます。

• Vivado デバッグ IP コアは HDL コードにインスタンシエートできるほか、 Vivado デザインネットリストに ILAv2.0 を挿入できます。

注記 : Vivado デバッグ IP コアを JTAG 基盤に接続する dbg_hub コアは、自動的にデザインに挿入されます。

• レガシー ChipScope Pro デバッグ IP コアは HDL コードにインスタンシエートする必要があります。

注記 : デバッグコアの Vivado デザインネットリストへの挿入は、レガシー ChipScope Pro デバッグ IP コアではサポートされません。

• ほかのレガシー ChipScope Pro デバッグ IP コアを JTAG チェーン基盤に接続するために使用される ICON コアは、ユーザーがデザインにインスタンシエートする必要があります。

重要 : ICON および dbg_hub コアが同じ JTAG ユーザースキャンチェーンを使用しないようにしてください。同じものが使用されると、 write_bitstream DRC チェックでエラーが発生します。

図 7-1 は、dbg_hub コアの JTAG ユーザースキャンチェーンの変更方法をスクリーンキャプチャに説明を付けて示しています。

Integrated Bit Error Ratio Tester (IBERT) 7 Series GTP、v2.00a (またはそれ以前) ChipScope Pro Analyzer

Integrated Bit Error Ratio Tester (IBERT) 7 Series GTP、 v3.0 (またはそれ以降) Vivado シリアル I/O アナライザー

Integrated Bit Error Ratio Tester (IBERT) 7 Series GTX、 v2.02a ChipScope Pro Analyzer

Integrated Bit Error Ratio Tester (IBERT) 7 Series GTX、 v3.0 (またはそれ以降) Vivado シリアル I/O アナライザー

Integrated Bit Error Ratio Tester (IBERT) 7 Series GTZ、 v2.0 ChipScope Pro Analyzer または Vivadoシリアル I/O アナライザー

表 7-4 : IBERT 7 Series デバッグ IP コアおよびランタイムツール要件 (続き)






図 7-1 : dbg_hub コアの JTAG ユーザースキャンチェーンの変更方法



第 8 章

その他のコマンドラインツールの Vivado への移行

概要この章では、さまざまなザイリンクスコマンドラインツールを Vivado™ Integrated Design Suite 環境で使用できるようにする方法について説明しています。

ISE Partgen コマンドラインツールの移行ISE® Design Suite の Partgen では、次が入手できます。

• システムにインストールされたデバイスすべての情報

• 詳細なパッケージ情報

これと同じタイプの情報は Vivado Design Suite で Tcl コマンドを使用すると入手できます。表 8-1 は、 Partgen のパートリストファイル (.xct) に格納されたのと同等の情報を取得する Vivado の Tcl コマンドです。

パートリストファイルの内容

表 8-1 : Tcl コマンドから Partgen のパートリストの内容へのマッピング

パートリストの内容 Tcl コマンド

Device get_parts

Package get_property PACKAGE [get_parts <part_name>]

Speedgrade get_property SPEED [get_parts <part_name>]

NBIOBS llength [get_sites -filter {IS_BONDED==1 && SITE_TYPE =~IOB*}

SLICES_PER_CLB [llength [get_sites -of_objects [lindex [get_tilesCLBLM_L_*] 0] -filter {NAME=~SLICE*}]]

NUM_BLK_RAMS llength [get_sites RAMB36*]



ISE Partgen コマンドラインツールの移行

NUM_BLK_RAM_COLS set looplimit[llength [get_sites RAMB36*]];

for {set i 0} {$i <= $looplimit} {incr i} {

set BLK_PER_COL [llength [get_sites RAMB36_X${i}Y*]]

if {$BLK_PER_COL > 0} {

puts "Number of BlockRAM per Column for RAMB36_X${i},$BLK_PER_COL"}}

for {set x 0} {$x <= $looplimit} {incr x} {

set BLK_COLS [llength [get_sites RAMB36_X*Y$x]]

if {$BLK_COLS > 0 } {

puts "Number of BlockRAM Columns for RAMB36_Y$x,$BLK_COLS"}}

FF_PER_SLICE [llength [get_bels -of [get_sites SLICE_X0Y0] -fil

ter {NAME=~*FF*}]]

NUM_MMCM llength [get_sites MMCM*]

NUM_LUTS_PER_SLICE llength [get_bels -of [get_sites SLICE_X0Y0] -filter{TYPE=~LUT_OR_MEM*}]

LUT_NAME ENUMERATIONa n dLUT_SIZE_ENUMERATION

foreach bel [get_bels -of [get_sites SLICE_X0Y0] -filter"TYPE=~LUT_OR_MEM*"] {

set name [split $bel /]

set type [get_property TYPE $bel]

set fields [split $type "M"]

lappend newlist "LUT_NAME=[lindex $name 1] andLUT_SIZE=[lindex $fields 2]"}

foreach line $newlist {puts "$line"}

NUM_GLOBAL_BUFFERS llength [get_sites BUFGCTRL*]

GLOBAL_BUFFERSENUMERATION

get_sites BUFGCTRL

GLOBAL_BUFFER IOBSENUMERATION

[get_sites -of [get_package_pins -filter {IS_CLK_CAPABLE==1&& IS_MASTER==1}]]

NUM_BUFIO_BUFFERS llength [get_sites BUFIO*]

BUFIO_BUFFERSENUMERATION

get_sites BUFIO

NUM_DSP llength [get_sites DSP*]

NUM_PCIE llength [get_sites PCIE*]

NUM_PLL llength [get_sites PLL*]

NUM_CLB llength [get_tiles CLB*]

CLKRGN ENUMERATION get_clock_regions

NUM_OF_SLR llength [get_slrs]

NUM_DSP_COLUMNS llength [get_sites DSP48_X*Y1]

NUM_DSP_PER_COLUMN llength [get_sites DSP48_X1Y*]

表 8-1 : Tcl コマンドから Partgen のパートリストの内容へのマッピング (続き)




ISE Partgen コマンドラインツールの移行

パッケージ情報

表 8-2 は、 Partgen のパッケージファイルの内容を取得する Tcl コマンドをリストしています。

NUM_BRAM_PER_COLUMN set looplimit [llength [get_sites RAMB36*]]

for {set i 0} {$i <= $looplimit} {incr i} {

set BLK_PER_COL [llength [get_sites RAMB36_X${i}Y*]]

if {$BLK_PER_COL > 0} {

puts "Number of BlockRAM per Column for RAMB36_X${i},$BLK_PER_COL"}}

for {set x 0} {$x <= $looplimit} {incr x} {

set BLK_COLS [llength [get_sites RAMB36_X*Y$x]]

if {$BLK_COLS > 0 } {

puts "Number of BlockRAM Columns for RAMB36_Y$x,$BLK_COLS"}}

HEIGHT_OF_DSP foreach region [get_clock_regions] { puts "Height of DSP48in $region, [llength [get_sites -filter"CLOCK_REGION==$region" DSP48*]]" }

SLR ENUMERATION get_slrs

表 8-2 : Tcl コマンドから Partgen のパッケージファイルの内容へのマッピング

パッケージファイル Tcl コマンド

ピンタイプ foreach pin [get_package_pins] {puts "Pin Type = [get_property CLASS [get_package_pins $pin|get_package_pins $pin]_]"}_

ピン名 foreach pin [get_package_pins] {puts "Pin Name = $pin"}

ピン関数 foreach pin [get_package_pins] {puts "Pin Function = [get_property PIN_FUNC [get_package_pins $pin|get_package_pins $pin]_]"}_

PAD 名 foreach pin [get_package_pins] {puts "PAD Name = [get_property NAME [get_sites $pin|get_sites $pin]_]"}_

ピンのバンク番号 foreach pin [get_package_pins] {puts "Bank Number = [get_property BANK [get_package_pins $pin|get_package_pins $pin]_]"}_

差動ペア foreach pin [get_package_pins] {puts "DIff Pair = [get_property DIFF_PAIR_PIN [get_package_pins $pin|get_package_pins $pin]_]"}_

IO バンクタイプ foreach pin [get_package_pins] {puts "Bank Type = [get_property BANK_TYPE [get_iobanks [get_property BANK [get_package_pins $pin|get_package_pins $pin]_]]]"}_

表 8-1 : Tcl コマンドから Partgen のパートリストの内容へのマッピング (続き)




ISE Bitgen コマンドラインツール

ISE Bitgen コマンドラインツール ISE Design Suite の Bitgen ツールでは、ビットストリームが生成されます。 Vivado では、 Tcl コマンドのwrite_bitstream を使用します。詳細は、次を参照してください。

• 『Vivado Design Suite Tcl コマンドリファレンスガイド』 (UG835) [参照 5]

• 『Vivado Design Suite ユーザーガイド : プログラムおよびデバッグ』 (UG908) [参照 6]

注記 : Bitgen コマンドのオプションは、 Vivado Design Suite の Tcl プロパティです。新しいプロパティおよび値についてはVivado Design Suite: 『Vivado Design Suite ユーザーガイド : プログラムおよびデバッグ』 (UG908) [参照 6] の「付録 A : デバイスコンフィギュレーションビットストリーム設定」を参照してください。

ISE Speedprint コマンドラインツール ISE Design Suite の Speedprint ツールでは、すべてのデバイスコンポーネントのスピードデータが生成されます。

重要 : Vivado Design Suite では、この機能はサポートされません。 ISE Design Suite speedprint ツールを使用してください。

ISE PROMGen コマンドラインツール ISE Design Suite の PROMGen ツールでは、プログラム用の PROM ファイルが作成されます。

重要 : Vivado Design Suite では、この機能はサポートされません。 PROM ファイルを作成するには、 ISE Design Suiteの PROMGen をご使用ください。

ISE BSDLAnno コマンドラインツール ISE Design Suite の BSDLAnno ツールでは、コンフィギュレーション後の BSDL (バウンダリスキャン記述言語) ファイルが作成されます。

重要 : Vivado Design Suite では、この機能はサポートされません。 BSDL ファイルを作成するには、 ISE Design Suite のBSDLAnno をご使用ください。



付録 A

使用廃止プリミティブ

概要次のプリミティブは、 7 シリーズデバイスに含まれていません。このため、 Vivado® Design ではこれらのプリミティブを使用できません。

A

• AFIFO35_INTERNAL

• ARAMB_36_INTERNAL

B

• BSCAN_FPGACORE

• BSCAN_SPARTAN3

• BSCAN_SPARTAN3A

• BUFCF

• BUFDS

• BUFE

• BUFGDLL

• BUFIO2

• BUFIO2_2CLK

• BUFIO2FB

• BUFIODQS

• BUFPLL

• BUFPLL_MCB

• BUFT

C

• CAPTURE_FPGACORE

• CLKDLL

• CLKDLLE

• CLKDLLHF

• CONFIG

• CRC32



概要

• CRC64

D

• DCM_CLKGEN

• DCIRESET

• DSP48A

• DSP48A1

E

• EMAC

F

• FDDRCPE

• FDDRRSE

• FIFO36_EXP

• FIFO36_72_EXP

• FMAP

• FRAME_ECC_VIRTEX4

• FRAME_ECC_VIRTEX5

G

• GT11

• GT11CLK

• GT11_CUSTOM

• GT11_DUAL

• GT11CLK_MGT

• GTHE1_QUAD

• GTPA1_DUAL

• GTP_DUAL

• GTX_DUAL

• GTXE1

I

• IBUF_DLY_ADJ

• IBUFDS_DLY_ADJ

• IBUFDS_GTHE1

• IBUFDS_GTXE1

• IFDDRCPE

• IFDDRRSE

• IODELAY2



概要

• IODRP2

• IODRP2_MCB

• ISERDES2

J• JTAGPPC

• JTAGPPC440

• JTAG_SIM_SPARTAN3A

• JTAG_SIM_VIRTEX4

• JTAG_SIM_VIRTEX5

M

• MCB

O

• OFDDRCPE

• OFDDRRSE

• OFDDRTCPE

• OFDDRTRSE

• ORCY

• OSERDES2

P

• PCIE_2_0

• PCIE_A1

• PCIE_EP

• PCIE_INTERNAL_1_1

• PMCD

• POST_CRC_INTERNAL

• PPC405_ADV

• PPC440

R

• RAMB32_S64_ECC

• RAMB36_EXP

• RAMB36SDP_EXP

• RAMB4_S1

• RAMB4_S1_S1

• RAMB4_S1_S16

• RAMB4_S1_S2



概要

• RAMB4_S1_S4

• RAMB4_S1_S8

• RAMB4_S16

• RAMB4_S16_S16

• RAMB4_S2

• RAMB4_S2_S16

• RAMB4_S2_S2

• RAMB4_S2_S4

• RAMB4_S2_S8

• RAMB4_S4

• RAMB4_S4_S16

• RAMB4_S4_S4

• RAMB4_S4_S8

• RAMB4_S8

• RAMB4_S8_S16

• RAMB4_S8_S8

• ROC

• ROCBUF

S

• SIM_CONFIG_S3A_SERIAL

• STARTUP_SPARTAN3E

T

• TBLOCK

• TEMAC

• TEMAC_SINGLE

• TIMEGRP

• TIMESPEC

• TOC

• TOCBUF




付録 B

その他のリソース

ザイリンクスの資料アンサーレコード、資料、ダウンロード、フォーラムなどのサポート資料は、ザイリンクスのサポートウェブサイトをご覧ください。

http://japan.xilinx.com/support

ザイリンクスの資料で使用されている技術用語の用語集はこちらをご覧ください。

http://japan.xilinx.com/company/terms.htm.

ソリューションセンターデバイス、ツール、 IP のサポートについては、ザイリンクスソリューションセンターを参照してください。デザインアシスタント、デザインアドバイザリ、トラブルシューティングなどが含まれます。

参考資料本書では、次の資料についての記述があります。

• Vivado Design Suite 2013.2 の資料 : (japan.xilinx.com/support/documentation/dt_vivado_vivado2013-2.htm)

1. 『Vivado Design Suite ユーザーガイド : デザインフローの概要』 (UG892)

2. 『Vivado Design Suite ユーザーガイド : システムレベルデザイン入力 (UG895)

3. 『Vivado Design Suite ユーザーガイド : 制約の使用』 (UG903)

4. 『制約ガイド』 (UG625) (http://japan.xilinx.com/support/documentation/sw_manuals/xilinx14_6/cgd.pdf)

5. 『Vivado Design Suite Tcl コマンドリファレンスガイド』 (UG835)

6. 『Vivado Design Suite ユーザーガイド : プログラムおよびデバッグ』 (UG908)

7. 『Vivado ユーザーガイド : IP を使用した設計』 (UG896)

8. 『Vivado Design Suite ユーザーガイド : デザイン解析およびクロージャーテクニック』 (UG906)

9. 『Vivado Design Suite チュートリアル : デザイン解析およびクロージャーテクニック』 (UG938)

10. 『Vivado Design Suite チュートリアル : エンベデッドハードウェアデザイン』 (UG940)


http://japan.xilinx.com/support

http://japan.xilinx.com/company/terms.htm

http://japan.xilinx.com/support/solcenters.htm

http://japan.xilinx.com/cgi-bin/docs/rdoc?v=2013.1;t=vivado+docs

http://japan.xilinx.com/cgi-bin/docs/rdoc?l=en;v=2013.2;d=ug892-vivado-design-flows-overview.pdf

http://japan.xilinx.com/cgi-bin/docs/rdoc?l=ja;v=2013.2;d=ug895-vivado-system-design-entry.pdf

http://japan.xilinx.com/cgi-bin/docs/rdoc?l=ja;v=2013.2;d=ug903-vivado-using-constraints.pdf

http://japan.xilinx.com/cgi-bin/docs/rdoc?l=ja;v=14.6;d=cgd.pdf

http://japan.xilinx.com/cgi-bin/docs/rdoc?l=ja;v=2013.2;d=ug835-vivado-tcl-commands.pdf

http://japan.xilinx.com/cgi-bin/docs/rdoc?l=ja;v=2013.2;d=ug908-vivado-programming-debugging.pdf

http://japan.xilinx.com/cgi-bin/docs/rdoc?v=2013.2;d=ug896-vivado-ip.pdf

http://japan.xilinx.com/cgi-bin/docs/rdoc?v=2013.2;d=ug896-vivado-ip.pdf

http://japan.xilinx.com/cgi-bin/docs/rdoc?v=2013.2;d=ug906-vivado-design-analysis.pdf

http://japan.xilinx.com/cgi-bin/docs/rdoc?v=2013.2;d=ug938-vivado-design-analysis-closure-tutorial.pdf

http://japan.xilinx.com/cgi-bin/docs/rdoc?v=2013.2;d=ug940-vivado-tutorial-embedded-design.pdf

Vivado Design Suite 移行手法ガイド (UG911) - Xilinx...移行手法ガイド japan.xilinx.com...

Documents

Transcript of Vivado Design Suite 移行手法ガイド (UG911) - Xilinx...移行手法ガイド japan.xilinx.com...