Vivado Design Suite · 2020-07-12 · Vivado Design Suite ユーザーガイドデザイン...

Vivado Design Suite ユーザーガイド

デザインフローの概要

UG892 (v2018.1) 2018 年 4 月 4 日

この資料は表記のバージョンの英語版を翻訳したもので、内容に相違が生じる場合には原文を優先します。資料によっては英語版の更新に対応していないものがあります。日本語版は参考用としてご使用の上、最新情報につきましては、必ず最新英語版をご参照ください。

UG892 (v2018.2) 2018 年 6 月 6 日

デザインフローの概要 2UG892 (v2018.1) 2018 年 4 月 4 日 japan.xilinx.com

改訂履歴

次の表に、この文書の改訂履歴を示します。

セクション改訂内容

2018 年 4 月 4 日バージョン 2018.1

全体的にアップデートメニューコマンドをアップデート。

「はじめに」章の後半のデザインフローセクションにリンクを追加。

「その他の RTL からビット -ストリームまでのデザインフ

ロー」

SDSoC® および SDAccel® 開発環境と Model Composer に関す

る情報を追加。

「プロジェクトを write_project_tcl コマンドを使用して再作

成」

write_project_tcl コマンドを使用する際に Tcl スクリプ

トを読み込む先のディレクトリに関する説明を追加。

UG892 (v2018.2) 2018 年 6 月 6 日

2018/06/06: Vivado® Design Suite 2018.2 リリース。2018.1 リリースから内容の変更なし。

https://japan.xilinx.com

https://japan.xilinx.com/about/feedback.html?docType=User_Guides&docId=UG892&Title=Vivado%20Design%20Suite%20%26%2312518%3B%26%2312540%3B%26%2312470%3B%26%2312540%3B%20%26%2312460%3B%26%2312452%3B%26%2312489%3B%3A%20%26%2312487%3B%26%2312470%3B%26%2312452%3B%26%2312531%3B%20%26%2312501%3B%26%2312525%3B%26%2312540%3B%26%2312398%3B%26%2327010%3B%26%2335201%3B&releaseVersion=2018.2&docPage=2

目次

改訂履歴 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 2

第 1章: Vivado システムレベルデザインフローはじめに . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 5

業界標準に基づいたデザイン . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 5

デザインフロー . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 7

第 2章: 使用モデルVivado Design Suite の使用モデル . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 13

Vivado 統合設計環境 (IDE) の使用 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 14

Tcl の使用 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 16

プロジェクトモードと非プロジェクトモードの理解 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 17

サードパーティデザインソフトウェアツールの使用 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 21

PCB 設計との関係 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 21

第 3章: プロジェクトモードの使用はじめに . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 23

プロジェクトモードの利点 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 25

プロジェクトの作成 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 25

Flow Navigator の理解 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 28

システムレベルのデザイン入力 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 30

IP の操作 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 33

IP インテグレーターを使用した IP サブシステムの作成 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 39

ロジックシミュレーション . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 41

ロジック合成およびインプリメンテーションの実行 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 46

ログファイル、メッセージ、レポート、プロパティの表示 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 50

デザイン解析および制約定義の実行 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 53

デバイスのプログラム、ハードウェア検証、およびデバッグ . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 62

プロジェクトモードでの Tcl コマンドの使用 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 63

第 4章: 非プロジェクトモードの使用概要 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 66

非プロジェクトモードの利点 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 67

デザインソースの読み込み . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 67

IP および IP サブシステムの使用 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 68

ロジックシミュレーションの実行 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 69

ロジック合成およびインプリメンテーションの実行 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 69

レポートの生成 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 70

デザインチェックポイントの使用 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 70

Vivado IDE を使用したデザイン解析 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 70

非プロジェクトモードでの Tcl コマンドの使用 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 72

デザインフローの概要 3UG892 (v2018.1) 2018 年 4 月 4 日 japan.xilinx.comUG892 (v2018.2) 2018 年 6 月 6 日



第 5章: ソース管理およびリビジョン管理の推奨事項リビジョン管理システムの使用 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 75

デザインおよび IP の新 Vivado Design Suite リリースへのアップグレード . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 90

付録 A: その他のリソースおよび法的通知ザイリンクスリソース . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 92

ソリューションセンター . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 92

Documentation Navigator およびデザインハブ . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 92

参考資料 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 93

トレーニングリソース . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 94

お読みください: 重要な法的通知 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 95




第 1章

Vivado システムレベルデザインフロー

はじめに

このユーザーガイドでは、 Vivado® Design Suite を使用して新しいデザインを作成し、ザイリンクスデバイスにプロ

グラムする概要が説明されています。また、デザインソースや IP コアの準備、インプリメンテーション、管理とい

う点に触れながら、使用モデル、デザイン機能、ツールオプションを簡単に説明します。

Vivado Design Suite では、ザイリンクスデバイスデザインのインプリメンテーションおよび検証に関するタスクをさ

まざまな方法で実行できます。「RTL からビット -ストリームまでのデザインフロー」に示すように、従来のレジス

タ転送レベル (RTL) からビットストリーム FPGA デザインフローを使用できるほか、「その他の RTL からビット -ス

トリームまでのデザインフロー」に示すような、 IP (Intellectual Property) 中心のデザインや C ベースのデザインに焦

点を置いたシステムレベルの統合フローも使用できます。

デザインの解析および検証は、フローの各段階で実行できます。デザイン解析機能には、ロジックシミュレーショ

ン、 I/O およびクロックプランニング、消費電力解析、制約定義、タイミング解析、デザインルールチェック

(DRC)、デザインロジックの表示、インプリメンテーション結果の解析と変更、およびプログラムおよびデバッグ

などがあります。

次の資料および QuickTake ビデオには、 Vivado Design Suite フローに関するその他の情報が含まれます。

• Vivado Design Suite QuickTake ビデオ: Vivado デザインフローの概要

• 『Vivado Design Suite チュートリアル: デザインフローの概要』 (UG888) [参照 10]

• Vivado Design Suite QuickTake ビデオ: Vivado IDE 入門

• Vivado Design Suite QuickTake ビデオ: UltraFast Vivado 設計手法

ソリューション全体は、 Vivado 統合設計環境 (IDE) というグラフィカルユーザーインターフェイス (GUI) に統合さ

れています。 Vivado IDE では、デザインおよび IP を作成、インプリメント、および検証するインターフェイスが提

供されています。また、すべてのフローは Tcl コマンドを使用しても実行できます。Tcl コマンドは Vivado IDE の Tcl

コンソールまたは Vivado Design Suite Tcl シェルから使用できます。 Tcl スクリプトを使用して、デザイン解析を含む

デザインフロー全体を実行したり、フローの一部のみを実行できます。

業界標準に基づいたデザイン

Vivado Design Suite では、次の業界標準がサポートされます。

• Tcl

• AXI4、 IP-XACT



https://japan.xilinx.com/cgi-bin/docs/ndoc?t=training;d=hardware/vivado-design-flows-overview.html

https://japan.xilinx.com/cgi-bin/docs/ndoc?t=video;d=hardware/getting-started-with-the-vivado-ide.html

https://japan.xilinx.com/cgi-bin/docs/ndoc?t=training;d=vivado/vivado-design-methodology.htm


第 1 章:Vivado システムレベルデザインフロー

• Synopsys デザイン制約 (SDC)

• Verilog、 VHDL、 VHDL-2008、 SystemVerilog

• SystemC、 C、 C++

Vivado Design Suite ソリューションは Tcl ベースで、SDC および XDC (ザイリンクスデザイン制約) フォーマットがサ

ポートされます。合成で Verilog、 VHDL、および SystemVerilog が幅広くサポートされるので、 FPGA が採用しやす

くなっています。 Vivado 高位合成 (HLS) が可能なので、 C、 C++、または System C 言語を使用してロジックを定義で

きます。 AXI4 および IP-XACT などの標準 IP インターコネクトプロトコルを使用すると、システムレベルのデザイ

ンがより短時間で簡単に統合できます。これらの業界標準がサポートされることにより、 EDA (電子システム設計自

動化) エコシステムでの Vivado Design Suite のサポートが向上します。また、 Vivado Design Suite には多くのサード

パーティツールが統合されています。





デザインフロー

図 1-1 に、 Vivado Design Suite での全体的なデザインフローを示します。ザイリンクスデザインハブには、設計タス

クやトピック別に資料が整理され、そのリンクがあります。ザイリンクスウェブサイトでデザインハブページを

参照します (日本語資料にアクセスできます)。

X-Ref Target - Figure 1-1

図 1‐1: Vivado Design Suite のデザインフロー

Hardware Bring-Up and Validation

Software DevelopmentSystem Design Entry

Configuring Xilinx and Third-Party IP

Development Software and Processor OS

IP Packager – IP Integrator

Configuring IP Subsystems Embedded Processor Design

RTLDevelopment

ImplementationLogic Simulation

Partial Reconfiguration Assign Logical and Physical Constraints

Logic Synthesis

Implementation

Timing Closure and Design Analysis

Generate Bitstream, Programming, and Debug

Processor Boot and Debug Export to SDK

C-Based Designwith High-Level

Synthesis

Model-Based Design withMATLAB® and Simulink® Software

System Generatorfor DSP Model Composer


https://japan.xilinx.com/cgi-bin/docs/ndoc?t=design+hubs




RTL からビット ‐ストリームまでのデザインフロー

RTL デザイン

RTL ソースファイルを指定してプロジェクトを作成したら、これらのソースを RTL コード開発、解析、合成、およ

びインプリメンテーションに使用できます。 Vivado Design Suite での使用が適になるように RTL および XDC を作

成するための推奨 RTL および制約テンプレートのライブラリがザイリンクスから提供されています。 Vivado 合成お

よびインプリメンテーションでは、 Verilog、 VHDL、 SystemVerilog、および XDC などの複数のソースファイルの種

類がサポートされます。 RTL プロジェクトの作成方法および操作方法は、『Vivado Design Suite ユーザーガイド : シス

テムレベルデザイン入力』 (UG895) [参照 13] のこのセクションを参照してください。

『UltraFast 設計手法 (Vivado Design Suite 用)』 (UG949) [参照 30] では、階層 RTL ソースおよびザイリンクスデザイン制

約 (XDC) を定義するために適なコーディング手法および設計テクニック、 Vivado Design Suite 特有の機能の使用方

法に関する情報、およびプログラムされたデザインのパフォーマンスを向上するためのテクニックを示します。

IP デザインとシステムレベルデザインの統合

Vivado Design Suite は、 IP をスタンドアロンのモジュールとして、またはシステムレベルデザインの一部として設

定、インプリメント、検証、および統合するための環境を提供します。 IP には、エンベデッドプロセッサ、 DSP デ

ジタル信号処理モジュール、 C ベースのアルゴリズムデザインなども含まれます。カスタム IP は IP-XACT プロトコ

ルに従ってパッケージされ、 Vivado IP カタログから使用できます。 IP は IP カタログからすばやくアクセスでき、コ

ンフィギュレーション、インスタンシエーション、および検証を実行できます。ザイリンクス IP では AXI4 イン

ターコネクト標準が使用され、より高速なシステムレベルの統合ができるようになっています。既存の IP は、 RTL

またはネットリストのいずれかの形式のデザインで使用できます。詳細は、『Vivado Design Suite ユーザーガイド : IP

を使用した設計』 (UG896) [参照 14] を参照してください。

IP サブシステムデザイン

Vivado IP インテグレーター環境では、 AMBA® AXI4 インターコネクトプロトコルを使用してさまざまな IP を IP サ

ブシステムに統合できます。ブロックデザイン形式のインターフェイスを使用して IP をインタラクティブに設定お

よび接続でき、回路図と同様、 DRC に従った接続を描画することにより、インターフェイス全体を簡単に接続でき

ます。標準インターフェイスを使用すると、従来の RTL ベースの接続に比べ、 IP の接続に要する時間を短縮できま

す。コネクションオートメーション機能および DRC セットを使用することにより、 IP を正しく設定して接続できま

す。これらの IP ブロックデザインは、この後検証され、パッケージされて、 1 つのデザインソースとして処理され

ます。ブロックデザインは、デザインプロジェクトで使用したり、ほかのプロジェクトと共有できます。 IP インテ

グレーター環境は、エンベデッドデザインおよびザイリンクス評価ボードインターフェイスのメインインターフェ

イスです。詳細は、『Vivado Design Suite ユーザーガイド : IP インテグレーターを使用した IP サブシステムの設計』

(UG994) [参照 32] を参照してください。

I/O およびクロックプランニング

Vivado IDE には I/O ピンプランニング環境が含まれており、デバイスパッケージピンまたは内部ダイパッドに I/O

ポートを正しく割り当てることができ、パッケージおよび I/O 関連データを解析するための表が提供されています。

メモリインターフェイスは、適なデータフローを得るため、特定の I/O バンクにインタラクティブに割り当てる

ことができます。 Vivado ピンプランナーツールのビューおよび表を使用すると、デバイスおよびデザインに関する

I/O データを解析できます。また、 I/O DRC および同時スイッチノイズ (SSN) の解析コマンドもあり、 I/O 割り当て

を検証できるようになっています。詳細は、『Vivado Design Suite ユーザーガイド : I/O およびクロックプランニング』



https://japan.xilinx.com/cgi-bin/docs/rdoc?v=2018.2;d=ug895-vivado-system-level-design-entry.pdf;a=xCreatingAnRTLProject




ザイリンクスプラットフォームボードサポート

Vivado Design Suite では、既存のザイリンクス評価プラットフォームボードをデザインのターゲットとして選択でき

ます。プラットフォームボードフローでは、ターゲットボードにインプリメントされたすべての IP インターフェ

イスにアクセス可能で、デザインで使用される IP をすばやく選択およびコンフィギュレーションできます。 IP コン

フィギュレーションパラメーターと、 I/O 規格およびパッケージピン制約などの物理ボード制約は、このフローを

通して自動的に割り当てられます。コネクションオートメーションを使用すると、選択した IP への接続をすばやく

実行できます。詳細は、『Vivado Design Suite ユーザーガイド : システムレベルデザイン入力』 (UG895) [参照 13] のこ

のセクションを参照してください。

合成

Vivado 合成では、 RTL デザイン全体のグローバルまたはトップダウンの合成が実行されます。 Vivado Design Suite で

は、デフォルトでアウトオブコンテキスト (OOC) またはボトムアップのデザインフローが使用され、ザイリンクス

IP カタログからの IP コアおよび Vivado IP インテグレーターからのブロックデザインが合成されます。また、階層

RTL デザインの特定のモジュールを OOC モジュールとして合成することも可能です。 OOC フローでは、階層デザ

インのデザインモジュール、 IP コア、ブロックデザインを、上位デザインから独立させて合成、インプリメン

ト、および解析できます。 OOC 合成されたネットリストは保存され、結果を保存し、ランタイムを短縮するため、

上位インプリメンテーション中に使用されます。 OOC フローは、階層チームデザイン、 IP および IP サブシステ

ムの合成およびインプリメント、大型の複雑なデザインのモジュール管理をサポートする効率的な手法です。 OOC

フローの詳細は、「アウトオブコンテキストデザインフロー」を参照してください。

Vivado Design Suite では、 EDIF または構造型 Verilog などのサードパーティ合成ソースもサポートされます。ただし、

Vivado IP カタログからの IP コアは Vivado 合成を使用して合成する必要があり、サードパーティ合成ツールで合成す

ることはサポートされていません。 7 シリーズデバイスのメモリ IP など、この要件の例外もいくつかあります。詳

細は、 IP のデータシートを参照してください。

重要: ISE ネットリスト形式 (NGC) は、 7 シリーズデバイスではサポートされています。 UltraScale™ およびそれ以降

のデバイスではサポートされません。

デザイン解析およびシミュレーション

Vivado Design Suite では、デザインプロセスの各段階でデザインを解析、検証、変更できます。回路のパフォーマン

スを改善するため、デザインルールおよび設計手法のチェックを実行し、ロジックシミュレーション、タイミング

および消費電力解析を実行できます。この解析は、 RTL エラボレーション、合成、およびインプリメンテーション

の後に実行できます。詳細は、『Vivado Design Suite ユーザーガイド : デザイン解析およびクロージャテクニック』


Vivado シミュレータを使用すると、デザインフローのさまざまな段階でビヘイビアーおよび構造ロジックシミュ

レーションを実行できます。このシミュレータでは、 Verilog および VHDL 混合モードのシミュレーションがサポー

トされ、結果が Vivado IDE の波形ビューアーに表示できます。サードパーティシミュレータを統合して Vivado IDE

から起動して使用することもできます。詳細は、「ロジックシミュレーションの実行」を参照してください。

配置および配線

合成済みネットリストが生成されたら、 Vivado インプリメンテーションを使用してネットリストをターゲットパー

ツで使用可能なデバイスリソースに適化および配置配線できます。 Vivado インプリメンテーションは、デザイン

の論理、物理、およびタイミング制約を満たすように実行されます。


https://japan.xilinx.com/cgi-bin/docs/rdoc?v=2018.2;d=ug895-vivado-system-level-design-entry.pdf;a=xUsingTheVivadoDesignSuiteBoardFlow





難しいデザインに対しては、インプリメンテーション結果の改善に役立つアドバンスフロアプラン機能があります。

具体的には、特定エリアに特定のロジックを制約したり、特定のデザインエレメントを手動で配置し、後続のイン

プリメンテーション run のためにそれを固定しておく機能などがあります。詳細は、『Vivado Design Suite ユーザー

ガイド : デザイン解析およびクロージャテクニック』 (UG906) [参照 23] を参照してください。

ハードウェアデバッグおよび検証

インプリメンテーション後には、 Vivado ロジック解析を使用するか、またはスタンドアロンの Vivado Lab Edition 環

境でデバイスをプログラムおよび解析できます。デバッグ信号は RTL デザインで特定するか、または合成後に挿入

でき、フローを通して処理されます。デバッグコアは、 ECO (エンジニアリングチェンジオーダー ) フローを使用

して RTL ソースファイル、合成済みネットリスト、またはインプリメント済みデザインに追加できます。 ECO フ

ローでは、デバッグプローブに接続されているネットを置き換えたり、外部プローブ用に内部信号をパッケージピ

ンに配線することもできます。詳細は、『Vivado Design Suite ユーザーガイド : プログラムおよびデバッグ』 (UG908)

[参照 24] を参照してください。

その他の RTL からビット ‐ストリームまでのデザインフロー

Vivado Design Suite では、次のセクションで説明するように、ほかにもいくつかのデザインフローがサポートされて

います。これらのフローはそれぞれ RTL からビットストリームまでのフローから派生したものなので、ここに説明

するインプリメンテーションおよび解析手法はほかのデザインフローにも適用されます。

SDAccel および SDSoC デザイン

SDAccel™ および SDSoC™ 開発環境には、 C、 C++、および OpenCL™ API 環境用の GPU のような馴染みのあるソフ

トウェアアプリケーション開発およびランタイム経験が提供されています。詳細は、『SDAccel 環境ユーザーガイ

ド』 (UG1023) [参照 1] および『SDSoC 環境ユーザーガイド』 (UG1027) [参照 2] を参照してください。

エンベデッドプロセッサデザイン

エンベデッドプロセッサデザインを作成する際は、ツールフローは少し異なります。エンベデッドプロセッサに

は効果的に起動および実行するためソフトウェアが必要なので、ソフトウェアデザインフローはハードウェアデザ

インフローと合わせて実行する必要があります。ハードウェアフローとソフトウェアフロー間のデータハンドオ

フおよび 2 つのドメイン間での検証が重要となります。

エンベデッドプロセッサハードウェアデザインを作成するには、 Vivado Design Suite の IP インテグレーターを使用

します。 Vivado IP インテグレーターブロックデザインでは、ユーザーがプロセッサコアとそのインターフェイスを

インスタンシエート、コンフィギュレーション、アセンブルします。 IP インテグレーターでは、規則に基づいて接

続が実行され、設計アシスタンスが提供されます。インプリメンテーションによりハードウェアデザインがコンパ

イルされたら、ソフトウェア開発および検証フローに使用するためザイリンクスソフトウェア開発キット (SDK) に

エクスポートします。シミュレーションおよびデバッグ機能を使用すると、 2 つのドメイン間でデザインをシミュ

レーションおよび検証できます。

ビデオ: Vivado IP インテグレーターとエンベデッドプロセッサデザインフローのトレーニングビデオは、 Vivado

Design Suite QuickTake ビデオ: Vivado IP インテグレーターを使用した Zynq デバイスの設計を参照してください。

エンベデッドプロセッサデザインフローの詳細は、次の資料を参照してください。

• 『Vivado Design Suite ユーザーガイド : エンベデッドプロセッサハードウェアデザイン』 (UG898) [参照 16]

• 『Vivado Design Suite チュートリアル : エンベデッドプロセッサハードウェアデザイン』 (UG940) [参照 28]


https://japan.xilinx.com/cgi-bin/docs/ndoc?t=video;d=hardware/targeting-zynq-using-vivado-ip-integrator.html





• 『UltraFast エンベデッドデザイン設計手法ガイド』 (UG1046) [参照 33]

Model Composer を使用したモデルベースのデザイン

Model Composer は、 MathWorks MATLAB® および Simulink® 製品でデザインを短時間で試行できるモデルベースの

デザインツールで、自動コード生成により、ザイリンクスデバイスのプロダクションまでの時間を短縮できます。

詳細は、『Model Composer ユーザーガイド』 (UG1262) [参照 3] を参照してください。

ザイリンクスの System Generator を使用したモデルベースの DSP デザイン

Vivado Design Suite に含まれている System Generator ツールを使用すると、 DSP ファンクションをインプリメントで

きます。スタンドアロンツールとして System Generator を使用して DSP ファンクションを作成し、 System Generator

デザインを IP モジュールにパッケージして IP カタログに含めることができます。生成された IP は別の Vivado デザ

インにサブモジュールとして追加できます。詳細は、『Vivado Design Suite ユーザーガイド : System Generator を使用

したモデルベースの DSP デザイン』 (UG897) [参照 15] を参照してください。

高位合成の C ベースデザイン

Vivado Design Suite の C ベースの高位合成ツール (Vivado HLS) を使用すると、 C、 C++、および SystemC を使用して

デザインのさまざまな DSP ファンクションを記述できます。 C コードは Vivado HLS (高位合成) ツールで作成および

検証します。高水準言語を使用すると、抽象的なアルゴリズム、データ型、仕様などを記述でき、さまざまなパラ

メーターを試してデザインパフォーマンスおよびエリアを適化できます。

Vivado HLS では、 C ベースのテストベンチおよびシミュレーションを使用して、デザイン環境から直接生成済みの

RTL をシミュレーションできます。 C から RTL への合成により C ベースデザインを RTL モジュールに変換したら、

それをパッケージして、デザインの残りの部分と共にインプリメンテーションするか、 IP インテグレーターのブ

ロックデザインにインスタンシエートできます。

ビデオ: Vivado HLS に関するさまざまなトレーニングビデオは、ザイリンクスウェブサイトの Vivado Design Suite

QuickTake ビデオチュートリアルページから視聴できます。

Vivado HLS ツールフローおよび機能については、次を参照してください。

• 『Vivado Design Suite ユーザーガイド : 高位合成』 (UG902) [参照 4]

• 『Vivado Design Suite チュートリアル: 高位合成』 (UG871) [参照 9]

パーシャルリコンフィギュレーションデザイン

パーシャルリコンフィギュレーションでは、パーシャルビットストリームを使用して動作中のザイリンクスデバイ

スの一部をリアルタイムでリコンフィギュレーションし、動作中のデザインの機能を変更できます。リコンフィ

ギャラブルモジュールは適切にプランニングし、要件どおりに機能するようにして、大パフォーマンスを達成す

る必要があります。

パーシャルリコンフィギュレーションフローでは、リコンフィギャラブルモジュールが適切に設計され、パーシャ

ルビットストリームアップデート中にグリッチのない動作を可能にするため、厳しい設計プロセスが必要となりま

す。これには、リコンフィギャラブルモジュールへのインターフェイス信号数の削減、デバイスリソースのフロア

プラン、ピン配置、パーシャルリコンフィギュレーション DRC への準拠などが含まれます。デバイスのプラグラム

方法も、コンフィギュレーション I/O ピンが正しく割り当てられるようにするため、適切にプランニングしておく必

要があります。


https://japan.xilinx.com/cgi-bin/docs/ndoc?t=vivado+videos





ビデオ: パーシャルリコンフィギュレーションフローについては、 Vivado Design Suite QuickTake ビデオ: Vivado での

パーシャルリコンフィギュレーションを参照してください。

パーシャルリコンフィギュレーションフローおよび機能については、次を参照してください。

• 『Vivado Design Suite ユーザーガイド : パーシャルリコンフィギュレーション』 (UG909) [参照 25]

• 『Vivado Design Suite チュートリアル: パーシャルリコンフィギュレーション』 (UG947) [参照 29]

階層デザイン

階層デザイン (HD) フローを使用すると、デザインを管理しやすい小型のブロックに分割して個別に処理できます。

階層デザインフローでは、適切なモジュールインターフェイスデザイン、制約定義、フロアプラン、およびいくつ

かの特別コマンドとデザイン手法が必要になります。詳細は、『Vivado Design Suite ユーザーガイド : 階層デザイン』


階層デザインのモジュラーアプローチを使用すると、モジュールをデザインのほかの箇所から独立させて解析でき、

トップダウンデザインでモジュールを再利用できます。各チームメンバーがデザインの特定セクションに対して作

業を実行して、タイミングクロージャおよびその他のデザイン目標を達成でき、その結果を再利用できます。

Vivado には、上位デザインのアウトオブコンテキスト (OOC) で論理モジュールを合成する機能など、階層デザイ

ンアプローチを可能にする機能がいくつかあります。特定のモジュールまたはデザイン階層レベルを選択し、それ

らを OOC で合成できます。モジュールパフォーマンスを適化して検証するため、モジュールレベルの制約を適

用できます。その後、インプリメンテーション中にモジュールデザインチェックポイント (DCP) が適用され、上

位ネットリストが生成されます。この方法を利用すると、上位合成の実行時間を短縮し、完成しているモジュー

ルを再合成する手間を省くことができます。


https://japan.xilinx.com/cgi-bin/docs/ndoc?t=training;d=hardware/partial-reconfiguration-in-vivado.htm

https://japan.xilinx.com/cgi-bin/docs/ndoc?t=training;d=hardware/partial-reconfiguration-in-vivado.htm



第 2章

使用モデル

Vivado Design Suite の使用モデル

推奨: Vivado ツールで初のデザインを開始する前に、『Vivado Design Suite ユーザーガイド : 入門』 (UG910) [参照 26]

を参照してください。

Vivado® Design Suite では、異なるデザインフローがサポートされているのと同様に、デザインの管理方法および

Vivado ツールをどのように使用するかによってさまざまな使用モデルもサポートされています。このセクションで

は、 Vivado ツールで使用モデルを利用するにあたり、決定しておくべきことをいくつか説明します。

次のような事項を決定しておく必要があります。

• スクリプトまたはコマンドを使用するか、グラフィカルユーザーインターフェイス (GUI) を使用するか。詳細

は、「Vivado 統合設計環境 (IDE) の使用」および「Tcl の使用」を参照してください。

• プロジェクト構造を使用して Vivado Design Suite でデザインソース、ステータス、結果が管理されるようにす

るか、ユーザー自身がデザインを作成して管理するか。「プロジェクトモードと非プロジェクトモードの理解」

を参照してください。

• ポータビリティを持たせるために IP コアを設定して 1 つのデザインプロジェクト内にそれらを含めるか、複数

プロジェクトで管理しやすくなるように設定済み IP コアのリモートリポジトリをプロジェクト外に構築する

か。

• ソースファイルをリビジョン管理システムを使用して管理するか。「リビジョン管理システムの使用」を参照し

てください。

• 合成またはシミュレーションにサードパーティツールを使用するか。「サードパーティデザインソフトウェア

ツールの使用」を参照してください。




第 2 章:使用モデル

Vivado 統合設計環境 (IDE) の使用

Vivado 統合設計環境 (IDE) は「プロジェクトモード」および「非プロジェクトモード」の両方で使用できます。

Vivado IDE では、デザインおよび IP を作成、インプリメント、および検証するインターフェイスが提供されていま

す。デザインを開くと、現在のデザインネットリストが読み込まれ、デザイン制約が適用され、ターゲットデバイ

スにデザインが合わせられます。 Vivado IDE では、次の図に示すように、デザインを視覚的に確認して作業できま

す。

プロジェクトモードを使用する場合、プッシュボタンデザインフローをサポートする Flow Navigator と呼ばれるイ

ンターフェイスが表示されます。デザインは RTL エラボレーション後、合成後、またはインプリメンテーション後

に開いて解析ができ、制約、ロジックまたはデバイスコンフィギュレーション、およびインプリメンテーション結

果に変更を加えることができます。また、デザインチェックポイントを使用して、デザインの現在の状態を保存で

きます。 Vivado IDE の詳細は、『Vivado Design Suite ユーザーガイド : Vivado IDE の使用』 (UG893) [参照 11] を参照し

てください。

ビデオ: 詳細は、 Vivado Design Suite QuickTake ビデオ: Vivado IDE 入門を参照してください。


図 2‐1: Vivado IDE でインプリメントされたデザインを開く






Windows での Vivado IDE の起動

[スタート ] → [すべてのプログラム] → [Xilinx Design Tools] → [Vivado <version>] → [Vivado <version>] をクリックしま

す。

注記: または、デスクトップの Vivado IDE のショートカットをダブルクリックします。

ヒント : 作業フォルダーは、 Vivado IDE のショートカットアイコンを右クリックして [プロパティ ] をクリックする

とアップデートできます。これにより、起動ディレクトリに書き込まれるプロジェクトファイル、ログファイル、

ジャーナルファイルが見つけやすくなります。

Windows または Linux のコマンドラインからの Vivado IDE の起動

コマンドプロンプトに次のコマンドを入力します。

vivado

このコマンドを入力すると、自動的に vivado -mode gui が実行され、 Vivado IDE が起動します。ヘルプが必要な

場合は、「vivado -help」と入力します。

ヒント : Vivado ツールのパスを現在のシェル/コマンドプロンプトに追加するには、

<install_path>/Vivado/<version> ディレクトリから settings64.bat または settings64.sh を実行しま

す。

コマンドラインから Vivado Design Suite を起動する場合、ディレクトリをプロジェクトディレクトリに変更して、

Vivado ツールでそのログファイルとジャーナルファイルがプロジェクトディレクトリに書き込まれるようにしま

す。これで、これらのファイルを必要に応じて見つけたり、確認しやすくなります。

推奨: プロジェクトディレクトリから Vivado Design Suite を起動すると、起動ディレクトリに書き込まれるプロジェ

クトファイル、ログファイル、ジャーナルファイルを見つけやすくなります。

Vivado Design Suite の Tcl シェルからの Vivado IDE の起動

Vivado Design Suite を Tcl モードで実行している場合は、次のコマンドを Tcl コマンドプロンプトに入力して、Vivado

IDE を起動します。

start_gui


図 2‐2: Vivado IDE デスクトップアイコン





Tcl の使用

サポートされるすべてのデザインフローおよび使用モデルは、 Tcl コマンドを使用して実行できます。 Tcl スクリプ

トでは、デザイン解析およびレポートを含むデザインフロー全体を実行したり、デザインの作成および合成などフ

ローの一部のみを実行できます。個々の Tcl コマンドを使用するか、 Tcl コマンドのスクリプトを作成して使用でき

ます。

Tcl コマンドを直接使用する場合は、 Vivado Design Suite Tcl シェルを使用するか、 Vivado IDE の [Tcl Console] ウィン

ドウを使用します。 Tcl および Tcl スクリプトに関する情報は、『Vivado Design Suite ユーザーガイド : Tcl スクリプト

機能の使用』 (UG894) [参照 12] および『Vivado Design Suite Tcl コマンドリファレンスガイド』 (UG835) [参照 8] を参

照してください。 Vivado ツールでの Tcl の使用方法の詳細は、『Vivado Design Suite チュートリアル: デザインフロー

の概要』 (UG888) [参照 10] を参照してください。

プロジェクトモードまたは非プロジェクトモードを使用した Tcl ベースのアプローチに関する詳細は、第 3 章「プ

ロジェクトモードの使用」または第 4 章「非プロジェクトモードの使用」を参照してください。

Vivado Design Suite Tcl シェルの起動

Vivado Design Suite Tcl シェルを起動するには、 Linux コマンドプロンプトまたは Windows コマンドプロンプトに次

のように入力します。

vivado -mode tcl

注記: Windows の場合、 [スタート ] → [すべてのプログラム] → [Xilinx Design Tools] → [Vivado <version>] → [Vivado

<version> Tcl Shell] をクリックしても起動できます。

バッチ Tcl スクリプトを使用した Vivado ツールの起動

Vivado ツールを起動するときに Tcl スクリプトを指定すると、 Vivado ツールをバッチモードで使用できます。 Linux

コマンドプロンプトまたは Windows コマンドプロンプトに次のように入力します。

vivado -mode batch -source <your_Tcl_script>

注記:バッチモードの場合、指定したスクリプトが実行された後 Vivado ツールが終了します。

Tcl フローでの Vivado IDE の使用

Tcl を使用する場合でも、 Vivado IDE でのインタラクティブな GUI ベースの解析および制約定義機能を利用できま

す。「Vivado IDE を使用したデザイン解析」に示すように、デザインサイクルのどの段階でも Vivado IDE でデザイ

ンを開くことができます。「デザインチェックポイントの使用」に示すように、デザインデータベースはどの時点

でもチェックポイントファイルとして保存でき、そのチェックポイントを後から開くことができます。

ザイリンクス Tcl Store の使用

ザイリンクス Tcl Store は、 Tcl コードのオープンソースリポジトリで、主に Vivado Design Suite を使用した FPGA デ

ザイン用に設計されています。 Tcl Store を使用すると、ユーザーから提供されたさまざまな問題を解決して生産性を

改善するスクリプトおよびユーティリティにアクセスできます。 Tcl スクリプトは、提供されているものをインス

トールできるほか、ほかのユーザーと共有するためにリリースすることもできます。 Tcl スクリプトおよびザイリン

クス Tcl Store の詳細は、『Vivado Design Suite ユーザーガイド : Tcl スクリプト機能の使用』 (UG894) [参照 12] を参照し

てください。


https://japan.xilinx.com/cgi-bin/docs/rdoc?v=2018.2;d=ug894-vivado-tcl-scripting.pdf;a=xXilinxTclStore

https://japan.xilinx.com/cgi-bin/docs/rdoc?v=2018.2;d=ug894-vivado-tcl-scripting.pdf;a=xXilinxTclStore




プロジェクトモードと非プロジェクトモードの理解

Vivado Design Suite には、主にプロジェクトモードと非プロジェクトモードの 2 つの使用モデルがあります。プロ

ジェクトモードと非プロジェクトモードは両方とも、 Vivado IDE または Tcl コマンドとバッチスクリプトを介して

開発および使用できますが、 Vivado IDE の方が Flow Navigator やグラフィカルなワークフローインターフェイスな

ど、プロジェクトモードの利点の多くを生かす機能があります。 Tcl コマンドは、非プロジェクトモードを実行す

るも単純な方法です。

プロジェクトモード

Vivado Design Suite では、プロジェクトベースのアーキテクチャの利点を生かして、デザインがアセンブル、インプ

リメント、およびステート管理されます。これは、「プロジェクトモード」と呼ばれます。プロジェクトモードで

は、デザインフローおよびデザインデータが Vivado ツールにより自動的に管理されます。

ヒント : プロジェクトモードの主な利点は、 Vivado Design Suite で依存性管理、レポート生成、データ保存など、デ

ザインプロセス全体が管理されることです。

プロジェクトモードを使用すると、ディスク上にディレクトリ構造が作成され、ローカルまたはリモートでデザイ

ンソースファイルが管理され、ソースファイルへの変更およびアップデートが管理されます。

重要: Windows などオペレーティングシステムによっては、ファイルパスおよびファイル名に字数制限 (256 文字な

ど) があります。使用しているオペレーティングシステムにそのような制限がある場合は、プロジェクトをドライブ

のルートの近くに保存して、ファイルパスおよびファイル名がなるべく短くなるようにしてください。

プロジェクト構造は、合成およびインプリメンテーション run およびそのステータスを管理し、合成およびインプリ

メントの結果とレポートを保存するためにも使用されます。次に例を示します。

• 合成後に HDL ソースを変更した場合、現在の結果が新でないと認識され、再合成する必要があることを示す

メッセージが表示されます。

• デザイン制約を変更した場合、再合成するか、再インプリメントするか、両方を実行するかを尋ねるメッセー

ジが表示されます。

• 配線が完了すると、タイミング、 DRC、設計手法、消費電力などのレポートが自動的に生成されます。

• Vivado IDE で 1 回クリックするだけでデザインフロー全体を実行できます。

プロジェクトの使用方法は、第 3 章「プロジェクトモードの使用」を参照してください。

非プロジェクトモード

または、インメモリコンパイル方法を使用すると、ソースやデザインプロセスをユーザーが管理できます。この方

法は、「非プロジェクトモード」と呼ばれます。非プロジェクトモードでは、 Tcl コマンドまたはスクリプトを使用

してデザインソースおよびデザインプロセスをユーザーが管理します。主な利点は、フローの各段階をユーザーが

完全に制御できる点にあります。

非プロジェクトモードを使用する場合、ソースファイルがリビジョン管理システムなどの現在のディレクトリから

読み出され、デザインがメモリ内でコンパイルされます。各デザイン段階は、 Tcl コマンドを使用して個別に実行で

きます。 Tcl コマンドを使用しても、デザインパラメーターとインプリメンテーションオプションを設定できます。





デザインプロセスのどの段階でも、デザインチェックポイントを保存し、レポートを生成できます。各インプリメ

ンテーション段階は特定の設計課題を満たすように調整でき、各段階後に結果を解析できます。また、どの段階で

も Vivado IDE を開いて、デザインを解析したり制約を設定したりできます。

非プロジェクトモードでは、各デザイン手順は Tcl コマンドを使用して制御されます。次に例を示します。

• 合成後に HDL ファイルを変更した場合、合成を再実行してメモリ内のネットリストをアップデートするのは

ユーザーの責任です。

• 配線後のタイミングレポートが必要な場合は、配線が完了した後にユーザーがタイミングレポートを生成する

必要があります。

• デザインパラメーターおよびインプリメンテーションオプションは、 Tcl コマンドおよびパラメーターを使用

して設定します。

• デザインプロセスのどの段階でも、 Tcl を使用してデザインチェックポイントを保存し、レポートを生成でき

ます。

デザインフローを進めて行くと、デザインは Vivado Design Suite でメモリ内に保持されます。非プロジェクトモー

ドでは、各セッション後にインメモリデザインが削除され、指定したデータのみがディスクに書き込まれます。非

プロジェクトモードの詳細は、第 4 章「非プロジェクトモードの使用」を参照してください。

機能の違い

プロジェクトモードでは、 Vivado IDE でデザインの履歴が管理され、デザインに関する情報が保存されますが、機

能の多くは自動化されているので、デフォルトフローではユーザーの制御できることは少なくなります。たとえば、

各 run に対してレポートファイルの標準セットのみが生成されます。ただし、 Tcl コマンドまたはスクリプトを使用

すると、プロジェクトモードでのツールのフローおよび機能をカスタマイズできます。

次の自動化機能は、プロジェクトモードを使用した場合にのみ使用できます。

• そのままで使えるデザインフロー

• 使いやすいプッシュボタンインターフェイス

• カスタマイズのための優れた Tcl スクリプト言語

• ソースファイルの管理およびステータス

• 標準レポートの自動生成

• ツール設定およびデザイン設定の保存および再利用

• 複数の合成およびインプリメンテーション run の試行

• run 結果の管理およびステータス

非プロジェクトモードはコンパイル手法であり、 Tcl コマンドで実行されるすべてのアクションをユーザーが制御で

きます。これは、制御およびバッチプロセスの必要な特定の設計者向けで完全にカスタマイズ可能なデザインフ

ローです。すべての処理はメモリ内で実行され、ファイルやレポートは自動的には生成されません。このため、デ

ザインをコンパイルするたびに、ソースの定義、ツールおよびデザイン設定パラメーターの設定、すべての Tcl コマ

ンドの実行、必要なレポートファイルの生成を実行する必要があります。これには、 Tcl スクリプトを使用できま

す。ディスク上にプロジェクトは作成されないので、ソースファイルは元の場所に配置されたままになり、デザイ

ン出力は指定したときにのみ指定した場所に作成されます。この方法では、 Tcl コマンドの優れた機能をすべて活用

でき、デザインプロセス全体を完全に制御できます。ユーザーの多くが、ツールとデザインデータの操作にこの

バッチコンパイルスタイル手法を使用しています。





表 2-1 に、プロジェクトモードと非プロジェクトモードの機能の違いを示します。

コマンドの違い

Tcl コマンドはモードによって異なり、作成される Tcl スクリプトもモードによって異なります。非プロジェクト

モードの場合、ツールオプションの設定、インプリメンテーションコマンドの実行、レポートの生成、デザイン

チェックポイントの書き込みなどの Tcl コマンドをそれぞれ実行する必要があります。プロジェクトモードの場合

は、合成、インプリメンテーション、およびレポートに対してラッパーコマンドが使用されます。

たとえば、プロジェクトモードの場合、プロジェクトにソースを追加するには、 add_files という Tcl コマンドを

使用します。ソースは、プロジェクトディレクトリ構造内で別のバージョンを保持するためにプロジェクトにコ

ピーしたり、リモートから参照したりできます。非プロジェクトモードの場合、 read_verilog、 read_vhdl、

read_xdc などの read_* Tcl コマンドを使用して、現在のディレクトリからさまざまなタイプのソースを読み出す

ことができます。

プロジェクトモードの場合は、 launch_runs コマンドを使用すると、設定済みのストラテジを使用してツールを

起動し、標準レポートを生成できます。これにより、インプリメンテーションコマンド、標準レポート、 run ストラ

テジの使用、 run ステータスの管理が一括で実行されます。デザインプロセスの前後にカスタムの Tcl コマンドを実

行することもできます。 run 結果は、自動的にプロジェクト内に保存されて管理されます。非プロジェクトモードの

場合、 opt_design、 place_design、および route_design などの各コマンドを実行する必要があります。

多くの Tcl コマンドは、レポートコマンドのようにどちらのモードでも使用できますが、プロジェクトモードまた

は非プロジェクトモードのいずれかでしか使用できないものもあります。スクリプトを作成する際は、いずれかの

モードでしか使用できないコマンドを混合しないように注意してください。たとえば、プロジェクトモードを使用

する場合は、非プロジェクトモードでしか使用できない synth_design のようなコマンドを使用しないようにし

ます。プロジェクトモードで非プロジェクトモード用のコマンドを使用すると、データベースでステータス情報が

アップデートされず、レポートが自動的に生成されなくなります。

ヒント : プロジェクトモードには GUI 操作が含まれ、ほとんどの場合に Tcl コマンドが実行されます。 Tcl コマンド

は Vivado IDE の Tcl コンソールに表示され、 vivado.jou ファイルにも保存されます。このファイルを使用して、

どちらのモードでも使用できるようなスクリプトを開発することも可能です。

図 2-3 に、プロジェクトモードと非プロジェクトモードの Tcl コマンドの違いを示します。

表 2‐1: プロジェクトモードと非プロジェクトモードの機能の違い

フローの要素プロジェクトモード非プロジェクトモード

デザインソースファイルの管理自動手動

フローナビゲーションガイド手動

フローのカスタマイズ Tcl コマンドで制限なし Tcl コマンドで制限なし

レポート自動手動

解析段階デザインおよびデザイン

チェックポイント

デザインおよびデザイン

チェックポイント






図 2‐3: プロジェクトモードと非プロジェクトモードのコマンド

create_project …add_files …import_files ……

launch_run synth_1wait_on_run synth_1open_run synth_1report_timing_summary

launch_run impl_1wait_on_run impl_1open_run impl_1report_timing_summary

launch_run impl_1 –to_step_write_bitstreamwait_on_run impl_1

read_verilog …read_vhdl …read_ip …read_xdc …read_edif ……

synth_design …report_timing_summarywrite_checkpoint

opt_designwrite_checkpointplace_designwrite_checkpointroute_designreport_timing_summarywrite_checkpoint

write_bitstream

GUI Tcl Script Tcl Script

Project Mode Non-Project Mode





サードパーティデザインソフトウェアツールの使用

ザイリンクスでは、複数のサードパーティデザインツールのサプライヤーと提携しています。次のソフトウェアソ

リューションには、合成およびシミュレーションツールのみが含まれます。

ロジック合成の実行

Vivado Design Suite では、 Synopsys 社および Mentor Graphics 社から提供されるザイリンクス FPGA ロジック合成ツー

ルの使用がサポートされています。 Vivado Design Suite では、構造 Verilog または EDIF 形式の合成済みのネットリス

トをインポートして、インプリメンテーションに使用できます。また、 Vivado Design Suite では、ロジック合成ツー

ルから出力される制約 (SDC または XDC) を使用することもできます。

ザイリンクス IP およびブロックデザインすべてで Vivado 合成が使用されます。メモリ IP、7 シリーズデバイスなど

を除き、ザイリンクス IP または IP インテグレーターブロックデザインにサードパーティ合成を使用することはサ

ポートされていません。詳細は、 IP のデータシートを参照してください。

ロジックシミュレーションの実行

Mentor Graphics 社、 Cadence 社、 Aldec 社、および Synopsys 社から提供されるロジックシミュレーションツールは、

Vivado IDE に統合されており、直接起動できます。また、これらのサポートされているすべてのサードパーティロ

ジックシミュレータ用にネットリストも出力できます。 Vivado Design Suite では、デザインフローのどの段階でも完

全な Verilog または VHDL ネットリストをエクスポートして、サードパーティシミュレータで使用できます。また、

標準遅延フォーマット (SDF) でインプリメンテーション後の遅延を含む構造型ネットリストをエクスポートして、

サードパーティのタイミングシミュレーションで使用することもできます。 Vivado Design Suite では企業ユーザー向

けにもスクリプトが生成されます。スクリプトおよびコンパイルされたライブラリを使用して、企業ユーザーは

Vivado Design Suite 環境なしでシミュレーションを実行できます。

ビデオ: 詳細は、 Vivado Design Suite QuickTake ビデオ: Vivado で Cadence IES を使用したシミュレーションおよび

Vivado Design Suite QuickTake ビデオ: Vivado で Synopsys VCS を使用したシミュレーションを参照してください。

注記:ザイリンクス IP には、 RTL ソースを Verilog または VHDL 形式のいずれかのみで提供されるものがあります。

合成後、いずれかの言語で構造型ネットリストを作成できます。

PCB 設計との関係

I/O プランニングプロセスは、高システムパフォーマンスを達成するために重要です。プリント回路基板 (PCB) 設

計者は通常、 PCB 上での FPGA の関係と向きを考慮する必要があり、高集積のボールグリッドアレイ (BGA) デバイ

スの配線は、 PCB 設計者にはも困難な課題です。重要なインターフェイス配線、電源とレールの位置、シグナル

インテグリティも課題事項です。 FPGA 設計者と PCB 設計者が密に協力し合うことが、こういった課題事項の解決

につながります。 Vivado IDE を使用すると、システムレベルのインターコネクトを適化するために、物理パッ

ケージピンと内部ダイパッド間の関係を視覚化できます。

Vivado Design Suite には、 FPGA、 PCB、システムデザインのそれぞれの領域間でデザイン情報を渡す方法が複数含

まれます。 I/O ピンコンフィギュレーションは、 CSV スプレッドシート、 RTL ヘッダー、または XDC ファイルを使

用して渡すことができます。 CSV スプレッドシートには、長さを一致させた接続および電源接続などのさまざまな


https://japan.xilinx.com/cgi-bin/docs/ndoc?t=video;d=hardware/simulating-with-cadence-ies-in-vivado.html

https://japan.xilinx.com/cgi-bin/docs/ndoc?t=video;d=hardware/simulating-with-synopsys-vcs-in-vivado.html




PCB デザインタスクに使用可能な、追加のパッケージおよび I/O 情報が含まれます。 IBIS (I/O Buffer Information

Specification) モデルも Vivado IDE からエクスポートして、 PCB でのシグナルインテグリティ解析に使用できます。

詳細は、次を参照してくだ

• 『Vivado Design Suite ユーザーガイド : I/O およびクロックプランニング』 (UG899) [参照 17]

• Vivado Design Suite QuickTake ビデオ: I/O プランニングの概要

• Vivado デザインハブ: I/O およびクロックプランニング


https://japan.xilinx.com/cgi-bin/docs/ndoc?t=video;d=hardware/i-and-o-planning-overview.html

https://japan.xilinx.com/support/documentation-navigation/design-hubs/dh0007-vivado-pin-planning-hub.html



第 3章

プロジェクトモードの使用

はじめに

プロジェクトモードの場合、 Vivado® Design Suite でプロジェクトディレクトリ構造が作成され、ソースファイル、

制約、 IP データ、合成およびインプリメンテーション run の結果、レポートなどが自動的に管理されます。 Vivado

Design Suite では、ソースファイルのステータス、コンフィギュレーション、デザインの状態なども管理およびレ

ポートされます。

作成できるのは、 RTL ベースのプロジェクト、または合成済みネットリストベースのプロジェクトです。ネットリ

ストプロジェクトは、サードパーティ合成ツールで主に使用され、デザインプロセスは合成後から管理されます。

ネットリストデザインを解析し、制約を割り当てて管理し、デザインをインプリメントして解析し、デバイスをプ

ログラムしてデバッグしたら、フロー全体でソースと出力を管理できます。

Vivado IDE では、 Flow Navigator (図 3-1) を使用すると、合成およびインプリメンテーションなどの定義済みデザイ

ンフロー手順を起動できます。 [Generate Bitstream] をクリックすると、新のデザインソースを使用してデザイン

が合成およびインプリメントされ、その後ビットストリームファイルが生成されます。この環境では、プッシュボ

タンデザインフローが提供されるほか、デザイン管理および解析のアドバンス機能も提供されます。 run はさまざ

まなインプリメンテーションコマンドを統合したラッパー Tcl スクリプトにより実行され、自動的に標準レポート

が生成されます。さまざまな run ストラテジを使用することで、配線密度およびタイミングクロージャなどのさま

ざまなデザインの問題点を見つけることができます。同時に複数のインプリメンテーション run を実行して、適な

結果になるかどうかを確認することもできます。

注記: run ストラテジは、プロジェクトモードにのみで使用できます。非プロジェクトモードの場合、すべての指示

子およびコマンドオプションを手動で設定する必要があります。

プロジェクトモードは Vivado IDE または Tcl コマンド /スクリプトを使用して実行できます。プロジェクト内で

Vivado IDE と Tcl を切り替えて使用することもできます。 Vivado IDE でプロジェクトを開くか作成すると、デザイン

の現在の状態、 run の結果、生成されたレポートおよびメッセージが表示されます。ソースの作成および変更、制約

の適用、デバッグ情報の適用、ツール設定の指定、デザインタスクの実行などが可能です。

推奨: プロジェクトモードを使用すると、も簡単に Vivado ツールとザイリンクスの推奨事項を理解できます。

Vivado には、デザインフローのさまざまな段階でデザインを開くことができるユニークな機能があります。 RTL エ

ラボレーション、合成、およびインプリメンテーションの後にデザインを開き、解析および制約の定義を実行でき

ます。デザインを開くと、 Vivado ツールでターゲットデバイスに対してネットリストと制約がコンパイルされ、

Vivado IDE でデザインが表示されます。デザインを開いたら、さまざまな解析およびレポート機能を使用して、異

なる条件や観点からデザインを解析できます。制約およびデザイン変更を適用して保存することもできます。詳細

は、『Vivado Design Suite ユーザーガイド : デザイン解析およびクロージャテクニック』 (UG906) [参照 23] を参照して

ください。




第 3 章:プロジェクトモードの使用


図 3‐1: Vivado IDE の Flow Navigator





プロジェクトモードの利点

プロジェクトモードには、次のような利点があります。

• プロジェクトステータス、 HDL ソース、制約ファイル、 IP コア、およびブロックデザインが自動的に管理さ

れます。

• 合成およびインプリメンテーションの結果が生成されます。

• インプリメンテーション結果から RTL ソースファイルへのクロスプローブなど、高度なデザイン解析機能があ

ります。

• run ストラテジによりコマンドオプションの設定が自動化され、標準レポートも自動的に生成されます。

• 複数の run を作成してさまざまな制約およびコマンドオプションを設定および確認できます。

プロジェクトの作成

Vivado Design Suite では、デザインの異なる目的に応じてさまざまなプロジェクトタイプがサポートされています。

たとえば、 RTL ソースやサードパーティ合成ツールからの合成済みネットリストを使用してプロジェクトを作成で

きるほか、空の I/O プランニングプロジェクトを作成し、デバイスを調べて早期ピンプランニングを実行すること

もできます。 Vivado IDE では、選択したプロジェクトタイプに関連するコマンドのみが表示されます。

Vivado IDE で Create Project ウィザードを使用すると、プロジェクトを簡単に作成できます。ウィザードを使用する

と、プロジェクト名やプロジェクトを保存するディレクトリ、プロジェクトタイプ (RTL、ネットリストなど)、

ターゲットパーツなどを定義できます。 RTL、 IP、ブロックデザイン、 XDC/SDC 制約、シミュレーションテスト

ベンチ、 System Generator からの DSP モジュール (IP)、 Vivado 高位合成 (HLS) からのソース、デザインに関する文書

など、さまざまなタイプのソースを追加できます。ソースを追加する際は、ソースを元の場所から参照するか、プ

ロジェクトディレクトリにコピーするかを指定できます。 Vivado Design Suite では各ファイルのタイムスタンプが監

視され、ステータスがレポートされます。ファイルが変更されると、ソースまたはデザインのステータスが新で

なくなったことが示されます。詳細は、『Vivado Design Suite ユーザーガイド : システムレベルデザイン入力』

(UG895) [参照 13] のこのセクションを参照してください。

注意: Windows OS にはパス長に 260 文字の制限があり、これが Vivado ツールに影響することがあります。この問題

を回避するには、プロジェクトを作成、 IP プロジェクトまたは Manage IP プロジェクトを定義、ブロックデザイン

を作成する際に、名前およびディレクトリ名をできるだけ短くしてください。


https://japan.xilinx.com/cgi-bin/docs/rdoc?v=2018.2;d=ug895-vivado-system-level-design-entry.pdf;a=xWorkingWithProjects




さまざまなタイプのプロジェクト

Vivado Design Suite には、ソースファイルのタイプおよびデザインタスクによって、さまざまなタイプのデザイン入

力を使用できます。これらのタスクを実行するのに使用できるプロジェクトタイプは、次のとおりです。

• RTL プロジェクト : RTL ソースファイルおよび制約を追加し、 Vivado IP カタログを使用して IP をコンフィギュ

レーションし、 Vivado IP インテグレーターを使用して IP サブシステムを作成し、デザインを合成およびインプ

リメントして、デザインプランニングおよび解析を実行できます。

• 合成後のプロジェクト : サードパーティネットリストをインポートし、デザインをインプリメントし、デザイン

プランニングおよび解析を実行できます。

• I/O プランニングプロジェクト : RTL ソースの入力前に、空のプロジェクトを作成し、早期 I/O プランニングを

実行したり、デバイスを調べたりできます。

• インポートプロジェクト : ISE Design Suite、 Xilinx Synthesis Technology (XST)、または Synopsys Synplify から既

存のプロジェクトソースをインポートできます。

• サンプルプロジェクト : ザイリンクス評価ボードで使用可能な Zynq®-7000 AP SoC または MicroBlaze™ エンベ

デッドデザインなどのサンプルプロジェクトを使用できます。

• パーシャルリコンフィギュレーションプロジェクト : パーシャルビットストリームを読み込んでデバイスのリ

コンフィギャラブル領域を変更することにより、動作中の FPGA デザインを動的にリコンフィギュレーション

できます。パーシャルリコンフィギュレーション (PR) 機能には、別のライセンスが必要です。

プロジェクトモードでのソースファイルの管理

プロジェクトモードの場合、プロジェクト構造によりソースが管理されます。 Vivado IDE では、 RTL デザインソー

ス、 IP シミュレーションソース、制約ソースなどのさまざまな種類のソースが個別に管理されます。ソースセット

というコンセプトにより複数バージョンのシミュレーションセットまたはデザイン制約セットを使用できるので、1

つのデザインプロジェクト内でさまざまなデザイン制約セットを管理および使用できます。 Vivado IDE では、シ

ミュレーションにも同じアプローチが使用され、デザインのさまざまな部分をシミュレーションできるよう、モ

ジュールレベルでシミュレーションセットを管理できます。

ソースを追加する場合は、リモートディレクトリからソースを参照するか、ソースをローカルのプロジェクトディ

レクトリ構造にコピーします。ソースは、ネットワーク接続されているディレクトリからも使用できます。どちら

の方法でも、 Vivado IDE ではファイルのタイムスタンプから、アップデートがないかどうかが確認されます。ソー

スファイルを変更すると、 Vivado IDE のプロジェクトステータスが変更され、合成またはインプリメンテーション

run が新でないことが示されます。読み取り専用のソースは、その権限に従って処理されます。

Vivado IDE にソースを追加する場合、 RTL ファイルをオプションでスキャンして、ソースディレクトリにある可能

性のあるインクルードファイルやほかのグローバルソースファイルを検索するようにできます。指定したディレク

トリまたはディレクトリツリー内にあるすべてのソースファイルの種類を [File] → [Add Sources] で追加できます。

Vivado IDE では、ディレクトリおよびその下位ディレクトリをスキャンして、既知のソースタイプに拡張子が一致

するファイルをインポートします。

ソースファイルがプロジェクトに追加されると、コンパイル順およびロジック階層が自動的に判断され、 [Sources]

ウィンドウに表示されます。これにより、形式が正しくない RTL や不足しているモジュールなどを特定しやすくな

ります。 [Messages] ウィンドウに RTL コンパイルに関するメッセージが表示され、メッセージをクリックすると該

当する RTL ソースが表示されます。また、ソースファイルをイネーブル/ディスエーブルにして、コンフィギュレー

ションを制御できます。





読み取り専用のリモートソースの使用

Vivado Design Suite では、プロジェクトを作成する際または非プロジェクトモードで読み込む際にリモートソース

ファイルを使用できます。ソースファイルが読み取り専用である場合、ファイルはメモリでコンパイルされますが、

元のファイルに変更を保存することはできません。必要に応じて、ソースファイルファイルを別のディレクトリに

保存できます。

プロジェクトのアーカイブ

Vivado IDE で [File] → [Project] → [Archive] をクリックすると、ソースファイル、デザインコンフィギュレーション、

run 結果データ (オプション) などを含むプロジェクト全体の ZIP ファイルが作成されます。プロジェクトでリモート

ソースが使用される場合、ファイルはローカルのプロジェクトにコピーされるので、アーカイブプロジェクトにす

べてのファイルが含まれます。

プロジェクトを再作成する Tcl スクリプトの作成

Vivado IDE で [File] → [Project] → [Write Tcl] をクリックすると、ソースファイル、 IP、デザインコンフィギュレー

ションを含むプロジェクト全体を再作成する Tcl スクリプトを作成できます。このスクリプトを、プロジェクト

ディレクトリ構造の代わりにソース管理システムにチェックインできます。

リビジョン管理システムの使用

さまざまなデザイン設定およびリビジョンの保存には、ソース管理システムが一般的に使用されます。 RCS

(Revision Control System)、 CVS (Concurrent Versions System)、 SVN (Subversion)、 ClearCase、 Perforce、 Git、 Bitkeeper

などのシステムがありますが、 Vivado ツールはどのシステムにも対応できます。 Vivado Design Suite ではデザインフ

ローを通してファイルが使用および生成され、これらのファイルはリビジョン管理システムを使用して管理できま

す。リビジョン管理ソフトウェアの詳細は、第 5 章「ソース管理およびリビジョン管理の推奨事項」を参照してく

ださい。

ビデオ: Vivado ツールでリビジョン管理システムを使用する際のベストプラクティスは、 Vivado Design Suite

QuickTake ビデオ: Vivado でのリビジョン管理の使用をご覧ください。


https://japan.xilinx.com/cgi-bin/docs/ndoc?t=video;d=hardware/vivado-design-suite-revision-control.html





Flow Navigator の理解

Flow Navigator (図 3-2) では、プロジェクトの設定、合成、インプリメンテーション、ビットストリームの生成など

の主なデザインプロセスタスクを制御します。 Flow Navigator で使用可能なコマンドおよびオプションは、デザイ

ンのステータスによって異なります。必要なデザインタスクが終了するまで実行できない手順は、淡色表示されま

す。


図 3‐2: Flow Navigator





サードパーティネットリストを使用して作成されたプロジェクトの場合、 Flow Navigator が異なります (図 3-3)。た

とえば、システムレベルデザイン入力、 IP、合成オプションなどは使用できません。

これらのデザインタスクが完了したら、デザイン結果を開き、解析したり、制約を適用したりできます。これには、

Flow Navigator で [Open Elaborated Design]、 [Open Synthesized Design]、または [Open Implemented Design] をクリックし

ます。詳細は、「デザイン解析および制約定義の実行」を参照してください。


図 3‐3:サードパーティネットリストプロジェクトの Flow Navigator





デザインを開くと、デザインフローに適したよく使用されるコマンドのセットが Flow Navigator に表示されます。

Flow Navigator でこれらのコマンドをクリックすると、既に開いていない場合はデザインが開き、操作が実行されま

す。図 3-4 に合成に関連するコマンドを示します。

システムレベルのデザイン入力

階層ソースファイルの自動コンパイルと管理

Vivado IDE の [Sources] ウィンドウ (図 3-5) では、ソースファイルが自動的に管理されます。このウィンドウには複

数のビューがあり、さまざまな方法でソースが表示されます。プロジェクトを開くか、変更すると、 [Sources] ウィ

ンドウでそのプロジェクトソースのステータスがアップデートされます。デザインソースがすばやくコンパイルさ

れ、ソースがダウンストリームツールでコンパイルされる順に [Sources] ウィンドウの [Compile Order] ビューに表示

されます。 RTL 階層のコンパイルで発生する可能性のある問題は、 [Message] ウィンドウにレポートされます。ソー

スの詳細は、『Vivado Design Suite ユーザーガイド : システムレベルデザイン入力』 (UG895) [参照 13] のこのセクショ

ンを参照してください。

ヒント : モジュールを上位モジュールとして明確に設定した場合、そのモジュールは保持され、合成に渡されます

が、上位モジュールとして指定していない場合は、 Vivado ツールでプロジェクト内の使用可能なソースファイル

の中から適なモジュールが上位モジュールとして選択されます。ファイルに構文エラーがあったり、エラボ

レートしない場合は、 Vivado ツールでそれが上位モジュールとして選択されることはありません。

制約およびシミュレーションソースは、セットに分類されます。制約セットは、制約の確認や管理に使用します。

さまざまなシミュレーションソースセットを使用すると、異なるシミュレーションセッションを開始できます。

ソースはどれでも追加、削除、ディスエーブル、またはアップデートできます。制約の詳細は、『Vivado Design Suite


図 3‐4: Flow Navigator の [Synthesis] セクション


https://japan.xilinx.com/cgi-bin/docs/rdoc?v=2018.2;d=ug895-vivado-system-level-design-entry.pdf;a=xWorkingWithSourceFiles

https://japan.xilinx.com/cgi-bin/docs/rdoc?v=2018.2;d=ug895-vivado-system-level-design-entry.pdf;a=xWorkingWithSourceFiles




ユーザーガイド : 制約の使用』 (UG903) [参照 20] を参照してください。シミュレーションの詳細は、『Vivado Design

Suite ユーザーガイド : ロジックシミュレーション』 (UG900) [参照 18] を参照してください。

RTL の開発

Vivado IDE には、 RTL の開発に役立つ次のような機能が含まれています。

• ソースファイルを作成および編集する Vivado IDE テキストエディター

• 複数のソースファイルで構文および言語コンストラクトの自動チェック

• 言語テンプレートからロジックコンストラクトの推奨例をコピーする機能

• 検索条件を入力してテンプレートライブラリを検索可能な [Find in Files] 機能

• RTL エラボレーションおよびインタラクティブな解析

• RTL デザインルールチェック (DRC)

• RTL 制約の割り当てと I/O プランニング


図 3‐5: ソースの階層表示





RTL のエラボレーションおよび解析

エラボレート済み RTL デザインを開くと、RTL ソースファイルがコンパイルされて RTL ネットリストがインタラク

ティブ解析用に読み込まれ、 RTL 構造、構文、ロジック定義を確認できます。次の解析およびレポート機能があり

ます。

• RTL のコンパイル検証および構文チェック

• RTL が UltraFast 設計手法ルールに準拠していることを確認するチェックを実行

• ネットリストおよび回路図の確認

• デザインルールチェック

• RTL ポートリストを使用した早期 I/O ピンプランニング

• 1 つのビューで RTL ソースファイル内のインスタンシエーションおよびロジック定義などのオブジェクトを選

択すると、ほかのビューでも自動選択

RTL の開発および解析の詳細は、『Vivado Design Suite ユーザーガイド : システムレベルデザイン入力』 (UG895) [参

照 20] を参照してください。RTL ベースの I/O ピンプランニングの詳細は、『Vivado Design Suite ユーザーガイド : I/O

およびクロックプランニング』 (UG899) [参照 17] を参照してください。

タイミング制約の開発および検証

Vivado IDE には、デザインのタイミング制約を作成および検証するための Timing Constraints ウィザードが含まれま

す。このウィザードでは、デザインのクロックおよび論理コンストラクトが識別され、タイミング制約を入力およ

び検証するためのインターフェイスが提供されます。インメモリデザインはクロック情報を含んだ合成後のデザイ

ンなので、このウィザードは合成後およびインプリメント後のデザインでのみ使用できます。詳細は、『Vivado

Design Suite ユーザーガイド : 制約の使用』 (UG903) [参照 20] を参照してください。

ヒント : Vivado Design Suite でサポートされるのは、 Synopsys デザイン制約 (SDC) およびザイリンクスデザイン制約

(XDC) ファイルのみです。ISE Design Suite で使用したザイリンクスユーザー制約ファイル (UCF) や Synplicity デザイ

ン制約は、直接はサポートされません。 UCF を XDC 形式に変換する方法は、『ISE から Vivado Design Suite への移行

ガイド』 (UG911) [参照 27] のこのセクションを参照してください。


https://japan.xilinx.com/cgi-bin/docs/rdoc?v=2018.2;d=ug911-vivado-migration.pdf;a=MigratingUCFConstraintsToXDC




IP の操作

ザイリンクス Vivado Design Suite には、さまざまなデザインソースから IP モジュールを設定、インプリメンテー

ション、検証、および統合する IP 中心のデザインフローがあります。ザイリンクス LogiCORE™ IP を含んだ、拡張

性の高い IP カタログもあり、これらの IP をスタンドアロンのモジュールとして、またはシステムレベルのデザイン

に組み込んで、設定および検証できます。詳細は、『Vivado Design Suite ユーザーガイド : IP を使用した設計』


また、 IP-XACT プロトコルを使用してカスタム IP をパッケージし、 Vivado IP カタログから利用することもできま

す。ザイリンクス IP は AXI4 インターコネクト規格を使用しており、高速システムレベル統合が可能です。既存の

IP は、 RTL またはネットリストとしてデザインに追加できます。

デザインに含まれる IP は、次の方法で操作できます。

• Manage IP フローを使用して IP をカスタマイズし、合成済みデザインチェックポイント (DCP) を含む出力ファ

イルを生成して、現在および今後のリリースで使用するためにカスタマイズを保持します。詳細は、『Vivado

Design Suite ユーザーガイド : IP を使用した設計』 (UG896) [参照 14] のこのセクションを参照してください。

• 作成されたザイリンクスコアインスタンス (XCI) ファイルをインポートまたは読み込んで、 IP をプロジェクト

モードまたは非プロジェクトモードで使用します。これは、チームメンバーの多い大規模なプロジェクトに推

奨される方法です。

• プロジェクトから IP カタログにアクセスし、 IP をカスタマイズしてデザインに追加します。 IP ファイルをプロ

ジェクトのローカルディレクトリ、またはプロジェクト外部に保存します。これはチームメンバーの少ないプ

ロジェクトに推奨される方法です。

IP のコンフィギュレーション

Vivado IP カタログ (図 3-6) には、プロジェクトで選択したターゲットデバイスで使用可能な IP が表示されます。こ

のカタログには、各 IP のバージョンおよびライセンス情報、該当するデータシートが含まれます。

Vivado IP カタログの [License] 列には、 [Included] または [Purchase] と表示されます。ザイリンクスから提供されてい

る IP には、次の定義が適用されます。

• [Included]: Vivado Design Suite 内で無償でライセンス付与されるザイリンクス LogiCORE™ IP コアで、ザイリン

クスエンドユーザーライセンス契約が適用されます。

• [Purchase]: 有償のザイリンクス LogiCORE IP で、コアライセンス契約が適用されます。これらのコアの評価版

には、コア評価ライセンス契約が適用されます。


https://japan.xilinx.com/cgi-bin/docs/rdoc?v=2018.2;d=ug896-vivado-ip.pdf;a=UsingManageIPProjects




プロジェクトで使用されている IP コアのライセンスステータス情報は、 [Report] → [Report IP Status] をクリックする

と表示されます。 IP ライセンスの取得方法は、ライセンスに関するソリューションセンターを参照してください。

ザイリンクスおよびパートナーでは、 Vivado IP カタログに含まれていない IP コアも提供しています。入手可能な IP

は、ザイリンクスウェブサイトの IP ページを参照してください。

IP をダブルクリックすると、コンフィギュレーションウィザードが起動し、 IP をデザインにインスタンシエートで

きます。 IP をコンフィギュレーションしたら、ザイリンクスコアインスタンスファイル (.xci) が作成されます。

このファイルには、 IP のカスタマイズオプションすべてが含まれます。このファイルに基づいて IP のすべての出力

ファイルが生成されます。これらの出力ファイルには、合成およびシミュレーション用の HDL、制約、テストベン

チ (場合によって)、 C モジュール、サンプルデザインなどが含まれます。これらのファイルは、使用されるカスタ

マイズオプションに基づいて作成されます。


図 3‐6: Vivado IP カタログ


https://japan.xilinx.com/support/licensing_solution_center.html

https://japan.xilinx.com/products/intellectual-property.html




IP 出力ファイルの生成

IP の出力ファイルは、その IP 特定の設定を合成、シミュレーション、およびインプリメンテーションツールで使用

できるようにするために作成されます。出力ファイルを生成すると、ディレクトリ構造が設定されて、その IP に関

するさまざまな出力ファイルが保存されます。それらのフォルダーおよびファイルの名前はわかりやすいものに

なっているので、変更しないでください。 Vivado Design Suite では、次の出力ファイルが生成されます。

• インスタンシエーションテンプレート

• RTL ソースファイルと XDC 制約

• 合成済みデザインチェックポイント (デフォルト )

• サードパーティシミュレーションソース

• サードパーティ合成ソース

• サンプルデザイン (該当 IP のみ)

• テストベンチサンプルデザイン (該当 IP のみ)

• C モデル (該当 IP のみ)

ヒント : プロジェクトモードの場合、足りない出力ファイルが合成中に自動的に生成され、アウトオブコンテキス

トフローの場合は合成済みデザインチェックポイント (DCP) ファイルも含まれます。非プロジェクトモードでは、

グローバル合成の前に出力ファイルを手動で生成しておく必要があります。

デザインにあるカスタマイズされた各 IP に対し、合成済みデザインチェックポイントを含め、すべての出力ファイ

ルを生成しておく必要があります。すべて生成しておくと、 IP を完全な形でアーカイブしたり、リビジョン管理用

に保存できます。このように、新しいバージョンの Vivado Design Suite にその IP が含まれていなかったり、望まし

くない変更 (インターフェイスの変更など) が IP に加えられていたりしても、シミュレーションに必要なファイル

や、新しいバージョンの Vivado Design Suite で合成およびインプリメンテーションを実行するために必要なファイル

は手元にあることになります。

IP コアコンテナーの使用

オプションのコアコンテナー機能を使用すると、 IP が 1 つのファイルにまとめられるので、リビジョン管理システ

ムでの作業が簡単になります。このオプションを利用することで、 IP 設定ファイル (XCI) と出力ファイルを、ディ

レクトリ構造ではなく、 IP コアコンテナーファイル (XCIX) という 1 つのバイナリファイルに格納できます。XCIX

ファイルは XCI ファイルと類似しており、ツールでは同様に機能します。 IP コアコンテナーの使用に関する詳細

は、『Vivado Design Suite ユーザーガイド : IP を使用した設計』 (UG896) [参照 14] を参照してください。コアコンテ

ナーを使用したリビジョン管理に関する詳細は、「IP ソースの管理」を参照してください。





アウトオブコンテキストデザインフロー

デフォルトでは、 Vivado Design Suite は、アウトオブコンテキスト (OOC) デザインフローを使用して、 IP カタログ

からの IP および Vivado IP インテグレーターからのブロックデザインを合成します。 OOC フローでは、階層デザイ

ンのデザインモジュール、 IP コア、またはブロックデザインを上位デザインからは独立させて合成、インプリメ

ント、解析できます。 OOC フローでは、合成結果を保存し再利用できるので、デザインサイクル時間を短縮し、デ

ザインの反復作業を省くことができます。

Vivado IP カタログからデザインに追加された IP コアは、デフォルトで OOC フローを使用するようになっています。

詳細は、『Vivado Design Suite ユーザーガイド : IP を使用した設計』 (UG896) [参照 14] のこのセクションを参照してく

ださい。 Vivado IP インテグレーターで作成されたブロックデザインも、出力ファイルを生成するときには、デフォ

ルトで OOC フローを使用するようになっています。詳細は、『Vivado Design Suite ユーザーガイド : IP インテグレー

ターを使用した IP サブシステムの設計』 (UG994) [参照 32] のこのセクションを参照してください。

Vivado Design Suite では、デザインのグローバル合成およびインプリメンテーションがサポートされ、すべてのモ

ジュール、ブロックデザインおよび IP コアが統合された上位デザインの一部として合成できます。 OOC フロー

では、特定のモジュールをアウトオブコンテキスト合成するようマークし、それ以外のモジュールは上位デザイ

ンのグローバル合成に含めることができます。 Vivado IP インテグレーターからのブロックデザインの場合は、ブ

ロックデザイン全体を OOC 合成に指定するか、 IP ごと、またはブロックデザインで使用される IP ごとに OOC 合

成を指定できます。グローバルモードで実行する場合、デザイン制約はすべて Viviado 合成で表示可能になっていま

す。 OOC モードで実行する場合は、見積もられた制約が合成中に使用されます。

Vivado 合成ツールには、同じ IP カスタマイズを使用するほかのデザインで再利用できるよう、 OOC 合成の結果を保

存するキャッシュがあります。これにより、大型で複雑なデザインの合成に要する時間をかなり短縮できます。

OOC IP またはモジュールに対し、デザインチェックポイント (DCP) が作成され、これには合成済みのネットリスト

およびデザイン制約が含まれています。 OOC モジュールは、合成したデザインを開いてすべてのエレメントがアセ

ンブルされるまでは、上位デザインでブラックボックスとして表示されます。上位の合成デザインを開く前は、

上位デザインのリソース使用率および解析に OOC モジュール (ブラックボックス) のネットリストやリソース情報

が含まれない可能性があるので、デザインの完全なビューは提供されません。

重要: より正確なレポートを取得するには、統合された OOC モジュールがすべて含まれる上位の合成済みデザイ

ンを開いて解析してください。

OOC フローは、 Vivado 合成、インプリメンテーション、および解析でサポートされます。詳細は、『Vivado Design

Suite ユーザーガイド : 合成』 (UG901) [参照 19] のこのセクションを参照してください。 OOC 合成は、『Vivado Design

Suite ユーザーガイド : 階層デザイン』 (UG905) [参照 22] に示すように、階層設計手法およびチームデザインアプ

ローチにも使用されます。

IP の制約

多くの IP には、 Vivado 合成およびインプリメンテーション中に使用される XDC 制約ファイルがあります。 IP

が Vivado IP カタログからカスタマイズされたものである場合、これらの制約は、プロジェクトモードおよび非

プロジェクトモードの両方で自動的に適用されます。

IP コアの多くでは、これらの XDC ファイルの入力クロックが参照されます。これらのクロックは、上位でユー

ザーが指定したものか、またはデザイン内のほかの IP コアから供給されることもあります。 Vivado ツールでは、デ

フォルトで IP クロックおよびユーザー定義の上位クロックが先に作成され、これらのクロックがそれを必要とす

る IP コアに供給されます。詳細は、『Vivado Design Suite ユーザーガイド : IP を使用した設計』 (UG896) [参照 14] のこ



https://japan.xilinx.com/cgi-bin/docs/rdoc?v=2018.2;d=ug896-vivado-ip.pdf;a=xSynthesisOptionsForIP

https://japan.xilinx.com/cgi-bin/docs/rdoc?v=2018.2;d=ug994-vivado-ip-subsystems.pdf;a=xGeneratingOutputProducts

https://japan.xilinx.com/cgi-bin/docs/rdoc?v=2018.2;d=ug901-vivado-synthesis.pdf;a=xSettingABottomUpFlowUsingTheOutOfContextFlow

https://japan.xilinx.com/cgi-bin/docs/rdoc?v=2018.2;d=ug896-vivado-ip.pdf;a=xWorkingWithIPConstraints

https://japan.xilinx.com/cgi-bin/docs/rdoc?v=2018.2;d=ug896-vivado-ip.pdf;a=xWorkingWithIPConstraints




IP の検証

IP を合成し、ビヘイビアーまたは構造型ロジックシミュレーションを実行し、 IP モジュールをインプリメントし

て、タイミング、消費電力、リソース使用率などを検証することにより、 Vivado IP を検証できます。通常、スタン

ドアロン IP を検証するには、小さなサンプルデザインが使用されます。上位デザインプロジェクトのコンテキス

ト内で IP モジュールを検証することもできます。 IP は合成済みデザインチェックポイントを作成するので、このボ

トムアップ検証ストラテジはスタンドアロンまたはプロジェクト内のいずれでもうまく機能します。

Vivado IP カタログに含まれるザイリンクス IP の多くには、サンプルデザインが含まれます。 IP にサンプルデザイ

ンが含まれているかどうかは、図 3-7 に示すように、 [Manage IP] または RTL プロジェクトで [IP Sources] タブに含ま

れる IP を右クリックし、 [Open IP Example Design] が選択できるかどうかでわかります。また、 Tcl で IP の

SUPPORTED_TARGETS プロパティからも、同じことを確認できます。

選択した IP に対しサンプルデザインを作成し、そのサンプルデザインプロジェクト内でスタンドアロン IP を検証

するには、 [Open IP Example Design] という右クリックメニューを使用します。サンプルデザインと IP 出力ファイル

の使用に関する詳細は、『Vivado Design Suite ユーザーガイド : IP を使用した設計』 (UG896) [参照 14] を参照してくだ

さい。

IP の中には、サンプルデザインにテストベンチが含まれているものがあり、カスタマイズした IP の機能を検証する

のに使用できます。ビヘイビアー、合成後、またはインプリメンテーション後のシミュレーションを実行できます。

また、論理またはタイミングシミュレーションを実行できます。タイミングシミュレーションおよび論理シミュ

レーションを実行するには、サンプルデザインを合成およびインプリメントする必要があります。 IP のシミュレー

ションに関する詳細は、その IP の製品ガイドを参照してください。シミュレーションの詳細は、『Vivado Design


メモリ IP の使用

ザイリンクスメモリ IP を使用する場合は、追加の I/O ピンプランニング手順が必要です。 IP をカスタマイズした

後、 Vivado IDE でエラボレート済みデザインまたは合成済みデザインを開いて上位 I/O ポートを物理的なパッケー

ジピンに割り当てます。


図 3‐7:サンプルデザインを開く





各メモリ IP に関連するポートはすべて I/O ポートインターフェイスとしてグループ化されており、簡単に特定およ

び割り当てできます。メモリバンク /バイトプランナーが提供されており、メモリ I/O ピングループを物理的なデバ

イスピンのバイトレーンに割り当てることができます。

詳細は、『Vivado Design Suite ユーザーガイド : I/O およびクロックプランニング』 (UG899) [参照 17] のこのセクショ

ンを参照してください。

デザインにメモリ IP が含まれる場合は、次の資料を参照してください。

• シミュレーションの詳細: 『UltraScale アーキテクチャ FPGA メモリ IP LogiCORE IP 製品ガイド』 (PG150) [参

照 5]

• MicroBlaze™ プロセッサデザインを含むメモリ IP のシミュレーション例: 『リファレンスシステム: IP インテ

グレーターを用いた Kintex-7 MicroBlaze システムシミュレーション』 (XAPP1180) [参照 7]

カスタム IP および IP サブシステムのパッケージ

Vivado Design Suite では、カスタム IP またはブロックデザインをパッケージして、 Vivado IP カタログに IP としてリ

ストし、デザインまたは Vivado IP インテグレーターで使用できます。 IP は、 RTL ソースファイルのコレクション、

Vivado IP インテグレーターのブロックデザイン、 Vivado Design Suite プロジェクト全体など、さまざまなソースから

パッケージできます。

パッケージされた IP のディレクトリは、 Vivado IDE で [Tools] → [Settings] をクリックし、 [Settings] ダイアログボッ

クスの [IP] → [Repository] ページに追加できます。 IP のリポジトリを追加すると、リポジトリからの IP コアが IP カ

タログに表示されるようになります。

ヒント : IP の HDL をパッケージする前に、シミュレーションおよび合成を実行し、デザインで正しいことを確認し

てください。

IP を設定して、 Vivado IP カタログおよび IP インテグレーター内で使用できるようにする方法は複数あります。たと

えば、 Create and Package IP ウィザードを使用し、順を追って、プロジェクト、ブロックデザイン、または指定ディ

レクトリからの IP をパッケージしていくことができます。また、エンベデッドプロセッサデザインで使用するため

の新しいテンプレート AXI4 ペリフェラルを作成してパッケージすることもできます。

重要: カスタム IP 定義の作成中に、サポートされるデバイスファミリの正しいリストを適切に定義してください。

これは、 IP を複数のデバイスファミリで使用する場合に特に重要になります。

詳細は、『Vivado Design Suite ユーザーガイド : カスタム IP の作成とパッケージ』 (UG1118) [参照 34] および『Vivado

Design Suite チュートリアル: カスタム IP の作成とパッケージ』 (UG1119) [参照 35] を参照してください。

IP のアップグレード

Vivado Design Suite のリリースごとに、新しい IP バージョンもリリースされます。新しいリリースごとにデザインで

使用されている IP をアップグレードすることを推奨します。ただし、不要な変更を招かないように、既に設定、合

成された古いバージョンの IP をスタティック IP として使用することもできます。既存 IP のスタティックバージョ

ンを使用するには、その IP の出力ファイルがすべて生成されていて、その生成された出力ファイルに変更を加える

ことができないようにしておく必要があります。詳細は、『Vivado Design Suite ユーザーガイド : IP を使用した設計』


デザイン内の IP の現在のステータスをレポートするには、 Tcl コマンド report_ip_status を使用します。変更が

必要であれば、 IP を選択して、その IP だけを新バージョンにアップグレードすることもできます。各 IP の変更ロ


https://japan.xilinx.com/cgi-bin/docs/rdoc?v=2018.2;d=ug899-vivado-io-clock-planning.pdf;a=xIOPlanningForUltraScaleMemoryIP

https://japan.xilinx.com/cgi-bin/docs/rdoc?v=2018.2;d=ug899-vivado-io-clock-planning.pdf;a=xIOPlanningForUltraScaleMemoryIP

https://japan.xilinx.com/cgi-bin/docs/rdoc?v=2018.2;d=ug896-vivado-ip.pdf;a=xUpgradingIP

https://japan.xilinx.com/cgi-bin/docs/rdoc?v=2018.2;d=ug835-vivado-tcl-commands.pdf;a=xreport_ip_status




グに、変更の詳細が説明されており、必要なデザインアップデートがリストされています。たとえば、新しい IP

バージョンで上位ポートが変更された場合、デザインを修正する必要があることがあります。新リリースで IP

バージョンが変更になっている場合は、デザインで使用されているバージョンがロックされ、スタティック IP とし

て使用する必要があります。使用できる出力ファイルはその時点で出力されているファイルです。または、現在の

リリースをサポートするバージョンにアップデートする必要があります。ロックされた IP はロックされているとレ

ポートされ、 Vivdao IDE の [Sources] ウィンドウに鍵型のシンボルが表示されます。

IP インテグレーターを使用した IP サブシステムの作成

Vivado IP インテグレーターでは、ブロックデザイン (.bd)、または AXI4 インターコネクトプロトコルを使用して

複数の IP をまとめた IP サブシステムを作成できます。 IP インテグレーターでは、 IP コアをすばやく接続して、

Zynq® UltraScale+™ MPSoC、 Zynq-7000 All Programmable (AP) SoC および MicroBlaze プロセッサを使用したエンベ

デッドプロセッサベースのデザインを含む、ドメイン特定のサブシステムおよびデザインを作成できます。「カス

タム IP および IP サブシステムのパッケージ」で説明しているように、 Vivado HLS からの高位合成モジュール、

System Generator からの DSP モジュール、 [Package IP] 機能を使用してパッケージ化したカスタム IP をインスタンシ

エートできます。

Vivado IP インテグレーターでは、デザインキャンバスに IP をドラッグアンドドロップし、 AXI インターフェイス

をワイヤ 1 つを使用して接続し、ポートおよびインターフェイスポートを配置して IP サブシステムを上位デザイ

ンに接続します。これらの IP ブロックデザインは、ソース (.bd) としてパッケージされ、ほかのデザインで再利用

することもできます。詳細は、『Vivado Design Suite ユーザーガイド : IP インテグレーターを使用した IP サブシステ

ムの設計』 (UG994) [参照 32] または『Vivado Design Suite ユーザーガイド : エンベデッドプロセッサハードウェアデ

ザイン』 (UG898) [参照 16] を参照してください。


図 3‐8: Vivado IP インテグレーター





IP サブシステムの構築

Vivado IP インテグレーターのインタラクティブなブロック設計機能を使用すると、 IP を設定したり、複数の IP を統

合したりする作業が簡単になります。

ヒント : Tcl スクリプトで作業する場合は、 Vivado IDE を使用してインタラクティブにブロックデザインを作成して

から、ブロックデザインを再生成するのに必要なスクリプトを取り込んで編集することを推奨します。 IP インテグ

レーターでは、現在のブロックデザインをメモリで作成し直すための Tcl スクリプトを作成できます。

ブロックデザインでの RTL モジュールの参照

Vivado IP インテグレーターのモジュール参照機能を使用すると、Verilog または VHDL ソースファイルで定義された

モジュールまたはエンティティをブロックデザインに簡単に追加できます。この機能を使用すると、 RTL を IP とし

てパッケージして Vivado IP カタログから追加するプロセスを使用せずに RTL モジュールを追加できます。モジュー

ル参照フローはすばやく実行できますが、 IP カタログの使用といった利点は提供されません。どちらの方法にも、

利点と欠点があります。詳細は、『Vivado Design Suite ユーザーガイド : IP インテグレーターを使用した IP サブシス

テムの設計』 (UG994) [参照 32] のこのセクション参照してください。

設計アシスタンス

IP インテグレーターには、サブシステムまたはデザインの作成時間を短縮できるようにブロックオートメーション

やコネクションオートメーションという機能があります。ブロックオートメーション機能は、基本的なプロセッサ

ベースのデザインおよび複雑な IP システムを設定するために使用し、コネクションオートメーション機能はデザイ

ンの別のピン/ポートへの反復的な接続を自動的に作成するために使用します。「プラットフォームボードフロー」

で説明しているように、 IP インテグレーターでは、プラットフォームボードフローですべてのザイリンクス評価

ボードもサポートされているので、コネクションオートメーション機能を使用して、デザインの I/O ポートをター

ゲットボードのコンポーネントに接続できます。また、設計アシスタンスもクロックやリセットの定義および接続

に便利です。設計アシスタンスを使用すると、設計プロセスを短縮できるだけでなく、デザインエラーも回避でき

ます。

プラットフォームボードフロー

Vivado Design Suite ではボードが認識されるので、含まれているボードファイルから I/O 制約および IP 設定データを

自動的に抽出できます。ボードファイルによりターゲットボードに存在するさまざまなコンポーネントが認識さ

れ、 IP を特定のボードコンポーネントに接続されるようにカスタマイズ、設定できます。現在のところ、数個の 7

シリーズ、 Zynq-7000 AP SoC、および UltraScale™ デバイスのボードがサポートされています。パートナーの開発

ボードを使用している場合は、パートナーウェブサイトからサポートファイルをダウンロードできます。

IP インテグレーターでは、 [Board] ウィンドウにターゲットボード上のすべてのコンポーネントインターフェイス

が表示されます。このタブを使用して、設計アシスタンス機能を利用して必要なコンポーネントに接続します。 I/O

制約は、この機能の一部としてすべて自動的に生成されます。

カスタムボード用のボードファイルを生成し、ボードファイルを含むリポジトリをプロジェクトに追加することも

可能です。カスタムボードファイル生成の詳細は、『Vivado Design Suite ユーザーガイド : システムレベルデザイン

入力』 (UG895) [参照 13] のこのセクションを参照してください。


https://japan.xilinx.com/cgi-bin/docs/rdoc?v=2018.2;d=ug994-vivado-ip-subsystems.pdf;a=xReferencingAModule





IP サブシステムの検証

IP インテグレーターでは、デザインの作成過程で基本的なデザインルールチェックがリアルタイムで実行されます

が、クロックピンの周波数が正しく設定されていないなどのデザインエラーがまだある可能性があります。このよ

うなエラーは、さらに徹底したデザイン検証を実行すると検出できます。デザインを検証するには、 [Tools] →

[Validate Design] をクリックするか、 Tcl コマンド validate_bd_design を使用します。

[Validate Design] では、ブロックデザインのデザインルールチェックが適用され、エラーまたは警告があればレポー

トされます。エラーまたは警告メッセージをクリックすると、ブロック図で該当する部分がハイライトされます。

ボードデザインを検証しておくと、デザインフローの後半になってから問題に気づくというような状況を回避でき

ます。

デザイン検証を実行すると、ブロックデザインのパラメーター伝搬も実行されます。パラメーター伝搬では、デザ

インのコンテキストや接続に基づいて、 IP に関連付けられているパラメーターが自動的にアップデートされます。

カスタム IP を特定の伝搬ルールを使用してパッケージすると、ブロック図の生成および検証時に IP インテグレー

ターでこれらのルールが適用されます。詳細は、『Vivado Design Suite ユーザーガイド : IP インテグレーターを使用し

た IP サブシステムの設計』 (UG994) [参照 32] のこのセクションを参照してください。

ブロックデザインの出力ファイルの生成

ブロックデザインまたは IP サブシステムを作成したら、デザインを生成できます。デザインを生成すると、すべて

のソースコード、その IP に必要な制約、ブロックデザインの構造型ネットリストが生成されます。ブロックデザ

インを生成するには、 [Sources] ウィンドウでブロックデザインを右クリックし、 [Generate Output Products] をクリッ

クします。Vivado Design Suite の Flow Navigator から [IP Integrator] → [Generate Block Design] をクリックしても生成で

きます。

Vivado Design Suite では、ブロックデザインに対して、 [Out of context per Block design] および [Out of context per IP] と

いう 2 つの OOC モードがサポートされています。詳細は、「アウトオブコンテキストデザインフロー」を参照して

ください。

ブロックデザインの最上位デザインへの統合

IP インテグレーターのブロックデザインは、上位のデザインレベルに統合するか、デザイン階層の上位にできま

す。 IP インテグレーターデザインを上位のブロックデザインに統合するには、 IP インテグレーターデザインを上

位 HDL ファイルにモジュールとしてインスタンシエートします。

ブロックデザインを上位にインスタンシエートするには、 Vivado IDE の [Sources] ウィンドウでブロックデザインを

右クリックし、 [Create HDL Wrapper] をクリックします。これにより、 IP インテグレーターサブシステム用の上位

HDL ファイルが生成されます。詳細は、『Vivado Design Suite ユーザーガイド : IP インテグレーターを使用した IP サ

ブシステムの設計』 (UG994) [参照 32] のこのセクションを参照してください。

ロジックシミュレーション

Vivado Design Suite では、デザインまたは IP を検証するために複数のロジックシミュレーションオプションが提供

されています。 Vivado IDE に統合されている Vivado シミュレータでは、デザインのシミュレーション、波形ビュー

アーでの信号の追加および表示、デザインの確認およびデバッグを必要に応じて実行できます。


https://japan.xilinx.com/cgi-bin/docs/rdoc?v=2018.2;d=ug994-vivado-ip-subsystems.pdf;a=xPropagatingParametersInIPIntegrator

https://japan.xilinx.com/cgi-bin/docs/rdoc?v=2018.2;d=ug994-vivado-ip-subsystems.pdf;a=xIntegratingTheBlockDesignIntoTheTopLevelDesign




Vivado シミュレータでは、デザインのビヘイビアーシミュレーション、構造シミュレーション、インプリメント済

みデザインのタイミングシミュレーションを実行できます。図 3-9 に、論理およびタイミングシミュレーションに

Vivado シミュレーションを使用することが可能なすべての箇所を示します。また、エラボレート済み、合成済み、

インプリメンテーション済みのデザインから、 Verilog や VHDL ネットリスト、および SDF ファイルを書き出して、

サードパーティシミュレータを使用することも可能です。 Vivado IDE では、 Mentor Graphics、 Synopsys、 Cadence、

Aldec のシミュレータを設定して起動できます。詳細は、『Vivado Design Suite ユーザーガイド : ロジックシミュレー

ション』 (UG900) [参照 18] のこのセクションを参照してください。

シミュレーションフローの概要

Vivado Design Suite でのシミュレーションに関する主な点をここで説明します。その多くは以下に、または『Vivado

Design Suite ユーザーガイド : ロジックシミュレーション』 (UG900) [参照 18] に詳細に説明されています。

1. 合成およびインプリメンテーションを実行する前に、ビヘイビアーシミュレーションを実行します。問題を早

期に特定することにより、時間およびコストを削減できます。

2. 可能な限りロジックを推論します。プリミティブをインスタンシエートすると、シミュレーションの実行時間

がかなり長くなります。

3. シミュレータの混合モードライセンスがない場合を除き、 [Target Language] は常に [Mixed] に設定します。

4. シミュレーションパフォーマンスを向上させるために使用しているのでなければ、波形ビューアーをオフにし

ます。

5. Vivado シミュレータでは、 xelab 中のデバッグをオフにしてパフォーマンスを向上します。

6. Vivado シミュレータでは、マルチスレッドをオンにしてコンパイル時間を短縮します。


図 3‐9:デザインフローのさまざまな段階でのシミュレーション

X14050


https://japan.xilinx.com/cgi-bin/docs/rdoc?v=2018.2;d=ug900-vivado-logic-simulation.pdf;a=xUsingThirdPartySimulators




7. サードパーティシミュレータを使用する場合は、サポートされているバージョンを必ず使用します。詳細は、

『Vivado Design Suite ユーザーガイド : リリースノート、インストールおよびライセンス』 (UG973) [参照 31] を参

照してください。

8. サードパーティシミュレータを使用する場合は、インクリメンタルコンパイルをオンにします。

9. 選択されているシミュレータにバッチスクリプトを生成するには、ザイリンクス Tcl コマンド

export_simulation を使用します。

10. 個々の IP、 BD、および階層モジュールに対してと、上位デザインに対してシミュレーションスクリプトを生

成します。

11. 7 シリーズデバイスをターゲットにする場合は、 UNIFAST ライブラリを使用してシミュレーションパフォーマ

ンスを向上します。

注記: UNIFAST ライブラリは UltraScale デバイスではサポートされていません。

シミュレーションライブラリのコンパイル

Vivado では、 Vivado シミュレータで使用するシミュレーションライブラリおよびザイリンクス IP で必要なすべての

スタティックライルのライブラリが配布されており、これらはあらかじめコンパイルされています。シミュレー

ションスクリプトが作成されると、これらのライブラリが参照されます。

サードパーティシミュレータを使用する場合、『Vivado Design Suite ユーザーガイド : ロジックシミュレーション』

(UG900) [参照 18] で説明されているように、シミュレーションを実行する前にザイリンクスシミュレーションライ

ブラリをコンパイルする必要があります。特に、デザインが VHDL プリミティブまたはザイリンクス IP (過半数は

VHDL 形式) をインスタンシエートする場合はプリコンパイルする必要があります。シミュレーションライブラリを

プリコンパイルしないと、ライブラリバインディングエラーが発生します。

ターゲットシミュレータ用にザイリンクスシミュレーションライブラリをコンパイルするには、

compile_simlib Tcl コマンドを実行します。 Vivado IDE では、 [Tools] → [Compile Simulation Libraries] をクリック

します。

重要: シミュレーションライブラリはプリコンパイルされていて、 Vivado シミュレータで使用するために提供されて

います。ただし、サードパーティシミュレータで使用するライブラリは手動でコンパイルする必要があります。詳

細は、『Vivado Design Suite ユーザーガイド : ロジックシミュレーション』 (UG900) [参照 18] のこのセクションを参照

してください。

シミュレーションの時間の精度

精度 1 ps を使用してシミュレーションを実行することをお勧めします。MMCM などのザイリンクスのプリミティブ

コンポーネントの中には、論理またはタイミングシミュレーションのいずれかで正しく動作するためには 1 ps の精

度が必要なものがあります。

ヒント : ほとんどのシミュレーション時間はデルタサイクルで使用されるため、ザイリンクスシミュレーションモ

デルではこれより低い精度を使用してもシミュレータパフォーマンスが向上することはありません。

シミュレータによって数値を丸めたり、その数値を切り捨てるものがあるため、フェムト秒 (fs) など、より高い精

度を使用する必要はありません。






デザインフロー早期の論理シミュレーション

論理またはレジスタトランスファーレベル (RTL) シミュレーションを使用すると、構文および機能を検証できま

す。初のシミュレーションは、通常 RTL (ビヘイビアー ) コードを検証し、デザインが予測どおりに機能している

かどうかを確認するために実行されます。

大型の階層デザインでは、デザイン全体をテストする前に、個別の IP、ブロックデザイン、または階層モジュール

をシミュレーションできます。このシミュレーションプロセスを使用すると、大型デザインを検証する前に、部分

ごとにコードを簡単にデバッグできます。各モジュールが正しくシミュレーションされたら、上位デザインのテ

ストベンチを作成して、デザイン全体が要件どおりに機能するかどうか検証します。同じテストベンチを終的な

タイミングシミュレーションで再び使用し、ワーストケース遅延でもデザインが予測どおりに機能するかどうかを

確認します。

推奨: この段階では、タイミング情報は供給されません。シミュレーションをユニット遅延モードで実行して、レー

スコンディションが発生しないようにすることをお勧めします。

デザインを作成するときは、合成可能な HDL 構文を使用してください。必要でない限り、特定コンポーネントはイ

ンスタンシエートしないようにします。これにより、次が可能になります。

• より読みやすいコード

• より高速でシンプルなシミュレーション

• コードの移植性 (別のデバイスファミリに移行可能)

• コード再利用性 (今後別のデザインに同じコードを使用可能)

ヒント : コンポーネントを推論できない場合は、コンポーネントをインスタンシエートする必要があることがありま

す。

コンポーネントをインスタンシエートすると、コードがそのアーキテクチャ特定のものになる可能性があります。

シミュレーションでの構造ネットリストの使用

デザインを合成/インプリメンテーションしたら、論理またはタイミングモードでネットリストシミュレーションを

実行できます。ネットリストシミュレーションは、次にも役立ちます。

• 次の原因により合成後およびインプリメンテーション後に機能が変更されているかどうかを特定します。

° 不一致の原因となる合成属性または制約 (full_case および parallel_case など)

° ザイリンクスデザイン制約 (XDC) ファイルへの UNISIM 属性の適用

° 合成とシミュレーションでの言語解釈の違い

° デュアルポート RAM の競合

° タイミング制約が不足している、または正しく適用されていない

° 非同期パスの操作

° 適化手法による機能の問題

• STA (スタティックタイミング解析) 中にフォルスまたはマルチサイクルとして宣言されているタイミングパス

の識別

• 消費電力見積もり用のネットリストスイッチングアクティビティの生成





• X ステートの不必要に悪い見積もり部分の特定

ネットリストシミュレーションには、次の表に示すライブラリの 1 つまたは複数を使用する必要があります。

UNIFAST ライブラリは論理シミュレーションで使用できるオプションのライブラリで、シミュレーションを高速化

します。 UNIFAST ライブラリは 7 シリーズデバイスでのみサポートされています。 UltraScale 以降のデバイスアー

キテクチャでは、すべての適化が UNISIM ライブラリにデフォルトで組み込まれているので、 UNIFAST はサポー

トされません。ザイリンクスシミュレーションライブラリの詳細は、『Vivado Design Suite ユーザーガイド : ロジッ

クシミュレーション』 (UG900) [参照 18] のこのセクションを参照してください。

UNISIM ライブラリのプリミティブ/エレメントには、クロック付きエレメント以外、タイミング情報は含まれませ

ん。論理シミュレーション中のレースコンディションを避けるため、クロック付きエレメントには 100 ps の

clock-to-out 遅延が含まれます。 UNISIM エレメントに遅延がないため、波形ビューで、組み合わせ信号に対してス

パイクおよびグリッチが表示されることがあります。

タイミングシミュレーション

ザイリンクスでは、 Verilog でのみタイミングシミュレーションをサポートしています。 Vivado IDE では [File] →

[Export] → [Export Netlist] をクリックするか、 write_verilog という Tcl コマンドを使用して、開いている合成済

みまたはインプリメント済みのデザインのタイミングシミュレーションのネットリストをエクスポートできます。

タイミング遅延に読み込まれる標準遅延フォーマット (SDF) ファイルの名前は、シミュレーションネットリスト内

の Verilog システムタスクの $sdf_annotate で指定されます。この指示子は、 Vivado IDE の [Simulation Settings] ダ

イアログボックスの [Netlist] タブで -sdf_anno オプションをオンにした場合に、エクスポートされたネットリスト

に追加されます。 SDF ファイルは write_sdf コマンドを使用して書き込まれます。 Vivado シミュレータはコンパ

イル中に SDF ファイルを自動的に読み込みます。

ヒント : Vivado シミュレータでは混合言語シミュレーションがサポートされます。たとえば、 VHDL ユーザーが

Verilog シミュレーションネットリストを生成でき、それを VHDL テストベンチからインスタンシエートできます。

タイミングシミュレーションは時間がかかるので実行しないユーザーが多いのですが、フルタイミングシミュレー

ションを実行することで、も実際に近い形でハードウェア動作をモデリングできるので、実行するようにしてく

ださい。デザインがハードウェアで動作しない場合は、タイミングシミュレーションでエラーを再現できれば、シ

ミュレーションでエラーをデバッグする方が簡単です。

タイミングシミュレーションを実行しない場合は、次を確認してください。

• STA 制約がすべて正しいことを確認します。例外に特に注意します。

• ネットリストが RTL で記述したものと同等であることを確認します。合成ツールで示される推論関連の情報に

特に注意します。

表 3‐1: シミュレーションライブラリの使用

ライブラリ名説明 VHDL ライブラリ名 VHDL ライブラリ名

UNISIM ザイリンクスプリミティブの論理シミュレー

ション

UNISIM UNISIMS_VER

UNIMACRO ザイリンクスマクロの論理シミュレーション UNIMACRO UNIMACRO_VER

UNIFAST 高速シミュレーションライブラリ UNIFAST UNIFAST_VER


https://japan.xilinx.com/cgi-bin/docs/rdoc?v=2018.2;d=ug900-vivado-logic-simulation.pdf;a=xUsingXilinxSimulationLibraries

https://japan.xilinx.com/cgi-bin/docs/rdoc?v=2018.2;d=ug835-vivado-tcl-commands.pdf;a=xwrite_verilog

https://japan.xilinx.com/cgi-bin/docs/rdoc?v=2018.2;d=ug835-vivado-tcl-commands.pdf;a=xwrite_sdf




シミュレーションフロー

Vivado Design Suite では、統合シミュレーションとバッチシミュレーションの両方がサポートされます。統合シミュ

レーションでは、 Vivado IDE 内からシミュレータを実行でき、バッチシミュレーションでは Vivado ツールからスク

リプトを生成して、シミュレーションを外部の検証環境で実行できます。

統合シミュレーション

Vivado IDE は Vivado シミュレータをはじめ、サポートされているサードパーティシミュレータすべてと完全に統合

しています。このフローでは、シミュレータが Vivado IDE 内から呼び出され、プッシュボタンまたは

launch_simulation Tcl コマンドでデザインを簡単にコンパイルおよびシミュレーションできます。

重要: launch_simulation コマンドを実行すると、プロジェクトベースのデザインの統合シミュレーションが起

動されます。このコマンドでは、非プロジェクトモードはサポートされません。

統合シミュレーションフローの設定方法の詳細は、『Vivado Design Suite ユーザーガイド : ロジックシミュレーショ

ン』 (UG900) [参照 18] のこのセクションを参照してください。

バッチシミュレーション

推奨: 検証環境にセルフチェックテストベンチがある場合は、シミュレーションをバッチモードで実行します。統

合シミュレーションでシミュレータ波形を表示すると、実行時間が大幅に長くなります。

バッチシミュレーションの場合、 Vivado Design Suite で提供されている Tcl コマンドの export_simulation を使

用し、サポートされるシミュレータ (Vivado シミュレータも含む) のシミュレーションスクリプトを生成します。

export_simulation で生成されるこのスクリプトを使用するか、このスクリプトを参考にしてカスタムシミュ

レーションスクリプト作成できます。

export_simulation コマンドではシミュレーションの各段階 (コンパイル、エラボレート、シミュレーション) ご

とに個別のスクリプトが作成されるので、生成されたスクリプトを簡単に検証環境に組み込むことができます。

バッチシミュレーションのスクリプトの生成については、『Vivado Design Suite ユーザーガイド : ロジックシミュ

レーション』 (UG900) [参照 18] のこのセクションを参照してください。

ロジック合成およびインプリメンテーションの実行

ロジック合成

Vivado 合成では、合成 run を設定、起動、および監視できます。 Vivado IDE では、合成結果が表示され、レポート

ファイルが作成されます。 [Messages] ウィンドウから合成の警告またはエラーを選択すると、 RTL ソースファイル

で該当するロジックがハイライトされます。

複数の合成 run を同時に、または 1 つずつ順に実行できます。 Linux システムでは、 run をローカルまたはリモート

サーバーで実行できます。複数の合成 run を実行すると、複数のネットリストが作成され、 Vivado Design Suite プロ

ジェクト内に保存されます。別のバージョンの合成済みネットリストを Vivado IDE 環境で開いて、デバイスおよび

デザインの解析を実行できます。また、 I/O ピンプランニング、タイミング、フロアプラン、およびインプリメン


https://japan.xilinx.com/cgi-bin/docs/rdoc?v=2018.2;d=ug900-vivado-logic-simulation.pdf;a=xUsingSimulationSettings

https://japan.xilinx.com/cgi-bin/docs/rdoc?v=2018.2;d=ug900-vivado-logic-simulation.pdf;a=xExportingSimulationFilesAndScripts




テーション用に制約を作成できます。デザインを合成すると、クロックとロジックを解析および配置できるように

なるので、合成済みネットリストではも包括的な DRC を実行できます。

詳細は、『Vivado Design Suite ユーザーガイド : 合成』 (UG901) [参照 19] を参照してください。

インプリメンテーション

Vivado インプリメンテーションでは、インプリメンテーション run を設定、起動、および監視できます。さまざま

なインプリメンテーションオプションを試行し、再利用可能なインプリメンテーション run ストラテジを作成でき

ます。たとえば、短いランタイム、システムパフォーマンスの改善、またはエリア適化などのストラテジを作成

できます。 run が終了すると、インプリメンテーション run の結果が表示され、レポートファイルが使用可能になり

ます。

複数のインプリメンテーション run を同時に、または 1 つずつ順に実行できます。 Linux システムでは、リモート

サーバーを使用できます。制約セットを作成して、さまざまなタイミング制約、物理制約、代替デバイスを設定し

て試すことができます。詳細は、『Vivado Design Suite ユーザーガイド : インプリメンテーション』 (UG904) [参照 21]

および『Vivado Design Suite ユーザーガイド : 制約の使用』 (UG903) [参照 20] を参照してください。

ヒント : tcl.pre および tcl.post ファイルを使用すると、合成、インプリメンテーション、ビットストリーム生

成の前後に実行する Tcl スクリプトを追加できます。詳細は、『Vivado Design Suite ユーザーガイド : Tcl スクリプト機

能の使用』 (UG894) [参照 12] を参照してください。

合成およびインプリメンテーション run の設定

プロジェクトモードを使用する場合、合成およびインプリメンテーションの機能を制御する設定を多数使用できま

す。これらの設定は、 run ストラテジを使用する run に渡されます。これは、 [Project Settings] ダイアログボックスで

設定できます。 run ストラテジは、 run の設定パラメーターの組み合わせを保存したものです。ザイリンクスでは、

合成およびインプリメンテーション run 用にいくつかの定義済み run ストラテジを提供しています。ユーザーがカス

タムの run 設定を適用することもできます。また、合成とインプリメンテーションで異なる制約セットを指定するこ

ともできます。

設定の変更に関する詳細は、『Vivado Design Suite ユーザーガイド : 合成』 (UG901) [参照 19] のこのセクションおよび

『Vivado Design Suite ユーザーガイド : インプリメンテーション』 (UG904) [参照 21] のこのセクションを参照してくだ

さい。

ヒント : アウトオブコンテキストモジュールの run は、プロジェクトに含まれる Vivado Design Suite の IP を合成する

ために作成できます。 IP のデザインチェックポイントを生成する場合、デフォルトではデザインの各 run に対して

アウトオブコンテキスト (スタンドアロン) の run が作成されます。

run の作成および管理

[Settings] ダイアログボックスで合成およびインプリメンテーションの設定を指定したら、次のいずれかの方法で合

成 run またはインプリメンテーション run を実行できます。

• Flow Navigator で [Run Synthesis]、 [Run Implementation]、または [Generate Bitstream] をクリックします。

• [Design Runs] ウィンドウで run を選択し、右クリックして [Launch Runs] をクリックするか、またはツールバー

の [Launch Selected Runs] ボタンをクリックします。


https://japan.xilinx.com/cgi-bin/docs/rdoc?v=2018.2;d=ug901-vivado-synthesis.pdf;a=UsingSynthesisSettings

https://japan.xilinx.com/cgi-bin/docs/rdoc?v=2018.2;d=ug904-vivado-implementation.pdf;a=xCustomizingImplementationStrategies




• [Flow] → [Run Synthesis]、 [Flow] → [Run Implementation]、または [Flow] → [Generate Bitstream] をクリックしま

す。

複数の合成 run またはインプリメンテーション run を作成して、さまざまな制約およびツール設定を試してみること

ができます。その他の run を作成するには、次の手順に従います。

1. Flow Navigator で [Synthesis] または [Implementation] を右クリックします。

2. [Create Synthesis Runs] または [Create Implementation Runs] をクリックします。

3. Create New Runs ウィザード (図 3-10) で、制約セットおよびターゲットパーツを選択します。

インプリメンテーション run の作成では、複数の合成 run が存在する場合はネットリストも選択できます。さまざま

なストラテジ、制約セット、またはデバイスを指定した複数の run を作成できます。 run が複数ある場合、実行オプ

ションを指定できます。選択した run を順次実行するか、複数のローカルプロセッサで同時に実行できます。

ヒント : Linux でのみ、リモートホストを設定および使用できます。

[Design Runs] ウィンドウでの run の管理

[Design Runs] ウィンドウ (図 3-11) には、 run のステータスおよび情報が表示され、ポップアップメニューから run を

管理するコマンドを実行できます。 [Design Runs] ウィンドウから複数の run を制御できます。 run が複数ある場合、

アクティブな run が太字で示されます。 Vivado IDE には、アクティブな run の実行結果が表示されます。 [Project

Summary]、レポート、およびメッセージに表示されるのは、すべてアクティブ run に関する情報です。


図 3‐10:複数の合成 run およびインプリメンテーション run の作成





Flow Navigator で [Open Synthesized Design] または [Open Implemented Design] をクリックすると、デフォルトでアク

ティブデザインが開きます。 run をアクティブにするには、 run を右クリックして [Make Active] をクリックします。

Vivado IDE に新たにアクティブになった run の情報が表示されます。合成済み run またはインプリメント済み run を

ダブルクリックすると、 Vivado IDE にそのデザインが開きます。

run のリセット

Flow Navigator で [Synthesis] または [Implementation] を右クリックし、次のポップアップメニューを使用して run をリ

セットします。詳細は、『Vivado Design Suite ユーザーガイド : インプリメンテーション』 (UG904) [参照 21] のこのセ

クションを参照してください。

• [Reset Runs] では、 run が元の状態にリセットされます。オプションで run ディレクトリから生成されたファイル

を削除できます。

• [Reset to Previous Step] ではリストされた段階に run をリセットします。

ヒント : 実行されているプロセスを停止するには、 Vivado IDE の右上の [Cancel] ボタンをクリックします。

LSF を使用したリモートサーバーファームへのアクセス

リモート Linux ホストで run を起動するには、 LSF (Load Sharing Facility) サーバーファームに直接アクセスします。

詳細は、『Vivado Design Suite ユーザーガイド : インプリメンテーション』 (UG904) [参照 21] のこのセクションを参照


インクリメンタルコンパイルを使用したインプリメンテーションの実行

わずかなデザイン変更を取り込むには、 Vivado インプリメンテーションを実行するとき、インクリメンタルコンパ

イルフローを指定できます。インクリメンタルコンパイルでは、変更の範囲や変更されたタイミングクリティカル

なロジックの数によりますが、配置配線の実行時間を短縮し、既存のインプリメンテーション結果を保持できます。

Vivado IDE の [Implementation Settings] ダイアログボックスの [Set Incremental Compile] オプションを指定するか、

[Design Runs] ウィンドウの右クリックメニューから [Set Incremental Compile] を選択します。また、 Tcl コマンドの

read_checkpoint で -incremental オプションを使用すると、配線済みデザインチェックポイントをリファレ

ンスとして使用するように指定できます。詳細は、『Vivado Design Suite ユーザーガイド : インプリメンテーション』



図 3‐11: [Design Runs] ウィンドウ


https://japan.xilinx.com/cgi-bin/docs/rdoc?v=2018.2;d=ug904-vivado-implementation.pdf;a=xVerifyingRunStatus

https://japan.xilinx.com/cgi-bin/docs/rdoc?v=2018.2;d=ug904-vivado-implementation.pdf;a=xVerifyingRunStatus

https://japan.xilinx.com/cgi-bin/docs/rdoc?v=2018.2;d=ug904-vivado-implementation.pdf;a=xUsingRemoteHostsAndLSF

https://japan.xilinx.com/cgi-bin/docs/rdoc?v=2018.2;d=ug904-vivado-implementation.pdf;a=IncrementalCompile




エンジニアリングチェンジオーダー (ECO) のインプリメント

エンジニアリングチェンジオーダー (ECO) とは、インプリメンテーション済みのデザインへの変更のことで、元の

デザインへの影響を低限に抑えて変更を含めることができます。 Vivado Design Suite の ECO フローを使用すると、

既存のデザインチェックポイント (DCP) を変更してインプリメントし、その変更されたネットリストのレポートを

出力して、必要なビットストリームファイルを生成できます。

ECO フローを使用すると、 Vivado のインクリメンタルな配置配線機能の利点を活かしながら、ターンアラウンドタ

イムを短縮できます。 Vivado IDE には、 ECO フローをサポートする定義済みのレイアウトが含まれています。詳細

は、『Vivado Design Suite ユーザーガイド : インプリメンテーション』 (UG904) [参照 21] のこのセクションを参照して

ください。

ログファイル、メッセージ、レポート、プロパティの表示

ログファイルの表示

[Log] ウィンドウ (図 3-12) で [Synthesis]、 [Implementation]、 [Simulation] ビューをクリックすると、合成、インプリメ

ンテーション、シミュレーションの標準出力を確認できます。この出力は、 Vivado IDE の起動ディレクトリに書き

込まれる vivado.log ファイルにも含まれます。

メッセージの表示

[Messages] ウィンドウ (図 3-13) では、メッセージがデザイン段階および重要度 (エラー、クリティカル警告、警告、

情報、ステータス) 別に分類されます。 [Messages] ウィンドウの上部にあるチェックボックスのオン/オフを切り替え

て、表示するメッセージを選択できます。メッセージのカテゴリを展開表示すると、個々のメッセージを表示でき

ます。 [Collapse All] アイコンをクリックすると、主なデザイン段階のみが表示されます。これにより、特定のメッ

セージを見つけやすくなります。多くのメッセージにはリンクが含まれており、クリックすると RTL ファイルの該

当する行が開きます。アドバンスフィルター機能を含む詳細は、『Vivado Design Suite ユーザーガイド : Vivado IDE の

使用』 (UG893) [参照 11] のこのセクションを参照してください。


図 3‐12: ログファイルの表示


https://japan.xilinx.com/cgi-bin/docs/rdoc?v=2018.2;d=ug904-vivado-implementation.pdf;a=xVivadoECOFlow

https://japan.xilinx.com/cgi-bin/docs/rdoc?v=2018.2;d=ug893-vivado-ide.pdf;a=xUsingTheMessagesWindow




レポートの表示

[Reports] ウィンドウ (図 3-14) には、複数の標準的なレポートが Tcl コマンドの launch_runs を使用して生成されま

す。レポートをダブルクリックすると、 Vivado IDE テキストエディターで開きます。 [Tcl Console] ウィンドウで該当

する Tcl コマンドを入力するか、レポートストラテジを使用して、カスタムレポートを作成することもできます。

詳細は、『Vivado Design Suite ユーザーガイド : Vivado IDE の使用』 (UG893) [参照 11] のこのセクションおよびこのセ

クション、『Vivado Design Suite ユーザーガイド : デザイン解析およびクロージャテクニック』 (UG906) [参照 23] のこ

のセクションおよびこのセクションを参照してください。


図 3‐13: メッセージの表示


図 3‐14: レポートの表示


https://japan.xilinx.com/cgi-bin/docs/rdoc?v=2018.2;d=ug893-vivado-ide.pdf;a=xUsingTheReportsWindow

https://japan.xilinx.com/cgi-bin/docs/rdoc?v=2018.2;d=ug893-vivado-ide.pdf;a=xCreatingReportStrategies

https://japan.xilinx.com/cgi-bin/docs/rdoc?v=2018.2;d=ug893-vivado-ide.pdf;a=xCreatingReportStrategies

https://japan.xilinx.com/cgi-bin/docs/rdoc?v=2018.2;d=ug906-vivado-design-analysis.pdf;a=xViewingReportsAndMessages

https://japan.xilinx.com/cgi-bin/docs/rdoc?v=2018.2;d=ug906-vivado-design-analysis.pdf;a=xViewingReportsAndMessages

https://japan.xilinx.com/cgi-bin/docs/rdoc?v=2018.2;d=ug906-vivado-design-analysis.pdf;a=xConfigurableReportStrategies




デバイスプロパティの表示および編集

エラボレート済み、合成済み、またはインプリメント済みデザインを開いた状態で、 [Tools] → [Edit Device

Properties] をクリックして [Edit Device Properties] ダイアログボックス (図 3-15) を開くと、デバイスコンフィギュ

レーションを表示および設定できます。このコマンドは、デザインが開いているときにのみ使用できます。各プロ

パティの詳細は、『Vivado Design Suite ユーザーガイド : プログラムおよびデバッグ』 (UG908) [参照 24] のこのセク

ションを参照してください。デバイスコンフィギュレーションモードの設定方法の詳細は、『Vivado Design Suite

ユーザーガイド : I/O およびクロックプランニング』 (UG899) [参照 17] のこのセクションを参照してください。

注記: [Edit] → [Device Properties] は、デザインが開いているときにのみ使用できます。


図 3‐15:デバイスプロパティの表示


https://japan.xilinx.com/cgi-bin/docs/rdoc?v=2018.2;d=ug908-vivado-programming-debugging.pdf;a=xDeviceConfigurationBitstreamSettings

https://japan.xilinx.com/cgi-bin/docs/rdoc?v=2018.2;d=ug908-vivado-programming-debugging.pdf;a=xDeviceConfigurationBitstreamSettings

https://japan.xilinx.com/cgi-bin/docs/rdoc?v=2018.2;d=ug899-vivado-io-clock-planning.pdf;a=xSettingDeviceConfigurationModes




デザイン解析および制約定義の実行

RTL エラボレーション、合成、およびインプリメンテーションの後に、解析および制約の割り当てを実行できます。

デザインの問題を早期に特定するため、インプリメンテーションの前にタイミングシミュレーション、リソースの

見積もり、接続性の解析、 DRC などのデザイン解析を実行できます。さまざまな合成 run またはインプリメンテー

ション run 結果を開くと、解析および制約の割り当てを実行できます。これは、デザインを開くとわかります。

デザインを開くと、 Vivado IDE でネットリストがコンパイルされ、ターゲットデバイスに対する物理制約およびタ

イミング制約が適用されます。デザインは、開いて、保存して、閉じることができます。新しいデザインを開くと、

メモリ容量を確保するため、既に開いているデザインを閉じるかどうかを確認するメッセージが表示されます。既

に開いているデザインを閉じる必要はなく、複数のデザインを同時に開いておくこともできます。合成済みデザイ

ンを開くと、ネットリストと制約が表示されます。インプリメント済みデザインを開くと、ネットリスト、制約、

インプリメンテーション結果が表示されます。デザインデータは異なるウィンドウにさまざまな形式で表示でき、

ウィンドウのデータは連動しています。

デザインを開くと、 Vivado IDE のさまざまな解析およびレポート機能を使用できるようになります。たとえば、内

部デバイスおよび外部物理パッケージがグラフィカル表示されたウィンドウでデバイスリソースを解析できます。

また、 [Netlist]、 [Device]、 [Schematic]、 [Hierarchy] ウィンドウを使用してタイミングおよび物理制約を適用して解析

することもできます。詳細は、『Vivado Design Suite ユーザーガイド : デザイン解析およびクロージャテクニック』

(UG906) [参照 23] および『Vivado Design Suite ユーザーガイド : 制約の使用』 (UG903) [参照 20] を参照してください。

注記:デザインが開いているときに制約を変更すると、変更を元の XDC ソースファイルに保存するか、新しい制約

セットを作成するかを選択するダイアログボックスが表示されます。詳細は、『Vivado Design Suite ユーザーガイド :

システムレベルデザイン入力』 (UG895) [参照 13] のこのセクションを参照してください。

エラボレート済み RTL デザインを開く

エラボレート済みデザインを開くと、 RTL ネットリストが拡張およびコンパイルされ、ターゲットデバイスに物理

制約およびタイミング制約が適用されます。エラボレート済みデザインのさまざまなエレメントがメモリに読み込

まれたら、必要に応じて解析および変更して、デザインを完成させることができます。詳細は、『Vivado Design Suite

ユーザーガイド : システムレベルデザイン入力』 (UG895) [参照 13] のこのセクションを参照してください。

Vivado Design Suite には、 DRC およびチェックツールが含まれ、デザインでロジックが正しいかどうかを解析でき

ます。ロジックが正しくコンパイルされたか、不足しているモジュールはないか、インターフェイスの不一致がな

いかなどをチェックできます。 [Messages] ウィンドウでメッセージのリンクをクリックすると、Vivado IDE テキスト

エディターで RTL ファイルの該当する行が表示されます。 [Schematic] ウィンドウでは、ロジックの接続および階層

をさまざまな方法で調べることができます。 [Schematic] ウィンドウには、 RTL ベースのロジックコンストラクトを

使用して、 RTL の接続が表示されます。 [Schematic] ウィンドウでロジックを選択したり、 Vivado IDE テキストエ

ディターで RTL ファイルの特定の行を確認したりできます。詳細は、『Vivado Design Suite ユーザーガイド : システム

レベルデザイン入力』 (UG895) [参照 13] のこのセクションを参照してください。

注記: RTL エラボレーションでは、 FPGA テクノロジへのマップは実行されません。

レジスタなど、ロジック階層の特定のロジックインスタンスに定義されている制約は、 RTL エラボレーションでは

解決できない場合があります。エラボレーション中に生成されるロジック名と階層は、合成中に生成されるものと

一致しない可能性があります。そのため、これらの制約が定義されている場合、 RTL デザインをエラボレートした

ときに制約マップに関する警告またはエラーメッセージが表示されることがありますが、合成を実行するとこれら

の問題は解決されます。


https://japan.xilinx.com/cgi-bin/docs/rdoc?v=2018.2;d=ug895-vivado-system-level-design-entry.pdf;a=xCreatingConstraintsSetsUsingTheSaveConstraintsAsCommand

https://japan.xilinx.com/cgi-bin/docs/rdoc?v=2018.2;d=ug895-vivado-system-level-design-entry.pdf;a=ElaboratingTheRTLDesign

https://japan.xilinx.com/cgi-bin/docs/rdoc?v=2018.2;d=ug895-vivado-system-level-design-entry.pdf;a=xCrossProbingToSourceFiles




Vivado IDE の I/O プランニング機能を使用すると、 I/O ポートをインタラクティブに設定してエラボレート済み RTL

デザインに割り当て、 DRC を実行できます。可能であれば、合成後に I/O プランニングを実行することをお勧めし

ます。これにより、クロックおよびロジック制約が適になり、合成後に実行する DRC がより詳細に実行されま

す。詳細は、『Vivado Design Suite ユーザーガイド : I/O およびクロックプランニング』 (UG899) [参照 17] を参照して

ください。

ヒント : [Report DRC] コマンドをクリックすると、 RTL および I/O の DRC が実行され、非同期クロック、ラッチなど

のロジックの問題が特定されます。詳細は、『Vivado Design Suite ユーザーガイド : システムレベルデザイン入力』


エラボレート済みデザインを開くには、次のいずれかを実行します。

• Flow Navigator の [RTL Analysis] セクションで [Open Elaborated Design] をクリックします。

• Flow Navigator で [RTL Analysis] を右クリックし、 [New Elaborated Design] をクリックします。

• [Flow] → [Open Elaborated Design] をクリックします。

図 3-16 に、エラボレート済み RTL デザインを開いた場合のデフォルトレイアウトを示します。回路図でロジック

インスタンスを選択すると、 RTL ソースファイルおよびエラボレート済み RTL ネットリストで特定のインスタンス

が選択されます。


図 3‐16: エラボレート済みの RTL デザインのレイアウト


https://japan.xilinx.com/cgi-bin/docs/rdoc?v=2018.2;d=ug895-vivado-system-level-design-entry.pdf;a=xRunningDRCs




合成済みデザインを開く

合成済みデザインを開くと、 Vivado Design Suite で合成済みネットリストが開かれ、ターゲットデバイスに物理制約

およびタイミング制約が適用されます。合成済みデザインのさまざまなエレメントがメモリに読み込まれたら、必

要に応じて解析および変更して、デザインを完成させることができます。変更は、制約ファイル、ネットリスト、

デバッグコア、およびコンフィギュレーションに保存できます。

合成済みデザインを使用すると、早期のタイミング、消費電力、使用率見積もりのようなデザインタスクを多く実

行することができ、デザインが指定するターゲットで要件を満たすことができるのかどうか判断できます。デザイ

ンは、 Vivado IDE のウィンドウを使用してさまざまな方法で解析できます。 1 つのウィンドウでオブジェクトを選択

すると、ほかのウィンドウでも選択されます。 [Messages]、 [Schematic]、 [Device]、 [Package]、 [Find] などのさまざま

なウィンドウから、 RTL ファイルの問題のある行にクロスプローブできます。 [Schematic] ウィンドウでは、ロジッ

クの接続および階層をインタラクティブに調べることができます。タイミング制約を適用したり、より詳細なタイ

ミング解析を実行したりもできます。 I/O ポートの物理制約、フロアプラン、デザインコンフィギュレーションをイ

ンタラクティブに定義することもできます。詳細は、『Vivado Design Suite ユーザーガイド : デザイン解析およびク

ロージャテクニック』 (UG906) [参照 23] を参照してください。

Vivado IDE の I/O プランニング機能を使用すると、 I/O ポートをインタラクティブに設定して合成済みデザインに割

り当て、 DRC を実行できます。 [Report DRC] コマンドをクリックすると、包括的な DRC が実行され、ロジックの問

題が特定できます。詳細は、『Vivado Design Suite ユーザーガイド : I/O およびクロックプランニング』 (UG899) [参

照 17] のこのセクションおよび『Vivado Design Suite ユーザーガイド : デザイン解析およびクロージャテクニック』


合成済みデザインでは、プログラム済みデバイスでテストおよびデバッグが実行できるよう、デバッグコアロジッ

クを設定およびインプリメントできます。 [Schematic] または [Netlist] ウィンドウで、デバッグ用の信号を選択し、デ

バッグコアを設定して、デザインに挿入します。コアのロジックおよび接続は、デザインの合成がアップデートさ

れても、できる限り保持されます。詳細は、『Vivado Design Suite ユーザーガイド : プログラムおよびデバッグ』


合成済みデザインを開くには、次のいずれかを実行します。

• Flow Navigator の [Synthesis] セクションで [Open Synthesized Design] をクリックします。

• Flow Navigator で [Synthesis] を右クリックし、 [New Synthesized Design] をクリックします。

• [Flow] → [Open Synthesized Design] をクリックします。

• [Design Runs] ウィンドウで run の名前をダブルクリックします。


https://japan.xilinx.com/cgi-bin/docs/rdoc?v=2018.2;d=ug899-vivado-io-clock-planning.pdf;a=xRunningDRCs

https://japan.xilinx.com/cgi-bin/docs/rdoc?v=2018.2;d=ug906-vivado-design-analysis.pdf;a=UsingReportDRC

https://japan.xilinx.com/cgi-bin/docs/rdoc?v=2018.2;d=ug908-vivado-programming-debugging.pdf;a=InSystemLogicDesignDebuggingFlows




図 3-17 に、合成済みデザインを開いた場合のデフォルトレイアウトを示します。

インプリメント済みデザインを開く

Flow Navigator からインプリメント済みデザインを開くと、 Vivado IDE でそのインプリメント済みネットリストが開

き、ターゲットデバイスにインプリメンテーション、配置、および配線で使用された物理制約およびタイミング制

約が適用されます。インプリメント済みデザインの配置済みのロジックと配線済みの接続がメモリに読み込まれた

ら、必要に応じて解析および変更して、デザインを完成させることができます。変更は、制約ファイル、ネットリ

スト、インプリメンテーション結果、およびデザインコンフィギュレーションに保存できます。 Vivado IDE では複

数のインプリメンテーション run を設定できるので、どの完了済みのインプリメンテーション run を選択しても、イ

ンプリメント済みデザインを開くことができます。

インプリメント済みデザインでは、タイミング解析、消費電力解析、使用量統計のようなデザインタスクを多く実

行することができ、デザインが必要なパフォーマンスターゲットの要件を満たすことができるかどうかを判断でき

ます。デザインは、 Vivado IDE のウィンドウを使用してさまざまな方法で解析できます。 1 つのウィンドウでオブ

ジェクトを選択すると、ほかのウィンドウでも選択されます。 [Messages]、 [Schematic]、 [Device]、 [Package]、 [Find]

などのさまざまなウィンドウから、ソースの RTL ファイルの問題のある行にクロスプローブできます。 [Schematic]

ウィンドウでは、ロジックの接続および階層をインタラクティブに調べることができます。タイミング制約を適用

したり、より詳細なタイミング解析を実行したりもできます。また、インタラクティブにフロアプランやデザイン


図 3‐17:合成済みデザインのレイアウト





コンフィギュレーション制約を適用したり、今後の run 用に制約を保存したりもできます。詳細は、『Vivado Design

Suite ユーザーガイド : デザイン解析およびクロージャテクニック』 (UG906) [参照 23] を参照してください。

[Device] ウィンドウで [Routing Resources] をクリックすると、配置または配線結果を確認できます。拡大する

と、 [Device] ウィンドウに表示される詳細情報が増えます。配置配線、ルックアップテーブル (LUT) やランダムア

クセスメモリ (RAM) の初期化などのデザインコンフィギュレーションをインタラクティブに変更することもできま

す。 [Device] ウィンドウまたは [Schematic] ウィンドウで結果をクリックして、 RTL ファイルの問題の行にクロスプ

ローブすることもできます。 [Schematic] ウィンドウでは、ロジックの接続および階層をインタラクティブに調べる

ことができます。詳細は、『Vivado Design Suite ユーザーガイド : デザイン解析およびクロージャテクニック』


インプリメント済みデザインを開くには、次のいずれかを実行します。

• Flow Navigator の [Implementation] セクションで [Open Implemented Design] をクリックします。

• [Flow] → [Open Implemented Design] をクリックします。

• [Design Runs] ウィンドウで run の名前をダブルクリックします。

ヒント : Flow Navigator のメニューはアクティブ run の状態によって異なるので、アクティブ run がインプリメントさ

れていない場合は [Open Implemented Design] コマンドが淡色表示になっていることがあります。この場合、 Flow

Navigator で [Implementation] を右クリックして、完了したインプリメンテーション run のインプリメント済みデザイ

ンを開くことができます。





図 3-18 に、インプリメント済みデザインを開いた場合のデフォルトレイアウトを表示します。

注記: [Device] ウィンドウには、後に閉じたときの状態により、配置のみが表示される場合と配線も表示される場

合があリます。 [Device] ウィンドウで [Routing Resources] ボタンをクリックすると、配置または配線のみを表示する

ように表示を切り替えることができます。


図 3‐18: インプリメンテーション済みデザインのレイアウト





最新の状態ではないデザインのアップデート

設計プロセスでは、通常ソースファイルまたは制約の変更が必要です。これらのファイルの依存性は Vivado IDE で

管理され、表示されているデザインデータが新の状態でなくなるとそれが示されます。たとえば、ターゲット

パーツやアクティブ制約セットなどの設定を変更すると、デザインが新の状態ではなくなります。ソースファイ

ル、ネットリスト、またはインプリメンテーション結果がアップデートされると、開いた合成済みデザインまたは

インプリメント済みデザインのデザインビューバナーに「out-of-date」というメッセージが表示され、 run が新の

状態ではないことが示されます (図 3-19)。デザインのどの部分が新の状態ではないのかを確認するには、 [more

info] リンクをクリックします。

デザインビューバナーから、新の状態ではないデザインに対して次のいずれかの操作を実行します。

• [More Info] をクリックすると開く [Out-of-Date Due to] ウィンドウに表示される [Force up-to-date] リンクをクリッ

クします。

アクティブな合成またはインプリメンテーション run の NEEDS_REFRESH プロパティがリセットされ、 run が

新の状態であるとマークされます。このコマンドを Tcl で実行する場合は、次のようなコードになります。

set_property NEEDS_REFRESH false [get_runs synth_2]

注記: このコマンドは、デザインに少しだけ変更を加えたが、デザインを更新したくない場合に使用します。

• [Reload] をクリックして現在のデザインのメモリ内の表示を更新し、デザインデータへの変更を保存します。

• [Close Design] をクリックし、新の状態ではないデザインを閉じます。


図 3‐19:デザインの再読み込みが必要であることを示すバナー





デザインタスク実行のためのレイアウトの使用

デザインを開くと、 I/O プランニング、フロアプラン、デバッグコンフィギュレーションなどの特定のデザインタ

スクを実行しやすいように、複数のデフォルトレイアウトが提供されています (図 3-20)。レイアウトを変更すると、

特定のデザインタスクを実行するのに適したウィンドウが表示されます。 [Save Layout As] コマンドを使用して、カ

スタムレイアウトを作成することも可能です。

注記:デフォルトレイアウトは、デザインが開いているときにのみ使用できます。

デザインへの変更の保存

Vivado IDE では、メモリでアクティブデザインをインタラクティブに編集します。制約やネットリストを変更した

り、消費電力解析特性、ハードウェアコンフィギュレーションモードパラメーター、デバッグ設定などのデザイン

パラメーターを変更した場合などは、必ずデザインを保存するようにしてください。開いたデザインをインタラク

ティブに編集する場合、次のセクションに示すように、その変更点は元の XDC ファイルに保存するか、新しい制約

セットに保存できます。

元の XDC 制約ファイルへの変更の保存

デザインに加えた変更を元の XDC 制約ファイルに保存するには、 [File] → [Constraints] → [Save]、またはツールバー

の [Save Constraints] ボタンをクリックします。

開いているデザインに対して加えられた制約、デバッグコアおよび設定、デザインコンフィギュレーション設定の

変更がすべて保存されます。 Vivado IDE では、可能な限り元のファイルフォーマットが保持されます。追加した制

約は、ファイルの後に追加されます。既存の制約への変更は、元のファイルの場所に保持されます。

新しい XDC 制約ファイルへの変更の保存

デザインへの変更を新しい制約セットに保存するには、 [File] → [Constraints] → [Save As] をクリックして、新しい制

約ファイルを作成します。

このようにすると、元の制約ソースファイルを保持したまま変更を保存できます。新しい制約セットには、変更を

含むすべてのデザイン制約が含まれます。これは、元の XDC ソースファイルを保持するための 1 つの方法です。新

しい制約セットをアクティブにして、次回の run の実行時やデザインを開いたときに適用されるようにすることもで

きます。


図 3‐20: レイアウトの選択





デザインを閉じる

デザインを閉じると、メモリ内のデザイン数を減らし、ソースを編集できる場所が複数になるのを避けることがで

きます。別のデザイン表示に移動する前に、デザインを閉じるようダイアログボックスが表示されることがありま

す。デザインを閉じるには、次のいずれかを実行します。

• デザインのタイトルバーで X ボタンをクリックします。

• Flow Navigator でデザインを右クリックし、 [Close] をクリックします。

インプリメンテーション結果の解析

インプリメント済みデザインが開いている場合は、 [Device] ウィンドウに配置配線結果が表示されます。 [Timing]

ウィンドウでタイミングパスを選択すると、 [Device] ウィンドウにその配置配線が表示されます。また、デザイン

目標を達成するよう配置配線をインタラクティブに編集したり、 LUT 式、 RAM 初期化、位相ロックループ (PLL) 設

定などのデザイン特性を変更することもできます。詳細は、『Vivado Design Suite ユーザーガイド : インプリメンテー

ション』 (UG904) [参照 21] のこのセクションを参照してください。

重要: 変更は、インプリメント済みデザインのインメモリバージョンにのみ加えられます。 run をリセットすると変

更は失われます。変更を保存するには、第 4 章の「デザインチェックポイントへのデザインの変更点の保存」に示

すように、 [Save Checkpoint] コマンドを使用します。

タイミング解析の実行

Vivado IDE では、タイミング解析結果をグラフィカルに設定および表示できます。 [Tools] → [Timing] コマンドを使

用して、さまざまなタイミング解析パラメーターを使用してみてください。クロックネットワークレポートおよび

クロック関連性レポートには、クロックのトポロジおよび関係を表示できます。スラックヒストグラムには、デザ

インの全体的なタイミングパフォーマンスが表示されます。詳細は、『Vivado Design Suite ユーザーガイド : デザイン

解析およびクロージャテクニック』 (UG906) [参照 23] のこのセクションを参照してください。

また、 Vivado IDE には、 Tcl コンソールおよび SDC 制約オプションを使用してさまざまなタイミング解析オプション

が提供されています。多数の標準レポート Tcl コマンドがあり、クロック構造、ロジックの関係、デザインに適用さ

れている制約などに関する情報を取得できます。詳細は、『Vivado Design Suite Tcl コマンドリファレンスガイド』

(UG835) [参照 8] を参照するか、「help report_*」と入力してください。

レポートの実行: DRC、消費電力、および使用率解析

Vivado IDE では、消費電力、リソース使用率、 DRC 解析結果をグラフィカルに設定および表示できます。

report_power コマンドでは、デザインのどの段階でも、消費電力パラメーターを指定してすばやく消費電力を見

積もることができます。 report_utilization コマンドでは、さまざまなデバイスリソースの使用統計を解析で

きます。 report_design_analysis コマンドでは、クリティカルパスのタイミング特性およびデザインの複雑性

を解析し、配線の密集やタイミングクロージャ問題が発生しやすい部分を特定して解析できます。 report_drc コ

マンドでは、包括的な DRC を設定して実行し、デザインのビットストリームを生成する前に解決しておくべき問題

を特定できます。

レポート結果には、問題のエリアまたは違反のオブジェクトにアクセスできるリンクが含まれています。また、レ

ポートの多くで結果を対話型の RPX ファイルに書き出すことが可能で、このファイルをメモリに読み込むと、含ま

れているリンクからデザインオブジェクトにアクセスできます。レポートをメモリに読み込み直すと、レポートに

含まれるオブジェクトリンクを選択したときにデザインでそのオブジェクトを選択できます。詳細は、『Vivado


https://japan.xilinx.com/cgi-bin/docs/rdoc?v=2018.2;d=ug904-vivado-implementation.pdf;a=xAnalyzingAndViewingImplementationResults

https://japan.xilinx.com/cgi-bin/docs/rdoc?v=2018.2;d=ug906-vivado-design-analysis.pdf;a=PerformingTimingAnalysis




Design Suite ユーザーガイド : デザイン解析およびクロージャテクニック』 (UG906) [参照 23]、または『Vivado Design

Suite Tcl コマンドリファレンスガイド』 (UG835) [参照 8] のさまざまな report_xxx コマンドを参照してください。

デバイスのプログラム、ハードウェア検証、およびデバッグ

Vivado IDE の Vivado ロジック解析環境には、デザインを検証およびデバッグするための多数の機能があります。

RTL または合成済みネットリストで ILA (Integrated Logic Analyzer) やデバッグハブコアなどの IP デバッグコアを設

定およびインプリメントできます。 Vivado IDE で合成済みまたはインプリメント済みデザインを開くと、コアに必

要なプローブ信号を選択して設定できます。ビットストリームファイルが生成されている run の場合は Vivado ロ

ジック解析を起動してハードウェアを検証できます。また、完了したどのインプリメンテーション run でも、ビット

ストリームファイルを生成できます。ビットストリームファイル生成オプションも設定可能です。 Vivado デバイス

プログラマを起動すると、デバイスのコンフィギュレーションおよびプログラムを実行できます。 Vivado ロジック

解析は Vivado IDE から直接実行でき、配線およびデバイスリソースを解析できます。詳細は、『Vivado Design Suite

ユーザーガイド : プログラムおよびデバッグ』 (UG908) [参照 24] のこのセクションを参照してください。

デバッグでのエンジニアリングチェンジオーダー (ECO) のインプリメント

エンジニアリングチェンジオーダー (ECO) とは、インプリメンテーション済みのデザインへの変更のことで、

Vivado Design Suite の ECO フローを使用すると、既存のデザインチェックポイント (DCP) を変更してインプリメン

トし、その変更されたネットリストのレポートを出力して、必要なビットストリームファイルを生成できます。デ

ザインで ECO を含めたら、インプリメント済みデザインで使用するデバッグコアまたはプローブを変更、追加、ま

たは削除する必要がある場合があります。デバッグ ECO フローの詳細は、『Vivado Design Suite ユーザーガイド : プ

ログラムおよびデバッグ』 (UG908) [参照 24] のこのセクションを参照してください。


https://japan.xilinx.com/cgi-bin/docs/rdoc?v=2018.2;d=ug908-vivado-programming-debugging.pdf;a=xDebuggingLogicDesignsInHardware

https://japan.xilinx.com/cgi-bin/docs/rdoc?v=2018.2;d=ug908-vivado-programming-debugging.pdf;a=xUsingVivadoECOFlowToReplaceExistingDebugProbes




プロジェクトモードでの Tcl コマンドの使用

表 3-2 に、プロジェクトの作成、インプリメンテーション、レポートを制御するプロジェクトモードの基本的な Tcl

コマンドを示します。

ヒント : デザインタスクに関連する Tcl コマンドを理解するには、 Vivado IDE でコマンドを実行し、 [Tcl Console]

ウィンドウまたは vivado.jou ファイルで構文を確認するのが適な方法です。

注記: このガイドには、使用可能な Tcl コマンドすべての説明が含まれるわけではありません。詳細は、『Vivado

Design Suite Tcl コマンドリファレンスガイド』 (UG835) [参照 8] を参照してください。

表 3‐2: プロジェクトモードでの基本 Tcl コマンド

コマンド説明

create_project Vivado Design Suite プロジェクトを作成します。引数としてプロジェクト名、保存場所、デザ

インの上位モジュール名、ターゲットパーツを指定します。

add_files プロジェクトにソースファイルを追加します。ソースファイルには、 Verilog (.v)、 VHDL

(.vhd または .vhdl)、 System Verilog (.sv)、 IP および System Generator モジュール (.xco または

.xci)、 IP インテグレーターサブシステム (.bd)、および XDC 制約 (.xdc または .sdc) を選択でき

ます。

ファイルを個別に追加するか、またはディレクトリ全体を指定して有効なファイルが自動的

に追加されるようにすることもできます。

注記: UltraScale デバイスのデザインでは .xco ファイルはサポートされなくなっています。

set_property Vivado Design Suite でさまざまな目的で使用されます。プロジェクトでは、ソースの VHDL ラ

イブラリ、シミュレーションのみのソース、ターゲット制約ファイル、ツール設定などを定

義できます。

import_files 指定のファイルを現在のファイルセットにインポートし、プロジェクトに追加します。 XDC

ファイルを制約セットに割り当てるのにも使用します。

launch_runs

launch_runs -to_step

合成、インプリメンテーション、またはビットストリーム生成を開始します。このコマンド

には、個々のインプリメンテーションコマンドと、 run の完了後に標準レポートを生成するコ

マンドが含まれます。すべてのインプリメンテーションプロセスを 1 つのコマンドで実行し、

進行状況を管理します。 -to_step オプションを使用すると、個々のインプリメンテーションコ

マンドおよびビットストリーム生成を個別に実行できます。

wait_on_run run が完了するまで待ってから Tcl スクリプトの次のコマンドを実行します。

open_run 合成済みデザインまたはインプリメント済みデザインをレポートおよび解析用に開きます。

レポートや解析の Tcl を使用して情報を取得するには、デザインを開いておく必要がありま

す。

close_design インメモリデザインを閉じます。

start_gui

stop_gui

メモリ上でアクティブデザインを Vivado IDE で開く、または閉じます。


https://japan.xilinx.com/cgi-bin/docs/rdoc?v=2018.2;d=ug835-vivado-tcl-commands.pdf;a=xcreate_project

https://japan.xilinx.com/cgi-bin/docs/rdoc?v=2018.2;d=ug835-vivado-tcl-commands.pdf;a=xadd_files

https://japan.xilinx.com/cgi-bin/docs/rdoc?v=2018.2;d=ug835-vivado-tcl-commands.pdf;a=xset_property

https://japan.xilinx.com/cgi-bin/docs/rdoc?v=2018.2;d=ug835-vivado-tcl-commands.pdf;a=ximport_files

https://japan.xilinx.com/cgi-bin/docs/rdoc?v=2018.2;d=ug835-vivado-tcl-commands.pdf;a=xlaunch_runs

https://japan.xilinx.com/cgi-bin/docs/rdoc?v=2018.2;d=ug835-vivado-tcl-commands.pdf;a=xwait_on_run

https://japan.xilinx.com/cgi-bin/docs/rdoc?v=2018.2;d=ug835-vivado-tcl-commands.pdf;a=xopen_run

https://japan.xilinx.com/cgi-bin/docs/rdoc?v=2018.2;d=ug835-vivado-tcl-commands.pdf;a=xclose_design

https://japan.xilinx.com/cgi-bin/docs/rdoc?v=2018.2;d=ug835-vivado-tcl-commands.pdf;a=xstart_gui

https://japan.xilinx.com/cgi-bin/docs/rdoc?v=2018.2;d=ug835-vivado-tcl-commands.pdf;a=xstop_gui




プロジェクトモードの Tcl スクリプトの例

次に、 RTL プロジェクトとネットリストプロジェクトの Tcl スクリプト例を示します。初のスクリプト例

run_bft_kintex7_project.tcl は、次の Vivado Design Suite インストールディレクトリに含まれています。

<install_dir>/Vivado/2016.2/examples/Vivado_Tutorial

スクリプトは、 Vivado Tcl シェルまたは Vivado IDE の Tcl コンソールから実行できます。

RTL プロジェクトの Tcl スクリプト

# run_bft_kintex7_project.tcl# BFT sample design ## NOTE: Typical usage would be "vivado -mode tcl -source run_bft_kintex7_project.tcl" # To use -mode batch comment out the "start_gui" and "open_run impl_1" to save time#create_project project_bft ./Tutorial_Created_Data/project_bft -part xc7k70tfbg484-2add_files {./Sources/hdl/FifoBuffer.v ./Sources/hdl/async_fifo.v ./Sources/hdl/bft.vhdl}add_files -fileset sim_1 ./Sources/hdl/bft_tb.vadd_files ./Sources/hdl/bftLibset_property library bftLib [get_files {./Sources/hdl/bftLib/round_4.vhdl \./Sources/hdl/bftLib/round_3.vhdl ./Sources/hdl/bftLib/round_2.vhdl ./Sources/hdl/bftLib/round_1.vhdl \./Sources/hdl/bftLib/core_transform.vhdl ./Sources/hdl/bftLib/bft_package.vhdl}]import_files -forceimport_files -fileset constrs_1 -force -norecurse ./Sources/bft_full_kintex7.xdc# Mimic GUI behavior of automatically setting top and file compile orderupdate_compile_order -fileset sources_1update_compile_order -fileset sim_1# Launch Synthesislaunch_runs synth_1wait_on_run synth_1open_run synth_1 -name netlist_1# Generate a timing and power reports and write to diskreport_timing_summary -delay_type max -report_unconstrained -check_timing_verbose \-max_paths 10 -input_pins -file ./Tutorial_Created_Data/project_bft/syn_timing.rptreport_power -file ./Tutorial_Created_Data/project_bft/syn_power.rpt# Launch Implementationlaunch_runs impl_1 -to_step write_bitstreamwait_on_run impl_1 # Generate a timing and power reports and write to disk# comment out the open_run for batch modeopen_run impl_1report_timing_summary -delay_type min_max -report_unconstrained -check_timing_verbose \-max_paths 10 -input_pins -file ./Tutorial_Created_Data/project_bft/imp_timing.rptreport_power -file ./Tutorial_Created_Data/project_bft/imp_power.rpt# comment out the for batch modestart_gui

ネットリストプロジェクトの Tcl スクリプト

# Kintex-7 Netlist Example Design #





# STEP#1: Create Netlist Project, add EDIF sources, and add constraints#create_project -force project_K7_netlist ./Tutorial_Created_Data/project_K7_netlist/ -part xc7k70tfbg676-2# Property required to define Netlist projectset_property design_mode GateLvl [current_fileset]add_files {./Sources/netlist/top.edif}import_files -forceimport_files -fileset constrs_1 -force ./Sources/top_full.xdc

## STEP#2: Configure and Implementation, write bitstream, and generate reports#launch_runs impl_1wait_on_run impl_1launch_runs impl_1 -to_step write_bitstreamwait_on_run impl_1open_run impl_1report_timing_summary -delay_type min_max -report_unconstrained -check_timing_verbose \-max_paths 10 -input_pins -file ./Tutorial_Created_Data/project_K7_netlist/imp_timing.rptreport_power -file ./Tutorial_Created_Data/project_K7_netlist/imp_power.rpt## STEP#3: Start IDE for design analysis#start_gui




第 4章

非プロジェクトモードの使用

概要

この章では、プロジェクトモードと非プロジェクトモード間の違いについて説明します。 Vivado® Design Suite の非

プロジェクトモードを理解するには、第 3 章「プロジェクトモードの使用」で説明されるプロジェクトモードにつ

いて知っておく必要があります。

非プロジェクトモードでは、全フローで Tcl コマンドを使用してデザインをコンパイルします。このモードの場合、

インメモリプロジェクトが作成され、 Vivado でデザインのさまざまなプロパティを管理できるようになりますが、

プロジェクトファイルはディスクに書き込まれず、プロジェクトステータスは保持されません。

ヒント : インメモリプロジェクトは、 Vivado ツールで使用できるように、非プロジェクトモードでも生成されます

が、デザインの一部としては保持されません。

Tcl コマンドを使用すると、柔軟なデザインの設定および実行、解析およびデバッグが可能です。 Tcl コマンドは、

バッチモードで実行するか、 Vivado® Design Suite Tcl シェルまたは Vivado IDE の Tcl コンソールから実行できます。

非プロジェクトモードのフローを使用すると、ユーザーが各デザインフロー段階を完全に制御できますが、ソース

ファイル、レポート、中間結果 (デザインチェックポイント ) を手動で管理する必要があります。さまざまなレポー

トを生成し、デザインルールチェック (DRC) を実行し、インプリメンテーションプロセスのどの段階でもデザイン

チェックポイントを書き出すことが可能です。

プロジェクトモードの場合と異なり、複数の run の作成および管理、ソースファイル管理、デザイン状態のレポー

トなどの機能は含まれません。ソースファイルがアップデートされるたびに、デザインを手動で実行し直す必要が

あります。このモードの場合、デフォルトではレポートや中間ファイルは作成されませんが、必要な場合は Tcl コマ

ンドを使用して、さまざまなレポートやデザインチェックポイントを作成できます。また、 Vivado IDE の GUI ベー

スのデザインの解析および制約の設定を実行することもできます。現在のデザインをメモリ内で開くか、 Vivado IDE

で保存したデザインチェックポイントを開くことができます。

Vivado IDE を非プロジェクトモードで起動すると、 Flow Navigator、プロジェクトサマリ、 Vivado IP カタログなどの

プロジェクトモードの機能は含まれません。非プロジェクトモードの場合、 Vivado IDE 内で合成 run やインプリメ

ンテーション run を開いたり変更したりできません。ただし、デザインソースファイルが元のディレクトリにある

場合は、 Vivado IDE の別のウィンドウでデザインオブジェクトを選択したときにクロスプローブできます。たとえ

ば、デザインオブジェクトを右クリックして [Go To Instantiation]、 [Go To Definition]、または [Go To Source] コマンド

を使用すると、関連する RTL ソースファイルが開き、該当する行がハイライトされます。

重要: ソースファイルと run 結果の管理、デザインおよびツール設定の保存、デザインステータス、 IP 統合などのプ

ロジェクトモードの機能の一部は、非プロジェクトモードでは使用できません。

デザインフローの進行に伴い、レポートまたはデザインチェックポイントを生成してメモリ内のデザインを保存す

る必要があります。デザインチェックポイント (DCP) とは、メモリ内のデザインを正確に表すファイルです。デザ




第 4 章:非プロジェクトモードの使用

インチェックポイントは、デザインフローの各段階後 (合成後、適化後、配置後など) に保存できます。 Vivado

Design Suite に DCP ファイルを読み込むと、チェックポイントファイルのデザインステートを復元できます。

また、 Vivado IDE で DCP を開いて、制約の割り当ておよびデザイン解析を実行することも可能です。アクティブデ

ザインはメモリ内にあり、加えた変更は自動的にその後のフローに渡されます。また、変更は新しい制約ファイル

またはデザインチェックポイントに保存できます。

非プロジェクトモードのほとんどの機能はプロジェクトモードでも使用できますが、プロジェクトモードの機能の

一部は非プロジェクトモードでは使用できません。使用できない機能は、ソースファイルおよび run 結果の管理、

デザインおよびツールコンフィギュレーションの保存、デザインステータス、および IP の統合です。ただし、非プ

ロジェクトモードでは、一部のプロセスをスキップできるので、デザインのメモリフットプリントを削減でき、プ

ロジェクトに関するディスク容量を節約できます。

非プロジェクトモードの利点

非プロジェクトモードを使用すると、デザインフローの各段階をユーザーが完全に制御でき、コンパイルスタイル

のデザインフローの利点を生かすことができます。

このモードでは、次のようなデザイン管理を手動で実行します。

• HDL ソースファイル、制約、および IP の管理

• 依存性の管理

• 合成およびインプリメンテーションの結果の生成および保存

Vivado Design Suite には、デザインおよび IP を作成、設定、インプリメント、解析、管理するための Vivado Tcl コマ

ンドがすべて含まれます。非プロジェクトモードでは、 Tcl コマンドを使用して次を実行できます。

• フロー全体からデザインをコンパイル

• デザインを解析してレポートを作成

デザインソースの読み込み

非プロジェクトモードの場合、さまざまなデザインソースがインメモリデザインに読み込まれ、インプリメンテー

ションツールで処理されます。 Vivado Design Suite のソースファイルは、 read_verilog、 read_vhdl、

read_ip、 read_edif、 read_xdc など、ファイルの種類に応じた read_* で始まる Tcl コマンドを使用して読み

込むことができます。ソースは、 Tcl スクリプトまたはインタラクティブなフローを開始するたびに読み込む必要が

あります。

ヒント : ファイルを追加したりインポートするプロジェクト構造はないので、非プロジェクトベースデザインに

add_files および import_files Tcl コマンドを使用してファイルを追加しないでください。

ソースファイルの管理

非プロジェクトモードでは、ファイルをインメモリデザインに特定の順序で読み込むことにより、ソースファイル

を手動で管理できます。ファイルの管理方法やファイルのディレクトリをユーザーが完全に制御できます。ソース





は、ネットワーク接続されているディレクトリからも使用できます。読み取り専用のソースは、その権限に従って

処理されます。


さまざまなデザイン設定およびリビジョンの保存には、ソース管理システムが一般的に使用されます。 RCS

(Revision Control System)、 CVS (Concurrent Versions System)、 SVN (Subversion)、 ClearCase、 Perforce、 Git、 Bitkeeper

などのシステムがありますが、 Vivado ツールはどのシステムにも対応できます。 Vivado Design Suite では、デザイン

フローを通してファイルが使用および生成されるので、これらをリビジョン管理下で管理することをお勧めします。

非プロジェクトモードでは、リビジョン管理ソフトウェアを簡単に使用できます。まず、設計者が必要なソース

ファイルをローカルディレクトリ構造にチェックアウトし、ソースを上位デザインにインスタンシエートして、

デザインを作成します。新しいソースファイルを作成して、さまざまな read_* Tcl コマンドを使用してデザインに読

み込む必要があることもあります。デザインファイルは、 Vivado 合成およびインプリメンテーションツールに渡さ

れますが、ソースファイルは、元のディレクトリに保持されます。チェックアウトされたソースは、インタラク

ティブに、またはコードエディターを使用してデザインセッション中に Tcl コマンドで変更できます。この後、

ソースファイルは必要に応じてソース管理システムに戻されます。デザインチェックポイント、解析レポート、

ビットストリームファイルなどのデザイン結果もリビジョン管理用にチェックインできます。リビジョン管理ソフ

トウェアの詳細は、第 5 章「ソース管理およびリビジョン管理の推奨事項」を参照してください。



サードパーティの合成済みネットリストの使用

Vivado Design Suite では、サードパーティの合成ツールを使用する場合など、合成済みネットリストのインプリメン

テーションがサポートされます。外部合成ツールでは、 Verilog または EDIF ネットリストと制約ファイルが生成され

ます。これらのネットリストは、プロジェクトモードまたは非プロジェクトモードのいずれかで、スタンドアロン

で使用するか、 RTL ファイルと混合して使用できます。

IP および IP サブシステムの使用

非プロジェクトモードの場合、上位合成を開始する前に、出力ファイルを IP またはブロックデザイン用に生成す

る必要があります。 IP は、 RTL ソースおよび制約を使用するか、合成済みデザインチェックポイントの OOC (アウ

トオブコンテキスト ) ネットリストを上位デザインのソースとして使用するように設定できます。デフォルトで

は、各 IP に対して OOC デザインチェックポイントが生成されます。

非プロジェクトモードでは、次のいずれかの方法を使用して IP を追加できます。

• Vivado IP カタログを使用して生成した IP (.xci 形式またはコアコンテナー用の .xcix 形式)

アウトオブコンテキストデザインチェックポイントファイルが IP ディレクトリにある場合は、それがインプ

リメンテーションに使用され、合成ではブラックボックスが挿入されます。デザインチェックポイントファイ

ルが IP ディレクトリにない場合は、 RTL および制約ソースがグローバルな合成およびインプリメンテーション

に使用されます。

• IP またはブロックデザインを設定および生成する Tcl コマンドを使用。







Tcl を使用すると、 run ごとに IP が設定、生成、および合成されます。

重要: プロジェクトモードまたは非プロジェクトモードで IP を使用する場合は、 DCP ファイルではなく XCI ファイ

ルを使用してください。このファイルを使用すると、すべてのデザインフロー段階で IP 出力ファイルが使用されま

す。 IP が独立モジュールとして合成されており、関連する DCP ファイルが既にある場合は、その DCP ファイルが自

動的に使用され、 IP は再合成されません。詳細は、『Vivado Design Suite ユーザーガイド : IP を使用した設計』


詳細は、『Vivado Design Suite ユーザーガイド : IP を使用した設計』 (UG896) [参照 14] のこのセクションまたは

『Vivado Design Suite ユーザーガイド : IP インテグレーターを使用した IP サブシステムの設計』 (UG994) [参照 32] のこ


ロジックシミュレーションの実行

Vivado IDE に統合されている Vivado シミュレータでは、デザインのシミュレーション、波形ビューアーでの信号の

表示、デザインの確認およびデバッグを必要に応じて実行できます。 Vivado シミュレータは、完全に統合された混

合モードシミュレータで、アナログ波形を表示する機能を備えています。 Vivado シミュレータでは、デザインのビ

ヘイビアーシミュレーション、構造シミュレーション、インプリメント済みデザインのタイミングシミュレーショ

ンを実行できます。

または、開いているデザインの Verilog、 VHDL ネットリスト、および SDF フォーマットファイルを記述することに

より、サードパーティシミュレータも使用できます。 ModelSim および Questa シミュレータを Vivado IDE から起動

できます。詳細は、『Vivado Design Suite ユーザーガイド : ロジックシミュレーション』 (UG900) [参照 18] のこのセク

ションを参照してください。

ロジック合成およびインプリメンテーションの実行

非プロジェクトモードでは、設定可能な Tcl コマンドを使用して各インプリメンテーションステップが実行され、

デザインはメモリでコンパイルされます。インプリメンテーションステップは、「非プロジェクトモードの Tcl スク

リプトの例」に示すように、特定の順序で実行する必要があります。必要に応じて、 power_opt_design または

phys_opt_design などのステップを実行することもできます。非プロジェクトモードでは、プロジェクトモード

でしかサポートされない run ストラテジの代わりに、さまざまなコマンドを使用してツール動作を制御できます。詳

細は、『Vivado Design Suite ユーザーガイド : インプリメンテーション』 (UG904) [参照 21] を参照してください。

重要なデザインステップの実行後は、デザイン解析および制約の定義のためにデザインチェックポイントを書き出

しておきます。デザインチェックポイントは、ビットストリームの生成を除き、デザインプロセスを続行するため

の開始ポイントとしては使用できません。これらは、単に解析および制約定義のためのデザインのスナップショッ

トにすぎません。

ヒント : 各デザインステップの実行後に Vivado IDE を起動して、「Vivado IDE を使用したデザイン解析」に示す方法

に従い、インタラクティブなグラフィカルデザイン解析および制約定義をアクティブデザインでイ実行できます。


https://japan.xilinx.com/cgi-bin/docs/rdoc?v=2018.2;d=ug896-vivado-ip.pdf;a=xGeneratingOutputProducts

https://japan.xilinx.com/cgi-bin/docs/rdoc?v=2018.2;d=ug896-vivado-ip.pdf;a=TclCommandsForCommonIPOperations

https://japan.xilinx.com/cgi-bin/docs/rdoc?v=2018.2;d=ug994-vivado-ip-subsystems.pdf;a=xUsingIPIntegratorInNonProjectMode

https://japan.xilinx.com/cgi-bin/docs/rdoc?v=2018.2;d=ug994-vivado-ip-subsystems.pdf;a=xUsingIPIntegratorInNonProjectMode






レポートの生成

vivado.log および vivado.jou を除き、レポートは Tcl コマンドを使用して手動で生成する必要があります。デ

ザインプロセスのどの段階でも、さまざまなレポートを生成できます。詳細は、『Vivado Design Suite Tcl コマンドリ

ファレンスガイド』 (UG835) [参照 8] または『Vivado Design Suite ユーザーガイド : インプリメンテーション』 (UG904)

[参照 21] を参照してください。

デザインチェックポイントの使用

デザインチェックポイントを使用すると、デザインの現在の状態のスナップショットを保存できます。現在のネッ

トリスト、制約、およびインプリメンテーション結果が、デザインチェックポイントに保存されます。デザイン

チェックポイントを使用すると、次を実行できます。

• 必要に応じてデザインを復元

• デザイン解析を実行

• 制約を定義

• デザインフローに従って処理

デザインチェックポイントは、フローの異なる段階で書き出すことができます。重要なデザインステップの実行後

は、デザイン解析および制約の定義のためにデザインチェックポイントを書き出しておきます。デザインチェック

ポイントを読み込むとデザインを復元できるので、問題をデバッグする際に便利です。デザインチェックポイント

は、デザインを現在のインプリメンテーション状態で完全に保存したものです。残りのデザインフローを Tcl コマ

ンドを使用して実行することはできますが、新規ソースをデザインに追加することはできません。

注記: Tcl コマンドの write_checkpoint <file_name>.dcp および read_checkpoint <file_name>.dcp を

使用してもデザインチェックポイントを書き出しおよび読み込みを実行できます。 Vivado IDE でチェックポイント

を表示するには、 Tcl コマンドの open_checkpoint <file_name>.dcp を使用します。詳細は、『Vivado Design

Suite Tcl コマンドリファレンスガイド』 (UG835) [参照 8] を参照してください。

Vivado IDE を使用したデザイン解析

非プロジェクトモードの場合、デザインステップの実行後に Vivado IDE を起動して、インタラクティブなグラフィ

カルデザイン解析および制約定義をアクティブデザインで実行できます。

アクティブデザインから Vivado IDE を開く

非プロジェクトモードでは、 Vivado IDE でアクティブデザインをメモリで開く、または終了するときに、次のコマ

ンドを使用します。

• start_gui: メモリ内のアクティブデザインを Vivado IDE で開きます。

• stop_gui: Vivado IDE を終了し、 Vivado Design Suite シェルに戻ります。





注意: GUI から Vivado Design Suite を閉じた場合は、 Vivado Design Suite Tcl シェルが閉じ、メモリにデザインは保存

されません。アクティブデザインを変更せずに Vivado Design Suite Tcl シェルに戻るには、 exit コマンドではなく、

stop_gui コマンドを入力してください。

デザインプロセスの各段階が終了したら、 Vivado IDE を開いてメモリにある現在のデザインを解析および操作でき

ます (図 4-1)。 Flow Navigator、プロジェクトサマリ、ソースへのアクセスおよび管理、 run などの Vivado IDE の機能

は非プロジェクトモードでは使用できませんが、解析および制約変更の機能の多くは、 [Tools] メニューから使用で

きます。

重要: メモリのアクティブデザインに対して Vivado IDE で加えた変更は、自動的にはダウンストリームツールに適

用されません。

アクティブデザインへの変更の保存

メモリでデザインが変更される場合、その変更は残りの Vivado IDE Tcl セッションで使用されるダウンストリーム

ツールに自動的に渡されます。これにより、これらの変更をアクティブデザインに反映させたり、今後使用できる

ように保存できます。今後使用するために制約を保存するには、 [File] → [Export] → [Export Constraints] をクリックし

ます。このコマンドでは、新しい制約ファイルを作成するか、元のファイルに上書きできます。


図 4‐1: Vivado IDE でアクティブデザインを開く





注記:制約をエクスポートする場合は、 Tcl コマンドの write_xdc を実行します。詳細は、『Vivado Design Suite Tcl

コマンドリファレンスガイド』 (UG835) [参照 8] を参照してください。

Vivado IDE でデザインチェックポイントを開く

Vivado IDE では、デザインチェックポイントとして保存したデザインを解析できます。非プロジェクトモードで

Tcl コマンド (synth_design、 opt_design、 power_opt_design、 place_design、 phys_opt_design、お

よび route_design) を使用してデザインを実行し、任意の段階でデザインを保存して、 Vivado IDE セッションで

保存したチェックポイントを読み込むことができます。配線済みデザインを開いてタイミングを解析し、配置を調

整してタイミングの問題を解決し、デザインが完全に配線されていない状態であっても、後で使用できるように保

存できます。 Vivado IDE のビューバナーに、開いているデザインチェックポイントの名前が表示されます。

デザインチェックポイントへのデザインの変更点の保存

デザインチェックポイントを開いて解析し、保存できます。新しいデザインチェックポイントに変更を保存するこ

ともできます。

• [File] → [Checkpoint] → [Save] をクリックし、現在のデザインチェックポイントに加えた変更を保存します。

• [File] → [Checkpoint] → [Write] をクリックし、デザインチェックポイントの現在の状態を新しいデザイン

チェックポイントとして保存します。

非プロジェクトモードでの Tcl コマンドの使用

表 4-1 に、非プロジェクトモードでの基本的な Tcl コマンドを示します。非プロジェクトモードを使用する場合、

デザインは read_verilog、 read_vhdl、 read_edif、 read_ip、 read_bd、および read_xdc コマンドを使用

してコンパイルされます。ソースはコンパイル用に順序付けられ、合成に渡されます。 Vivado Design Suite Tcl シェ

ルまたは Tcl バッチスクリプトの使用に関する詳細は、第 2 章の「Tcl の使用」を参照してください。

注記: このガイドには、使用可能な Tcl コマンドすべての説明が含まれるわけではありません。『Vivado Design Suite

Tcl コマンドリファレンスガイド』 (UG835) [参照 8] および『Vivado Design Suite ユーザーガイド : Tcl スクリプト機能

の使用』 (UG894) [参照 12] を参照してください。

表 4‐1:非プロジェクトモードでの基本 Tcl コマンド

コマンド説明

read_edif EDIF または NGC ネットリストファイルを現在のプロジェクトのデザインソースファイル

セットにインポートします。

read_verilog 非プロジェクトセッション用に Verilog (.v) および System Verilog (.sv) ソースファイルを読み込

みます。

read_vhdl 非プロジェクトセッション用に VHDL (.vhd または .vhdl) ソースファイルを読み込みます。

read_ip 非プロジェクトセッション用に既存の IP (.xci または .xco) プロジェクトファイルを読み込み

ます。 Vivado IP (.xci) の場合、ネットリストが IP ディレクトリにあれば、デザインチェック

ポイント (.dcp) の合成済みネットリストが IP のインプリメントに使用されます。ネットリス

トが IP ディレクトリにない場合は、 RTL ソースが上位デザインの残りの部分と一緒に使用

されます。 .xco IP プロジェクトでは .ngc ネットリストが使用されます。

注記: UltraScale デバイスのデザインでは .xco ファイルはサポートされなくなっています。


https://japan.xilinx.com/cgi-bin/docs/rdoc?v=2018.2;d=ug835-vivado-tcl-commands.pdf;a=xread_edif

https://japan.xilinx.com/cgi-bin/docs/rdoc?v=2018.2;d=ug835-vivado-tcl-commands.pdf;a=xread_verilog

https://japan.xilinx.com/cgi-bin/docs/rdoc?v=2018.2;d=ug835-vivado-tcl-commands.pdf;a=xread_vhdl

https://japan.xilinx.com/cgi-bin/docs/rdoc?v=2018.2;d=ug835-vivado-tcl-commands.pdf;a=xread_ip




非プロジェクトモードの Tcl スクリプトの例

次の例は、Vivado Design Suite に含まれる BFT サンプルデザインの Tcl スクリプトです。デザインチェックポイント

を使用してフローのさまざまな段階でデータベースの状態を保存する方法と、さまざまなレポートを手動で生成す

る方法を示しています。このスクリプト例 run_bft_kintex7_project.tcl は、次の Vivado Design Suite インス

トールディレクトリに含まれています。

<install_dir>/Vivado/2016.2/examples/Vivado_Tutorial

スクリプトは、 Vivado Tcl シェルまたは Vivado IDE の Tcl コンソールから実行できます。

# run_bft_kintex7_batch.tcl# bft sample design # A Vivado script that demonstrates a very simple RTL-to-bitstream non-project batch flow## NOTE: typical usage would be "vivado -mode tcl -source run_bft_kintex7_batch.tcl" ## STEP#0: define output directory area.#set outputDir ./Tutorial_Created_Data/bft_output file mkdir $outputDir#

read_checkpoint デザインチェックポイントをインメモリデザインに読み込みます。

read_xdc 非プロジェクトセッション用に .sdc または .xdc フォーマットの制約ソースファイルを読み込

みます。

read_bd 非プロジェクトセッション用に既存の IP インテグレーターブロックデザイン (.bd) を読み込

みます。

set_param

set_property

デザイン設定、ツール設定の定義など、さまざまな目的に使用します。

link_design セッションでネットリストソースを使用している場合に、デザインを合成用にコンパイルし

ます。

synth_design デザインの上位モジュールとターゲットパーツを引数として Vivado 合成を実行します。

opt_design 高度なデザイン適化を実行します。

power_opt_design システム全体の消費電力を削減するためクロックゲーティングを実行します(オプション)。

place_design デザインを配置します。

phys_opt_design タイミングまたは配線性を向上するため物理ロジック適化を実行します(オプション)。

route_design デザインを配線します。

report_* デザインプロセスのさまざまな段階のレポートを生成します。

write_bitstream ビットストリームファイルを生成して DRC を実行します。

write_checkpoint フローの任意の段階でのデザインを保存します。デザインチェックポイントには、ネットリ

スト、制約 (フローで実行された適化を含む)、インプリメンテーション結果が含まれます。

start_gui

stop_gui

メモリ上でアクティブデザインを Vivado IDE で開く、または閉じます。

表 4‐1:非プロジェクトモードでの基本 Tcl コマンド (続き)

コマンド説明


https://japan.xilinx.com/cgi-bin/docs/rdoc?v=2018.2;d=ug835-vivado-tcl-commands.pdf;a=xread_checkpoint

https://japan.xilinx.com/cgi-bin/docs/rdoc?v=2018.2;d=ug835-vivado-tcl-commands.pdf;a=xread_xdc

https://japan.xilinx.com/cgi-bin/docs/rdoc?v=2018.2;d=ug835-vivado-tcl-commands.pdf;a=xread_bd

https://japan.xilinx.com/cgi-bin/docs/rdoc?v=2018.2;d=ug835-vivado-tcl-commands.pdf;a=xset_param

https://japan.xilinx.com/cgi-bin/docs/rdoc?v=2018.2;d=ug835-vivado-tcl-commands.pdf;a=xset_property

https://japan.xilinx.com/cgi-bin/docs/rdoc?v=2018.2;d=ug835-vivado-tcl-commands.pdf;a=xlink_design

https://japan.xilinx.com/cgi-bin/docs/rdoc?v=2018.2;d=ug835-vivado-tcl-commands.pdf;a=xsynth_design

https://japan.xilinx.com/cgi-bin/docs/rdoc?v=2018.2;d=ug835-vivado-tcl-commands.pdf;a=xopt_design

http://japaninx.com/cgi-bin/docs/rdoc?v=2018.2;d=ug835-vivado-tcl-commands.pdf;a=xpower_opt_design

https://japan.xilinx.com/cgi-bin/docs/rdoc?v=2018.2;d=ug835-vivado-tcl-commands.pdf;a=xplace_design

https://japan.xilinx.com/cgi-bin/docs/rdoc?v=2018.2;d=ug835-vivado-tcl-commands.pdf;a=xphys_opt_design

https://japan.xilinx.com/cgi-bin/docs/rdoc?v=2018.2;d=ug835-vivado-tcl-commands.pdf;a=xroute_design

https://japan.xilinx.com/cgi-bin/docs/rdoc?v=2018.2;d=ug835-vivado-tcl-commands.pdf;a=xreport_cdc

https://japan.xilinx.com/cgi-bin/docs/rdoc?v=2018.2;d=ug835-vivado-tcl-commands.pdf;a=xwrite_bitstream

https://japan.xilinx.com/cgi-bin/docs/rdoc?v=2018.2;d=ug835-vivado-tcl-commands.pdf;a=xwrite_checkpoint

https://japan.xilinx.com/cgi-bin/docs/rdoc?v=2018.2;d=ug835-vivado-tcl-commands.pdf;a=xstart_gui

https://japan.xilinx.com/cgi-bin/docs/rdoc?v=2018.2;d=ug835-vivado-tcl-commands.pdf;a=xstop_gui




# STEP#1: setup design sources and constraints#read_vhdl -library bftLib [ glob ./Sources/hdl/bftLib/*.vhdl ] read_vhdl ./Sources/hdl/bft.vhdlread_verilog [ glob ./Sources/hdl/*.v ]read_xdc ./Sources/bft_full_kintex7.xdc## STEP#2: run synthesis, report utilization and timing estimates, write checkpoint design#synth_design -top bft -part xc7k70tfbg484-2write_checkpoint -force $outputDir/post_synthreport_timing_summary -file $outputDir/post_synth_timing_summary.rptreport_power -file $outputDir/post_synth_power.rpt## STEP#3: run placement and logic optimzation, report utilization and timing estimates, write checkpoint design#opt_designplace_designphys_opt_designwrite_checkpoint -force $outputDir/post_placereport_timing_summary -file $outputDir/post_place_timing_summary.rpt## STEP#4: run router, report actual utilization and timing, write checkpoint design, run drc, write verilog and xdc out#route_designwrite_checkpoint -force $outputDir/post_routereport_timing_summary -file $outputDir/post_route_timing_summary.rptreport_timing -sort_by group -max_paths 100 -path_type summary -file $outputDir/post_route_timing.rptreport_clock_utilization -file $outputDir/clock_util.rptreport_utilization -file $outputDir/post_route_util.rptreport_power -file $outputDir/post_route_power.rptreport_drc -file $outputDir/post_imp_drc.rptwrite_verilog -force $outputDir/bft_impl_netlist.vwrite_xdc -no_fixed_only -force $outputDir/bft_impl.xdc## STEP#5: generate a bitstream# write_bitstream -force $outputDir/bft.bit




第 5章

ソース管理およびリビジョン管理の推奨事項


ソース管理およびリビジョン管理の手法は、ユーザーおよび企業の選好、リビジョン管理に使用するソフトウェア

によって異なります。このセクションでは、アクティブデザインプロジェクトを管理するためにデザインチームが

決定する必要のある基本的な手法の選択肢の一部を説明します。 Vivado® Design Suite をリビジョン管理システムと

共に使用する際の推奨事項は、このセクションの後半で説明します。このセクションで使用される「管理」という

用語は、リビジョン管理システムを使用してソースバージョンをチェックインおよびチェックアウトするプロセス

を示します。

さまざまなデザインコンフィギュレーションおよびリビジョンを管理するのには、ソース管理システムを使用する

のが一般的です。 Git、 RCS、 CVS、 Subversion、 ClearCase、 Perforce、 Bitkeeper などのシステムがよく利用されてい

ますが、どれかが特によく利用されているわけではありません。 Vivado Design Suite はこれらのシステムと共に使用

でき、どのツールとも直接統合されてはいませんが、各ツールが同等にうまく動作するようになっています。



一般的に、ソースはローカルリポジトリにチェックアウトされ、そこでローカルの変更を加えるという方法が取ら

れます。これはサンドボックスと呼ばれたり、マスターリポジトリのローカル作業バージョンと呼ばれることがあ

ります。これは、ほかのユーザーが新の変更を見ることができるマスターリポジトリに戻す前に、ユーザーが

ローカルでの変更をまとめてテストするためのエリアです。このローカルリポジトリのソースを変更して、デザイ

ンを完成させることができます。変更されたファイルは、新しいリビジョンとしていつでもソース管理システムに

戻すことができます。デザイン結果もオプションでリビジョンとしてチェックインできます。多くのユーザーは、

ソースおよび結果を保存および管理するためにディレクトリ構造を使用します。

リビジョン管理システムは、異なるメカニズムを使用して後のチェックアウトから変更されたソースのみをアッ

プデートします。

Vivado Design Suite のファイルには、リビジョン管理を使用して管理する必要のあるファイルとして定義されている

ものがあります。 Vivado Design Suite で生成される多数の一時ファイルは、管理するのは非効率であり、管理の必要

はありません。「Vivado Design Suite のソースタイプ」に、主なファイルを示します。

推奨: 実行スクリプトやツール設定もリビジョン管理用にチェックインする必要があります。この情報は、

write_project_tcl コマンドを使用して Tcl スクリプトに記述できます。 vivado_init.tcl は

write_project_tcl で記述されたスクリプトには含まれないため、これもチェックインする必要があります。こ

れらすべてのファイルをチェックインしたら、現在のソースおよびツールコンフィギュレーション設定を使用して

デザインを再生成できます。






第 5 章:ソース管理およびリビジョン管理の推奨事項

シングルユーザーアクセスと複数ユーザーアクセス

デザインソースおよび IP は通常、同じプロジェクトで作業している複数の設計者が参照できるライブラリまたはリ

ポジトリに保存されますが、共通リポジトリからデザインソースまたは IP を使用すると、デザインのこれらのファ

イルを使用する誰かによって変更される可能性があります。共有ソースまたは IP への変更は、同じソースを参照す

るほかのすべての設計者が反映する必要があります。デザイン特定の変更が複数のデザインに影響する場合、これ

は意図しない結果をもたらす可能性があります。

複数ユーザーがアクセスする場合は、 1 人の設計者がデザインソースおよび IP を管理し、それをそのまますべての

設計者に共有するのがベストです。これらのソースを読み取り専用にすると、ほかの設計者が誤って共有ソースを

アップデートするのを回避できます。

また、 Vivado Design Suite の IP および IP サブシステムは 1 つのデバイスをターゲットとします。デザイン間で共有

する場合は、必ずデバイスに互換性があることを確認してください。

読み取り専用の管理ソースを直接使用

Vivado Design Suite では、読み取り専用のソースファイルおよび IP を使用してデザインを作成できます。デザイン

プロセスでソースを変更する予定がない場合は、管理されている読み取り専用の場所から参照できます。ソースを

変更する必要がある場合は、ローカル作業エリアにチェックアウトできます。

ログファイルおよびレポートファイル、特定のキャッシュ、およびデザイン結果を書き込むには、 Vivado Design

Suite の起動エリアへの書き込み権が必要です。

ローカル作業エリアの使用

デザインソース管理には、管理されているソースのローカルコピーをアクティブプロジェクトの作業エリアに作成

する手法が一般的です。この作業エリアでは、ファイルに自由に変更を加えて、デザインを完成させることができ

ます。ソースは、プロジェクトの節目節目でリビジョン管理にチェックインします。すべての変更は、プロジェク

トディレクトリ構造の下位にあるファイルのローカルコピーに加えられるので、リビジョン管理システムにどの

ファイルをチェックインするかを確認してください。

この方法は、変更される可能性のあるデザインソースにのみ使用できます。変更されないソースは、管理されてい

る読み取り専用の場所から参照できます。

最小限のソースの管理

デザインを再生成するには、低限必要なソースファイルを管理する必要があります。詳細は、「管理に低限必要

なソースファイル」を参照してください。

Vivado Design Suite で小限のソースファイルセットを含むプロジェクトを管理できますが、次の制限があります。

• IP および IP インテグレーターサブシステムの出力ファイルは再生成する必要があります。まったく同じものを

生成するため、 IP を生成したのと同じバージョンのソフトウェアが必要です。すべての IP 出力ファイルが管理

されている場合、 IP は今後のソフトウェアバージョンで参照できます。

• デザインのコンパイル中、出力ファイルを生成するのに時間がかかります。

推奨: 高の結果を得るには、「管理を推奨するソースファイル」にリストされているすべてのソースを管理するこ

とをお勧めします。





管理を推奨するソースファイル

Vivado Design Suite デザインと関連する IP および BD ファイルは、ソースファイルのセットを使用して再作成できま

す。 Vivado Design Suite の将来のバージョンで再生成する場合のリスクを軽減し、コンパイル時間を短縮するため、

次のソースファイルを管理することをお勧めします。これらすべてのファイルをチェックインすることにより、現

在のソースおよびツールコンフィギュレーション設定を使用してデザインを再生成できます。

• スクリプト

° run 実行の前後で実行したスクリプトを含む、デザインのコンパイルに使用された実行スクリプト

° Vivado vivado_init.tcl ファイル (変更されている場合)

° write_project_tcl コマンドを使用して作成されたプロジェクト再生成スクリプト

° デザインプロジェクトを再作成可能なプロジェクト .xpr ファイル

• RTL およびシミュレーションテストベンチ

° RTL ベースのソースファイルすべて (インクルードファイルを含む)

° シミュレーションテストベンチおよびスティミュラスファイル

• 制約

° XDC 制約ファイルすべてと制約として使用されている Tcl コマンド

• IP

° IP ソースファイル (.xci)

° すべての IP ディレクトリおよび出力ファイル (名前はそのまま)

° IP コアコンテナーを使用する場合は、 IP コンテナーファイル (.xcix) と、サードパーティシミュレーショ

ンおよび合成ファイル (ip_user_files および ip_static_files ディレクトリ )

° IP 共に使用される .coe、 .csv、 .bmm、および .elf ファイル

• IP インテグレーター

° ブロックデザインソースファイル (.bd)

° IP サブディレクトリ、ファイルを含むブロックデザイン全体の場所 (名前はそのまま)

• HLS

° C ソースファイルすべて

° Vivado 合成で使用されるパッケージされた HLS IP

° スクリプト

• Vivado ハードウェアマネージャー

° デバイスをプログラムするために必要な .bit ファイルすべて

° ツールのデフォルトおよびカスタムユーザー設定を含む .ltx ファイル

• ハードウェアソフトウェアインターフェイス

° ハンドオフデザインファイル (拡張子は .hdf) に、ザイリンクス SDK でデザインの対応するソフトウェア

プロジェクトを作成するために必要な情報がすべて含まれます。 HDF ファイルは、 write_hwdef または

write_sysdef Tcl コマンドを使用するか、 [File] → [Export] → [Export Hardware] をクリックしてデザイン

をエクスポートすると作成されます。

• ドキュメント





° デザインに関するドキュメント、仕様、レポートなど。





管理に最低限必要なソースファイル

Vivado Design Suite デザインと関連する IP および BD ファイルは、小限のソースファイルセットを使用して再作

成できます。この方法には、「小限のソースの管理」に記述されている制限があります。

デザインを再生成するために必要な小限のソースファイルセットは、次のとおりです。

• スクリプト

° run 実行の前後で実行したスクリプトを含む、デザインのコンパイルに使用された実行スクリプト

° write_project_tcl コマンドを使用して作成されたプロジェクト再生成スクリプト

° デザインプロジェクトを再作成可能なプロジェクト .xpr ファイル

• RTL およびテストベンチ

° RTL ベースのソースファイルすべて (インクルードファイルを含む)

° シミュレーションテストベンチおよびスティミュラスファイル

• 制約

° XDC 制約ファイルすべてと制約として使用されている Tcl コマンド

• IP

° 各 IP に関連付けられている .xci ファイル

° IP コアコンテナーを使用する場合は、 IP コアコンテナー .xcix ファイル

重要: IP を使用する場合は、カスタマイズ IP の出力ネットリスト (.dcp) ではなく、元の IP カスタマイズファイルだ

けでも低限管理しておくことが重要です。 XCI ファイルを使用すると、 IP をカスタマイズし直して再生成できま

す。

• IP インテグレーター

° write_project_tcl コマンドを使用して作成された BD 再作成 Tcl コマンド

° 各 BD に使用される .bd ファイル

° ブロックのグラフィックロケーションおよびコメントの UI ディレクトリ

Vivado Design Suite のソースタイプ

Vivado Design Suite 環境では、デザイン記述を含むソースファイルが参照されます。 Vivado Design Suite のオプショ

ンで、ソースファイルの作成方法、使用方法、ソースタイプの管理方法を設定できます。ソースには次のようなも

のがあります。

• HDL およびネットリストファイル: Verilog (.v)、 SystemVerilog (.sv)、 VHDL (.vhd)、および EDIF (.edf)

• C ベースのソースファイル (.c)

• Tcl ファイル、実行スクリプト、および vivado_init.tcl (.tcl)

• 論理および物理制約 (.xdc)

• IP コアファイル (.xci) および IP コアコンテナーファイル (.xcix)

• IP インテグレーターブロックデザインファイル (.bd)

• デザインチェックポイントファイル (.dcp)





• 関連ツールで使用されるファイル (シミュレータ用の .do ファイルなど)

• ブロックメモリマップファイル (.bmm、 .mmi)

• ELF (Executable and Linkable Format) ファイル (.elf)

• 係数ファイル (.coe)

• アーカイブされたプロジェクト (.zip)

Vivado Design Suite でのソース変更の認識

Vivado Design Suite では、大部分のソースファイルでタイムスタンプを使用してソースファイルがアップデートされ

たかを判断します。ソースでタイムスタンプが変更される操作を実行すると、デザインが新の状態でなくなり、

アップデートが必要と示される可能性があります。

重要: 一般的なリビジョン管理操作でファイルのタイムスタンプが変更されないようにしてください。

リビジョン管理システムによっては、ファイルの内容に変更がなくてもタイムスタンプが変更されたり、チェック

イン/チェックアウトの時間に基づいてタイムスタンプが変更されることがあります。ソースファイルおよび生成さ

れた出力ファイルの相対的な変更時間順を保持するには、ファイルをタイムスタンプの逆順に並べ替えてから

チェックイン/チェックアウトを実行してください。次に、タイムスタンプ順を保持して git にファイルを追加するコ

マンド (Unix) を示します。

find .-type f -print0 | xargs -0 ls-rt | xargs git add

リビジョン管理システムからファイルをチェックアウトするとき、リポジトリからチェックアウトされる時間でタ

イムスタンプが記録されます。このため、 IP の出力ファイルおよび合成/インプリメンテーション run が Vivado ツー

ルで新の状態ではないように見えてしまいます。デザインが新であったとしても新の状態でないように見え

てしまう場合、出力ファイルを再生成したり、合成またインプリメンテーション run を再実行する必要があります。

一部のリビジョン管理システムでは、ファイルのタイムスタンプをシステムからチェックアウトした時間ではなく

チェックインした時間で保持できるものもあります。この場合は出力ファイルおよびデザイン run が新の状態でな

くなることを回避でき、余計なイテレーションを回避できます。使用しているリビジョン管理システムにこの機能

がないか確認してください。

デザインソースディレクトリ構造の定義

さまざまなタイプのソースファイルを効率的に識別して管理するため、各アクティブデザインにディレクトリ構造

を作成することをお勧めします。次に示すように、ソースのタイプごとに異なるディレクトリに保存します。





さまざまなタイプの Vivado デザインソースをカテゴリに分類して整理するのが目的です。デザインおよびデザイン

チームで適な命名規則およびサブディレクトリ構造を定義してください。このエリア自体をリビジョン管理シス

テムで管理するか、デザイン特定のチェックアウトコピーを使用できます。

Vivado IP および IP サブシステムはデバイス特定であり、保存ディレクトリにわかりやすい名前を付けておく必要が

あります。そのようにすると、後でほかのデザインで使用する場合に識別しやすくなります。

アクティブ作業エリアの使用

ザイリンクスでは、プロジェクトを作成し、デザインをコンパイルして結果を記述し、デザインを完成するための

試行を実行する書き込み可能なエリアを提供するため、アクティブ作業ディレクトリを作成することをお勧めしま

す。このエリアに書き込み可能なデザインソースおよび IP を含めることもできます。

デザイン特定のソース、スクリプト、および結果が見つけやすくなるような命名および整理方法を検討することを

お勧めします。サブディレクトリおよびソースファイルは、後で内容を判断しやすい命名方法を考案してください。

新でないデザイン試行やタイミングを満たすことができなかった試行、および新でないソースは削除してくだ

さい。

注意: Windows オペレーティングシステムではパスの長さが 260 文字までに制限されており、これが Vivado ツール

に影響する可能性があります。この問題を回避するには、プロジェクトの作成、 IP および Manage IP プロジェクト

の定義、ブロックデザインの作成を実行する際に、ディレクトリの場所および名前をできるだけ短くしてください。

Vivado Design Suite プロジェクトの管理

Vivado Design Suite プロジェクトを使用する場合、ソース管理システムの使用が複雑になる可能性があります。

Vivado Design Suite プロジェクトをリビジョン管理システムと共に使用する場合は、特定の手順に従う必要がありま

す。プロジェクトでは、ソースのコピーが保持されるか、またはリモートソースが参照され、独自の方法でソース

が管理されますが、プロジェクトをリビジョン管理と共に使用する方法もあります。次の方法が推奨されます。

リモートソースまたはローカルソースの使用

プロジェクトが Vivado ツールを使用して作成および管理される場合、ソースは元のディレクトリから参照できるほ

か、プロジェクトのローカルディレクトリにコピーすることもできます。ローカルおよびリモートのソースはすべ


図 5‐1:デザインソースディレクトリ構造の例





て、 Vivado IDE を使用してインタラクティブに処理できます。ソースを変更するにはテキストエディターを使用で

き、またデザインを開いた状態で結果を解析および変更できます。

デザインソースは読み取り専用にして、デザインが実行されているディレクトリからアクセス可能なネットワーク

上の任意の場所に保存できます。ただし、ソースを読み取り専用にすると変更できないので、 Vivado IDE のインタ

ラクティブ設計機能の活用が制限されます。

プロジェクトモードを使用する場合は、ソースをローカルディレクトリにコピーせず、リモートソースを使用して

プロジェクトを作成した方が、簡単にリビジョン管理システムを使用できます。ソースをリモートで管理すると、

Vivado IDE のインタラクティブ機能を活用しながら、デザインソースを簡単に管理できます。ソースファイルに変

更を加えるたびに、リビジョン管理システムに新しいバージョンをチェックインできます。

または、ソースをローカルのプロジェクトディレクトリにコピーし、デザインプロジェクト全体を独立した移植し

やすいものにすることもできますが、デザインソースファイルがプロジェクトのサブディレクトリの下の方に埋も

れてしまいます。

ヒント : ほとんどの場合、ソースに加えた変更はファイルに別の名前を付けて保存できます。

プロジェクトを .xpr ファイルのみから再作成

Vivado Design Suite プロジェクトは、 1 つのファイル (<project_name>.xpr) で再作成および管理できます。リビ

ジョン管理システムで管理する必要があるのは、プロジェクトファイルとさまざまなプロジェクトソースファイル

のみです。ソースファイルが元のディレクトリにあり、プロジェクトにリモートソースとして追加されていれば、

このプロジェクトファイルを開くことにより関連するソースファイルが開かれ、プロジェクト全体を再作成できま

す。ソースがプロジェクト内にある場合、スタンドアロンの XPR ファイルからプロジェクトを正しく再作成するこ

とはできません。

プロジェクトを write_project_tcl コマンドを使用して再作成

プロジェクトをソース管理システムと共に使用する場合は、 Tcl スクリプトを使用して初からプロジェクトを構築

し直すことをお勧めします。 Vivado の write_project_tcl コマンドには、同じソースファイルと設定を使用し

て現在のデザインを作成し直すのに使用できる Tcl スクリプトを作成する機能があります。

write_project_tcl <script_file_name>.tcl

このコマンドで作成された Tcl スクリプトはリビジョン管理システムで管理する必要があります。このスクリプトを

使用してプロジェクトを再作成するには、次のコマンドを使用します。

source <script_file_name>.tcl

新しいプロジェクトは <script_file_name>.tcl ファイルを読み込んだ現在の作業ディレクトリ (CWD) に記述

されます。

推奨: Tcl スクリプトはプロジェクトを作成したのと同じディレクトリから読み込むことをお勧めしますが、別の

ディレクトリから読み込む場合は、 Tcl シェルで origin_dir_loc 変数を新しいディレクトリに設定するか、

origin_dir 変数を CWD とソースファイル間の相対パスを維持するように編集します。

Vivado Design Suite スクリプトベースフローの使用

ソース管理システムを連動させるには、非プロジェクトモードのスクリプトフローを使用するのがも簡単な方法

です。必要なソースファイルをローカルディレクトリ構造にチェックアウトするか、管理される場所から直接読み





込むことができます。新しいソースファイルを作成する必要がある場合もあります。ファイルの準備が整ったら、

read_<source_type> Tcl コマンドを使用してファイルを Vivado の合成およびインプリメンテーションコマンド

に渡します。ソースファイルは、元のディレクトリに保持されます。チェックアウトされたソースは、インタラク

ティブに、またはコードエディターを使用してデザインセッション中に Tcl コマンドで変更できます。タイミング

制約の変更などがこの例です。

注記: ソースファイルは読み取り専用にして保護できますが、その場合は変更できません。

ソースファイルは、ユーザーの判断で随時ソース管理システムに戻されます。デザインチェックポイント、レポー

ト、 BIT ファイルなどのデザイン結果もリビジョン管理用にチェックインできます。

IP および IP サブシステムの使用

IP および IP インテグレーターサブシステムは、 Vivado IDE でインタラクティブに設定するのがベストです。 IP カス

タマイズウィザードおよびインタラクティブ IP インテグレーターキャンバスを使用することで、作業が簡単になり

ます。 IP または IP サブシステムを設定して出力ファイルを生成したら、これらのソースを Vivado Tcl コマンドで読

み込むことができます。 IP では .xci ファイルをソースとして使用し、 IP インテグレーターでは .bd ファイルをソー

スとして使用します。

注記: スクリプトベースフローでは、 IP または IP インテグレーターのデザインチェックポイントファイル (.dcp) を

ソースとして使用することもできます。 .xci および .bd ファイルは確実に新であるので、ザイリンクスではこれら

のファイルを使用することをお勧めします。

スクリプトおよびレポートの管理

デザインの再作成に必要な Tcl スクリプトおよび変更した .ini スタートアップファイルも管理する必要があります。

レポートファイルも管理すると、今後の参照用にデザインのステートを特定するのに役立ちます。

IP の管理

デザインプロジェクトで使用した IP には、そのプロジェクト専用のディレクトリを作成しておくことをお勧めしま

す。 IP は、その IP を使用するその他のデザインプロジェクトからも再設定できるので、デザイン専用の IP を作成

しておくと、ほかの設計者により不必要にアップデートされるのを防ぐことができます。

Vivado Design Suite の IP および IP サブシステムはデバイス特定なので、デザイン間で共有する場合や管理エリアを

設定する際は注意が必要です。

Vivado Design Suite の IP は、次の方法を使用して設定、格納、および管理できます。

• Manage IP プロジェクトを作成 (推奨)

• プロジェクトローカル IP

• プロジェクトリモート IP

Manage IP プロジェクトを作成 (推奨)

IP を 1 つの場所で管理する環境では、カスタマイズされた IP と出力ファイルが現在のデザインまたはプロジェクト

ディレクトリ構造外にある 1 つのリポジトリに保存されます。カスタマイズされた各 IP は、それ専用のディレクト

リに保存されます。プロジェクトモードでも非プロジェクトモードでも、 Tcl スクリプトを使用するかプロジェク

トにリモートソースとして追加することにより、このリポジトリから IP を参照できます。





Manage IP プロジェクトでは、複数の IP コアを設定、検証、保存する IP 管理ロケーションが作成されます。 Vivado

IDE の IP カタログを使用した IP の設定、ソース管理、解析、 run 構造を活用し、各 IP コアの結果を保存および検証

します。この機能により、 IP カタログから IP を選択して設定およびカスタマイズし、必要なデザインコンフィギュ

レーションの出力ファイルを生成できます。この環境で合成およびインプリメンテーションを実行することも可能

です。

推奨: managed_ip_project ディレクトリも含め、 [IP Location] ディレクトリ構造全体を管理することをお勧めし

ます。これにより、 Vivado Design Suite で IP run と出力ファイルのステータスが維持されるようになります。

プロジェクトローカル IP

IP は、 Vivado Design Suite プロジェクト内で設定および保存できます。 IP 出力ファイルは、プロジェクトディレクト

リ構造内に保存できます。 IP 出力ファイルをデザインプロジェクト内に保存すると、デザイン全体に対するスタン

ドアロンエンティティが作成され、簡単にパッケージして共有できます。これは、デザイン専用の IP 設定を使用し

ており、共有 IP リポジトリから使用できるようにすることが望ましくない場合にも便利です。

プロジェクト内で IP カタログを使用して IP をカスタマイズおよび追加するのは簡単です。プロジェクトは独立して

いるので 1 つのロケーションで簡単に管理できます。 1 つの IP が複数のプロジェクトまたは複数のユーザーによっ

て使用されない場合は、この方法がシンプルです。 IP はプロジェクトの一部として扱われ、 RTL ソースおよび run

結果などのほかのデザインデータと共に管理されます。

プロジェクトディレクトリ構造全体をそのまま変更せずに管理する必要があります。

プロジェクトリモート IP

Vivado Design Suite では、プロジェクトモードおよび非プロジェクトモードの両方で、個々の IP をスタンドアロン

としてまたはリモートで設定できます。次の図に示すように、 Vivado Design Suite の IP を設定するときは、プロジェ

クトディレクトリ外の IP ロケーションを指定できます。

IP ディレクトリを Vivado Design Suite プロジェクト外に設定すると、 IP 設定ファイル (.xci) のほか、 RTL ソースお

よび制約を含むさまざまな IP 出力ファイルがスタンドアロンディレクトリに IP カスタマイズ名と一致する名前で保

存されます。

リモート IP は、いくつのデザインプロジェクトでも使用できます。 Vivado IDE では、リモート IP への変更および

バージョンアップデートが可能であり、変更するとほかのユーザーおよびデザインに影響する可能性があるので、

共有リモート IP を変更またはアップデートする際は注意が必要です。デザイン特定のリモート IP ロケーションを設

定すると、ほかの設計者により不必要に変更されないようにできます。


図 5‐2:各 IP のリモートディレクトリの定義





リモート IP ロケーションを使用する際は、次のガイドラインに従ってください。

• IP 保存ディレクトリ構造をデバイスタイプ、 IP タイプ、その他エレメントで区別できるように設定する。

• サンプルデザインを IP ディレクトリ外に保存して、 IP がアップデートされたときにも保持されるようにする。

リモート IP ディレクトリ構造全体をそのまま変更せずに管理します。場所は指定できますが、プロジェクトおよび

Manage IP プロジェクトでと同様に、各 IP は常に IP 名に基づく名前の専用ディレクトリに配置されます。

IP ソースの管理

Vivado Design Suite の IP を使用する場合、 IP コアがサブディレクトリに個別に保存されます。このディレクトリに

は、 IP を合成、インプリメントするのに必要な IP 設定ファイル (.xci)、 RTL、 XDC、およびその他の関連ファイルが

保存されます。ツールの今後のバージョンで結果を再生成する際のリスクを軽減するため、これらすべてのファイ

ルをそのディレクトリ構造をそのまま変更せずに管理することをお勧めします。

IP コアコンテナーの使用 (推奨)

リビジョン管理システムでファイルを管理しやすくするため、 IP 設定ファイルと出力ファイルを、ディレクトリ構

造ではなく、 IP コアコンテナーという 1 つのバイナリファイルに格納できます。 Vivado Design Suite は、この IP コ

アコンテナーファイルを直接操作します。 IP コアコンテナーを使用する場合、管理する必要があるのは IP の .xcix

ファイルのみです。 .xcix ファイルには、シミュレーション、合成、およびインプリメンテーションに必要なファイ

ルすべてが含まれます。

IP コアコンテナーの使用に関する詳細は、『Vivado Design Suite ユーザーガイド : IP を使用した設計』 (UG896) [参

照 14] を参照してください。 IP コアコンテナーファイルを使用したシミュレーションの詳細は、『Vivado Design


注記: .xci ファイルまたは .xcix ファイルを含むすべての出力ソースファイルを読み取り専用にできます。

重要: IP サンプルデザインを管理されていない場所に作成し、コンパイルおよび試行できるようにします。

一部の IP には、 COE、 CSV、 ELF、および BMM ファイルなどの追加ファイルがあります。これらのファイルをリ

ビジョン管理システムを使用して管理する必要があります。プロジェクトフローでは、これらのファイルはプロ

ジェクトに登録され、デザインソースエリアに表示される場合があります。これらのファイルはプロジェクトには

インポートされませんが、参照されたロケーションに保持されます。

たとえば FIR Compiler の .coe ファイルを指定すると、デザインソースの係数ファイルフォルダーに追加されます。

.coe ファイルの場所は、 IP XCI ファイルに相対パスとして保存されます。 IP および COE ファイルをリビジョン管理

に配置する場合、相対パスを保持する必要があります。相対パスを変更する必要がある場合、パスは IP のプロパ

ティとして設定されているので、このパスプロパティを次の Tcl コマンドを使用してアップデートします。

set_property CONFIG.Coefficient_File {/location/of/coe/file} [get_ips my_FIR_compiler]

ヒント : このパスプロパティは、 GUI で IP を再カスタマイズし、 COE ファイルの場所を指定してアップデートする

こともできます。

注記: プロジェクトをアーカイブすると、これらのファイルがプロジェクトディレクトリ構造にコピーされて IP の

パス参照がアップデートされます。 write_project_tcl コマンドを使用する場合、使用するオプションによっ

て、ファイルは現在の場所から参照されるかインポートされます。





IP コアコンテナーと外部サードパーティファイルの管理 (推奨)

IP コアコンテナーを使用する場合は、サードパーティツールがアクセスしやすいように、次の IP 出力ファイルがコ

アコンテナー外にコピーされます。

• インスタンシエーションテンプレート

• 合成スタブファイル

• シミュレーションソースファイル

• スクリプト

• テストベンチ

コピーされたこれらのファイルは、その IP の ip_user_files および ip_static_files サブディレクトリに含

まれます。

推奨: サードパーティツールを使用する場合は、 IP の .xcix ファイルとこれらの外部下位ディレクトリをそのままの

状態で管理することをお勧めします。

すべての IP 出力ファイルの管理 (推奨)

すべての IP 出力ファイルを含む IP ディレクトリ全体をリビジョン管理を使用して管理することをお勧めします。こ

のようにすると、後で IP をアップグレードするかどうか、する場合はそのタイミングを柔軟に決定できます。 IP を

使用するたびに生成し直す必要がないので、実行時間も短縮されます。

Vivado IDE では、 IP カタログ内でサポートされる IP のバージョンはそれぞれ 1 つのみです。 Vivado IDE をアップグ

レードして IP が新バージョンでなくなっても、使用することは可能です。 IP はロックされ、再カスタマイズした

り出力ファイルを生成し直すことはできなくなりますが、出力ファイルが存在していれば使用できます。

デフォルトでは、すべての IP はデザインのほかの部分から独立させて合成されます (アウトオブコンテキスト合成

)。生成される合成済みデザインチェックポイントは、 IP の出力ファイルです。 IP を Vivado IDE の今後のバージョ

ンで使用できるようにするには、 IP を作成したときにデフォルトのアウトオブコンテキストフローを使用していた

場合、それらのファイルが存在する必要があります。ほかの出力ファイルと同様、これらのファイルも IP が現バー

ジョンではない場合は生成できません。

IP の .xci ファイルのみの管理

デザインで使用されている IP のカスタマイズ設定を復元するには、低でもその IP 特定の設定を含む .xci ファイル

を保存しておく必要があります。この .xci ファイルから、 IP を作成したのと同じバージョンの Vivado IDE を使用し

て IP を再生成できます。このツールバージョンを使用し続ける場合、または IP を常にアップグレードする予定の場

合は、 IP の .xci だけで十分ですが、 IP コア (現在のカスタマイズ、 RTL、 XDC などを含む) を今後の Vivado IDE で使

用するには、リビジョン管理に IP の出力ファイルディレクトリ全体を配置し、ディレクトリ構造を保持する必要が

あります。

出力ファイルを作成する場所を確実にするため、 IP ディレクトリ構造を保持する必要があります。 1 つのディレク

トリに複数の .xci ファイルを保存しないでください。 1 つのディレクトリに複数の .xci ファイルを保存すると、出力

ファイルを生成したときに競合が発生します。

IP の .xcix コアコンテナーファイルのみの管理

シミュレーションおよび合成に必要な IP 出力ファイルを含めつつ、小限のファイルセットを管理する場合は、 IP

コアコンテナーを使用します。 IP コアコンテナーを使用する場合、管理する必要があるのは IP の .xcix ファイルの





みです。次のコマンドを使用すると、シミュレーション、合成、およびインプリメンテーションに必要な IP ソース

ファイルすべてをデザインプロジェクトの任意の管理されていないディレクトリにエクスポートできます。

export_ip_user_files

IP インテグレーターサブシステムの管理

IP インテグレーターサブシステムには、複数の IP、カスタマイズされたパラメーター、インターコネクトが含まれ

ます。これらの IP サブシステムは IP インテグレーターで作成され、 Vivado IDE 内でブロックデザイン (BD) と呼ば

れます。

リモートブロックデザインの作成 (推奨)

Vivado IP インテグレーターブロックデザイン (.bd) を作成する際、リモートの場所を指定できます。ブロックデザ

インのリビジョンを管理し、保存するには、これがも簡単な方法です。「プロジェクトリモート IP」と同様、ブ

ロックデザインで使用されているすべてのファイルおよび IP がプロジェクトディレクトリ外のリモートディレク

トリに保存されます。

ブロックデザイン作成の詳細は、『Vivado Design Suite ユーザーガイド : IP インテグレーターを使用した IP サブシス

テムの設計』 (UG994) [参照 32] のこのセクションを参照してください。

プロジェクトベースブロックデザインの作成

デフォルトでは、Vivado IP インテグレーターによりローカルプロジェクトディレクトリ構造内にブロックデザイン

データが作成および保存されます。この場合、 Vivado IDE ではソースをインタラクティブに変更および管理できる

ため、リビジョン管理システムの使用には注意が必要です。 IP 出力ファイルをデザインプロジェクト内に保存する

と、デザイン全体に対してスタンドアロンエンティティが作成され、簡単にパッケージして共有できます。これは、

デザイン専用の IP 設定を使用しており、共有 IP リポジトリから使用できるようにすることが望ましくない場合にも

便利です。

IP インテグレーターソースの管理

Vivado IP インテグレーターでは、 BD で使用される IP コアが BD のサブディレクトリに個別に保存されます。この

ディレクトリには、 IP をインプリメントするのに必要な、 IP 設定ファイル (.xci)、 RTL、 XDC、およびその他の関連


図 5‐3: ブロックデザインのリモートディレクトリの指定


https://japan.xilinx.com/cgi-bin/docs/rdoc?v=2018.2;d=ug994-vivado-ip-subsystems.pdf;a=xCreatingABlockDesignOutsideOfTheProject




ファイルが保存されます。将来のツールバージョンで結果を再生成する際のリスクを軽減するため、すべての BD

ファイルをそのディレクトリ構造およびファイル名をそのまま変更せずに管理することをお勧めします。

.bd ファイルを含むすべての出力ソースファイルを読み取り専用にできますが、 Vivado IDE のブロックデザイン機

能は制限されます。

IP サンプルデザインを使用する際は、管理されていない場所に作成し、コンパイルおよび試行できるようにしてく

ださい。デフォルトでは、 IP サブディレクトリ内に作成されます。

ブロックデザインを .bd ファイルのみから再作成

低でも BD に関連付けられている .bd ソースファイルをリビジョン管理を使用して管理する必要があります。 .bd

をプロジェクトソースとして追加すると、ブロックデザインと関連の IP 出力ファイルが再生成されます。この場

合、すべての IP およびブロックデザインの出力ファイルを再生成およびコンパイルする必要があるので、時間がか

かります。ブロックデザインの再生成も、それを作成したツールバージョンに制限されます。ザイリンクスでは、

bd ディレクトリ全体をチェックインすることをお勧めします。 BD が関連の IP 出力ファイルと共に正しく生成され

たことを確認してください。

ブロックデザインを write_bd_tcl コマンドを使用して再作成

Vivado の write_bd_tcl コマンドには、同じ IP、接続、設定を使用して現在の IP インテグレーターブロックデザ

イン (.bd) を作成し直すのに使用できる Tcl スクリプトを作成する機能があります。 BD が関連の IP 出力ファイルと

共に正しく生成されたことを確認してください。

write_bd_tcl <script_file_name>.tcl

ソースが同じ場所に配置されていれば、プロジェクトフローおよび非プロジェクトフローの両方で、このコマンド

を使用してブロックデザインを再作成できます。

source <script_file_name>.tcl

この結果のスクリプファイルもリビジョン管理で管理する必要があります。

シミュレーションソースの管理

シミュレーションソースは通常、テストベンチおよびシミュレーションスクリプトと共に、デザインソースファ

イルの大部分を占めます。これらのファイルはすべて、リビジョン管理機能を使用して管理する必要があります。

これらは、 Vivado Design Suite から 1 つのディレクトリにエクスポートできます。

ロジックシミュレーション用にファイルをエクスポートする方法については、「バッチシミュレーション」を参照


System Generator ソースの管理

ザイリンクス System Generator で作成されたプロジェクトディレクトリ全体をそのまま変更せずにリビジョン管理で

管理する必要があります。

HLS ソースの管理

C ベースデザインソース、実行スクリプト、および出力パッケージ RTL IP をすべてリビジョン管理で管理する必要

があります。





デザイン結果の管理

デザインチームのニーズによって、追加のファイルを管理できます。これには、デザインビットストリームファイ

ル、インプリメンテーション結果、デザインチェックポイント、ログファイルおよびレポート、カスタム Tcl コマ

ンドおよび実行スクリプトが含まれます。これらのファイルを適切に管理してください。

デザインチェックポイント

Vivado Design Suite では、デザインフローの任意の段階のデザインを保存するため、デザインチェックポイント

ファイル (.dcp) が使用されます。チェックポイントには、チェックポイントが保存された段階でのネットリスト、

制約、デザイン結果が含まれます。

チェックポイントは、デザインプロセスの各段階を終了した後に保存してください。プロジェクトを使用して合成

run およびインプリメンテーション run を処理する場合は、自動的に作成されます。

チェックポイントは、デザイン解析および制約変更のために Vivado IDE で開くことができます。制約の変更は、次

回フローを実行する際に使用できるようにするため、新しい制約ファイルに保存できます。チェックポイントはフ

ローの任意の時点におけるデザインのスナップショットであり、プロジェクト全体やソースファイルは含まれませ

ん。これらは通常、ビットストリームの生成などの残りのデザイン手順に渡されます。

さまざまな段階のデザインチェックポイントを保存可能です。

デザインのアーカイブ

archive_design コマンドを使用すると、プロジェクト全体を 1 つの圧縮された ZIP ファイルに保存できます。こ

のコマンドには、ソースおよび実行結果の保存に関していくつかオプションがあります。基本的には、プロジェク

ト全体がメモリにコピーされ、元のプロジェクトの状態を保ちながら、 1 つの ZIP ファイルに圧縮されてディスクに

保存されます。リモートソースもアーカイブにコピーされます。この機能は、別の人にデザイン記述を送信する場

合や独立したエンティティとして保存する場合に便利です。 vivado_init.tcl ファイルを使用してデザインに影

響する特定パラメーターや変数を設定している場合は、このファイルも送信する必要があります。

詳細は、次を参照してください。

• 『Vivado Design Suite ユーザーガイド : システムレベルデザイン入力』 (UG895) [参照 13]

• Vivado Design Suite QuickTake ビデオ: さまざまなタイプのプロジェクトを作成

• Vivado Design Suite QuickTake ビデオ: プロジェクトでソースファイルを管理

ハードウェアマネージャーのプロジェクトおよびソースの管理

Vivado ハードウェアマネージャーのデバッグおよびプログラム機能を使用するには、プロジェクトの .bit ファイル

および .ltx ファイルが主に必要な出力ファイルです。 Vivado Lab Edition でこのプロジェクトを使用するには、これら

のファイルをリビジョン管理で管理することをお勧めします。

Vivado Design Suite プロジェクトを使用する場合

Vivado ハードウェアマネージャーのデバッグおよびプログラム機能により作成されるカスタムダッシュボード、ト

リガー、キャプチャ条件、波形コンフィギュレーションファイルなどは、 Vivado Design Suite プロジェクトの

project_name.hw ディレクトリに保存されます。 Vivado Design Suite プロジェクトの project_name.hw ディレ

クトリをリビジョン管理を使用して管理することをお勧めします。そうすると、プロジェクトを Vivado Lab Edition

で使用するためにハンドオフする際にも有益です。


https://japan.xilinx.com/cgi-bin/docs/ndoc?t=training;d=vivado/creating-different-types-of-projects.htm

https://japan.xilinx.com/cgi-bin/docs/ndoc?t=training;d=vivado/managing-sources-with-projects.htm




Vivado Lab Edition ソースの管理

Vivado Lab Edition でプロジェクト用に作成されたプロジェクトディレクトリをリビジョン管理を使用して管理する

ことをお勧めします。 Vivado ハードウェアマネージャーのデバッグおよびプログラム機能により作成されるカスタ

ムダッシュボード、トリガー、キャプチャ条件、波形コンフィギュレーションファイルなどは、 Lab Edition プロ

ジェクトディレクトリの hw_* ディレクトリに保存されます。 Lab Edition プロジェクトディレクトリにある .lpr

ファイルがプロジェクトファイルであり、これをリビジョン管理で管理する必要があります。 hw_* ディレクトリ

が元の場所にあれば、このプロジェクトファイルを開くことによりプロジェクト全体を再作成できます。

デザインおよび IP の最新 Vivado Design Suite リリースへのアップグレード

デザインプロセスの途中で Vivado Design Suite の新しいバージョンがリリースされる可能性は大いにあります。新し

いバージョンにアップデートするか、そのまま同じバージョンを使用し続けるかは、ユーザーが選択できます。ザ

イリンクスでは新リリースを使用することを推奨しますが、必ず新版を使用する必要はありません。ただし、

新の 2 つのメジャーリリースよりも前のバージョンはサポートされませんので、注意が必要です。新リリースに

は次が含まれます。

• ソフトウェアバグ修正

• 新しいバージョンの IP

• アップデートされたデバイスファイル (各種デバイスのスピードファイルを含む)

• ザイリンクスの新デバイス

• 新しいソフトウェア機能

• パフォーマンスの改善

Vivado Design Suite を新リリースにアップグレードすると、Vivado Design Suite プロジェクトもアップグレードされま

す。プロジェクトおよびデバイスファイルは、通常自動的にアップグレードされます。

IP を新版にアップデートするか、設定したバージョンに固定するかは、ユーザーが選択できます。バージョンが

固定された IP を使用するには、 IP の出力ファイルを生成し、それをツールがアップデートされた後にも使用しま

す。この場合、新リリースで IP を設定し直すことはできません。設定し直すには、元のソフトウェアバージョン

を使用する必要があります。ザイリンクスでは新版 IP を使用することを推奨しますが、必ず新版を使用しなけ

ればならないということではありません。

IP サブシステム (IP インテグレーターで作成) では、含まれる IP も管理する必要があります。 IP 出力ファイルを生成

したバージョンに固定するか、新バージョンにアップデートします。特定の IP サブシステムに含まれる IP は、す

べて同時にアップグレードする必要があります。

詳細は、「IP の操作」および次を参照してください。

• 『Vivado Design Suite ユーザーガイド : IP を使用した設計』 (UG896) [参照 14]

• 『Vivado Design Suite ユーザーガイド : IP インテグレーターを使用した IP サブシステムの設計』 (UG994) [参照 32]

• Vivado Design Suite QuickTake ビデオ: Vivado IP のバージョンアップグレードの管理

デザインを新しいソフトウェアリリース用にアップグレードするには、『Vivado Design Suite ユーザーガイド : リリー

スノート、インストールおよびライセンス』 (UG973) [参照 31] を参照してください。


https://japan.xilinx.com/cgi-bin/docs/ndoc?t=training;d=vivado/managing-vivado-ip-version-upgrades.htm




プロジェクトのアップデート

プロジェクトが以前のバージョンの Vivado Design Suite で保存されている場合、プロジェクトを開いたときにアップ

デートするかどうかを尋ねるダイアログボックスが表示されます。プロジェクトを読み取り専用で開くこともでき

ます。アップデートされるのは、新しいプロジェクトフォーマットに関するもののみです。 IP または IP サブシステ

ムは自動的にはアップデートされません。リリースごとにプロジェクトを新のフォーマットにアップデートする

ことをお勧めします。

IP のアップデート

新しいリリースの Vivado Design Suite で IP がアップデートされている場合は、アップグレードを推奨します。Vivado

IDE を使用すると、通常、新版の IP にアップグレードできます。変更ログにアップグレードの詳細が記載されて

います。アップグレードしない場合は、 IP の出力ファイルをすべて生成し、アーカイブしておく必要があります。

詳細は、「IP の管理」を参照してください。

保存されているファイルを使用することはできますが、新しいバージョンの Vivado Design Suite を使用して IP をカ

スタマイズし直すことはできず、追加の出力ファイルを生成することもできません。

IP サブシステムのアップデート

サブシステムで使用されている IP が新しいリリースの Vivado Design Suite でアップデートされている場合は、ブ

ロックデザイン全体をアップグレードすることをお勧めします。アップグレードしない場合は、 IP の出力ファイル

をすべて生成し、アーカイブしておく必要があります。ブロックデザインを編集することはできません。詳細は、

「IP の管理」を参照してください。

保存されているファイルを使用することはできますが、新しいバージョンの Vivado Design Suite を使用して IP をカ

スタマイズし直すことはできず、追加の出力ファイルを生成することもできません。

詳細は、『Vivado Design Suite ユーザーガイド : IP インテグレーターを使用した IP サブシステムの設計』 (UG994) [参

照 32] を参照してください。




付録 A

その他のリソースおよび法的通知

ザイリンクスリソース

アンサー、資料、ダウンロード、フォーラムなどのサポートリソースは、ザイリンクスサポートサイトを参照して

ください。

ソリューションセンター

デバイス、ツール、 IP のサポートについては、ザイリンクスソリューションセンターを参照してください。デザイ

ンアシスタント、デザインアドバイザリ、トラブルシューティングのヒントなどが含まれます。

Documentation Navigator およびデザインハブ

ザイリンクス Documentation Navigator (DocNav) では、ザイリンクスの資料、ビデオ、サポートリソースにアクセス

でき、特定の情報を取得するためにフィルター機能や検索機能を利用できます。 DocNav を開くには、次のいずれか

を実行します。

• Vivado IDE で [Help] → [Documentation and Tutorials] をクリックします。

• Windows で [スタート ] → [すべてのプログラム] → [Xilinx Design Tools] → [DocNav] をクリックします。

• Linux コマンドプロンプトに「docnav」と入力します。

ザイリンクスデザインハブには、資料やビデオへのリンクがデザインタスクおよびトピックごとにまとめられてお

り、これらを参照することでキーコンセプトを学び、よくある質問 (FAQ) を参考に問題を解決できます。デザイン

ハブにアクセスするには、次のいずれかを実行します。

• DocNav で [Design Hubs View] タブをクリックします。

• ザイリンクスウェブサイトのデザインハブページを参照します。

注記: DocNav の詳細は、ザイリンクスウェブサイトの Documentation Navigator ページを参照してください。

注意: DocNav からは、日本語版は参照できません。ウェブサイトのデザインハブページをご利用ください。



https://japan.xilinx.com/support

https://japan.xilinx.com/support/solcenters.htm

https://japan.xilinx.com/cgi-bin/docs/ndoc?t=design+hubs

https://japan.xilinx.com/cgi-bin/docs/rdoc?t=docnav


付録 A:その他のリソースおよび法的通知

参考資料

注記:日本語版のバージョンは、英語版より古い場合があります。

1. 『SDAccel 環境ユーザーガイド』 (UG1023)

2. 『SDSoC 環境ユーザーガイド』 (UG1027)

3. 『Model Composer ユーザーガイド』 (UG1262)

4. 『Vivado Design Suite ユーザーガイド : 高位合成』 (UG902)

5. 『UltraScale アーキテクチャ FPGA メモリ IP LogiCORE IP 製品ガイド』 (PG150: 英語版、日本語版)

6. 『AXI BFM Cores LogiCORE IP 製品ガイド』 (PG129)

7. 『リファレンスシステム: IP インテグレーターを用いた Kintex-7 MicroBlaze システムシミュレーション』 (XAPP1180)

8. 『Vivado Design Suite Tcl コマンドリファレンスガイド』 (UG835)

9. 『Vivado Design Suite チュートリアル: 高位合成』 (UG871)

10. 『Vivado Design Suite チュートリアル: デザインフローの概要』 (UG888)

11. 『Vivado Design Suite ユーザーガイド : Vivado IDE の使用』 (UG893)

12. 『Vivado Design Suite ユーザーガイド : Tcl スクリプト機能の使用』 (UG894)

13. 『Vivado Design Suite ユーザーガイド : システムレベルデザイン入力』 (UG895)

14. 『Vivado Design Suite ユーザーガイド : IP を使用した設計』 (UG896)

15. 『Vivado Design Suite ユーザーガイド : System Generator を使用したモデルベースの DSP デザイン』 (UG897)

16. 『Vivado Design Suite ユーザーガイド : エンベデッドプロセッサハードウェアデザイン』 (UG898)

17. 『Vivado Design Suite ユーザーガイド : I/O およびクロックプランニング』 (UG899)

18. 『Vivado Design Suite ユーザーガイド : ロジックシミュレーション』 (UG900)

19. 『Vivado Design Suite ユーザーガイド : 合成』 (UG901)

20. 『Vivado Design Suite ユーザーガイド : 制約の使用』 (UG903)

21. 『Vivado Design Suite ユーザーガイド : インプリメンテーション』 (UG904)

22. 『Vivado Design Suite ユーザーガイド : 階層デザイン』 (UG905)

23. 『Vivado Design Suite ユーザーガイド : デザイン解析およびクロージャテクニック』 (UG906)

24. 『Vivado Design Suite ユーザーガイド : プログラムおよびデバッグ』 (UG908)

25. 『Vivado Design Suite ユーザーガイド : パーシャルリコンフィギュレーション』 (UG909)

26. 『Vivado Design Suite ユーザーガイド : 入門』 (UG910)

27. 『ISE から Vivado Design Suite への移行ガイド』 (UG911)

28. 『Vivado Design Suite チュートリアル: エンベデッドプロセッサハードウェアデザイン』 (UG940)

29. 『Vivado Design Suite チュートリアル: パーシャルリコンフィギュレーション』 (UG947)

30. 『UltraFast™ 設計手法ガイド (Vivado Design Suite 用)』 (UG949)

31. 『Vivado Design Suite ユーザーガイド : リリースノート、インストールおよびライセンス』 (UG973)

32. 『Vivado Design Suite ユーザーガイド : IP インテグレーターを使用した IP サブシステムの設計』 (UG994)

33. 『UltraFast エンベデッドデザイン設計手法ガイド』 (UG1046)

34. 『Vivado Design Suite ユーザーガイド : カスタム IP の作成とパッケージ』 (UG1118)

35. 『Vivado Design Suite チュートリアル: カスタム IP の作成とパッケージ』 (UG1119)



https://japan.xilinx.com/cgi-bin/docs/rdoc?v=2018.2;d=ug1023-sdaccel-user-guide.pdf

https://japan.xilinx.com/cgi-bin/docs/rdoc?v=2018.2;d=ug1027-sdsoc-user-guide.pdf

https://japan.xilinx.com/cgi-bin/docs/rdoc?v=2018.2;d=ug1262-model-composer-user-guide.pdf

https://japan.xilinx.com/cgi-bin/docs/rdoc?v=2018.2;d=ug902-vivado-high-level-synthesis.pdf

https://japan.xilinx.com/cgi-bin/docs/ipdoc?c=cdn_axi_bfm;v=latest;d=pg129-cdn-axi-bfm.pdf

https://japan.xilinx.com/cgi-bin/docs/ndoc?t=application_notes;d=xapp1180.pdf

https://japan.xilinx.com/cgi-bin/docs/rdoc?v=2018.2;d=ug835-vivado-tcl-commands.pdf

https://japan.xilinx.com/cgi-bin/docs/rdoc?v=2018.2;d=ug871-vivado-high-level-synthesis-tutorial.pdf

https://japan.xilinx.com/cgi-bin/docs/rdoc?v=2018.2;d=ug888-vivado-design-flows-overview-tutorial.pdf

https://japan.xilinx.com/cgi-bin/docs/rdoc?v=2018.2;d=ug893-vivado-ide.pdf

https://japan.xilinx.com/cgi-bin/docs/rdoc?v=2018.2;d=ug894-vivado-tcl-scripting.pdf

https://japan.xilinx.com/cgi-bin/docs/rdoc?v=2018.2;d=ug895-vivado-system-level-design-entry.pdf

https://japan.xilinx.com/cgi-bin/docs/rdoc?v=2018.2;d=ug896-vivado-ip.pdf

https://japan.xilinx.com/cgi-bin/docs/rdoc?v=2018.2;d=ug897-vivado-sysgen-user.pdf

https://japan.xilinx.com/cgi-bin/docs/rdoc?v=2018.2;d=ug898-vivado-embedded-design.pdf

https://japan.xilinx.com/cgi-bin/docs/rdoc?v=2018.2;d=ug899-vivado-io-clock-planning.pdf

https://japan.xilinx.com/cgi-bin/docs/rdoc?v=2018.2;d=ug900-vivado-logic-simulation.pdf

https://japan.xilinx.com/cgi-bin/docs/rdoc?v=2018.2;d=ug901-vivado-synthesis.pdf

https://japan.xilinx.com/cgi-bin/docs/rdoc?v=2018.2;d=ug903-vivado-using-constraints.pdf

https://japan.xilinx.com/cgi-bin/docs/rdoc?v=2018.2;d=ug904-vivado-implementation.pdf

https://japan.xilinx.com/cgi-bin/docs/rdoc?v=2018.2;d=ug905-vivado-hierarchical-design.pdf

https://japan.xilinx.com/cgi-bin/docs/rdoc?v=2018.2;d=ug906-vivado-design-analysis.pdf

https://japan.xilinx.com/cgi-bin/docs/rdoc?v=2018.2;d=ug908-vivado-programming-debugging.pdf

https://japan.xilinx.com/cgi-bin/docs/rdoc?v=2018.2;d=ug909-vivado-partial-reconfiguration.pdf

https://japan.xilinx.com/cgi-bin/docs/rdoc?v=2018.2;d=ug910-vivado-getting-started.pdf

https://japan.xilinx.com/cgi-bin/docs/rdoc?v=2018.2;d=ug911-vivado-migration.pdf

https://japan.xilinx.com/cgi-bin/docs/rdoc?v=2018.2;d=ug940-vivado-tutorial-embedded-design.pdf

https://japan.xilinx.com/cgi-bin/docs/rdoc?v=2018.2;d=ug947-vivado-partial-reconfiguration-tutorial.pdf

https://japan.xilinx.com/cgi-bin/docs/rdoc?v=2018.2;d=ug949-vivado-design-methodology.pdf

https://japan.xilinx.com/cgi-bin/docs/rdoc?v=2018.2;d=ug897-vivado-sysgen-user.pdf

https://japan.xilinx.com/cgi-bin/docs/rdoc?v=2018.2;d=ug994-vivado-ip-subsystems.pdf

https://japan.xilinx.com/cgi-bin/docs/rdoc?d=j_ug1046-ultrafast-design-methodology-guide.pdf

https://japan.xilinx.com/cgi-bin/docs/rdoc?v=2018.2;d=ug1118-vivado-creating-packaging-custom-ip.pdf

https://japan.xilinx.com/cgi-bin/docs/rdoc?v=2018.2;d=ug1119-vivado-creating-packaging-ip-tutorial.pdf

https://japan.xilinx.com/cgi-bin/docs/ipdoc?c=ultrascale_memory_ip;v=latest;d=pg150-ultrascale-memory-ip.pdf

https://japan.xilinx.com/cgi-bin/docs/ipdoc?c=ultrascale_memory_ip;v=latest;d=j_pg150-ultrascale-memory-ip.pdf



36. Vivado Design Suite に関する資料

トレーニングリソース

ザイリンクスでは、この資料に含まれるコンセプトを説明するさまざまなトレーニングコースおよび QuickTake ビデ

オを提供しています。次のリンクから関連するトレーニングリソースを参照してください。

1. トレーニングクラス : Vivado Design Suite を使用した FPGA の設計 1

2. トレーニングクラス : Vivado Design Suite を使用した FPGA の設計 2

3. Vivado Design Suite QuickTake ビデオ: Vivado デザインフローの概要

4. Vivado Design Suite QuickTake ビデオ: Vivado IDE 入門

5. Vivado Design Suite QuickTake ビデオ: Vivado IP インテグレーターを使用した Zynq デバイスの設計

6. Vivado Design Suite QuickTake ビデオ: Vivado Design Suite でパーシャルリコンフィギュレーションを実行

7. Vivado Design Suite QuickTake ビデオ: Vivado での Cadence IES を使用したシミュレーション

8. Vivado Design Suite QuickTake ビデオ: Vivado での Synopsys VCS を使用したシミュレーション

9. Vivado Design Suite QuickTake ビデオ: I/O プランニングの概要

10. Vivado Design Suite QuickTake ビデオ: Vivado Design Suite でのリビジョン管理の使用

11. Vivado Design Suite QuickTake ビデオ: さまざまなタイプのプロジェクトを作成

12. Vivado Design Suite QuickTake ビデオ: プロジェクトでソースファイルを管理

13. Vivado Design Suite QuickTake ビデオ: Vivado IP のバージョンアップグレードの管理

14. Vivado Design Suite QuickTake ビデオチュートリアル



https://japan.xilinx.com/cgi-bin/docs/rdoc?v=2018.2;t=vivado+docs

https://japan.xilinx.com/cgi-bin/docs/ndoc?t=training;d=designing-fpgas-vivado-design-suite-1.html

https://japan.xilinx.com/cgi-bin/docs/ndoc?t=training;d=designing-fpgas-vivado-design-suite-2.html

https://japan.xilinx.com/cgi-bin/docs/ndoc?t=training;d=hardware/vivado-design-flows-overview.html



https://japan.xilinx.com/cgi-bin/docs/ndoc?t=video;d=hardware/partial-reconfiguration-in-vivado.html

https://japan.xilinx.com/cgi-bin/docs/ndoc?t=video;d=hardware/simulating-with-cadence-ies-in-vivado.html

https://japan.xilinx.com/cgi-bin/docs/ndoc?t=video;d=hardware/simulating-with-synopsys-vcs-in-vivado.html

https://japan.xilinx.com/cgi-bin/docs/ndoc?t=video;d=hardware/i-and-o-planning-overview.html


https://japan.xilinx.com/cgi-bin/docs/ndoc?t=training;d=vivado/creating-different-types-of-projects.htm

https://japan.xilinx.com/cgi-bin/docs/ndoc?t=training;d=vivado/managing-sources-with-projects.htm

https://japan.xilinx.com/cgi-bin/docs/ndoc?t=training;d=vivado/managing-vivado-ip-version-upgrades.htm




お読みください: 重要な法的通知本通知に基づいて貴殿または貴社 (本通知の被通知者が個人の場合には「貴殿」、法人その他の団体の場合には「貴社」。以下同じ ) に開示される情報 (以下「本情報」といいます) は、ザイリンクスの製品を選択および使用することのためにのみ提供されます。適

用される法律が許容する大限の範囲で、 (1) 本情報は「現状有姿」、およびすべて受領者の責任で (with all faults) という状態で提供

され、ザイリンクスは、本通知をもって、明示、黙示、法定を問わず (商品性、非侵害、特定目的適合性の保証を含みますがこれ

らに限られません)、すべての保証および条件を負わない (否認する ) ものとします。また、 (2) ザイリンクスは、本情報 (貴殿または

貴社による本情報の使用を含む) に関係し、起因し、関連する、いかなる種類・性質の損失または損害についても、責任を負わな

い (契約上、不法行為上 (過失の場合を含む)、その他のいかなる責任の法理によるかを問わない) ものとし、当該損失または損害に

は、直接、間接、特別、付随的、結果的な損失または損害 (第三者が起こした行為の結果被った、データ、利益、業務上の信用の

損失、その他あらゆる種類の損失や損害を含みます) が含まれるものとし、それは、たとえ当該損害や損失が合理的に予見可能で

あったり、ザイリンクスがそれらの可能性について助言を受けていた場合であったとしても同様です。ザイリンクスは、本情報に

含まれるいかなる誤りも訂正する義務を負わず、本情報または製品仕様のアップデートを貴殿または貴社に知らせる義務も負いま

せん。事前の書面による同意のない限り、貴殿または貴社は本情報を再生産、変更、頒布、または公に展示してはなりません。一

定の製品は、ザイリンクスの限定的保証の諸条件に従うこととなるので、 https://japan.xilinx.com/legal.htm#tos で見られるザイリンク

スの販売条件を参照してください。 IP コアは、ザイリンクスが貴殿または貴社に付与したライセンスに含まれる保証と補助的条件

に従うことになります。ザイリンクスの製品は、フェイルセーフとして、または、フェイルセーフの動作を要求するアプリケー

ションに使用するために、設計されたり意図されたりしていません。そのような重大なアプリケーションにザイリンクスの製品を

使用する場合のリスクと責任は、貴殿または貴社が単独で負うものです。 https://japan.xilinx.com/legal.htm#tos で見られるザイリンク

スの販売条件を参照してください。

自動車用のアプリケーションの免責条項

オートモーティブ製品 (製品番号に「XA」が含まれる ) は、 ISO 26262 自動車用機能安全規格に従った安全コンセプトまたは余剰性

の機能 ( 「セーフティ設計」 ) がない限り、エアバッグの展開における使用または車両の制御に影響するアプリケーション ( 「セー

フティアプリケーション」 ) における使用は保証されていません。顧客は、製品を組み込むすべてのシステムについて、その使用

前または提供前に安全を目的として十分なテストを行うものとします。セーフティ設計なしにセーフティアプリケーションで製品

を使用するリスクはすべて顧客が負い、製品の責任の制限を規定する適用法令および規則にのみ従うものとします。

© Copyright 2012-2018 Xilinx, Inc. Xilinx、 Xilinx のロゴ、 Artix、 ISE、 Kintex、 Spartan、 Virtex、 Vivado、 Zynq、およびこの文書に含

まれるその他の指定されたブランドは、米国およびその他各国のザイリンクス社の商標です。 AMBA、 AMBA Designer、 ARM、

ARM1176JZ-S、 CoreSight、 Cortex、 PrimeCell、および MPCore は、 EU およびその他各国の ARM 社の商標です。 MATLAB および Simulink は、 MathWorks, Inc. の登録商標です。 OpenCL および OpenCL のロゴは Apple Inc. の商標であり、 Khronos による許可を受け

て使用されています。すべてのその他の商標は、それぞれの保有者に帰属します。

この資料に関するフィードバックおよびリンクなどの問題につきましては、 [email protected] まで、または各ページの

右下にある [フィードバック送信] ボタンをクリックすると表示されるフォームからお知らせください。フィードバックは日本語で

入力可能です。いただきましたご意見を参考に早急に対応させていただきます。なお、このメールアドレスへのお問い合わせは受

け付けておりません。あらかじめご了承ください。



https://japan.xilinx.com/legal.htm#tos

https://japan.xilinx.com/legal.htm#tos

mailto:[email protected]


Vivado Design Suite · 2020-07-12 · Vivado Design Suite ユーザーガイドデザイン...

Documents

Transcript of Vivado Design Suite · 2020-07-12 · Vivado Design Suite ユーザーガイドデザイン...

Vivado Design Suite · 2020-07-12 · Vivado Design Suite ユーザー ガイド デザイン...

Documents

Transcript of Vivado Design Suite · 2020-07-12 · Vivado Design Suite ユーザー ガイド デザイン...

Vivado Design Suite · 2020-07-12 · Vivado Design Suite ユーザーガイドデザイン...

Transcript of Vivado Design Suite · 2020-07-12 · Vivado Design Suite ユーザーガイドデザイン...