Virtex-6 FPGA PCB デザインガイド (UG373) - Xilinx...Virtex-6 FPGA PCB デザインガイド...

Virtex-6 FPGA PCB デザインガイド

UG373 (v1.2) 2010 年 6 月 10 日

Virtex-6 FPGA PCB デザインガイド japan.xilinx.com UG373 (v1.2) 2010 年 6 月 10 日

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改訂履歴

次の表に、この文書の改訂履歴を示します。

日付バージョン改訂内容

2009 年 8 月 12 日 1.0 初版リリース2010 年 1 月 6 日 1.1 セクション「Decoupling Capacitors : On the PCB」のタイトルを「PCB デカップリン

グキャパシタ」に変更し、内容を更新。表 2-1、表 2-2、表 2-4 を更新し、表 2-3 を追加。「キャパシタの仕様」と「キャパシタをまとめる場合の条件」で PCB タンタルおよびセラミックキャパシタへの言及を削除。セクション「PCB Tantalum Capacitors」のタイトルを「PCB バルクキャパシタ」に変更し、内容を更新。「PCB Ceramic Capacitors」、「0805 Ceramic Capacitor」、「0805 Ceramic Capacitor」の各セクションおよびセクション内の図を削除。「ノイズの上限」のクロック周波数を 5GHz に変更。図 2-5 を「キャパシタの寄生インダクタンス」に移動し、同セクションの内容を更新。「インダクタンスの役割」、「プレーンのインダクタンス」、「キャパシタの反共振」、

「キャパシタの配置に関する基礎」、「シミュレーション方法」、「トラブルシューティン

グ」を更新。

2010 年 6 月 10 日 1.2 表 2-1、表 2-2 および表 2-3 の必要な PCB キャパシタの個数を変更。

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改訂履歴. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 2

このユーザーガイドについてユーザーガイドの内容 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 5その他の資料 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 5その他のリソース . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 6

第 1 章 : PCB 技術の基礎知識PCB の構造 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 7

トレース . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .7プレーン . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .7ビア . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .8パッドとアンチパッド . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .8ランド . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .8寸法 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .8

伝送ライン . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 9リターン電流 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 10

第 2 章 : 電源分配システムPCB デカップリングキャパシタ . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 11

各デバイスの推奨 PCB キャパシタ . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .11必要な PCB キャパシタの数 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .12

キャパシタの仕様 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .13PCB バルクキャパシタ . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .14

キャパシタをまとめる場合の条件 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .14PCB キャパシタの配置と実装方法 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .14

PCB バルクキャパシタ . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .14PDS の基本的な考え方 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 14

ノイズの上限 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .15インダクタンスの役割 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .16キャパシタの寄生インダクタンス . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .17PCB 電流パスのインダクタンス . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .19

キャパシタの実装によるインダクタンス . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .19プレーンのインダクタンス . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .20

FPGA の実装によるインダクタンス . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .21PCB スタックアップと基板層の順序 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .22

キャパシタの有効周波数帯域 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .22キャパシタの反共振 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .23キャパシタの配置に関する基礎 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .24VREF 安定化キャパシタ . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .25電源の共通化 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .25未接続の VCCO ピン . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .25

シミュレーション方法. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 26PDS の計測 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 27

ノイズ量の計測 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .27ノイズスペクトラムの計測 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .29デカップリングネットワークの最適化 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .31

目次


4 japan.xilinx.com Virtex-6 FPGA PCB デザインガイドUG373 (v1.2) 2010 年 6 月 10 日

トラブルシューティング . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 31例 1 : PCB 上のほかのデバイスからのノイズ . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .31例 2 : プレーン、ビア、接続トレースの寄生インダクタンス . . . . . . . . . . . . . . . . . . . . . . . . . .31例 3 : PCB の I/O 信号の強度が必要以上に大きい . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .32例 4 : I/O 信号のリターン電流のパスが最適でない . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .32

第 3 章 : SelectIO のシグナリングインターフェイスの種類 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 33

シングルエンドインターフェイスと差動インターフェイス . . . . . . . . . . . . . . . . . . . . . . . . . .33SDR インターフェイスと DDR インターフェイス . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .34

シングルエンドシグナリング . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 34モードと属性 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .36入力しきい値 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .36トポグラフィと終端 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .36

片方向のトポグラフィと終端 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .37双方向のトポグラフィと終端 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .41双方向マルチポイントトポグラフィ . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .44

第 4 章 : PCB 材料とトレース目的の帯域幅 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 45誘電損失. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 45

比誘電率 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .45誘電正接 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .46表皮効果と抵抗損失 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .46基板材料の選択 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .46

トレース . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 47トレースの形状 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .47高速トランシーバにおけるトレースの特性インピーダンスデザイン . . . . . . . . . . . . . . . . . . .47トレース配線 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .49プレーン分割 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .49リターン電流 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .49損失性伝送ラインのシミュレーション . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .49

ケーブル. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 50コネクタ . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .50導体間のスキュー . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .50

第 5 章 : 高速信号トランジションを考慮したデザイン過剰容量とインダクタンス . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 51TDR ( 時間領域反射測定 ) 法 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 51BGA パッケージ . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 53SMT パッド . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 53差動ビア. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 57P/N クロスオーバービア . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 60SMA コネクタ . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 60バックプレーンコネクタ . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 60マイクロストリップ / ストリップラインの曲げ角度 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 60



このユーザーガイドについてこのユーザーガイドでは、 PCB およびインターフェイスレベルのデザインを決定する際の指針を中心に、 Virtex®-6 デバイスの PCB デザインに関する情報を提供します。

ユーザーガイドの内容このガイドは、次の章から構成されています。

• 第 1 章「PCB 技術の基礎知識」では、最新の PCB 技術の基礎について、特に物理的構造物と一般的な前提知識を中心に説明します。

• 第 2 章「電源分配システム」では、 Virtex-6 FPGA の電源分配システムについて、デカップリングキャパシタの選択、電圧レギュレータの使用と PCB ジオメトリ、シミュレーションおよび計測などの内容を詳しく説明します。

• 第 3 章「SelectIO のシグナリング」では、 SelectIO 規格、 I/O トポグラフィ、終端を選択する際の指針、およびシミュレーションと計測の方法について説明します。

• 第 4 章「PCB 材料とトレース」では、信号劣化を抑えて高周波アプリケーションで最大限の性能を引き出すためのガイドラインを紹介します。

• 第 5 章「高速信号トランジションを考慮したデザイン」では、伝送ライン終端のインターフェイスについて説明します。この章に記載された解析結果や例を参考にすると、デザイン期間を大幅に短縮できます。

その他の資料

次の資料も、 http://japan.xilinx.com/6 からダウンロードできます。

• 『Virtex-6 ファミリ概要』

Virtex-6 ファミリの特徴と製品群の概要を説明しています。

• 『Virtex-6 FPGA データシート : DC 特性およびスイッチ特性』

Virtex-6 ファミリの DC 特性およびスイッチ特性の仕様が記載されています。

• 『Virtex-6 FPGA パッケージおよびピン配置仕様』

デバイス /パッケージの組み合わせおよび最大 I/O 数の表、ピン定義、ピン配置表、ピン配置図、機械的図面、温度仕様が記載されています。

• 『Virtex-6 FPGA コンフィギュレーションガイド』

この包括的なコンフィギュレーションガイドは、コンフィギュレーションインターフェイス (シリアルと SelectMAP)、ビットストリームの暗号化、バウンダリスキャンおよび JTAG コンフィギュレーション、リコンフィギュレーションテクニック、SelectMAP インターフェイスおよび JTAG インターフェイスでのリードバックの各章で構成されています。

http://japan.xilinx.comhttp://japan.xilinx.com/6


このユーザーガイドについて

• 『Virtex-6 FPGA SelectIO リソースユーザーガイド』

Virtex-6 の各デバイスで使用可能な SelectIO™ リソースについて説明しています。

• 『Virtex-6 FPGA クロックリソースユーザーガイド』

Virtex-6 の各デバイスで使用可能な MMCM や PLL などのクロッキングリソースについて説明しています。

• 『Virtex-6 FPGA コンフィギャブルロジックブロックユーザーガイド』

Virtex-6 の各デバイスで使用可能なコンフィギャブルロジックブロック (CLB) の機能について説明しています。

• 『Virtex-6 FPGA メモリリソースユーザーガイド』

ブロック RAM と FIFO の機能について説明しています。

• 『Virtex-6 FPGA DSP48E1 スライスユーザーガイド』

Virtex-6 の各 FPGA で使用可能な DSP48E1 スライスについて説明しています。

• 『Virtex-6 FPGA GTH トランシーバユーザーガイド』

Virtex-6 HXT FPGA (FF1154 パッケージの XC6VHX250T と XC6VHX380T を除く ) で使用可能な GTH トランシーバについて説明しています。

• 『Virtex-6 FPGA GTX Transceiver User Guide』

XC6VLX760 を除くすべての Virtex-6 FPGA で使用可能な GTX トランシーバについて説明しています。

• 『Virtex-6 FPGA エンベデッドトライモードイーサネット MAC ユーザーガイド』

XC6VLX760 を除くすべての Virtex-6 FPGA で使用可能な専用トライモードイーサネットMAC (メディアアクセスコントローラ ) について説明しています。

• 『Virtex-6 FPGA システムモニタユーザーガイド』

すべての Virtex-6 デバイスで使用可能な System Monitor 機能の概要について説明しています。

その他のリソース

その他の資料を検索するには、次の Web サイトにアクセスしてください。

http://japan.xilinx.com/support/documentation/index.htm

シリコンやソフトウェア、IP に関するアンサーデータベースを検索したり、テクニカルサポートのウェブケースを開く場合は、次の Web サイトにアクセスしてください。

http://japan.xilinx.com/support/mysupport.htm

http://japan.xilinx.comhttp://japan.xilinx.com/support/documentation/index.htmhttp://japan.xilinx.com/support/mysupport.htm


第 1 章

PCB 技術の基礎知識プリント回路基板 (PCB) は、そこに実装される個別部品やデバイスと同じくらい複雑な電気的特性を持つ電気的システムです。PCB の大部分は、PCB 設計者が自由に決定できますが、技術的な理由によって形状 (ジオメトリ ) や最終的な電気的特性に制約を受けることがあります。ここでは、FPGAを使用した PCB デザインについて、自由に決定できる部分と制約を受ける部分、デザインの手法などを説明します。

この章には、次のセクションがあります。

• 「PCB の構造」

• 「伝送ライン」

• 「リターン電流」

PCB の構造PCB の技術は数十年前からほとんど変わっていません。絶縁体となる基板材料 (通常は FR4 と呼ばれるガラスエポキシ基板) の両面に銅めっきを施し、銅箔の一部をエッチングで除去して導体の配線を形成します。めっきやエッチングを施した基板層を、絶縁基板を間に挟んで貼り合わせて積層

します。そしてこの積層基板にドリルで穴を空けた後、これらの穴に導電性のめっきを施し、エッチングされた銅箔を選択的に層間接続します。

材料の特性、使用する基板層数、形状、ドリル加工技術 (一部の基板層のみを貫通する穴加工技術など) のように、PCB 技術自体に進歩はありますが、PCB の基本構造は昔から変わっていません。 PCB技術によって形成される構造物としては、その物理的/電気的特徴によってトレース、プレーン (プレーンレット )、ビア、パッドに大きく分類されます。

トレース

トレースとは、PCB の X-Y 座標上の 2 つ以上の点を電気的に接続する金属製 (通常は銅) の物理的な線状パターンをいいます。トレースは、これら点と点の間で信号を伝達する役割を果たします。

プレーン

プレーンとは、PCB の基板層全体を連続した面状の金属で覆ったものをいいます。これと類似したもので、 PCB 基板層の一部のみを連続した面状の金属で覆ったものをプレーンレットといいます。通常、 1 つの基板層には複数のプレーンレットがあります。プレーンとプレーンレットは、 PCB 上の複数の地点に電源を供給する役割を果たします。また、これらはリターン電流の伝送媒体となる

ため、トレースによる信号伝送にも非常に重要な意味を持ちます。



第 1 章 : PCB 技術の基礎知識

ビア

ビアは、 PCB の 2 つ以上の点を Z 方向で電気的に接続するための金属です。ビアは、 PCB の層間で信号や電力を伝達する役割を果たします。現在のめっきスルーホール (PTH) 技術では、PCB をドリルで貫通した穴の表面にめっきを施してビアを形成します。HDI (高密度配線接続) とも呼ばれる最新のマイクロビア技術では、レーザーを用いて基板材料を切除し、導電性のめっきを変形してビ

アを形成します。マイクロビアは 1、2 層程度しか貫通できませんが、スタックトビアやスタッガードビアの場合は板厚全体にまたがるビアを形成できます。

パッドとアンチパッド

めっきスルーホールビアはビアの全長にわたって導電性があるため、PCB の特定の基板層のトレース、プレーン、プレーンレットのみを選択的に電気接続するには何らかの方法が必要となります。こ

の役割を果たすのがパッドとアンチパッドです。

パッドとは、あらかじめ指定された形状に配置した小さな銅箔部分をいいます。アンチパッドとは、

あらかじめ指定した形状に銅箔を取り除いた小さな部分をいいます。パッドは、ビアと組み合わせ

ることで、基板表面層で表面実装部品を取り付けるための導体として使用する場合があります。ア

ンチパッドは主にビアと組み合わせて使用します。

パッドは、ビアとトレースまたは特定の基板層のプレーン形状とを電気的に接続するために使用し

ます。ビアと PCB 基板層のトレースを確実に接続するには、パッドを使用して機械的安定性を確保する必要があります。パッドのサイズは、ドリルの許容公差/位置合わせの制約に合わせる必要があります。

アンチパッドはプレーンで使用します。プレーンとプレーンレットの銅箔は連続した面状となって

いるため、この銅箔をビアが貫通すると電気的に接続されてしまいます。ビアとプレーンまたはプ

レーンレットを電気的に接続したくない場合は、その層のビアが貫通する部分の周囲に、銅箔を除

去したアンチパッドを設けます。

ランド

表面実装部品をはんだ付けするために表面層に設けたパッドを、特にランドまたははんだランドと

呼びます。通常、ランドへの電気的な接続にはビアが必要です。めっきスルーホールの場合、製造

上の制約によりランド領域の内部にビアを配置することはほぼ不可能です。そこで、めっきスルー

ホールの場合は短いトレースを使用して表面パッドと接続します。接続トレースの最小長さは、

PCB メーカーから提供される最小寸法仕様によって決定します。マイクロビアにはこの制約はなく、はんだランド領域の内部にビアを直接配置できます。

寸法

PCB の寸法を決める大きな要因としては、PCB 製造上の制約、FPGA パッケージの形状、システム要件などがあります。これ以外に、 DFM (設計容易化設計) や信頼性などの要因も制約となりますが、これらは各アプリケーションによって異なるため、このユーザーガイドでは取り上げません。

この項 ( 「PCB の構造」 ) で説明する PCB 構造物の形状は、 FPGA パッケージの寸法と PCB 製造上の制約によって直接的または間接的にほぼ決定します。したがって、PCB 設計者は数多くの制約を受けることになります。ランドパッドのレイアウトはパッケージのボールピッチ (FF パッケージの場合 1.0mm) によって決定します。また、現在の PCB 技術では、表面実装の最小フィーチャーサイズによってデバイス直下のビア配置が決定します。最小ビア直径、およびビア周囲のキープアウ

トエリアは各 PCB メーカーによって定義されています。これらの直径が決定すると、デバイス直下のビア配列部分で入出力信号の配線に利用できるビア間のスペースの大きさも決定します。また、



伝送ライン

デバイスの引き出し線の最大トレース幅もこれらの直径によって決定します。最小トレース幅と最

小間隔は PCB 製造上の制約によって決定します。

FPGA の実装に必要な PCB 基板層の数は、信号層の数とプレーン層の数によって決定します。

• 信号層の数は、FPGA パッケージの I/O 信号トレースの数によって決定します (通常、パッケージのユーザー I/O の総数に従う )。

• プレーン層の数は、FPGA への電源供給に必要な電源プレーンとグランドプレーン、および信号層の参照電圧と絶縁用に必要な電源プレーンとグランドプレーンの数によって決定します。

大規模な FPGA では、 12 層～ 22 層程度の PCB を使用するのが一般的です。

通常、基板全体の厚さはシステム要件によって決定します。使用する基板の層数も決まっているた

め、各層の最大厚さ、そして信号層やプレーン層同士の Z 方向の間隔も決定します。信号トレース層同士の Z 方向の間隔はクロストークに影響し、信号トレース層と基準プレーン層の Z 方向の間隔は信号トレースのインピーダンスに影響します。また、プレーン層同士の Z 方向の間隔は電源システムの寄生インダクタンスに影響を与えます。

信号トレース層と基準プレーン層の Z 方向の間隔 (板厚と基板層数によって決定) はトレースのインピーダンスを決定する大きな要因となります。トレース幅 (FPGA パッケージのボールピッチとPCB ビアメーカーの制約によって決定) もトレースのインピーダンスに影響を与えます。特にFPGA 直下のビア配列部分では、設計者がトレースのインピーダンスを調整する余地はほとんどありません。ビア配列の外では、トレースを太くして目標とするインピーダンス (通常はシングルエンドで 50) に調整できます。

デカップリングキャパシタおよびディスクリート終端抵抗の配置もトレードオフで最適化する必要があります。DFM の制約により、FPGA (デバイスのフットプリント ) の周囲には個別部品を配置できないキープアウトエリアが定められていることがあります。このエリアは、組み立てや修正の際のスペースを確保するためのものです。このため、キープアウトエリアの外側には多くの部品が密集することになります。どの部品を優先して配置するかは PCB 設計者が決定します。デカップリングキャパシタの配置制約は、第 2 章「電源分配システム」で説明します。また、終端抵抗の配置制約は、IBIS や SPICE を使用したシグナルインテグリティシミュレーションを行って指定する必要があります。

伝送ライン

信号トレースと基準プレーンを組み合わせたものが伝送ラインとなります。 PCB システム内の I/O信号はすべて伝送ラインを通って進みます。

シングルエンド I/O インターフェイスの場合、PCB 上の 2 点間で信号を伝送するには信号トレースと基準プレーンの両方が必要です。差動 I/O インターフェイスでは、2 本のトレースと基準プレーンで伝送ラインが形成されます。差動信号では厳密には基準プレーンは不要ですが、実際の PCB に差動トレースを実装する際には必要になります。

PCB システムで良好なシグナルインテグリティを得るには、伝送ラインのインピーダンスを制御する必要があります。インピーダンスは、トレースの形状および信号トレース周囲の材料や信号ト

レースと基準プレーン間の材料の誘電率によって決定します。

トレースと基準プレーン間の材料の誘電率は、PCB 絶縁層の材料の特性で決定します。基板表面のトレースの場合は PCB を取り囲む気体または液体の特性で決定します。一般に、 PCB 積層板にはFR4 の一種が使用されますが、それ以外の場合もあります。



第 1 章 : PCB 技術の基礎知識

絶縁層の誘電率はボードによって異なりますが、同一ボード内ではほぼ一定です。したがって、PCBの伝送ラインの相対インピーダンスはトレースの形状と許容値の影響を最も強く受けることになり

ます。積層板を使用した絶縁層の局所局所にガラスが存在するかどうかによってインピーダンスの

ばらつきが生じますが、これは高速 (> 6Gb/s 以上) インターフェイス以外ではほとんど問題になりません。

リターン電流

伝送ラインとそのシグナルインテグリティを考える際に見落としがちなのが、リターン電流です。信号トレースだけで伝送ラインが形成されるわけではありません。電流が信号トレースを流れる際

は、その下の基準プレーンにも同量の対となる電流が反対方向に流れます。トレースと基準プレー

ンによって形成される伝送ラインの特性インピーダンスは、トレースと基準プレーンの相対的な電

圧と電流の関係によって決定します。トレースの下にある基準プレーンの連続性が途切れても信号

トレースが分断されることはありませんが、伝送ラインの性能や基準プレーンを共用しているすべ

てのデバイスの性能に影響が及びます。

基準プレーンの連続性とリターン電流のパスには十分な注意が必要です。穴、スロット、絶縁分割

などによって基準プレーンの連続性が妨害されると、信号トレースのインピーダンスに大きな不整

合性が生じます。基準プレーンの不連続性はクロストークの大きな要因となるほか、電源分配シス

テム (PDS) のノイズ源にもなります。リターン電流のパスは非常に重要なので、十分に注意してください。



第 2 章

電源分配システム

この章では、 Virtex-6 FPGA の PDS (電源分配システム) について、デカップリングキャパシタの選択、配置、PCB 形状を中心に説明します。さらに、Virtex-6 ファミリの各デバイスについて、シンプルなデカップリングの方法を紹介するだけでなく、PDS デザインの基本原則、およびシミュレーションと解析の方法についても説明します。この章には、次のセクションがあります。

• 「PCB デカップリングキャパシタ」

• 「PDS の基本的な考え方」

• 「シミュレーション方法」

• 「PDS の計測」

• 「トラブルシューティング」

PCB デカップリングキャパシタ

各デバイスの推奨 PCB キャパシタVirtex-6 ファミリの各デバイスのシンプルな PCB デカップリングネットワークを表 2-1 ～表 2-3に示します。Virtex-6 デバイスは、パッケージ内 (パッケージ基板) に高周波セラミックキャパシタが実装されているため、 PCB キャパシタはほとんど必要ありません。

表 2-1 ～表 2-3 に VCCO および VCCAUX レールに必要な PCB デカップリングキャパシタの最適個数を示します。これらは、電圧レギュレータが安定した出力電圧を供給し、かつレギュレータの

メーカーが指定する最小出力容量の要件が満たされていることを前提とした値です。

表 2-1 ～表 2-3 に示した以外のデカップリング方法も可能ですが、その場合はこのデカップリングネットワークと同等以上の性能のデカップリングネットワークを使用してください。別のネットワークを使用する場合、周波数が 100kHz から 100MHz の範囲のインピーダンスを推奨ネットワーク以下とする必要があります。

デバイスのキャパシタンス要件は CLB および I/O の使用状況によって異なるため、 PCB のデカップリングに関するガイドラインはデバイスごとに提供されます。 VCCINT と VCCAUX の各キャパシタはデバイス当たりの個数、VCCO キャパシタは 40 ピン I/O バンク当たりの個数で指定されています。これらの推奨ネットワークを使用した場合、デバイスを完全に使用した場合の性能はどのデバ

イスも等しくなります。



第 2 章 : 電源分配システム

必要な PCB キャパシタの数表 2-1 (LXT)、表 2-2 (SXT)、表 2-3 (HXT) に、VCC 電源レール当たりの PCB デカップリングキャパシタのガイドラインを示します。

表 2-1 : 各 LXT デバイスに必要な PCB キャパシタの個数(1)

パッケージデバイスVCCINT

VCCAUXVCCO

(I/O バンク当たり ) 合計(2)

330µF

FF484 XC6VLX75T 1 0 0 1

FF484 XC6VLX130T 2 0 0 2

FF784 XC6VLX75T 1 0 0 1

FF784 XC6VLX130T 2 0 0 2

FF784 XC6VLX195T 4 0 0 4

FF784 XC6VLX240T 4 0 0 4

FF1156 XC6VLX130T 2 0 0 2

FF1156 XC6VLX195T 4 0 0 4

FF1156 XC6VLX240T 4 0 0 4

FF1156 XC6VLX365T 6 0 0 6

FF1759 XC6VLX240T 4 0 0 4

FF1759 XC6VLX365T 6 0 0 6

FF1759 XC6VLX550T 9 0 0 9

FF1760 XC6VLX550T 9 0 0 9

FF1760 XC6VLX760T 12 0 0 12

メモ : 1. PCB キャパシタの仕様は表 2-4 に記載しています。2. 合計欄には、デバイスの I/O バンク数も考慮に入れた上で、電源すべてのキャパシタの総数を記載してい

ます。

表 2-2 : 各 SXT デバイスに必要な PCB キャパシタの個数(1)


VCCAUXVCCO


330µF

FF1156 XC6VSX315T 6 0 0 6

FF1156 XC6VSX475T 9 0 0 9

FF1759 XC6VSX315T 6 0 0 6

FF1759 XC6VSX475T 9 0 0 9


ます。



PCB デカップリングキャパシタ

キャパシタの仕様

ここでは、表 2-1 ～表 2-3 に示したキャパシタの電気的特性について説明します。まず、これらキャパシタの仕様を表 2-4 に示し、ほかのキャパシタで代用する際のガイドラインについても説明します。各キャパシタの欄に記載した ESR (等価直列抵抗) の範囲は変更可能です。ただしその場合、最終的な電源分配システムのインピーダンスを解析して共振インピーダンスのスパイクが発生しない

よう注意する必要があります。

表 2-4 以外の PCB キャパシタで代用する場合の条件

• 値が仕様以上であること。

• ボディサイズが仕様以下であること。

• ESR が仕様の範囲内であること。

• 定格電圧が仕様以上であること。

表 2-3 : 各 HXT デバイスに必要な PCB キャパシタの個数(1)


VCCAUXVCCO


330µF

FF1154 XC6VHX250T 4 0 0 4

FF1154 XC6VHX380T 7 0 0 7

FF1155 XC6VHX255T 4 0 0 4

FF1155 XC6VHX380T 7 0 0 7

FF1923 XC6VHX255T 4 0 0 4

FF1923 XC6VHX380T 7 0 0 7

FF1923 XC6VHX565T 10 0 0 10

FF1924 XC6VHX380T 7 0 0 7

FF1924 XC6VHX565T 10 0 0 10


ます。

表 2-4 : PCB キャパシタの仕様

理想値値の範囲ボディ

サイズタイプ ESR 範囲定格電圧推奨

製品番号対象電源

330µF C > 330µF V-Case 2 端子タンタル 15m < ESR < 40m 2.5V T520V337M2R5ATE025 VCCINT

47µF C > 47µF B-Case 2 端子タンタル 50m < ESR < 90m 6.3V T520B476M006ATE070VCCO、VCCAUX




PCB バルクキャパシタバルクキャパシタの目的は、電圧レギュレータの動作周波数の上限からオンパッケージのセラミックキャパシタの動作周波数の下限までの低周波領域をカバーすることにあります。表 2-1 ～表 2-3に示したように、すべての FPGA 電源にバルクキャパシタが必要です。

表 2-1 ～表 2-3 に記載したタンタル PCB キャパシタは Kemet 社製品で、安価で低 ESR であることからこれらのキャパシタを選びました。これらは RoHS 指令にも準拠しています。表 2-4 に記載の仕様を満たしたものであれば、他社製のタンタルキャパシタ、セラミックキャパシタ、高性能電解キャパシタも使用可能です。

キャパシタをまとめる場合の条件

複数の I/O バンクに 1.8V など共通の電圧から電源を供給することがありますが、推奨ガイドラインではこのような場合に複数のバルクキャパシタを必要とします。大規模な Virtex-6 デバイスのVCCINT と VCCAUX についても同様です。このような複数のキャパシタを値の大きい少数のキャパシタにまとめることができますが、その場合、代用するキャパシタの電気的特性 (ESR と ESL) が推奨キャパシタを並列に接続した場合の電気的特性と同じでなければなりません。

VCCO、 VCCINT、 VCCAUX のキャパシタをまとめる場合、 ESL と ESR の値が十分に小さい大型のタンタルキャパシタは容易に入手できます。

例

ここでは、あるメモリインターフェイスが 3 つの I/O バンクにまたがっており、これらすべての I/Oバンクが共通の電圧で動作する FPGA を例に説明します。表 2-1 ～表 2-3 には、各バンクに 47µFの PCB キャパシタが 1 つ必要と記載されています。この場合、 150µF のキャパシタを使用すれば47µF のキャパシタ 3 つを 1 つにまとめることができます。このとき、次のことが言えます。

• 3 つのキャパシタをまとめたときの ESL は 47µF キャパシタの ESL の 1/3 です。 3nH のキャパシタ 3 つは 1nH のキャパシタ 1 つに相当します。

• 3 つのキャパシタをまとめたときの ESR は 47µF キャパシタの ESR の 1/3 です。 30 ～ 60mのキャパシタ 3 つは 10 ～ 20m のキャパシタ 1 つに相当します。

ESL が 3nH、ESR が 50m の 47µF のキャパシタ 3 つは、ESL が 1nH、ESR が 15m の 150µF のキャパシタ 1 つで代用できます。

PCB キャパシタの配置と実装方法

PCB バルクキャパシタバルクキャパシタはサイズが大きく FPGA の近くに配置しにくいことがあります。しかし、バルクキャパシタがカバーする低周波のエネルギーはキャパシタの位置による影響を受けにくいため、こ

のことは大きな問題にはなりません。バルクキャパシタは PCB の任意の位置に配置できますが、可能な限り FPGA の近くに配置してください。キャパシタを実装する際は、通常の PCB レイアウトガイドラインに従い、複数のビアを使用してできる限り広く短い形状で電源プレーンに接続します。

PDS の基本的な考え方ここでは、PDS の目的および各部品の特性について説明します。キャパシタの配置と実装、PCB 形状、 PCB の推奨スタックアップなどの要点についても説明します。



PDS の基本的な考え方

ノイズの上限

システム内のデバイスには電源システムによって消費される電流量の要件があるのと同様に、ク

リーンな電源に関する要件もあります。クリーンな電源に関する要件とは、電源に存在するノイズ

量を規定したもので、これは通常リップル電圧 (VRIPPLE) と呼ばれます。ほとんどのデジタルデバイスがそうですが、Virtex-6 FPGA でも VCC 電源の変動は標準 VCC 値の ±5% 以内でなければなりません。つまり、VRIPPLE の Peak-to-Peak 値が標準 VCC の 10% を超えてはならないことになります。以下、 VCC という用語は FPGA の電源 VCCINT、 VCCO、 VCCAUX、 VREF の総称として使用します。ここでは、標準 VCC はデータシートに記載されている標準値と同じ値と仮定します。そうでない場合は、 VRIPPLE を調整して 10% 未満に調整する必要があります。

デジタルデバイスが消費する電力は時間によって変動しますが、この変動はあらゆる周波数帯で発生するため、広帯域の PDS によって電圧の安定性を維持することが必要になります。

• 消費電力変動の低周波成分は、主にデバイスまたはデバイスの大部分が有効または無効になることによって生じます。この大きさは短いもので数ミリ秒、長いもので数日の幅があります。

• 消費電力変動の高周波成分は、デバイス内部の個々のスイッチングイベントによって発生します。これは、クロック周波数およびその最初の数次高調波 (最大約 5GHz) で発生します。

デバイスの VCC の電圧レベルは一定であるため、必要な電力量の変化は必要な電流量の変化として現れます。 PDS では、電源電圧の変化が最小限になるように電流変動を調整する必要があります。

実際にデバイスが要求する電流量が変化した場合、 PDS はその変動に即座には反応できません。このため、PDS が反応するまでの短時間に、デバイス側での電圧が変化します。 PDS が反応するまでに時差が発生する主な要因は 2 つあり、PDS の 2 つの主要部品である電圧レギュレータとデカップリングキャパシタがこれらに該当します。

PDS を構成する中心的な部品となるのが電圧レギュレータです。電圧レギュレータは出力電圧を監視し、供給電流量を調整することによって出力電圧を一定に保ちます。一般的な電圧レギュレータ

は、この調整をミリ秒からマイクロ秒単位で行います。電圧レギュレータは、種類にもよりますが

DC から数百 kHz まですべての周波数のイベントに対して出力電圧を一定に維持する効果があります (数 MHz まで整流効果のあるレギュレータもあります)。この範囲を超える周波数で発生する過度状態では、新たに必要となった電圧レベルに対応するまでに遅延が生じます。

たとえば、デバイスが要求する電流レベルが数百ピコ秒の間に増加した場合、電圧レギュレータに

よって必要なレベルの電流が供給されるまで、デバイスの電圧が低下します。この遅延は数マイク

ロ秒から数ミリ秒に及ぶことがあります。そこで、この遅延の間、電圧の降下を防ぐためにレギュ

レータの役割を果たす部品が別途必要になります。

PDS を構成するもう 1 つの主要な部品となるのが、デカップリングキャパシタ (バイパスキャパシタ) です。デカップリングキャパシタはデバイスの近くでエネルギーを局所的に蓄える役割を果たします。ただしキャパシタが蓄えるエネルギーは少量なので、 DC 電力は供給できません (DC 電力は電圧レギュレータから供給されます)。局所的にエネルギーを貯蔵することによって、電流要求レベルの変化にすばやく反応します。キャパシタが電源電圧を維持できるのは、数百kHz ～数百MHz( ミリ秒からナノ秒) の範囲です。この範囲外ではディスクリートデカップリングキャパシタは有効ではありません。

たとえば、デバイスが要求する電流レベルが数ピコ秒の間に増加した場合、デカップリングキャパシタが必要な電流をデバイスに供給できるまで、デバイスの電圧が低下します。デバイス内の電流

に対する要求が変化し、その状態が数ミリ秒続く場合は、バイパスキャパシタと同時に機能している電圧レギュレータの出力が変化し、新しい電流を供給します。

図 2-1 に、PDS の主な構成要素である電圧レギュレータ、デカップリングキャパシタ、電力の供給を受けるアクティブなデバイス (FPGA) を示します。




図 2-2 に、さらに単純化した PDS 回路を示します。この図には、周波数に依存する抵抗に分解したすべての無効成分を示しています。

インダクタンスの役割

キャパシタや PCB の電流パスには、電流の流れを妨げるインダクタンスという特性があります。過渡電流や、有効範囲より高い周波数で発生した変化にキャパシタが瞬時に反応できないのは、この

インダクタンスが原因です。

インダクタンスは電荷の運動量と考えることができます。電荷が導体を移動すると、電流が流れま

す。電流レベルが変化すると、電荷の移動速度が変化します。この電荷には運動量 (蓄えられた磁界エネルギー) があるため、電荷の速度が変化するには時間とエネルギーが必要です。インダクタンスが大きいほど電荷変化に対する抵抗が大きくなり、電流レベルの変化に時間が必要となります。そ

して、電流レベルが変化する際に、インダクタンスの両端に電圧が発生します。

PDS は、レギュレータと数段のデカップリングキャパシタで構成され、デバイスの要求電流レベルの変化に可能な限りすばやく反応することで電圧を仕様範囲内に維持します。要求されるレベルの

電流を供給できないと、デバイスの電源の両端にかかる電圧が変化します。これがノイズとして観

察されます。キャパシタの電流パスに大きなインダクタンスがあるとデカップリングキャパシタは要求される電流レベルの変化にすばやく反応できなくなるため、最小限に抑える必要があります。

図 2-1 に示したように、インダクタンスは FPGA デバイスとキャパシタの間、そしてキャパシタと電圧レギュレータの間に発生します。これらのインダクタンスは、キャパシタ内およびすべての

PCB 電流パスに対して寄生インダクタンスとして発生するため、各インダクタンスを最小にすることが重要です。

X-Ref Target - Figure 2-1

図 2-1 : PDS 回路の簡略図


図 2-2 : さらに簡略化した PDS 回路図

+

FPGA

LREGULATOR LDECOUPLING

CDECOUPLINGV

UG373_c2_03_070609

lTRANSIENT

FPGA

ug373_c2_04_062409

ZP(f) VRIPPLE+

−+

V




キャパシタの寄生インダクタンス

通常、キャパシタで最も重要な特性と考えられるのが容量 (キャパシタンス) です。電源システムアプリケーションでは、寄生インダクタンス (ESL) もそれに劣らず重要な特性とされます。寄生インダクタンスの量は、キャパシタのパッケージ寸法 (ボディサイズ) によって決定します。一般に、物理的なサイズが小さいキャパシタほど寄生インダクタンスの値が小さくなります。

デカップリングキャパシタは、以下の基準で選択します。

• 容量が決まっている場合は、パッケージサイズが最小のものを選択する。

または

• パッケージサイズが決まっている場合は (すなわちインダクタンスが同じ )、容量が最大のものを選択する。

キャパシタの中で最も小型なのはチップ型の表面実装キャパシタです。ディスクリートデカップリングキャパシタを使用する場合はこのタイプのものを選択するようにしてください。

• 0.01µF のきわめて容量の小さいものを含め、 100µF 以下の容量には、一般にセラミック X7Rまたは X5R タイプのキャパシタを使用します。これらのキャパシタは寄生インダクタンスとESR が小さく、温度特性も条件を満たします。

• 47µF ～ 1000µF の大きな容量では、タンタルキャパシタを使用するのが一般的です。これらのキャパシタは寄生インダクタンスが小さく、 ESR は中程度です。このためファクタ Q が小さく、きわめて広範囲の周波数で効果があります。

入手性やその他の理由でタンタルキャパシタを使用できない場合は、低 ESR、低インダクタンスの電解キャパシタを使用できますが、 ESR と ESL がタンタルキャパシタと同等でなければなりません。特性が同じなら、その他の新技術によるキャパシタ (Os-Con、POSCAP、ポリマー電解 SMT など) も利用できます。

どのような種類のキャパシタも、実際には容量以外にインダクタンスと抵抗という特性があります。

図 2-3 に、実際のキャパシタの寄生モデルを示します。実際のキャパシタは、抵抗 (R)、インダクタ(L)、キャパシタ (C) を直列に接続した RLC 回路として扱う必要があります。

図 2-4 は、実際のキャパシタのインピーダンス特性を示したものです。グラフには、キャパシタの容量と寄生インダクタンス (ESL) を表す線も示しています。これら 2 つの線を組み合わせると、RLC 回路の全インピーダンス特性が得られ、その先端の鋭さはキャパシタの ESR によって決定します。


図 2-3 : 理想ではなく実際のキャパシタの寄生モデル

C

ESL

ESR

ug373_c2_05_070609




容量が大きくなると容量を表す線は左下方向へ移動します。一方、寄生インダクタンスが小さくな

ると、インダクタンスを表す線は右下方向へ移動します。パッケージが同じならキャパシタの寄生

インダクタンスは一定であるため、インダクタンスを表す線は固定されます。

したがって、同一パッケージで異なるキャパシタを選択する場合、容量を表す線は図 2-5 に示したように固定されたインダクタンスの線に沿って上下に移動します。

低周波帯域におけるキャパシタのインピーダンスを小さくするには、キャパシタを大きくします。高

周波帯域のインピーダンスを小さくするには、キャパシタのインダクタンスを小さくします。同じ

パッケージで容量の大きなものを指定可能な場合がありますが、あるパッケージでキャパシタのイ

ンダクタンスを小さくするには、キャパシタを追加して並列に接続する必要があります。キャパシ

タを並列に接続するとその分寄生インダクタンスが分割され、同時に容量も増加します。こうする

と、高周波帯域と低周波帯域のインピーダンスを同時に小さくできます。


図 2-4 : 全インピーダンス特性に対する寄生成分の影響


図 2-5 : 実効周波数の例

(C)

(ESL)

ug373_c2_06_062409

(Z)

ug373_c2_08_070609

F2

0805

0805

0.47 μF

4.7 μF

F2 Z




PCB 電流パスのインダクタンスPCB の電流パスにおける寄生インダクタンスの原因には、次の 3 つがあります。

• キャパシタの実装

• PCB の電源プレーンとグランドプレーン

• FPGA の実装

キャパシタの実装によるインダクタンス

キャパシタの実装とは、 PCB 上でのキャパシタのはんだランド、ランドとビアの間のトレース (ないこともある)、ビアをいいます。

形状にもよりますが、 2 端子キャパシタの場合、ビア、トレース、キャパシタ実装パッドによって300pH ～ 4nH のインダクタンスが生じます。

電流パスのインダクタンスは電流が流れるループの面積に比例するため、この面積を最小にするこ

とが重要です。図 2-6 に示すように、ループは一方の電源プレーンからビア、接続トレース、ランドを通ってキャパシタへ至り、そこからもう一方のランド、接続トレース、ビアを通ってもう一方

のプレーンに至るまでのパスで形成されます。

接続トレースの長さは実装による寄生インダクタンスに特に大きな影響を与えるため、使用する場

合はできる限り広く短くします。可能な限り接続のためのトレースは避け、ビアとランドを直接接

するように配置してください。キャパシタのランド側面にビアを配置するか、ビア数を倍にすると、

実装による寄生インダクタンスをさらに抑えることができます。

PCB 製造工程によっては、寄生インダクタンスを抑える形状としてパッド内にビアを配置できる場合があります。1 つのランドに複数のビアを使用する方法は、キャパシタ本体の端ではなく側面に太い端子を配置した逆アスペクト比のキャパシタなど、超低インダクタンスのキャパシタで特に重要

になります。


図 2-6 : キャパシタを実装した PCB の断面図 (例)

0402

PCB

GND

VCC

UG373_c2_07_070609




複数のキャパシタで 1 つビアを共用し、狭い面積に多くの部品を実装しようとする PCB レイアウトをよく見かけますが、こうした手法はいかなる場合においても使用しないでください。既にキャパシタが接続されているビアに別のキャパシタを接続しても、 PDS の特性はほとんど改善されません。キャパシタの総数を減らし、ランドとビアの数を 1:1 の比で使用する方がよい特性が得られます。

一般に、キャパシタの実装 (ランド、トレース、ビア) によるインダクタンスは、キャパシタ自体の寄生自己インダクタンスと同じかそれ以上になります。

プレーンのインダクタンス

PCB の電源プレーンとグランドプレーンからもインダクタンスが発生します。この大きさは、プレーンの形状によって決定します。

電源およびグランドプレーンでは、電流はある 1 点から別の 1 点へと流れる際に広がりながら進みます (これは表皮効果と似た特性によるものです)。このため、プレーンのインダクタンスは拡散インダクタンス (単位は H/square) で表されます。このインダクタンスの大きさはプレーンのサイズではなく形状によって決定するため、面積は重要ではありません。

拡散インダクタンスは通常のインダクタンスと同じように作用し、電源プレーン (導体) の電流量の変化に抵抗を与えます。インダクタンスがあるとデバイスの過渡電流に対するキャパシタの反応が

遅くなるため、この値を可能な限り小さくする必要があります。プレーンの X-Y 方向の形状は設計者では調整できないため、拡散インダクタンス値を調整します。この値は、電源プレーンとグラン

ドプレーンを絶縁している誘電体の厚さによって決定します。

高周波の電源分配システムの場合、電源プレーンとグランドプレーンはペアとして作用し、それぞれのインダクタンスが一体化して存在します。このペアの拡散インダクタンスは、電源プレーンと

グランドプレーンの間隔によって決定します。間隔が近い (誘電体の厚さが薄い) ほど拡散インダクタンスは小さくなります。表 2-5 に、厚さの異なる FR4 誘電体の拡散インダクタンスの概算値を示します。

VCC プレーンと GND プレーンの間隔が近いほど拡散インダクタンスの値は小さくなるため、PCBスタックアップでは、可能な限り VCC プレーンと GND プレーンを隣接させてください。 VCC プレーンと GND プレーンを隣接させた構造をサンドイッチと呼ぶことがあります。従来の技術 ( リードフレーム、ワイヤボンドパッケージ) では VCC と GND のサンドイッチ構造は必ずしも必要ありませんでしたが、高速、高密度のデバイスで要求される速度と電力に対応するために最近では必

要となるケースが増えています。

Virtex-6 デバイスは、パッケージ基板上にデカップリングキャパシタが実装されているため、 PCBデカップリングキャパシタに要求される高速過渡電流量を緩和できます。つまり、誘電体層厚を50µ (2mil) 未満にしてもほとんどメリットはありません。Virtex-6 デバイスの場合、VCC 層と GND層の間の誘電体層厚は 50µ または 75µ で十分です。

表 2-5 : 厚さの異なる FR4 誘電体の電源プレーンとグランドプレーンの間の容量と拡散インダクタンス

誘電体の厚さインダクタンス容量

(ミクロン) (mil) (pH/square) (pF/in2) (pF/cm2)

102 4 130 225 35

51 2 65 450 70

25 1 32 900 140




電源プレーンとグランドプレーンをサンドイッチ構造にすると、電流パスのインダクタンスが小さくなるだけでなく、高周波のデカップリング容量が大きくなります。これは、プレーンの面積が大

きくなり、電源プレーンとグランドプレーンの間隔が狭くなるためです。表 2-5 には、平方インチ当たりの容量の値も示してあります。また、Virtex-6 デバイスにはパッケージ基板上にデカップリングキャパシタが実装されているため、このように PCB の電源プレーンとグランドプレーンをペアにしてもそれほど大きな容量は発生しません。

FPGA の実装によるインダクタンスFPGA の電源ピン (VCC と GND) を接続する PCB のはんだランドとビアも、全体的な電源回路における寄生インダクタンスの要因となります。従来の PCB 技術では、はんだランドの形状とドッグボーン形状はほぼ固定されており、これらの寄生インダクタンスはほとんど変化しません。ビアの

寄生インダクタンスは、ビアの長さと反対方向の電流パス同士の間隔によって決定します。

ここでのビアの長さとは、FPGA のはんだランドから VCC または GND プレーンまで過渡電流を伝達するビアの長さをいいます。ビアのその他の部分 (電源プレーンから PCB 裏面まで) はビアの寄生インダクタンスには影響しません (はんだランドから電源プレーンまでのビアの長さが短いほど寄生インダクタンスは小さくなります)。FPGA の実装によるビアの寄生インダクタンスを小さくするには、VCC プレーンと GND プレーンをできる限り FPGA に近接 (PCB スタックアップの表面に近づける) させます。

反対方向の電流パス同士の間隔は、デバイスのピン配置によって決定します。 VCC と GND ビアのペアに流れる電流など、反対方向の電流には常にインダクタンスが発生します。2 つの反対方向のパス同士の誘導性結合が大きいほど、ループの総インダクタンスは小さくなります。したがって、可

能な限り VCC と GND のビアを近くに配置します。

FPGA 直下のビア領域には多くの VCC および GND ビアがあり、総インダクタンスはビア同士の間隔によって決定します。

• コア電源 (VCCINT および VCCAUX) の場合、 VCC ピンと GND ピンが反対方向の電流となります。

• I/O 電源 (VCCO) の場合、任意の I/O とそのリターン電流のパス (VCCO または GND ピン) が反対方向の電流となります。

寄生インダクタンスを小さくするには、次の方法があります。

• VCCINT や VCCAUX などのコア電源ピンが格子状になるように配置する。

• VCCO ピンと GND ピンを I/O ピンの間に分散して配置する。

Virtex-6 FPGA では、どの I/O ピンもリターン電流ピンの近くに配置されています。

PCB ビアの配置は FPGA のピン配置によって決定されます。 PCB 設計者は反対方向の電流パスの間隔を決定できませんが、キャパシタの実装によるインダクタンスと FPGA の実装によるインダクタンスのトレードオフによって調整できます。

• どちらの実装によるインダクタンスも、電源プレーンを PCB スタックアップの上半分に配置し、キャパシタを PCB 表面に配置してキャパシタのビア長を短くすることで小さくできます。

• 電源プレーンを PCB スタックアップの下半分に配置する場合は、 PCB の裏面にキャパシタを配置する必要があります。この場合、 FPGA 実装用のビアが長くなるので、キャパシタを PCB表面に配置してキャパシタ実装用ビアも長くするのは得策ではありません。PCB 裏面と電源プレーンの距離が短いため、キャパシタは裏面に実装するようにします。




PCB スタックアップと基板層の順序VCC と GND プレーンを PCB スタックアップのどこに配置するか (基板層の順序) によって電流パスの寄生インダクタンスは大きく変化します。このため、基板層の順序はデザインの初期段階で十

分に検討しておく必要があります。

• 優先度の高い電源は FPGA の近く (PCB スタックの上) に配置する。

• 優先度の低い電源は FPGA から遠く (PCB スタックの下) に配置する。

電源の過渡電流が大きい場合は、VCC プレーンを PCB スタックアップの表面 (FPGA 側) 近くに配置します。これにより、電流が VCC および GND プレーンに到達するまでに流れる VCC ビアとGND ビアの長さ (垂直方向の距離) を短くできます。拡散インダクタンスを小さくするには、 PCBスタックアップ内のすべての VCC プレーンの隣に GND プレーンを配置します。高周波電流は表皮効果によって密に結合し、VCC プレーンに隣接する GND プレーンには、VCC プレーンと対になる電流の大半が流れるようになります。このため、隣接する VCC プレーンと GND プレーンはペアとして扱われます。

一般に、PCB スタックは誘電体の厚さとエッチング後の銅箔エリアを中心として対称でなければならないという製造上の制約があるため、 VCC プレーンと GND プレーンのペアをすべて PCB スタックアップの上半分に配置できない場合があります。そこで、PCB 設計者は VCC と GND プレーンのペアの優先度を決定する必要があります。過渡電流の大きなペアの優先度を高くしてスタック

アップのできる限り上に配置し、過渡電流の小さなペア (またはノイズ耐性の高いペア) の優先度を低くしてスタックアップの下半分に配置します。

キャパシタの有効周波数帯域

すべてのキャパシタで、デカップリングキャパシタとして有効周波数帯域は限られています。この周波数帯の中心周波数をキャパシタの自己-共振周波数 (FRSELF ) といいます。有効な周波数帯域はキャパシタごとに異なります。キャパシタの ESR によってキャパシタの Q ファクタが決定し、 Qファクタによって有効な周波数帯域が決定します。

• 一般に、タンタルキャパシタは有効周波数帯域が非常に広いのが特長です。

• セラミックチップキャパシタは ESR が小さく、有効周波数帯域が非常に狭い傾向があります。

理想的なキャパシタは容量成分のみで構成されますが、現実のキャパシタはこのように ESL (寄生インダクタンス) や ESR (寄生抵抗) の成分も含みます。これらの寄生成分が直列に作用して RLC回路が形成されます (図 2-3)。 RLC 回路の共振周波数がキャパシタの自己共振周波数となります。

RLC 回路の共振周波数は式 2-1 で求められます。

式 2-1

自己共振周波数を求めるもう 1 つの方法として、等価 RLC 回路のインピーダンス曲線の最小点を見つけるという方法があります。インピーダンス曲線は、 SPICE シミュレータで周波数スイープを用いて計算または生成できます。インピーダンス曲線を求めるその他の方法については、「シミュ

レーション方法」を参照してください。

キャパシタの自己共振周波数と、キャパシタをシステムの一部として実装した場合の実効共振周波

数 (FRIS) は区別して考える必要があります。後者は、キャパシタの寄生インダクタンスに加え、ビア、プレーン、そしてキャパシタと FPGA を接続するトレースのインダクタンスを含めた共振周波数を表します。

F 12 LC-------------------=




キャパシタの自己共振周波数 FRSELF 値 (キャパシタのデータシートに記載) は、システムに実装後の実効共振周波数 FRIS よりもかなり高くなります。重要なのは実装した場合のキャパシタの性能であるため、 PDS で使用するキャパシタを評価する際は実効共振周波数を使用します。

実装後の寄生インダクタンスは、キャパシタの寄生インダクタンスと PCB ランド、接続トレース、ビア、電源プレーンのインダクタンスを合計したものです。キャパシタを PCB の裏面に実装した場合は、PCB スタックアップの厚さと同じ長さのビアを通ってデバイスに接続されます。最終的な板厚が 1.524mm (60mil) の PCB の場合、ビア同士の間隔にもよりますが約 300pH ～ 1,500pH がキャパシタの実装による寄生インダクタンス (LMOUNT) として生じます。ビア同士の間隔と PCBの厚さが広くなると、インダクタンスが大きくなります。

システムにおけるキャパシタの総寄生インダクタンス (LIS) を求めるには、キャパシタの寄生インダクタンス (LSELF) と実装による寄生インダクタンス (LMOUNT) を合計します。

LIS = LSELF + LMOUNT 式 2-2

たとえば、0402 サイズの X7R セラミックチップキャパシタを使用した場合は次のようになります。

C = 0.01F (ユーザーが選択)

LSELF = 0.9nH (キャパシタのデータシート記載のパラメータ)

FRSELF = 53MHz (キャパシタのデータシート記載のパラメータ)

LMOUNT = 0.8nH (PCB 実装の形状に基づく )

システムにおける実効寄生インダクタンス (LIS) を求めるには、ビアの寄生成分を加えます。

LIS = LSELF + LMOUNT = 0.9nH + 0.8nHLIS = 1.7nH 式 2-3

例に示した値を使用して、実装後のキャパシタの共振周波数 (FRIS) を求めます。式 2-1 より、次のとおりとなります。

式 2-4

式 2-5

FRSELF は 53MHz ですが、 FRIS はそれよりも低く、 38MHz となります。実装によるインダクタンスを加えると、実効周波数帯域は低くなります。

デカップリングキャパシタは、共振周波数付近の狭い周波数帯域でのみ有効であるため、複数のキャパシタを組み合わせてデカップリングネットワークを形成する際は、共振周波数を考慮してキャパシタを選択する必要があります。このように、キャパシタの実効周波数は本来の共振周波数

よりもはるかに高くなったり低くなったりします。前述のように、キャパシタは容量が異なっても

パッケージが同一の場合はインダクタンス曲線が同じになります。図 2-5 に示すように、キャパシタがインダクタとして働く部分の周波数特性はすべてのキャパシタで同じです。

キャパシタの反共振

FPGA の PDS で複数のキャパシタを組み合わせた場合、 PDS 全体のインピーダンスに反共振スパイクが生じるという問題があります。このスパイクは、 PDS 内のエネルギー蓄積素子 (固有容量、ディスクリートキャパシタ、寄生インダクタンス、電源/グランドプレーン) の不適切な組み合わせによって発生します。

FRIS1

2 LISC-----------------------=

FRIS1

2 1.7 9–10 H 0.01 6–10 F --------------------------------------------------------------------------------- 38 610 Hz==




反共振は、高周波 PCB キャパシタと PCB プレーンのキャパシタンスの間などの、電源分配システムの連続する 2 区間で発生します。一般に、電源プレーンとグランドプレーン間のキャパシタンスは Q ファクタが高くなります。高周波 PCB キャパシタの Q ファクタも高いと、高周波のディスクリートキャパシタとプレーンのキャパシタンスが交差する点で高インピーダンスの反共振ピーク

が発生することがあります。この周波数で FPGA が (スティミュラスとして) 大きな過渡電流を必要とする場合、ノイズ電圧が大きくなります。

この問題を解決するには、高周波の個別のキャパシタの特性または VCC と GND プレーンの特性を変更するか、あるいは FPGA のアクティビティを共振周波数から離れた別の周波数に移動する必要があります。

キャパシタの配置に関する基礎

デカップリング機能を有効にするには、キャパシタをデカップリング対象のデバイスの近くに配置

する必要があります。

FPGA とデカップリングキャパシタの間隔が大きくなると、電源プレーンとグランドプレーンで電流の流れる距離が長くなり、デバイスとキャパシタ間の電流パスのインダクタンスも大きくなり

ます。

この電流パス (キャパシタの VCC 側から FPGA の VCC ピン、そして FPGA の GND ピンからキャパシタの GND 側へと電流が流れるループ) のインダクタンスは、ループの面積に比例します。この面積を小さくするとインダクタンスも小さくなります。

デバイスとデカップリングキャパシタの距離を短くするとインダクタンスが小さくなり、過渡電流が流れやすくなります。ただし一般的な PCB のサイズを考えると、この横方向の移動よりも FPGAのノイズ源と実装済みキャパシタの位相関係の方が重要になります。

キャパシタがどの程度有効であるかは、 FPGA のノイズ源と実装済みキャパシタの位相関係によって決定します。キャパシタが特定の周波数 (たとえばキャパシタの共振周波数) で過渡電流を供給できるようにするには、 FPGA からキャパシタまで電流が流れた距離を基準とした位相関係が、その周波数に対応する周期の整数分の 1 以内でなければなりません。

キャパシタの配置によって、キャパシタと FPGA の伝送ラインとなるインターコネクト (この場合は電源プレーンとグランドプレーンのペア) の長さが決定します。このインターコネクトで生じる伝搬遅延が重要な要素となります。

FPGA のノイズはいくつかの周波数帯域で発生しますが、デカップリングキャパシタが対応する周波数帯域はそのサイズによって異なります。キャパシタの配置条件は、各キャパシタの有効周波数

に基づいて決定します。

FPGA の要求電流レベルが変化すると、電源プレーンとグランドプレーンのある一点で局所的にPDS 電圧にわずかな乱れが生じます。これに対処するには、デカップリングキャパシタはまず電圧の変化を検知する必要があります。

FPGA の電源ピンで電圧に変化が生じてからキャパシタがそれを検知するまでの間には有限の遅延 (式 2-6) が発生します。

式 2-6

FR4 は、電源プレーンが埋め込まれている PCB の誘電体です。

Time Delay Distance from the FPGA power pins to the capacitorSignal propagation speed through FR4 dielectric

------------------------------------------------------------------------------------------------------------------------------=




これとは別に、補償電流がキャパシタから FPGA に流れる際にも同じ長さの遅延が発生します。つまり、 FPGA で過渡電流が発生してから、 FPGA 側でその過渡状態が解消されるまでに、往復分の遅延が生じることになります。

• 配置要求される周波数の波長の 1/4 よりも間隔が広い場合、 FPGA にはほとんどエネルギーが伝達されません。

• FPGA に伝達されるエネルギーは、波長の 1/4 で 0% で、距離が 0 のときに 100％となります。

• FPGA 電源ピンから波長の 1/4 の整数分の 1 にあたる距離にキャパシタを配置すると、 FPGAに効果的にエネルギーが伝達されます。この波長の 1/4 に対する比率は小さい値とする必要があります。これは、キャパシタは共振周波数をわずかに越える周波数 (短い波長) でも有効であるためです。

実際のアプリケーションでは、 1/4 波長の 1/10 が目安となります。つまり、デカップリング対称となる電源ピン波長の 1/40 以内の距離にキャパシタを配置します。この波長は、実装済みキャパシタの共振周波数 FRIS に対応します。

多数の外付け終端抵抗やトランシーバの受動電源フィルタを使用する場合は、デカップリングキャパシタよりもこれらの配置を優先します。デバイスを中心とする同心円状に、まず終端抵抗とトラ

ンシーバ電源フィルタをデバイスの最も近くに配置し、次にデカップリングキャパシタを値の小さいものから順に配置します。

VREF 安定化キャパシタVREF 電源を安定化するには、各ピンに 1 つのキャパシタを使用し、できる限り VREF ピンの近くに配置します。キャパシタは、 0.022µF ～ 0.47µF の範囲のものを使用します。 VREF キャパシタの最大の役割は、VREF ノードのインピーダンスを抑え、これによってクロストークのカップリングを低減させることにあります。低周波のエネルギーは不要なため、値の大きなキャパシタは必要ありま

せん。

電源の共通化

Virtex-6 FPGA デザインでは、2.5V VCCO と VCCAUX の電源を共通の PCB プレーンから供給できます。ノイズが 250mV Peak-to-Peak (標準 2.5V の ±5%) 以下であれば、電源を共通化してもデバイスのパフォーマンスが低下することはありません。

未接続の VCCO ピンFPGA の I/O ピン数がデザインで必要なピン数よりもはるかに多い場合など、FPGA の I/O バンクが 1 つ以上未使用のままとなることがあります。このようなときは、そのバンクに関連する VCCOピンを未接続のままにする方が、 PCB レイアウトの制約が緩和される場合があります (電源およびグランドプレーンにビ�

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