Virtex-5 FPGA RocketIO GTP - Xilinx...Virtex-5 FPGA RocketIO GTP トランシーバ japan.xilinx.com...

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Virtex-5 FPGA RocketIO GTP トランシーバ

ユーザーガイド

UG196 (v1.8.1) 2008 年 12 月 1 日

Virtex-5 FPGA RocketIO GTP トランシーバ japan.xilinx.com UG196 (v1.8.1) 2008 年 12 月 1 日

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改訂履歴

本書の改訂履歴は次のとおりです。

日付バージョン変更内容

2006/09/06 1.0 CD での初版リリース

2006/10/13 1.1 ウェブサイトへの初版リリース

2007/02/02 1.2 第 4 章の「パッケージにおける配置情報」に SXT パッケージを追加。表 7-27 および表 7-30 のメモに RX バッファのオーバーフロー /アンダーフローの説明を追加。第 10 章の

「SelectIO と GTP のクロストークのガイドライン」を追加。第 11 章の「SelectIO とシリ

アルトランシーバのクロストークのガイドライン」を追加。付録 E 「低レイテンシのデザイ

ン」を追加。 Virtex-II Pro X FPGA の参照記載を削除。

2007/05/25 1.3 第 1 章 : 23 ページの「概要」に記載のラインレートを更新。 28 ページの表 1-3 に

RXBYTEISALIGNED の説明を追加し、 CRC ポートを削除。表 1-5 の PCOMMA_ DETECT を修正し、CRC_INIT[31:0] 属性を削除。CRC ポートは GTP_DUAL プリミティ

ブではない (第 8 章を参照)。

第 3 章 : 50 ページの「シミュレーションにおけるクロック供給」を追加。マルチレートク

ロッキングデザインに対する注意事項と付録 F へのリンクを追加。

第 4 章 : 55 ページの表 4-1 にメモ 2 を追加。

第 5 章 : 68 ページの図 5-1 にメモ 5 を追加。 PCS_COM_CFG および 71 ページの図 5-2 に

メモを追加。式 5-1 を修正。 71 ページの表 5-3 にある FC1、 FC2、 SFI-5、 TFI-5、 HD-SDI 規格の PLL クロック周波数を変更。77 ページの図 5-3 のメモを更新。81 ページの表 5-6 に

PRBSCNTRESET および PLLPOWERDOWN を追加し、GTPRESET の説明を更新。「GTP コンポーネントレベルのリセット」および 83 ページの「リンクアイドルリセットのサポー

ト」を更新。 89 ページの表 5-9 の RXPOWERDOWN にメモを追加。 92 ページの表 5-11 にメモを追加。

第 6 章 : 図 6-5 に BUFG を追加。 PMA_COM_CFG、 OVERSAMPLE_MODE を更新し、

これらの属性を 105 ページの表 6-8 に追加。 115 ページの「TX 位相アライメント回路を使

用した TX バッファのバイパス」を更新。116 ページの図 6-12 を更新。116 ページの表 6-12 に INTDATAWIDTH を追加。 121 ページの表 6-14 の OVERSAMPLE_MODE、 127 ペー

ジの表 6-16 の TX_DIFF_BOOST を更新。 129 ページの表 6-18 にデフォルト値を追加。

第 7 章 : 134 ページの図 7-2 を更新。表 7-3 を更新し、表 7-6 に OOB 標準値を追加。 147 ページの「CDR の調整」を追加。 149 ページの表 7-12 を更新し、 173 ページの表 7-29 に

メモ 1 と追加。 CLK_COR_MAX_LAT を更新。

第 8 章 : CRC ブロックの説明を追加。

第 9 章 : 「近端 PCS ループバック」、「近端 PMA ループバック」、「遠端 PMA ループバッ

ク」、「遠端 PCS ループバック」を修正し、「限界条件および制限」を追加。表 9-2 を追加。

第 10 章 : 220 ページの「REFCLK ガイドライン」の記載を改訂。図 10-10 を追加。表 10-2 に TERMINATION_IMP を追加。表 10-3、表 10-4、表 10-7 にメモおよびアナログ電源を

追加。章末に MGTCLK に近接する SelectIO の表を追加。 223 ページの「AC カップリン

グ」を編集し、「フィルタネットワーク設計のガイドライン」にガイドラインを追加。

付録 D : 表 D-2、表 D-7、表 D-8 に PCS_COM_CFG を追加。表 D-3 のビット 4 および

ビット 6 を更新。

付録 E : 325 ページの表 E-2 にメモ 2 を追加。

付録 F を追加。



2007/09/12 1.4 文書全体でラインレートを 3.2Gb/s から 3.75Gb/s に更新。

表 1-1 および表 5-3 で SAS 規格を削除。表 5-3 にメモを追加。 77 ページの図 5-3 にメモ 2 を追加。 79 ページの図 5-5 の下にメモを追加。 81 ページの表 5-6 にメモを追加。 83 ページ

の「リンクアイドルリセットのサポート」に箇条書きを追加。 86 ページの表 5-8 の更新お

よび 89 ページの表 5-9 へのメモ 2 の追加。 REFCLKPOWERDNB を REFCLKPWRDNB で置き換え。 91 ページの図 5-10 にメモを追加。

116 ページの図 6-12 を変更。 144 ページで CDR レート耐性値を増加。

148 ページの表 7-11 を更新。

図 8-3 を含む「CRC ブロックの使用」の更新および 204 ページの図 8-4 の追加。

230 ページの表 10-7 で FF1136 および FF1738 の特定バンクを変更。 248 ページの適な

ケーブルの長さに関するセクションを削除。

291 ページの表 D-1 で PLL_DIVSEL_FB の属性値 5 に対するバイナリ値を更新。323 ペー

ジの図 E-1 を追加。324 ページの表 E-1 および表 E-2 で PMA + Interface の値を更新。325 ページの表 E-2 でカンマアライメントおよびオーバーサンプリングなしでの値も更新。329 ページの図 F-2 にメモを追加。

2007/12/11 1.5 マイナーな変更。「このユーザーガイドについて」に [参照 1] を追加し、その他の参照を更

新。 27 ページの表 1-2 で MGTRXN/MGTRXP および MGTTXN/MGTTXP ポートの方向

を修正。 28 ページの表 1-3 および 138 ページの表 7-5 でポートの RXELECIDLE ドメイン

を修正。CRC ポート (36 ページの表 1-4) および CRC 属性 (44 ページの表 1-6) のサマリ表

を追加。 61 ページの図 4-3 で XC5VSX50T での GTP_DUAL タイルの配置を修正。

第 4 章に XC5VLX20T-FF323、 XC5VLX30T-FF323、 XC5VLX155T-FF1136、および

XC5VLX155T-FF1738 の 4 つの LXT パッケージを追加。87 ページの「リファレンスクロッ

クの電源投入後」に安定したリファレンスクロックが必要であることを示す文章を追加。

109 ページの図 6-9 で矢印の方向を修正。 115 ページの「TX 位相アライメント回路を使用

した TX バッファのバイパス」で待機する TXUSRCLK2 クロックサイクル数を更新。 116 ページの図 6-12 で TXUSRCLK2 クロックサイクル数を更新。 115 ページの表 6-9 を更新

しメモを追加。 118 ページの表 6-12 に TXENPRBSTST ポートのクロックドメインを入

力。 123 ページの表 6-18 で電圧増加オン、オフの表示を更新しデフォルト設定を更新。 122 ページの「差動電圧制御」の後の段落を更新。 143 ページの表 7-7 の例 6 での値を更新。

148 ページの表 7-11 を更新。式 7-6 で PLL_CLKDIV_FB を PLL_DIVSEL_FB に更新。158 ページの図 7-11 を更新。 183 ページの「クロックコレクションのイネーブル」で

RX_BUFFER を RX_BUFFER_USE に更新。 193 ページの図 7-33 でスレーブエラス

ティックバッファの内容を更新。 213 ページの表 10-1 にメモを追加。 228 ページの「バウ

ンダリスキャンテストのガイドライン」を追加。 228 ページの「未使用または一部使用の

GTP_DUAL 列のガイドライン」の初の箇条書きを更新。231 ページの表 10-10 および 231 ページの表 10-11 のメモに XC5VLX155T を追加。 275 ページの「FPGA ロジックインター

フェイス」に新しいサブセクションを追加。276 ページの表 A-12 を更新しメモを 3 つ追加。

324 ページの表 E-1 および 325 ページの表 E-2 でレイテンシを更新。 331 ページの「索引」

を追加。

2008/02/11 1.6 マイナーな更新。ザイリンクス Web サイトへのリンクを更新。 23 ページの表 1-1 で PCI Express および OC-12/48 プロトコルの説明を更新。 68 ページの図 5-1 を更新。式 5-1 の条

件を更新。81 ページの表 5-6 で PLLPOWERDOWN および TXDETECTRX の説明を更新。

100 ページの図 6-2、101 ページの図 6-3、196 ページの図 7-34、および 196 ページの図 7-35 で矢印の方向を更新。 228 ページの「バウンダリスキャンテストのガイドライン」および

228 ページの「未使用または一部使用の GTP_DUAL 列のガイドライン」を更新。




2008/09/23 1.7 23 ページの表 1-1 および 71 ページの表 5-3 に 3G-SDI を追加。 28 ページの表 1-3 および

156 ページの表 7-18 で RXPRBSERR ポートの説明を更新。 138 ページの表 7-5 で

RXVALID の方向を出力に修正。 156 ページの表 7-19 で PRBS_ERR_THRESHOLD 属性

の説明を更新。 172 ページの表 7-28 および 180 ページの表 7-30 で RXBUFSTATUS のオー

バーフローおよびアンダーフローのエンコードを修正。228 ページの表 10-5 で表タイトル、

を変更し、電源名を修正し、 MGTRREF を追加。 BGA 隣接ガイドラインをメモとして 229 ページの「SelectIO と GTP のクロストークのガイドライン」に追加。

2008/11/10 1.8 23 ページの表 1-1 でスペクトラム拡散クロックに関するメモ 1 を追加。

37 ページの表 1-5 および 48 ページの表 3-1 に SIM_MODE 属性を追加。

49 ページの「SIM_MODE」を追加。

71 ページの表 5-3 にメモを追加。

86 ページの表 5-8 および 88 ページの「RXP/RXN の接続後」で「RXN/RXP の接続後」に

対する推奨リセットとして RXRESET を追加。

91 ページの「GTP の一般的なパワーダウン機能」内で「電力管理」を「パワーダウン」に変更。

92 ページの表 5-11 の相対電力節約およびリカバリタイム列を削除。107 ページの表 6-4 で

TXKERR および TXRUNDISP のエンコードを修正し、インターフェイス幅に基づいて定

義。

124 ページの「TXINHIBIT」を更新。

147 ページの「通常の動作モード」に PLL_RXDIVSEL_OUT に関する段落を追加。

158 ページの表 7-11 にメモ 4 を追加。

149 ページの表 7-12 でビット [23:16] およびメモを更新。

215 ページの図 10-2 の上にメモを追加。

図 10-2 を更新。

216 ページの図 10-3 およびその関連メモを追加。

218 ページの図 10-6 に箇条書きメモを 3 つ追加。

228 ページの「バウンダリスキャンテストのガイドライン」タイトルを更新。

228 ページの「完全に未使用の GTP_DUAL 列」を更新。

229 ページの表 10-6 で表のメモ 1 を更新し、メモ 2 を追加。

2008/12/01 1.8.1 セクション 1 のヘッダを修正



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改訂履歴 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 3

このユーザーガイドについて本ユーザーガイドの内容 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 17

その他の資料 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 18

その他のリソース . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 19

表記規則 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 19

書体 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 19

オンラインマニュアル . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 20

セクション 1 : FPGA レベルの設計

第 1 章 : RocketIO GTP の概要概要 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 23

ポートおよび属性 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 27

第 2 章 : RocketIO GTP トランシーバウィザード

第 3 章 : シミュレーションはじめに . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 47

ポートおよび属性 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 48

説明 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 48

制限 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 49

SmartModel の属性 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 49SIM_GTPRESET_SPEEDUP . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 49

SIM_MODE . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 49

SIM_PLL_PERDIV2 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 49

SIM_RECEIVER_DETECT_PASS . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 50

電源投入およびリセット . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 50

リンクアイドルリセット . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 50

GSR のトグル . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 50

シミュレーションにおけるクロック供給 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 50

Verilog でのシミュレーション . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 50

テストベンチでの GSR/GTS の定義 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 50

VHDL でのシミュレーション . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 51

例 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 52

シミュレーション環境の設定例 (Linux で ModelSim SE 6.1d を使用する場合) . . . . . 52

SIM_PLL_PERDIV2 算出例 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 53

第 4 章 : インプリメンテーション概要 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 55

目次


8 japan.xilinx.com Virtex-5 FPGA RocketIO GTP トランシーバ

UG196 (v1.8.1) 2008 年 12 月 1 日

目次R

ポートおよび属性 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 55

説明 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 56

GTP_DUAL 配置の UCF 例 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 57

パッケージにおける配置情報 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 58

第 5 章 : タイルの機能はじめに . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 67

共有 PMA PLL . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 68

概要 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 68

ポートおよび属性 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 68

説明 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 70

例 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 73

XAUI を使用する場合の共有 PMA PLL のコンフィギュレーション . . . . . . . . . . . . . 73

OC-48 を使用する場合の共有 PMA PLL のコンフィギュレーション . . . . . . . . . . . . . 74

ギガビットイーサネットを使用する場合の共有 PMA PLL のコンフィギュレーション 74

PCI Express を使用する場合の共有 PMA PLL のコンフィギュレーション . . . . . . . . . 75

クロッキング . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 76

概要 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 76

ポートおよび属性 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 78

説明 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 78

外部ソースからのクロック . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 78

隣接する GTP_DUAL タイルからのクロック . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 79

GREFCLK を使用するクロック . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 80

リセット . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 80

概要 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 80

ポートおよび属性 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 81

説明 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 82

コンフィギュレーションの完了に応答した GTP のリセット . . . . . . . . . . . . . . . . . . . . 82

GTPRESET がアサートされた場合の GTP のリセット . . . . . . . . . . . . . . . . . . . . . . . . 82

GTP コンポーネントレベルのリセット . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 83

リンクアイドルリセットのサポート . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 83

GTP_DUAL タイルのリセット . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 85

例 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 87

消費電力管理 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 89

概要 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 89

ポートおよび属性 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 89

説明 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 91

GTP の一般的なパワーダウン機能 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 91

PCI Express のパワーダウン機能 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 93

パワーダウンへの移行時間 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 94

例 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 94

ダイナミックリコンフィギュレーションポート . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 96

概要 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 96

ポートおよび属性 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 96

説明 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 96



目次R

第 6 章 : GTP トランスミッタ (TX)トランスミッタの概要 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 97

FPGA TX インターフェイス . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 98

概要 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 98

ポートおよび属性 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 98

説明 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 100

インターフェイス幅の設定 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 100

TXUSRCLK および TXUSRCLK2 の接続 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 101

例 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 102

TXOUTCLK による GTP TX の駆動 (1 バイトモード ) . . . . . . . . . . . . . . . . . . . . . . . 102

TXOUTCLK による GTP TX の駆動 (2 バイトモード ) . . . . . . . . . . . . . . . . . . . . . . . 103

TXOUTCLK による複数のトランシーバの駆動 (データパスが 2 バイトの場合) . . . 103

REFCLKOUT による複数トランシーバの駆動 (データパスが 2 バイトの場合) . . . . 104

コンフィギャブル 8B/10B エンコーダ . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 106

概要 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 106

ポートおよび属性 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 107

説明 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 108

8B/10B エンコーダのイネーブル . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 108

8B/10B のビットおよびバイト順序 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 109

K キャラクタ . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 109

ランニングディスパリティ . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 109

8B/10B のバイパス . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 110

TX バッファ、位相アライメント、およびバッファバイパス . . . . . . . . . . . . . . . . . . . . . . . . . . . 110

概要 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 110

ポートおよび属性 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 112

説明 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 115

TX バッファの使用 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 115

TX 位相アライメント回路を使用した TX バッファのバイパス . . . . . . . . . . . . . . . . . 115

TX 位相アライメント回路を使用した TX スキューの小化 . . . . . . . . . . . . . . . . . . . 116

TX における極性制御 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 117

概要 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 117

ポートおよび属性 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 117

説明 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 117

TX PRBS ジェネレータ . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 118

概要 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 118

ポートおよび属性 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 118

説明 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 119Parallel In Serial Out . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 119

概要 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 119

ポートおよび属性 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 119

説明 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 120

コンフィギュレーション可能な TX ドライバ . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 121

概要 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 121

ポートおよび属性 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 122

説明 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 122

差動電圧制御 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 122



UG196 (v1.8.1) 2008 年 12 月 1 日

目次R

プリエンファシス . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 123

設定可能な終端インピーダンス . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 124TXINHIBIT . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 124

PCI Express のレシーバ検出機能 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 125

概要 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 125

ポートおよび属性 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 125

説明 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 126

TX の OOB/ビーコン信号送信 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 128

概要 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 128

ポートおよび属性 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 128

説明 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 129

PCI Express 対応のビーコン信号 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 129

SATA 対応の OOB 信号送信 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 129

第 7 章 : GTP レシーバ (RX)レシーバの概要 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 131

RX 終端およびイコライゼーション . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 133

はじめに . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 133

ポートおよび属性 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 133

説明 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 135

ビルトイン AC カップリング (オプション) . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 136

設定変更可能な終端インピーダンス . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 136

設定変更可能な終端電圧 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 136

設定変更可能な RX リニアイコライゼーション (オプション) . . . . . . . . . . . . . . . . . . 137

RX の OOB/ビーコン信号 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 138

はじめに . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 138

ポートおよび属性 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 138

概要 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 141

PCI Express の電気的アイドルの検出 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 141

SATA OOB の検出 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 142

例 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 143

RX のクロックデータリカバリ . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 144

はじめに . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 144

ポートおよび属性 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 144

説明 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 145

CDR リセット . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 146

CDR の調整 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 147

サンプリング位置の水平シフト . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 148Serial In Parallel Out . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 150

はじめに . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 150

ポートおよび属性 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 150

説明 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 150

オーバーサンプリング . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 152

はじめに . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 152

ポートおよび属性 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 152

説明 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 153



目次R

5 倍のラインレートを設定 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 153

PCS の内部データパスおよびクロックの設定 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 154

オーバーサンプリングブロックをアクティブにし、動作させる . . . . . . . . . . . . . . . . 154

RX の極性制御 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 155

はじめに . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 155

ポートおよび属性 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 155

説明 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 155

PRBS 検出 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 156

はじめに . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 156

ポートおよび属性 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 156

説明 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 157

設定変更可能なカンマアライメントおよび検出 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 157

はじめに . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 157

ポートおよび属性 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 159

説明 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 161

カンマアライメントの有効化 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 161

カンマパターンの設定 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 161

カンマアライメントのアクティブ化 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 162

アライメントステータス信号 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 163

アライメントバウンダリ . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 163

手動アライメント . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 163

設定変更可能な Loss-of-Sync ステートマシン . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 164

概要 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 164

ポートおよび属性 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 165

説明 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 166

コンフィギャブル 8B/10B デコーダ . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 167

概要 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 167

ポートおよび属性 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 167

説明 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 168

8B/10B デコーダのイネーブル . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 168

8B/10B デコーダでのビットおよびバイト順 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 169

K キャラクタおよび 8B/10B カンマ . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 169

RX ランニングディスパリティ . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 169

ディスパリティエラーおよび Out of Table エラー . . . . . . . . . . . . . . . . . . . . . . . . . . . 170

設定変更可能な RX エラスティックバッファおよび位相アライメント . . . . . . . . . . . . . . . . . . . 171

概要 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 171

ポートおよび属性 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 172

説明 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 173

RX エラスティックバッファの使用 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 173

RX 位相アライメントの使用 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 174

ビルトインオーバーサンプリングを使用する場合に RX エラスティックバッファ

をバイパス . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 178

設定変更可能なクロックコレクション機能 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 179

概要 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 179

ポートおよび属性 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 180

概要 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 183



UG196 (v1.8.1) 2008 年 12 月 1 日

目次R

クロックコレクションのイネーブル . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 183

RX エラスティックバッファの制限の設定 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 183

クロックコレクションシーケンスの設定 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 183

クロックコレクションのオプション . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 184

クロックコレクションのモニタリング . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 185

設定変更可能なチャネルボンディング (レーンデスキュー ) . . . . . . . . . . . . . . . . . . . . . . . . . . . . 186

概要 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 186

ポートおよび属性 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 187

概要 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 189

チャネルボンディングのイネーブル . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 189

チャネルボンディングのモード . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 190

チャネルボンディングポートの接続 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 190

チャネルボンディングシーケンスの設定 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 191

大スキューの設定 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 192

チャネルボンディングとクロックコレクション間の優先順位 . . . . . . . . . . . . . . . . . 193

FPGA RX インターフェイス . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 194

概要 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 194

ポートおよび属性 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 194

説明 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 195

インターフェイス幅の設定 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 195

RXUSRCLK および RXUSRCLK2 の接続 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 197

第 8 章 : CRC (Cyclic Redundancy Check)はじめに . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 199

ポートおよび属性 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 200

説明 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 202

CRC を使用したエラーチェック . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 202

CRC プリミティブ . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 202

CRC ブロックの使用 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 203

TX への CRC ブロックの統合 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 205

RX への CRC ブロックの統合 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 205

CRC ブロックのインプリメンテーション . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 206

参考資料 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 206

第 9 章 : ループバックはじめに . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 207

ポートおよび属性 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 208

説明 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 208

近端 PCS ループバック . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 208

近端 PMA ループバック . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 209

限界条件および制限 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 209

遠端 PMA ループバック . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 210

限界条件および制限 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 210

遠端 PCS ループバック . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 211



目次R

第 10 章 : GTP およびボード間のインターフェイスアナログデザインのガイドライン . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 213

はじめに . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 213

ポートおよび属性 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 213

説明 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 214

REFCLK ガイドライン . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 220

はじめに . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 220

GTP のリファレンスクロックに関するチェック項目 . . . . . . . . . . . . . . . . . . . . . . . . 222

説明 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 222

オシレータの選択 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 222

オシレータからの 2 つ以上の差動クロック入力ペアをソースとする場合 . . . . . . . . . 222

2 つの異なるリファレンスクロック間での切り替え . . . . . . . . . . . . . . . . . . . . . . . . . 222

AC カップリング . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 223

未使用リファレンスクロック入力のクロック転送 . . . . . . . . . . . . . . . . . . . . . . . . . . . 223

ベンダーおよびデバイス一覧 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 223

電源供給 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 225

はじめに . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 225

説明 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 225

リニアレギュレータの選択基準 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 225

レギュレータ設計のガイドライン . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 226

フェライト選択のガイドライン . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 227

キャパシタ選択のガイドライン . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 228

フィルタネットワーク設計のガイドライン . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 228

バウンダリスキャンテストのガイドライン . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 228

未使用または一部使用の GTP_DUAL 列のガイドライン . . . . . . . . . . . . . . . . . . . . . . 228

SelectIO と GTP のクロストークのガイドライン . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 229

セクション 2 : ボードレベルの設計

第 11 章 : デザイン制約の概要トランシーバの消費電力 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 236

電力分配アーキテクチャ . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 236

レギュレータの選択 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 237

フィルタ処理 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 237

リファレンスクロック . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 237

クロックソース . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 237

クロックトレース . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 237

カップリング . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 238

DC カップリング . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 238

AC カップリング . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 238

外部キャパシタ値の選択 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 238

SelectIO とシリアルトランシーバのクロストークのガイドライン . . . . . . . . . . . . . . . . . . 241

第 12 章 : PCB 材質とトレース高速とは . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 243

誘電損失 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 243



UG196 (v1.8.1) 2008 年 12 月 1 日

目次R

比誘電率 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 243

損失正接 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 244

表皮効果および抵抗損失 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 244

基板材質の選択 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 244

トレース . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 245

トレースの形状 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 245

トレースの特性インピーダンス設計 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 245

トレース配線 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 247

プレーンの分離 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 247

リターン電流 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 247

損失が発生しやすい伝送ラインのシミュレーション . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 248

ケーブル . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 248

コネクタ . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 248

コンダクタ間のスキュー . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 248

第 13 章 : トランジションの設計過剰な容量およびインダクタンス . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 249

時間領域反射率測定 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 249

BGA パッケージ . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 251

SMT パッド . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 251

差動ビア . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 256

P/N クロスオーバービア . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 258

SMA コネクタ . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 258

バックプレーンコネクタ . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 258

マイクロストリップ/ストリップラインの屈折 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 259

第 14 章 : ガイドラインおよび例ガイドラインの概要 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 263

BGA エスケープの例 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 264

HM-Zd デザイン例 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 264

セクション 3 : 付録

付録 A : MGT から GTP トランシーバデザインへの移行概要 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 269

主要な違い . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 269

デバイス当たりの MGT 数 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 269

クロッキング . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 270

サポートされるシリアルレート . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 271

エンコードのサポートおよびクロック逓倍器 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 271

柔軟性 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 273

ボードガイドライン . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 273

電源フィルタリング . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 273

その他の違い . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 275

終端 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 275

FPGA ロジックインターフェイス . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 275



目次R

CRC . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 275

ループバック . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 276

シリアル化 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 276

クロック調整およびチャネルボンディングシーケンスの定義 . . . . . . . . . . . . . . . . . . . . . . 276

RXSTATUS バス . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 277

プリエンファシス、差動振幅、およびイコライゼーション . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 277

付録 B : OOB/ビーコン信号SATA での OOB 信号 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 279

PCI Express におけるビーコン信号 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 280

付録 C : 8B/10B で有効なキャラクタ

付録 D : GTP_DUAL タイルのアドレスマップ属性ごとの DRP アドレス . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 293

ビット位置ごとの DRP アドレス . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 309

付録 E : 低レイテンシのデザインGTP TX のレイテンシ . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 323

GTP RX のレイテンシ . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 324

付録 F : アドバンスクロッキング例 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 329

索引 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 331



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目次R



R

このユーザーガイドについて

本書では、Virtex®-5 FPGA の RocketIO™ GTP トランシーバについて説明します。Virtex-5 FPGA ファミリの新版ユーザーガイドは、ザイリンクスのウェブサイト http://japan.xilinx.com/virtex5 から入手してください。

本ユーザーガイドの内容

本書では、次の項目について説明します。

• セクション 1 : FPGA レベルの設計

♦ 第 1 章「RocketIO GTP の概要」

♦ 第 2 章「RocketIO GTP トランシーバウィザード」

♦ 第 3 章「シミュレーション」

♦ 第 4 章「インプリメンテーション」

♦ 第 5 章「タイルの機能」

♦ 第 6 章「GTP トランスミッタ (TX)」

♦ 第 7 章「GTP レシーバ (RX)」

♦ 第 8 章「CRC (Cyclic Redundancy Check)」

♦ 第 9 章「ループバック」

♦ 第 10 章「GTP およびボード間のインターフェイス」

• セクション 2 : ボードレベルの設計

♦ 第 11 章「デザイン制約の概要」

♦ 第 12 章「PCB 材質とトレース」

♦ 第 13 章「トランジションの設計」

♦ 第 14 章「ガイドラインおよび例」

• セクション 3 : 付録

♦ 付録 A 「MGT から GTP トランシーバデザインへの移行」

♦ 付録 B 「OOB/ビーコン信号」

♦ 付録 C 「8B/10B で有効なキャラクタ」

♦ 付録 D 「GTP_DUAL タイルのアドレスマップ」

♦ 付録 E 「低レイテンシのデザイン」

♦ 付録 F 「アドバンスクロッキング」


http://japan.xilinx.com/virtex5


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このユーザーガイドについてR

その他の資料

次の資料は、 http://japan.xilinx.com/virtex5 からダウンロードできます。

• 『Virtex-5 ファミリ概要』

Virtex-5 ファミリの機能および製品の概略について説明しています。

• 『Virtex-5 FPGA データシート : DC 特性およびスイッチ特性』

Virtex-5 ファミリの DC 特性およびスイッチ特性が記載されています。

• 『Virtex-5 FPGA ユーザーガイド』

このユーザーガイドは、次の章で構成されています。

♦ クロックリソース

♦ クロックマネージメントテクノロジ (CMT)

♦ 位相ロックループ (PLL)

♦ ブロック RAM および FIFO メモリ

♦ コンフィギャブルロジックブロック (CLB)

♦ SelectIO™ リソース

♦ I/O ロジックリソース

♦ アドバンスド I/O ロジックリソース

• 『Virtex-5 FPGA RocketIO GTX トランシーバユーザーガイド』

Virtex-5 TXT および FXT プラットフォームで使用可能な RocketIO GTX™ トランシーバにつ

いて説明しています。

• 『Virtex-5 FFPGA エンベデッドトライモードイーサネット MAC ユーザーガイド』

Virtex-5 LXT、 SXT、 TXT、および FXT プラットフォームデバイスで提供されている専用ト

ライモードイーサネット MAC ( メディアアクセスコントローラ ) について説明しています。

• 『PCI Express 用 Virtex-5 FPGA Integrated エンドポイントブロックユーザーガイド』

LXT、 SXT、 TXT、および FXT プラットフォームデバイスで提供されている PCI Express® に準拠した Endpoint ブロックについて説明しています。

• 『Virtex-5 FPGA XtremeDSP ユーザーガイド』

XtremeDSP™ スライスについて説明し、 DSP48E を使用するリファレンスデザインも記載さ

れています。

• 『Virtex-5 FPGA コンフィギュレーションガイド』

コンフィギュレーションインターフェイス (シリアルおよび SelectMAP)、ビットストリーム

暗号化、バウンダリスキャンおよび JTAG コンフィギュレーション、リコンフィギュレーショ

ン手法、 SelectMAP および JTAG インターフェイスを介したリードバックなどコンフィギュ

レーションについて網羅的に説明しています。

• 『Virtex-5 FPGA システムモニタユーザーガイド』

Virtex-5 デバイスで利用可能な System Monitor の機能について説明しています。

• 『Virtex-5 FPGA パッケージおよびピン配置の仕様』

デバイス/ピンの組み合わせ、および差代 I/O 数の表、ピン配置表、ピン配置図、機械的図面、

熱仕様が記載されています。

http://japan.xilinx.com/virtex5



その他のリソースR

このユーザーガイドと併せ、次の補足資料も活用してください。

1. Athavale, Abhijit and Carl Christensen. High-Speed Serial I/O Made Simple. http://japan.xilinx.com/publications/books/serialio/serialio-book.pdf

2. 『合成 / シミュレーションデザインガイド』 http://japan.xilinx.com/support/software_manuals.htm

3. Granberg, Tom. Handbook of Digital Techniques for High-Speed Design. Prentice-Hall. ISBN 0-13-142291-X。

4. Grover, Frederick W., Ph.D. 1946. Inductance Calculations: Working Formulas and Tables. New York: D. Van Nostrand Company, Inc.

5. Johnson, Howard. Signal Integrity Techniques and Loss Budgeting for RocketIO Transceivers http://japan.xilinx.com/onlinestore/si_intro.htm

6. Johnson, Howard, Martin Graham. High-Speed Signal Propagation: Advanced Black Magic. Prentice-Hall. ISBN-10: 0-13-084408-X.ISBN-13: 978-0130844088.

7. Montrose, Mark I. 1999. EMC and the Printed Circuit Board. The Institute of Electrical and Electronics Engineers, Inc. ISBN 0-7803-4703-X.

8. Smith, Larry D. November 1984. Decoupling Capacitor Calculations for CMOS Circuits. Proceedings EPEP Conference.

9. Williams, Ross N. The Painless Guide to CRC Error Detection Algorithms. http://www.ross.net/crc/ (CRC pitstop).

10. DS083『Virtex-II Pro/Virtex-II Pro X Platform FPGA 完全なデータシート』

11. UG024『RocketIO Transceiver User Guide』

12. UG076『Virtex-4 RocketIO マルチギガビットトランシーバユーザーガイド』

13. XAPP209『IEEE 802.3 CRC (Cyclic Redundancy Check)』14. XAPP562『Configurable LocalLink CRC Reference Design』15. UG351 『Virtex-5 FPGA RocketIO Transceiver Signal Integrity Simulation Kit User Guide』

その他のリソース

シリコンおよびソフトウェアに関する情報やアンサーデータベースの検索、またはウェブケース

を開く場合は、 http://japan.xilinx.com/support からアクセスしてください。

表記規則

この本書では、次の規則が使用されています。各規則について、例を挙げて説明します。

書体

次の規則は、すべてのマニュアルで使用されています。

表記規則使用箇所例

Courier フォントシステムが表示するメッセージ、プロンプト、プログラムファイルを表示します。

speed grade: - 100

Courier フォント ( 太字 )

構文内で入力するコマンドを示します。

ngdbuild design_name

イタリックフォントユーザーが値を入力する必要のある構文内の変数に使用します。

ngdbuild design_name

二重 / 一重かぎかっこ『』、「」

『』はマニュアル名を、「」はセクション名を示します。

詳細については、『開発システムリファレンスガイド』の「PAR」を参照してください。


http://www.ross.net/crc/

http://japan.xilinx.com/support/documentation/virtex-ii_pro.htm#

http://japan.xilinx.com/support/software_manuals.htm

http://japan.xilinx.com/onlinestore/si_intro.htm

http://www.xilinx.com/support/documentation/user_guides.htm

http://japan.xilinx.com/publications/books/serialio/serialio-book.pdf

http://japan.xilinx.com/support/documentation/application_notes.htm

http://japan.xilinx.com/support/documentation/virtex-4.htm

http://japan.xilinx.com/support/documentation/application_notes.htm


http://japan.xilinx.com/support


UG196 (v1.8.1) 2008 年 12 月 1 日

このユーザーガイドについてR

オンラインマニュアル

本書では、次の規則が使用されています。

角かっこ [ ]

オプションの入力またはパラメータを示しますが、bus[7:0] のようなバス仕様では必ず使用します。また、 GUI 表記にも使用します。

ngdbuild [option_name] design_name

[File] → [Open] をクリックします。

中かっこ { } 1 つ以上の項目を選択するためのリストを示します。

lowpwr ={on|off}

縦棒 | 選択するリストの項目を分離します。

lowpwr ={on|off}

縦の省略記号 . . .

繰り返し項目が省略されていることを示します。

IOB #1: Name = QOUT’ IOB #2: Name = CLKIN’ . . .

横の省略記号 . . . 繰り返し項目が省略されていることを示します。

allow block block_name loc1 loc2 ... locn;



青色の文字マニュアル内の相互参照を示します。

詳細については、「その他のリソース」を参照してください。

詳細については、第 1 章の「タイトルフォーマット」を参照してください。

赤色の文字ほかのマニュアルへの相互参照を示します。

詳細については、『Virtex-II Platform FPGA ユーザーガイド』の図 2-5 を参照してください。

青色の下線付き文字ウェブサイト (URL) へのハイパーリンクです。

新のスピードファイルは、http://japan.xilinx.com から入手できます。



R

セクション 1 : FPGA レベルの設計

このセクションでは、 FPGA デザインで RocketIO™ GTP トランシーバを使用する際に必要な、次

のような項目について説明します。

• GTP トランシーバの機能および特長

• RocketIO GTP Wizard を使用したトランシーバコンフィギュレーションの方法

• トランシーバインスタンスのデバイスリソースへのマッピング

• GTP トランシーバデザインのシミュレーション

• ボードレベルでのクロッキングおよび消費電力要件

このセクションは、次の章で構成されています。

「RocketIO GTP の概要」

「RocketIO GTP トランシーバウィザード」

「シミュレーション」

「インプリメンテーション」

「タイルの機能」

「GTP トランスミッタ (TX)」

「GTP レシーバ (RX)」

「CRC (Cyclic Redundancy Check)」

「ループバック」

「GTP およびボード間のインターフェイス」



UG196 (v1.8.1) 2008 年 12 月 1 日

R



R

第 1 章

RocketIO GTP の概要

概要

RocketIO™ GTP トランシーバは、Virtex®-5 FPGA に搭載された消費電力を抑えたトランシーバ

です。このトランシーバは、高度なコンフィギュレーションや FPGA のプログラマブルロジック

リソースとの密な統合が可能で、次のような機能を提供して広範なアプリケーションをサポートし

ます。

• 終端、電圧振幅、およびカップリングが設定変更可能な CML (Current Mode Logic) シリアル

ドライバ/バッファ

• シグナルインテグリティを適化するためのプログラマブル TX プリエンファシスおよび RX イコライゼーション

• 100Mb/s ～ 3.75Gb/s のラインレート、オプションとして 100Mb/s ～ 500Mb/s のレートに対

応する場合に必要な 5 倍デジタルオーバーサンプリング

• 8B/10B エンコード、カンマアライメント、チャネルボンディング、クロックコレクション

などの PCS 機能オプション

• データパスレイテンシが小で確定的な固定レイテンシモード

• PCI Express® デザイン用のビーコン信号、 SATA デザインの COM 信号サポートを含む Out - of-Band (OOB) 信号

はじめて使用する場合は、『High-Speed Serial I/O Made Simple』 [参照 1] を参照してください。こ

の資料では、高速シリアルトランシーバ技術およびその応用例が説明されています。

表 1-1 に、 GTP トランシーバを使用してインプリメント可能な標準プロトコルの一部を示します。

ザイリンクスの CORE Generator™ ツールには、 GTP トランシーバを自動的にコンフィギュレー

ションするウィザードが含まれており、これらのプロトコルをサポートしたり、またはカスタムコ

ンフィギュレーションを実行できます (第 2 章「RocketIO GTP トランシーバウィザード」を参照)。

表 1-1 : GTP_DUAL タイルでサポートされる規格

サポートされるプロトコルサポートされるプロトコル

データレート機能

PCI Express Rev 1.0a

PCI Express Rev 1.1

2.5Gb/s • TX におけるレシーバ検出

• LOS (Loss of Signal)/アイドルステート検出

• 低電力ステート

• ビーコン信号

• グランド参照終端

XAUI 802.3ae D5p0 3.125Gb/s • LOS



UG196 (v1.8.1) 2008 年 12 月 1 日

概要R

Virtex-5 LXT および SXT プラットフォームデバイスでは、 GTP トランシーバはデュアルトラン

シーバ GTP_DUAL タイルとして配置されています。このようなコンフィギュレーションにより、

両方のトランシーバが TX および RX 機能を持ちながら 1 つの PLL を共有できるため、サイズおよ

び消費電力が削減されます。

図 1-1 に、Virtex-5 デバイス (XC5VLX110T の場合) における GTP_DUAL タイルの配置例を示し

ます。デバイス右側の GTP_DUAL 1 列のすべての GTP_DUAL タイルが図 1-1 に示されています。

図 1-1 に示されているファンクションブロックの詳細は、次の資料を参照してください。

• 図 1-1 にある CRC ブロックの詳細は、第 8 章の「CRC (Cyclic Redundancy Check)」を参照

してください。

• コンフィギュレーションとクロック、 CMT および I/O ブロックの詳細は、『Virtex-5 FPGA コ

ンフィギュレーションガイド』を参照してください。

OC-12/48 622.08/2488.32Mb/s • 同期動作時に FIFO のバイパスを可能にする

FC-1 Rev 4.0 1.0625Gb/s • レートネゴシエーション (TX および RX が異なる

レートで動作可能)FC-2 Rev 4.0 2.125Gb/s

10GFC 3.1875Gb/s

SDI

HD-SDI

DVB-ASI

3G-SDI

143/176/270/360Mb/s

1.485/1.4835Gb/s

270Mb/s

2.970Gb/s

10GBASE-CX4 802.3ak/D4.0 3.125Gb/s

Gigabit Ethernet (1000BASE-CX 802.3z/D5.0)

1.25Gb/s

SATA Generation 1/2、 Rev 1.0a

SATA Generation 2、 Rev 1.0a

1.5Gb/s(1)

3.0Gb/s

• Generation 2 のレートネゴシエーション (Generation 1/Generation 2 のレートでリンク全体

が動作)

• LOS

• OOB ビーコン

Serial RapidIO 1.25/2.5/3.125Gb/s

CPRI (Version 2.0) 614.4/1228.8/2457.6Mb/s

Infiniband (Volume 2、 Release 1.1)

2.5Gb/s

SFI-5 2.488 ～ 3.125Gb/s • 同期クロッキング (FIFO をバイパス)

OBSAI RP3 (Spec Issue 1.0) 768/1536/3072Mb/s

Aurora 100Mb/s ～ 3.2Gb/s

メモ :

1. スペクトラム拡散クロック (SSC) は、 2Gb/s 以上のラインレートでのみサポートされています。

表 1-1 : GTP_DUAL タイルでサポートされる規格 (続き)

サポートされるプロトコルサポートされるプロトコル

データレート機能



第 1 章 : RocketIO GTP の概要 R

• イーサネット MAC の詳細は、『Virtex-5 FPGA エンベデッドトライモードイーサネット

MAC ユーザーガイド』を参照してください。

• PCI Express に準拠する際の詳細は、『PCI Express 用 Virtex-5 FPGA Integrated エンドポイン

トブロックユーザーガイド』を参照してください。

図 1-1 : Virtex-5 LX110T FPGA における GTP_DUAL タイル

Virtex-5 FPGA (XC5VLX110T)

MAC

GTP_DUALX0_Y7

GTP_DUALX0_Y6

GTP_DUALX0_Y5

GTP_DUALX0_Y4

GTP_DUALX0_Y3

GTP_DUALX0_Y2

GTP_DUALX0_Y1

GTP_DUALX0_Y0

CMT

GTP_DUAL

CMT

CMT

CMT

CMT

CMT

I/OI/O

CRC

CRC

CRC

CRC

CRC

CRC

CRC

CRC

UG196_c1_01_120307

PCIExpress

MAC

メモ :

1. この図は、ファンクションブロックの正確なサイズ、位置あるいはブロック間の縮尺比を示すものではありません。



UG196 (v1.8.1) 2008 年 12 月 1 日

概要R

図 1-2 に GTP_DUAL タイル図を示します。1 つのタイルには、2 つの GTP トランシーバと 1 つの

共有リソースブロックが含まれます。 GTP_DUAL タイルは、FPGA 内で GTP トランシーバを動作

させるための HDL プリミティブです。

図 1-2 : GTP_DUAL タイルのブロック図

RX-PMA RX-PCS

GTP1

GTP0

GTP_DUAL

FPGA

TX-PMA TX-PCS

UG196_c1_02_112107

RX-PMA RX-PCS

TX-PMA TX-PCS

PMAPLL

PLL

TXDATA0[15:0]TXBYPASS8B10B0[1:0]TXCHARISK0[1:0]TXCHARDISPMODE0[1:0]TXCHARDISPVAL0[1:0]

TXDATA1[15:0]TXBYPASS8B10B1[1:0]TXCHARISK1[1:0]TXCHARDISPMODE1[1:0]TXCHARDISPVAL1[1:0]

RXPOWERDOWN0[1:0]RXSTATUS0[2:0]RXDATA0[15:0]RXNOTINTABLE0[1:0]RXDISPERR0[1:0]RXCHARISCOMMA0[1:0]RXCHARISSK0[1:0]RXRUNDISP0[1:0]RXVALID0[1:0]

RXPOWERDOWN1[1:0]RXSTATUS1[2:0]RXDATA1[15:0]RXNOTINTABLE1[1:0]RXDISPERR1[1:0]RXCHARISCOMMA1[1:0]RXCHARISSK1[1:0]RXRUNDISP1[1:0]

TXOUTCLK0TXUSRCLK0TXUSRCLK20RXUSRCLK0RXUSRCLK20RXRECCLK0

CLKIN(1)

TXOUTCLK1TXUSRCLK1TXUSRCLK21RXUSRCLK1RXUSRCLK21RXRECCLK1

ク

DRP

TXP0MGTTXP0

TXN0MGTTXN0

RXP0MGTRXP0

RXN0MGTRXN0

TXP1MGTTXP1

TXN1MGTTXN1

RXP1MGTRXP1

RXN1MGTRXN1

AVTTTX

AVTTRX

AVTTTX

AVCC

AVCCPLL

AVCC

FP

GA

F

PG

A

MGTAVCC

MGTAVCCPLL

MGTAVCC

MGTAVTTTX

MGTAVTTRX

MGTAVTTTX

RXVALID1[1:0]

GTP TX

GTP RX

GTP TX

GTP RX

7

6

6

7

4 5

3

21

FP

GA

F

PG

A

メモ :

1. CLKIN はクロックソースを単純化して示したものです。 CLKIN の詳細は、 77 ページの図 5-3 を参照してください。




図 1-2 に示した GTP_DUAL タイルにある 7 つの主要ブロックそれぞれのコンフィギュレーション

および使用手順の詳細は、次のセクションで説明しています。

1. 68 ページの「共有 PMA PLL」 (第 5 章)

2. 80 ページの「リセット」 (第 5 章)

3. 76 ページの「クロッキング」 (第 5 章)

4. 89 ページの「消費電力管理」 (第 5 章)

5. 96 ページの「ダイナミックリコンフィギュレーションポート」 (第 5 章)

6. 97 ページの「GTP トランスミッタ (TX)」 (第 6 章)

7. 131 ページの「GTP レシーバ (RX)」 (第 7 章)

ポートおよび属性

このセクションでは、ピン (表 1-2)、ポート (表 1-3 および表 1-4) および属性 (表 1-5 および表 1-6) をアルファベット順に示します。本書に記載するすべてのポートおよび属性は、その名前が 0 で終

わる場合はタイルの GTP0 トランシーバ、 1 で終わる場合は GTP1 トランシーバに対するものと

なっています。名前の後が 0 または 1 のいずれでもないポート /属性は共有されています。

表 1-2 には、 GTP_DUAL アナログピンの信号名をアルファベット順に示して、方向、および説明

を示します。セクション列に記載されているリンクをクリックすると、その詳細を参照できます。

表 1-2 : GTP_DUAL のアナログピン

ピン方向説明セクション (ページ番号)

MGTAVCCPLL 入力共有 PMA PLL 用アナログ電源で、 GTP_DUAL タイルのクロック配線およびネットワーク接続用

アナログデザインのガイドライン

(213)

MGTAVTTRX 入力GTP_DUAL タイルのレシーバ回路および終端

用のアナログ電源


(213)

MGTAVTTRXC 入力抵抗キャリブレーションおよびデバイス全体の

スタンバイ回路のアナログ電源


(213)

MGTAVTTTX 入力GTP_DUAL タイルのトランスミッタ終端およ

びドライバ回路のアナログ電源


(213)

MGTAVCC 入力GTP_DUAL タイルの内部アナログ回路のアナ

ログ電源


(213)

MGTREFCLKP

MGTREFCLKN入力

GTP_DUAL タイルのリファレンスクロック用

差動クロック入力ピンペアアナログデザインのガイドライン

(214)

MGTRREF 入力デバイス全体の参照抵抗入力アナログデザインのガイドライン

(214)



UG196 (v1.8.1) 2008 年 12 月 1 日

ポートおよび属性R

表 1-3 には、GTP_DUAL ポートの信号名をアルファベット順に示して、クロックドメイン、方向、

および説明を示します。セクション列に記載されているリンクをクリックすると、その詳細を参照

できます。

MGTRXN0

MGTRXP0

MGTRXN1

MGTRXP1

入力

（パッド )各トランシーバの差動レシーバ入力ペアを構成

RX 終端およびイコライゼーション

(133)

MGTTXN0

MGTTXP0

MGTTXN1

MGTTXP1

出力

(パッド )各トランシーバの差動トランスミッタ出力ペア

を構成

コンフィギュレーション可能な TX ドライバ (122)

表 1-2 : GTP_DUAL のアナログピン (続き)

ピン方向説明セクション (ページ番号)

表 1-3 : GTP_DUAL ポート

ポート方向ドメイン説明セクション (ページ番号)

CLKIN 入力非同期共有 PMA PLL へのリファレンスクロック入力

共有 PMA PLL (69)、

クロッキング (78)、

消費電力管理 (89)

DADDR[6:0] 入力 DCLK DRP アドレスバス

ダイナミックリコンフィ

ギュレーションポート

(96)

DCLK 入力なし DRP インターフェイスクロック



(96)

DEN 入力 DCLK DRP の読み出しまたは書き込み処理を

イネーブルにします。



(96)

DI[15:0] 入力 DCLKFPGA ロジックから GTP_DUAL タイル

へコンフィギュレーションデータを書き

込むためのデータバス



(96)

DO[15:0] 出力 DCLKGTP_DUAL タイルから FPGA ロジック

へのコンフィギュレーションデータを読

み出すためのデータバス



(96)

DRDY 出力 DCLKDRP 書き込み処理が完了したか、または

DRP 読み出し処理のデータが有効であ

ることを示します。



(96)

DWE 入力 DCLK DRP 動作が読み出しか書き込みかを示

します。



(96)




GTPRESET 入力非同期GTP_DUAL リセットシーケンス全体を

開始します。リセット (81)

GTPTEST[3:0] 入力非同期工場でのテスト用ピン。通常動作時は

Low に固定する必要があります。

INTDATAWIDTH 入力非同期

GTP_DUAL タイルの内部データパス幅

を指定します。

0 : 内部データパス幅は 8 ビット

1 : 内部データパス幅は 10 ビット

共有 PMA PLL (69)、

FPGA TX インターフェ

イス (98)、TX PRBS ジェ

ネレータ (118), Parallel In Serial Out (119)、Serial In Parallel Out (156),

PRBS 検出 (172)、設定変

更可能な RX エラス

ティックバッファおよび

位相アライメント (172)、

設定変更可能なクロック

コレクション機能 (180)、

設定変更可能なチャネル

ボンディング (レーンデ

スキュー ) (187)、 FPGA RX インターフェイス

(194)

LOOPBACK0[2:0]

LOOPBACK1[2:0]入力非同期ループバックモードを設定します。ループバック (208)

PHYSTATUS0

PHYSTATUS1出力非同期

電力管理ステートの移行やレシーバ検出

などの PHY ファンクションの完了を示

します。

PCI Express のレシーバ

検出機能 (125)

PLLLKDET 出力非同期VCO レートが、目的のレートにおける

許容可能な範囲内であるかを示します。共有 PMA PLL (69)

PLLLKDETEN 入力非同期 PLL のロック検出をイネーブルにします。共有 PMA PLL (69)

PLLPOWERDOWN 入力非同期共有 PMA PLL の電源を切ります。リセット (81)、


PRBSCNTRESET0

PRBSCNTRESET1入力 RXUSRCLK2 PRBS エラーカウンタをリセットします。

リセット (81)、

PRBS 検出 (156)

REFCLKOUT 出力なし

共有 PMA PLL に入力されているリファ

レンスクロック (CLKIN) へのアクセス

を提供します。

共有 PMA PLL (69)、ク

ロッキング (78)、 FPGA TX インターフェイス

(98)、 TX バッファ、位相

アライメント、および

バッファバイパス

(112)、 FPGA RX イン

ターフェイス (194)

表 1-3 : GTP_DUAL ポート (続き)




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REFCLKPWRDNB 入力非同期GTP リファレンスクロック回路の電源

を切ります (アクティブ Low)。消費電力管理 (89)

RESETDONE0

RESETDONE1出力非同期

GTP トランシーバがリセットを完了し、

使用可能な状態であることを示します。

リセット (81)、 RX のク

ロックデータリカバリ

(144)

RXBUFRESET0

RXBUFRESET1入力非同期

RX エラスティックバッファロジックを

リセットします。

リセット (81)、設定変更

可能な RX エラスティッ

クバッファおよび位相ア

ライメント (172)、設定変

更可能なクロックコレク

ション機能 (180)

RXBUFSTATUS0[2:0]

RXBUFSTATUS1[2:0]出力 RXUSRCLK2

RX エラスティックバッファがオーバー

フロー /アンダーフローステータスであ

るかを示します。

設定変更可能な RX エラ

スティックバッファおよ

び位相アライメント

(172)、設定変更可能なク

ロックコレクション機能

(180)

RXBYTEISALIGNED0

RXBYTEISALIGNED1出力 RXUSRCLK2

カンマ検出に基づき、パラレルデータス

トリームがバイトバウンダリに適切に揃

えられているかを示します。

PCOMMA_ALIGN = TRUE のとき、ア

ライメントを実行するため、 PCOMMAの値にアサートされます。

MCOMMA_ALIGN = TRUE のとき、ア

ライメントを実行するため、 MCOMMAの値にアサートされます。

設定変更可能なカンマア

ライメントおよび検出

(159)

RXBYTEREALIGN0

RXBYTEREALIGN1出力 RXUSRCLK2

シリアルデータストリーム内のバイト

アライメントが、カンマ検出によって変

更されたかを示します。



(159)

RXCDRRESET0

RXCDRRESET1入力 RXUSRCLK2 RX CDR のリセットで、残りの RX PCS

もリセットします。



(144)

RXCHANBONDSEQ0

RXCHANBONDSEQ1出力 RXUSRCLK2 RXDATA にチャネルボンディングシー

ケンスの開始が含まれるかを示します。

設定変更可能なチャネ

ルボンディング (レー

ンデスキュー ) (187)

RXCHANISALIGNED0

RXCHANISALIGNED1出力 RXUSRCLK2

チャネルがデータストリーム内の確認さ

れたチャネルボンディングシーケンス

に従い、マスタトランシーバと適切にア

ラインされているかを示します。




RXCHANREALIGN0

RXCHANREALIGN1出力 RXUSRCLK2 レシーバの変更時には、小で 1 サイク

ル間 High を保持します。









RXCHARISCOMMA0[1:0]

RXCHARISCOMMA1[1:0]出力 RXUSRCLK2 RXDATA が 8B/10B カンマのときに

アサートされます。

コンフィギャブル

8B/10B デコーダ (167)

RXCHARISK0[1:0]

RXCHARISK1[1:0]出力 RXUSRCLK2 RXDATA が 8B/10B K キャラクタの

場合にアサートされます。


8B/10B デコーダ (167)

RXCHBONDI0[2:0]

RXCHBONDI1[2:0]入力 RXUSRCLK FPGA チャネルボンディングを制御。

スレーブによってのみ使用されます。




RXCHBONDO0[2:0]

RXCHBONDO1[2:0]出力 RXUSRCLK FPGA チャネルボンディングを制御し

ます。




RXCLKCORCNT0[2:0]

RXCLKCORCNT1[2:0]出力 RXUSRCLK2 エラスティックバッファのクロックコ

レクションのステータスを通知します。

設定変更可能なクロック

コレクション機能 (180)

RXCOMMADET0

RXCOMMADET1出力 RXUSRCLK2 カンマアライメントブロックでカンマ

が検出されるとアサートされます。



(159)

RXCOMMADETUSE0

RXCOMMADETUSE1入力 RXUSRCLK2 カンマ検出およびアライメント回路をア

クティブにします。



(159)

RXDATA0

RXDATA1出力 RXUSRCLK2 FPGA の受信インターフェイスの受信

データバス

FPGA RX インターフェ

イス (194)

RXDATAWIDTH0

RXDATAWIDTH1入力 RXUSRCLK2 RXDATA 受信データの FPGA への接続

幅を選択します。


イス (194)

RXDEC8B10BUSE0

RXDEC8B10BUSE1入力

RXU非同期

SRCLK2 8B/10B デコーダをイネーブルにします。コンフィギャブル

8B/10B デコーダ (167)

RXDISPERR0[1:0]

RXDISPERR1[1:0]出力 RXUSRCLK2 受信した RXDATA にディスパリティ

エラーがあるかを示します。


8B/10B デコーダ (167)

RXELECIDLE0

RXELECIDLE1出力非同期

RXN および RXP 間の差動電圧が、小し

きい値未満に降下したことを示します。

RX の OOB/ビーコン信号

(138)

RXELECIDLERESET0

RXELECIDLERESET1入力非同期

RX クロックデータリカバリ回路をリ

セット。必須のリンクアイドルリセット

回路によって使用されます。



(144)

RXENCHANSYNC0

RXENCHANSYNC1入力 RXUSRCLK2 チャネルボンディングをイネーブルにし

ます。

設定変更可能なチャネル

ボンディング (レーンデ

スキュー ) (187)





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RXENELECIDLERESETB 入力非同期

RXELECIDLERESET 入力をイネーブ

ルにします。必須のリンクアイドルリ

セット回路によって使用されます (アク

ティブ Low)。



(144)

RXENEQB0

RXENEQB1入力非同期

レシーバのイコライゼーションをイネー

ブルにします (アクティブ Low)。RX 終端およびイコライ

ゼーション (133)

RXENMCOMMAALIGN0

RXENMCOMMAALIGN1入力 RXUSRCLK2 負のカンマが検出された場合、バイト

バウンダリを揃えます。



(159)

RXENPCOMMAALIGN0

RXENPCOMMAALIGN1入力 RXUSRCLK2 正のカンマが検出された場合、バイト

バウンダリを揃えます。



(160)

RXENPRBSTST0[1:0]

RXENPRBSTST1[1:0]入力 RXUSRCLK2 レシーバのテストパターンチェッカを

制御します。PRBS 検出 (156)

RXENSAMPLEALIGN0

RXENSAMPLEALIGN1入力 RXUSRCLK2

High のとき、PCS 内の 5 倍オーバーサン

プラが、サンプル位置を継続的に調整し

ます。 Low のとき、ポートが Low になる

以前にアクティブだった位置でのみサン

プルを実行します。

オーバーサンプリング

(152)

RXEQMIX0[1:0]

RXEQMIX1[1:0]入力非同期

RX イコライザの広帯域/ハイパスの

混在比率を指定します。

RX 終端およびイコライ


RXEQPOLE0[3:0]

RXEQPOLE1[3:0]入力非同期

RX イコライザのハイパスフィルタの極

位置を指定します。

RX 終端およびイコライ


RXLOSSOFSYNC0[1:0]

RXLOSSOFSYNC1[1:0]出力 RXUSRCLK2

バイトストリームの同期化に関連した

FPGA のステータスで、 RX_LOSS_OF _SYNC_FSM 属性のステートに依存し

ます。

設定変更可能な Loss-of- Sync ステートマシン

(165)

RXNOTINTABLE0[1:0]

RXNOTINTABLE1[1:0]出力 RXUSRCLK2 RXDATA が不正な 8B/10B コードの

結果であり、エラーであるかを示します。


8B/10B デコーダ (168)

RXOVERSAMPLEERR0

RXOVERSAMPLEERR1出力 RXUSRCLK2

オーバーサンプリング回路の FIFO が

オーバーフローあるいはアンダーフロー

であることを示します。


(152)

RXPMASETPHASE0

RXPMASETPHASE1入力 RXUSRCLK2

PMA レシーバのリカバリクロックを

PCS のユーザークロックと揃え、 RX エ

ラスティックバッファをバイパス可能に

します。

設定変更可能な RX エラ

スティックバッファおよ

び位相アライメント

(172)

RXPOLARITY0

RXPOLARITY1入力 RXUSRCLK2 入力データの極性を反転します。 RX の極性制御 (155)






RXPOWERDOWN0[1:0]

RXPOWERDOWN1[1:0]入力非同期 RX レーンの電源を切ります。

消費電力管理 (90)、 PCI Express のレシーバ検出

機能 (126)

RXPRBSERR0

RXPRBSERR1出力 RXUSRCLK2

PRBS テストのエラー数が PRBS_ERR_ THRESHOLD 属性での指定値以上であ


PRBS 検出 (156)

RXRECCLK0

RXRECCLK1出力 N/A

RX CDR 回路から派生したリカバリク

ロックで、 PMA と RX エラスティック

バッファ間の RX ロジックにクロックを

入力します。


イス (194)

RXRESET0

RXRESET1入力非同期

RX PCS ロジックのアクティブ High リセット

リセット (81)、FPGA RX インターフェイス (195)

RXRUNDISP0[1:0]

RXRUNDISP1[1:0]出力 RXUSRCLK2 RXDATA 受信時に、8B/10B エンコーダの

ランニングディスパリティを示します。


8B/10B デコーダ (168)

RXSLIDE0

RXSLIDE1入力 RXUSRCLK2

カンマアライメントのバンプ制御をイン

プリメントし、手動でのカンマアライメ

ントを可能にします。



(160)

RXSTATUS0[2:0]

RXSTATUS1[2:0]出力 RXUSRCLK2

PCI Express または SATA 動作のステー

タスを示します。デコードは RX_ STATUS_FMT の設定に依存します。

TX の OOB/ビーコン信

号送信 (128)、 RX の

OOB/ ビーコン信号

(139)、 PCI Express のレ

シーバ検出機能 (125)

RXUSRCLK20

RXUSRCLK21入力 N/A FPGA と GTP トランシーバ間のイン

ターフェイスに使用される入力クロック FPGA RX インターフェ

イス (195)

RXUSRCLK0

RXUSRCLK1入力 N/A

RX エラスティックバッファの後にある

内部 RX ロジックに使用される入力ク

ロック


イス (195)

RXVALID0

RXVALID1出力 RXUSRCLK2

PCI Express 動作に対して RXDATA お

よび RXCHARISK[1:0] 上でシンボルが

ロックしデータが有効であることを示し

ます。


(139)

TXBUFDIFFCTRL0[2:0]TXBUFDIFFCTRL1[2:0] 入力非同期

TX プリドライバの強度を制御します。

TXDIFFCTRL と同一値に接続します。

コンフィギュレーション

可能な TX ドライバ

(122)

TXBUFSTATUS0[1:0]

TXBUFSTATUS1[1:0]出力 TXUSRCLK2

TX バッファのステータス。 TX バッファ

がオーバーフロー / アンダーフローであ


TX バッファ、位相アライ

メント、およびバッファ

バイパス (112)

TXBYPASS8B10B0[1:0]

TXBYPASS8B10B1[1:0]入力 TXUSRCLK2 バイトごとに TX 8B/10B エンコーダの

動作を制御します。


8B/10B エンコーダ (107)





UG196 (v1.8.1) 2008 年 12 月 1 日


TXCHARDISPMODE0[1:0]

TXCHARDISPMODE1[1:0]入力 TXUSRCLK2

8B/10B エンコードがイネーブルのとき、

TXCHARDISPMODE および

TXCHARDISPVAL で出力データの

8B/10B ディスパリティを制御できます。

8B/10B エンコードがディスエーブルの

ときは、 TX インターフェイスのデータ

バス (バス幅は 10 の倍数) の拡張に使用

されます。


8B/10B エンコーダ (107)

TXCHARDISPVAL0[1:0]

TXCHARDISPVAL1[1:0]入力 TXUSRCLK2

8B/10B エンコードがイネーブルのとき、

TXCHARDISPVAL および

TXCHARDISPMODE で出力データの

8B/10B ディスパリティを制御できます。

8B/10B エンコードがディスエーブルの

ときは、10 ビットおよび 20 ビット TX イ

ンターフェイスのデータバスの拡張に使

用されます。


8B/10B エンコーダ (107)

TXCHARISK0[1:0]

TXCHARISK1[1:0]入力 TXUSRCLK2 TXDATA を 8B/10B K キャラクタとし

て送信するには High に設定します。


8B/10B エンコーダ (108)

TXCOMSTART0

TXCOMSTART1入力 TXUSRCLK2

TXCOMTYPE で選択された COM シーケンスの送信を開始 (SATA のみ) します。

TX の OOB/ビーコン信

号送信 (128)

TXCOMTYPE0

TXCOMTYPE1入力 TXUSRCLK2 送信する COM 信号のタイプを選択しま

す (SATA のみ)。TX の OOB/ビーコン信

号送信 (128)

TXDATA0

TXDATA1入力 TXUSRCLK2 送信データバス


イス (98)

TXDATAWIDTH0

TXDATAWIDTH1入力 TXUSRCLK2 TXDATA ポート幅を選択します。


イス (98)

TXDETECTRX0

TXDETECTRX1入力 TXUSRCLK2

RXPOWERDOWN および

TXPOWERDOWN のステータスに基づ

いて TXDETECTRX で PCI Express の

レシーバ検出機能をイネーブルにする

か、 PCI Express 準拠のループバック

モードを選択します。


機能 (126)

TXDIFFCTRL0[2:0]

TXDIFFCTRL1[2:0]入力非同期

トランスミッタの差動出力幅を制御し

ます。



(122)

TXELECIDLE0

TXELECIDLE1入力 TXUSRCLK2

PCI Express の電気的アイドル/ビーコン

を実行するため、 TXN および TXP を同

一電圧に駆動します。

消費電力管理 (90)、TX の

OOB/ ビーコン信号送信

(128)






TXENC8B10BUSE0

TXENC8B10BUSE1入力 TXUSRCLK2 8B/10B エンコーダをイネーブルにし

ます。


8B/10B エンコーダ

(108)、 FPGA TX イン

ターフェイス (99)

TXENPMAPHASEALIGN 入力非同期

GTP_DUAL タイルの GTP トランシーバ

両方で XCLK と TXUSRCLK を揃える

ことができます。これによって TX バッ

ファがバイパスでき、複数の GTP トラン

シーバにある XCLK が同期可能となり

ます。



バイパス (113)

TXENPRBSTST0[1:0]

TXENPRBSTST1[1:0]入力 TXUSRCLK2 トランスミッタのテストパターン生成を

制御します。

TX PRBS ジェネレータ

(118)

TXINHIBIT0

TXINHIBIT1入力 TXUSRCLK2 データ送信を抑制します。

TXKERR0[1:0]

TXKERR1[1:0]出力 TXUSRCLK2 K キャラクタに無効なコードが指定され

たか示します。


8B/10B エンコーダ (108)

TXOUTCLK0

TXOUTCLK1出力 N/A

GTP トランシーバの内部分周回路で生成

されたパラレルクロックを供給します。

メモ : INTDATAWIDTH が High のと

き、デューティサイクルは 50/50 ではな

く 60/40 です。 TX 位相アライメント回

路が使用されると、 TXOUTCLK は

TXUSRCLK を駆動できません。


イス (99)、 TX バッファ、

位相アライメント、およ

びバッファバイパス

(113)

TXPMASETPHASE 入力非同期

GTP_DUAL タイルにある両方の GTP ト

ランシーバで XCLK と TXUSRCLK を

揃えます。



バイパス (113)

TXPOLARITY0

TXPOLARITY1入力 TXUSRCLK2 終的なトランスミッタの出力を反転さ

せるかを指定します。

TX における極性制御

(117)

TXPOWERDOWN0[1:0]

TXPOWERDOWN1[1:0]入力非同期 TX レーンの電源を切ります。


機能 (126)、 TX の OOB/ ビーコン信号送信 (126)

TXPREEMPHASIS0[2:0]

TXPREEMPHASIS1[2:0]入力非同期

駆動能力およびプリエンファシスの相対

的強度を制御します。



(122)

TXRESET0

TXRESET1入力非同期

位相アライメント FIFO、 8B/10B エン

コーダ、および FPGA TX インターフェ

イスを含む GTP トランスミッタの PCS をリセットします。

リセット (81)、FPGA TX インターフェイス (99)





UG196 (v1.8.1) 2008 年 12 月 1 日


表 1-4 には、 CRC ポーの信号名をアルファベット順に示して、クロックドメイン、方向、および説

明を示します。セクション列に記載されているリンクをクリックすると、その詳細を参照できます。

TXRUNDISP0[1:0]

TXRUNDISP1[1:0]出力 TXUSRCLK2 8B/10B エンコーダの現在のランニング

ディスパリティを示します。


8B/10B エンコーダ (108)

TXUSRCLK0

TXUSRCLK1入力なし

内部 TX PCS データパスのクロックを

供給します。


イス (99)、 TX バッファ、

位相アライメント、およ

びバッファバイパス

(113)

TXUSRCLK20


FPGA ロジックと TX インターフェイス

を同期させます。


イス (99)



表 1-4 : CRC ポート


CRCCLK 入力なし CRC クロック .CRC (Cyclic Redundancy Check) (200)

CRCDATAVALID 入力 CRCCLK CRCIN 入力のデータが有効であ

ることを示します。

CRC (Cyclic Redundancy Check) (200)

CRCDATAWIDTH[2:0] 入力 CRCCLK 有効な入力データバイト数を示

します。


CRCIN[63:0] 入力 CRCCLK CRC 入力データ。小データパス

幅は 8 バイト


CRCOUT[31:0] 出力 CRCCLK

32 ビット CRC 出力。直前のク

ロックサイクルおよび直前の

CRC 値の有効なバイトにおける

CRC 計算値をバイト逆順、ビット

反転した CRC 値

CRCDATAVALID は High に駆動

する必要があります。


CRCRESET 入力 CRCCLK CRC レジスタの同期リセット CRC (Cyclic Redundancy Check) (201)




表 1-5 には、GTP_DUAL 属性の属性名をアルファベット順に示して、デフォルト値および方向を示

しています。セクション列に記載されているリンクをクリックすると、その詳細を参照できます。

表 1-5 : GTP_DUAL 属性

属性説明セクション (ページ番号)

AC_CAP_DIS_0

AC_CAP_DIS_1

TRUE のとき、レシーバ入力の内蔵 AC カッ

プリングキャパシタをディスエーブルにし

ます。

RX 終端およびイコライゼー

ション (134)

ALIGN_COMMA_WORD_0

ALIGN_COMMA_WORD_1

マルチバイトのデータパスで検出されたカン

マアライメントを制御します。

設定変更可能なカンマアライメ

ントおよび検出 (160)

CHAN_BOND_1_MAX_SKEW_0




チャネルボンディングを使用する場合に許

容可能なレーンスキューの大量を設定。

チャネルボンディングシーケンス間の小

距離の 1/2 未満に指定する必要があります。

設定変更可能なチャネルボン

ディング (レーンデスキュー ) (187)

CHAN_BOND_LEVEL_0

CHAN_BOND_LEVEL_1

エラスティックバッファの制御信号に使用

される内部パイプラインレベル (量) を示し

ます。



CHAN_BOND_MODE_0

CHAN_BOND_MODE_1

トランシーバでのチャネルボンディングの

動作モードを定義します。



CHAN_BOND_SEQ_1_1_0

CHAN_BOND_SEQ_1_1_1

CHAN_BOND_SEQ_1_2_0

CHAN_BOND_SEQ_1_2_1

CHAN_BOND_SEQ_1_3_0

CHAN_BOND_SEQ_1_3_1

CHAN_BOND_SEQ_1_4_0

CHAN_BOND_SEQ_1_4_1

チャネルボンディングシーケンス 1 を定義

するため、CHAN_BOND_SEQ_1_ENABLEと共に使用します。



CHAN_BOND_SEQ_1_ENABLE_0


チャネルボンディングシーケンス 1 で考慮

が不要な部分を設定します。



CHAN_BOND_SEQ_2_1_0

CHAN_BOND_SEQ_2_1_1

CHAN_BOND_SEQ_2_2_0

CHAN_BOND_SEQ_2_2_1

CHAN_BOND_SEQ_2_3_0

CHAN_BOND_SEQ_2_3_1

CHAN_BOND_SEQ_2_4_0

CHAN_BOND_SEQ_2_4_1

2 番目のチャネルボンディングシーケンス

を定義するため、 CHAN_BOND_SEQ_2_ ENABLE と共に使用します。





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チャネルボンディングシーケンス 2 で考慮




CHAN_BOND_SEQ_2_USE_0


チャネルボンディングシーケンス 2 を使用

するかを指定します。



CHAN_BOND_SEQ_LEN_0

CHAN_BOND_SEQ_LEN_1

チャネルボンディングを検出するためにトラ

ンシーバが一致させるチャネルボンディング

シーケンスの長さをバイトで定義します。



CLK_COR_ADJ_LEN_0

CLK_COR_ADJ_LEN_1

クロックコレクションでの調整サイズ (反復

またはスキップするバイト数) を定義します。

設定変更可能なクロックコレク


CLK_COR_DET_LEN_0

CLK_COR_DET_LEN_1

クロックコレクションを検出するためにト

ランシーバが一致させるシーケンスの長さを

定義します。



CLK_COR_INSERT_IDLE_FLAG_0


RXRUNDISP 入力ステータスがランニング

ディスパリティまたは挿入アイドル (クロッ

クコレクションシーケンス) フラグを示すか

を制御します。



CLK_COR_KEEP_IDLE_0

CLK_COR_KEEP_IDLE_1

バイトストリームの少なくとも 1 クロック

コレクションシーケンスを、エラスティック

バッファで保持するかを制御します。



CLK_COR_MAX_LAT_0

CLK_COR_MAX_LAT_1

エラスティックバッファの大レイテンシ




CLK_COR_MIN_LAT_0

CLK_COR_MIN_LAT_1

エラスティックバッファの小レイテンシ




CLK_COR_PRECEDENCE_0


クロックコレクションとチャネルボンディ

ングが同時にトリガされた場合、どちらを優

先するかを指定します。 TRUE に設定する

と、クロックコレクションが優先されます。



CLK_COR_REPEAT_WAIT_0


次のクロックコレクションが実行されるま

での RXUSRCLK の低サイクル数を指定

します。



表 1-5 : GTP_DUAL 属性 (続き)





CLK_COR_SEQ_1_1_0

CLK_COR_SEQ_1_1_1

CLK_COR_SEQ_1_2_0

CLK_COR_SEQ_1_2_1

CLK_COR_SEQ_1_3_0

CLK_COR_SEQ_1_3_1

CLK_COR_SEQ_1_4_1

クロックコレクションシーケンス 1 を定義

するため、 CLK_COR_SEQ_1_ENABLE と

共に使用します。



CLK_COR_SEQ_1_ENABLE_0


クロックコレクションシーケンス 1 で考慮




CLK_COR_SEQ_2_1_0

CLK_COR_SEQ_2_1_1

CLK_COR_SEQ_2_2_0

CLK_COR_SEQ_2_2_1

CLK_COR_SEQ_2_3_0

CLK_COR_SEQ_2_3_1

CLK_COR_SEQ_2_4_0

CLK_COR_SEQ_2_4_1

2 番目のクロックコレクションシーケンス

を定義するため、 CLK_COR_SEQ_2_ ENABLE と共に使用します。





クロックコレクションシーケンス 2 で考慮




CLK_COR_SEQ_2_USE_0

CLK_COR_SEQ_2_USE_1

クロックコレクションシーケンス 2 を使用

するかを指定します。



CLK_CORRECT_USE_0

CLK_CORRECT_USE_1

クロックコレクションをイネーブルにする

には TRUE に設定します。



CLK25_DIVIDER CLKIN を 25MHz に近い内部レートに分周

するために使用する分周値を指定します。

クロッキング (78)、消費電力管理

(91)

CLKINDC_B必ず TRUE に指定します。専用のリファレン

スクロック入力を駆動するオシレータは AC カップリングする必要があります。

クロッキング (78)

COM_BURST_VAL_0[3:0]

COM_BURST_VAL_1[3:0]

SATA COM シーケンスで送信されたバース

ト数を指定します。

TX の OOB/ビーコン信号送信

(129)

C O M M A _ 1 0 B _ E N A B L E _ 0COMMA_10B_ENABLE_1

MCOMMA/PCOMMA で入力データに一致

する必要があるビット、および don’t care ビットを指定します。







UG196 (v1.8.1) 2008 年 12 月 1 日


COMMA_DOUBLE_0

COMMA_DOUBLE_1

TRUE に設定すると、カンマ検出には

PCOMMA 一致の直後が MCOMMA 一致と

なっている必要があります。 SONET の

A1/A2 フレーミングキャラクタ検出に使用

されます。



DEC_MCOMMA_DETECT_0

DEC_MCOMMA_DETECT_1

負の 8B/10B カンマの検出をイネーブルにし

ます。

コンフィギャブル 8B/10B デ

コーダ (168)

DEC_PCOMMA_DETECT_0

DEC_PCOMMA_DETECT_1

正の 8B/10B カンマの検出をイネーブルにし

ます。


コーダ (168)

DEC_VALID_COMMA_ONLY_0


RXCHARISCOMMA が応答するカンマを

制限します。


コーダ (168)

MCOMMA_10B_VALUE_0

MCOMMA_10B_VALUE_1

RXCOMMADET を High にしてパラレル

データを揃える場合の負のカンマを定義し

ます。



MCOMMA_DETECT_0

MCOMMA_DETECT_1

負のカンマの検出およびアライメントを可能

にするには TRUE に設定します。



OOB_CLK_DIVIDER CLKIN に基づいてスケルチクロックレート

を指定します。RX の OOB/ビーコン信号 (140)

OOBDETECT_THRESHOLD_0


信号が PCI 電気的アイドルまたは SATA OOB 信号と認識される以前の RXN および

RXP 間の小差動電圧を指定します。

RX の OOB/ビーコン信号 (140)

OVERSAMPLE_MODE 5 倍オーバーサンプリングをイネーブルにし

ます。

TX バッファ、位相アライメント、

およびバッファバイパス (114)、

Parallel In Serial Out (120)、Serial In Parallel Out (150)、オーバーサ

ンプリング (153)、設定変更可能な

RX エラスティックバッファおよ

び位相アライメント (173)

PCI_EXPRESS_MODE_0

PCI_EXPRESS_MODE_1

PCI Express 固有の処理をイネーブルにし

ます。

消費電力管理 (91)、設定変更可能

なチャネルボンディング (レーン

デスキュー ) (189)

PCOMMA_10B_VALUE_0

PCOMMA_10B_VALUE_1

RXCOMMADET を High にしてパラレル

データを揃える場合の正のカンマを定義し

ます。



PCOMMA_DETECT_0

PCOMMA_DETECT_1

正のカンマの検出およびアライメントを可能

にするには TRUE に設定します。



PCS_COM_CFG 共有 PLL のコンフィギュレーション設定し

ます。共有 PMA PLL (69)






PLL_DIVSEL_FB 共有 PMA PLL のリファレンスクロック分

周器を制御します。共有 PMA PLL (69)

PLL_DIVSEL_REF 共有 PMA PLL のリファレンスクロック分

周器を制御します。共有 PMA PLL (69)

PLL_RXDIVSEL_OUT_0

PLL_RXDIVSEL_OUT_1

共有 PMA PLL レートに基づき、レシーバの

共通ラインレートを定義します。

共有 PMA PLL (69)、 Serial In Parallel Out (150)

PLL_SATA_0

PLL_SATA_1

FALSE に設定すると、 TX SATA 操作を

SATA Generation 1 (1.5Gb/s) または SATA Generation 2 (3Gb/s) レートで実行できます。


(129)

PLL_TXDIVSEL_COMM_OUT

タイル内の 2 つの GTP トランシーバの共通

ラインレート分周値を指定します。両トラン

シーバの TX 分周値が同一場合、 PLL_ TXDIVSEL_OUT の代わに使用できます。

共有 PMA PLL (69)、 TX バッ

ファ、位相アライメント、および

バッファバイパス (110)、 Parallel In Serial Out (120)、 TX の OOB/ ビーコン信号送信 (129)

PLL_TXDIVSEL_OUT_0

PLL_TXDIVSEL_OUT_1

各 GTP トランシーバの TX ラインレートの

分周値を指定します。

共有 PMA PLL (70)、 TX バッ

ファ、位相アライメント、および

バッファバイパス (110)、 Parallel In Serial Out (120)、 TX の OOB/ ビーコン信号送信 (129)

PMA_CDR_SCAN_0

PMA_CDR_SCAN_1CDR サンプリング位置の検出を制御します。

RX のクロックデータリカバリ

(145)

PMA_COM_CFG 共通 PMA のコンフィギュレーション属性


およびバッファバイパス (114)、

限界条件および制限 (209)

PMA_RX_CFG_0

PMA_RX_CFG_1

オーバーサンプリングおよび PLL_ RXDIVSEL_OUT 設定に対応するよう CDR 処理を調整します。


(145)

PRBS_ERR_THRESHOLD_0

PRBS_ERR_THRESHOLD_1

PRBS チェッカのエラーしきい値を指定し

ます。PRBS 検出 (156)

RCV_TERM_GND_0

RCV_TERM_GND_1

RX 終端電圧を GND に設定します。 PCI Express の TXDETECTRX 機能をサポート

するため、内部および外部 AC カップリング

と併用します。


ション (134)

RCV_TERM_MID_0

RCV_TERM_MID_1

内部 RX 終端電圧をアクティブにします。

RX にビルトイン AC カップリングを使用す

るときは、 TRUE に設定します。


ション (134)

RCV_TERM_VTTRX_0

RCV_TERM_VTTRX_1RX 終端電圧を MGTAVTTRX に設定します。


ション (135)





UG196 (v1.8.1) 2008 年 12 月 1 日


RX_BUFFER_USE_0

RX_BUFFER_USE_1

RX エラスティックバッファを使用するには

TRUE に設定します。

設定変更可能な RX エラスティッ

クバッファおよび位相アライメ

ント (173)

RX_DECODE_SEQ_MATCH_0


シーケンスが、 8B/10B のデコード済みデー

タまたはデコードされていないデータのいず

れに一致するかを確定します。



RX_LOS_INVALID_INCR_0


LOS (Loss of Sync) かを判断するため、エ

ラー数を 1 ずつ減らす場合に要する有効な

キャラクタ数を定義します。

設定変更可能な Loss-of-Sync ス

テートマシン (165)

RX_LOS_THRESHOLD_0

RX_LOS_THRESHOLD_1

LOS ステートマシンを SYNC_ACQUIRED から SYNC_LOST ステートに移行させるた

めに必要なエラー数を定義します。



RX_LOSS_OF_SYNC_FSM_0

RX_LOSS_OF_SYNC_FSM_1RXLOSSOFSYNC 出力の動作を定義します。



RX_SLIDE_MODE_0

RX_SLIDE_MODE_1

PMA または PCS 間でのスライディングを

選択します。



RX_STATUS_FMT_0

RX_STATUS_FMT_1

RX_STATUS ポートを使用し、 PCI Express または SATA 機能のどちらのステータスを示

すかを指定します。


RX_XCLK_SEL_0

RX_XCLK_SEL_1

RX エラスティックバッファの PMA 側で使

用されるクロックを選択します。デフォルト

設定は RXREC (RX リカバリクロック ) で、

RX エラスティックバッファをバイパスする

場合は RXUSR (RX USRCLK) の使用が必要

です。

設定変更可能な RX エラスティッ

クバッファおよび位相アライメ

ント (173)

SATA_BURST_VAL_0

SATA_BURST_VAL_1

SATA OOB 検出器で COM の一致を宣言す

るために必要なバースト数RX の OOB/ビーコン信号 (140)

SATA_IDLE_VAL_0

SATA_IDLE_VAL_1

SATA OOB 検出器で COM の一致を宣言す

るために必要なアイドル数RX の OOB/ビーコン信号 (140)

SATA_MAX_BURST_0

SATA_MAX_BURST_1

スケルチクロックサイクルに関して、 SATA 検出器がバーストを拒否する際のしきい値を

設定します。


SATA_MAX_INIT_0

SATA_MAX_INIT_1

スケルチクロックサイクルに関して、 SATA 検出器で許容可能な COMINIT/COMRESET アイドルの大時間を設定します。


SATA_MAX_WAKE_0

SATA_MAX_WAKE_1

スケルチクロックサイクルに関して、 SATA 検出器で許容可能な COMWAKE アイドルの

大時間を設定します。







SATA_MIN_BURST_0

SATA_MIN_BURST_1

スケルチクロックサイクルに関して、 SATA 検出器がバーストを拒否する際のしきい値を

設定します。


SATA_MIN_INIT_0

SATA_MIN_INIT_1

スケルチクロックサイクルに関して、 SATA 検出器で許容可能な COMINIT/COMRESET アイドルの小時間を設定します。


SATA_MIN_WAKE_0

SATA_MIN_WAKE_1

スケルチクロックサイクルに関して、 SATA 検出器で許容可能な COMWAKE アイドルの

小時間を設定します。


SIM_GTPRESET_SPEEDUPシミュレーション中の GTPRESET シーケ

ンスの完了および PLL ロック時間を短縮し

ます。

シミュレーション (48)

SIM_MODEシミュレーション専用の属性で、 FAST と

LEGACY シミュレーションモデルのいずれ

かを選択します。

シミュレーション (48)

SIM_PLL_PERDIV2 シミュレーションでの 1 シンボルの長さを

ピコセカンドで指定します。シミュレーション (48)

SIM_RECEIVER_DETECT_PASS0

SIM_RECEIVER_DETECT_PASS1レシーバの検出機能を制御します。シミュレーション (48)

TERMINATION_CTRL[4:0] 内部終端キャリブレーション回路を制御し

ます。

アナログデザインのガイドライ

ン (214)

TERMINATION_IMP_0

TERMINATION_IMP_1

TX ドライバおよび RX レシーバの終端イン

ピーダンスを選択します。


ン (214)

TERMINATION_OVRD

MGTRREF ピンに接続された 50Ω の正確な

外部抵抗を使用するか、 TERMINATION _CTRL で定義された優先値を使用するかを

選択します。


ン (214)

TRANS_TIME_FROM_P2_0


内部の 25MHz クロックサイクルで P2 電源

停止ステートからの移行時間。厳密な時間は

CLKIN レートおよび CLK25_DIVIDER 設定に依存します。


TRANS_TIME_NON_P2_0

TRANS_TIME_NON_P2_1

内部の 25MHz クロックサイクルで P2 以外

のパワーダウンステートへ/からの移行時間。

厳密な時間は CLKIN レートおよび CLK25_ DIVIDER 設定に依存します。


TRANS_TIME_TO_P2_0

TRANS_TIME_TO_P2_1

内部の 25MHz クロックサイクルで P2 パ

ワーダウンステートへの移行時間。厳密な時

間は CLKIN レートおよび CLK25_ DIVIDER 設定に依存します。






UG196 (v1.8.1) 2008 年 12 月 1 日


表 1-6 には、CRC 属性の属性名をアルファベット順に示して、デフォルト値および方向を示してい

ます。セクション列に記載されているリンクをクリックすると、その詳細を参照できます。

TX_BUFFER_USE_0

TX_BUFFER_USE_1

TX バッファを使用しているかどうかを示し

ます。


およびバッファバイパス (114)

TX_DIFF_BOOST_0

TX_DIFF_BOOST_1

TX ドライバおよびプリエンファシスバッ

ファの強度を変更します。 TRUE に設定する

と、プリエンファシスの比率が増加します。

差動幅およびプリエンファシスの標準値は

123 ページの表 6-18 を参照してください。

TX_DIFF_BOOST が TRUE のとき、全体的

な差動幅は小さくなります。

コンフィギュレーション可能な

TX ドライバ (122)

TX_SYNC_FILTERB デフォルト値 1 のままにします。

TX_XCLK_SEL_0

TX_XCLK_SEL_1

TX バッファの後にある PCS のクロックドメインを駆動するクロックを選択します。

TX を使用する場合は TXOUT (TXOUTCLK) に設定し、 TX バッファをバイパスする場合

は、 TXUSR (TXUSRCLK) に設定します。



TXRX_INVERT0

TXRX_INVERT1

GTP トランシーバ内のクロックパスを適

化するインバータを制御。 TX バッファを

バイパスする場合は 00100 に設定し、それ以

外の場合は 00000 に設定します。



メモ :

1. DRP の 2 進数値にこれらの属性をマップする方法は、付録 D を参照してください。



表 1-6 : CRC 属性

属性種類説明セクション (ページ番号)

CRC_INIT[31:0] 32 ビット 16 進数

CRC 内部レジスタの初期ステートに対

する 32 ビット値




R

第 2 章

RocketIO GTP トランシーバウィザード

RocketIO GTP トランシーバウィザードは、 GTP_DUAL プリミティブをインスタンシエートする

ためのラッパ生成に適したツールです。このウィザードは、ザイリンクス CORE Generator ツール

に含まれています。使用前に新の IP アップデートがダウンロードされていることを確認してく

ださい。使用方法の詳細は、 UG188 : 『Virtex-5 FPGA RocketIO GTP Transceiver Wizard』に記載

されています。

1. ザイリンクスの CORE Generator ツールを起動します。

2. RocketIO GTP Wizard は、ツリー構造の次のディレクトリ以下にあります。

/FPGA Features & Design/IO Interfaces

図 2-1 を参照してください。

3. [RocketIO GTP Wizard] をダブルクリックすると、ウィザードが起動します。

図 2-1 : RocketIO GTP Wizard の起動

UG196_c2_01_100406




UG196 (v1.8.1) 2008 年 12 月 1 日

R



R

第 3 章

シミュレーション

はじめに

GTP_DUAL タイルを使用するシミュレーションの場合、シミュレーション環境およびテストベン

チに対する特定の要件があります。

『合成/シミュレーションデザインガイド』 [参照 2] には、サポートされたシミュレータでのシミュ

レーション環境の設定方法を、使用したハードウェア記述言語 (HDL) に応じて記載しています。こ

のデザインガイドは次のザイリンクスウェブサイトからダウンロードできます。


GTP トランシーバを使用するデザインをシミュレーションするための要件は、次のとおりです。

• SmartModel をサポートするための SWIFT インターフェイスを備えたシミュレータ、

SmartModel は暗号化バージョンの HDL で、モデル化されたブロックのインプリメントに使用

• GTP_DUAL の SmartModel のインストール

• SmartModel のインストールディレクトリを指す適切な環境変数の設定

• SmartModel の使用に対応するため、シミュレータの適切な設定 (初期化ファイル、環境変数)

• SmartModel ラッパファイルの UNISIM および SIMPRIM ライブラリへのコンパイル

• GTP_DUAL SmartModel のシミュレーションライブラリへのコンパイル

• 適切なシミュレータリゾリューションの設定 (Verilog)

• 適切な順序でのシミュレーションライブラリのコンパイル

シミュレータのユーザーガイドおよび『合成/シミュレーションデザインガイド』では、SmartModel サポートするための設定の詳細が説明されています。sl_admin を備えた COMPXLIB ツールを使用

すると、サポートされているシミュレータを簡単に設定できます。




UG196 (v1.8.1) 2008 年 12 月 1 日



GTP_DUAL プリミティブには、シミュレーションにのみ使用される属性があります。表 3-1 に、

GTP_DUAL タイルのシミュレーション専用の属性を示します。これらの属性名は SIM_ で始まります。

シミュレーション専用のポートはありません。

説明

GTP_DUAL タイルの動作は SmartModel を使用してモデル化されます。SmartModel を使用する

ことにより、設計の次のような段階で GTP_DUAL タイルを含むデザインをシミュレーションでき

ます。

• Register Transfer Level (RTL)/合成前のシミュレーション

• 合成後のシミュレーション/NGDBuild 前のシミュレーション

• NGDBuild 後/マップ前のシミュレーション

• マップ後/パーシャルタイミングシミュレーション

• 配置配線後/タイミングシミュレーション

表 3-1 : シミュレーション専用の GTP_DUAL 属性

属性説明

SIM_GTPRESET_SPEEDUP

シミュレーション中、 GTPRESET シーケンスの完了時間および共有 PMA PLL のロック時間を短縮します。

1 : GTPRESET サイクル時間を短縮します (約 300ns の高速な初期化)。この

モードでの PLL 周波数は SIM_PLL_PERDIV2 値によって決定します。シミュ

レーション中、 SIM_PLL_PERDIV2 値はオンザフライで変更不可のため、こ

のモードはマルチレートデザインでは使用できません。

0 : 元々の時間で GTPRESET シーケンスをシミュレーションします (標準的な

初期化は約 160ms)。マルチレートデザインでは、このモードを使用します。

SIM_MODE

2 つの UNISIM/SIMPRIM シミュレーションモデルのいずれかを選択

FAST : PMA の高速シミュレーションモデルが使用され、シミュレーション実

行時間が削減されます。

LEGACY : PMA のレガシシミュレーションが使用され、シミュレーション実

行時間が長くなります。

SIM_PLL_PERDIV2

PLL のクロック周波数の 1/2 周期と等しい 9 ビットの 16 進数値をピコ秒 (ps) で指

定。たとえば、 400ps (10 進数) は 0x190 (16 進数) に等しく、これがデフォルト値

になります。

正しい SIM_PLL_PERDIV2 値が設定されていない場合、シミュレーション中に

確実にロックされず、クロック周波数が不正になります。



各 GTP トランシーバの TXDETECTRX 機能のシミュレーションに使用します。

TRUE (デフォルト ) : TX シリアルポートへの RX 接続をシミュレーションしま

す。 TXDETECTRX は RX ポートが接続されていることを伝えます。

FALSE : 未接続の TX ポートをシミュレーションします。 TXDETECTRX は RX ポートが検出されないことを伝えます。



第 3 章 : シミュレーション R

制限

GTP_DUAL タイルに含まれる一部のブロックのアナログ特性により、HDL シミュレータを使用し

たシミュレーションにいくつかの制限が生じます。レシーバ検出および OOB/ビーコン信号送信は

GTP_DUAL タイルのアナログ機能であり、限定された方法によってのみ、 HDL シミュレータでの

モデル化が可能です。共有 PMA PLL もアナログブロックで、厳密なモデル化は困難です。シミュ

レーション専用の属性のいくつかは、このような制限を回避するために提供されています。

SmartModel の属性

SIM_GTPRESET_SPEEDUP

SIM_GTPRESET_SPEEDUP 属性を使用すると、シミュレーション中に共有 PMA PLL のロック時

間を短縮できます。

デザインで TXOUTCLK または RXRECCLK を使用してクロックを生成していると、GTP_DUAL タイルのロック中、これらのクロックが動作しなくなる場合があります。また、 PLL かデジタルク

ロックマネージャ (DCM) を使用して TXOUTCLK または RXRECCLK を分周すると、終的な

クロック出力は、GTP_DUAL タイルおよび PLL または DCM の両方がロックするまで使用できま

せん。式 3-1 は、TXOUTCLK または RXRECCLK からの安定したソースがシミュレーションで使

用可能になるまでに必要な概算時間を求める等式です。これには、使用した PLL または DCM で要

する時間も含まれます。

式 3-1

PLL または DCM が未使用の場合、それらに該当する項は等式から削除できます。 PMA PLL 周

波数または REFCLK 周波数が変動するマルチレートデザインをシミュレーションする場合、

SIM_GTPRESET_SPEEDUP は FALSE に設定する必要があります。マルチレートデザインの例

は、付録 F の「アドバンスクロッキング」に示しています。

SIM_MODE

この属性を使用して、 2 つの UNISIM/SIMPRIM シミュレーションモデルのいずれかを選択し

ます。 LEGACY を設定すると PMA のレガシシミュレーションモデルが使用され、 FAST を設定すると PMA の高速シミュレーションモデルが使用されます。

レガシモデルは ISE® 11.1 より前のバージョンのソフトウェアに含まれているシミュレーショ

ンモデルを使用している場合に使用可能ですが、 11.1 以降では廃止される予定です。新しいデ

ザインには FAST を設定してください。

この属性は、 SIM_GTPRESET_SPEEDUP 属性とは無関係に使用できます。

SIM_PLL_PERDIV2

GTP_DUAL タイルには、リファレンスクロックから送信クロックおよび受信クロックを生成する

ためのアナログ PLL が含まれます。HDL シミュレータでは、アナログ PLL は完全にはモデル化さ

れないため、 GTP_DUAL の SmartModel には、 PLL 出力のシミュレーション用に同等のビヘイビ

アモデルが含まれます。SIM_PLL_PERDIV2 属性は、ビヘイビアモデルで可能な限り正確に PLL 出力を生成するために使用されます。この属性は、共有 PMA PLL の周期の 1/2 に設定してくださ

い。特定のレートに対する SIM_PLL_PERDIV2 の算出方法は、 52 ページの「例」を参照してくだ

さい。

tUSRCLKstable tGTPRESETsequence tlocktimePLL tlocktimeDCM+ +≅



UG196 (v1.8.1) 2008 年 12 月 1 日

説明R

SIM_RECEIVER_DETECT_PASS

GTP_DUAL タイルには、トランスミッタのシリアルポートが現時点でレシーバに接続されている

かを、そのトランスミッタで検出する TXDETECTRX 機能があります。この検出は、TXP/TXN 差

動ピンペアの立ち上がり時間を計測することによって行われます (125 ページの「PCI Express のレ

シーバ検出機能」を参照)。

GTP_DUAL の SmartModel には、SIM_RECEIVER_DETECT_PASS と呼ばれる TXDETECTRX をシミュレーションするための属性が含まれます。この属性によって TXP/TXN 差動ピンペアの立

ち上がり時間の計測をモデル化することなく、各 GTP の TXDETECTRX がシミュレーションでき

ます。

SIM_RECEIVER_DETECT_PASS は、デフォルトでは TRUE に設定されます。この場合、属性

は接続されたレシーバをモデル化し、 TXDETECTRX はレシーバが接続されていることを示すよ

う動作します。未接続のレシーバをモデル化する場合は、そのトランシーバのSIM_RECEIVER_ DETECT_PASS を FALSE に設定してください。

電源投入およびリセット

リンクアイドルリセット

シミュレーションを適切に実行するには、80 ページの「リセット」で説明しているリンクアイドル

リセット回路をインプリメントし、各 GTP_DUAL インスタンスに接続する必要があります。ウィ

ザードを使用して GTP_DUAL インスタンスをコンフィギュレーションする場合は、この回路は自

動的に含まれます。

GSR のトグル

GSR は、デザイン内のネットのグローバル配線信号で、コンフィギュレーション中にデバイスの適

切なコンポーネントをセットあるいはリセットするために使用されます。

この信号のシミュレーション動作は、Verilog の glbl モジュールまたは VHDL の ROC/ROCBUF コ

ンポーネントを使用してモデル化されます。

シミュレーションにおけるクロック供給

シミュレーションでは、 PMA の内部クロックは SIM_PLL_PERDIV2 パラメータ (ps) を使用して

生成されます。ユーザークロックに供給されるその他のクロックの精度はすべて同じである必要が

あります。このレベルが異なると TX バッファエラー (およびクロックコレクションを行わないシ

ステムにおける RX バッファエラー ) が発生する可能性があります。テストベンチで USRCLK、

USRCLK2、またはリファレンスクロックを生成する際は、クロック周期を SIM_PLL_PERDIV2 に関連付けられた端数のない値 (ps) にしてください。場合によっては、シミュレーションと実際の

デザインでクロックレートがわずかに異なります。

Verilog でのシミュレーション

GSR およびグローバルトライステート (GTS) 信号は、 $XILINX/verilog/src/glbl.v モ

ジュールで定義されます。glbl.v モジュールはグローバル信号をデザインに接続されるので、この

モジュールをその他のデザインファイルと共にコンパイルし、シミュレーション用に design.v お

よび testfixture.v と共にロードする必要あります。

テストベンチでの GSR/GTS の定義

テストベンチでの GSR および GTS は、次の 2 つの方法で扱うことができます。




1. ほとんどの場合、 GSR および GTS をテストベンチで定義する必要はありません。 GSR および

GTS 信号は glbl.v で宣言され、 GSR は自動的に 100ns 間パルスされます。バックエンドシ

ミュレーションおよび論理シミュレーションの場合、このような対応で十分です。

2. テストベンチで GSR または GTS をエミュレーションする必要がある場合は、次に示すコード

を testfixture.v に追加してください。

assign glbl.GSR = gsr_r;assign glbl.GTS = gts_r;initialbegingts_r = 1'b0;gsr_r = 1'b1;#(16*CLOCKPERIOD);gsr_r = 1'b0;end

VHDL でのシミュレーション

ROCBUF セルは、テストベンチでエミュレートされた GSR 信号を制御します。このコンポーネント

は GSR 信号用のバッファを作成し、 GSR を駆動するようにバッファに入力ポートを備えます。こ

のポートはエンティティリストで宣言し、テストベンチから駆動する必要があります。

このセルの VHDL コード (EX_ROCBUF.vhd に含まれる) は次のとおりです。

library IEEE;use IEEE.std_logic_1164.all;use IEEE.std_logic_unsigned.all;library UNISIM;use UNISIM.all;entity EX_ROCBUF isport (CLOCK, ENABLE, SRP,RESET : in std_logic;C_OUT: out std_logic_vector (3 downto 0));end EX_ROCBUF;

architecture A of EX_ROCBUF issignal GSR : std_logic;signal COUNT : std_logic_vector (3 downto 0);component ROCBUFport (I : in std_logic;O : out std_logic);end component;

beginU1 : ROCBUF port map (I => SRP, O => GSR);

//dummy processCOUNTER : process (CLOCK, ENABLE, RESET)begin...end process COUNTER;end A

このテストベンチの VHDL コード (EX_ROCBUF_tb.vhd に含まれる) は次のとおりです。

entity EX_ROCBUF_tb isend EX_ROCBUF_tb;architecture behavior of EX_ROCBUF_tb is



UG196 (v1.8.1) 2008 年 12 月 1 日

例R

declare component EX_ROCBUFdeclare signalsbeginEX_ROCBUF_inst: EX_ROCBUF PORT MAP(CLOCK => CLOCK,ENABLE => ENABLE,SRP => SRP,RESET => RESET,COUT => COUT);Clk_generation: processBegin...End processreset <= '1', '0' after CLK_PERIOD * 30;SRP <= '1', '0' after CLK_PERIOD * 25;end

詳細は、『合成/シミュレーションデザインガイド』 [参照 2] を参照してください。

例

シミュレーション環境の設定例 (Linux で ModelSim SE 6.1d を使用する場合)

このセクションでは、 SmartModel をサポートするシミュレーション環境の設定方法の一例を示し

ます。例では、 GTP_DUAL タイルを含むデザインのシミュレーションを前提条件としています。

ここでは、 Mentor Graphics 社の HDL シミュレータである ModelSim SE 6.1d、オペレーティング

システムとして RedHat Enterprise Linux 3.0、そしてザイリンクス ISE 開発システムのバージョン

8.1i を使用します。『合成/シミュレーションデザインガイド』には、別の HDL シミュレータまた

はザイリンクス ISE 開発システムを使用する場合のガイドラインおよび例が記載されています (1)。

次の環境変数の設定には、 setenv を使用します。

初期化ファイル (Modelsim.ini) には、次の設定が含まれます。

libsm = $MODEL_TECH/libsm.sllibswift = $LMC_HOME/lib/linux.lib/libswift.so Resolution = 1ps ;(one picosecond simulator resolution)

ISE ディレクトリツリーでの SmartModel の位置は、次のとおりです。

1.ここに記載する例とシミュレータの資料の記述に矛盾がある場合は、シミュレータの資料を優先してください。

また、バージョン 8.1i 以降のザイリンクス ISE 開発システムを使用する際には、ザイリンクスのウェブサイトで追加

情報を確認してください。

• XILINX ザイリンクス ISE のインストールディレクトリ

(例 : /opt/Xilinx/ise_8_1_i)

• MODEL_TECH ModelSim シミュレータのインストールディレクトリ

(例 : /edatools/mentor/modelsim/6.1d/)

• LMC_HOME $XILINX/smartmodel/lin/installed_lin

• LMC_CONFIG $LMC_HOME/data/linux.lmc

• LD_LIBRARY_PATH $LMC_HOME/lib/linux.lib:$LD_LIBRARY_PATH




$XILINX/virtex5/smartmodel/lin/image

COMPXLIB ツールツリーの選択オプションは、次のとおりです。

compxlib -s mti_se -l all –arch all -smartmodel_setup

これらのオプションは、 COMPXLIB ツールを使用して ModelSim SE 6.1d HDL シミュレータが対

応する全言語のライブラリすべてをコンパイルします。デフォルトの出力ディレクトリは、

$XILINX/language/target_simulator です。コンパイル済みのライブラリは、 $XILINX/ vhdl/mti_se および $XILINX/verilog/mti_se に書き込まれるよう指定されます。

SIM_PLL_PERDIV2 算出例

ここでは、シミュレーション専用の属性、SIM_PLL_PERDIV2 値の正確な算出方法の例を示します。

PLL の周期は、式 3-2 および式 3-3 から算出できます。

式 3-2

式 3-3

式 3-2 および式 3-3 で使用している値は、次のように定義されます。

• REFCLK は、 GTP_DUAL タイルの CLKIN 入力に接続されたクロックの速度で、単位は MHz です。

• PLL_DIVSEL_REF は、共有 PMA PLL のリファレンスクロック分周器の分周係数を定義す

る属性です。

• PLL_DIVSEL_FB は、共有 PMA PLL のフィードバック分周器の分周係数 (乗算係数と同様の

役割) を定義する属性です。

• INTDATAWIDTH が High (10 ビットモード ) のとき DIV = 5 (10 ビットモード )、または

INTDATAWIDTH が Low (8 ビットモード ) のとき DIV = 4 (8 ビットモード ) です。

PCI Express デザインの例

PCI Express を使用する場合の PLL SPEED および SIM_PLL_PERDIV2 を算出するには、次の値

を適用します。

• REFCLK = 100MHz

• PLL_DIVSEL_REF = 2

• DIV = 5

• PLL_DIVSEL_FB = 5

式 3-2 から PLL SPEED = 1.25GHz が求められ、周期は 800ps となります。式 3-3 より、

SIM_PLL_PERDIV2 は 800 を 2 で割った値であることから 400 (10 進数) または 190 (16 進数) と

なります。

ギガビット Ethernet デザインの例

ギガビット Ethernet を使用する場合の PLL SPEED および SIM_PLL_PERDIV2 を算出するには、

次の値を適用します。

• REFCLK = 125MHz


PLL SPEEDREFCLK

PLL_DIV_REF--------------------------------------⎝ ⎠

⎛ ⎞ DIV× PLL_DIVSEL_FB( )×=

SIM_PLL_PERDIV21 PLL SPEED⁄( )

2---------------------------------------------=



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例R

• DIV = 5




なります。

XAUI デザインの例

XAUI を使用する場合の PLL SPEED および SIM_PLL_PERDIV2 を算出するには、次の値を適用

します。

• REFCLK = 156.25MHz


• DIV = 5




なります。



R

第 4 章

インプリメンテーション

概要

本章では、デザインでインスタンシエートした GTP_DUAL タイルのデバイスリソースへのマップ

に必要な次のような項目について説明します。

• 入手可能なデバイス/パッケージの組み合わせにおける GTP_DUAL タイルの位置

• 各 GTP_DUAL タイルに関連する外部信号のパッド番号

• デザインでインスタンシエートした GTP_DUAL タイルおよびクロックリソースが、ユーザー

制約ファイル (UCF) を使用して、どのように利用可能な位置にマップされるか

クロックリソースを適切に使用し、ボード設計時のシグナルインテグリティの解析を容易にするた

め、GTP トランシーバの位置は通常、設計の初期段階で指定します。インプリメンテーションフロー

では UCF 内の配置制約を使用することで、この指定を円滑に行います。

本章では、 GTP_DUAL のクロッキングコンポーネントのインスタンシエート方法を説明します

が、GTP_DUAL タイルのその他のクロッキングオプションの詳細は、 76 ページの「クロッキング」

を参照してください。


表 4-1 に、 GTP_DUAL タイルに関連する外部ポートを示します。

表 4-1 : GTP_DUAL タイルの外部ポート

ポート方向ドメイン説明

MGTTXP0

MGTTXN0

MGTTXP1

MGTTXN1

出力エンベデッド

TX クロック

GTP トランシーバ 0 および 1 の

差動送信データペア

MGTRXP0

MGTRXN0

MGTRXP1

MGTRXN1

入力エンベデッド

RX クロック

GTP トランシーバ 0 および 1 の

差動受信データペア

MGTREFCLKP

MGTREFCLKN入力なし差動リファレンスクロックの入力ペア

MGTAVCCPLL(2) アナログアナログ PLL の 1.2V 電源用パッド



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説明R

このセクションに該当する属性はありません。

説明

GTP_DUAL タイルの位置は、列番号とその列内での位置を表す XY 座標を使用して指定されます。

現時点でリリースされている Virtex-5 LXT および SXT プラットフォームデバイスでは、すべての

GTP_DUAL タイルがダイの一辺に沿って 1 列に配置されています。したがって、GTP_DUAL タイ

ルすべての X 座標は 0 となります。58 ページの「パッケージにおける配置情報」に、入手可能なデ

バイス/パッケージの全組み合わせにおける GTP_DUAL タイル位置の情報、および各タイルに関連

する外部信号のパッド番号が記載されています。

GTP_DUAL タイルを使用するデザインの UCF は 2 通りの方法で作成でき、 RocketIO GTP Transceiver Wizard を使用する方法が推奨されます。ウィザード (第 2 章の「RocketIO GTP トラン

シーバウィザード」を参照) は、トランシーバをコンフィギュレーションし、GTP_DUAL 配置情報

のプレースホルダを含む UCF テンプレートを自動的に生成します。この方法で生成された UCF は

編集可能で、パラメータや配置情報をアプリケーション用にカスタマイズできます。

UCF 生成の 2 つ目の方法は手書きによるものです。この方法で作成する場合、設計者は、トランシー

バの動作を制御するコンフィギュレーション属性およびタイル位置のパラメータの両方を入力する

必要があります。 GTP_DUAL タイルのコンフィギュレーションに必要なパラメータすべてを確実

に入力するよう、十分に注意してください。

MGTAVCC(2) アナログアナログトランシーバ混合信号回路の 1.0V 電源

用の 2 つのパッド

MGTAVTTRX(2) アナログアナログ RX 回路の 1.2V 電源用パッド

MGTAVTTTX(2) アナログアナログ TX 回路の 1.2V 電源用の 2 つのパッド

メモ :

1. これらのポート名には MGT という接頭詞が付き、ボード設計の回路図で非常に頻繁に使用されるパッドファイル内で識別しやすくなっています。本書では、この接頭詞がポート名から削除されていますが、接頭詞の有無に関わらず同一ポートを指しています。

2. 標準値です。厳密な値および限界条件は DS202 : 『Virtex-5 データシート : DC 特性およびスイッチ特性』を参照してください。

表 4-1 : GTP_DUAL タイルの外部ポート (続き)





第 4 章 : インプリメンテーション R

GTP_DUAL 配置の UCF 例このセクションでは、7 つの GTP_DUAL タイルをインスタンシエートする UCF 内にある重要なエ

レメントを示します。このファイルは、 79 ページの図 5-5 の例をインプリメントします。使用した

デバイス/パッケージの組み合わせは XC5VLX110T-FF1136 です。

;; Instantiate the GTP_DUAL tiles in locations X0Y7 to X0Y1;INST design_root/gtp_dual[1]/gtp_dual LOC=GTP_DUAL_X0Y1;INST design_root/gtp_dual[2]/gtp_dual LOC=GTP_DUAL_X0Y2;INST design_root/gtp_dual[3]/gtp_dual LOC=GTP_DUAL_X0Y3;INST design_root/gtp_dual[4]/gtp_dual LOC=GTP_DUAL_X0Y4;INST design_root/gtp_dual[5]/gtp_dual LOC=GTP_DUAL_X0Y5;INST design_root/gtp_dual[6]/gtp_dual LOC=GTP_DUAL_X0Y6;INST design_root/gtp_dual[7]/gtp_dual LOC=GTP_DUAL_X0Y7;;; Connect the REFCLK_PAD_(N/P) differential pair to the middle; GTP_DUAL tile (GTP_DUAL_X0Y4);NET refclk_pad_n LOC=P4;NET refclk_pad_p LOC=P3;

GTP_DUAL タイルおよび IBUFDS プリミティブは、一般的に、デザイン階層の HDL コード内で

インスタンシエートされます。また、このコードは次の Verilog コードの一部が示すように、

IBUFDS プリミティブの出力を GTP_DUAL タイルの CLKIN 入力に接続します。

//// Instantiate the GTP_DUAL tiles//genvar tile_num;

generate for (tile_num = 1; tile_num <= 7; ++tile_num)

begin: gtp_dual

GTP_DUAL gtp_dual(.CLKIN(refclk),

… The remaining GTP_DUAL ports are not shown)

end

endgenerate

//// Instantiate the IBUFDS for the reference clock//IBUFDS ref_clk_buffer(.IN(refclk_pad_n),.IP(refclk_pad_p),.O(refclk)

)



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パッケージにおける配置情報R

パッケージにおける配置情報

このセクションでは、次のパッケージにおける GTP_DUAL の配置を図示します。

• LXT パッケージ

♦ XC5VLX20T-FF323

♦ XC5VLX30T-FF323

♦ XC5VLX30T-FF665

♦ XC5VLX50T-FF665

♦ XC5VLX50T-FF1136








• SXT パッケージ

♦ XC5VSX35T-FF665

♦ XC5VSX50T-FF665

♦ XC5VSX50T-FF1136

♦ XC5VSX95T-FF1136

図 4-1 は、これらの各図で使用した命名規則を示しています。 GTP_DUAL 配置名は、デザインでインスタンシエートした GTP_DUAL タイルをデバイスの特定のタイルにマップする際に UCF で使用された名前です。ボードレベルのピン名およびピン番号は、 ISE デザインフローで生成された PKG ファイルで指定されたものです。このファイルは、通常、ボードレベルの回路図キャプチャツールおよび配置ツールで、コンポーネントシンボルと配置フットプリントを作成する場合に使用されます。




図 4-1 : 配置図における命名規則

MGTAVCCPLL_116

MGTAVCC_116MGTAVCC_116

F3D4D3

E3F1E4E1

C3C1D1

B3G2G3F2

B2C2

GTP_DUAL_X0Y3

MGTAVTTTX_116MGTAVTTTX_116

MGTAVTTRX_116

MGTTXN0_116MGTTXP0_116


MGTRXN0_116MGTRXP0_116


MGTREFCLKP_116MGTREFCLKN_116

UG196_c4_01_102006

GTP_DUAL



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図 4-2 : XC5VLX20T-FF323 および XC5VLX30T-FF323 での GTP 配置

MGTAVCC_112

MGTAVCC_114

MGTAVCCPLL_112

MGTAVCCPLL_114

E4C3C4

D3E1D1

B3B1C1

F3F2E2

A2B2

L4J3J4

K3L1K1

H3H1J1

M3M2L2

G2H2

XC5VLX20T: GTP_DUAL_X0Y2XC5VLX30T: GTP_DUAL_X0Y2

XC5VLX20T: GTP_DUAL_X0Y1XC5VLX30T: GTP_DUAL_X0Y1

MGTAVTTTX_114

MGTAVTTRX_114

MGTAVTTTX_112

MGTAVTTRX_112

MGTTXN0_114

MGTTXP0_114





MGTTXN0_112

MGTTXP0_112





UG196_c4_08_112907




図 4-3 : XC5VLX30T-FF665、 XC5VLX50T-FF665、 XC5VSX35T-FF665、および XC5VSX50T-FF665 での GTP 配置

MGTAVCCPLL_116





MGTAVCCPLL_112

MGTAVCCPLL_114

MGTAVCCPLL_118

F3D4D3

E3F1E4E1

C3C1D1

B3G2G3F2

B2C2

M3K4K3

L3M1L4L1

J3J1K1

H3N2N3M2

H2J2

V3T4T3

U3V1U4U1

R3R1T1

P3W2W3V2

P2R2

XC5VLX30T: GTP_DUAL_X0Y3XC5VLX50T: GTP_DUAL_X0Y4XC5VSX35T: GTP_DUAL_X0Y3XC5VSX50T: GTP_DUAL_X0Y4




AD3AB4AB3

AC3AD1AC4AC1

AA3AA1AB1

AE3AE2MGTAVTTTX_118MGTAVTTTX_118

MGTAVTTRX_118


MGTAVTTRX_114


MGTAVTTRX_112


MGTAVTTRX_116

Y3AD2

Y2MGTTXN0_118

MGTTXP0_118

MGTTXN1_118

MGTTXP1_118

MGTRXN0_118

MGTRXP0_118

MGTRXN1_118

MGTRXP1_118


MGTTXN0_114

MGTTXP0_114





MGTTXN0_112

MGTTXP0_112










AA2

UG196_c4_02_110807



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図 4-4 : XC5VLX50T-FF1136、 XC5VLX85T-FF1136、 XC5VLX110T-FF1136、 XC5VSX50T-FF1136、

および XC5VSX95T-FF1136 での GTP 配置 (1/2 ページ)

D3 MGTAVCCPLL_120E4 MGTREFCLKP_120

XC5VLX50T: GTP_DUAL_X0Y5XC5VLX85T: GTP_DUAL_X0Y5XC5VLX110T: GTP_DUAL_X0Y6XC5VLX155T: GTP_DUAL_X0Y6XC5VSX50T: GTP_DUAL_X0Y5XC5VSX95T: GTP_DUAL_X0Y6

D4 MGTREFCLKN_120

D5 MGTAVCC_120F4 MGTAVCC_120

D1 MGTRXP1_120C1 MGTRXN1_120

C3 MGTAVTTRX_120A3 MGTRXP0_120A2 MGTRXN0_120

C4 MGTAVTTTX_120E3 MGTAVTTTX_120

E2 MGTTXP1_120D2 MGTTXN1_120

B4 MGTTXP0_120B3 MGTTXN0_120

C6 MGTAVCCPLL_124D8 MGTREFCLKP_124

XC5VLX50T: Not AvailableXC5VLX85T: Not AvailableXC5VLX110T: GTP_DUAL_X0Y7XC5VLX155T: GTP_DUAL_X0Y7XC5VSX50T: Not AvailableXC5VSX95T: GTP_DUAL_X0Y7

C8 MGTREFCLKN_124

C7 MGTAVCC_124D7 MGTAVCC_124

A6 MGTRXP1_124A7 MGTRXN1_124

C9 MGTAVTTRX_124A9 MGTRXP0_124A8 MGTRXN0_124

C10 MGTAVTTTX_124C5 MGTAVTTTX_124



K3 MGTAVCCPLL_116H4 MGTREFCLKP_116


H3 MGTREFCLKN_116

J3 MGTAVCC_116J4 MGTAVCC_116

K1 MGTRXP1_116J1 MGTRXN1_116

G3 MGTAVTTRX_116G1 MGTRXP0_116H1 MGTRXN0_116

F3 MGTAVTTTX_116L3 MGTAVTTTX_116

L2 MGTTXP1_116K2 MGTTXN1_116

F2 MGTTXP0_116G2 MGTTXN0_116

T3 MGTAVCCPLL_112P4 MGTREFCLKP_112


P3 MGTREFCLKN_112

R3 MGTAVCC_112R4 MGTAVCC_112

T1 MGTRXP1_112R1 MGTRXN1_112

N3 MGTAVTTRX_112N1 MGTRXP0_112P1 MGTRXN0_112

U3 MGTAVTTTX_112M3 MGTAVTTTX_112

U2 MGTTXP1_112T2 MGTTXN1_112

M2 MGTTXP0_112N2 MGTTXN0_112

UG196_c4_03_112907




図 4-5 : XC5VLX50T-FF1136、 XC5VLX85T-FF1136、 XC5VLX110T-FF1136、 XC5VSX50T-FF1136、

および XC5VSX95T-FF1136 での GTP 配置 (2/2 ページ)

AH3 MGTAVCCPLL_118AF4 MGTREFCLKP_118


AF3 MGTREFCLKN_118

AG3 MGTAVCC_118AG4 MGTAVCC_118

AH1 MGTRXP1_118AG1 MGTRXN1_118

AE3 MGTAVTTRX_118AE1 MGTRXP0_118AF1 MGTRXN0_118

AD3 MGTAVTTTX_118AJ3 MGTAVTTTX_118

AJ2 MGTTXP1_118AH2 MGTTXN1_118

AD2 MGTTXP0_118AE2 MGTTXN0_118

AB3 MGTAVCCPLL_114Y4 MGTREFCLKP_114


Y3 MGTREFCLKN_114

AA3 MGTAVCC_114AA4 MGTAVCC_114

AB1 MGTRXP1_114AA1 MGTRXN1_114

W3 MGTAVTTRX_114W1 MGTRXP0_114Y1 MGTRXN0_114

AC3 MGTAVTTTX_114V3 MGTAVTTTX_114

AC2 MGTTXP1_114AB2 MGTTXN1_114

V2 MGTTXP0_114W2 MGTTXN0_114

AM4 MGTAVCCPLL_122AL5 MGTREFCLKP_122


AL4 MGTREFCLKN_122

AJ4 MGTAVCC_122AK5 MGTAVCC_122

AP3 MGTRXP1_122AP2 MGTRXN1_122

AL3 MGTAVTTRX_122AL1 MGTRXP0_122AM1 MGTRXN0_122

AK3 MGTAVTTTX_122AM3 MGTAVTTTX_122

AN4 MGTTXP1_122AN3 MGTTXN1_122

AK2 MGTTXP0_122AL2 MGTTXN0_122

AM9 MGTAVCCPLL_126AL7 MGTREFCLKP_126

XC5VLX50T: Not AvailableXC5VLX85T: Not AvailableXC5VLX110T: GTP_DUAL_X0Y0XC5VLX155T: GTP_DUAL_X0Y0XC5VSX50T: Not AvailableXC5VSX95T: GTP_DUAL_X0Y0

AM7 MGTREFCLKN_126

AL8 MGTAVCC_126AM8 MGTAVCC_126

AP9 MGTRXP1_126AP8 MGTRXN1_126

AM6 MGTAVTTRX_126AP6 MGTRXP0_126AP7 MGTRXN0_126

AM10 MGTAVTTTX_126AM5 MGTAVTTTX_126



UG196_c4_04_112907



UG196 (v1.8.1) 2008 年 12 月 1 日


図 4-6 : XC5VLX110T-FF1738、 XC5VLX155T-FF1738、 XC5VLX220T-FF1738、

および XC5VLX330T-FF1738 での GTP 配置 (1/3 ページ)

H3

MGTAVCCPLL_128D10 MGTREFCLKP_128

XC5VLX110T: Not AvailableXC5VLX155T: Not AvailableXC5VLX220T: Not AvailableXC5VLX330T: GTP_DUAL_X0Y10

C10 MGTREFCLKN_128

G3

MGTAVCC_128

G4

MGTAVCC_128A8 MGTRXP1_128A9 MGTRXN1_128

E3

MGTAVTTRX_128A11 MGTRXP0_128A10 MGTRXN0_128

D3

MGTAVTTTX_128

J3

MGTAVTTTX_128B7 MGTTXP1_128B8 MGTTXN1_128


C2

MGTAVCCPLL_132D16 MGTREFCLKP_132


C16 MGTREFCLKN_132

D4

C15 MGTAVCC_132

D5

MGTAVCC_132A14 MGTRXP1_132A15 MGTRXN1_132

C5

MGTAVTTRX_132A17 MGTRXP0_132A16 MGTRXN0_132

C1

MGTAVTTTX_132

C6

C8

C9D9

C11

C12C7

C14

D15

C17

C13C18 MGTAVTTTX_132


B18 MGTTXP0_132B17

F4F3

H1G1

E1F1

J2H2

D2E2

C4C3

A2A3

A5A4

B1B2

B6B5

MGTTXN0_132

MGTAVCCPLL_120MGTREFCLKP_120MGTREFCLKN_120


MGTRXP1_120MGTRXN1_120

MGTAVTTRX_120MGTRXP0_120MGTRXN0_120


MGTTXP1_120MGTTXN1_120


MGTAVCCPLL_124MGTREFCLKP_124MGTREFCLKN_124


MGTRXP1_124MGTRXN1_124

MGTAVTTRX_124MGTRXP0_124MGTRXN0_124




XC5VLX110T: GTP_DUAL_X0Y7XC5VLX155T: GTP_DUAL_X0Y7XC5VLX220T: GTP_DUAL_X0Y7XC5VLX330T: GTP_DUAL_X0Y9


UG196_c4_05_112707








P3 MGTAVCCPLL_116M4 MGTREFCLKP_116


M3 MGTREFCLKN_116

N3 MGTAVCC_116N4 MGTAVCC_116

P1 MGTRXP1_116N1 MGTRXN1_116

L3 MGTAVTTRX_116L1 MGTRXP0_116M1 MGTRXN0_116

R3 MGTAVTTTX_116K3 MGTAVTTTX_116

R2 MGTTXP1_116P2 MGTTXN1_116

K2 MGTTXP0_116L2 MGTTXN0_116

Y3 MGTAVCCPLL_112V4 MGTREFCLKP_112


V3 MGTREFCLKN_112

W3 MGTAVCC_112W4 MGTAVCC_112

Y1 MGTRXP1_112W1 MGTRXN1_112

U3 MGTAVTTRX_112U1 MGTRXP0_112V1 MGTRXN0_112

AA3 MGTAVTTTX_112T3 MGTAVTTTX_112

AA2 MGTTXP1_112Y2 MGTTXN1_112

T2 MGTTXP0_112U2 MGTTXN0_112

UG196_c4_06_112907

AM3 MGTAVCCPLL_118AK4 MGTREFCLKP_118AK3 MGTREFCLKN_118

AL3 MGTAVCC_118AL4 MGTAVCC_118

AM1 MGTRXP1_118AL1 MGTRXN1_118

AJ3 MGTAVTTRX_118AJ1 MGTRXP0_118AK1 MGTRXN0_118

AH3 MGTAVTTTX_118AN3 MGTAVTTTX_118

AN2 MGTTXP1_118AM2 MGTTXN1_118

AH2 MGTTXP0_118AJ2 MGTTXN0_118

AF3 MGTAVCCPLL_114AD4 MGTREFCLKP_114AD3 MGTREFCLKN_114

AE3 MGTAVCC_114AE4 MGTAVCC_114

AF1 MGTRXP1_114AE1 MGTRXN1_114

AC3 MGTAVTTRX_114AC1 MGTRXP0_114AD1 MGTRXN0_114

AB3 MGTAVTTTX_114AG3 MGTAVTTTX_114

AG2 MGTTXP1_114AF2 MGTTXN1_114

AB2 MGTTXP0_114AC2 MGTTXN0_114



UG196 (v1.8.1) 2008 年 12 月 1 日








AY11 MGTAVCCPLL_130AW9 MGTREFCLKP_130AY9 MGTREFCLKN_130

AY10 MGTAVCC_130AW10 MGTAVCC_130

BB11 MGTRXP1_130BB10 MGTRXN1_130

AY8 MGTAVTTRX_130BB8 MGTRXP0_130BB9 MGTRXN0_130

AY12 MGTAVTTTX_130AY7 MGTAVTTTX_130

BA12 MGTTXP1_130BA11 MGTTXN1_130



AY16 MGTAVCC_134AW16 MGTAVCC_134






AV3 MGTAVCCPLL_122AT4 MGTREFCLKP_122AT3 MGTREFCLKN_122

AU3 MGTAVCC_122AU4 MGTAVCC_122

AV1 MGTRXP1_122AU1 MGTRXN1_122

AR3 MGTAVTTRX_122AR1 MGTRXP0_122AT1 MGTRXN0_122

AP3 MGTAVTTTX_122AW3 MGTAVTTTX_122

AW2 MGTTXP1_122AV2 MGTTXN1_122

AP2 MGTTXP0_122AR2 MGTTXN0_122


AW5 MGTAVCC_126AY3 MGTAVCC_126






UG196_c4_07_112907



R

第 5 章

タイルの機能

はじめに

GTP タイルの消費電力およびエリアを小限にするため、重要な GTP 機能の多くは 2 つのトラン

シーバ間で共有されています。これらの機能には、高速シリアルクロックの生成、リセット、電力

制御、およびダイナミックリコンフィギュレーションが含まれます。

GTP トランシーバを使用するすべてのデザインにおいて、適切なクロッキングおよびリセット動作

は非常に重要です。本章では、 GTP_DUAL タイルをコンフィギュレーションに必要な次の手順に

ついて説明します。

• 共有 PMA PLL のレート設定

• リファレンスクロックのソース設定

• リンクアイドルリセット回路のインプリメンテーション

RocketIO GTP Wizard を使用して GTP_DUAL タイルをコンフィギュレーションする場合、これら

の手順は自動的に実行されます。



UG196 (v1.8.1) 2008 年 12 月 1 日

共有 PMA PLLR

共有 PMA PLL

概要

ここでは、 GTP_DUAL タイルの共有 PMA PLL について説明します (図 5-1)。各 GTP_DUAL に

は、高性能のリファレンスクロック (CLKIN) から高速シリアルクロックを生成するための共有

PMA PLL が 1 つ含まれています。このブロックからの高速クロックにより、タイル内の両 GTP ト

ランシーバの TX および RX PMA ブロックが駆動されます。

共有 PMA PLL は、 GTP_DUAL タイルの両トランシーバで使用される高速クロック (PLL クロッ

ク ) を生成します。共有 PMA PLL のレート (PLL クロック ) 設定後、各トランシーバの TX および

RX ラインレートを決定するため、 TX および RX 出力分周器 (名前の後が _OUT となっている

分周器) が設定されます。


表 5-1 で、共有 PMA PLL ポートについて説明します。

図 5-1 : 共有 PMA PLL

PLL_TXDIVSEL_OUT_0(4) = [1,2,4]

PLL_TXDIVSEL_OUT_1(4) = [1,2,4]

PLL_TXDIVSEL_COMM_OUT(4) = [1,2,4]により分周

PMA PLL PLL

CLKIN =REFCLOCK

REFCLOCKOUT

PLLRESETPLLPOWERDOWNPLL_DIVSEL_FB(5) = [1,2,3,4,5]PLL_DIVSEL_REF = [1,2]INTDATAWIDTH

GTP0 RX x2

GTP0 RX

GTP0 TX

GTP1 TX

GTP1 TX

GTP0 TX

GTP1 RX

GTP1 RX

/W(3)

x2(1)

x2(1)

/W(3)

x2(2)

/W(3)PLL_RXDIVSEL_OUT_1 = [1,2,4]

PLL_RXDIVSEL_OUT_0 = [1,2,4]

x2(2)

UG196_c5_01_010908

メモ :

1. 各レシーバの SIPO (Serial In Parallel Out) ブロックでは、高速クロックの両エッジが使用されます。したがって、有効な RX シリアルクロックレートは PLL Clock/PLL_RXDIVSEL_OUT_n の 2 倍となります。

2. 各トランスミッタの PISO (Parallel In Serial Out) ブロックでは、高速クロックの両エッジが使用されます。しがたって、有効な TX シリアルクロックレートは PLL Clock/[PLL_TXDIVSEL_OUT_n, PLL_TXDIVSEL_COMM_OUT] の 2 倍となります。

3. パラレルクロックレートは、内部のデータパス幅と一致するよう分周されます。 INTDATAWIDTH = 0 (8 ビット内部幅) のときは W = 4、 INTDATAWIDTH = 1 (10 ビット内部幅) のときは W = 5 です。

4. ループバックモード別の属性設定の詳細は、第 9 章の「ループバック」を参照してください。

5. INTDATAWIDTH = 0 のとき PLL_DIVSEL_FB は 1、 2、または 4 にのみ設定可能です。 PLL_DIVSEL_FB = 1 の場合は PCS_COM_CFG を 28’h1680A07 に指定してください。それ以外の場合、 28’h1680A0E (デフォルト ) に設定します。



第 5 章 : タイルの機能 R

表 5-2 で、共有 PMA PLL の属性について説明します。

表 5-1 : 共有 PMA PLL ポート


CLKIN 入力非同期共有 PMA PLL へのリファレンスクロック入力。これ以外に可能な駆動方法の

詳細は、 76 ページの「クロッキング」を参照してください。

INTDATAWIDTH 入力非同期GTP_DUAL タイルの内部データパス幅を指定します。 Low に設定すると 8 ビット幅、 High に設定すると 10 ビット幅になります。

PLLLKDET 出力非同期

High のとき、 VCO レートが目的のレートにおいて許容可能な範囲内であるこ

とを示します。この条件が満たされるまで、タイル内のいずれの GTP トラン

シーバの動作も安定しません。

PLLLKDETEN 入力非同期 PLL のロック検出をイネーブルにします。常に High に接続する必要があります。

REFCLKOUT 出力非同期

各 GTP_DUAL タイルの REFCLKOUT ポートは、共有 PMA PLL に入力され

ているリファレンスクロック (CLKIN) への直接アクセスを提供します。 FPGA ロジックで使用するための配線も可能です。

表 5-2 : 共有 PMA PLL の属性

属性説明

PCS_COM_CFG[27:0](1) PLL_DIVSEL_FB = 1 のとき、 PCS_COM_CFG は 28’h1680A07 に設定します。それ

以外の場合は 28’h1680A0E (デフォルト ) に設定します。

PLL_DIVSEL_FB

フィードバック分周器を制御します。有効な設定値は 1、2、3、4、5 です。INTDATAWIDTH で指定された内部データパスの幅により、 4 あるいは 5 で乗算されます。

INTDATAWIDTH が Low のとき、フィードバック分周器 N は PLL_DIVSEL_FB x 4 に設定され、 INTDATAWIDTH が High のとき、 N は PLL_DIVSEL_FB x 5 に設定さ

れます。

PLL_DIVSEL_REF リファレンスクロック分周器を制御します。有効な設定値は 1 および 2 です。

PLL_RXDIVSEL_OUT_0

PLL_RXDIVSEL_OUT_1

高速 RX クロックを生成するために PLL クロックを分周します。クロックの両エッジ

が使用されるので、分周されたクロックは目的の RX ラインレートの 1/2 の速度で動作

する必要があります。設定可能な値は 1、 2、 4 です。詳細は、 150 ページの「Serial In Parallel Out」を参照してください。


高速 TX クロックを生成するために PLL クロックを分周します。クロックの両エッジ

が使用されるので、分周されたクロックは目的の TX ラインレートの 1/2 の速度で動作

する必要があります。有効な設定値は 1、 2、 4 です。この分周器は両方の GTP トラン

シーバにクロックを供給し、これらのトランシーバに同一の分周値が必要な場合に使用

すます。 PLL_TXDIVSEL_COMM_OUT を使用する場合、 PLL_TXDIVSEL _OUT は 1 に設定する必要があります。詳細は、 119 ページの「Parallel In Serial Out」




UG196 (v1.8.1) 2008 年 12 月 1 日

共有 PMA PLLR

説明

GTP_DUAL タイルを使用する場合、まず初に共有 PMA PLL 出力 (PLL クロック ) のレートを設

定します。このレートは、各 GTP トランシーバで適切なシリアルラインレートおよび対応するパ

ラレルクロックレートを生成するのに使用可能な値にします。両 GTP の TX および RX ブロック

には、 PLL クロックを 1、 2、または 4 で分周できる独立した分周器が備わっています。この分周器

により、各 GTP トランシーバの TX および RX ブロックは整数倍の関係を持つ、さまざまレートで

動作できます。

PLL のクロックは、独立した分周器に入力される前に、必要なラインレートの 1/2 のレートに設定

する必要があります。たとえば、 GTP0 で必要な RX ラインレートが 2.5Gb/s の場合、 GTP RX ブ

ロックにある分周器は 1 に設定し、 PLL クロックを 1.25GHz にする必要があります。

共有 PMA PLL には、通常動作範囲があります。限界条件を含む、共有 PMA PLL の動作範囲は

『Virtex-5 データシート : DC 特性およびスイッチ特性』に記載されています。 PLL クロックは、こ

の範囲内で動作するよう設定してください。式 5-1 に、 CLKIN ( リファレンスクロック )、 PLL_ DIVSEL_FB、PLL_DIVSEL_REF、および INTDATAWIDTH に基づき、PLL クロックを算出する

方法を示します。 PLL_DIVSEL_FB および PLL_DIVSEL_REF は PLL 内部の分周器を制御しま

す。 INTDATAWIDTH は、 GTP_DUAL タイル全体の内部パラレルデータ幅を制御します。

式 5-1 に、 PLL クロックレートの算出方法を示します。

式 5-1

式 5-1 には、次の条件が適用されます。

• PLL_DIVSEL_REF = [1、 2]

• PLL_DIVSEL_FB = [1、 2、 3、 4、 5]。ただし、 INTDATAWIDTH が Low のときは、 3 およ

び 5 は設定不可

PLL_DIVSEL_FB = 1 のとき、 PCS_COM_CFG は 28’h1680A07 に設定。それ以外の場合は

28’h1680A0E (デフォルト ) に設定

• OVERSAMPLE_MODE が TRUE のとき、 INTDATAWIDTH の設定に関わらず DIV = 5

• OVERSAMPLE_MODE が FALSE のとき、 INTDATAWIDTH が Low の場合は DIV = 4、

High の場合は DIV = 5

PLL_TXDIVSEL_OUT_0

PLL_TXDIVSEL_OUT_1

高速 TX クロックを生成するために PLL クロックを分周します。クロックの両エッジ

が使用されるので、分周されたクロックは目的の TX ラインレートの 1/2 の速度で動作

する必要があります。有効な設定値は 1、 2、 4 です。各 GTP トランシーバに、それぞ

れの PLL_TXDIVSEL_OUT があります。トランシーバで別の分周器が必要な場合、

PLL_TXDIVSEL_COMM_OUT の代わりに、これらの属性を使用して PLL_ TXDIVSEL_COMM_OUT を 1 に設定する必要があります。詳細は、 119 ページの

「Parallel In Serial Out」を参照してください。 TX バッファをバイパスするときは、

PLL_TXDIVSEL_OUT_0 および PLL_TXDIVSEL_OUT_1 を 1 にする必要がありま

す。詳細は、 115 ページの「TX 位相アライメント回路を使用した TX バッファのバイ

パス」を参照してください。

メモ :

1. この属性は、 ISE のバージョン 9.2i 以降では GTP_DUAL インスタンスに含まれます。デフォルト以外の値で使用する場合、以前のバージョンの ISE ツールでは UCF (ユーザー制約ファイル) で設定する必要があります。

表 5-2 : 共有 PMA PLL の属性

属性説明

fPLL Clock fCLKINPLL_DIVSEL_FB DIV×

PLL_DIVSEL_REF-------------------------------------------------------------------×=




• PLL クロック周波数範囲は、『Virtex-5 データシート : DC 特性およびスイッチ特性』で指定

• 分周値には可能な限り小の値を選択

プログラム可能な分周器では、多様な規格がサポートされます。

図 5-2 に、 PLL クロックを生成する共有 PMA PLL の観念的な図を示します。

表 5-3 は、いくつかの標準プロトコルの設定例です。表 5-3 に示す PLL クロック周波数値は、

『Virtex-5 データシート : DC 特性およびスイッチ特性』で指定された共有 PMA PLL の動作範囲内

にあります。

図 5-2 : 共有 PMA PLL 図

DIV

UG196_c5_02_120507

PLL_DIVSEL_FB[1,2,3,4,5](1)

(PFD)

PLL_DIVSEL_REF

F(s) VCOPLL

REFCLKOUT

CLKIN

メモ :

1. INTDATAWIDTH が Low のとき、 PLL_DIVSEL_FB に設定可能な値は 1、 2、または 4 のみです。

表 5-3 : 通信規格

規格

ラインレート [Gb/s]

TX/RX USRCLK

周波数[MHz]

TX/RX USRCLK2 の周波数 [MHz] リファレンス

クロック

周波数REFCLK

[MHz]

PLL クロック

周波数 [GHz]

リファレンスクロック

分周器の設定 PLL_DIVSEL

_REF

フィード

バックループ


_FB

分周器の設定PLL_RXDIVSEL

_OUT_(0/1) PLL_TXDIVSEL

_OUT_(0/1) PLL_TXDIVSE_COMM_OUT(3)

1 バイト

ロジックインター

フェース(1)

2 バイト


フェイス(2)

INTDATAWIDTH が High (10 ビットの内部データパス) → (DIV = 5)

FC2 2.125 212.5 212.5 106.25 212.5 1.0625 1 1 1

FC1 1.0625 106.25 106.25 53.125 106.25 1.0625 1 2 2

XAUI 3.125 312.5 312.5 156.25 156.25 1.5625 1 2 1

10G BASE-CX4 3.125 312.5 312.5 156.25 156.25 1.5625 1 2 1

GigE 1.25 125 125 62.5 125 1.25 1 2 2

Aurora

3.75(4)(5) 375 375 187.5 187.5 1.875 1 2 1

2.5 250 250 125 125 1.25 1 2 1

1.25 125 125 62.5 125 1.25 1 2 2

シリアル RapidIO

3.125 312.5 312.5 156.25 156.25 1.5625 1 2 1

2.5 250 250 125 125 1.25 1 2 1

1.25 125 125 62.5 125 1.25 1 2 2



UG196 (v1.8.1) 2008 年 12 月 1 日

共有 PMA PLLR

共有 PMA PLL へ CLKIN を供給する方法の詳細は、 76 ページの「クロッキング」を参照してくだ

さい。

SATA Generation 2

3 300 300 150 150 1.5 1 2 1

SATA Generation 1(6) 1.5 150 150 75 150 1.5 1 2 2

PCI Express 2.5 250 250 125 100 1.25 2 5 1

インフィニバンド 2.5 250 250 125 125 1.25 1 2 1

HD-SDI(7) 1.485 148.5 148.5 74.25 148.5 1.485 1 2 2

3G-SDI 2.970 148.5 297.0 148.5 148.5 1.485 1 2 1

CPRI(8)

2.4576 245.76 245.76 122.88 122.88 1.2288 1 2 1

1.2288 122.88 122.88 61.44 122.88 1.2288 1 2 2

0.6144 61.44 61.44 30.72 122.88 1.2288 1 2 4

OBSAI(8)1.536 153.6 153.6 76.8 153.6 1.536 1 2 2

0.768 76.8 76.8 38.4 153.6 1.536 1 2 4

SFI-5 3.125 312.5 312.5 156.25 156.25 1.5625 1 2 1

TFI-5 3.1104 311.04 311.04 155.52 155.52 1.5552 1 2 1

INTDATAWIDTH が Low (8 ビットの内部データパス) → (DIV = 4)

OC12 0.62208 77.76 77.76 38.88 155.52 1.24416 1 2 4

OC48 2.488 311.04 311.04 155.52 155.52 1.24416 1 2 1

SFI-5(4) 2.488 311.04 311.04 155.52 155.52 1.24416 1 2 1

SPI-5(4) 2.488 311.04 311.04 155.52 155.52 1.24416 1 2 1

TFI-5(4) 2.488 311.04 311.04 155.52 155.52 1.24416 1 2 1

メモ : 1. 1 バイト (8 または 10 ビット ) のユーザーインターフェイス。 RXDATAWIDTH および TXDATAWIDTH を Low に駆動し、

RX/TXUSRCLK2 レートを RX/TXUSRCLK レートと同一に設定します。

2. ２バイト (16 または 20ビット ) のユーザーインターフェイス。 RXDATAWIDTH および TXDATAWIDTH を High に駆動し、RX/TXUSRCLK2 レートを RX/TXUSRCLK レートの半分の値に設定します。

3. 分周器設定の詳細は、 119 ページの「Parallel In Serial Out」および150 ページの「Serial In Parallel Out」を参照してください。

4. 大データレートです。

5. 3.5Gb/s 以上のデータレートには、 2 バイトの内部ロジックインターフェイスが必要です。

6. GTP レシーバをスペクトラム拡散信号と接続するときは、 PLL_RXDIVSEL_OUT 属性を 1 に設定して、 2Gb/s を超えるラインレートにスペクトラム拡散クロッキングを使用する間に受信可能なラインレートを制限する必要があります。

7. その他の周波数は 0.1% 低くなっています。

8. 同期システムです。

表 5-3 : 通信規格 (続き)

規格

ラインレート [Gb/s]

TX/RX USRCLK

周波数

[MHz]

TX/RX USRCLK2 の周波数 [MHz] リファレンス

クロック

周波数

REFCLK[MHz]

PLL クロック

周波数 [GHz]



_REF

フィード

バックループ


_FB

分周器の設定

PLL_RXDIVSEL_OUT_(0/1)

PLL_TXDIVSEL_OUT_(0/1)

PLL_TXDIVSE_COMM_OUT(3)

1 バイト


フェース(1)

2 バイト


フェイス(2)




例

XAUI を使用する場合の共有 PMA PLL のコンフィギュレーション

XAUI 用に共有 PMA PLL をコンフィギュレーションするには、 3 つの方法があります。

1. RocketIO GTP Transceiver Wizard を使用します。

ウィザードには、 GTP_DUAL プリミティブを XAUI デザインで使用できるよう、自動的にコ

ンフィギュレーションする XAUI 用のプロトコルファイルが含まれます。

2. 表 5-3 の設定を使用します。

表 5-3 には、使用頻度の高いプロトコルの一般的なコンフィギュレーション設定が含まれてい

ます。この表 5-3 には、 XAUI の設定および 8B/10B エンコードを使用するその他のプロトコ

ルの設定も記載されています。

3. 次に示す手順で式 5-1 を使用します。

a. ラインレートを決定します。

XAUI の場合、 TX および RX のラインレートは共に 3.125Gb/s です。

b. 内部データパス幅を決定します。

XAUI は 8B/10B エンコード規格であるため、 10 ビットの内部データパス幅が必要です。

エンコードエンコードおよび内部データパス幅の要件の詳細は、 106 ページの「コンフィ

ギャブル 8B/10B エンコーダ」および 167 ページの「コンフィギャブル 8B/10B デコーダ」


c. リファレンスクロックレートを決定します。

この例では、XAUI で一般的に使用される 156.25MHz のリファレンスクロックレートを

使用します。

d. PLL クロックレートを算出します。

SIPO (Serial In to Parallel Out) ブロックではデータのデシリアライズにクロックの両エッジを

使用するため、 3.125/2 = 1.5625GHz で動作するクロックが入力される必要があります。 RX のレート、1.5625GHz は PLL の動作範囲内であるため、外部分周値 (PLL_RXDIVSEL_OUT) は 1 です。したがって、 PLL のクロックレートは 1.5625 x 1 = 1.5625GHz となります。

e. DIV 値を算出します。

内部データパス幅は 10 ビット (INTDATAWIDTH は High) であるため、 DIV = 5 です。

f. PLL の分周器の比率を算出します。

上で求めた fCLKIN、DIV、および fPLL_CLOCK の値を使用し、式 5-2 に示すように、式 5-1 を移項して分周比率を求めます。結果は 2 となります。

式 5-2

g. PLL の分周器の値を選択します。

小となる分周器の値を選択して目的の PLL の分周比率を求めます。ここでは、

PLL_DIVSEL_FB = 2 および PLL_DIVSEL_REF = 1 を使用した結果、 2 となります。

PLL_DIVSEL_FBPLL_DIVSEL_REF---------------------------------------------------------

fPLL_ClockfCLKIN DIV×--------------------------------------- 1.565 GHz

156.25 MHz 5×------------------------------------------- 2===



UG196 (v1.8.1) 2008 年 12 月 1 日

共有 PMA PLLR

OC-48 を使用する場合の共有 PMA PLL のコンフィギュレーション

この例では、式 5-1 を使用して OC-48 用に共有 PMA PLL を設定する方法を示します。 RocketIO GTP Transceiver Wizard および表 5-3 を使用すると、設定がより簡潔になります。ここでは、式 5-1 を使用する場合についてのみ説明します。

次に示す手順で式 5-1 を使用します。

1. ラインレートを決定します。

OC-48 の場合、 TX および RX のラインレートは共に 2.488Gb/s です。

2. 内部データパス幅を決定します。

OC-48 はエンコードを使用せず、 8 ビットの倍数のデータパスを使用するため、 8 ビットの内

部データパス幅が必要です。

3. リファレンスクロックレートを決定します。

この例では、 155.5MHz で動作するリファレンスクロックを使用します。

4. PLL クロックレートを算出します。

SIPO ブロックではデータのデシリアライズにクロックの両エッジを使用するため、 2.488/2 = 1.244GHz で動作するクロックが入力される必要があります。 RX のレート、1.244GHz は PLL の動作範囲内であるため、外部分周値 (PLL_RXDIVSEL_OUT) は 1 です。したがって、 PLL のクロックレートは 1.244 x 1 = 1.244GHz となります。

5. DIV 値を算出します。

内部データパス幅は 8 ビット (INTDATAWIDTH は Low) であるため、 DIV = 4 です。

6. PLL の分周器の比率を算出します。

上で求めた fCLKIN、 DIV、および fPLL_CLOCK の値を使用し、式 5-3 に示すように、式 5-1 を

移項して分周比率を求めます。結果は 2 となります。

式 5-3

7. PLL の分周器の値を選択します。



ギガビットイーサネットを使用する場合の共有 PMA PLL のコンフィギュレー

ション

この例では、式 5-1 を使用してギガビットイーサネット用に共有 PMA PLL 分周器を設定する方法

を示します。RocketIO GTP Transceiver Wizard および表 5-3 を使用すると、より簡潔に設定できま

す。ここでは、式 5-1 を使用する場合についてのみ説明します。

次に示す手順で式 5-1を使用します。

1. ラインレートを決定します。

ギガビットイーサネットの場合、 TX および RX のラインレートは共に 1.25Gb/s です。



155.5 MHz 4×---------------------------------------- 2===




2. 内部データパス幅を決定します。

ギガビットイーサネットは 8B/10B エンコードを使用するため、 10 ビットの内部データパス

幅が必要です。

3. リファレンスクロックレートを決定します。

この例では、 125MHz で動作するリファレンスクロックを使用します。

4. PLL のクロックレートを算出します。

RX 側について考えると、SIPO ブロックではデータのデシリアライズにクロックの両エッジを

使用するため、 1.25/2 = 0.625GHz で動作するクロックが入力される必要があります。 RX の

レート、 0.625GHz は PLL の範囲 (1.0GHz ～ 2.2GHz) 未満であるため、 PLL を 2 倍の速度

(1.25GHz) で動作させるには、外部分周値 (PLL_RXDIVSEL_OUT) を 2 とする必要がありま

す。したがって、 PLL のクロックレートは 0.625 x 2 = 1.25GHz となります。

5. DIV 値を算出します。




移項して分周比率を求めます。結果は 2 となります。

式 5-4




PCI Express を使用する場合の共有 PMA PLL のコンフィギュレーション

この例では、式 5-1 を使用して PCI Express 用に共有 PLL 分周器を設定する方法を示します。

RocketIO GTP Transceiver Wizard および表 5-3 を使用すると、設定がより簡潔になります。ここで

は、式 5-1 を使用する場合についてのみ説明します。

次に示す手順で、式 5-1 を使用します。

1. 目的のラインレートを決定します。

PCI Express の場合、 TX および RX のラインレートは共に 2.5Gb/s です。

2. 内部データパスの幅を決定します。

PCI Express は 8B/10B エンコードを使用するため、10 ビットの内部データパス幅が必要です。

3. 目的のリファレンスクロックレートを決定します。

この例では、 100MHz で動作するリファレンスクロックを使用します。

4. PLL のクロックレートを算出します。

SIPO ブロックではデータのデシリアライズにクロックの両エッジを使用するため、 2.5/2 = 1.25GHz で動作するクロックが入力される必要があります。 RX のレート、 1.25 GHz は PLL の動作範囲内であるため、外部分周値 (PLL_RXDIVSEL_OUT) は 1 です。したがって、 PLL のクロックレートは 1.25 x 1 = 1.25GHz となります。

5. 目的の DIV 値を算出します。




125 MHz 5×----------------------------------- 2===



UG196 (v1.8.1) 2008 年 12 月 1 日

クロッキングR



移項して分周比率を求めます。結果は 2.5 となります。

式 5-5



PLL_DIVSEL_FB = 5 および PLL_DIVSEL_REF = 2 を使用した結果、 2.5 となります。

クロッキング

概要

GTP トランシーバを適切に高速動作させるには、高品質で低ジッタのリファレンスクロックが必要

です。 GTP_DUAL タイル内の共有 PMA PLL アーキテクチャでは、それぞれのリファレンスク

ロックが両方のチャネルをソースとします。リファレンスクロックは、各 GTP トランシーバの TX および RX シリアルクロックとパラレルクロックを生成するために 1、2、または 4 分周される PLL クロックの生成に使用されます。詳細は、 68 ページの「共有 PMA PLL」を参照してください。

GTP_DUAL リファレンスクロックは CLKIN ポートを通って供給されます。 CLKIN ポートを駆

動するには 3 通りの方法があります (図 5-3 を参照)

• 外部オシレータを使用して GTP 専用クロック配線を駆動します。

• GTP 専用クロック配線を介し、隣接の GTP_DUAL タイルからのクロックを使用します。

• FPGA 内部のクロック (GREFCLK) を使用します。

専用クロック配線を使用すると、実現可能な良のクロックが GTP_DUAL タイルに供給されま

す。各 GTP_DUAL タイルには IBUFDS プリミティブで表される専用クロックピンのペアがあり、

専用クロック配線の駆動に使用できます。 IBUFDS の詳細は、第 10 章の「GTP およびボード間の

インターフェイス」を参照してください。

このセクションでは、 1 つまたは複数の GTP_DUAL タイルで専用クロックを使用する場合のク

ロック選択方法について説明します。これらのピンをボード上で駆動する際のガイドラインは、第

10 章の「GTP およびボード間のインターフェイス」を参照してください。

特定の GTP_DUAL タイルに対して GREFCLK を使用するとき、専用クロック配線は使用されませ

ん。代わりに、 FPGA のグローバルクロックリソースが共有 PMA PLL に接続されます。

GREFCLK を使用すると、FPGA クロックネットで生成されるジッタが増加するため、通常、この

クロッキング方法は推奨されていません。



100 MHz 5×----------------------------------- 2.5===




図 5-3 : GTP トランシーバのクロッキング

GTP_DUAL

GTP_DUAL

GTP_DUAL

GTP_DUAL

GTP_DUAL

GTP_DUAL

GTP_DUAL

GTP_DUAL

PLL

PLL

PLL

PLL

PLL

PLL

PLL

PLLCLKIN

CLKIN

CLKIN

CLKIN

CLKIN

CLKIN

CLKIN

CLKINMGTREFCLKP

MGTREFCLKN

MGTREFCLKP

MGTREFCLKN

MGTREFCLKP

MGTREFCLKN

MGTREFCLKP

MGTREFCLKN

MGTREFCLKP

MGTREFCLKN

MGTREFCLKP

MGTREFCLKN

MGTREFCLKP

MGTREFCLKN

MGTREFCLKP

MGTREFCLKN

GREFCLK

GREFCLK

GREFCLK

GREFCLK

GREFCLK

GREFCLK

GREFCLK

GREFCLK

GTP

GTP

GTP

GTP

GTP

GTP

GTP

GTP

UG196_c5_03_110206

IBUFDS

IBUFDS

IBUFDS

IBUFDS

IBUFDS

IBUFDS

IBUFDS

IBUFDS

BUFG/BUFR

BUFG/BUFR

BUFG/BUFR

BUFG/BUFR

BUFG/BUFR

BUFG/BUFR

BUFG/BUFR

BUFG/BUFR

メモ :

1. IBUFDS の詳細は、第 10 章「GTP およびボード間のインターフェイス」を参照してください。

2. アドバンスクロッキングの詳細は、付録 F 「アドバンスクロッキング」を参照してください。リファレンスクロックのソースとリファレンスクロックを使用している GTP_DUAL タイル間にあるすべてのタイルは、すべてデザインにインスタンシエートして、REFCLKPWRDNB を High にアサートする必要があります。



UG196 (v1.8.1) 2008 年 12 月 1 日

クロッキングR


表 5-4 で、共有されたクロックポートについて説明します。

表 5-5 で、共有されたクロックの属性について説明します。

説明

外部ソースからのクロック

各 GTP_DUAL タイルには、外部クロックソースに接続可能な専用ピンのペアがあります。これら

のピンを使用するには、 IBUFDS プリミティブをインスタンシエートします。ユーザー制約ファイ

ル (UCF) では、 IBUFDS 入力ピンは GTP_DUAL タイルの専用クロックピンの位置に制約されま

す。デザインでは、IBUFDS の出力が CLKIN ポートに接続されます。すべての GTP_DUAL タイル

における専用ピンの位置は、第 4 章「インプリメンテーション」に記載されています。また、第 10 章の「GTP およびボード間のインターフェイス」には、専用リファレンスクロックに適する外部オ

シレータを示し、ボードレベルの要件を記載しています。図 5-4 は、ボード上の外部オシレータを

ソースとする差動 GTP クロックピンペアの図です。 IBUFDS の詳細は、第 10 章の「REFCLK ガ

イドライン」を参照してください。

表 5-4 : 共有クロックポート

ポート方向クロック

ドメイン説明

CLKIN 入力なし共有 PMA PLL へのリファレンスクロック入力


各 GTP_DUAL タイルの REFCLKOUT ポートは共有

PMA PLL に入力されているリファレンスクロック

(CLKIN) へのアクセスを提供します。 FPGA ロジック

で使用するための配線も可能です。

表 5-5 : 共有クロックの属性

属性説明

CLK25_DIVIDER

GTP_DUAL タイル管理用の内部デジタルロジックは約 25MHz で動作し

ます。 CLK25_DIVIDER は、タイルの内部クロックを取得するように設定

します。

1 : CLKIN < 25 MHz 2 : 25MHz < CLKIN < 50MHz 3 : 50MHz < CLKIN < 75MHz 4 : 75MHz < CLKIN < 100MHz 5 : 100MHz < CLKIN < 125MHz 6 : 125MHz < CLKIN < 150MHz 10 : 150MHz < CLKIN < 250MHz 12 : CLKIN > 250MHz

CLKINDC_B 必ず TRUE に指定します。専用のリファレンスクロック入力を駆動する

オシレータは AC カップリングする必要があります。




隣接する GTP_DUAL タイルからのクロック

ある GTP_DUAL タイルからの外部クロックを使用して、それに隣接するタイルの CLKIN ポート

が駆動できます。図 5-5 に示す例では、 1 つの GTP_DUAL タイルからのクロックを使用して 6 つ

の隣接タイルにクロック入力しています。 GTP_DUAL タイルのクロックは、専用クロック配線リ

ソースを使用して隣接タイルと共有されています。 IBUFDS の詳細は、第 10 章の「REFCLK ガイ

ドライン」を参照してください。

メモ : リファレンスクロックを共有する場合、このようなコンフィギュレーションで発生するジッタを高速デ

ザインのジッタマージン要件内に抑えるには、次の規則に従う必要があります。

1. ソースとなっている GTP_DUAL タイルの上にある GTP_DUAL タイル数は 4 未満にします。

2. ソースとなっている GTP_DUAL タイルの下にある GTP_DUAL タイル数は 4 未満にします。

3. 外部のクロックピンペア (MGTREFCLKN/MGTREFCLKP) をクロックソースとする GTP_DUAL タイ

ルの総数は 8 未満にします。

4. リファレンスクロックのソースとリファレンスクロックを使用する GTP_DUAL タイル間にあるすべての

タイル (使用中の IBUFDS があるタイルを含む) をデザインでインスタンシエートし、 REFCLKPWRDNB を High にアサートします。

図 5-4 : 外部クロックソースを使用する GTP_DUAL タイル

GTP_DUAL MGTREFCLKP

IBUFDS

MGTREFCLKNCLKIN

UG196_c5_04_112907

図 5-5 : リファレンスクロックを共有する、複数の GTP_DUAL タイル

MGTREFCLKP

IBUFDS

MGTREFCLKNCLKIN

CLKIN

CLKIN

CLKIN

GTP_DUAL

CLKIN

CLKIN

CLKIN

UG196_c5_05_110306

GTP_DUAL

GTP_DUAL

GTP_DUAL

GTP_DUAL

GTP_DUAL

GTP_DUAL



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リセットR

1 組のクロックピンペアでは、大 14 個の GTP トランシーバまでクロックを供給できます。 15 個

以上のトランシーバを使用するデザインでは、複数の外部クロックピンを使用し、ジッタ制御の規

則を確実に満たすようにしてください。複数のクロックピンを使用する場合、これらのピンは外部

バッファを使用して同じオシレータから駆動できます。チャネルボンディングによって GTP トラ

ンシーバを組み合わせてチャネルを構成している場合は、同じオシレータを使用する必要がありま

す (186 ページの「設定変更可能なチャネルボンディング (レーンデスキュー )」を参照)。

GREFCLK を使用するクロック

グローバルクロックバッファ (BUFG) またはリージョナルクロックバッファ (BUFR) の出力を

CLKIN ポートに接続することにより、 FPGA の内部クロックネットから GTP_DUAL タイルのリ

ファレンスクロックを供給できます。 GREFCLK クロッキングと呼ばれるこの方法では、高速動作

時に FPGA クロックリソースによって過度のジッタが発生するため、パフォーマンスは、3 通りの

方法の中でも低くなります。可能な限り、 GREFCLK クロッキングの使用は避けてください。そ

の他の速度でのジッタマージンは『Virtex-5 データシート : DC 特性およびスイッチ特性』を参照し

てください。

図 5-6 に、GTP_DUAL タイルと BUFR または BUFG との接続方法を示します。 BUFR を使用する

際は、 GTP_DUAL タイルと同一領域に配置する必要があります。

リセット

概要

GTP_DUAL タイルは、 GTP トランシーバの使用前にリセットする必要があります。タイルのリ

セットには 3 通りの方法があります。

1. FPGA に電源を投入してコンフィギュレーションします。電源投入によるリセットについて

は、このセクションで説明します。

2. GTPRESET ポートを High に駆動し、GTP_DUAL タイル全体の非同期リセットをトグルしま

す。 GTPRESET については、このセクションで説明します。

3. ブロックで 1 つまたは複数のリセット信号をアサートし、タイルの特定のサブコンポーネントを

リセットします。このリセット方法は、各サブコンポーネントのセクションで詳細に説明します。

このセクションでは、リンクアイドルリセット回路のインプリメント手順についても説明します。

RX CDR 回路を適切に動作させるには、この回路を GTP_DUAL タイルのすべてのインスタンスと

共にインプリメントする必要があります。

図 5-6 : FPGA からクロック入力された GTP_DUAL タイル

GTP_DUAL BUFG BUFR(1)

UG196_c5_06_102607

CLKIN

メモ :

1. クロック大周波数および BUFR のジッタ制限は、『Virtex-5 データシート : DC 特性およびスイッチ特性』および『Virtex-5 FPGA コンフィギュレーションガイド』を参照してください。





表 5-6 で、共有されたタイルのリセットポートについて説明します。


表 5-6 : 共有タイルのリセットポート


GTPRESET(1、 2) 入力非同期

High に駆動されると、 GTP_DUAL のリセットシーケンス全体が開

始します。このシーケンスは約 160μs で完了し、 GTP_DUAL タイル

のサブコンポーネントすべてをシステム的にリセットします。

PLLPWERDOWN(1、 2) 入力非同期共有 PMA PLL の電源を切断します。 High から Low に駆動すると、

GTPRESET をトリガします。

PRBSCNTRESET0

PRBSCNTRESET1入力 RXUSRCLK2 PRBS エラーカウンタをリセットします。

R E S E T D O N E 0RESETDONE1 出力非同期

High になると、 GTP トランシーバがリセットを完了して使用可能な

状態であることを示します。適切に動作させるには、各 GTP トラン

シーバの CLKIN およびすべてのクロック入力 (TXUSRCLK、

TXUSRCLK2、RXUSRCLK、RXUSRCLK2) を駆動する必要があり

ます。

RXBUFRESET0(1)

RXBUFRESET1(2) 入力非同期アクティブ High の信号で、RX バッファロジックをリセットします。

RXCDRRESET0(1)

RXCDRRESET1(2) 入力 RXUSRCLK2RX CDR およびこのチャネルに対する PCS の RX 部分それぞれのリ

セット信号。 CDR で現時点のロックを解除して共有 PLL の周波数に

戻すには、 High に駆動します。

RXELECIDLERESET0

RXELECIDLERESET1入力非同期

リンクがパワーダウンステートマシンのときに、これらのアクティブ

High のリセット入力により、 GTP トランシーバの受信ロジックがリ

セットされます。接続方法は図 5-9 を参照してください。リンクアイ

ドルリセットがサポートされていないときは Low に固定されます。


アクティブ Low の信号で、アサートされると、

RXELECIDLERESET(0/1) 入力がイネーブルにされます。リンクア

イドルリセットがサポートされている場合の接続方法は図 5-9 を参

照してください。RXELECIDLERESET(0/1) が未使用のときは High に固定されます。

RXRESET0(1)

RXRESET1(2)In 非同期 RX PCS ロジックのアクティブ High リセット

TXRESET0(1)

TXRESET1(2)In 非同期

位相アライメント FIFO、8B/10B エンコーダ、および FPGA TX イン

ターフェイスを含む GTP トランスミッタの PCS をリセットします。

メモ :

1. これらのリセットがアクティブの時、 RESETDONE0 は Low に駆動されます。すべてのリセットは非同期で、立ち上がりエッジでトリガし、また特定のクロックドメインに内部同期しています。

2. これらのリセットがアクティブの時、 RESETDONE1 は Low に駆動されます。すべてのリセットは非同期で、立ち上がりエッジでトリガし、また特定のクロックドメインに内部同期しています。



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リセットR

説明

コンフィギュレーションの完了に応答した GTP のリセット

図 5-7 に、電源投入した GTP_DUAL タイルのコンフィギュレーション完了後に発生する

GTP_DUAL のリセットシーケンスを示します。通常の動作中に PLLPOWERDOWN が High から

Low になると、常に同一シーケンスがアクティブになります。

PLLPOWERDOWN の詳細は、 89 ページの「消費電力管理」を参照してください。

コンフィギュレーション後のリセットシーケンスは、 GTP_DUAL の次の部分に影響を与えます。

• 共有 PMA PLL

• GTP0 送信セクション (PMA および PCS)

• GTP0 受信セクション (PMA および PCS)



GTPRESET がアサートされた場合の GTP のリセット

図 5-8 は図 5-7 と同様に、 GTPRESET でのパルスに応答して発生するリセットシーケンス全体を

示しています。 GTPRESET は非同期リセット信号として動作します。

図 5-7 : コンフィギュレーション後の GTP_DUAL リセットシーケンス

cfg_reset_b

grestore_b

gwe_b

TXRESET

~160 μsRXRESET

RXBUFRESET(1)

UG196_c5_07_100606

メモ :

1. GTP_DUAL タイル内のリセットシーケンサのタイミングは、 CLK25 の周波数に依存します。この例では、 CLK25 の周波数は 25MHz であると仮定しています。




GTPRESET シーケンスは、 GTP_DUAL の次の部分に影響を与えます。

• 共有 PMA PLL





GTP コンポーネントレベルのリセット

コンポーネントのリセットは、主に、特別な場合に使用されます。このようなリセットは、GTP_DUAL の特定サブセクションのリセットが必要な場合にのみ行います。 81 ページの表 5-6 にコンポーネン

トレベルのリセット信号の概要を示し、表 5-7 でそれらについて説明します。

RXUSRCLK2 に同期し、かつ立ち上がりエッジでのみ有効である PRBSCNTRESET を除く、すべ

てのコンポーネントリセット信号は非同期です。

リンクアイドルリセットのサポート

GTP レシーバの動作中に電気的アイドル状態が発生し、これによって RXELECIDLE が High に駆動

される場合があります。次のイベントは、RX の電気的アイドル状態を発生させる可能性があります。

• オープンの RXP/RXN 差動入力ペア

• 通信リンクのもう一方の側にあるトランスミッタのパワーダウン

• OOB/ビーコン信号のシーケンス

• RXCDR の 2 次ループを使用しているデザインすべて (PCI Express デザインなど)

電気的アイドル状態の間、レシーバのクロックデータリカバリ (CDR) 回路のロックが失われる可

能性があります。電気的アイドル状態となった後に CDR を再開するには、 RXELECIDLERESET および RXENELCIDLERESETB をアサートしてください。 144 ページの「RX のクロックデータ

リカバリ」で、 RXELECIDLERESET、 RXENELECIDLERESETB、および CDR 回路について詳

細に説明しています。

図 5-9 に、 RX CDB の 2 次ループを使用しているすべてのデザインに必須のリンクアイドルリ

セット回路を示します。回路では RESETDONE が使用されるため、 TXUSRCLK、TXUSRCLK2、

RXUSRCLK および RXUSRCLK2 はすべて、アクティブな GTP トランシーバでクロック入力され

る必要があります。

図 5-8 : GTPRESET のパルスでトグルされるリセットシーケンス

~160 μs

UG196_c5_08_100606

RXBUFRESET

RXRESET

TXRESET

GTPRESET



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リセットR

メモ : RXRECCLK が USRCLK を生成する、または派生させるために使用されている場合に電気的

アイドル状態が発生すると、その USRCLK はフラットラインとなります。これは、 CDR の生成が

リセットのときに RXRECCLK がフラットラインとなるためです。ここでは、 RXELECIDLE(0/1) が、RXRECCLK(0/1) と別の独立した CDR クロックソース間を選択する BUFGMUX の選択信号

として使用できます。

図 5-9 : リンクアイドルリセットのインプリメンテーション

RESETDONE0RXELECIDLE0

RESETDONE1RXELECIDLE1

RXELECIDLERESET0

RXELECIDLERESET1

GTP_DUAL

UG196_c5_09_082806

RXENELECIDLERESETB




GTP_DUAL タイルのリセット

各 GTP_DUAL タイルのサブコンポーネントのリセットには複数の方法があります。表 5-7 に、

GTP_DUAL タイルのリセット方法およびリセットによって影響を受けるサブコンポーネントを示

します。

表 5-7 : リセットピンとこれらのピンによって影響を受けるコンポーネント

コンポーネント

コン

フィ

ギュ

レー

ショ

ン

GT

PR

ES

ET

PLLP

OW

ER

DO

WN

(立ち

下が

りエ

ッジ

)

TX

RE

SE

T

RX

CD

RR

ES

ET

RX

RE

SE

T

RX

BU

FR

ES

ET

RX

ELE

CID

LER

ES

ET

PR

BS

CN

TR

ES

ET

GTP からボードの

インターフェイス

終端抵抗のキャリブレーション 3

共有リソース共有 PMA PLL 3 3 3

PLL ロック検出 3 3 3

リセット制御 3 3 3

電源管理 3 3 3

クロッキング 3 3 3

DRP 3

TX PCS FPGA TX インターフェイス 3 3 3 3

8B/10B エンコーダ 3 3 3 3

TX バッファ 3 3 3 3

PRBS Generator 3 3 3 3

極性制御 3 3 3 3

TX PMA PISO 3 3 3

TX プリエンファシス 3 3 3

TX OOB および PCI EXPRESS 3 3 3

TX ドライバ 3 3 3



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リセットR

コンフィギュレーション後のリセットおよび GTPRESET ポートを使用し、 GTP_DUAL タイルを

動作可能な状態にする方法がも一般的ですが、状況によっては、ほかのリセットポートの使用が

必要です。表 5-8 に、これに該当する状況および推奨するリセット方法を示します。

RX PCS FPGA RX インターフェイス 3 3 3 3 3

RX バッファ 3 3 3 3 3 3

RX ステータス制御 3 3 3 3 3

8B/10B デコーダ 3 3 3 3 3

カンマ検出とアライメント 3 3 3 3 3

RX LOS ステートマシン 3 3 3 3 3

RX 極性 3 3 3 3 3

PRBS チェッカ 3 3 3 3 3 3

5 倍オーバーサンプラ 3 3 3 3 3

RX PMA SIPO 3 3 3 3 3

RX CDR 3 3 3 3 3

RX 終端とイコライゼーション 3 3 3

RX OOB 3 3 3 3

ループバックループバックパス 3 3 3

表 5-7 : リセットピンとこれらのピンによって影響を受けるコンポーネント (続き)

コンポーネント

コン

フィ

ギュ

レー

ショ

ン

GT

PR

ES

ET

PLLP

OW

ER

DO

WN

(立ち

下が

りエ

ッジ

)

TX

RE

SE

T

RX

CD

RR

ES

ET

RX

RE

SE

T

RX

BU

FR

ES

ET

RX

ELE

CID

LER

ES

ET

PR

BS

CN

TR

ES

ET

表 5-8 : 一般的な状況で推奨されるリセット方法

状況リセットするコンポーネント推奨するリセット方法(1)

電源投入およびコンフィギュレー

ション後

任意の GTP_DUAL タイルコンフィギュレーション後のリセット

は自動

リファレンスクロックの電源投入後共有 PMA PLL GTPRESET

リファレンスクロックの変更後共有 PMA PLL GTPRESET

DRP でリファレンスクロックの

分周器の設定変更後

共有 PMA PLL GTPRESET

パラレルクロックソースのリセット TX PCS、 RX PCS、位相アライメント TXRESET、 RXRESET

リモート側の電源投入後 RX CDR RXELECIDLERESET

SATA OOB / PCI Express での

電気的アイドル後

RX CDR RXELECIDLERESET

RXN/RXP の接続後 RX CDR RXELECIDLERESET、 RXRESET




例

電源投入およびコンフィギュレーション

すべての GTP_DUAL タイルは、コンフィギュレーション後、自動的にリセットされます。すべて

のトランシーバの終端インピーダンスを正確にキャリブレートするには、コンフィギュレーション

前に、キャリブレーション抵抗およびキャリブレーション抵抗リファレンスの電源を投入する必要

があります。

リファレンスクロックの電源投入後

リファレンスクロックソースおよび GTP_DUAL タイルへの電源は、コンフィギュレーション前に

使用可能となっている必要があります。リファレンスクロックは、コンフィギュレーション前、特

に PLL ベースのクロックソース (電圧が制御されるクリスタルオシレータなど) を使用するとき

には、安定している必要があります。コンフィギュレーション後に、リファレンスクロックまたは

GTP_DUAL タイルに対して電源投入した場合、GTPRESET を適用し、共有 PMA PLL のロックを

可能にします。

リファレンスクロックの変更後

GTP_DUAL タイルへのリファレンスクロック入力の変更時は常に、新たな周波数に対して確実に

ロックするよう、共有 PMA PLL をリセットする必要があります。この際、GTPRESET ポートを使

用してください。

パラレルクロックソースのリセット

適切な動作を実現するには、TXUSRCLK、RXUSRCLK、TXUSRCLK2、および RXUSRCLK2 を

駆動するクロックが安定している必要があります。これらのクロックは、位相および周波数要件を

満たすため、FPGA の DCM または PLL から駆動されることが多くあります。DCM または PLL の

ロックが解除され、誤った値が出力され始めた場合、 TXRESET および RXRESET を使用し、ク

ロックソースが再びロックするまでトランシーバ PCS をリセットに保持する必要があります。

TX または RX バッファをバイパスし、かつ位相アライメントを使用している場合、クロックソー

スが再ロックした後に、位相アライメントを実行してください。

TX バッファエラー後 TX バッファ TXRESET

RX バッファエラー後 RX バッファ RXBUFRESET

チャネルボンディング前 RX CDR、CDR のロック後にRXBUFFER RXELECIDLERESET、

RXBUFRESET

PRBS エラー PRBS エラーカウンタ PRBSCNTRESET

オーバーサンプラエラーオーバーサンプラ RXRESET

メモ :

1. 推奨するリセット方法では、 GTP_DUAL タイルのほかのコンポーネントへの影響がも小さくなります。

表 5-8 : 一般的な状況で推奨されるリセット方法 (続き)

状況リセットするコンポーネント推奨するリセット方法(1)



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リセットR

リモート側の電源投入後

入力データのリモート側ソースの電源が、そのデータを受信して動作している GTP トランシーバよ

り後に電源投入された場合、入力データに対して確実にロックするため、 RX CDR をリセットする

必要があります。この際、 RXELECIDLERESET ポートを使用してください。

電気的アイドルリセット

GTP トランシーバへの RX 入力の差動電圧が OOB または電気的アイドルレベルまで降下すると、

周波数の急激な変動により、 RX CDR のロックが解除される可能性があります。 CDR を確実に再

ロックするには、RXELECIDLERESET を使用し、信号が戻ってくるまでトランシーバをリセット

に保持する必要があります。

84 ページの図 5-9 に、リンクアイドルリセット回路を示します。電気的アイドルまたは OOB/ビー

コン信号を使用するデザインでは、この回路が必須であり、その他すべてのデザインでも使用を推

奨します。回路では、 RXELECIDLE が検出されると常に RXELECIDLERESET がアサートされま

す。また、RXELECIDLE は RXOOB 回路がリセットされるとアサートされます。RESETDONE は、

別のリセット処理中に、 RXELECIDLERESET がアサートされないようにします。

RXP/RXN の接続後

GTP トランシーバへの RX データが接続および接続解除可能なコネクタから入力されている場合、

データソースが接続されたときに入力データに対して適切にロックするよう、 RX CDR をリセット

する必要があります。このリセットには、RXELECIDLERESET を使用します。RXELECIDLERESET の後には、 RXRESET を使用してバッファをフラッシュし、アンダーフローまたはオーバーフローの

発生を防いで、カンマアライメント回路を初期化し直す必要があります。

TX バッファエラー後

TX バッファのオーバーフローまたはアンダーフローが発生した場合、適切に動作させるため、

TXRESET ポートを使用してこのバッファをリセットする必要があります。

RX バッファエラー後

RX エラスティックバッファのオーバーフローまたはアンダーフローが発生した場合、適切に動作

させるため、 RXBUFRESET ポートを使用してこのバッファをリセットする必要があります。

チャネルボンディング前

適切にチャネルボンディングを実行するには、ボンドされたトランシーバすべての RX エラス

ティックバッファに同一のリカバリクロック周波数を使用して書き込み、 RXUSRCLK 周波数を

使用してこのバッファから読み出す必要があります。

ボンドされたすべてのトランシーバに対して同じ RXUSRCLK 周波数を供給するには、BUFG など

の低スキューのクロックバッファを使用し、同一クロックソースからすべての RXUSRCLK ポー

トを駆動してください。また、クロックソースが安定するまで、ボンディングは実行しないでくだ

さい。

ボンドされたすべてのトランシーバに対して同じリカバリクロックを供給するには、次のことが必

要です。

• すべての TX データソースが、同じリファレンスクロックに対してロックする

• すべてのボンドされたトランシーバで、 CDR を入力データに対してロックさせる




チャネルボンディングで必要なリセットは、次のとおりです。

• RXELECIDLERESET をアサートし、ボンドされたすべてのトランシーバの CDR をリセット

する

• これらのトランシーバすべてで CDR がロックし、ビットがアライメントされるまで待機する

• これらのトランシーバすべてに RXBUFRESET を適用する

• チャネルボンディングを実行する

CDR ロック検出の推奨方法の詳細は、第 7 章の「RX のクロックデータリカバリ」を参照してく

ださい。

PRBS エラー後

しきい値を超え、 PRBS エラーが発生した後に RXPRBSERR をクリアするには、 PRBSERRRESET をアサートする必要があります。

オーバーサンプラエラー後

RXOVERSAMPLEERR が High になり、オーバーサンプリングブロックでのオーバーフローまた

はアンダーフローが示された場合、 RXRESET をアサートするとこの信号をクリアできます。

消費電力管理

概要

GTP_DUAL タイルは、さまざまなパワーダウンモードをサポートします。これらのモードでは、

一般的な省電力管理機能と PCI Express および SATA 規格で定められた省電力管理機能を使用で

きます。


表 5-9 に、消費電力管理用ポートを示します。

表 5-9 : 消費電力管理用ポート


CLKIN 入力なし

共有 PMA PLL へのリファレンスクロック入力。 CLKIN レートお

よび CLK25_DIVIDER の設定により、 PCI Express のパワーダウ

ンステートへの移行タイミングが決定します。

PLLPOWERDOWN(1) 入力非同期

共有 PMA PLL の電源をオフにします。

0 : PMA PLL へ電源をオン

1 : PMA PLL への電源をオフ

REFCLKPWRDNB(2) 入力非同期

GTP リファレンスクロック回路の電源をオフにします。

0 : リファレンスクロック回路への電源をオフ

1 : リファレンスクロック回路への電源をオン



UG196 (v1.8.1) 2008 年 12 月 1 日

消費電力管理R

RXPOWERDOWN0[1:0]

RXPOWERDOWN1[1:0]入力非同期

RX レーンへの電源をオフにします。 PCI Express エンコードに準拠

します。 TX と RX は別々に電源をオフにできますが、 PCI Express に準拠するため TXPOWERDOWN と RXPOWERDOWN は併用

する必要があります。

00 : P0 (通常動作)

01 : P0s ( リカバリタイムが短い、電源をオフ)

10 : P1 ( リカバリタイムが長い、 RecDet はオンのまま)

11 : P2 (消費電力がも低い状態)。 GTP トランシーバの

RXRECCLK は確定できず、スタティック 1 またはスタティッ

ク 0 のいずれかになります。

TXDETECTRX0


RXPOWERDOWN および TXPOWERDOWN のステータスに基づ

き、受信検出シーケンスをアクティブにするか、またはPCI Express 準拠のループバックモード (93 ページの表 5-13) を選択します。

PHYSTATUS がアサートされて、 RXSTATUS 上でテスト結果が確

認可能であると示されると、受信検出シーケンスは終了します。

TXELECIDLE0

TXELECIDLE1入力 TXUSRCLK2 PCI Express の電気的アイドル/ビーコンを実行するため、TXN およ

び TXP を同一電圧に駆動します。

TXPOWERDOWN0[1:0]

TXPOWERDOWN1[1:0]入力非同期

TX レーンへの電源をオフにします。 PCI Express エンコードに準拠

します。 TX と RX は別々に電源をオフにできますが、PCI Express に

準拠するため、 TXPOWERDOWN と RXPOWERDOWN は併用す


00 : P0 (通常動作)

01 : P0s ( リカバリタイムが短い、電源をオフ)

10 : P1 ( リカバリタイムが長い、 RecDet はオンのまま)

11 : P2 (消費電力がも低い状態)

メモ :

1. PMA PLL は共有されているため、 PLLPOWERDOWN あるいは REFCLKPWRDNB を介して電源をオフにするときは両チャネルに影響を与えます。

2. REFCLKPWRDNB は GTP_DUAL タイルがリファレンスクロックのソースのとき High にする必要があります。

表 5-9 : 消費電力管理用ポート (続き)





表 5-10 で、消費電力管理用の属性について説明します。

説明

GTP_DUAL タイルでは、さまざまな消費電力管理が提供されます。各方向のチャネルは、それぞれ

TXPOWERDOWN および RXPOWERDOWN を使用して個別に電源を切断できます。さらに、共

有 PMA PLL およびリファレンスクロックのパワーダウンも可能で、これらは両チャネルおよび両

方向に反映されます。ポート PLLPOWERDOWN および REFCLKPWRDNB は、共有 PMA PLL に直接影響を与え、つまりは GTP_DUAL タイルの両チャネルが影響を受けることになります。

GTP の一般的なパワーダウン機能

GTP_DUAL タイルは、多様なアプリケーションで使用可能なパワーダウン機能を提供します。

表 5-11 は、そのような機能の一覧表です。

表 5-10 : 消費電源管理用の属性

属性説明

CLK25_DIVIDER

GTP_DUAL タイル管理用の内部デジタルロジックは、約

25MHz で動作します。 CLK25_DIVIDER は、タイルの内部ク

ロックを取得するように設定されます。CLK25_DIVIDER およ

び CLKIN の組み合わせで 25MHz の内部クロックレートが調

整されることにより、 PCI Epress のパワーダウンステートへの

移行タイミングが決定します。

PCI_EXPRESS_MODE_0

PCI_EXPRESS_MODE_1

TRUE に設定すると、 PCI Express 固有の処理が可能になり、

T X E L E C I D L E = 1 、 T X C H A R D I S P M O D E = 1 、

TXCHARDISPVAL = 0 をチャネルのパワーダウン要求として

認識できます。

TXCHARDISPMODE = 1 および TXCHARDISPVAL = 0 は、

PIPE 仕様のインターフェイス信号 TXCompliance = 1 をエン

コードします。 PIPE の TXCHARDISPMODE および

TXCHARDISPVAL がエンコードされ、FTS レーンデスキュー

の特別なサポートをイネーブルにします。



内部の 25MHz クロックサイクルでの P2 ステートからの移行

時間。厳密な時間は CLKIN レートおよび CLK25_DIVIDER 設

定に依存します。 P2 ステートは PCI Express の電力ステート定

義と関連付けられています。

TRANS_TIME_NON_P2_0

TRANS_TIME_NON_P2_1

内部の 25MHz クロックサイクルでの P2 以外のステートへ/か

らの移行時間。厳密な時間は CLKIN レートおよび CLK25_ DIVIDER 設定に依存します。この設定は PCI Express の電力ス

テート定義と関連付けられています。

TRANS_TIME_TO_P2_0

TRANS_TIME_TO_P2_1

内部の 25MHz クロックサイクルでの P2 ステートへの移行時

間。厳密な時間は CLKIN レートおよび CLK25_DIVIDER 設定

に依存します。この設定は PCI Express の電力ステート定義と

関連付けられています。



UG196 (v1.8.1) 2008 年 12 月 1 日

消費電力管理R

REFCLK のパワーダウン

REFCLK のパワーダウンモードをアクティブにするには、アクティブ Low の REFCLKPWRDNB 信号をアサートします。 REFCLKPWRDNB がアサートされると、REFCLK でクロック入力されて

いる回路すべて (共有 PMA PLL とその派生クロックすべてを含む) のトグルが抑制されます。さら

に、そのタイルに関連した専用クロック配線回路がディスエーブルにされます。また、 GTP_DUAL タイルで参照クロックを共有している場合には、クロック配線チェーンのダウンストリームにある

タイルへの REFCLK が停止されます。 77 ページの図 5-3 には、専用クロック配線ブロックが

GTP_DUAL タイル間でどのように REFCLK を転送するかを示しています。

REFCLKPWRDNB 信号がアサートされているタイルおよびリファレンスクロックが影響を受け

ているすべてのダウンストリームタイルで PLLLKDET 信号をアサートすると、この電力ステー

トから回復します。

PLL のパワーダウン

PLL のパワーダウンモードをアクティブにするには、アクティブ High の PLLPOWERDOWN 信

号をアサートします。 PLLPOWERDOWN がアサートされると、共有 PMA PLL およびそこから派

生したすべてのクロックが停止します。

REFCLKPWRDNB 信号がアサートされているタイルで PLLLKDET 信号をアサートするとこ

の電力ステートから回復します。

TX および RX のパワーダウン

PCI Express を使用しないデザインで、 TX および RX パワーダウン信号を使用する場合、

TXPOWERDOWN および RXPOWERDOWN は個別に使用できます。ただし、これらのインター

フェイスが PCI Express 以外のアプリケーションで使用される場合、表 5-12 に示すように 2 つの

電力ステートのみがサポートされます。このパワーダウン方法では、次の要件を満たす必要があり

ます。

• TXPOWERDOWN[1] と TXPOWERDOWN[0] が接続されている

• RXPOWERDOWN[1] と RXPOWERDOWN[0] が接続されている

• TXDETECTRX が Low に固定されている

• TXELECIDLE が TXPOWERDOWN[1] および TXPOWERDOWN[0] に固定されている

表 5-11 : 基本的な消費電力管理機能の一覧

機能制御元影響を受ける箇所

REFCLK の電源

をオフ

REFCLKPWRDNB 1 つのタイルにある両トランシーバの TX と

RX、およびその REFCLK を共有している、す

べてのダウンストリーム GTP_DUAL タイル

PLL の電源をオフ PLLPOWERDOWN GTP_DUAL タイルの 2 つのトランシーバの

TX および RX

TX の電源をオフ TXPOWERDOWN[1:0] 1 つのトランシーバの TX

RX の電源をオフ RXPOWERDOWN[1:0] 1 つのトランシーバの RX

メモ :

1. 消費電力がも低いステート (P2) になるよう RXPOWERDOWN[1:0] を 11 に設定すると、この GTP トランシーバの RXRECCLK は不確定になります。この RXXRECCLK はスタティック 1 かスタティック 0 です。




PCI Express のパワーダウン機能

GTP_DUAL タイルは、PCI Express および PIPE 仕様で定義された機能と互換性を持つ、パワーダ

ウンステートに必要な機能すべてをインプリメントします。 PCI Express と互換性のある電力管理

機能をインプリメントするには、次の条件を満たす必要があります。

• 各 GTP トランシーバの TXPOWERDOWN と RXPOWERDOWN は、常に同一ステートとな

るよう接続する

• REFCLKPWRDNB および PLLPOWERDOWN 信号は、非アクティブなステートに保持する

PCI Express 電力モードでは、 PHYSTATUS 信号をクロックの 1 サイクル間アサートすることで、

GTP トランシーバの ACK 信号が変化します。

表 5-12 : PCI Express 以外の動作での TX および RX の電力ステート

TXPOWERDOWN[1:0] または

RXPOWERDOWN[1:0]説明

00 P0 モード。トランシーバ TX またはRX アクティブでデータを送信

または受信しています。

11 P2 モード。トランシーバ TX または RX はアイドルです。

表 5-13 : PCI Express の動作の TX および RX の電力ステート

TXPOWERDOWN[1:0] および

RXPOWERDOWN[1:0]TXDETECTRX TXELECIDLE 説明

00 (P0 ステート )

0 0 PHY がデータを送信中です。 MAC はクロックサイクルごと

に、送信するデータバイトを供給します。

0 1 PHY はデータを送信しておらず、電気的アイドル状態です。

1 0 PHY がループバックモードに移行します。

1 1 不正

01 (P0s state) Don’t Care0

P0 ステートのときは常に、 MAC により PHY を電気的アイ

ドル状態にする必要があります。 P0 または P1 ステートのと

きに TXELECIDLE がディアサートされると、 PHY の動作

は定義されません。

1 PHY はデータを送信しておらず、電気的アイドル状態です。

10 (P1 state)

Don’t Care 0

不正。 P1 ステートのときは常に、MAC により PHY を電気的

アイドル状態にする必要があります。 P0 または P1 ステート

のときに TXELECIDLE がディアサートされると、 PHY の

動作は定義されません。

0 1 PHY はアイドルです。

1 1 PHY でレシーバ検出が実行されます。

11 (P2 state) Don’t Care0 PHY がビーコン信号を送信します。

1 PHY はアイドルです。



UG196 (v1.8.1) 2008 年 12 月 1 日

消費電力管理R

パワーダウンへの移行時間

表 5-10 で説明したように、 TXPOWERDOWN および RXPOWERDOWN が変更された場合、パ

ワーダウンステートの変化間の遅延は TRANS_TIME_FROM_P2、 TRANS_TIME_NON_P2、お

よび TRANS_TIME_TO_P2 属性によって制御されます。

TRANS_TIME 遅延はそれぞれ、25MHz のクロックサイクルに対するものです。 25MHz の内部ク

ロックレートは CLK25_DIVIDER 属性およびリファレンスクロックレートを使用して定義され

ます。式 5-6 は、実際のレートの決定に使用されます。

式 5-6

例

図 5-10 に示す例は、未使用タイルまたはタイル内の未使用トランシーバに対する推奨するパワーダ

ウン方法です。

Transition in nsCLK25_DIVIDER

CLKIN----------------------------------------------⎝ ⎠

⎛ ⎞ TRANS_TIME attribute×=

図 5-10 : 未使用タイルのパワーダウン

GTP_DUAL

PLLPOWERDOWN

REFCLKPWRDNB

RXPOWERDOWN0[1]RXPOWERDOWN0[0]


TXPOWERDOWN0[1]TXPOWERDOWN0[0]


11

11

11

11

1

0

GTP_DUAL

PLLPOWERDOWN

REFCLKPWRDNB





11

11

UG196_c5_10_082906




図 5-11 に、4 レーン PIPE に準拠したコンフィギュレーションでのパワーダウン信号の接続方

法を示します。

図 5-11 : 4 レーン PIPE に準拠したコンフィギュレーション

GTP_DUAL

PLLPOWERDOWN

REFCLKPWRDNB





0

1

GTP_DUAL

PLLPOWERDOWN

REFCLKPWRDNB





0

1

POWERDOWN[1]POWERDOWN[0]

UG196_c5_11_082906



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ダイナミックリコンフィギュレーションポートR

ダイナミックリコンフィギュレーションポート

概要

ダイナミックリコンフィギュレーションポート (DRP) により、動作中に GTP_DUAL タイルのパ

ラメータを変更できます。 DRP はプロセッサとの併用が容易な同期インターフェイスで、 1 つのア

ドレスバス (DADDR) と GTP_DUAL タイルへのコンフィギュレーションデータの読み出し

(DO) および書き込み (DI) に別々のデータバスを備えています。イネーブル信号 (DEN)、読み出し

/書き込み信号 (DWE)、および Ready/Valid 信号 (DRDY) は制御信号で、読み出しと書き込み処理

を実装して処理の完了とデータが使用可能であることを示します。


表 5-14 で、 DRP ポートについて説明します。


説明

『Virtex-5 FPGA コンフィギュレーションガイド』には、 DRP インターフェイスの詳細情報が記載

されています。 GTP_DUAL DRP 属性のマップは、付録 D の「GTP_DUAL タイルのアドレスマッ

プ」を参照してください。属性名およびアドレスのアルファベット順に分類されています。

DRP 動作中にリファレンスクロックを停止すると、動作が適切に終了しない可能性があります。

表 5-14 : DRP ポート

ポート方向クロックドメイン

説明

DADDR[6:0] 入力 DCLK DRP アドレスバス

DCLK 入力 N/A DRP インターフェイスクロック

DEN 入力 DCLK読み出しまたは書き込みをイネーブルにするには、 1

に設定します。処理の実行が不要な場合は、 DCLK サ

イクルで 0 に設定します。

DI[15:0] 入力 DCLK FPGA ロジックから GTP_DUAL タイルへコンフィ

ギュレーションデータを書き込むためのデータバス

DO[15:0] 出力 DCLK FPGA ロジックから GTP_DUAL タイルへコンフィ

ギュレーションデータを読み出すためのデータバス

DRDY 出力 DCLK DRP 書き込み処理が完了し、読み出し処理のデータ

が有効であることを示します。

DWE 入力 DCLK 読み出し処理の場合は 0 に設定し、書き込み処理の場

合は 1 に設定します。



R

第 6 章

GTP トランスミッタ (TX)

本章では、GTP トランスミッタにある各ファンクションブロックのコンフィギュレーションおよび

使用方法について説明します。

トランスミッタの概要

GTP_DUAL タイル内の各 GTP トランシーバには、PCS および PMA で構成される独立したトラン

スミッタが含まれます。図 6-1 に、トランスミッタのファンクションブロックを示します。FPGA か

らのパラレルデータは、 FPGA TX インターフェイスを介して入力されて PCS および PMA を通

り、高速シリアルデータとして TX ドライバから出力されます。このブロック図のレイテンシにつ

いては、付録 E 「低レイテンシのデザイン」を参照してください。

GTP トランスミッタは、次のようなエレメントで構成されています。

1. 98 ページの「FPGA TX インターフェイス」

2. 106 ページの「コンフィギャブル 8B/10B エンコーダ」

3. 110 ページの「TX バッファ、位相アライメント、およびバッファバイパス」

4. 117 ページの「TX における極性制御」

5. 118 ページの「TX PRBS ジェネレータ」

6. 119 ページの「Parallel In Serial Out」

7. 121 ページの「コンフィギュレーション可能な TX ドライバ」

8. 125 ページの「PCI Express のレシーバ検出機能」

9. 128 ページの「TX の OOB/ビーコン信号送信」

図 6-1 : GTP TX ブロック図

TX-PMA TX-PCS

TX

TX PIPE

PMA PLL

TXPISO

FIFO

8B/10B

FPGATX

PRBS

UG196_c6_01_112107

PMAPLL

TXOOB

PCI

12

3

5

47

9

68

7



UG196 (v1.8.1) 2008 年 12 月 1 日

FPGA TX インターフェイスR

FPGA TX インターフェイス

概要

FPGA TX インターフェイスは、 FPGA からの GTP トランシーバの TX データパスへの入り口で

す。アプリケーションは、TXUSRCLK2 の立ち上がりエッジで TXDATA ポートにデータを書き込

むことで GTP トランシーバにデータを送信します。

ポート幅は 1 または 2 バイトに設定できます。実際のポート幅は、 GTP_DUAL タイルの

INTDATAWIDTH 設定 (内部データパス幅を制御) および 8B/10B エンコーダがイネーブルか、ディ

スエーブルかに依存します。 8 ビット、 10 ビット、 16 ビット、あるいは 20 ビットのポート幅が可

能です。

インターフェイスでのパラレルクロック (TXUSRCLK2) のレートは、TX　ラインレート、TXDATA ポート幅、8B/10B エンコードがイネーブかディスエーブルかによります。 2 番目のパラレルクロッ

ク (TXUSRCLK) は、トランスミッタの内部 PCS ロジックに使用する必要があります。ここでは、

パラレルクロックがどのように駆動されるかを示し、それらが正しく動作するための制約について

説明します。


表 6-1 で FPGA TX インターフェイスのポートについて説明します。

表 6-1 : FPGA TX インターフェイスのポート


説明


GTP_DUAL タイル全体の内部データパス幅を指定します。このポートは

共有されており、 68 ページの「共有 PMA PLL」でも説明されています。

• 0 : 内部データパスは 8 ビット幅

• 1 : 内部データパスは 10 ビット幅


各 GTP_DUAL タイルからの REFCLKOUT ポートは共有 PMA PLL に入

力されているリファレンスクロック (CLKIN) への直接アクセスを提供し

ます。 FPGA ロジックで使用するための配線も可能です。

TXDATA0[15:0]

TXDATA1[15:0]入力 TXUSRCLK2

データ送信用のバス。ポート幅は TXDATAWIDTH によって決定します。

• TXDATAWIDTH = 0 : TXDATA[7:0] = 8 ビット幅

• TXDATAWIDTH = 1 : TXDATA[15:0] = 16 ビット幅

10 ビットまたは 20 ビットのバスが必要な場合は、 8B/10B エンコーダの

TXCHARDISPVAL および TXCHARDISPMODE ポートと TXDATA ポートを結合します。詳細は 101 ページの図 6-3 を参照してください。

TXDATAWIDTH0

TXDATAWIDTH1入力 TXUSRCLK2

TXDATA ポート幅を選択します。

• 0 : 8 ビットまたは 10 ビット幅

• 1 : 16 ビットまたは 20 ビット幅



第 6 章 : GTP トランスミッタ (TX) R


TXENC8B10BUSE 入力 TXUSRCLK2

8B/10B エンコーダをイネーブルにするには High に設定します。

INTDATAWIDTH も High にする必要があります。

0 : 8B/10B エンコーダがバイパスされます。このオプションによりレイ

テンシが削減されます。

1 : 8B/10B エンコーダがイネーブルにされます。 INTDATAWIDTH は High にする必要があります。

TXOUTCLK0

TXOUTCLK1出力なし

GTP トランシーバによって生成されるパラレルクロックを提供します。

1 つまたは複数の GTP トランシーバの TXUSRCLK を駆動するために使

用できます。クロックレートは INTDATAWIDTH に依存します。

• INTDATAWIDTH = Low FTXOUTCLK = ラインレート /8

• INTDATAWIDTH = High FTXOUTCLK = ラインレート /10

メモ :

• INTDATAWIDTH が High のとき、デューティサイクルは 50/50 では

なく 60/40 です。

• オーバーサンプリングがイネーブルのときは、 FTXOUTCLK 計算での

ラインレートは PMA ラインレートではなくオーバーサンプリングさ

れたラインレートと同値になります。

TXRESET0

TXRESET1入力非同期

位相アライメント FIFO、 8B/10B エンコーダ、 FPGA TX インターフェイ

スを備えている GTP トランスミッタの PCS をリセットします。

TXUSRCLK0


内部 TX PCS データパスのクロックに使用します。このクロックは常に供

給される必要があります。クロックレートは INTDATAWIDTH に依存し

ます。

• INTDATAWIDTH = Low FTXUSRCLK = ラインレート /8

• INTDATAWIDTH = High FTXUSRCLK = ラインレート /10

TXUSRCLK20


FPGA ロジックと TX インターフェイスの同期に使用します。立ち上がり

エッジで TXUSRCLK と揃えられる必要があります。クロックレートは

FTXUSRCLK および TXDATAWIDTH に依存します。

• TXDATAWIDTH = 0 FTXUSRCLK2 = FTXUSRCLK

• TXDATAWIDTH = 1 FTXUSRCLK2 = FTXUSRCLK/2

表 6-1 : FPGA TX インターフェイスのポート (続き)


説明



UG196 (v1.8.1) 2008 年 12 月 1 日


説明

FPGA TX インターフェイスにより、パラレルデータを GTP トランシーバに書き込み、シリアル

データとして送信できるようになります。このインターフェイスを使用するには、次を実行する必

要があります。

• データインターフェイスの幅を設定します。

• TXUSRCLK2 および TXUSRCLK を適切なレートで動作しているクロックに接続します。

インターフェイス幅の設定

表 6-2 に、TX データパスのインターフェイス幅がどのように決定されるかを示します。 8B/10B エ

ンコードについては、 106 ページの「コンフィギャブル 8B/10B エンコーダ」で詳細に説明します。

図 6-2 に、内部データパスが 8 ビット幅 (INTDATAWIDTH = Low) かつ 8B/10B エンコードがディ

スエーブルのとき、 TXDATA がどのようにシリアル送信されるかを示します。

図 6-3 に、内部データパスが 10 ビット幅 (INTDATAWIDTH = High) かつ 8B/10Bエンコードがディ

スエーブルのとき、TXDATA がどのようにシリアル送信されるかを示します。 TXDATA が 10 ビット

または 20 ビット幅の場合、 8B/10B エンコーダの TXCHARDISPMODE および TXCHARDISPVAL ポートは追加分のビットの送信に使用されます。

表 6-2 : TX データパス幅の設定

INTDATAWIDTH TXDATAWIDTH TXENC8B10BUSE FPGA TX インターフェイス幅

0 0 なし 8 ビット

0 1 なし 16 ビット

1 0 0 10 ビット

1 0 1 8 ビット

1 1 0 20 ビット

1 1 1 16 ビット

図 6-2 : 8B/10B エンコーダはバイパスし、内部データパスが 8 ビットの場合

UG196_c6_02_010908

15 14 13 12 11 10 9 8 7 6 5 4 3 2 1 0 7 6 5 4 3 2 1 0TXDATA

TXDATAWIDTH = 0TXDATAWIDTH = 1

TXDATA




8B/10B エンコードの使用時、データインターフェイスは 8 ビットの倍数で (図 6-2 )、データはシ

リアル送信される前にエンコードされます。 8B/10B エンコードを使用する際のビット順の詳細は、

106 ページの「コンフィギャブル 8B/10B エンコーダ」を参照してください。

TXUSRCLK および TXUSRCLK2 の接続

FPGA TX インターフェイスには、 TXUSRCLK および TXUSRCLK2 の 2 つのパラレルクロック

があります。 TXUSRCLK は、GTP トランスミッタの PCS ロジック用の内部クロックです。必要と

なる TXUSRCLK レートは、 GTP_DUAL タイルの内部データパス幅 (INTDATAWIDTH) および

GTP トランスミッタの TX ラインレートによります (TX ラインレートの決定方法は、 119 ページ

の「Parallel In Serial Out」で説明)。式 6-1 に、 TXUSRCLK レートの算出式を示します。

式 6-1

TXUSRCLK2 は、 GTP トランシーバの TX 側に入力される信号すべてを同期する主要クロックで

す。 GTP トランシーバの TX 側に入力されるほとんどの信号は、TXUSRCLK2 の立ち上がりエッジ

で取り込まれます。 TXUSRCLK2 のレートは、TXDATAWIDTH = 0 のときは TXUSRCLK と同一

で、 TXDATAWIDTH ＝ 1 のときは TXUSRCLK の 1/2 となります。式 6-2 に、 TXDATAWIDTH に基づく TXUSRCLK2 レートの算出式を示します。

式 6-2

TXUSRCLK、 TXUSRCLK2、および CLKIN の関係には、従うべき規則があります。まず、

TXUSRCLK および TXUSRCLK2 は、クロックスキューを可能な限り小限に抑えた状態で、立

ち上がりエッジで揃える必要があります。これにより、ロースキュークロックリソース (BUFG お

よび BUFR) を使用して TXUSRCLK および TXUSRCLK2 を駆動できます。 TXUSRCLK と

TXUSRCLK2 の周波数が同一の場合、同じクロックリソースを使用して両方のクロックを駆動し

ます。2 つのクロックの周波数が異なる場合は、TXUSRCLK を分周して TXUSRCLK2 と同じにし

ます。 2 つのクロックの立ち上がりエッジが必ず揃うように設計する必要があります。「例」セク

ションには、この要件を満たすコンフィギュレーションがいくつか記載されています。

TXUSRCLK、TXUSRCLK2、および CLKIN の周波数が異なる場合でも、同じオシレータをクロッ

クソースとして使用する必要があります。つまり、TXUSRCLK および TXUSRCLK2 の周波数は、

CLKIN の周波数を逓倍または分周したものにする必要があります。 GTP トランシーバは、

REFCLKOUT ピン (GTP_DUAL タイルの両トランシーバで共有されている) または TXOUTCLK ピンを使用する 2 通りの方法で CLKIN へのアクセスを可能にします。「例」セクションには、各ピ

ンを使用するクロックコンフィギュレーション例が含まれます。

図 6-3 : 8B/10B エンコーダはバイパスし、内部データパスが 10 ビットの場合

TXDATA15 14 13 12 11 10 9 8 7 6 5 4 3 2 1 0 7 6 5 4 3 2 1 0

UG196_c6_03_010908

TXDATA

TXDATAWIDTH = 1 TXDATAWIDTH = 0

TXCHARDISPMODE[1]

TXCHARDIPSVAL[1]

TXCHARDISPMODE[0]

TXCHARDIPSVAL[0]

TXCHARDISPMODE[0]

TXCHARDIPSVAL[0]

TXUSRCLK RateLine Rate

Internal Datapath Width----------------------------------------------------------=

TXUSRCLK2 Rate TXUSRCLK (TXDATAWIDTH = 0)=

TXUSRCLK2 RateTXUSRCLK

2------------------------------- TXDATAWIDTH = 1( )=



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REFCLKOUT は CLKIN と同一です。これはフリーランニングクロックで、共有 PMA PLL の

ロック以前から動作します。 REFCLKOUT は CLKIN レートを使用するため、TXUSRCLK および

TXUSRCLK2 を必須レートにするには、逓倍および分周が必要な場合があります。

TXOUTCLK は、既に TXUSRCLK レートに分周されている CLKIN の複製であり、必要な分周器

が少数で済む場合があります。ただし、 TXOUTCLK はフリーランニングクロックではありませ

ん。共有 PMA PLL のロック後にのみ有効で、TX の位相アライメントがオンになっているときは使

用できません (110 ページの「TX バッファ、位相アライメント、およびバッファバイパス」を参照)。

例

図 6-4 から図 6-8 では、 FPGA クロックリソースを使用して TX インターフェイスのパラレルク

ロックを駆動するいくつかの方法を示します。

TXOUTCLK による GTP TX の駆動 (1 バイトモード )

図 6-4 では、 TXOUTCLK を使用して 1 バイトモード (TXDATAWIDTH = 0) で TXUSRCLK および TXUSRCLK2 を駆動しています。

図 6-4 : TXOUTCLK による TXUSRCLK および TXUSRCLK2 の駆動

GTP

BUFG BUFR(1)

TXOUTCLK

TXDATA

TXUSRCLK

TXUSRCLK2

UG196_c6_04_100406

メモ :

1. クロックの大周波数と BUFR のジッタ制限は、『Virtex-5 データシート : DC 特性およびスイッチ特性』および『Virtex-5 FPGA コンフィギュレーションガイド』を参照してください。




TXOUTCLK による GTP TX の駆動 (2 バイトモード )

図 6-5 および図 6-6 の例では、2 バイトデータパス (TXDATAWIDTH = 1) を使用しています。この

ような場合、 TXOUTCLK が TXUSRCLK を駆動し、さらに DCM または PLL を使用して 2 分周

されて TXUSRCLK2 を駆動します。

TXOUTCLK による複数のトランシーバの駆動 (データパスが 2 バイトの場合)

図 6-7 には、TXOUTCLK が複数の GTP ユーザークロックを駆動する例を示します。このような場

合、すべての GTP トランシーバのクロックが適切、かつ同一のリファレンスクロックを共有する必

要があります。図 6-7 では、上部に位置する GTP が 2 バイトのインターフェイスを使用するため、

クロックを分周して TXUSRCLK2 を生成する必要があります。

図 6-5 : データパスが 2 バイトの場合、 DCM を使用したクロックの作成

図 6-6 : データパスが 2 バイトの場合、 PLL を使用したクロックの作成

GTP

DCM

CLKFB

CLKIN

RST

BUFG

CLK0

PLLLKDET

TXOUTCLK

TXUSRCLK2

TXUSRCLK

TXDATA (16 20 )

CLKDV

LOCKED

FPGA

UG196_c6_05_051507

GTP

PLL_BASE

CLKIN

RST

CLKOUT0PLLLKDET

TXOUTCLK

TXUSRCLK2

TXUSRCLK

TXDATA (16 20 )

CLKOUT1

LOCKED

FPGA

UG196_c6_06_032907

BUFG



UG196 (v1.8.1) 2008 年 12 月 1 日


REFCLKOUT による複数トランシーバの駆動 (データパスが 2 バイトの場合)

図 6-8 に、REFCLKOUT を使用して USRCLK 信号を作成する方法を示します。 REFCLKOUT は、

GTP_DUAL タイルがリセットされたときでも、継続的に動作します。ただし、適切な USRCLK 周

波数を作成するには、追加のクロックリソースが必要な場合があります。図 6-8 に、 PLL を使用し

て REFCLKOUT から TXUSRCLK および TXUSRCLK2 周波数を作成する例を示します。 PLL の

代わりに DCM を使用できますが、 REFCLKOUT 　レートがターゲットとする TXUSRCLK レー

トの整数倍でない場合は PLL の方が便利です。

図 6-7 : データパスが 2 バイトの場合、 TXOUTCLK による複数のトランシーバの駆動

GTP

PLLLKDET

TXOUTCLK LOCKED

TXUSRCLK2

TXUSRCLK

TXDATA (16 20 )

GTP TXUSRCLK2

TXUSRCLK

TXUSRCLK

TXUSRCLK2

TXDATA (16 20 )

2

UG196_c6_07_112907

FPGA




図 6-8 : データパスが 2 バイトの場合、 REFCLKOUT による複数のトランシーバの駆動

GTP

GTP_DUAL

GTP

UG196_c6_08_040907

PLL_BASE

CLKIN

RSTCLKOUT0

REFCLKOUT

PLLLKDET

TXUSRCLK2

TXUSRCLK

TXUSRCLK2

TXUSRCLK

TXDATA (16 20 )

CLKOUT1

LOCKED

TXDATA (16 20 )

FPGA BUFG



UG196 (v1.8.1) 2008 年 12 月 1 日

コンフィギャブル 8B/10B エンコーダR

コンフィギャブル 8B/10B エンコーダ

概要

多数のプロトコルが出力されるデータに 8B/10B エンコードを使用します。 8B/10B は業界標準の

エンコード方法で、パフォーマンスを向上させるため、バイトごとに 2 ビットのオーバーヘッドも

処理します。表 6-3 に、 8B/10B のメリットとデメリットを簡潔に示します。付録 C には、 8B/10B では 8 ビット値がどのように 10 ビットデータおよび制御シーケンスにマップされるかが記載され

ています。

GTP トランシーバは 8B/10B エンコーダを備えており、FPGA のリソースを使用することなく、TX データをエンコードします。また、エンコードが不要な場合は、ブロックをディスエーブルにしてレ

イテンシを小にできます。

表 6-3 : 8B/10B のトレードオフ

8B/10B のメリット 8B/10B のデメリット

• DC のバランスがとれる : AC カップルされ

たチャネルでのラインチャージングによっ

てビットエラーが増加することはない

• バイトごとに 2 ビットのオーバーヘッド : 送信された全バイトが 10 ビットのキャラク

タにマップされる。結果として、チャネルバンド幅の 20% をオーバーヘッドが使用す

ることになる。

• ランレングス制限 : 遷移しない場合の大

ビット数は 5 であり、レシーバのロックと

その維持が容易

• チャネルの両側で 8B/10B を使用しなけれ

ばならない : 8B/10B データは使用前にデ

コードが必要。

• エラー検出 : すべてのシングルビットエラーと複数ビットエラーの多くは、ディス

パリティおよび out of table エラーチェック

機能を使用して検出可能

• 制御キャラクタ : 8B/10B では、バイトを制

御キャラクタとしてマーク。この機能は、多

数の標準的なプロトコルで使用頻度が高い





表 6-4 で TX エンコーダのポートについて説明します。

表 6-4 : TX エンコーダポート


説明

TXBYPASS8B10B0[1:0]

TXBYPASS8B10B1[1:0]入力 TXUSRCLK2

バイトごとに TX 8B/10B エンコーダの処理を制御します。

TXENC8B10B および INTDATAWIDTH が共に High のとき

(8B/10B がイネーブル) にのみ有効です。

TXBYPASS8B10B[1] が TXDATA[15:8] に対応

TXBYPASS8B10B[0] が TXDATA[7:0] に対応

00 : 両バイトを 8B/10B エンコード

01 : TXDATA[15:8] のみを 8B/10B エンコード

10 : TXDATA[7:0] のみを 8B/10B エンコード

11 : 両バイトとも 8B/10B エンコードされない

TXCHARDISPMODE0[1:0]

TXCHARDISPMODE1[1:0]入力 TXUSRCLK2

8B/10B エンコードがイネーブルのとき、出力データのディスパリ

ティを制御できます。

8B/10B エンコードがディスエーブルのときは、 TX インターフェイ

スのデータバス (バス幅は 10 の倍数) 拡張に使用されます (詳細は、

98 ページの「 FPGA TX インターフェイス」を参照してください) 。

TXCHARDISPMODE[1] は TXDATA[15:8] に対応

TXCHARDISPMODE[0] は TXDATA[7:0] に対応

110 ページの表 6-5 には、 8B/10B エンコードがイネーブルのとき

にTXCHARDISPMODE が出力データのディスパリティの制御に

どのように使用されるかが示されています。

TXCHARDISPVAL0[1:0]

TXCHARDISPVAL1[1:0]入力 TXUSRCLK2

8B/10B エンコードがイネーブルのとき出力データのディスパリ

ティを制御できます。

8B/10B エンコードがディスエーブルの時は、 10 ビットおよび 20 ビット TX インターフェイスのデータバス拡張に使用されます (詳

細は、 98 ページの「FPGA TX インターフェイス」を参照してくだ

さい)。

TXCHARDISPVAL[1] は TXDATA[15:8] に対応

TXCHARDISPVAL[0] は TXDATA[7:0] に対応

110 ページの表 6-5 には、 8B/10B エンコードがイネーブルのとき

にTXCHARDISPVAL が出力データのディスパリティの制御にど

のように使用されるかが示されています。



UG196 (v1.8.1) 2008 年 12 月 1 日

コンフィギャブル 8B/10B エンコーダR


説明

8B/10B エンコーダのイネーブル

GTP トランシーバの 8B/10B エンコーダをディスエーブルにするには、TXENC8B10BUSE を Low に駆動する必要があります。一方、イネーブルにするには TXENC8B10BUSE を High に駆動しま

す。エンコーダをオフにしたときの TXDATA ポートの動作は、 98 ページの「FPGA TX インター

フェイス」で説明しています。

TXCHARISK0[1:0]

TXCHARISK1{1:0]入力 TXUSRCLK2

TXDATA を 8B/10B K キャラクタとして送信するには、High に設

定します。 TXCHARISK は、付録 C の「8B/10B で有効なキャラク

タ」にある 8B/10B 表の K キャラクタ表に記載されている

TXDATA 値に対してのみアサートします。

TXCHARISK[1] は TXDATA[15:8] に対応

TXCHARISK[0] は TXDATA[7:0] に対応

8B/10B エンコードをバイパスするバイトに対しては未定義です。

TXENC8B10BUSE0

TXENC8B10BUSE1入力 TXUSRCLK2

8B/10B エンコーダをイネーブルにするには、 High に設定します。

INTDATAWIDTH も High にする必要があります。

0 : 8B/10B エンコーダをバイパスします。このオプションでレ

イテンシが削減されます。

1 : 8B/10B エンコーダをイネーブルにします。 INTDATAWIDTH も 1 に設定します。

TXKERR0[1:0]

TXKERR1[1:0]出力 TXUSRCLK2

K キャラクタに無効なコードが指定されたことを示します。

1 バイトインターフェイス :

TXKERR[0] は TXDATA[7:0] 対応


TXKERR[0] は TXDATA[15:8] に対応

TXKERR[1] は TXDATA[7:0] に対応

TXRUNDISP0[1:0]

TXRUNDISP1[1:0]出力 TXUSRCLK2

8B/10B エンコーダの現在のランニングディスパリティを示しま

す。このディスパリティは、数サイクル前にクロック入力された

TXDATA に対応します。


TXRUNDISP[0] は前の TXDATA[7:0] データに対応




表 6-4 : TX エンコーダポート (続き)


説明




8B/10B のビットおよびバイト順序

8B/10B エンコーダではビット a0 が初に送信される必要があるので、GTP トランシーバは常に

も右にあるビットから送信します。このため、 8B/10B エンコード後のビット順序は、付録 C 「8B/10B で有効なキャラクタ」に記載されている順序と逆になります。 GTP トランシーバの

8B/10B エンコーダは、 8B/10B と一致するよう自動的にビット順序を反転します (図 6-9)。

これと同じ理由から、2 バイトインターフェイスを使用する場合、初に送信されるバイト (バイト

0) は TXDATA[7:0] に、2 番目のバイトは TXDATA[15:8]] に配置される必要があります。このバイ

ト配置によって、 8B/10B エンコードで求められるように、バイト 0 ビットがバイト 1 ビットの前

に確実に送信されます。

K キャラクタ

8B/10B 表には、ファンクションの制御に頻繁に使用される特殊文字 (K キャラクタ) が含まれます。

TXDATA を通常データとしてではなく、 K キャラクタとして送信するには、 TXCHARISK ポート

を High に駆動する必要があります。 TXDATA が有効な K キャラクタではない場合、エンコーダは

TXKERR を High に駆動します。

ランニングディスパリティ

8B/10B では、送信された 0 と 1 のバランスを取るためにランニングディスパリティが使用されま

す。あるキャラクタが送信されると、エンコーダでは常にランニングディスパリティが再度計算さ

れます。現時点での TX ランニングディスパリティは、TXCHARDISP ポートから読み出すことが

できます。このランニングディスパリティは、TXDATA が FPGA TX インターフェイスにクロック

入力されてから数クロックサイクル後に算出されます。したがって、一部のプロトコルで必要とさ

れるような、次の送信値の決定には使用できません。

ランニングディスパリティは通常、次に、正負どちらの 10 ビットコードを送信するかを決定する

ために使用されます。エンコーダでは、ディスパリティを使用して制御情報を送信するプロトコル

に適用するため、次のディスパリティ値を直接制御することもできます。たとえば、反転されたディ

スパリティと共に送信された Idle キャラクタを使用し、クロックコレクションを開始する場合もあ

図 6-9 : 8B/10B エンコード

a0b0c0d0e0i0f0g0h0j0a0b0c0d0e0i0f0g0h0j0a1b1c1d1e1i1f1g1h1j1

UG196_c6_09_112807

TXDATA

TXDATAWIDTH = 1

8B/10B

15 14 13 12 11 10 9 8 7 6 5 4 3 2 1 0

H1G1 F1 E1 D1 C1 B1 A1 H0 G0 F0 E0 D0 C0 B0 A0 H0 G0 F0 E0 D0 C0 B0 A0

7 6 5 4 3 2 1 0

8B/10B

TXDATAWIDTH = 0

TXDATA



UG196 (v1.8.1) 2008 年 12 月 1 日

TX バッファ、位相アライメント、およびバッファバイパスR

ります。表 6-5 に、TXCHARDISPMODE および TXCHARDISPVAL ポートを使用して出力される

ディスパリティ値をどのように制御するかを示します。

8B/10B のバイパス

エンコーダでは、TXBYPASS8B10B 信号を使用して出力データを総合的に制御します。 8B/10B エ

ンコーダをバイパスし、 10 ビットのコードを直接書き込むには、 TXBYPASS8B10B を High に駆

動する必要があります。 TXBYPASS8B10B が High の間、バイト対応の TX インターフェイスは、100 ページの図 6-2 と同様です。 TXBYPASS8B10B を使用してエンコーダをバイパスする際、レイテンシ

は減少されませんが、TX インターフェイスの各バイトをクロックサイクルごとにバイパスできます。

TX バッファ、位相アライメント、およびバッファバイパス

概要

GTP TX データパスには、PCS で使用される 2 つの内部パラレルクロックドメイン、PMA パラレ

ルクロック (XCLK) ドメインおよび TXUSRCLK ドメインがあります。データ送信する場合、

XCLK レートと TXUSRCLK レートを一致させ、2 つのドメイン間の位相差をなくす必要がありま

す。図 6-10 に、 XCLK および USRCLK ドメインを示します。

表 6-5 : TXCHARDISPMODE および TXCHARDISPVAL と出力されるディスパリティ

TXCHARDISPMODE TXCHARDISPVAL 出力されるディスパリティ値

0 0 通常、 8B/10B エンコーダによって算出します。

0 1TXDATA のエンコード時に、通常のランニング

ディスパリティを反転します。

1 0TXDATA のエンコード時に、強制的に負のラン

ニングディスパリティを送信します。

1 1TXDATA のエンコード時に、強制的に正のラン

ニングディスパリティを送信します。




GTP トランスミッタには TX バッファおよび TX 位相アライメント回路が含まれ、PMACLK および

TXUSRCLK ドメイン間の位相差を調整します。すべての TX データパスは、これらの回路のいずれ

かを使用する必要があります。表 6-6 に、バッファリングと位相アライメントのトレードオフを示し

ます。

TX 位相アライメント回路を使用することで、GTP トランシーバ間のスキューを小限にできます。

図 6-11 に複数の GTP トランシーバの PMACLK ドメインを共通クロックに揃えることにより、ど

のようにレーンスキューが削減されるかを示します。

また、図 6-11 には、共通クロックへの位相アライメント前後のレーンを示しています。位相アライ

メント前は、すべての PMACLK に任意の位相差があります。しかし、調整後の位相差は共通クロッ

図 6-10 : クロックドメインおよび調整ロジック

TX

TX-PMA TX-PCS

TX

PMAPLL

PMA PLL

同チャネルのRX パラレルデータ

TXPISO

FIFO

PRBS

8B/

10B

TX PIPE

FPGA

PMA (XCLK)

PCS (TXUSRCLK)

FPGA

(TXUSRCLK2)

UG196_c6_10_080806

表 6-6 : バッファリングおよび位相アライメントのトレードオフ

TX バッファ TX 位相アライメント

使いやすさ

可能であれば、TX バッファを使用。動

作が強力かつ容易。

余分なロジックとクロックソース

に対する追加制約が必要。

TXOUTCLK は使用不可。

レイテンシ低いレイテンシが非常に重要な場合、

TX バッファはバイパスする。

データパスで使用するレジスタが、

より少数。

スキュー削減

TX バッファを使用することで、

スキューが削減されることはない。

位相アライメント回路の使用して

GTP トランシーバ間のスキューを

削減可能。関連したすべての GTP トランシーバ間のラインレートを

同一にする。

オーバー

サンプリング

オーバーサンプリングには、 TX バッ

ファの使用が必須。



UG196 (v1.8.1) 2008 年 12 月 1 日


クのスキューのみで、データパスのレイテンシが一致している限り、すべてのデータが同時に送信

されます。

オーバーサンプリングがイネーブルのとき (OVERSAMPLE_MODE = TRUE)、 TX バッファは

ビット補間に使用され、常にアクティブとなっている必要があります。ビルトインの 5 倍オーバー

サンプリング機能の詳細は、 152 ページの「オーバーサンプリング」を参照してください。


表 6-7 で TX バッファリングおよび位相アライメントポートを構成している信号について説明し

ます。

図 6-11 : 位相アライメント前後の図

GTP TX

GTP TXGTP TX

GTP TX

UG196_c6_11_080806

表 6-7 : TX バッファリングおよび位相アライメントポート


説明

PLLLKDET 出力非同期

High のとき、VCO レートが目的のレートにおける許容可能な範囲内

であることを示します。この条件が満たされるまで、タイル内のいず

れの GTP トランシーバの動作も安定しません。


各 GTP_DUAL タイルからの REFCLKOUT ポートは共有 PMA PLL に入力されているリファレンスクロック (CLKIN) への直接アクセス

を提供します。 FPGA ロジックで使用するための配線も可能です。

TXBUFSTATUS0[1:0]

TXBUFSTATUS1[1:0]出力 TXUSRCLK2

TX バッファのステータス

TXBUFSTATUS[1] : TX バッファはオーバーまたはアンダーフロー

1 : FIFO がオーバーフローまたはアンダーフロー

0 : オーバーフロー /アンダーフローのエラーなし

TXBUFSTATUS[0] : TX バッファはフル

1 : FIFO は少なくとも 1/2 フル

0 : FIFO は 1/2 フル未満

TXBUFSTATUS[1] は High になると、 TXRESET がアサートされる

まで High が保持されます。




TXENPMAPHASEALIGN 入力非同期

アクティブになると、GTP_DUAL タイルの両トランシーバで XCLK を TXUSRCLK に揃えることができ、TX バッファのバイパスが可能

となります。これにより、複数の GTP トランシーバの XCLK を同期

させることができるため、 TX スキューが削減されます

TXOUTCLK0

TXOUTCLK1出力なし

GTP トランシーバによって生成されたパラレルクロックを提供しま

す。 1 つまたは複数の GTP トランシーバの TXUSRCLK を駆動する

ために使用できます。クロックレートは INTDATAWIDTH に依存し

ます。

• INTDATAWIDTH が Low のとき :

FTXOUTCLK = ラインレート /8

• INTDATAWIDTH が High のとき :

FTXOUTCLK = ラインレート /10

メモ :

• INTDATAWIDTH が High のときは、デューティサイクルは 50/50 ではなく 60/40 です。 TX 位相アライメント回路が使用され

るときは、 TXOUTCLK で TXUSRCLK を駆動できません。

• オーバーサンプリングがイネーブルのときは、 FTXOUTCLK 計算

でのラインレートは PMA ラインレートではなくオーバーサンプ

リングされたラインレートと同値になります。

TXPMASETPHASE 入力非同期アクティブのとき、 GTP_DUAL タイルの両 GTP トランシーバによ

り XCLK と TXUSRCLK が揃えられます。

TXUSRCLK0


内部 TX PCS データパスのクロックに使用します。このクロックは常

に供給される必要があり、レートは INTDATAWIDTH に依存します。

• INTDATAWIDTH が Low のとき :

FTXUSRCLK = ラインレート /8

• INTDATAWIDTH が High のとき : FTXUSRCLK = ラインレート /10

表 6-7 : TX バッファリングおよび位相アライメントポート (続き)


説明



UG196 (v1.8.1) 2008 年 12 月 1 日


表 6-8 で TX バッファリングおよび位相アライメントの属性について説明します。

表 6-8 : TX バッファリングおよび位相アライメントの属性

属性説明

OVERSAMPLE_MODE

両 GTP_DUAL トランシーバで共有された属性で、ビルトインの 5 倍オーバーサンプリン

グ回路をアクティブにします。 GTP トランシーバが 100Mb/s ～ 500Mb/s のラインレー

トで動作する場合は、オーバーサンプリングをイネーブルにする必要があります。

TRUE : デジタルオーバーサンプリングはイネーブル

FALSE : デジタルオーバーサンプリングはディスエーブル

5 倍デジタルオーバーサンプリングの詳細は、 152 ページの「オーバーサンプリング」を

参照。


PLL クロックを分周し、高速なTX クロックを生成します。クロックの両エッジを使用す

るため、分周されたクロックは要求した TX ラインレートの 1/2 で動作します。設定可

能な分周値は 1、 2、および 4 です。両方の GTP トランシーバで同一の分周値が必要な場

合に、これらのトランシーバにクロックを供給するには、この分周器を使用します。

PLL_TXDIVSEL_COMM_OUT を使用するとき、PLL_TXDIVSEL_OUT は両方とも 1 に設定します。 119 ページの「Parallel In Serial Out」を参照してください。

PLL_TXDIVSEL_OUT_0

PLL_TXDIVSEL_OUT_1

PLL クロックを分周し、高速なTX クロックを生成します。クロックの両エッジを使用す

るため、分周されたクロックは要求した TX ラインレートの 1/2 で動作します。設定可

能な分周値は 1、 2、および 4 です。各 GTP トランシーバには個別の PLL_TXDIVSEL _OUT があります。トランシーバに別々の分周器が必要な場合は、 PLL_TXDIVSEL_ COMM_OUT の代わりに、これらの属性を使用し、 PLL_TXDIVSEL_COMM_OUT を

1 に設定します。詳細は、 119 ページの「Parallel In Serial Out」を参照してください。 TX バッファをバイパスする場合は、 PLL_TXDIVSEL_OUT_0 および PLL_TXDIVSEL_ OUT_1 を1 に設定する必要があります。詳細は115 ページの「TX 位相アライメント回路

を使用した TX バッファのバイパス」を参照してください。

PMA_COM_CFG PMA に共通のコンフィギュレーション属性。デフォルト値のままにします。 RocketIO GTP Transceiver Wizard で自動的に値が決定されます。

TX_BUFFER_USE_0

TX_BUFFER_USE_1

TX バッファの使用の有無を決定します。

TRUE : TX バッファを使用します。

FALSE : TX バッファをバイパスします。 FALSE に設定するときは、位相アライメン

ト回路を使用する必要があります。

TX_XCLK_SEL0

TX_XCLK_SEL1

TX バッファの後にある PCS のクロックドメインを駆動するクロックを選択します。

属性は次のように設定します。

TXOUT : TX_BUFFER_USE = TRUE のときに使用

TXUSR : TX_BUFFER_USE = FALSE のときに使用

TXRX_INVERT0

TXRX_INVERT1

異なるモードでの動作に対応するよう、 GTP トランシーバ内のクロックパスを適化す

るインバータを制御します。属性は次のように設定します。

00000 : TX_BUFFER_USE = TRUE のときに使用

00100 : TX_BUFFER_USE = FALSE のときに使用




説明

TX バッファの使用

TX バッファを使用してドメイン間の位相差を一致させるには、TX_BUFFER_USE を TRUE に設

定します。 TXBUFSTATUS がオーバーフローまたはアンダーフローを示した場合は、必ずバッファ

をリセットする必要があります。バッファは GTPRESET (80 ページの「リセット」 ) または

TXRESET (98 ページの「FPGA TX インターフェイス」 ) を使用してリセットできます。また、

GTPRESET をアサートすることで、 GTP_DUAL タイル全体のリセットシーケンスがトリガされ

ます。

TX 位相アライメント回路を使用した TX バッファのバイパス

TX_BUFFER_USE を FALSE に設定する場合は、その代わりに TX 位相アライメント回路を使用する

必要があります。この回路を使用して XCLK と TXUSRCLK の位相を一致させるには、次の手順に従

います。

1. TXRX_INVERT0 および TXRX_INVERT1 を 00100 に設定します。

2. TX_XCLK_SEL0 および TX_XCLK_SEL1 を TXUSR に設定します。

3. すべてのクロックが安定してから TXENPMAPHASEALIGN を High に駆動します。

位相アライメントを反復実行する場合を除き、 TXENPMAPHASEALIGN は High に保持しま

す。 TXENPMAPHASEALIGN を Low に駆動すると、位相のアライメントが失われます。

4. TXUSRCLK2 の 512 サイクル分待機してから TXPMASETPHASE を High に駆動します。

5. 表 6-9 で指定された TXUSRCLK2 クロックサイクル分待機してから TXPMASETPHASE を

Low に駆動します。これで、 PMACLK および TXUSRCLK の位相が揃えられます。

次に示す状態が発生したときは、この位相アライメントの手順を再実行する必要があります。

• GTPRESET のアサート

• PLLPOWERDWNB のディアサート

• クロックソースの変更

図 6-12 に、TX 位相アライメントの過程を示します。 TXENPMAPHASEALIGN と TXPMASETPHASE は共有されたタイルピンであるため (68 ページの「共有 PMA PLL」を参照)、この過程は常に両方の

GTP トランシーバに適用されます。 TX 位相アライメント回路の使用時、 TXOUTCLK は

TXUSRCLK のソースとして使用できません。詳細は、98 ページの「FPGA TX インターフェイス」


表 6-9 : 必要な TXUSRCLK2 クロックのサイクル数

PLL_DIVSEL_COMM_OUT TXUSRCLK2 が待機するサイクル数

1 4096

2 8192

3 16384

メモ :

1. TX バッファをバイパスするときは、 PLL_TXDIVSEL_OUT_0 および PLL_TXDIVSEL_OUT_1 を 1 で分周するように設定する必要があります。 2 または 4 での分周は、両チャネルで共通な PLL_TXDIVSEL_ COMM_OUT を使用して指定する必要があります。 PLL_TXDIVSEL_OUT_0 および PLL_TXDIVSEL_ OUT_1 が 1 に設定されている場合は、 GTP_DUAL タイルの GTP0 トランスミッタおよび GTP1 トランスミッタは同一のラインレートで動作します。



UG196 (v1.8.1) 2008 年 12 月 1 日


位相アライメントの開始前に、共有 PMA クロックおよび TXUSRCLK が共に安定していることが

重要です。

• REFCLKOUT が TXUSRCLK を直接駆動する場合、 PLLLKDET がアサートしてから位相ア

ライメントを開始します。

• TXUSRCLK が DCM または PLL から入力される場合、位相アライメント前に、DCM または

PLL からの PLLLKDET および LOCKED 信号を待機する必要があります。

TX 位相アライメント回路を使用した TX スキューの小化

TX 位相アライメント回路は、GTP トランシーバ間の TX スキューを小限にするためにも使用でき

ます。位相アライメントをイネーブルにする際には、すべての GTP トランシーバの TXUSRCLK の

ソースが同一であり、このクロックが低スキューのクロッキングリソース (BUFG または BUFR) を

使用して配線されている必要があります。図 6-13 に、 TXUSRCLK 信号を低スキューで動作させる

場合の駆動方法を示します。バッファバイパス時の位相アライメントに適用される制限が、低ス

キューの位相アライメントにも適用されます。

.

図 6-12 : TX PMACLK の位相アライメント図

RESETDONE0RESETDONE1

TXENPHASEALIGN

TXPMASETPHASE

512 TXUSRCLK2

150 μs

TXUSRCLK2 UG196_c6_12_112907

図 6-13 : 低スキューの TX 位相アライメントコンフィギュレーション

GTP

GTP

BUFG BUFR

TXUSRCLK

REFCLKOUT

TXUSRCLK

UG196_c6_13_112907

( )




TX における極性制御

概要

GTP トランシーバには、PCS からの出力データをシリアル化して送信する前に、その極性を反転させ

る TX 極性制御ファンクションが含まれます。出力データの極性を反転させるには、 TXPOLARITY ポートを High に駆動します。


表 6-10 で TX の極性制御ポートについて説明します。


説明

GTP トランシーバは TX データの送信前に、その極性を反転できます。この機能を使用して、ボー

ド上のスワップされた TXP/TXN 差動トレースでハードウェア修正を回避できます。

表 6-10 : TX 極性制御ポート


説明

TXPOLARITY0

TXPOLARITY1入力 TXUSRCLK2

終的なトランスミッタの出力を反転するかを指定

します。

0 : 反転しない。 TXP は正、 TXN は負。

1 : 反転される。 TXP が負、 TXN が正。



UG196 (v1.8.1) 2008 年 12 月 1 日

TX PRBS ジェネレータR

TX PRBS ジェネレータ

概要

擬似乱数ビットシーケンス (PRBS) は、一般に、高速リンクにおけるシグナルインテグリティの検

証に使用されます。これらのシーケンスには規則性がないように見えますが、リンク品質の計測に

使用可能な特定のプロパティがあります。

GTP PRBS ブロックは、業界標準規格の PRBS パターンを作成できます。表 6-11 に、利用可能な

PRBS パターンとその一般的な用途を示します。


表 6-12 で TX PRBS ジェネレータのポートについて説明します。


表 6-11 : 擬似乱数ビットシーケンス

名前多項式シーケンス長

(ビット )連続した 0 一般的な用途

PRBS-7 1 + X6 + X7 (反転) 27 - 1 7 8B/10B を使用するチャネルのテストに使用

PRBS-23 1 + X18 + X23 (反転) 223 - 1 23ITU-T Recommendation O.150, Section 5.6 SONET 仕様で推奨されているテストパターンの 1 つ

PRBS-31 1 + X28 + X31 (反転) 231 - 1 31ITU-T Recommendation O.150, Section 5.8 10 ギガビットイーサネットに推奨されている PRBS テストパターン。 IEEE 802.3ae-2002 を参照

表 6-12 : TX PRBS ジェネレータポート


説明


GTP_DUAL タイル全体の内部データパス幅を指定します。PRBS ジェネ

レータは INTDATAWIDTH が High (内部データパスは 10 ビット ) のと

きのみ動作します。

TXENPRBSTST0[1:0]

TXENPRBSTST1[1:0]入力 TXUSRCLK2

トランスミッタのテストパターン生成を制御します。 PRBS は、テスト

パターン生成回路をイネーブルにすることにより作成されます。

PRBS ジェネレータが有効な場合は、INTDATAWIDTH を High (10 ビッ

トの内部データパス幅モード ) に設定する必要があります。

00 : テストパターン生成はオフ (標準動作モード )

01 : 27-1 の PRBS 生成をイネーブル



PRBS パターンには決定性があるため、レシーバでは PRBS の生成シー

ケンスと比較して受信データを確認できます。




説明

ビルトイン PRBS ジェネレータは各 GTP トランシーバに含まれます。この機能はチャネルテスト

の際に、ループバックおよびビルトイン PRBS チェッカなどのその他のテスト機能と併用可能で

す。また、10 ビットの内部データ幅モードのみがサポートされるため、PRBS ジェネレータがイネー

ブルのときは、 INTDATAWIDTH を High に駆動する必要があります。

PRBS ジェネレータを使用する場合、INTDATAWIDTH を High に駆動し、内部データパス幅を 10 ビットにしてください。 PRBS テストモードは TXENPRBSTST ポートを使用して選択します。

ポートの設定は、表 6-12 に示されています。

Parallel In Serial Out

概要

Parallel In Serial Out (PISO) ブロックは GTP TX データパスの中心的役割を果たすものです。この

ブロックは、共有 PMA PLL からの高速クロックを使用し、PCS からのパラレルデータをシリアル

化します。

PISO ブロックは、パラレルクロックサイクルごとに 8 ビットまたは 10 ビット (タイルの内部デー

タ幅、 INTDATAWIDTH に依存) をシリアルデータに変換します。クロックレートは共有 PMA PLL レートによって決定し、ローカルにある TX 分周器で分周されます。


表 6-13 で TX PISO のポートについて説明します。

表 6-13 : TX PISO ポート


説明


GTP_DUAL タイル全体の内部データパス幅を

指定します。このポートは共有されており、 68 ページの「共有 PMA PLL」でも説明します。

0 : 内部データパスは 8 ビット幅




UG196 (v1.8.1) 2008 年 12 月 1 日

Parallel In Serial OutR

表 6-14 で TX PISO の属性について説明します。

説明

式 6-3 に、オーバーサンプリングなし (OVERSAMPLE_MODE = FALSE に設定) で動作している

場合の TX ラインレートの算出方法を示します。 PLL_TXDIVSEL_COMM_OUT が 1 より大きい

ときは PLL_TXDIVSEL_OUT は必ず 1 に設定し、逆の場合も同様です。 GTP_DUAL タイル内の

両 GTP トランシーバが同一の TX ラインレートを使用する場合、 PLL_TXDIVSEL_COMM_OUT を使用する必要があります。

式 6-3

オーバーサンプリングがアクティブ場合は、式 6-4 を使用してラインレートを算出してください。

式 6-4

オーバーサンプリングの詳細は、 152 ページの「オーバーサンプリング」を参照してください。

表 6-14 : TX PISO 属性

属性説明

OVERSAMPLE_MODE

この共有属性は、両 GTP トランシーバのビルトインの 5 倍

オーバーサンプリング回路をアクティブにします。 GTP トラ

ンシーバが 100Mb/s ～ 500Mb/s のラインレートで動作する

ときは、オーバーサンプリングをイネーブルにする必要があ

あります。

TRUE : タイル上の 2 つの GTP トランシーバのビルトイ

ン 5 倍オーバーサンプリングをイネーブルにします。

FALSE : デジタルオーバーサンプリングをディスエー

ブルにします。

5 倍デジタルオーバーサンプリングの詳細は、152 ページの

「オーバーサンプリング」を参照。

PLL_TXDIVSEL_OUT_0

PLL_TXDIVSEL_OUT_1

各 GTP トランシーバの TX ラインレートの分周値を指定し

ます。 PLL_TXDIVSEL_COMM_OUT が 1 より大きい場合

は PLL_TXDIVSEL_OUT を 1 に設定します。 TX ライン

レートは PLL_TXDIVSEL_COMM_OUT で指定します。分周値は 1、 2、または 4 に設定できます。


タイル内の 2 つの GTP トランシーバの共通ラインレート分

周値を指定します。タイル内の両 GTP トランシーバのライ

ンレートが同一の場合、共通の分周器を使用することに

よってレーン間のスキューを削減します。 PLL_TXDIVSEL _COMM_OUT が 1 より大きい場合は PLL_TXDIVSEL_ OUT は常に 1 します。分周値は 1、 2、または 4 に設定でき

ます。

TX Line RatePLL Clock Rate 2×

PLL_TXDIVSEL_OUT PLL_TXDIVSEL_COMM_OUT×--------------------------------------------------------------------------------------------------------------------------------------------------=

TX Line RatePLL Clock Rate 2×

PLL_TXDIVSEL_OUT PLL_TXDIVSEL_COMM_OUT× 5×------------------------------------------------------------------------------------------------------------------------------------------------------------=




コンフィギュレーション可能な TX ドライバ

概要

GTP TX ドライバは、高速電流モードの差動出力バッファです。このドライバは、シグナルインテ

グリティを大にすることを目的として次の機能を備えています。

• 差動電圧制御

• プリエンファシス

• 設定可能な終端インピーダンス

これらの各機能がシグナルインテグリティに与える影響の大きさは、ボードおよびレシーバに依存

します。これらを使用し、どのようにシグナルインテグリティを適にするかは、第 10 章の「GTP およびボード間のインターフェイス」で説明しています。図 6-14 に、 TX ドライバのセグメントを

示します。

図 6-14 : TX ドライバのセグメント

MGTAVTTTX

TxData[9:0]

TX

MGTTXN

MGTTXP

TXPREEMPHASIS[2:0]

TXBUFDIFFCTRL[2:0] TXDIFFCTRL[2:0]

UG196_c6_14_051107

PISO10:1

TXPREEMPHASIS[2:0]



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コンフィギュレーション可能な TX ドライバR


表 6-15 で TX ドライバのポートについて説明します。

表 6-16 で TX ドライバの属性について説明します。

説明

差動電圧制御

TX ドライバの差動幅の大きさは TXDIFFCTRL および TXBUFDIFFCTRL ポートを使用して制

御できます。図 6-17 に示すように、TXDIFFCTRL は主要パッドドライバとプリエンファシスパッ

ドドライバの駆動強度を制御します。表 6-18 には、差動出力電圧をポート設定別に示しています。

表 6-15 : TX ドライバのポート


説明

MGTTXN0

MGTTXN1

MGTTXP0

MGTTXP1

出力 (パッド )

TX

シリアル

クロック

TXN および TXP は、差動トランスミッタ

出力ペアを構成します。これらのポートは

パッドを表すため、その位置は制約する必要

があります (第 4 章の「インプリメンテー

ション」を参照)。また、これらのポートはデ

ザインの上位に配置します。

TXBUFDIFFCTRL0[2:0]

TXBUFDIFFCTRL1[2:0]入力非同期

プリドライバの強度を制御します。トラン

シーバのTXDIFFCTRL ポートと同一値に

接続します。

TXDIFFCTRL0[2:0]

TXDIFFCTRL1[2:0]入力非同期

トランスミッタの差動出力幅を制御します。

表 6-18 に、差動電圧幅の概算値を設定別に

示します。

TXPREEMPHASIS0[2:0]

TXPREEMPHASIS1[2:0]入力非同期

表 6-18 に示すように、駆動能力およびプリ

エンファシスの相対的強度を制御します。

表 6-16 : TX ドライバの属性

属性説明

TX_DIFF_BOOST0

TX_DIFF_BOOST1

TX ドライバおよびプリエンファシスバッファの駆動能力を変更しま

す。FALSE に設定すると、プリエンファシスの比率が増加します。差動

出力幅およびプリエンファシスの公称値は表 6-18を参照してください。

TX_DIFF_BOOST = TRUE (デフォルト設定) のときは、差動出力幅全

体が減少します。




パッドドライバは、出力の振幅が TXBUFDIFFCTRL によって制御されているプリドライバで駆動

されます。 TX パッドの出力幅がプリドライバの出力幅によって変動することはありませんが、

TXBUFDIFFCTRL と TXDIFFCTRL の入力は常に接続する必要があります。

TX_DIFF_BOOST が TRUE に設定されている場合は、プリエンファシス/デエンファシスの割合が

増加します。遷移ビットの peak-to-peak 振幅は、TX_DIFF_BUOOST 属性により変動しません。デ

エンファシスの増加により、非遷移ビットの振幅が削減されます。遷移ビットは、 0 から 1、 1 から

0 に変動するときに発生します。非遷移ビットは、現在のビットと 1 つ前のビットが同じ値のとき

に発生します。

プリエンファシス

シリアルトレースでは、低周波数より高周波数が減衰する傾向にあります。プリエンファシスは、送

信データをあらかじめ等化するための手法です。この手法では、低周波数信号よりも電圧の大きな

高周波数信号を送信することにより、高周波数の過剰損失を補完します。

表 6-17 : トランスミッタ出力幅

Port 値トランスミッタ差動出力幅 (mV)

TXDIFFCTRL0[2:0] = TXBUFDIFFCTRL0[2:0]

TXDIFFCTRL1[2:0] = TXBUFDIFFCTRL1[2:0]

000 1100

001 1050

010 1000

011 900

100 800

101 600

110 400

111 0

表 6-18 : トランスミッタプリエンファシス設定

ポート値トランスミッタプリエンファシス (%) (1、 2)

TXPREEMPHASIS0[2:0]

TXPREEMPHASIS1[2:0]

プリエンファシス電圧増加オン TX_DIFF_BOOST = FALSE

(デフォルト設定)

プリエンファシス電圧増加オフ TX_DIFF_BOOST = TRUE

000 2 3

001 2 3

010 2.5 4

011 4.5 10.5

100 9.5 18.5

101 16 28

110 23 39

111 31 52

メモ :

1. 公称値です。厳密な値は『Virtex-5 データシート : DC 特性およびスイッチ特性』を参照してください。

2. プリエンファシスについては、『Handbook of Digital Techniques for High-Speed Design』 [参照 3] および『High-Speed Signal Propagation: Advanced Black Magic』 [参照 6] を参照してください。



UG196 (v1.8.1) 2008 年 12 月 1 日

コンフィギュレーション可能な TX ドライバR

GTP トランシーバで使用されるプリエンファシス手法はデエンファシスです。シリアルビットが

繰り返されると、そのビットの電圧は低減します。たとえば、 1 を 2 つ連続して送信すると、 2 番目

のビットの電圧は初のビットより低くなっています。変化の遅い信号 (低周波数コンポーネント ) は、速く変化する信号 (高周波数コンポーネント ) よりも電圧が削減されます。プリエンファシスお

よびデエンファシスの詳細は、『Handbook of Digital Techniques for High-Speed Design』[参照 3] の

465 ～ 471 ページ、『High-Speed Signal Propagation: Advanced Black Magic』 [参照 6] の 211 ～ 215 ページを参照してください。

GTP トランシーバそれぞれに、プリエンファシス制御用の TXPREEMPHASIS ポートがあります。

表 6-18 には、デエンファシスされたビットの信号振幅の減少比率が TXPREEMPHASIS レベルご

とに示されています。この比率が高いほど、より大きくデエンファシスされます。

高周波数の損失を補填しすぎないよう注意してください。プリエンファシスを過剰に使用すること

で信号のひずみが発生する場合があり、プリエンファシスと RX イコライゼーションを組み合わせ

ることにより (133 ページの「RX 終端およびイコライゼーション」を参照)、チャネルの高周波数信

号が過剰にエンファサイズされる可能性があります。

設定可能な終端インピーダンス

各トランシーバにおける終端インピーダンスは、反射による信号のひずみを小限にするため、そ

のトランシーバが駆動しているシリアルトレースのインピーダンスと可能な限り近似させる必要

があります。終端インピーダンスのキャリブレーション方法の詳細は、第 10 章の「GTP およびボー

ド間のインターフェイス」を参照してください。

TXINHIBIT

TX ドライバには TXINHIBIT ポートがあります。 TXINHIBIT が High 駆動されると、 TX 差動ピ

ンペアは強制的に定数値 (TXP が Low、 TXN が High) にされます。




PCI Express のレシーバ検出機能

概要

GTP トランシーバは、 PHY Interface for PCI Express (PIPE) 仕様で定義されているように、レシー

バ検出機能をサポートします。この機能は TX リンクをあるステートから 2 番目のステートに駆動

し、リンク電圧の変化に要する時間を計測します。レシーバ検出機能の詳細は、 PIPE 仕様で規定さ

れています。


表 6-19 に、この機能に関連するポートを示します。

表 6-19 : レシーバ検出機能用のポート


PHYSTATUS0

PHYSTATUS1出力非同期

電力管理ステートの移行やレシーバ検出などの PHY ファンクション

が完了すると High になります。この信号が P2 から entry および exit 中に遷移して RXUSRCLK2 が動作していない場合、信号送信は非同

期です。

RXSTATUS0[2:0]


RXSTATUS[2:0] のデコードは RX_STATUS_FMT 設定に依存します。

RX_STATUS_FMT = PCIE のとき :

000 : (レシーバ検出シーケンスには) レシーバはない/ (通常動作中の) 受信データは問題なし

001 : 予約済み

010 : 予約済み

011 : (レシーバ検出シーケンスに) レシーバがある

100 : 8B/10B デコーダエラー

101 : エラスティックバッファのオーバーフロー

PIPE 仕様の定義と異なる

110 : エラスティックバッファのアンダーフロー

PIPE 仕様の定義と異なる

111: ディスパリティエラーを受信

RX_STATUS_FMT = SATA のとき :

RXSTATUS[0] : TXCOMSTART 処理の完了

RXSTATUS[1] : COMWAKE 信号が予約済み

RXSTATUS[2] : COMRESET/COMINIT 信号が予約済み



UG196 (v1.8.1) 2008 年 12 月 1 日

PCI Express のレシーバ検出機能R


説明

PCI Express 仕様には、リンク上のトランスミッタによるレシーバの検出を可能にする機能が含ま

れます。レシーバがあるかどうかは、 TXP/TXN の立ち上がり時間に基づいて決定されます。図

6-15 に、レシーバ検出に使用される回路モデルを示します。レシーバ検出を実行するには、GTP ト

ランシーバを P1 パワーダウンステートにする必要があります。さらに、レシーバ検出にはトラン

スミッタとレシーバ間に 75 ～ 200nF の外部カップリングキャパシタが必要で、レシーバは GND 終端する必要があります。

検出シーケンスは、 TXDETECTRX をアサートすると開始します。それに応じて、受信検出ロジッ

クが TXN および TXP を VDD – VSWING/2 に駆動し、それらをリリースします。一定時間 (プログ

ラム可能) の後、 TXN および TXP のレベルがしきい値電圧と比較されます。シーケンスの後に、

レシーバ検出結果が RXSTATUS および PHYSTATUS 出力に反映されます。

TXDETECTRX0


レシーバ検出シーケンスをアクティブにします。 PHYSTATUS がア

サートされ、テスト結果が RXSTATUS 上で確認可能であると示され

ると、シーケンスは終了します。

TXPOWERDOWN0[1:0]

TXPOWERDOWN1[1:0]

RXPOWERDOWN0[1:0]

RXPOWERDOWN1[1:0]

入力非同期

TX および RX リンク電力ステートを制御します。 PCI Express エン

コードに準拠しています。TX と RX は別々に電源を切断できますが、

PCI Express に準拠させるために TXPOWERDOWN と

RXPOWERDOWN を併用する必要があります。

00 : P0 (通常動作)

01 : (複数の) P0 ( リカバリタイムが短いパワーダウン)

10 : P1 ( リカバリタイムが長く、レシーバ検出はオンのまま)

11 : P2 (電力がも低い状態)

表 6-19 : レシーバ検出機能用のポート (続き)


図 6-15 : 受信検出の回路モデル

CCH: < 3 nF

UG196_c6_15_112007

CAC: 75-200 nF RTERMR: 40-60Ω

VTERMR

RTERMT: 40-60Ω

VDD

TXDETECTRX

GTP

TXP




図 6-16 には、レシーバがある場合/ない場合の立ち上がり時間およびレシーバ検出のしきい値を示

します。

PHY はレシーバ検出シーケンスを完了すると、PHYSTATUS を 1 クロックサイクル間アサートし、

RXSTATUS 信号を適切なコードへ駆動します。 PHYSTATUS がアサートされてレシーバ検出の完

了した後には、TXDETECTRX をディアサートする必要あります。図 6-17 に、このプロセスを図示

します。

図 6-16 : 受信検出のしきい値

図 6-17 : レシーバ検出時の波形

UG196_c6_16_071006

VDD

VDD-VSWING/2

τ ≅ 2RTERMCAC > 6000 ns

τ ≅ RTERMCCH < 180 ns

τ ≅ 1/2RTERMCCH

rcvDly

rcvRef

TXUSRCLK2

RXUSRCLK2

TXDETECTRX

PHYSTATUS

RXPOWERDOWN[1:0]TXPOWERDOWN[1:0]

RXSTATUS[2:0] 000b Status

10b

UG196_c6_17_080806



UG196 (v1.8.1) 2008 年 12 月 1 日

TX の OOB/ビーコン信号送信R


概要

GTP トランシーバは、SATA (Serial ATA) 仕様で定義されている OOB (Out-of-Band) シーケンスの

作成および PCI Express 仕様に準拠するビーコン信号の生成をサポートします。 OOB 信号送信の

概要およびプロトコルでの使用方法は、付録 B 「OOB/ビーコン信号」を参照してください。

OOB 信号に対する GTP_DUAL のサポートは、OOB 信号ステートのエンコードに必要なアナログ

回路、および SATA COM シーケンス (COMRESET、COMWAKE、および COMINIT) の OOB 信

号のバーストをフォーマットするためのステートマシンで構成されます。また、各 GTP トランシー

バは、 COM シーケンスのタイミングを TX ラインレートの分周設定に基づいて変更可能にするこ

とで、 SATA オートネゴシエーションをサポートします。

PIPE (PHY Interface for the PCI Express) 仕様で定義されているインターフェイス信号を使用し、

OOB ステータス信号を生成することで、 PCI Express OOB 信号ベースのビーコンをサポートして

います。ビーコンシーケンスの形式は、 FPGA ロジックで制御されます。


表 6-20 で OOB/ビーコン信号の制御ポートについて説明します。

表 6-20 : TX OOB/ビーコン信号送信用ポート


RXSTATUS0[2:0]


RXSTATUS[2:0] のデコードは RX_STATUS_FMT 設定に依存します。

• RX_STATUS_FMT = PCIE のとき :

RXSTATUS は PCIe TXELECIDLE に使用されません。

• RX_STATUS_FMT = SATA のとき :

RXSTATUS[0] : TXCOMSTART 動作の完了

RXSTATUS[1] : COMWAKE 信号の受信

RXSTATUS[2] : COMRESET/COMINIT 信号の受信

TXCOMSTART0

TXCOMSTART1入力 TXUSRCLK2

TXCOMTYPE で選択された COM* シーケンスの送信を開始します (SATA のみ)。

TXCOMTYPE0

TXCOMTYPE1入力 TXUSRCLK2

送信する COM 信号のタイプを選択します (SATA のみ)。

0 : COMRESET/COMINIT

1 : COMWAKE

TXELECIDLE0

TXELECIDLE1入力 TXUSRCLK2

P2 電力ステートのとき、電気的アイドルまたはビーコン信号を TX ペ

アに出力するかを制御します。

TXPOWERDOWN0[1:0]

TXPOWERDOWN1[1:0]入力非同期

TX レーンの電源を切ります。ビーコン信号を生成するには、

GTP_DUAL タイルが P2 電力ステート (TXPOWERDOWN = 11) で

ある必要があります。




表 6-21 で OOB/ビーコン信号の属性について説明します。

説明

GTP_DUAL タイルは、 SATA および PCI Express にそれぞれ対応する 2 つの OOB/ビーコン信号

送信モードをサポートします。これら 2 つのモードは同時に使用できません。

PCI Express 対応のビーコン信号

PCI Express のビーコン信号送信は、 GTP_DUAL タイルが P2 電力ステートのときに実行されま

す。図 6-18 に示すように、ビーコンの送信は TXELECIDLE をディアサートすることにより開始さ

れます。 FPGA 制御ロジックは TXELECIDLE を連続して送信することにより、ビーコン信号のタ

イミングを制御します。

SATA 対応の OOB 信号送信

SATA の OOB 信号送信は、 TXELECIDLE、 TXCOMSTART、および TXCOMTYPE ポートを使

用して開始します。 TXELECIDLE が High のときに TXCOMSTART を TXUSRCLK2 の 1 サイク

ル間アサートすると、 COM シーケンスの送信が開始されます。表 6-20 に示すように、生成された

COM シーケンスのタイプは、 TXCOMTYPE ポートで制御されます。

表 6-21 : TX OOB/ビーコン信号送信用の属性

属性説明

COM_BURST_VAL_0

COM_BURST_VAL_1

COM シーケンスで送信されたバースト数。

PLL_SATA_0

PLL_SATA_1

FALSE に指定。 FALSE のとき、 TX SATA は SATA Generation 1 (1.5Gb/s) または SATA Generation 2 (3Gb/s) レートで処理できます。


TX ラインレートの共通分周値を設定します。いずれの

PLL_TXDIVSEL_OUT も 1 ではない場合、 PLL_TXDIVSEL _COMM_OUT は 1 に設定。設定可能な値は 1、 2、または 4 です。

PLL_TXDIVSEL_OUT_0

PLL_TXDIVSEL_OUT_1

各 GTP トランシーバの TX ラインレートの分周値を指定し

ます。 PLL_TXDIVSEL_COMM_OUT が 1 でない場合、

PLL_TXDIVSEL_OUT は 1 に設定します。設定可能な値は

1、 2、または 4 です。

図 6-18 : PCI Express でのビーコン信号生成

TXPOWERDOWN[1:0]

TXN/TXP

TXELECIDLE

UG196_c6_18_112007

11



UG196 (v1.8.1) 2008 年 12 月 1 日

TX の OOB/ビーコン信号送信R

また、COM シーケンスにおけるバースト数は COM_BURST_VAL 属性で制御されます。送信され

た COM シーケンスのタイミングは、 PLL クロック (68 ページの「共有 PMA PLL」を参照) が

1.5GHz に設定されており、かつ各チャネルの PLL_TXDIVSEL_OUT が 1 (3.0Gb/s の SATA Generation 2 レート ) または 2 (1.5Gb/s の SATA Generation 1 レート ) に設定されている限り正し

くなります。

メモ : 実行時に SATA レートの変更が必要な場合 (オートネゴシエーションなどのため)、GTP_DUAL DRP (96 ページの「ダイナミックリコンフィギュレーションポート」を参照) を使用し、PLL_TXDIVSEL_OUT 属性を

適切に変更できます。 COM シーケンスのタイミングは自動的に調整されます。

TXCOMSTART の動作が完了すると、RXSTATUS[0] は RXUSRCLK2 の 1 サイクル間 High に駆

動されます。 TXUSRCLK2 および RXUSRCLK2 が別々のクロックで駆動されている場合に

RXSTATUS[0] の出力を使用する場合は、必ず TXUSRCLK2 に同期させる必要があります。



R

第 7 章

GTP レシーバ (RX)

本章では、GTP レシーバにある各ファンクションブロックのコンフィギュレーションおよび使用方

法について説明します。

レシーバの概要

GTP トランシーバには、PCS および PMA で構成される独立したレシーバが含まれます。図 7-1 に、

レシーバ (RX) のファンクションブロックを示します。ボード上のトレースからの高速シリアル

データは、 RX の PMA から PCS に入り、終的に FPGA ロジックに送信されます。このブロック

図のレイテンシ情報は、付録 E 「低レイテンシのデザイン」を参照してください。

GTP レシーバは、次のようなエレメントで構成されています。

1. 133 ページの「RX 終端およびイコライゼーション」

2. 138 ページの「RX の OOB/ビーコン信号」

3. 144 ページの「RX のクロックデータリカバリ」

4. 150 ページの「Serial In Parallel Out」

5. 152 ページの「オーバーサンプリング」

6. 155 ページの「RX の極性制御」

7. 156 ページの「PRBS 検出」

8. 157 ページの「設定変更可能なカンマアライメントおよび検出」

9. 164 ページの「設定変更可能な Loss-of-Sync ステートマシン」

図 7-1 : GTP RX ブロック図

RX-PMA RX-PCS

PMA PLL

RX EQ

RX OOB

SIPO10B/8B

FPGARX

RX

Loss of Sync

RX

UG196_c7_01_112707

PRBS

RXCDR

PMAPLL

RX

1 3

2 4

5

7

6

8

9

12 13

10 1114



UG196 (v1.8.1) 2008 年 12 月 1 日

レシーバの概要R

10. 167 ページの「コンフィギャブル 8B/10B デコーダ」

11. 171 ページの「設定変更可能な RX エラスティックバッファおよび位相アライメント」

12. 179 ページの「設定変更可能なクロックコレクション機能」

13. 186 ページの「設定変更可能なチャネルボンディング (レーンデスキュー )」

14. 194 ページの「FPGA RX インターフェイス」



第 7 章 : GTP レシーバ (RX) R

RX 終端およびイコライゼーション

はじめに

各 GTP トランシーバにある RX データパスの初には、 RX CML (Current Mode Logic) レシーバ

があります。このブロックでは、入力される高速差動信号の値が決定されます。

高速データをエラーなしで受信するには、優れたシグナルインテグリティの実現が必要です。 CML レシーバには、可能な限り高のシグナルインテグリティを実現するようにチャネル終端を適化

する回路が含まれます。

レシーバは、チャネルにおける高周波数の損失を補正し、受信信号の質を向上させる RX イコライ

ゼーション回路としても機能します。この回路は、デザインで使用される物理的チャネルに対する

特定要件を満たすよう調整可能です。


広帯域信号とその信号をハイパスフィルタに通した信号を組み合わせ、ボード上の転送ラインの

ローパス特性を補正します。表 7-1 で、混在比およびハイパスフィルタの極について説明します。

表 7-1 : RX 終端およびイコライゼーションポート


説明

MGTRXN0

MGTRXN1

MGTRXP0

MGTRXP1

入力 (パッド )

RX シリアルクロック

RXN および RXP は、互いに差動レシーバ入力ペアを構成します。これらの

ポートはパッドを表すため、位置を制約して (第 4 章の「インプリメンテー

ション」を参照) デザインのトップレベルに指定する必要があります。

RXENEQB0

RXENEQB1入力非同期

リニア受信イコライゼーションをイネーブルにするアクティブ Low ポート

0 : レシーバのイコライゼーションがイネーブル

1 : レシーバのイコライゼーションがディスエーブル

RXEQMIX0[1:0]

RXEQMIX1[1:0]入力非同期

RX イコライザ回路の広帯域/ハイパスの混在比率を指定します。次の比率を指

定できます。

00 : 50% 広帯域、 50% ハイパス

01 : 62.5% 広帯域、 37.5% ハイパス

10 : 75% 広帯域、 25% ハイパス

11 : 37.5% 広帯域、 62.5% ハイパス



UG196 (v1.8.1) 2008 年 12 月 1 日

RX 終端およびイコライゼーションR

表 7-2 に、 GTP_DUAL タイル内の両レシーバの終端に関する属性および設定を示します。

RXEQPOLE0[3:0]

RXEQPOLE1[3:0]入力非同期

RX のイコライザのハイパスフィルタの極位置を制御します。この値を調整

することで、低周波数信号を拒否するしきい値がシフトされます。次の値を

指定できます。

0xxx : フィルタの極は、抵抗のキャリブレーションに依存します。

1000 : 0% 通常の極

1001 : -12.5%

1010 : -25.0%

1011 : -37.5%

1100 : +12.5%

1101 : +25.0%

1110 : +37.5%

1111 : +50.0%

表 7-1 : RX 終端およびイコライゼーションポート (続き)


説明

表 7-2 : RX 終端およびイコライゼーション属性

属性説明

AC_CAP_DIS_0

AC_CAP_DIS_1

レシーバのビルトイン AC カップリングをバイパスします。 DC カップリングが必要なとき

は、この属性を使用します。

TRUE : ビルトイン AC カップリングキャパシタをバイパスにします。レシーバの DC カッ

プリングを実行できます。

FALSE : ビルトインAC カップリングキャパシタをイネーブルにします (デフォルト設定)。

AC カップリングのために外部キャパシタの追加が適切な場合は、第 10 章の「GTP および

ボード間のインターフェイス」を参照してください。

RCV_TERM_GND_0

RCV_TERM_GND_1

レシーバの終端ネットワークでグランドが参照されるようにします。

TRUE : レシーバ終端でグランドが参照される

FALSE : レシーバ終端でグランドが参照されない

RX 終端属性の有効な組み合わせは、 137 ページの表 7-4 を参照。

RCV_TERM_MID_0

RCV_TERM_MID_1

レシーバのビルトイン AC カップリング回路の後にある終端回路で 2/3 AVTTRX が参照され

るようにします。 RCV_TERM_MID は常に !AC_CAP_DIS に設定する必要があります。

TRUE : ビルトイン AC カップリングの後に 2/3 AVTTRX が参照される

FALSE : ビルトイン AC カップリングの後に 2/3 AVTTRX が参照されない




説明

GTP_DUAL レシーバは、差動パッドペアの RXN および RXP を介して、ボードの終端ラインに接

続されます。図 7-2 に、 GTP_DUAL ブロック内部のレシーバチャネルの内部アーキテクチャを示

します。

RCV_TERM_VTTRX_0

RCV_TERM_VTTRX_1

レシーバ終端ネットワークで AVTTRX が参照されるようにします。

TRUE : レシーバ終端回路で AVTTRX が参照される

FALSE : レシーバ終端回路で AVTTRX が参照されない

RX 終端属性の有効な組み合わせは、 137 ページの表 7-4 を参照してください。

TERMINATION_IMP_0

TERMINATION_IMP_1

TX ドライバおよび RX CML レシーバの終端インピーダンスを選択します。これらの属性は常

に 50 に設定し、 50Ω の終端インピーダンスを選択します。

インピーダンス値のキャリブレーションの詳細は、第 10 章の「 GTP およびボード間のインター

フェイス」を参照してください。

表 7-2 : RX 終端およびイコライゼーション属性 (続き)

属性説明

図 7-2 : レシーバチャネルの内部アーキテクチャ

: RXEQPOLE[3:0]

MGTRXN

MGTRXP

2/3 AVTTRX : RCV_TERM_GND

RCV_TERM_VTTRX

:RCV_TERM_GND

AVTTRX :RCV_TERM_VTTRX

AC :AC_CAP_DIS

:RXEQMIX[1:0]

RCV_TERM_MID

RX CDR

V1: 2/3 AVTTRX

V1: 2/3 AVTTRXV2: AVTTRX

(1)

(1)

_

+

+

++

V1

V1 V2

_

+

UG196_c7_02_112007

メモ :

1. ビルトイン AC カップリングキャパシタは、オフチップのカップリングキャパシタの代わりとなるものではありません。オフチップのキャパシタは、標準外の終端電圧用の独立したキャパシタです。

2. これらのポート名には MGT という接頭辞が付いています。これは、ボード設計回路図のシンボルを作成する際に頻繁に使用されるパッドファイル内でポートを区別しやすくするためです。本書では、この接頭辞を削除されていますが、ポート名に MGT が付いているか否かに関わらず、同じポートを指します。



UG196 (v1.8.1) 2008 年 12 月 1 日

RX 終端およびイコライゼーションR

シグナルインテグリティを適にするため、レシーバは主に 4 つの機能を備えています。

• ビルトイン AC カップリング (オプション)

• 設定変更可能な終端インピーダンス

• 設定変更可能な終端電圧

• 設定変更可能な RX リニアイコライゼーション (オプション)

ビルトイン AC カップリング (オプション)

GTP レシーバには、レシーバをラインから分離する、小さな AC カップリングキャパシタが含まれ

ます。これらのキャパシタは RX 終端が GND に設定されている場合に必要で、デフォルトでイ

ネーブルになっています。 GND 終端が未使用のときは、これらのキャパシタをディスエーブルにし

て、DC カップリングまたはさらに適なオフチップ AC カップリングを実行できます。適切なサイ

ズの外部 AC カップリングキャパシタを選択する際の詳細は、第 10 章の「GTP およびボード間の

インターフェイス」を参照してください。

AC_CAP_DIS 属性は、図 7-2 に示すように、AC カップリングのバイパススイッチを制御します。

ビルトイン AC カップリングがアクティブな場合の要件として、 RCV_TERM_MID を使用してビ

ルトイン AC カップリング回路の後の 2/3 MGTAVTTRX が参照されるようにします。

ビルトイン AC カップリングをオンにするには、 AC_CAP_DIS を FALSE に設定し、 RCV_TERM _MID を TRUE に設定します。また、オフにするには、 AC_CAP_DIS を TRUE に設定して

RCV_TERM_MID を FALSE に設定します。

設定変更可能な終端インピーダンス

各レシーバにおける終端インピーダンスは、反射による信号のひずみを小限にするため、接続し

ているシリアルトレースのインピーダンスと可能な限り近似させる必要があります。終端インピー

ダンスのキャリブレーション方法の詳細は、第 10 章の「GTP およびボード間のインターフェイス」


設定変更可能な終端電圧

ライン終端回路では、図 7-2 に示すように、RXP および RXN がキャリブレートされたライン終端イン

ピーダンスを通り、3 つの終端電圧 (GND、MGTAVTTRX、GTP レシーバからの 2/3 MGTAVTTRX) の

1 つに接続されます。アクティブになるのは、これらの接続うち常に 1 つのみです。

RX 終端の適切な電圧は、使用するカップリングタイプ、TX 終端電圧、および使用プロトコルの要

件に基づいて選択されます。表 7-3 に、 GTP トランシーバで使用可能な終端オプションの一覧を示

します。また、表 7-4 には、差動 RX 終端オプションをアクティブにするときの設定を示します。

表 7-3 : 推奨する RX 終端設定

カップリングタイプ

有効な RX 終端設定

メモ

DC カップリング2/3 MGTAVTTRX、

MGTAVTTRX

TX 終端 (および TX 終端電圧) は、 DC 電流が流れる

のを避けるため、選択した RX 終端 (および RX 終端

電圧) と一致する必要があります。 2/3 MGTAVTTRX は、レシーバに適です。

外部 AC カップ

リングのみ2/3 MGTAVTTRX

ホットスワップアプリケーションなど多様なトラン

シーバと接続できるため、も推奨されるコンフィ

ギュレーションです。




設定変更可能な RX リニアイコライゼーション (オプション)

高速シリアルトレースおよび接続では、一般的に低周波数信号よりも高周波数信号が減衰します。

その結果、信号の高周波数コンポーネントでは低周波数コンポーネントより多くの電力が失われる

ため、チャネルを通過する高周波数データは歪みが生じる傾向にあります。

GTP トランシーバはリニアイコライザ回路を備えており、この回路を使用して高周波数の損失が原

因で起こるラインにおける信号の歪みを補正できます。イコライザをイネーブルにするには、アク

ティブ Low の RXENEQB を Low に駆動します。 RXENEQB を High に駆動すると、イコライザ

はディスエーブルされます。

イコライザがイネーブルのとき、独立した受信バッファが使用されて入力データの低周波数信号が

フィルタにかけられ、高周波数コンポーネントのみがキャプチャされます。この信号は、その後、通

常の受信バッファでキャプチャされた入力と一緒になり、増幅された高周波数コンポーネントの信

号が生成されます。高周波数バッファからの信号と通常の (広帯域) バッファからの信号の比率は、

RXEQMIX ポートで制御されます。 133 ページの表 7-1 に、それぞれの比率を示しています。

高周波数バッファで切り捨てられる周波数は、 RXEQPOLE ポートで制御されます。高周波数バッ

ファの周波数の範囲は、高周波数パスにあるフィルタの極を移動させることによって制御可能です。

表 7-1 に、設定可能な RXEQPOLE 値を示しています。

ビルトイン AC カップリングのみ

MGTAVTTRX、

2/3 MGTAVTTRX、

GND

RX 終端 (および RX 終端電圧) は、DC 電流が流れる

のを避けるため、TX 終端 (および TX 終端電圧) と一

致する必要があります。

ビルトイン AC カップリングキャパシタでは、レシー

バの RX 終端とトランスミッタの TX 終端間にある

DC 電流パスがブロックされません。

この間の電流を遮るのは、外部にある AC カップリン

グキャパシタのみです。

ビルトインおよび

外部の AC カップ

リング

MGTAVTTRX、

2/3 MGTAVTTRX、

GND

GND を使用し、PCI Express の TXDETECTRX 機能

をサポートします。詳細は、 125 ページの「PCI Express のレシーバ検出機能」を参照してください。

表 7-4 : RX 終端の属性設定

RX 終端電圧 RCV_TERM_GND RCV_TERM_VTTRX

MGTAVTTRX FALSE TRUE

2/3 MGTAVTTRX FALSE FALSE

GND TRUE FALSE

表 7-3 : 推奨する RX 終端設定 (続き)

カップリングタイプ

有効な RX 終端設定

メモ



UG196 (v1.8.1) 2008 年 12 月 1 日

RX の OOB/ビーコン信号R


はじめに

GTP_DUAL タイルは、 SATA (Serial ATA) 仕様に記載されている OOB (Out-of-Band) シーケンス

のデコードおよび PCI Express 仕様に準拠するビーコン信号をサポートします。 OOB 信号の概要

およびプロトコルでの使用方法は、付録 B の「OOB/ビーコン信号」で説明しています。

SATA OOB 信号に対するサポートは、 OOB 信号ステートのデコードに必要なアナログ回路、およ

び SATA COM シーケンス (COMRESET、COMWAKE、および COMINIT) の OOB 信号のバース

トをデコードするためのステートマシンで構成されます。

GTP_DUAL は、PIPE (PHY Interface for the PCI Express) 仕様で定義されているインターフェイス

信号を使用することにより、 PCI Express 準拠のビーコン信号をサポートします。ビーコン信号の

シーケンスは、 FPGA ロジックでデコードされます。


表 7-5 で RX の OOB/ビーコン信号について説明します。

表 7-5 : RX OOB 信号のポート

ポート方向クロックドメイン説明

RXELECIDLE0

RXELECIDLE1出力非同期

RXN および RXP 間の差動電圧が、小しきい値 (OOBDETECT_ THRESHOLD) 未満に降下したことを示します。このしきい値未満の信号が

OOB 信号です。

1 : OOB 信号を検出。差動電圧が小しきい値未満

0 : OOB 信号は未検出。差動電圧が小しきい値以上

このポートは、 PCI Express および SATA 規格専用です。




RXSTATUS0[2:0]


RXSTATUS[2:0] のデコードは、 RX_STATUS_FMT の設定に依存します。

RX_STATUS_FMT = PCIE のとき :

000 : (レシーバ検出シーケンスに) レシーバがない/(通常動作中の) 受信

データは問題なし

001 : 予約済み

010 : 予約済み

011 : (レシーバ検出シーケンスに) レシーバがある

100 : 8B/10B デコーダエラー

101 : RX エラスティックバッファのオーバーフロー

クリアされるまでアサートを保持 (PIPE 仕様の定義と異なる動作)

110 : RX エラスティックバッファのアンダーフロー

クリアされるまでアサートを保持 (PIPE 仕様の定義と異なる動作)

111 : ディスパリティエラーを受信

RX_STATUS_FMT = SATA のとき :

RXSTATUS[0] : TXCOMSTART 動作の完了

RXSTATUS[1] : COMWAKE 信号の受信

RXSTATUS[2] : COMRESET/COMINIT 信号の受信

RXVALID0

RXVALID1出力 RXUSRCLK2

PIPE 仕様で定義されているように、シンボルがロックし、 RXDATA および

RXCHARISK[1:0] 上のデータが有効になると High になります。

表 7-5 : RX OOB 信号のポート (続き)




UG196 (v1.8.1) 2008 年 12 月 1 日


表 7-6 で RX OOB/ビーコン信号の属性について説明します。

表 7-6 : RX OOB/ビーコン信号の属性

属性説明

OOB_CLK_DIVIDER

スケルチクロックのレートを設定します。このクロックレートは 25MHz ～

37.5MHz にする必要があり、 SATA OOB 検出器を適切に動作させるには、可能な限

り 25MHz に近いレートに設定します。

スケルチクロックレート = CLKIN/OOB_CLK_DIVIDER

有効な分周値は 1、 2、 4、 6、 8、 10、 12、 14 です。



RXN および RXP 間の小差動電圧を設定します。差動電圧がこのレベル未満に降下

すると、入力信号は OOB 信号です。この 3 ビットのエンコード済み属性は、 OOBし

きい値電圧の公称値を次のように指定します(1)。

値 OOB しきい値電圧の公称値 [mV]

000 70

001 85

010 92

011 99

100 105

101 112

110 118

111 127

RX_STATUS_FMT_0

RX_STATUS_FMT_1

使用するステータスエンコードを定義します。

PCIE : PCI Express エンコード

SATA : SATA エンコード

SATA_BURST_VAL_0

SATA_BURST_VAL_1

COM の一致を宣言するために必要なバースト数。デフォルト値は 4 で、 COMINIT、

COMRESET、および COMWAIT に対して SATA で指定されたバースト数です。

SATA_IDLE_VAL_0

SATA_IDLE_VAL_1

COM の一致を宣言するために必要なアイドル数。各アイドルは、長さが COMINIT/ COMRESET または COMWAIT のいずれかと一致する OOB 信号です。 SATA 検出

器が一方のタイプのアイドル (たとえば、COMRESET/COMINIT) のカウントを開始

した場合、そのカウントはもう一方のタイプのアイドルを受信するとリセットされま

す。デフォルト値は 3 で、 SATA 仕様と一致しています。

SATA_MAX_BURST_0

SATA_MAX_BURST_1

スケルチクロックサイクルに関して、 SATA 検出器がバーストを拒否する際のしき

い値を設定します。有効な設定値は 1 ～ 61 (デフォルトは 7) で、SATA_MIN_BURST より大きい必要があります。適なスケルチクロックレートの算出方法は「概要」を

参照してください。

SATA_MAX_INIT_0

SATA_MAX_INIT_1

スケルチクロックサイクルに関して、 SATA 検出器で許容可能なCOMINIT/ COMRESET アイドルの大時間を設定します。有効な設定値は 1 ～ 61 (デフォルト

は 22) で、 SATA_MIN_INIT より大きい必要があります。適なスケルチクロック

レートの算出方法は「概要」を参照してください。




概要

GTP_DUAL タイルは、 SATA および PCI Express にそれぞれ対応する 2 つの RX ステータ

スモードをサポートします。また、デコードモードは、RX_STATUS_FMT 属性で設定します。

PCI Express の電気的アイドルの検出

RXELECIDLE ポートは、RX_STATUS_FMT 属性のステートに関わらず、RXN および RXP シリ

アル I/O ピン間の差動電圧が OOBDETECT_THRESHOLD 属性で定義された OOB しきい値内か

を示します。この信号を使用すると、 PCI Express ビーコン信号のシーケンスをデコードできます。

OOB 信号の到達と RXELECIDLE のアサート間のレイテンシは、『Virtex-5 データシート : DC 特

性およびスイッチ特性』に記載されています。

SATA_MAX_WAKE_0

SATA_MAX_WAKE_1

スケルチクロックサイクルに関して、 SATA 検出器で許容可能な COMWAKE アイ

ドルの大時間を設定します。有効な設定値は 1 ～ 61 (デフォルトは 7) で、

SATA_MIN_WAKE より大きくする必要があります。適なスケルチクロックレー

トの算出方法は「概要」を参照してください。

SATA_MIN_BURST_0

SATA_MIN_BURST_1

スケルチクロックサイクルに関して、 SATA 検出器がバーストを拒否する際のしき

い値を設定します。有効な設定値は 1 ～ 61 (デフォルトは 5) で、 SATA_MAX_ BURST 未満にする必要があります。適なスケルチクロックレートの算出方法は

「概要」を参照してください。

SATA_MIN_INIT_0

SATA_MIN_INIT_1

SATA の場合、 OOB 信号は COMINIT、 COMRESET、および COMWAKE でアイド

ルとして使用されます。 SATA の COMINIT/COMRESET 信号で許容される小のア

イドル長は 304ns です。アイドルが 175ns より短いとき、COMINIT/COMRESET には

使用できません。スケルチクロックサイクルに関して、 SATA 検出器で許容可能な

COMINIT/COMRESET アイドルの小時間の指定に使用します。

有効な設定値は 1 ～ 61 (デフォルトは 12) で、SATA_MAX_INIT 未満の必要がありま

す。適なスケルチクロックレートの算出方法は「概要」を参照します。スケルチク

ロックは OOB_CLK_DIVIDER に基づいて設定されます。

SATA_MIN_WAKE_0

SATA_MIN_WAKE_1

SATA の場合、 OOB 信号は COMINIT、 COMRESET、および COMWAKE でアイ

ドルとして使用されます。 SATA の COMWAKE 信号で許容される小のアイドル長

は 101ns です。アイドルが 55ns より短いとき、COMWAKE には使用できません。ス

ケルチクロックサイクルに関して、 SATA 検出器で許容可能な COMWAKE アイド

ルの小時間の指定に使用します。

有効な設定値は 1 ～ 61 (デフォルトは 4) で、SATA_MAX_WAKE 未満にする必要が

あります。適なスケルチクロックレートの算出方法は「概要」を参照してくださ

い。スケルチクロックは OOB_CLK_DIVIDER に基づいて設定されます。

メモ :

1. OOB の公称値です。厳密な値は、 DS202 『Virtex-5 データシート : DC 特性およびスイッチ特性』を参照してください。

表 7-6 : RX OOB/ビーコン信号の属性 (続き)

属性説明




UG196 (v1.8.1) 2008 年 12 月 1 日


SATA OOB の検出

各 GTP トランシーバは、 SATA COM シーケンスをデコードする SATA OOB 検出器を備えていま

す。 RX_STATUS_FMT を SATA に設定すると、 RXSTATUS ポートのピンを使用して COM シー

ケンスの到達が示されます。図 7-3 に、SATA OOB 検出器を示します。ここでは、CLKIN が分周さ

れ、約 25MHz で動作するスケルチクロックが生成されます。このクロックは、通常のデータと

OOB 信号間の遷移を見つけるために OOB 信号を検出するブロックの出力をサンプルするために

使用されます。スケルチクロックの両エッジが使用されます。スケルチ検出器の FSM では、遷移か

ら各バーストおよびアイドルの長さが算出されます。また、この情報を使用し、どの COM シーケン

スが検出されたかを示す RXSTATUS ポートが駆動されます。

SATA OOB 検出器を動作可能にするには、供給されるリファレンスクロック (CLKIN) を使用する

ように設定する必要があります。 25MHz ～ 37.5MHz 間で可能な限り 25MHz に近いレートのスケ

ルチクロックを生成するように OOB_CLK_DIVIDER 属性を設定します。また、バーストおよび

アイドルの小および大時間は、スケルチクロックレートに基づいて設定します。スケルチク

ロックの設定式は、次のとおりです。

式 7-1

すべての小値は、その値未満では信号が拒否される小時間、およびその値を越えると常に小

時間要件を満たす小時間を使用して定義されます。スケルチクロックサイクルに対する、これら

の各値の算出後、 MIN パラメータを 2 つの値の間にある適切な整数値に設定します。

同様に、すべての大値は、それを越えると信号が拒否される大値、およびそれ未満では常に

大時間要件を満たす大値を使用して定義されます。スケルチクロックに対する、これらの各値を

算出後、 MAX パラメータを 2 つの値の間にある適切な整数値に設定します。

図 7-3 : SATA OOB 検出器のブロック図

FSM

CLKIN

RXPRXELECIDLE

COMINIT

COMWAKE

RXN

OOB_CLK_DIVIDER

SATA_MIN_BURST

SATA_MAX_BURST

SATA_MIN_INITSATA_MAX_INIT

SATA_MIN_WAKESATA_MAX_WAKE

OOBDETECT_THRESHOLD

D Q

D Q

amp

UG196_c7_03_013007

Parameter in squelch cyclesParameter in ns

1000-------------------------------------⎝ ⎠

⎛ ⎞ squelch clock frequency in MHz 2××=




例

表 7-7 に、分周してスケルチクロックを生成する場合の設定例を示します。

表 7-8 に、バーストおよびアイドル長に対して SATA で定義されている小値および大値すべて

を示し、表 7-7 で計算されたスケルチクロック周波数に基づく算出例を示しています。

表 7-7 : SATA でのクロック生成の設定例

パラメータ例 1 例 2 例 3 例 4 例 5 例 6

CLKIN (MHz) 25 75 100 150 250 300

OOB_CLK_DIVIDER 1 2 4 6 10 12

スケルチクロック (MHz) 25 37.5 25 25 25 25

有効なサンプル周期 (ns) 20 13.33333333 20 20 20 20

表 7-8 : SATA 属性設定例

パラメータ ns サイクルサイクルサイクルサイクルサイクルサイクル

拒否される小のバースト幅 55 2.8 4.1 2.8 2.8 2.8 2.357142857

小バースト幅 4 6 4 4 4 3

許容される小のバースト幅 101 5.1 7.6 5.1 5.1 5.1 4.341428571

標準のバースト長 107 5.3 8.0 5.3 5.3 5.3 4.572857143

許容される大のバースト幅 112 5.6 8.4 5.6 5.6 5.6 4.8

大バースト幅 7 11 7 7 7 6

拒否される大のバースト幅 175 8.8 13.1 8.8 8.8 8.8 7.5

COMINIT で拒否される小のアイドル幅 175 8.8 13.1 8.8 8.8 8.8 7.5

小 Init 幅 12 18 12 12 12 10

COMINIT で許容される小のアイドル幅 304 15.2 22.8 15.2 15.2 15.2 13.02857143

COMINIT の標準アイドル幅 320 16.0 24.0 16.0 16.0 16.0 13.71428571

COMINIT で許容される大アイドル幅 336 16.8 25.2 16.8 16.8 16.8 14.4

大 Init 幅 22 32 22 22 22 18

COMINIT で拒否される大アイドル幅 525 26.3 39.4 26.3 26.3 26.3 22.5

COMWAKE で拒否される小アイドル幅 55 2.8 4.1 2.8 2.8 2.8 2.357142857

小 Wake 幅 4 6 4 4 4 3

COMWAKE で許容される小アイドル幅 101.3 5.1 7.6 5.1 5.1 5.1 4.341428571

COMWAKE の標準アイドル幅 106.7 5.3 8.0 5.3 5.3 5.3 4.572857143

COMWAKE で許容される大アイドル幅 112 5.6 8.4 5.6 5.6 5.6 4.8

大 Wake 幅 7 11 7 7 7 6

COMWAKE で拒否される大アイドル幅 175 8.8 13.1 8.8 8.8 8.8 7.5



UG196 (v1.8.1) 2008 年 12 月 1 日

RX のクロックデータリカバリR


はじめに

各 GTP トランシーバにある RX CDR (クロックデータリカバリ ) 回路では、入力されたデータから

リカバリクロックが抽出されます。このクロックのラインレートが、レシーバのラインレートと

±1000ppm 以内で一致し、データが十分遷移している限り、CDR はクロックを抽出できます。 CDR には、受信信号の評価に使用可能なスキャン機能を含む、高度な機能が含まれます。


表 7-9 で RX CDR の信号ポートについて説明します。

表 7-9 : RX CDR の信号ポート


RESETDONE0

RESETDONE1出力非同期

GTP トランシーバがリセットを完了して使用可能になると

High になります。この信号を適切に動作させるには、 CLKIN および個々の GTP トランシーバのクロック入力すべて

(TXUSRCLK、 TXUSRCLK2、 RXUSRCLK、 RXUSRCLK2) を駆動する必要があります。

RXCDRRESET0

RXCDRRESET1入力 RXUSRCLK2

RX CDR およびこのチャネルに対する PCS の RX 部分それぞ

れのリセット信号。 CDR の現時点のロックを中止して共有

PLL の周波数に戻すには、この信号を High に駆動します。

RXELECIDLERESET 入力非同期

レシーバが電気的アイドルの間、CDR をリセット状態に保持す

るために使用します。 OOB 信号を使用する場合や過渡電流に

よって CDR が一時的に電気的アイドル状態になっているとき

のスタートアップ中には、この機能が必要です。「RX のクロッ

クデータリカバリ」では、任意の GTP デザインにおけるこの

ポートの接続方法が説明されています。

0 : CDR は通常動作

1 : CDR はリセット状態。通常動作中に RXELECIDLE が High のときは、 RXELECIDLERESET を High にする

必要があります。


レシーバが電気的アイドルの間、 CDR のリセット機能をイネー

ブルにするために必要です。 OOB 信号を使用する場合や過渡電

流によって CDR が一時的に電気的アイドル状態になっていると

きのスタートアップ中には、この機能が必要です。「 RX のクロッ

クデータリカバリ」では、任意の GTP デザインにおけるこの

ポートの接続方法が説明されています。

0 : CDR のリセット機能がオン

1 : CDR のリセット機能がオフ




表 7-10 で RX CDR の属性について説明します。

説明

ラインからの受信データを使用可能にするには、信号に組み込まれたクロックを回復する必要があ

ります。各 GTP トランシーバにある CDR 回路では、この機能を実行できます。クロックの回復に

は、共有 PMA PLL からの分周、高速シリアルクロックを使用し、位相および周波数が入力データ

と一致するまで調整します。図 7-4 に示すように、結果として、シリアルストリームの生成に元々

使用されたクロックと一致するクロックが回復します。

シリアルクロックの回復には入力データの遷移を使用するため、長時間データが遷移しない場合、

エラーが発生する可能性があります。

表 7-10 : RX CDR の属性

属性説明

PMA_CDR_SCAN_0

PMA_CDR_SCAN_1

この 27 ビットの属性により、CDR サンプリング位置を直接制

御できます。通常動作では、RocketIO GTP Transceiver Wizard で設定されるデフォルト値のままにします。

PMA_RX_CFG_0

PMA_RX_CFG_1

この 25 ビットの属性により、CDR の動作をテスト用に調整で

きます。通常動作では、RocketIO GTP Transceiver Wizard で設

定されるデフォルト値のままにします。

図 7-4 : RX CDR 回路の概念図

GTP_DUALPLL

RX CDR

{1, 2, 4}PLL_RXDIVSEL_OUT

PLL /PLL_RXDIVSEL_OUT

UG196_c7_04_112007



UG196 (v1.8.1) 2008 年 12 月 1 日


CDR リセット

CDR は、入力データに対して動作できる状態にする前にリセットする必要があります。 CDR のリ

セットには、次のようないくつかの方法があります。

• GTPRESET ポートを使用して各トランシーバの CDR を含む、 GTP_DUAL タイル内の全コ

ンポーネントをリセットします。詳細は、 80 ページの「リセット」を参照してください。

• RXCDRRESET ポートを使用して CDR ブロック、SATA の OOB 回路 (138 ページの「RX の

OOB/ビーコン信号」 )、 RX エラスティックバッファ (171 ページの「設定変更可能な RX エ

ラスティックバッファおよび位相アライメント」 )、および RX PCS のその他のセクションを

リセットします。

• 80 ページの「リセット」で説明したリンクアイドルリセットの一部の RXELECIDLERESET および RXENELECIDLERESETB ポートを使用します。2 次ループがオンの GTP レシーバを

使用する際は常に、リンクアイドルリセット回路をインプリメントしてください。

RXENELECIDLERESET ポートを使用することで、電気的アイドル状態に応じてその他のブ

ロックをリセットせずに CDR のリセットに使用される RXELECIDLE RESET ポートがイ

ネーブルにされます。

図 7-5 に、 RXCDRRESET がアサートされた場合の内部リセット信号のタイミングを示します。

RXCDRRESET は非同期でアサート可能です。この信号がアサートされると、内部 CDR リセット

が内部生成された 1MHz のクロックに同期してパルスし、 CDR がリセットされます。同様に、

SATA OOB 回路 (内部 SATA リセット )、 RX PCS データパス (内部 RXRESET)、および RX バッ

ファ (内部 RXBUFRESET) のリセットパルスが生成されます。シーケンス全体は、約 5μs で完了し

ます。

図 7-5 : RXCDRRESET でトリガされるリセットシーケンス

RXCDRRESET

CDR

SATA

RXRESET

RXBUFRESET

非同期パルス

1MHz

1μs

1 μs

1 μs

5μs

UG196_c7_05_080806




CDR の調整

PMA_RX_CFG 属性を使用し、アプリケーション要件に応じて CDR のパフォーマンスを適化し

します。この属性は、 CDR 特定の機能およびループフィルタを制御します。このパラメータを使用

する場合、ここに記載の推奨方法で使用しない限り、トランシーバが動作しません。 CDR は、オプ

ションとしての二次ループで、周波数偏差がより大きい入力データをトラックする機能を備えてい

ます。

このセクションでは、CDR に対する適な PMA_RX_CFG 設定を次の 3 つのアプリケーションタ

イプに分けて説明します。表 7-11 の右列 (2 次ループのオン/オフ) は PMA_RX_CFG 値によって自

動的に設定されるため、参考情報として記載しています。

通常の動作モード

SONET などの同期システムのアプリケーションでは、ローカルリファレンスクロックと入力デー

タのリファレンスクロックのソースが同一です。クリーンアップ PLL が回復されたクロックをク

リーンし、GTP_DUAL タイルのローカルリファレンスクロックとして使用してシステムインター

フェイスを同期させている同期システムアプリケーションもあります。

Serial ATA などのスペクトラム拡散アプリケーションでは、スペクトラム拡散クロックが使用さ

れ、ローカルリファレンスクロックおよび入力データが共に、大で 0.5％まで低い方へ周波数変

調されます。SATA の場合、スペクトラム拡散変調によって一時的な周波数差が生じるため、非同期

になることもあります。ローカルリファレンスクロックと入力データのリファレンスクロックの

差は、スタティックな周波数で ±1000ppm まで可能です。

GTP レシーバをスペクトラム拡散信号と接続するときは、 PLL_RXDIVSEL_OUT 属性を 1 にし

て、 2Gb/s を超えるラインレートにスペクトラム拡散信号クロックを供給する間に受信可能なライ

ンレートを制限する必要があります。

同期システムでスペクトラム拡散クロックを使用するアプリケーションの場合、スペクトラム拡散

クロックがリンクの両側に同時に適用され、通信中の 2 つのポートの差は、常時、 600ppm 以内で

ある必要があります (PCI Express システム)。

Lock-to-Reference 回路またはオーバーサンプリングモードで動作する CDR が不要なアプリケー

ションでは、 CDR は常に通常動作モードでコンフィギュレーションしてください。

GTP オーバーサンプリングを使用するアプリケーションモード

100MB/s ～ 500MB/s 間で動作するシステムインターフェイスの場合、GTP トランシーバのビルト

イン 5 倍オーバーサンプリングを使用する必要があります。これらのシステムでは、オーバーサン

プリングモード用に PMA_RX_CFG 属性を設定してください。

Lock-to-Reference を使用するアプリケーションモード

アプリケーションによっては、入力周波数に対してロックせずにローカル周波数でサンプルした方

がよい場合があります (Lock-to-Reference)。 Lock-to-Reference は通常、 FPGA ロジックでデジタ

ルオーバーサンプリングを実行するアプリケーションでよく使用されます。表 7-11 には、 CDR を

Lock-to-Reference モードにする MA_RX_CFG 設定が示されています。



UG196 (v1.8.1) 2008 年 12 月 1 日


サンプリング位置の水平シフト

GTP トランシーバの CDR は、高度な機能の 1 つとして、サンプリングポイントを水平方向にシフ

トさせる機能を備えています。通常動作中、 CDR は入力データの遷移ポイントを検出し、それらを

使用して入力クロックの周波数を回復します。

遷移ポイントは、データのサンプルに適な時間を選択するためにも使用されます。エラーの発生

を小限に抑えるため、 CDR では可能な限り遷移ポイントから遠いポイント (つまり、ビット値が

も安定している時点) でデータをサンプルしようとします。この点がデータアイの中心です (図

7-6 を参照)。

CDR で見られるように、受信ビットエラー数が大幅に増加する以前に、サンプルポイントがどの程

度遷移位置に接近するかを決定することにより、入力信号の質を大まかに測ることができます。図

7-7 に、クリーンデータ (シグナルインテグリティに優れたデータ ) と不良データの例を示します。

表 7-11 : 動作モード別の PMA_RX_CFG 設定

アプリケーション出力ドライバ設定 PMA_RX_CFG 設定 1 次ループ(1) 2 次ループ

オーバーサンプリングモー

ド、 ±100ppm(2) までの非同期

アプリケーション、同期プロ

トコル (SONET、 CPRI など)

1 25’h09F0088 オンオフ

2 25’h09F0088 オンオフ

4 25’h09F0088 オンオフ

±1000ppm(3) までの非同期ア

プリケーション、スペクトラ

ム拡散、 PCI Express アプリ

ケーション

1 25’h09F0089 オンオン

2(4) 25’h09F0051 オンオン

4(4) 25’h09F0051 オンオン

Lock-to-Reference モード 1、 2、 4 25’h09F0000 オフオフ

メモ :

1. 1 次ループでは、サンプルポイントを精密に調整できるので、 ppm のオフセットが小さいアプリケーションには十分です。 ppm オフセットが大きいアプリケーションには、 1 次ループに加えサンプルポイントの高速調整が可能な 2 次ループも必要です。

2. ppm オフセットの許容大値は、選択されている出力分周器の設定によって異なります。詳細は、『Virtex-5 データシート : DC 特性およびスイッチ特性』の RocketIO GTP トランシーバの特性のセクションを参照してください。

3. 変動が ±100ppm を超える非同期アプリケーションでは、サンプルポイントの調整に CDR の 2 次ループが必要です。SONET や CPRI などの変動が少ないプロトコルには、 1 次ループのみが必要です。

4. GTP レシーバをスペクトラム拡散信号に接続するときは、 PLL_RXDIVSEL_OUT 属性を 1 に設定して、 2Gb/s を超えるラインレートにスペクトラム拡散クロックを供給するときに受信可能なラインレートを制限する必要があります。

図 7-6 : CDR の通常動作

0 ( )

90 (通常のサンプルポイント)

180 ( )

UG196_c7_06_100606




この機能は、PMA_CDR_SCAN 属性によってサポートされます。ダイナミックスキャンは、ビット

エラー数を決定する PRBS などの既知のデータの受信中に、 DRP を使用して PMA_CDR_SCAN を変更することによって実行されます。

PMA_CDR_SCAN には 8 ビットのフィールドがあり、データアイにおける初の遷移ポイントに

対するデータのサンプルポイントを制御します。フィールドを 0 にリセットすることで、サンプル

ポイントは初の遷移ポイントとなります。また、フィールドを 127 にすると、その位置はアイの

2 番目の遷移ポイントである 180°ポイントになります (図 7-6 を参照)。各フィールドのデフォルト

値は 64 で、 90°サンプルポイントが標準です。

PLL_RXDIVSEL_OUT に設定可能な異なる 3 つの値に対応するように 3 つのフィールドがありま

す。表 7-12 に、 PLL_RXDIVSEL_OUT = 1 のときの PMA_CDR_SCAN 設定を示します。

サンプルポイントを水平方向にシフトさせる場合、 PLL_RXDIVSEL_OUT = 2 またはPLL_ RXDIVSEL_OUT = 4 はサポートされていません。

図 7-7 : データアイのスキャン例

UG196_c7_07_100606

狭いスキャン

表 7-12 : PLL_RXDIVSEL_OUT = 1 のときの PMA_CDR_SCAN 設定

PLL_RXDIVSEL_OUTPMA_CDR_SCAN

[26] [25] [24] [23:16] [15:8] [7:0]

1 1 1 0 8’hC0(1) 8’h76(1) 8’h00 - 8’h80

メモ :

1. RocketIO GTP Transceiver Wizard で設定されたデフォルト値から変更しないでください。 PMA_CDR_SCAN の下位ビットを変更するときは、付随的に上位ビットも変更されることがないよう、これらのビットをマスクする必要があります。



UG196 (v1.8.1) 2008 年 12 月 1 日

Serial In Parallel OutR

Serial In Parallel Out

はじめに

SIPO (Serial In to Parallel Out) ブロックは、GTP レシーバの PMA からのシリアルデータをデシリ

アライズし、 PCS にパラレルデータとして送信します。


表 7-13 で SIPO のポートについて説明します。

表 7-14 で、 SIPO の属性について説明します。

説明

SIPO ブロックは、 RX データパスの中心です。このブロックでは、高速クロックの両エッジを使用

して入力データをデシリアライズし、 PCS に送信します。

SIPO へのシリアルラインレート、つまり GTP トランシーバの RX ラインレートは、 GTP トラン

シーバにおける PLL クロックレートおよび PLL_RXDIVSEL_OUT 設定に依存します。式 7-2 は、

RX ラインレートを決定する等式です。 PLL クロックレートの設定方法の詳細は、68 ページの「共

有 PMA PLL」を参照してください。

表 7-13 : SIPO ポート



GTP_DUAL タイル全体の内部データパス

幅を指定します。このポートは共有されて

おり、 68 ページの「共有 PMA PLL」にも

説明が記載されています。



表 7-14 : SIPO 属性

属性説明

OVERSAMPLE_MODE

この共有属性は、 GTP_DUAL トランシーバ両方に内蔵された 5 倍

オーバーサンプリング回路をイネーブルにします。 GTP トランシー

バが 100Mb/s ～ 500Mb/s のラインレートで動作する場合、オー

バーサンプリングをイネーブルにする必要があります。

TRUE : タイル上の両 GTP トランシーバにビルトイン 5 倍オー

バーサンプリングをイネーブル

FALSE : デジタルオーバーサンプリングをディスエーブル

5 倍デジタルオーバーサンプリングの詳細は、 152 ページの「オー

バーサンプリング」を参照。

PLL_RXDIVSEL_OUT_0

PLL_RXDIVSEL_OUT_1

レシーバの標準ラインレートを定義する分周値。 1、 2、または 4 に設定できます。

RX ラインレート = PLL Clock * 2/PLL_RXDIVSEL_OUT




式 7-2

SIPO のパラレル側へのパラレルクロックのレートは、GTP トランシーバの XCLK レートです。こ

のレートは、PCS 内部で使用される GTP トランシーバの USERCLK レートに一致します。 GTP ト

ランシーバの RX 側におけるクロックドメインの詳細は、 171 ページの「設定変更可能な RX エラ

スティックバッファおよび位相アライメント」を参照してください。 XCLK レートは SIPO が生成

するパラレルデータの幅であるため、その値は内部データパス幅に依存します。式 7-3 に、SIPO の

パラレル (XCLK) レートの算出式を示します。

式 7-3

OVERSAMPLE_MODE が FALSE の場合、INTDATAWIDTH が Low のときの内部データパス幅は

8、INTDATAWIDTH が High のときは 10 となります。 OVERSAMPLE_MODE が TRUE の場合、

内部データパス幅は 10 です。オーバーサンプリングが有効な場合のレシーバ動作の詳細は、 152 ページの「オーバーサンプリング」を参照してください。

SIPO のシリアルおよびパラレル両クロックは、CDR 回路で回復されたクロックから生成されます。

RX Line RatePLL Clock 2×

PLL_RXDIVSEL_OUT----------------------------------------------------------=

RX XCLK RateRX Line Rate




UG196 (v1.8.1) 2008 年 12 月 1 日

オーバーサンプリングR


はじめに

GTP トランシーバにはそれぞれが 5 倍オーバーサンプリング回路が内蔵されており、 100Mb/s ～

500Mb/s のシリアルレートを可能にします。このような低レートで、通常の CDR が動作制限を満

たすには、ターゲットとするラインレートの 5 倍で動作する必要があります。

デジタルオーバーサンプリング回路は、SIPO からのパラレルデータを要求するラインレートの 5 倍で取り込み、ビット値の遷移ポイントを使用してクロックを回復します。遷移ポイントは、送信さ

れた 10 ビットデータごとに 2 ビットデータを回復するため、適なサンプルポイントを選択する

際にも使用されます。


表 7-15 で、内蔵されたデジタルオーバーサンプリングのポートについて説明します。

図 7-8 : GTP RX のブロック図

RX-PMA RX-PCS

RX EQ

RX OOB

SIPORX

UG196_c7_08_112007

RXCDR

PMAPLL

表 7-15 : RX DCDR ポート


説明

RXENSAMPLEALIGN0

RXENSAMPLEALIGN1入力 RXUSRCLK2

High のとき、PCS 内の 5 倍オーバーサンプ

ラが、サンプルポイントを継続的に調整し

ます。 Low のときは、ポートが Low になる

以前にアクティブだったポイントでのみサ

ンプルされます。

RXOVERSAMPLEERR0

RXOVERSAMPLEERR1出力 RXUSRCLK2

オーバーサンプリング回路の FIFO がオー

バーフローあるいはアンダーフローになる

と High になります。適切な処理を再開する

には、PCS をリセットする必要があります。




表 7-16 で、内蔵されたデジタルオーバーサンプリングの属性について説明します。

説明

各 GTP トランシーバは、デジタルオーバーサンプリング回路を内蔵しており、 100 ～ 500Mb/s の

ラインレートでトランシーバを動作させるには、この回路が必要となります。オーバーサンプリン

グは、 GTP_DUAL タイルの両トランシーバに適用されます。つまり、一方のトランシーバをアク

ティブにすると、もう一方もアクティブになります。

オーバーサンプリングを使用するよう GTP トランシーバを設定するには、次の手順に従います。

• 5 倍のラインレートを設定します。

• PCS の内部データパスおよびクロックを設定します。

• オーバーサンプリングブロックをアクティブにし、動作します。

RocketIO GTP Transceiver Wizard では GTP_DUAL タイルが自動的にコンフィギュレーションさ

れ、オーバーサンプリングをイネーブルにして GTP ラッパを生成するときに、オーバーサンプリン

グポートを使用できます。

5 倍のラインレートを設定

RX PMA の SIPO は、パラレルサイクルごとに 10 ビットをオーバーサンプリングブロックに供給

する必要があります。これが目的のラインレートの 5 倍のレートでサンプルされます。 PMA で必

要なラインレートは、式 7-4 から求められます。

式 7-4

目的のラインレートを実現するには、 PLL クロックレートが 1.0 ～ 2.2GHz の PLL 動作範囲内に

なるよう、トランシーバの RX 分周器を設定する必要があります。式 7-5 に、必要なレートと PLL クロックの関係を示します。 150 ページの「Serial In Parallel Out」では、ローカル RX 分周器につ

いて詳細に説明しています。

式 7-5

68 ページの「共有 PMA PLL」で説明した共有 PMA PLL は、必要な PLL クロック周波数を生成

するように設定する必要があります。式 7-6 に、PLL クロック周波数と CLKIN (タイルへのリファ

レンスクロック ) の関係を示します。オーバーサンプリングモードでは、INTDATAWIDTH の設定

に関わらず、 PMA の内部データ幅は自動的に 10 ビットとなります。また、 PLL_DIVSEL_REF に

対する PLL_DIVSEL_FB 比率をも低くすることを推奨します。

式 7-6

表 7-16 : RX の DCDR 属性

属性説明

OVERSAMPLE_MODE

この属性は共有されており、 68 ページの「共有 PMA PLL」および

110 ページの「TX バッファ、位相アライメント、およびバッファバ

イパス」にも説明が記載されています。 GTP_DUAL タイルの両 GTP トランシーバに適用されます。

TRUE のとき、 5 倍オーバーサンプリングがイネーブルになります。

PMALineRate 5 DesiredLineRate×=

fPLLClockPMALineRate PLL_RXDIVSEL_OUT×

2----------------------------------------------------------------------------------------------------------------------=

fPLLClock fCLKIN5 PLL_DIVSEL_FB×PLL_DIVSEL_REF

---------------------------------------------------------------×=



UG196 (v1.8.1) 2008 年 12 月 1 日

オーバーサンプリングR

PCS の内部データパスおよびクロックの設定

図 7-9 に、オーバーサンプリング使用時の GTP RX データパスのクロックドメインを示します。

RX シリアルクロックは、あらかじめ算出した PMA ラインレートで動作します。 XCLK は、PMA ラインレートの 10 分の 1 として求められる 10 ビットデータパスのパラレルレートで動作しま

す。 SIPO からのオーバーサンプリングデータは、この XCLK レートでオーバーサンプリングブ

ロックに入力されます。

オーバーサンプリングブロックは、10 ビットを受信するごとに 2 ビットのデータを生成します。こ

のデータは、式 7-5 から求められる目的のラインレートに必要なクロックレートで、残りの PCS データパスに入ります。この PCS レートが RXUSRCLK に使用されます。また、 RXUSRCLK2 で

は、このレートを乗算したレート (選択した RX データパス幅に依存) が使用されます。

オーバーサンプリングを使用する場合、オーバーサンプルされたラインレート (PMA ラインレー

トではない) および INTDATAWIDTH で指定された PCS 内部データパス幅を使用し、

RXUSRCLK を算出する必要があります。 RXUSRCLK および RXUSRCLK2 については、 194 ページの「FPGA RX インターフェイス」で詳細に説明します。

オーバーサンプリングブロックをアクティブにし、動作させる

PMA ラインレートおよび PCS データパスの設定後、OVERSAMPLING_MODE を TRUE に設定

することでオーバーサンプリングブロックをイネーブルにできます。この属性は、 GTP_DUAL タ

イルの両トランシーバに影響します。

オーバーサンプリングブロックには、 PCS に渡す前にデータを格納する小さなバッファが含まれ

ます。このバッファは、システム内のその他のイベントによって RXUSRCLK が一時的に停止する

など、 PMA および PCS の周波数が異なる場合、オーバーフロー /アンダーフローとなる可能性が

あります。オーバーサンプリングブロックのバッファにエラーが発生すると、トランシーバで

RXOVERSAMPLEERR 信号がアサートされます。このエラーは、RXRESET または RXCDRRESET をアサートするとクリアされます。

図 7-9 : ビルトインオーバーサンプリング回路を使用する場合の RX クロックドメイン

RX

RX-PMA RX-PCS

RXCDR

PMAPLL

PMA PLL

RXEQ

SIPO10B

/8B

PMA

(XCLK)

PCS

(RXUSRCLK)(RXRECCLK)

RX

(RXUSRCLK2)

PRBS

RX

FPGA

UG196_c7_09_102306

RX

Loss of Sync




RXENSAMPLEALIGN を High にすると、オーバーサンプリングブロックは常に、可能な限り

良のリカバリクロックおよび入力データのサンプリング位置を検出しようとします。

RX の極性制御

はじめに

GTP レシーバでは、RX の極性制御機能を使用して入力データを反転できます。この機能は、誤って

RXP および RXN 信号が逆に接続される可能性のあるデザインで有益です。入力データの極性を反

転させるには、 RXPOLARITY ポートを High に駆動してください。


表 7-17 で RX の極性制御ポートについて説明します。


説明

入力データの極性の反転には、 RX の極性ポートが使用されます。このポートを High に駆動する

と、 RXN ピンが RXP ピンとして、 RXP ピンが RXN ピンとして扱われます。

表 7-17 : RX の極性制御ポート

ポート方向クロック

ドメイン説明

RXPOLARITY0

RXPOLARITY1入力 RXUSRCLK2

RX の極性ポートを使用して入力データの極性を反

転します。

1 : 極性の反転

0 : 通常の極性



UG196 (v1.8.1) 2008 年 12 月 1 日

PRBS 検出R

PRBS 検出

はじめに

GTP レシーバは、 PRBS チェッカを内蔵します。このチェッカは、業界標準の 3 つの PRBS パター

ンの 1 つをチェックするように設定できます。チェッカは自己同期タイプで、カンマアライメント

またはデコード実行前の入力データに対して実行されます。この機能を使用し、チャネルのシグナ

ルインテグリティがテストできます。


表 7-18 で PRBS 検出ポートについて説明します。

表 7-19 で PRBS 検出属性について説明します。

表 7-18 : PRBS 検出ポート


説明


GTP_DUAL タイル全体の内部データパス幅を指定します。 PRBS チェッ

カは INTDATAWIDTH が High (内部データパスは 10 ビット ) のときのみ

有効です。

PRBSCNTRESET0

PRBSCNTRESET1入力 RXUSRCLK2

PRBS エラーカウンタをリセットします。

PRBSCNTRESET は同期的に適用され、立ち上がりエッジでのみ有効です。

RXENPRBSTST0[1:0]

RXENPRBSTST1[1:0]入力 RXUSRCLK2

レシーバのテストパターンチェッカを制御します。

00 : PRBS チェッカをディスエーブル

01 : 27-1 PRBS チェッカをイネーブル



PRBS チェッカがイネーブルのときは、 INTDATAWIDTH を High (10 ビットの内部データ幅モード ) にする必要があります。

RXPRBSERR0

RXPRBSERR1出力 RXUSRCLK2

PRBS テストのエラー数が PRBS_ERR_THRESHOLD 属性での指定値以

上になると、 RXPRBSERR が High になります。

表 7-19 : PRBS 検出属性

属性説明

PRBS_ERR_THRESHOLD0

PRBS_ERR_THRESHOLD1

PRBS チェッカのエラーしきい値を設定します。 PRBS テストが

有効のときに、カウンタでエラー数がカウントされます。エラー

数が PRBS_ERR_THRESHOLD 値以上になると、出力

RXPRBSERR が High になります。この属性は、 32 ビットの 16 進数で設定されます。




説明

内蔵の PRBS チェッカを使用するには、レシーバに送信された PRBS パターンと一致するように

RXENPRBSTST を設定します。表 7-18 の RXENPRBSTST の項目に設定可能な値が示されてい

ます。内部データ幅が 10 ビットのモードのみサポートされるので、 PRBS がイネーブルのときに

は、 INTDATAWIDTH を High に設定する必要があります。

PRBS チェッカは実行中に入力データ内にある特定の PRBS パターンを検索します。そのパターン

が検出されると、入力パターンと予想されているパターンの比較によって PRBS エラーが検出でき

ます。

チェッカでは、検出したエラー数がカウントされて PRBS_ERR_THRESHOLD と比較されます。

エラー数がしきい値以上になると、 RXPRBSERR がアサートされます。 RXPRBSERR は、

PRBSCNTRESET のアサートでクリアされます。また、 GTPRESET、 RXCDRRESET、および

RXRESET もカウントをリセットします。

設定変更可能なカンマアライメントおよび検出

はじめに

シリアルデータをパラレルデータとして使用できるようにするには、データをシンボルバウンダ

リに揃える必要があります。このアライメントを実行するため、トランスミッタは通常カンマと呼

ばれる識別可能なシーケンスを送信します。レシーバは、入力データ内でカンマを検索します。レ

シーバでカンマが検出されると、カンマがバイトバウンダリに移動されて、受信したパラレルワー

ドが送信されたパラレルワードと一致します。

図 7-10 に、 10 ビットカンマへのアライメントを示します。 TX のパラレルデータが左側にありま

す。カンマを含むシリアルデータは、中央でハイライトされ、アラインされていないビットを受信

している RX が右側にあります。

図 7-10 : カンマアライメントの概念図 (10 ビットカンマへのアライメント )

100101100001001001101011100110011100101111100 1011011001010100100010101010101100110

UG196_c7_10_092606



UG196 (v1.8.1) 2008 年 12 月 1 日

設定変更可能なカンマアライメントおよび検出R

図 7-11 では、TX パラレルデータが左側にあり、識別可能なパラレルデータを受信している RX が

右側にあります。

GTP トランシーバは、特定のカンマを多様なバイトバウンダリに揃えるようにプログラムしたり、

属性設定 (160 ページの表 7-21 を参照) を使用して手動でデータを揃えることができるアライメン

トブロックを備えています。カンマダブルモードを使用した SONET A1/A2 アライメントが可能

です。また、ブロックが不要な場合は、バイパスしてレイテンシを削減できます。

図 7-11 : カンマアライメントのパラレルデータ図

TX RX

0

1

2

揃えられていないデータ

1

2

UG196_c7_11_110107





表 7-20 に RX のカンマアライメントおよび検出ポートを示します。

表 7-20 : RX カンマアライメントおよび検出ポート


説明

RXBYTEISALIGNED0

RXBYTEISALIGNED1出力 RXUSRCLK2

カンマ検出およびリアライメント回路からの信号で、パラレルデー

タストリームが、カンマ検出に従ってバイトバウンダリに適切に揃

えられているときに High になります。

0 : パラレルデータストリームがバイトバウンダリに揃えられて

いない

1 : パラレルデータストリームがバイトバウンダリに揃えられて

いる

RXBYTEISALIGNED がアサートされてから揃えられたデータが

FPGA RX インターフェイスで使用できるようになるまでには、数サ

イクルが必要です。 PCOMMA_ALIGN = TRUE のとき、

RXBYTEISALIGNED は正のカンマアライメントに応答し、

MCOMMA_ALIGN = TRUE のときは負のカンマアライメントに

応答します。

RXBYTEREALIGN0

RXBYTEREALIGN1出力 RXUSRCLK2

カンマ検出およびリアライメント回路からの信号で、カンマ検出に

よって、シリアルデータストリーム内のバイトアライメントが変更

したことかを示します。

0 : バイトアライメントに変更なし

1 : バイトアライメントに変更あり

アライメントが起こるとデータが失われる場合があり、これにより、

データエラー (および、 8B/10B デコーダの使用時はディスパリティ

エラー ) が発生する可能性があります。

RXCOMMADET0

RXCOMMADET1出力 RXUSRCLK2

カンマアライメントブロックでカンマが検出されると、アサートさ

れます。この信号は、 FPGA RX インターフェイスでカンマが使用可

能となる数サイクル前にアサートされます。

0 : カンマは未検出

1 : カンマを検出

RXCOMMADETUSE0

RXCOMMADETUSE1入力 RXUSRCLK2

カンマ検出およびアライメント回路をアクティブにします。

0 : 回路をバイパス

1 : カンマ検出およびアライメント回路を使用

カンマおよびアライメント回路をバイパスする場合、 RX データパス

のレイテンシが削減されます。

RXENMCOMMAALIGN0

RXENMCOMMAALIGN1入力 RXUSRCLK2

負のカンマが検出されると、バイトバウンダリが揃えられます。

0 : ディスエーブル

1 : イネーブル



UG196 (v1.8.1) 2008 年 12 月 1 日


表 7-21 に RX のカンマアライメントおよび検出属性を示します。

RXENPCOMMAALIGN0

RXENPCOMMAALIGN1入力 RXUSRCLK2

正のカンマが検出されると、バイトバウンダリが揃えられます。

0 : ディスエーブル

1 : イネーブル

RXSLIDE0

RXSLIDE1入力 RXUSRCLK2

カンマアライメントのバンプ制御をインプリメントします。

RXSLIDE がアサートされると、バイトアライメントが 1 ビットず

つ調整され、 FPGA ロジックによるバイトアライメントの決定およ

び制御が可能になります。 1 回の RXSLIDE アサートでは 1 ビットの

みが調整されます。

RXSLIDE を再度アサートして別の調整を行うには、 RXSLIDE を

RXUSRCLK2 の 2 サイクル間ディアサートする必要があります。

RXSLIDE のアサートは、通常のカンマアライメントより優先され

ます。

表 7-20 : RX カンマアライメントおよび検出ポート (続き)


説明

表 7-21 : RX カンマアライメントおよび検出属性

属性説明

ALIGN_COMMA_WORD_0

ALIGN_COMMA_WORD_1

マルチバイトのデータパスで検出されたカンマのアライメントを制御します。

1 : カンマを 2 バイトデータパス内のいずれかのバイトに揃えます。 2 バイトの RX インターフェイスを選択する場合、カンマは、FPGA で RXDATA の偶数バイト [9:0] または奇数バイト [19:10] のいずれかに揃えることができます。

2 : カンマを 2 バイトデータパス内の偶数バイトに揃えます。揃えられたカンマは、確

実にバイト RXDATA [9:0] に揃います。 ALIGN_COMMA_WORD = 2 の場合、エ

ラスティックバッファと適切に併用するには、 CLK_COR_ADJ_LEN および

CLK_COR_MIN_LAT を共に偶数にします。

カンマを偶数および奇数位置に送信するプロトコルでは、ALIGN_COMMA_WORD を 1 に設定します。

RXDATAWIDTH を Low にリセットする場合、ALIGN_COMMA_WORD は 1 設定にし

ます。

COMMA_10B_ENABLE_0

COMMA_10B_ENABLE_1

MCOMMA/PCOMMA で入力データに一致する必要があるビット、および任意の値で問

題ないビットを設定します。

この属性は 10 ビットのマスクビットで、デフォルト値は 1111111111 です。マスクにあ

り、 0 にリセットされるいずれのビットによっても、 MCOMMA または PCOMMA 内の

対応するビットが事実上 don’t care ビットになります。




説明

カンマアライメントの有効化

カンマアライメントブロックをイネーブルにするには、RXCOMMADETUSE ポートを High に駆

動します。 RXCOMMADETUSE を Low に駆動すると、ブロックをバイパスしてレイテンシが小

になります。

カンマパターンの設定

ブロックが入力データストリーム内で検索するカンマパターンを設定するには、 MCOMMA_10B _VALUE、PCOMMA_10B_VALUE、および COMMA_10B_ENABLE 属性を使用します。カンマの

長さは、タイルの INTDATAWIDTH によって決定します (68 ページの「共有 PMA PLL」を参照)。図

7-12 では、各カンマ値が COMMA_10B_ENABLE でマスクされ、部分的なパターン一致が可能と

なっています。

COMMA_DOUBLE_0

COMMA_DOUBLE_1

正または負のカンマのいずれかのみでカンマ一致を定義するか、あるいはシーケンスに両

方が必要かを指定します。

FALSE : 正のカンマ (PCOMMA) および負のカンマ (MCOMMA) を別々に扱います。いずれかが一致することでカンマ検出およびアライメントが実行されます。

TRUE : 正のカンマの直後に負のカンマがあると、カンマが一致します。一致パターン

は 20 または 16 ビット (INTDATAWIDTH で定義) です。

COMMA_DOUBLE が TRUE の場合、PCOMMA_DETECT は MCOMMA_DETECT と

同一で、RXENPCOMMAALIGN は RXENMCOMMAALIGN と同一の必要があります。

MCOMMA_10B_VALUE_0

MCOMMA_10B_VALUE_1

RXCOMMADET を High にし、パラレルデータを揃える場合の負のカンマを定義します。

受信順は右から左。 (MCOMMA_10B_VALUE[0] が初に受信)。デフォルト値は

1010000011 (K28.5)。この定義は、8B/10B エンコードまたはデコードに影響を与えま

せん。

MCOMMA_DETECT_0

MCOMMA_DETECT_1

負のカンマで RXCOMMADET を High にするかを制御します。

FALSE : 負のカンマが検出されたとき、 RXCOMMADET が High になる

TRUE : 負のカンマが検出されたとき、 RXCOMMADET は High にならないこの設定は、カンマアライメントには影響しません。

PCOMMA_10B_VALUE_0

PCOMMA_10B_VALUE_1

RXCOMMADET を High にし、パラレルデータを揃える場合の正のカンマを定義します。

受信順は右から左 (PCOMMA_10B_VALUE[0] が初に受信) で、デフォルト値は

0101111100 (K28.5) です。この定義は、8B/10B エンコードまたはデコードに影響します。

PCOMMA_DETECT_0

PCOMMA_DETECT_1

正のカンマで RXCOMMADET を High にするかを制御します。

FALSE : 正のカンマが検出されたとき、 RXCOMMADET が High になる

TRUE : 正のカンマが検出されたとき、 RXCOMMADET は High にならない

この設定は、カンマアライメントには影響しません。

RX_SLIDE_MODE_0

RX_SLIDE_MODE_1

PMA または PCS でのスライディングを選択します。有効な値は PCS (デフォルト ) およ

び PMA です。

表 7-21 : RX カンマアライメントおよび検出属性 (続き)

属性説明



UG196 (v1.8.1) 2008 年 12 月 1 日


また、図 7-12 では、 COMMA が COMMA_ENABLE と組み合わせられ、 10 ビットの内部カンマ

のワイルドカードカンマを構成しています。

COMMA_DOUBLE が TRUE の場合、MCOMMA および PCOMMA パターンが組み合わせられ、

ブロックでは連続した 2 つのコンマが検索されます。カンマ内のビット数は INTDATAWIDTH に

よって決定します (68 ページの「共有 PMA PLL」を参照)。図 7-13 に、 COMMA_DOUBLE = TRUE の場合のカンマの組み合わせを示します。

図 7-14 に、幅が 2 倍のカンマの場合、COMMA_10B_ENABLE およびワイルドカードがどのよう

に機能するかを示します。

カンマアライメントのアクティブ化

カンマアライメントがアクティブなときにカンマが検出されると、それらはも近接したバウンダリ

に揃えられます。 MCOMMA パターンに揃えるには、 RXENMCOMMAALIGN を High に駆動し、

PCOMMA パターンのアライメントをアクティブにするには、RXENPCOMMAALIGN を High に駆

動します。両方のイネーブルポートを、いずれかのパターンを揃えるために駆動します。 COMMA_ DOUBLE が TRUE の場合、 2 つのイネーブルポートは常に同じ値を駆動する必要があります。

図 7-12 : カンマパターンのマスク

図 7-13 : コンマパターン定義の拡張

図 7-14 : 拡張したカンマパターンのマスク

0101111100

xxx1111100

0001111111

MCOMMA_10B_VALUE

PCOMMA_10B_VALUE

(x = don’t care)

COMMA_10B_ENABLE UG196_c7_12_112007

MCOMMA_10B_VALUE PCOMMA_10B_VALUE

UG196_c7_13_092606

0010100010

xx10100001

0011111111

0010100001

xx10100010

0011111111

0011111111

MCOMMA_10B_VALUE

PCOMMA_10B_VALUE(COMMA_DOUBLE = TRUE)

COMMA_10B_ENABLEUG196_c7_14_112007

(x = don’t care)




アライメントステータス信号

MCOMMA または PCOMMA アライメントがアクティブの間、ブロックはカンマパターン一致機

能により、も近いバウンダリに再び揃えられます。アライメントが適切に完了すると、ブロックで

は RXBYTEISALIGNED が High に保持されます。この時点で、RXENMCOMMAALIGN および

RXENPCOMMAALIGN を Low に駆動してアライメントをオフにすると、回路アライメントの状

態を維持できます。 RXBYTEISALIGNED を High にするには、 PCOMMA に対する PCOMMA_ ALIGN を TRUE に設定する必要があり、同様に、 MCOMMA に対する MCOMMA_ALIGN を

TRUE に設定する必要があります。

カンマは、 RXBYTEISALIGNED が High の間に到達可能です。カンマがバウンダリに揃えられて

到達する場合、変更はありません。カンマがずれた位置に到達すると、ブロックでは、再びカンマが

揃うまで RXBYTEISALIGNED がディアサートされます。到達したカンマに対してアライメント

がアクティブのままのとき、ブロックは自動的に新しいカンマをも近接したバウンダリに揃えて、

RXUSRCLK2 の 1 サイクル間、 RXBYTEREALIGN を High に駆動します。

アライメントバウンダリ

アライメントで有効なバウンダリは、ALIGN_COMMA_WORD で定義されます。有効なバウンダ

リの間隔は INTDATAWIDTH で指定され、有効なバウンダリ位置の数は RXDATA インターフェイ

スのバイト数によって決定されます。図 7-15 に、選択可能なバウンダリを示します。

手動アライメント

RXSLIDE を使用すると、自動カンマアライメントをディスエーブルにしてパラレルデータをシフ

トさせることができます。パラレルデータを左に 1 ビットシフトさせるには、 RXSLIDE を

RXUSRCLK2 の 1 サイクル間、High に駆動してください。RXSLIDE を再度使用できるようにする

には、 RXUSRCLK2 の少なくとも 2 サイクル間、この信号を Low にする必要があります。

図 7-16 に、RXSLIDE を使用するマニュアルアライメントの波形 (データシフトの前後) を示します。

図 7-15 : カンマアライメントバウンダリ

RXDATAWIDTH

0 (1 )

0 (1 )

1 (2 )

1 (2 )

ALIGN_COMMA_WORD

1 ( )

2 ( )

1 ( )

UG196_c7_15_092606

2 ( )

RX

RXDATA Byte 0

RXDATA Byte 1 RXDATA Byte 0

RXDATA Byte 1 RXDATA Byte 0



UG196 (v1.8.1) 2008 年 12 月 1 日

設定変更可能な Loss-of-Sync ステートマシンR

設定変更可能な Loss-of-Sync ステートマシン

概要

8B/10B プロトコルによっては、標準的な LOS (Loss-of-Sync) ステートマシンを利用してチャネル

におけるエラーの発生を検出します。それぞれの GTP レシーバには、プロトコルで必要となった場

合にアクティブにできる LOS ステートマシンが含まれます。ステートマシンが未使用の場合、

LOS ステートマシンのポートは、入力データの状態をモニタするために使用できます。

図 7-16 : RXSLIDE を使用した手動のデータアライメント

RXUSRCLK2

RXSLIDE

RXDATA

TXDATA 0000010000

0000010000 00010000000000100000

UG196_c7_16_112007

. . .

. . .

. . .

. . .

. . .

. . .

. . .

. . .

メモ :

1. RXDATA でのスライドとスライド結果間のレイテンシは、データパスでアクティブな RX PCS ブロックの数に依存します。





表 7-22 に、 RX の LOS (Loss-of- Sync) ステートマシンのポートを示します。

表 7-23 に、 RX の LOS (Loss-of-Sync) ステートマシンの属性を示します。

表 7-22 : RX の Loss-of-Sync ステートマシンのポート


説明

RXLOSSOFSYNC0[1:0]

RXLOSSOFSYNC1[1:0]出力 RXUSRCLK2

バイトストリームの同期に関連した FPGA のステータス。

RX_LOSS_OF_SYNC_FSM 属性のステートよって決定します。

RX_LOSS_OF_SYNC_FSM = TRUE のとき、次のように、内部 Loss- of-Sync FSM のステートを示します。

[1] = 1 : 無効なキャラクタシーケンスまたはリセットにより、同期

が失われている

[0] = 1 : チャネルボンディングシーケンスまたはリアライメントに

よる再同期ステート

RX_LOSS_OF_SYNC_FSM = FALSE のとき、次のように、入力デー

タの情報を示します。

[1] = 1 : 受信データは 8B/10B キャラクタではない、またはディスパ

リティエラーが発生している

[0] = 1 : データでチャネルボンディングシーケンスを検出

表 7-23 : RX の Loss-of-Sync ステートマシンの属性

属性説明



LOS を判断するため、無効なキャラクタを 1 つずつ相殺するときに要する有効な

キャラクタ数を定義します。有効な設定値は、1、2、4、8、16、32、64、および 128 です。

RX_LOS_THRESHOLD_0

RX_LOS_THRESHOLD_1

RX_LOS_INVALID_INCR_(0/1) で分周する場合、FSM をLOS ステートに移行させ

るために必要な無効なキャラクタ数を定義します。有効な設定値は 4、 8、 16、 32、

64、 128、 256、および 512 です。



RX_LOSS_OF_SYNC_FSM は RXLOSSOFSYNC[1:0] 出力の動作を定義します。

FALSE : 8B/10B デコードで無効なデータ (Out of Table エラーまたはディスパリ

ティエラーではない) が検出されると、 RXLOSSOFSYNC[1] が High になりま

す。チャネルボンディングシーケンスが、エラスティックバッファに書き込ま

れると、 RXLOSSOFSYNC[0] が High になります。

TRUE (デフォルト ) : Loss of Sync FSM が動作中で、そのステートは RXLOSSOFSYNC[1] に反映されます。



UG196 (v1.8.1) 2008 年 12 月 1 日

設定変更可能な Loss-of-Sync ステートマシンR

説明

XAUI など一部の 8B/10B プロトコルで、入力データストリームにおけるエラーの検出に使用され

る標準的な LOS ステートマシンを図 7-17 に示します。

GTP トランシーバの LOS ステートマシンをアクティブにするには、 RX_LOSS_OF_SYNC_FSM を TRUE に設定します。ステートマシンがアクティブのときは、RXLOSSOFSYNC ポートに現在

のステートが示されます。

LOS ステートマシンが非アクティブ (RX_LOSS_OF_SYNC_FSM = FALSE) の場合、

RXLOSSOFSYNC ポートには受信データの情報が示されます。この場合の RXLOSSOFSYNC ポートについては、表 7-22 の RXLOSSOFSYNC の項目で説明しています。

LOS ステートマシンの動作は、 RX_LOS_INVALID_INCR および RX_LOS_THRESHOLD 属性

を使用して調整できます。 RX_LOS_THRESHOLD は、強制的に SYNC_ACQUIRED ステートを

LOSS_OF_SYNC ステートにするために必要なキャラクタ数を修正することにより、 LOS ステー

トマシンが不正なキャラクタに対してどの程度応答するかを調節します。表 7-23 の RX_LOS_ THRESHOLD に、有効な設定が記載されています。

LOS ステートマシンによって SYNC_ACQUIRED ステートにおけるエラー数が時間と共に減少

するため、わずかなエラーは終的には切り捨てられます。表 7-23 で説明したように、エラー数が

減少する比率は RX_LOS_INVALID_INCR 属性で指定されます。

図 7-17 : LOS ステートマシン

00

01 10

Count = RX_LOS_THRESHOLD

Count < RX_LOS_THRESHOLD

UG196_c7_17_112007

+ 4 RXRECCLK

+ < 4 RXRECCLK

SYNC_ACQUIRED

RESYNC LOSS_OF_SYNC




コンフィギャブル 8B/10B デコーダ

概要

プロトコルの多くで、レシーバによる 8B/10B データのデコードが必要とされています。 8B/10B は

業界標準のエンコード方法で、パフォーマンス向上を目的として、バイトごとに 2 ビットのオーバー

ヘッドも処理します。 106 ページの表 6-3 に、8B/10B のメリットとデメリットを簡潔に示していま

す。また、付録 C には、 8B/10B によって 10 ビットシーケンスがどのように 8 ビットデータおよ

び制御値にマップされるかが示されています。

GTP トランシーバは 8B/10B デコーダを備えているため、 FPGA のリソースを使用することなく、

RX データのデコードが可能です。デコーダには、エラーおよび制御シーケンスの入力を示すステー

タス信号が含まれます。デコードが不要な場合は、ブロックをディスエーブルにしてレイテンシを

小にできます。


表 7-24 で、 RX デコーダのポートについて説明します。

表 7-24 : RX デコーダポート


説明

RXCHARISCOMMA0[1:0]

RXCHARISCOMMA1[1:0]出力 RXUSRCLK2

RXDATA が 8B/10B カンマのときにアサートされます。

DEC_MCOMMA_DETECT および DEC_PCOMMA_DETECT に

よって決定するこの信号は、 RXDEC8B10BUSE が Low のときは常

に Low です。

2 ビット信号で、ビット 0 は RXDATA の下位バイトに対応し、ビッ

ト 1 は上位バイトに対応します。 RXDATAWIDTH が Low (1 バイト

インターフェイス) のとき、ビット 0 のみが使用されます。

RXCHARISK0[1:0]

RXCHARISK1[1:0]出力 RXUSRCLK2

RXDATA が 8B/10B キャラクタの場合にアサートされます。

RXDEC8B10BUSE が Low のときは、常に Low です。




RXDEC8B10BUSE0

RXDEC8B10BUSE1入力 RXUSRCLK2

8B/10B デコーダをイネーブルにします。

1 : 8B/10B デコーダがイネーブル

0 : 8B/10B デコーダはバイパス (レイテンシが削減)

RXDISPERR0[1:0]

RXDISPERR1[1:0]出力 RXUSRCLK2

受信した RXDATA にディスパリティエラーがあること High になり

ます。






UG196 (v1.8.1) 2008 年 12 月 1 日

コンフィギャブル 8B/10B デコーダR

表 7-25 で、 RX デコーダの属性について説明します。

説明

8B/10B デコーダのイネーブル

8B/10B デコーダをディスエーブルにするには、RXDEC8B10BUSE を Low に駆動します。デコー

ダがオフの場合、RX インターフェイス上のバイトごとのビット数は、タイルの内部データ幅によっ

て決定します。 8B/10B デコーダをバイパスする際のデシリアライズ順、およびパラレルビット

マッピングの詳細は、 194 ページの「FPGA RX インターフェイス」を参照してください。

8B/10B デコーダをイネーブルにするには、 RXDEC8B10BUSE を High に駆動します。 8B/10B デ

コーダでは 10 ビット幅のデータが必要なため、デコーダをイネーブルにするには INTDATAPATH も High (10 ビットの内部データパス) にする必要があります。

RXNOTINTABLE0[1:0]

RXNOTINTABLE1[1:0]出力 RXUSRCLK2

RXDATA が不正な 8B/10B コードの結果で、エラーがあることを示し

ます。




RXRUNDISP0[1:0]

RXRUNDISP1[1:0]出力 RXUSRCLK2

RXDATA の受信時に、 8B/10B エンコーダのランニングディスパリ

ティを示します。




表 7-24 : RX デコーダポート (続き)


説明

表 7-25 : RX デコーダの属性

属性説明

DEC_MCOMMA_DETECT_0

DEC_MCOMMA_DETECT_1

負の 8B/10B カンマの検出をイネーブルにします。

TRUE : RXDATA が負の 8B/10B カンマの場合にアサート

FALSE : 負の 8B/10B カンマに応答しない

DEC_PCOMMA_DETECT_0

DEC_PCOMMA_DETECT_1

正の 8B/10B カンマの検出をイネーブルにします。

TRUE : RXDATA が正の 8B/10B カンマの場合にアサート

FALSE : 正の 8B/10B カンマに応答しない



RXCHARISCOMMA が応答するカンマを制限します。

TRUE : RXCHARISCOMMA は K28.1、 K28.5、および K28.7 に対してのみア

サートします (付録 C の 8B/10B K キャラクタ表を参照)。

FALSE : RXCHARISCOMMA は、 DEC_MCOMMA_DETECT および DEC_PCOMMA_DETECT の設定により、正または負の任意の 8B/10B カンマ

に応答します。




8B/10B デコーダでのビットおよびバイト順

8B/10B デコーダへのビット順は、付録 C の 8B/10B 表に示している順序と逆になります。 8B/10B ではビット a0 を初に受信する必要がありますが、 GTP トランシーバでは常にも右にあるビッ

トが初に受信されます。したがって、8B/10B デコーダは、デコード前に受信データのビット順を

自動的に反転させるよう設計されています。

同様に、 2 バイトインターフェイスを使用する場合、 GTP トランシーバではも右側のビットが

初に受信されるため、受信した初のバイト (バイト 0) が RXDATA[7:0] に現れ、 2 番目のバイト

は RXDATA[15:8] に現れます。図 7-18 に、デコーダによる 10 ビットデータの 8 ビット値へのマッ

プを示します。

K キャラクタおよび 8B/10B カンマ

付録 C の 8B/10B 表には、ファンクションの制御に頻繁に使用される特殊キャラクタ (K キャラク

タ) が含まれます。 RXDATA が K キャラクタの場合、デコーダでは RXCHARISK が High に駆動

されます。

DEC_PCOMMA_DETECT が TRUE の場合、 RXDATA が正の 8B/10B カンマのときは常に、デ

コーダは RXCHARISCOMMA を High に駆動します。同様に、 DEC_MCOMMA_DETECT が

TRUE の場合は、 RXDATA が負の 8B/10B カンマのときは常に RXCHARISCOMMA が High に

駆動されます。

K28.1、 K28.5、および K28.7 に対して RXCHARISCOMMA がトリガするようにカンマを制限す

るには、DEC_VALID_COMMA_ONLY を TRUE に設定します。この設定は、通常、イーサネット

ベースのアプリケーションに使用されます。 RXCHARISCOMMA は、MCOMMA_10B_VALUE ま

たは PCOMMA_10B_VALUE に依存しません。

RX ランニングディスパリティ

8B/10B デコーダでは、送信された 0 と 1 の均衡をとるためにランニングディスパリティを使用し

ます。 8B/10B デコーダは、入力データのランニングディスパリティをたどり、エラーを検出しま

す。現在のランニングディスパリティは、 RXRUNDISP ポートを確認することでわかります。

図 7-18 : 8B/10B デコード時の RX インターフェイス

15 14 13 12 11 10 9 8 7 6 5 4 3 2 1 0

H1 G1 F1 E1 D1 C1 B1 A1 H0 G0 F0 E0 D0 C0 B0 A0 H0 G0 F0 E0 D0 C0 B0 A0

7 6 5 4 3 2 1 0

RXDATAWIDTH = 1

RXDATA

RXDATAWIDTH = 0

UG196_c7_18_112807

8B/10B

g0h0j0 f0 i0 e0 d0 c0 b0 a0g0h0j0 f0 i0 e0 d0 c0 b0 a0g1h1j1 f1 i1 e1 d1 c1 b1 a1

8B/10B



UG196 (v1.8.1) 2008 年 12 月 1 日

コンフィギャブル 8B/10B デコーダR

ディスパリティエラーおよび Out of Table エラー

RXDATA が不正なディスパリティと共に受信されると、デコーダでは RXDISPERR が High に駆

動されます。 8B/10B デコーダでは、ディスパリティエラーだけではなく、無効な 10 ビットコード

(Out of Table エラー) も検出されます。 RXDATA が無効な 8B/10B キャラクタの場合、デコーダの

RXNOTINTABLE ポートが High に駆動されます。

図 7-19 に、 RXDATA でエラーバイトが受信され、 RXNOTINTABLE および RXDISPERR ポー

トがエラーを示している場合の波形を示します。

図 7-19 : 8B/10B エラーがある RX データ

RXUSRCLK2

RXDATA

RXDISPERR

RXNOTINTABLE

Out ofTable

UG196_c7_19_092606




設定変更可能な RX エラスティックバッファおよび位相アライメント

概要

GTP RX データパスには、PCS で使用される 2 つの内部パラレルクロックドメイン、PMA パラレ

ルクロックドメイン (XCLK) および RXUSRCLK ドメインがあります。データを受信するには、

PMA パラレルレートと RXUSRCLK レートが十分に近い必要があり、2 つのクロックドメイン間

の位相差をなくす必要があります。図 7-20 に、 XCLK および RXUSRCLK の 2 つのパラレルク

ロックドメインを示します。

GTP トランシーバは、 PMACLK および RXUSRCLK ドメイン間の位相差をなくすため、 RX エラ

スティックバッファを備えています。また、トランシーバからのリカバリクロックを使用して

RXUSRCLK を駆動し、その位相を XCLK と一致するよう調整することで、2 つのドメインの位相

を一致させることも可能です。すべての RX データパスで、これらの方法の 1 つを使用して位相を

一致させる必要があります。表 7-26 に、各方法のメリットおよびデメリットを示します。

図 7-20 : レシーバのパラレルクロックドメイン

RX

RX-PMA RX-PCS

RXCDR

PMAPLL

PMA PLL

RXEQ

SIPO

FPGA

RX

RX

10B/

8B

Loss of Sync

PMA (XCLK)

PCS P

(RXUSRCLK)

RX

(RXUSRCLK2)

PRBS

RX

UG196_c7_20_112707

表 7-26 : バッファリング vs. 位相アライメント

RX エラスティックバッファ RX 位相アライメント

クロッキングオプション

リカバリクロックまたはローカルクロック (クロックコレクションあり ) を使用可能

リカバリクロックの使用が必須

初期化すぐに実行全クロックが安定するまで待機してから実行

レイテンシ使用する機能 ( クロックコレクションおよび

チャネルボンディング) に依存

RX バッファを使用するより小さい

クロックコレクション / チャネルボンディング

クロックコレクション/チャネルボンディング

には必須

内部データ幅 8 ビットまたは 10 ビット幅 10 ビット幅のみ



UG196 (v1.8.1) 2008 年 12 月 1 日

設定変更可能な RX エラスティックバッファおよび位相アライメントR

RX エラスティックバッファは、クロックコレクション (179 ページの「設定変更可能なクロックコ

レクション機能」 ) およびチャネルボンディング (186 ページの「設定変更可能なチャネルボンディ

ング (レーンデスキュー )」 ) に使用できます。クロックコレクション機能は、 PMACLK および

RXUSRCLK の周波数が不一致のときに使用されます。表 7-27 に、一般的なクロック構成およびそ

れらにクロックコレクションが必要かを示します。


表 7-28 で、 RX エラスティックバッファおよび位相アライメントポートについて説明します。

表 7-27 : 一般的なクロック構成

クロックコレクション

同期システム (両側で使用する REFCLK の物理的オシレータが同一) 不要

別々のリファレンスクロック、 RX は RXRECCLK を使用不要

別々のリファレンスクロック、 RX はローカルクロックを使用必要

表 7-28 : RX エラスティックバッファおよび位相アライメントポート


説明


GTP_DUAL タイル全体の内部データパス幅を指定します。



RXBUFRESET0


RX エラスティックバッファロジックをリセットして RX エラスティッ

クバッファを再初期化します。

RXBUFSTATUS0[2:0]


次のように、 RX エラスティックバッファのステータスが示されます。

000 : 通常の条件

001 : バッファのバイト数が CLK_COR_MIN_LAT 未満

010 : バッファのバイト数が CLK_COR_MAX_LAT より多い

101 : RX エラスティックバッファがアンダーフロー (1)

110 : RX エラスティックバッファがオーバーフロー (1)

RXPMASETPHASE0

RXPMASETPHASE1入力 RXUSRCLK2

RXUSRCLK が RXRECCLK によって駆動されるときに、XCLK および

RXUSRCLK ドメインを揃えるために使用します。 RX エラスティック

バッファのバイパスを可能にします。

メモ :

1. RX エラスティックバッファのオーバーフローまたはアンダーフローが発生すると、 RX エラスティックバッファの内容が無効となり、RXBUFRESET をアサートとしてバッファを初期化する必要があります。




表 7-29 で、 RX エラスティックバッファおよび位相アライメントの属性について説明します。

説明

RX エラスティックバッファの使用

図 7-21 に、RX データパスで、RX エラスティックバッファがどのように PMA パラレルクロック

ドメイン (XCLK) と PCS パラレルクロックドメイン (RXUSRCLK) をブリッジするかを示しま

す。 SIPO からのパラレルクロック (XCLK) と FPGA ロジックからのパラレルクロック

(RXUSRCLK および RXUSRCLK2) には保証された位相関係がないため、このようなブリッジが

必要となります。

表 7-29 : RX エラスティックバッファおよび位相アライメントの属性

属性説明

OVERSAMPLE_MODE

ビルトイン 5 倍デジタルオーバーサンプリングをイネーブルにします。 GTP_DUAL タイルの両

トランシーバに適用されます。

TRUE : ビルトイン 5 倍オーバーサンプリングをイネーブル

FALSE : ビルトイン 5 倍オーバーサンプリングをディスエーブル

この属性が TRUE とき、 TX_BUFFER_USE を TRUE にする必要があります。オーバーサンプ

リングの使用時に必要なその他の手順は、 152 ページの「オーバーサンプリング」を参照してく

ださい。

RX_BUFFER_USE_0(1)

RX_BUFFER_USE_1(1)

RX エラスティックバッファの使用またはバイパスを指定します。

TRUE : 使用 (標準モード )

FALSE : 常時バイパス。 RX エラスティックバッファをバイパスする場合、OVERSAMPLE_ MODE が FALSE のときは常に、 RX 位相アライメントを使用する必要があります。

RX_XCLK_SEL_0

RX_XCLK_SEL_1

RX パラレルクロックドメイン (XCLK) を駆動するクロックを選択

RXREC : (デフォルト ) CDR からのリカバリクロックで駆動します。 OVERSAMPLE_MODE が TRUE の場合、リカバリクロックはオーバーサンプリ

ングブロックからのクロックをソースとします。

RXUSR : RXUSRCLK ポートで駆動。 RX バッファのバイパスには、このモードを使用します。

メモ :

1. RX エラスティックバッファをバイパスするには 10 ビットの内部データ幅が必要であるため、 INTDATAWIDTH を High にする必要があります。



UG196 (v1.8.1) 2008 年 12 月 1 日


また、RX エラスティックバッファは、 OVERSAMPLE_MODE が TRUE のときも使用できます。

次に、 RX エラスティックバッファを使用してドメイン間の位相差を解消する方法を示します。

• RX_BUFFER_USE を TRUE に設定します。

• RXBUFSTATUS がオーバーフローまたはアンダーフローを示した場合は、随時バッファをリ

セットします。

• バッファは GTPRESET (80 ページの「リセット」を参照)、RXRESET、または RXBUFRESET を使用してリセットできます。

RX 位相アライメントの使用

INTDATAWIDTH が High (内部データパス幅が 10 ビット )、かつ RXRECCLK が RXUSRCLK および RXUSRCLK2 のソースとなっている場合、RX エラスティックバッファのバイパスが可能

です。 RX エラスティックバッファをバイパスすると、 RX データパスを通過する際のレイテンシ

が削減されて確定的になりますが、クロックコレクションおよびチャネルボンディングは使用で

きません。

図 7-22 に、 RX エラスティックバッファのバイパスが可能となっている場合の位相アライメントを

示します。位相アライメントの実行前は、CDR 回路のリカバリクロックから生成されたパラレルク

ロック (XCLK) と FPGA ロジックからのパラレルクロック (RXUSRCLK および RXUSRCLK2) に

保証された位相関係はありません。位相アライメントにより、CDR からの RXRECCLK が調整され

るため、 XCLK および RXUSRCLK 間に大きな位相差はなくなります。

図 7-21 : RX エラスティックバッファを使用する場合

RX-PMA RX-PCS

RXCDR

RXEQ

SIPO10B

/8B

Loss of Sync

UG196_c7_21_112707

RX PMA (XCLK)

PCS P

(RXUSRCLK)

RX

(RXUSRCLK2)

PMAPLL

PMA PLL

FPGA

RX

RX

PRBS

RX




位相アライメント機能は、内部データパス幅が 10 ビット (INTDATAWIDTH が High) の場合にのみ使

用できます。

RX 位相アライメントを使用するには、次の手順に従います。

1. RX_BUFFER_USE を FALSE に設定し、 RX エラスティックバッファをバイパスします (オ

プション)。

2. RX_XCLK_SEL を RXUSR に設定します。

3. RXRECCLK 出力のソースを RXUSRCLK および RXUSRCLK2 にします。 RXUSRCLK2 を

供給する必要がある場合は、RXRECCLK を 2 分周します (194 ページの「FPGA RX インター

フェイス」を参照)。

4. GTPRESET または CDR リセットの 1 つを使用して RX データパスをリセットします。

5. 共有 PMA PLL および RXUSRCLK2 に使用している任意の DCM または PLL がロックする

まで待機します。

6. CDR がロックするまで待機し、安定した RXRECCLK を供給します。

7. RXPMASETPHASE を RXUSRCLK2 の 32 サイクル間 High に駆動した後、ディアサートし

ます。

手順 6 は、慎重に考慮した上で実行する必要があります。 CDR のロックは、通常、入力データの質

を計測することで検出され、その検出方法には次が含まれます。

• 入力データストリーム内の既知のデータを検索します (たとえば、カンマや A1/A2 フレーム

キャラクタなど)。一般に、連続した既知のデータパターンがエラーなしで複数受信されると、

CDR がロックしたことを示します。

• LOS (Loss of Sync) ステートマシンを使用します (164 ページの「設定変更可能な Loss-of- Sync ステートマシン」を参照)。入力データが 8B/10B エンコードされ、かつ CDR がロックさ

図 7-22 : 位相アライメントを使用する場合

RX-PMA RX-PCS

RXCDR

RXEQ

SIPO10B

/8B

Loss of Sync

UG196_c7_33_123107

RX

PMAPLL

PMA PLL

FPGA

RX

RX

PMA (XCLK)

PCS P

(RXUSRCLK)

RX

(RXUSRCLK2)

PRBS

RX



UG196 (v1.8.1) 2008 年 12 月 1 日


れている場合、 LOS ステートマシンを SYNC_ACQUIRED ステートに遷移し、その状態を維

持する必要があります。

RX エラスティックバッファをバイパスする場合、PCS を通過することによる位相差のため、PMA からの受信データにずれが生じている可能性があります。このようなずれが生じると CDR がロッ

クせず、不良データが受信されたのか、CDR がロックして位相アライメントがまた実行されていな

いのかの区別が困難となります。

この問題を回避するには、 RX 位相アライメントを複数回試行して実行ごとに出力データを評価す

る必要があります。 RX CDR のロック中に位相が揃えられると、受信データの質は向上します。




図 7-23 のフロー図には、適切に RX 位相を揃えるための手順を示します。 CDR のロック時には、任

意のサイクル数のクロックを使用できますが、そのサイクル数が多いと、ステート全体のサイクル

数が減少します。

図 7-23 : RX 位相アライメントの手順

UG196_c7_34_102306



UG196 (v1.8.1) 2008 年 12 月 1 日


ビルトインオーバーサンプリングを使用する場合に RX エラスティックバッファ

をバイパス

OVERSAMPLE_MODE が TRUE に設定されてビルトインオーバーサンプリングがアクティブと

なっている場合、 RX エラスティックバッファは、位相アライメントを使用せずにバイパスされま

す。その代わり、オーバーサンプリングブロック内のシャドウバッファが使用され、 RXUSRCLK および RXRECCLK 間の位相差が解消されます。オーバーサンプリングブロックのステータスモ

ニタの詳細は、 152 ページの「オーバーサンプリング」を参照してください。

図 7-24 に、オーバーサンプリングがイネーブルの場合の RX エラスティックバッファのバイパス

を示します。オーバーサンプリングブロックのシャドウバッファは、RXUSRCLK とそれによって

生成されるリカバリクロック間に生じる位相差をなくします。

OVERSAMPLING_MODE が TRUE の場合に RX エラスティックバッファをバイパスするには、

次の手順に従います。

1. RX_BUFFER_USE を FALSE に設定し、 RX エラスティックバッファをバイパスします (オ

プション)。

2. RX_XCLK_SEL を RXUSR に設定します。

3. RXRECCLK 出力のソースを RXUSRCLK および RXUSRCLK2 とする。 RXUSRCLK2 を供

給する必要があるときは RXRECCLK を 2 分周します (194 ページの「FPGA RX インター

フェイス」を参照)。

図 7-24 : オーバーサンプリングがイネーブルの場合のバッファのバイパス

RX-PMA RX-PCS

RXCDR

PMAPLL

Divider

From PMA PLL

RXEQ

SIPO10B

/8B

Loss of Sync

UG196_c7_35_112707

RX

FPGA

RX

RX

PMA (XCLK)

PCS P

(RXUSRCLK)

RX

(RXUSRCLK2)

PRBS

RX




設定変更可能なクロックコレクション機能

概要

RX のエラスティックバッファには、クロックコレクションにより XCLK および RXUSRCLK ド

メイン間の周波数差を許容できるという優れた機能があります。クロックコレクションは、データ

ストリーム内で特定のアイドルキャラクタを複製または削除して、バッファが過度に FULL または

EMPTY にならないようにします。

図 7-25 に、クロックコレクションの概念的な図を示します。

クロックコレクションは、 XCLK および RXUSRCLK に周波数差がある場合、必ず使用する必要

があります。周波数差は、 TX および RX に同一周波数のソースを使用するか、リカバリクロック

を使用して RXUSRCLK を駆動することでなくすことができます。クロックコレクションが未使

用の場合の手順は、「設定変更可能な RX エラスティックバッファおよび位相アライメント」で詳細

に説明しています。

図 7-25 : クロックコレクション

UG196_c7_22_092606



UG196 (v1.8.1) 2008 年 12 月 1 日

設定変更可能なクロックコレクション機能R


表 7-30 で、クロックコレクションのポートについて説明します。

表 7-30 : クロックコレクションポート


説明


TX および RX 内部データパスのビット幅を指定。タイルにあるトラン

シーバ両方のポートを制御します。

0 : 8 ビット幅

1 : 10 ビット幅(1)

RXBUFRESET0


RX エラスティックバッファロジックをリセットして RX バッファを初

期化し直します。

RXBUFSTATUS0[2:0]


次のように、 RX エラスティックバッファのステータスが示されます。

000 : 通常の条件

001 : バッファのバイト数が CLK_COR_MIN_LAT 未満

010 : バッファのバイト数が CLK_COR_MAX_LAT より多い

101 : RX バッファがアンダーフロー (2)

110 : RX バッファがオーバーフロー (2)

RXCLKCORCNT0[2:0]

RXCLKCORCNT1[2:0]出力 RXUSRCLK2

RX エラスティックバッファでのクロックコレクションのステータスを

通知します。

000 : クロックコレクションなし

001 : 1 シーケンスをスキップ




101 : 予約済み

110 : 2 シーケンスを追加

111 : 1 シーケンスを追加

メモ :

1. RX エラスティックバッファをバイパスする場合は、 10 ビットの内部データ幅が必要です。

2. RX エラスティックバッファのオーバーフローまたはアンダーフローが発生すると、 RX エラスティックバッファの内容が無効となるため、 RXBUFRESET をアサートとして RX エラスティックバッファを初期化し直す必要があります。




表 7-31 で、クロックコレクションの属性について説明します。

表 7-31 : クロックコレクション属性

属性説明

CLK_CORRECT_USE_0

CLK_CORRECT_USE_1

クロックコレクションをイネーブルにします。

FALSE : クロックコレクションをディスエーブル

TRUE : クロックコレクションをイネーブル

CLK_COR_ADJ_LEN_0

CLK_COR_ADJ_LEN_1

クロックコレクションでの調整サイズ (反復またはスキップするバイト数) を定義

します。特定のクロックコレクションシーケンスにあるバイト数より多数のバイ

トの反復を可能にするため、スキップされるバイトまたは反復されるバイトは、常

にクロックコレクションシーケンスの初から開始します。有効な設定値は 1 ～ 4 バイトです。

CLK_COR_DET_LEN_0

CLK_COR_DET_LEN_1

クロックコレクションを検出するためにトランシーバが一致させるシーケンスの

長さを整数で定義します。有効な設定値は 1 ～ 4 バイトです。



RXRUNDISP 入力ステータスがランニングディスパリティまたは挿入アイドル (クロックコレクションシーケンス) フラグを示すかを制御します。

FALSE : RXDATA がデコードされたデータの場合、 RXRUNDISP はランニン

グディスパリティを示します。

TRUE : RXDATA がデコードされたデータの場合、 RXRUNDISP は、挿入 (反

復) クロックコレクション (アイドル) シーケンスの初のバイトに対

して High になります。

CLK_COR_KEEP_IDLE_0

CLK_COR_KEEP_IDLE_1

バイトストリームの少なくとも 1 クロックコレクションシーケンスを、 RX エラ

スティックバッファで保持するかを制御します。

FALSE : すべてのクロックコレクションシーケンスを削除し、クロックコレク

ション中に RX エラスティックバッファをリセットできます。

TRUE : クロックコレクションシーケンスの連続ストリームごとに、後の RXDATA ストリームを少なくとも 1 クロックコレクションシーケン

スの間保持する必要があることを示します。

CLK_COR_MAX_LAT_0

CLK_COR_MAX_LAT_1

RX エラスティックバッファの大レイテンシを指定します。 RX エラスティック

バッファが CLK_COR_MAX_LAT を越えると、クロックコレクション回路では、

入力されているクロックコレクションシーケンスが削除され、オーバーフローを

回避できます。有効な設定値は 3 ～ 48 です。

CLK_COR_MIN_LAT_0

CLK_COR_MIN_LAT_1

RX エラスティックバッファの小レイテンシを指定します。 RX エラスティック

バッファが CLK_COR_MIN_LAT 未満になると、クロックコレクション回路では、

入力されているクロックコレクションシーケンスを反復し、アンダーフローを回

避できます。

RX エラスティックバッファがリセットされたとき、ポインタはバッファ内に未読

(および未初期化) の CLK_COR_MIN_LAT データバイトがあるように設定されま

す。有効な設定値は 3 ～ 48 です。



UG196 (v1.8.1) 2008 年 12 月 1 日




クロックコレクションとチャネルボンディングが同時にトリガされた場合に、ど

ちらを優先するかを指定します。

TRUE : チャネルボンディングよりクロックコレクションを優先

FALSE : クロックコレクションよりチャネルボンディングを優先



次のクロックコレクションが行われるまでの RXUSRCLK の少サイクル数を指

定します。 0 に設定する場合は、クロック調整の頻度に制限はありません。

有効な設定値は 0 ～ 31 です。

CLK_COR_SEQ_1_1_0

CLK_COR_SEQ_1_1_1

CLK_COR_SEQ_1 属性は、クロックコレクションシーケンス 1 を定義するため、

CLK_COR_SEQ_1_ENABLE と共に使用さます。

シーケンスは 4 つのサブシーケンスで構成。サブシーケンスの長さは、ぞれぞれ 10 ビットです。サブシーケンスの設定ルールは、 INTDATAWIDTH および

RX_DECODE_SEQ_MATCH によって決定されます。クロックコレクションシー

ケンスの設定方法は、「概要」を参照してください。

すべてのシーケンスを使用する必要はありません。 CLK_COR_DET_LEN は、一致

させるために要するシーケンス数を決定。 CLK_COR_DET_LEN = 1 のときは

CLK_COR_SEQ_1_1 のみを使用します。

CLK_COR_SEQ_1_ENABLE を使用すると、シーケンスの一部を don't care にで

きます。 CLK_COR_SEQ_1_ENABLE[k] が 0 の場合、 CLK_COR_SEQ_1_k は

don't care のサブシーケンスで、常に一致します。

CLK_COR_SEQ_1_2_0

CLK_COR_SEQ_1_2_1

CLK_COR_SEQ_1_3_0

CLK_COR_SEQ_1_3_1

CLK_COR_SEQ_1_4_0

CLK_COR_SEQ_1_4_1



CLK_COR_SEQ_2_1_0

CLK_COR_SEQ_2_1_1

CLK_COR_SEQ_2 属性は、2 番目のクロックコレクションシーケンスを定義する

ため、 CLK_COR_SEQ_2_ENABLE と共に使用されます。 CLK_COR_SEQ_2_ USE が TRUE、つまり、シーケンス 1 または 2 が到達すると、クロックコレクショ

ンが実行される場合、この 2 番目のシーケンスがクロックコレクション用に代替

シーケンスとして使用されます。

シーケンスは 4 つのサブシーケンスで構成され、サブシーケンスの長さはぞれぞれ

10 ビットです。サブシーケンスの設定ルールは、 INTDATAWIDTH および

RX_DECODE_SEQ_MATCH によって決定されます。クロックコレクションシー

ケンスの設定方法は、「概要」を参照してください。

すべてのシーケンスを使用する必要はありません。 CLK_COR_DET_LEN は、一致

させるために要するシーケンス数を決定します。 CLK_COR_DET_LEN = 1 のとき

は CLK_COR_SEQ_2_1 のみ使用します。

CLK_COR_SEQ_2_ENABLE を使用すると、シーケンスの一部を don't care にで

きます。 CLK_COR_SEQ_2_ENABLE[k] が 0 の場合、 CLK_COR_SEQ_2_k は

don't care バイトのサブシーケンスで、常に一致します。

CLK_COR_SEQ_2_2_0

CLK_COR_SEQ_2_2_1

CLK_COR_SEQ_2_3_0

CLK_COR_SEQ_2_3_1

CLK_COR_SEQ_2_4_0

CLK_COR_SEQ_2_4_1



表 7-31 : クロックコレクション属性 (続き)

属性説明




概要

クロックコレクションのイネーブル

GTP トランシーバには、クロックコレクション回路が備わっています。この回路は、 RX エラス

ティックバッファのポインタを制御することにより、クロックコレクションを実行します。クロッ

クコレクションを使用するには、 RX_BUFFER_USE を TRUE に設定して RX エラスティック

バッファをイネーブルにし、CLK_CORRECT_USE を TRUE に設定してクロックコレクション回

路をオンにします。

RX エラスティックバッファのレイテンシが大きすぎる、または小さすぎる場合にクロックコレク

ション回路が一致シーケンスを検出すると、クロックコレクションがトリガされます。クロックコ

レクションを使用するには、クロックコレクション回路に対して次のことを設定しておく必要があ

ります。

• RX エラスティックバッファの制限

• クロックコレクションシーケンス

RX エラスティックバッファの制限の設定

RX エラスティックバッファの制限は、 CLK_COR_MIN_LAT ( 小レイテンシ) および CLK_COR _MAX_LAT ( 大レイテンシ) を使用して設定されます。 RX エラスティックバッファ内のバイト

数が CLK_COR_MIN_LAT 未満になると、バッファのアンダーフローを回避するため、クロックコ

レクション回路は初のクロックコレクションシーケンス含まれていた同様の CLK_COR_ADJ_ LEN バイトを追加で書き込みます。これと同じように、 RX エラスティックバッファのバイト数が

CLK_COR_MAX_LAT を越えると、クロックコレクション回路は、初のクロックコレクション

シーケンスに含まれていた同様の CLK_COR_ADJ_LEN バイトを削除し、シーケンスの初のバ

イトから開始します。

クロックコレクションシーケンスの設定

クロックコレクションシーケンスは、CLK_COR_SEQ_1_* および CLK_COR_ADJ_LEN を使用し

てプログラムされます。 CLK_COR_SEQ_1_* 属性はそれぞれ、クロックコレクションシーケンス 1 のシーケンス 1 つに対応します。 CLK_COR_ADJ_LEN は、一致させるシーケンス数の設定に使用さ

れます。 INTDATAWIDTH が High (10 ビットの内部データパス幅) の場合、クロックコレクション回

路は各サブシーケンスの 10 ビットすべてを一致させます。一方、INTDATAWIDTH が Low (8 ビット

の内部データパス幅) の場合は、各サブシーケンスの右から 8 ビットのみが使用されます。

CLK_COR_SEQ_2_USE を TRUE に設定することで、2 番目の代替クロックコレクションシーケ

ンスをアクティブにできます。初および 2 番目のシーケンスでは、長さの設定は共通ですが、一致

CLK_COR_SEQ_2_USE_0

CLK_COR_SEQ_2_USE_1

クロックコレクションシーケンス 2 を使用するかを指定します。 TRUE のとき、 2 番目のクロックコレクションシーケンスもクロックコレクションシーケンスをト

リガします。



シーケンスが 8B/10B デコーダの入力または出力のいずれに一致しているかを決定

します。クロックコレクション回路およびチャネルボンディング回路に使用します。

TRUE : 8B/10B デコーダの出力に対して一致します。 K キャラクタおよびディス

パリティ情報が使用されます。 8B/10B 出力のビット順が使用されます。

FALSE : エンコードされていないデータに対して一致します。デコードされて

いないパラレルインターフェイス対応のビット順となっています。

表 7-31 : クロックコレクション属性 (続き)

属性説明



UG196 (v1.8.1) 2008 年 12 月 1 日


させるシーケンスに異なる値を使用します。 2 番目のシーケンスのサブシーケンスを定義するには、

CLK_COR_SEQ_2_* 属性を設定します。

8B/10B デコード (RXDEC8B10BUSE および INTDATAWIDTH は High) を使用する場合、

RX_DECODE_SEQ_MATCH は TRUE に設定され、シーケンス一致にデコードされていないデー

タではなく、8B/10B デコーダ出力を検索します。これによって、回路では正または負のディスパリ

ティを持つ 8 ビット値の検索が可能となり、 K キャラクタと通常のキャラクタを区別できるように

なります (詳細は、 106 ページの「コンフィギャブル 8B/10B エンコーダ」および 167 ページの「コ

ンフィギャブル 8B/10B デコーダ」を参照)。図 7-26 に、RX_DECODE_SEQ_MATCH が TRUE の

場合のクロックコレクションシーケンスの設定方法を示します。

RX_DECODE_SEQ_MATCH が FALSE の場合、シーケンスとデコードされていない入力データが

正確に一致する必要があります。データのビット順は、図 7-34 および図 7-35 に示した 8B/10B デ

コードを実行しない場合の RXDATA におけるビット順と一致します。

一部のプロトコルでは、 don't care サブシーケンスを含むクロックコレクションシーケンスが使用さ

れます。 CLK_COR_SEQ_1_ENABLE および CLK_COR_SEQ_2_ENABLE を使用し、クロックコ

レクション回路がこれらのシーケンスを認識するようにプログラムできます。シーケンスのイネーブ

ルビットが Low のとき、そのバイトは、値に関わらず一致します。図 7-27 に、クロックコレクショ

ンシーケンスとクロックコレクションシーケンスのイネーブルビット間のマップを示します。

クロックコレクションのオプション

クロックコレクションの周波数制御には、CLK_COR_REPEAT_WAIT を使用します。この値は、ク

ロックコレクションイベント間に必要な RXUSRCLK サイクルの小数に設定する必要がありま

す。クロックコレクションを随時実行可能にする場合は、この属性を 0 に設定します。

クロックコレクションが随時実行可能なプロトコルもありますが、クロックコレクション回路から

シーケンスを削除する際に、ストリームに少 1 シーケンス残す必要があります。これが要件となっ

ているプロトコルの場合、 CLK_COR_KEEP_IDLE を TRUE に設定します。

図 7-26 : RX_DECODE_SEQ_MATCH = TRUE の場合のクロックコレクションシーケンス設定

図 7-27 : クロックコレクションシーケンスのマッピング

1 = 0 =

1 =0 =

7:0

UG196_c7_23_092606

89CLK_COR_SEQ_x_y

UG196_c7_24_092606

34 12

CLK_COR_SEQ_x_4 CLK_COR_SEQ_x_3 CLK_COR_SEQ_x_2

CLK_COR_SEQ_x_ENABLE

CLK_COR_SEQ_x_1




クロックコレクションのモニタリング

クロックコレクション回路は、 RXCLKCORCNT および RXBUFSTATUS ポートを使用してモニ

タできます。 180 ページの表 7-30 の RXCLKCORCNT の項目に、クロックコレクション回路のス

テータスを決定するための RXCLKCORCNT 値のデコード方法が説明されています。表 7-30 の

RXBUFSTATUS の項目に、 RX エラスティックバッファをどこまで満たすかを決定するための

RXBUFSTATUS 値のデコード方法が説明されています。

RXCLKCORCNT および RXBUFSTATUS に加え、 8B/10B デコーダインターフェイスにある

RXRUNDISP (167 ページの「コンフィギャブル 8B/10B デコーダ」 ) を使用して、 RXDATA が反

復され、 RX エラスティックバッファに追加された初のバイトであることを示すようにできます。

RXRUNDISP ポートを使用し、現在の RX ランニングディスパリティの代わりに挿入されたアイド

ルを示すようにするには、 CLK_COR_INSERT_IDLE_FLAG を TRUE に設定します。



UG196 (v1.8.1) 2008 年 12 月 1 日

設定変更可能なチャネルボンディング (レーンデスキュー )R

設定変更可能なチャネルボンディング (レーンデスキュー )

概要

RX エラスティックバッファは、チャネルボンディングにも使用できます。チャネルボンディング

では、 RX エラスティックバッファを可変レイテンシブロックとして使用することにより、 GTP レーン間のスキューが相殺されます。トランスミッタは、すべてのレーンに同時に 1 つのパターン

を送信します。チャネルボンディング回路では、このパターンを使用して FPGA インターフェイス

にスキューがない状態でデータが送信されるよう、各レーンのレイテンシを設定します。

図 7-28 に、チャネルボンディングの概念的な図を示します。

図 7-28 : チャネルボンディングの概念図

UG196_c7_25_112707

GTP1 ( )

GTP0 ( )





表 7-32 で、チャネルボンディングのポートについて説明します。

表 7-33 で、チャネルボンディングの属性について説明します。

表 7-32 : チャネルボンディングのポート


説明


TX および RX 内部データパスのビット幅を指定します。タイルにある

トランシーバ両方のポートを制御します。

0 : 8 ビット幅

1 : 10 ビット幅(1)

RXCHANBONDSEQ0

RXCHANBONDSEQ1出力 RXUSRCLK2

RXDATA にチャネルボンディングシーケンスの開始が含まれると

High になります。

RXCHANISALIGNED0

RXCHANISALIGNED1出力 RXUSRCLK2

RX エラスティックバッファからの信号で、データストリーム内の確認

されたチャネルボンディングシーケンスに従って、チャネルがマスタ

トランシーバと適切に揃えられると High になります。揃えられていな

いチャネルボンディングシーケンスが検出され、チャネルアライメン

トが失われた場合は Low になります。

RXCHANREALIGN0

RXCHANREALIGN1出力 RXUSRCLK2

RX エラスティックバッファからの信号。レシーバで、トランシーバと

マスタ間のアライメントが変更されると、少なくとも 1 サイクル間 High を保持します。

RXCHBONDI0[2:0]

RXCHBONDI1[2:0]入力 RXUSRCLK

FPGA チャネルボンディングを制御します。スレーブによってのみ使用

されます。この構成でマスタとなっている、別のトランシーバの

RXCHBONDO ポートから駆動されます。

RXCHBONDO0[2:0]

RXCHBONDO1[2:0]出力 RXUSRCLK

FPGA チャネルボンディングを制御します。マスタおよびスレーブで、

チャネルボンディングおよびクロックコレクション制御をほかのトラ

ンシーバの RXCHBONDI ポートに受け渡すために使用されます。

RXENCHANSYNC0

RXENCHANSYNC1入力 RXUSRCLK2

チャネルボンディングをイネーブルにします (FPGA からマスタ)。ス

レーブに対しては、このポートを High に接続します。

メモ :

1. RX エラスティックバッファをバイパスする場合か PRBS 生成/検出を使用する場合、あるいはこれら両方に該当するときは、内部データバス幅を 10 ビットにする必要があります。

表 7-33 : チャネルボンディング属性

属性説明



スレーブにチャネルボンディングの実行を命令する前に、マスタが待機する

USRCLK サイクル数を制御します。この属性により、チャネルボンディングで許

容可能な大スキューが決定されます。この値は、常にチャネルボンディングと

シーケンス間の小距離 (バイトまたは 10 ビットコード ) 未満の必要があります。

有効な設定値は 1 ～ 14 です。





UG196 (v1.8.1) 2008 年 12 月 1 日


CHAN_BOND_LEVEL_0

CHAN_BOND_LEVEL_1

RX エラスティックバッファの制御信号に使用される内部パイプラインレベル数

を示します。値が大きくなると、レベル数の多い RXCHBONDO および

RXCHBONDI デイジ－チェーンが可能になり、配置配線制約が容易になります。

RX エラスティックバッファを通る際に生じるレイテンシを小にするには、マ

スタの CHAN_BOND_LEVEL を、可能な限りも少ないデイジーチェーン数に

します。チャネルボンディングのレベル設定の詳細は、チャネルボンディングの

「概要」を参照してください。

CHAN_BOND_MODE_0

CHAN_BOND_MODE_1

トランシーバでのチャネルボンディングの動作モードを定義します。

OFF : チャネルボンディングなし

MASTER : トランシーバがチャネルボンディングのマスタであることを示し

ます。 RXCHBONDO ポートは、 1 つ以上の SLAVE トランシーバ

の RXCHBONDI ポートを直接駆動します。

SLAVE : トランシーバがチャネルボンディングのスレーブであることを示し

ます。 RXCHBONDI ポートは、別のスレーブまたはマスタトラン

シーバにある RXCHBONDO ポートによって駆動されます。 CHAN_BOND_LEVEL 設定が 0 より大きい場合、

RXCHBONDO ポートが 1 つまたは複数のスレーブトランシーバ

の RXCHBONDI ポートを駆動することがあります。

CHAN_BOND_SEQ_1_1_0

CHAN_BOND_SEQ_1_1_1

CHAN_BOND_SEQ_1 属性は、チャネルボンディングシーケンス 1 を定義する

ため、 CHAN_BOND_SEQ_1_ENABLE と併用されます。

サブシーケンスの長さは、ぞれぞれ 10 ビットです。サブシーケンスの設定ルール

は、 INTDATAWIDTH および RX_DECODE_SEQ_MATCH によって決定されま

す。チャネルボンディングシーケンスの設定方法は、「概要」を参照してください。

すべてのシーケンスを使用する必要はありません。 CHAN_BOND_SEQ_LEN は、一致させる際のシーケンス数を決定します。 CHAN_BOND_SEQ_LEN = 1 の

場合、 CHAN_BOND_SEQ_1_1 のみ使用します。

CHAN_BOND_SEQ_1_ENABLE を使用すると、シーケンスの一部を don't care にできます。 CHAN_BOND_SEQ_1_ENABLE[k] が 0 の場合、 CHAN_BOND_ SEQ_1_k は don't-care サブシーケンスで、常に一致します。

CHAN_BOND_SEQ_1_2_0

CHAN_BOND_SEQ_1_2_1

CHAN_BOND_SEQ_1_3_0

CHAN_BOND_SEQ_1_3_1

CHAN_BOND_SEQ_1_4_0

CHAN_BOND_SEQ_1_4_1



表 7-33 : チャネルボンディング属性 (続き)

属性説明




概要

チャネルボンディングのイネーブル

各 GTP トランシーバには、RX エラスティックバッファのポインタを制御することでチャネルボン

ディングを実行する回路が含まれます。チャネルボンディングを使用する場合、RX_BUFFER_USE 属性を TRUE に設定し、 RX エラスティックバッファをイネーブルにする必要があります。

各 GTP トランシーバに 1 つのチャネルボンディング回路が備わっています。チャネルボンディン

グを実行するように GTP トランシーバを構成するには、次の手順に従います。

1. GTP トランシーバそれぞれのチャネルボンディングモードを設定します。

2. マスタに CHAN_BOND_MODE = MASTER を設定します。

3. スレーブに CHAN_BOND_MODE = SLAVE を設定します。

4. マスタからのチャネルボンディングポートを各スレーブに直接接続、またはデイジーチェー

ン接続します。

5. チャネルボンディングシーケンスおよび検出パラメータを設定します。

CHAN_BOND_SEQ_2_1_0

CHAN_BOND_SEQ_2_1_1

CHAN_BOND_SEQ_2 属性は、 2 番目のチャネルボンディングを定義するため、

CHAN_BOND_SEQ_2_ENABLE と併用されます。

CHAN_BOND_SEQ_2_USE が TRUE のとき、2 番目のシーケンスがチャネルボ

ンディングをトリガする代替シーケンスとして使用されます。

サブシーケンスの長さは、ぞれぞれ 10 ビットです。サブシーケンスの設定ルール

は、 INTDATAWIDTH および RX_DECODE_SEQ_MATCH によって決定されま

す。チャネルボンディングシーケンスの設定方法は、「概要」を参照します。

すべてのシーケンスを使用する必要はありません。 CHAN_BOND_SEQ_LEN は、一致させる際に使用するシーケンス数を決定します。 CHAN_BOND_SEQ_ LEN = 1 の場合、 CHAN_BOND_SEQ_2_1 のみを使用します。

CHAN_BOND_SEQ_2_ENABLE を使用すると、シーケンスの一部を don't care にできます。 CHAN_BOND_SEQ_2_ENABLE[k] が 0 の場合、 CHAN_BOND_ SEQ_2_k は don't care サブシーケンスで、常に一致します。

CHAN_BOND_SEQ_2_2_0

CHAN_BOND_SEQ_2_2_1

CHAN_BOND_SEQ_2_3_0

CHAN_BOND_SEQ_2_3_1

CHAN_BOND_SEQ_2_4_0

CHAN_BOND_SEQ_2_4_1





チャネルボンディングシーケンス 2 を使用するかを指定します。

TRUE : チャネルボンディングは、シーケンス 1 または 2 でトリガ可能。

FALSE : シーケンス 1 でのみトリガ。

CHAN_BOND_SEQ_LEN_0

CHAN_BOND_SEQ_LEN_1

チャネルボンディングを検出するためにトランシーバが一致させるチャネルボン

ディングシーケンスの長さ (1 ～ 4 バイト ) をバイトで定義します。

PCI_EXPRESS_MODE_0

PCI_EXPRESS_MODE_1

TRUE にすると、 PCI Express 固有の処理が可能になり、 TXELECIDLE = 1、

TXCHARDISPMODE = 1、およびTXCHARDISPVAL = 0 がチャネルのパワー

ダウン要求として認識されます。

TXCHARDISPMODE = 1 および TXCHARDISPVAL = 0 は、 PIPE 仕様のイン

ターフェイス信号 TXCompliance = 1 をエンコードします。TXCHARDISPMODE および TXCHARDISPVAL の設定は、 PIPE 用にエンコードし、 FTS レーンデス

キューの特別なサポートをイネーブルにします。

表 7-33 : チャネルボンディング属性 (続き)

属性説明



UG196 (v1.8.1) 2008 年 12 月 1 日


チャネルボンディングのモード

チャネルボンディングのモードは、 GTP トランシーバそれぞれのチャネルボンディングがアク

ティブか、およびトランシーバがマスタかスレーブかを決定します。チャネルボンディングがアク

ティブな GTP トランシーバにはマスタが 1 つ必要で、任意数のスレーブを持つことができます。

GTP トランシーバグループのチャネルボンディングをオンにするには、1 つのトランシーバをマス

タに設定し、その他のトランシーバをスレーブに設定してください。

チャネルボンディングポートの接続

チャネルボンディングの実行には、グループのマスタ GTP RXCHBONDO ポートをすべてのス

レーブの RXCHBONDI ポートに接続する必要があります。隣接した GTP トランシーバは直接接

続してください。マスタからスレーブへの直接接続の手順は次のとおりです。

1. マスタの RXCHBONDO ポートをスレーブの RXCHBONDI ポートに接続します。

2. マスタの CHAN_BOND_LEVEL を 1 に設定します。

3. 各スレーブの CHAN_BOND_LEVEL を 0 に設定します。

GTP トランシーバが直接接続されていると、トランシーバ間の距離が大きくなるため、タイミング

制約を満たすことが困難になります。この問題には、トランシーバをデイジーチェーン接続すると

いう解決策があります。デイジーチェーン接続は、 CHAN_BOND_LEVEL 信号を使用し、マスタ

およびスレーブ間にパイプラインステージを追加することによって可能となります。各スレーブの

RXCHBONDO ポートは、マスタからの RXCHBONDO パスでのパイプラインステージとして使

用されます。図 7-29 および図 7-30 に、デイジーチェーンの例を 2 つ示します。

図 7-29 : チャネルボンディングのデイジーチェーン例 1

RXCHBONDI

RXCHBONDO

RXCHBONDI

RXCHBONDO

RXCHBONDI

RXCHBONDO

RXCHBONDI

RXCHBONDO

CHAN_BOND_MODE = MASTERCHAN_BOND_LEVEL = 3

CHAN_BOND_MODE = SLAVECHAN_BOND_LEVEL = 2



UG196_c7_26_092606

メモ :

1. 図の長方形は、 GTP_DUAL タイル内のトランシーバを表しています。

2. 2 ～ 4 個の GTP_DUAL タイルを使用すると、このような構造のインプリメンテーションが可能です。




デイジーチェーンを設定する場合、初に RXCHBONDO および RXCHBONDI を使用して GTP トランシーバを接続し、各スレーブの RXCHBONDI ポートからマスタの RXCHBONDO ポートへ

のパスを作成します。チェーン内の GTP トランシーバに対する CHAN_BOND_LEVEL の設定手

順は、次のとおりです。

1. マスタの CHAN_BOND_LEVEL を 7 に設定します。

2. 各スレーブの CHAN_BOND_LEVEL を、スレーブの RXCHBONDI ポートを駆動している

GTP トランシーバの CHAN_BOND_LEVEL から 1 を引いた値に設定します。

3. も低いレベルのスレーブを見つける。 GTP トランシーバすべての CHAN_BOND_LEVEL からこのレベルを減算して、も低いスレーブのレベルが 0 となり、マスタがすべてのスレー

ブ対して機能するための少のレベル数となるようにします。

チャネルボンディングシーケンスの設定

チャネルボンディングシーケンスは、クロックコレクションシーケンスと同じ方法でプログラム

されます。 CHAN_BOND_SEQ_LEN は、 1 ～ 4 のサブシーケンスで、シーケンスの長さを設定し

ます。 CHAN_BOND_SEQ_1_* は、シーケンスの値を設定します。 CHAN_BOND_SEQ_2_USE が TRUE の場合、 CHAN_BOND_SEQ_2_* は 2 番目のシーケンスの値を設定します。

各サブシーケンスのアクティブビット数は、 INTDATAWIDTH (第 5 章の「タイルの機能」を参照

) および RX_DECODE_SEQ_MATCH (179 ページの「設定変更可能なクロックコレクション機

能」を参照) に依存します。図 7-31 に、どのようにサブシーケンスのビットがマップされるかを示

します。

図 7-30 : チャネルボンディングのデイジーチェーン例 2

RXCHBONDI

RXCHBONDO

RXCHBONDI

RXCHBONDO

RXCHBONDI

RXCHBONDO

RXCHBONDI

RXCHBONDO

CHAN_BOND_MODE = MASTERCHAN_BOND_LEVEL = 2



UG196_c7_27_092606

メモ :

1. 図の長方形は、 GTP_DUAL タイル内のトランシーバを表しています。

2. 2 ～ 4 個の GTP_DUAL タイルを使用すると、このような構造のインプリメントが可能です。



UG196 (v1.8.1) 2008 年 12 月 1 日


クロックコレクションシーケンスと同様、チャネルボンディングシーケンスに don't care サブ

シーケンスを含むことができます。 CHAN_BOND_SEQ_1_ENABLE およびCHAN_BOND_SEQ _2_ENABLE により、これらのバイトが設定されます。図 7-32 に、チャネルボンディングシーケ

ンスのイネーブル属性のマップを示します。

大スキューの設定

チャネルボンディングシーケンスがマスタで受信されても、すぐにチャネルボンディングが実行

されるわけではありません。スレーブにレイテンシがあると、さらに数バイトを受信する必要があ

ります。この待機時間が、実質的には RX エラスティックバッファが許容可能な大スキューとな

ります。スキューが待機時間より大きい場合、マスタがチャネルボンディングをトリガするまでに、

スレーブでシーケンスが受信されない可能性があります (図 7-33 を参照)。

図 7-33 に、それぞれがマスタおよびスレーブとなっている 2 つの FIFO を示します。スレーブがマ

スタの後にある場合、マスタはチャネルボンディングをトリガするまで数サイクル待機する必要が

あり、待機しないと、遅いスレーブのバッファにはチャネルボンディングシーケンスが含まれなく

なります。

図 7-31 : チャネルボンディングシーケンスの設定

図 7-32 : チャネルボンディングシーケンスのマッピング

7:0

UG196_c7_28_092606

89CHAN BOND_SEQ_x_y

1 = 0 =

1 =0 =

UG196_c7_29_092606

34 12

CHAN_BOND_SEQ_x_4 CHAN_BOND_SEQ_x_3 CHAN_BOND_SEQ_x_2

CHAN_BOND_SEQ_x_ENABLE

CHAN_BOND_SEQ_x_1




CHAN_BOND_1_MAX_SKEW および CHAN_BOND_2_MAX_SKEW はそれぞれ、チャネルボ

ンディングシーケンス 1 および 2 で許容可能な大スキューの設定に使用されます。大スキュー

の範囲は 1 ～ 14 です。チャネルボンディングのスキューは、データストリーム内で許容されるチャ

ネルボンディングシーケンス間の小値未満にする必要があります。この距離の小値は、使用し

ているプロトコルによって決定されます。

チャネルボンディングとクロックコレクション間の優先順位

クロックコレクション (179 ページの「設定変更可能なクロックコレクション機能」を参照) および

チャネルボンディングは共に、 RX エラスティックバッファのポインタで動作します。通常、 2 つ

の回路は競合することなく機能しますが、これらのイベントが同時に発生すると競合が発生します。

このような場合は、一方の回路を優先させる必要があります。クロックコレクションを優先させる

場合、CLK_COR_PRECEDENCE を TRUE に設定し、チャネルボンディングを優先させる場合は、

これを FALSE に設定します。

図 7-33 : チャネルボンディングの例 (MAX_SKEW = 2 および Master CHAN_BOND_LEVEL = 1)

マスタが CB シーケンスを受信

UG196_c7_30_110107

スレーブの新しいエラスティックバッファ読み出しポインタ

D1D2D3D4D5D6D7SEQ1

D1D2D3D4D5D6D7 D0

D4D5D6D7SEQ1D8D9D10

D4D5D6D7SEQ1D8D9 D3

D5D6D7SEQ1D8D9D10D11

D5D6D7SEQ1D8D9D10 D4



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FPGA RX インターフェイスR

FPGA RX インターフェイス

概要

FPGA は、 FPGA の RX インターフェイスを介して GTP トランシーバから RX データを受信しま

す。データは、 RXUSRCLK2 の立ち上がりエッジで RXDATA ポートから読み出されます。

RXDATA 幅は 1 または 2 バイトに設定可能です。ポートの実際の幅は、GTP_DUAL タイルの内部

データ幅、および 8B/10B デコーダが有効かに依存します。設定可能なポート幅は 8 ビット、10 ビッ

ト、 16 ビット、あるいは 20 ビットです。

インターフェイスでのパラレルクロック (RXUSRCLK2) レートは、RX ラインレート、RXDATA ポート幅、および 8B/10B デコードがイネーブルかどうかで決定します。また、 RXUSRCLK がレ

シーバの内部 PCS ロジックに供給される必要があります。ここでは、パラレルクロックがどのよう

に駆動されるかを示し、それらが正しく動作するための制約について説明します。


表 7-34 で、 FPGA RX インターフェイスのポートについて説明します。

表 7-34 : FPGA RX インターフェイスのポート


説明


TX および RX パスのビット幅を指定します。これらの幅は、両チャネルで

同一の必要があります。

0 : 8 ビット幅

1 : 10 ビット幅(1)


各 GTP_DUAL タイルの REFCLKOUT ポートは共有 PMA PLL に入力さ

れているリファレンスクロック (CLKIN) へのアクセスを提供します。

FPGA ロジックで使用するための配線も可能です。

RXDATA0

RXDATA1出力 RXUSRCLK2

FPGA の受信インターフェイスの受信データバス。 RXDATA(0/1) の幅は、

RXDATAWIDTH(0/1) 設定で決定されます。

RXDATAWIDTH0

RXDATAWIDTH1入力 RXUSRCLK2

RXDATA(0/1) 受信データの FPGA への接続幅を選択します。

0 : 1 バイトインターフェイス => RXDATA(0/1)[7:0]

1 : 2 バイトインターフェイス => RXDATA(0/1)[15:0]

クロックドメインは、このインターフェイス用に選択したクロック

(RXRECCLK(0/1)、RXUSRCLK(0/1)、RXUSRCLK2(0/1)) に依存します。

RXRECCLK0

RXRECCLK1出力なし

CDR からのリカバリクロック。 PMA と RX エラスティックバッファ間の

RX ロジックにクロック入力。 RXUSRCLK を入力データと同期して駆動

するために使用できます。

RXPOWERDOWN[1:0] を電力がも低い P2 ステートとなる、11 に指定

すると、このトランシーバの RXRECCLK は不定となります。 GTP トラン

シーバの RXRECCLK は static 1 または static 0 のいずれかです。





説明

FPGA RX インターフェイスにより、パラレルで受信されたデータを GTP トランシーバから読み出

すことができます。このインターフェイスを使用するには、次を実行する必要があります。

• RXDATA ポート幅を設定します。

• RXUSRCLK2 および RXUSRCLK を適切なレートで動作しているクロックに接続します。

インターフェイス幅の設定

表 7-35 に、 RX データパスのインターフェイス幅の設定値を示します。 8B/10B デコードについて

は、 167 ページの「コンフィギャブル 8B/10B デコーダ」で詳細に説明しています。

RXRESET 入力非同期

RX PCS のシステムリセット。 RX エラスティックバッファ、 8B/10B デ

コーダ、カンマ検出、およびその他のレシーバのレジスタをリセットしま

す。これは、チャネルごとの GTPRESET サブセットです。

RXUSRCLK0

RXUSRCLK1入力なし

RX エラスティックバッファの後にある内部 RX ロジックに使用される入

力クロック。通常、 RXUSRCLK(0/1) は RX ボーレートの 1/8 または 1/10 で動作し、規格によっては TXUSRCLK(0/1) が同じ場合もあります。

RXUSRCLK20

RXUSRCLK21入力なし

FPGA と GTP トランシーバ間のインターフェイスに使用される入力ク

ロック。 1 バイトインターフェイスのとき、 RXUSRCLK2(0/1) は

RXUSRCLK(0/1) と同一レートで動作します。 2 バイトインターフェイス

のときは、 RXUSRCLK2(0/1) は RXUSRCLK(0/1) の 1/2 のレートで動し

ます。規格によっては TXUSRCLK2(0/1) が同じ場合もあります。

メモ :


表 7-34 : FPGA RX インターフェイスのポート (続き)


説明

表 7-35 : RX データパス幅の設定

INTDATAWIDTH(1、 2) RXDATAWIDTH(3) RXDEC8B10BUSEFPGA RX

インターフェイス幅

0 0 なし 8 ビット

0 1 なし 16 ビット

1 0 0 10 ビット

1 0 1 8 ビット

1 1 0 20 ビット



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図 7-34 に、内部データパスが 8 ビット (INTDATAWIDTH が Low) で、8B/10B デコードがディス

エーブルのときに、 RXDATA がどのようにシリアル受信されるかを示します。

図 7-35 に、内部データパスが 10 ビット (INTDATAWIDTH が High) で、 8B/10B デコードがディ

スエーブルのときに、 RXDATA がどのようにシリアル受信されるかを示します。 RXDATA が 10 ビットまたは 20 ビット幅のときは、 RXDISPERR および RXCHARISK ポートは 8B/10B デコー

ダのインターフェイスから使用して追加ビット用に使用されます。

8B/10B デコードを使用する場合、図 7-34 に示すように、データインターフェイスは 8 ビットの倍

数ですが、データは RXDATA ポートに現れる前にデコードされます。 8B/10B デコード使用時の

ビット順の詳細は、 167 ページの「コンフィギャブル 8B/10B デコーダ」を参照してください。

1 1 1 16 ビット

メモ :


2. 内部データパス幅は、INTDATAWIDTH が Low のとき 8 ビットで、INTDATAWIDTH が High のとき 10 ビットです。

3. RXDATA インターフェイスは、 RXDATAWIDTH が Low のとき 1 バイト幅で、 RXDATAWIDTH が High のとき 2 バイト幅です。

表 7-35 : RX データパス幅の設定

INTDATAWIDTH(1、 2) RXDATAWIDTH(3) RXDEC8B10BUSEFPGA RX

インターフェイス幅

図 7-34 : 8B/10B がパイパスされる場合の RX インターフェイス (内部データパスは 8 ビット )

15 14 13 12 11 10 9 8 7 6 5 4 3 2 1 0 7 6 5 4 3 2 1 0

RXDATAWIDTH = 1

INTDATAWIDTH RXDEC8B10BUSE = 0

RXDATA

RXDATAWIDTH = 0UG196_c7_31_010908

図 7-35 : 8B/10B がパイパスされる場合の RX インターフェイス (内部データパスは 10 ビット )

15 14 13 12 11 10 9 8 7 6 5 4 3 2 1 0 7 6 5 4 3 2 1 0

RXDATAWIDTH = High (1)

RXDATA

RXDATAWIDTH = Low (0)

RXCHARISK[0]

RXDISPERR[0]UG196_c7_32_10908

RXCHARISK[0]

RXDISPERR[0]

RXCHARISK[1]

RXDISPERR[1]

INTDATAWIDTH = 1 RXDEC8B10BUSE = 0




RXUSRCLK および RXUSRCLK2 の接続

FPGA RX インターフェイスには、RXUSRCLK および RXUSRCLK2 の 2 つのパラレルクロック

があります。 RXUSRCLK は、 GTP トランシーバの PCS ロジック用の内部クロックです。

RXUSRCLK のレート要件は、GTP_DUAL タイルの内部データパス幅 (INTDATAWIDTH) および

GTP トランシーバの RX ラインレート (RX ラインレートの指定方法は150 ページの「Serial In Parallel Out」を参照) によって決定します。式 7-7 に、 RXUSRCLK レートの算出式を示します。

式 7-7

RXUSRCLK2 は、 GTP トランシーバの RX 側に入る信号すべてを同期化するための主要クロック

です。 GTP レシーバの RX 側に入力されるほとんどの信号は、 RXUSRCLK2 の立ち上がりエッジ

で取り込まれます。 RXUSRCLK2 のレートは、RXDATAWIDTH が Low のときは RXUSRCLK と

同一で、 RXDATAWIDTH が high のときは 1/2 となります。式 7-8 に、 RXUSRCLK2 レートの算

出式を示します。

式 7-8

RXUSRCLK、 RXUSRCLK2、および CLKIN の関係には、従うべきいくつかの規則があります。

まず、 RXUSRCLK および RXUSRCLK2 は、クロックスキューを可能な限り小限に抑えて、立

ち上がりエッジで揃っている必要があります。これにより、 RXUSRCLK および RXUSRCLK2 の

駆動には、低スキュークロックリソース (BUFG および BUFR) を使用する必要があります。 2 つの

周波数が同一の場合、同じクロックリソースを使用して両クロックを駆動します。 2 つのクロック

の周波数が異なる場合は、RXUSRCLK を分周して RXUSRCLK2 と同じ周波数にします。 2 つのク

ロックの立ち上がりエッジが揃っているよう、確実に設計する必要があります。

チャネルが、トランスミッタおよびレシーバのリファレンスクロックが同じオシレータで駆動する

ように構成されていると、 REFCLKOUT または TXOUTCLK を使用して TXUSRCLK および

TXUSRCLK2 を駆動する場合と同様の方法で、 RXUSRCLK および RXUSRCLK2 が駆動できま

す。クロックコレクションがオフのときは、 RX 位相アライメント機能を使用してシリアルクロッ

クおよびパラレルクロックを揃える必要があります。位相アライメントをイネーブルにする際の詳

細は、 171 ページの「設定変更可能な RX エラスティックバッファおよび位相アライメント」を参

照してください。

チャネルのトランスミッタおよびレシーバのリファレンスクロックを別々のオシレータで駆動し、

クロックコレクションが未使用の場合の RXUSRCLK および RXUSRCLK2 は、RXRECCLK で分

周して位相アライメント回路を使用する必要があります。

クロックコレクションを使用しているときは、 RXRECCLK、REFCLKOUT、および TXOUTCLK が RXUSRCLK および RXUSRCLK2 のソースとして使用可能です。

RXUSRCLK RateLine Rate


RXUSRCLK2 RateLine Rate

Internal Datapath Width Bytes in Interface×------------------------------------------------------------------------------------------------------------=



UG196 (v1.8.1) 2008 年 12 月 1 日




R

第 8 章

CRC (Cyclic Redundancy Check)

はじめに

Virtex-5 デバイス内の各高速トランシーバタイルは、2 つの CRC (Cyclic Redundancy Check) 統合

ブロックでペアになっています。各 CRC ブロックは、2 つの 32 ビット入力モジュール (CRC32) と

して個別に、または組み合わせて 1 つの 64 ビット入力 CRC モジュール (CRC64) として使用でき

ます。 CRC モジュールでは、CRC の算出に標準的な 32 ビットのイーサネット多項式が使用されま

す。また、このブロックはトランシーバブロックから独立しています。

図 8-1 に、 CRC ブロックの基本的なポートインターフェイスを示します。

説明 :

• 各 GTP_DUAL タイルは、 2 つの内蔵された CRC ブロックでペアになっています。

• 内蔵 CRC ブロックそれぞれは、 1 つの 64 ビット入力 CRC モジュールまたは 2 つの独立した

32 ビット入力モジュールとして使用できます。

• 64 ビット幅の CRC モジュールを使用する場合のみ、 1 つの GTP_DUAL タイルで 4 つの独立

した 32 ビット幅 CRC モジュールが使用できます。

図 8-1 : CRC 統合ブロック

CRC CRCOUT[31:0]

UG196_c8_01_100506

CRCIN[63/31:0]

CRCDATAVALID

CRCRESET

CRCCLK

CRCDATAWIDTH[2:0]



UG196 (v1.8.1) 2008 年 12 月 1 日


図 8-2 に、アプリケーションにおける CRC モジュールの一般的な使用例を示します。

CRC ブロックは標準多項式を使用し、入力データストリームの CRC のみを算出します。 CRC ブ

ロックでは、いかなるデータフレーミングも実行されません。したがって、アプリケーションで出

力フレームに CRC 値を付加し、その CRC 値が RX 側で有効になるようにする必要があります。


表 8-1 で CRC 64 ビット I/O ポートについて説明し、表 8-2 で CRC 32 ビット I/O ポートについて

説明します。

図 8-2 : CRC アプリケーション

TX

RX

CRC

CRC RX_CRC =CRC

CRC

CRC

I/F

I/F

UG196_c8_02_100506

表 8-1 : CRC 64 ビット I/O ポート

ポート方向ポートサイズ

クロックドメイン

説明

CRCCLK 入力 1 なし CRC クロック

CRCDATAVALID 入力 1 CRCCLK

CRCIN 入力のデータが有効であることを示します。

1 : 有効なデータ

0 : 無効なデータ

ディアサートされると、そのサイクル間 CRC 値が保持されます。

CRCDATAWIDTH[2:0] 入力 3 CRCCLK有効な入力データのバイト数を示します。 CRC32 と CRC64 の各

入力バイト順は 202 ページの表 8-4 と 202 ページの表 8-5 を参照


CRCIN[63:0] 入力 64 CRCCLK CRC 入力データ。大データパス幅は 8 バイトです。



第 8 章 : CRC (Cyclic Redundancy Check) R

表 8-3 で、 CRC64 および CRC32 の属性について説明します。

CRCOUT[31:0] 出力 32 CRCCLK

32 ビット CRC 出力。 CRCOUT はバイト反転、ビット反転した

CRC 値で、前のクロックサイクルおよび CRC 値からの有効なバ

イトを使用して算出された CRC 値に対応します。メモ : CRCDATAVALID は High を駆動する必要があります。

CRCRESET 入力 1 CRCCLK CRC レジスタの同期リセット。この信号がアサートされると、

CRC ブロックは CRC_INIT 値に初期化されます。

表 8-1 : CRC 64 ビット I/O ポート (続き)



説明

表 8-2 : CRC 32 ビット I/O ポート



説明

CRCCLK 入力 1 なし CRC クロック

CRCDATAVALID 入力 1 CRCCLK

CRCIN 入力のデータが有効であることを示します。

1'b1 : 有効なデータ

1'b0 : 無効なデータ

ディアサートされると、そのディアサートサイクル間、CRC 値が

保持されます。

CRCDATAWIDTH[2:0] 入力 3 CRCCLK有効な入力データのバイト数を示します。 CRC32 と CRC64 それ

ぞれの入力バイト順は、 202 ページの表 8-4 および 202 ページの

表 8-5 を参照してください。

CRCIN[31:0] 入力 32 CRCCLK CRC 入力データ。大データパス幅は 4 バイトです。

CRCOUT[31:0] 出力 32 CRCCLK

32 ビット CRC 出力。 CRCOUT はバイト反転、ビット反転した

CRC 値で、前のクロックサイクルおよび CRC 値からの有効なバ

イトを使用して算出された CRC 値に対応します。メモ : CRCDATAVALID は High を駆動する必要があります。

CRCRESET 入力 1 CRCCLK CRC レジスタの同期リセット。この信号がアサートされると、

CRC ブロックは CRC_INIT 値に初期化されます。

表 8-3 : CRC64/CRC32 属性

属性説明

CRC_INIT[31:0]32 ビット値で、CRC32/CRC64 ブロックにある CRC 内部レジスタの

初期ステート値。 CRCRESET が適用されると、 CRC レジスタは同期

し、この値に初期化されます。デフォルト値は 0xFFFFFFFF です。



UG196 (v1.8.1) 2008 年 12 月 1 日

説明R

説明

CRC を使用したエラーチェック

CRC は、ネットワークトラフィックのフレームのようなデータブロックにおけるエラーをチェッ

クする手段となります。算出された CRC を使用し、送信または格納後のエラーを検出します。この

CRC の算出はクロックサイクルベースで行われます。

CRC はフレームの内容に対して算出され、送信または格納前にフレームの後に追加されます。フ

レームの受信または読み出し時、その内容に変更がないことを確認するために CRC を再算出します。

CRC は、デジタルハードウェアへの実装がシンプルで、数学的な解析が容易な上、送信チャネルで

のノイズによって発生しやすいエラーの検出に優れた機能です。

CRC プリミティブ

各 CRC ブロックは、 PCI Express、ギガビットイーサネット、およびその他の共通プロトコルで指

定された CRC32 多項式を使用して 32 ビット CRC を計算します。 CRC32C 多項式は、次のとおり

です。

式 8-1

CRC 統合ブロックのインスタンシエート用に 2 つのプリミティブがあります。 32 ビット CRC プリ

ミティブ (CRC32) は 8、 16、 24、または 32 ビットの入力データを処理し、 32 ビットの CRC を生

成できます。また、 64 ビットプリミティブ (CRC64) は 8、 16、 24、 32、 40、 48、 56、または 64 ビッ

トの入力データを処理し、 32 ビットの CRC も生成できます。 CRC64 プリミティブを使用する場合

は、トランシーバタイルによってペアになっている 2 つの CRC 統合ブロック両方を使用します。

CRC64 での有効なビットは、 CRCDATAWIDTH の設定によって表 8-5 に示すようになります。

G X( ) X32 X26 X23 X22 X16 X12 X11 X10 X8 X7 X5 X4 X2 X 1+ + + + + + + + + + + + + +=

表 8-4 : CRC32 - 有効なデータ幅

CRCDATAWIDTH[2:0] データ幅 CRC データバスビット

000 8 ビット CRCIN[31:24]

001 16 ビット CRCIN[31:16]

010 24 ビット CRCIN[31:8]

011 32 ビット CRCIN[31:0]

メモ :

1. CRC32 プリミティブでは、 CRCDATAWIDTH[2] は常に Low にする必要があります。

表 8-5 : CRC64 - 有効なデータ幅


000 8 ビット CRCIN[63:56]

001 16 ビット CRCIN[63:48]

010 24 ビット CRCIN[63:40]

011 32 ビット CRCIN[63:32]




CRC ブロックの使用

図 8-3 に、入力データの CRC を算出する CRC ブロックの動作を示します。図には CRC64 プリミ

ティブの場合を示しています。この動作は、 CRC が生成されるかチェックされると実行されます。

CRC_POLY は、すべての算出で使用される固定 CRC2 多項式です。

各フレームの開始時には、 CRCRESET を適応し、初期 CRC 値を CRC_INIT にします。 CRC 算出

は累積演算であるため、算出を既知の値から開始するために、このリセットを実行する必要があり

ます。 CRC_INIT は、 32 ビットの CRC 内部レジスタの初期ステート値で、デフォルト値は

0xFFFFFFFF です。 CRCRESET が Low のとき、 CRC は初のクロックサイクルで 0x00000000 を CRCOUT ポートに出力します。後続サイクルではCRCIN ポートのデータに対して算出された

CRC 値が出力されます。特定のプロトコルで必要な CRC_INIT 値は、プロトコルの CRC アルゴリ

ズムの一部として定義されます。表 8-6 に、 CRC32 多項式を使用する一般的なプロトコルの

CRC_INIT 値を示します。

100 40 ビット CRCIN[63:24]

101 48 ビット CRCIN[63:16]

110 56 ビット CRCIN[63:8]

111 64 ビット CRCIN[63:0]

表 8-5 : CRC64 - 有効なデータ幅 (続き)


図 8-3 : CRC の通常動作

CRCCLK

CRCIN[63:0] D0 D1 D2

f(CRC(Prev,D1))

f(CRC(Prev,D2))

f(CRC(D0))

CRCOUT[31:0]

CRCRESET

CRCDATAVALID

CRCDATAWIDTH

:1. Prev = 2. f(x) = UG196_c8_03_112007

0

3’d7 3’d3



UG196 (v1.8.1) 2008 年 12 月 1 日

説明R

CRCDATAVALID ポートは CRC ブロックのクロックイネーブルとして動作します。

CRCDATAVALID が High で CRCRESET がディアサートされている場合は、クロックごとに新しい

CRC 値が算出され、その結果が 1 クロックサイクル後に CRCOUT に出力されます。

CRCDATAVALID が Low のときは、前のサイクルからの値が CRC レジスタすべてで保持されます。

CRCDATAWIDTH は、有効な入力データのバイト数を指定します。 202 ページの表 8-4 に、

CRCDATAWIDTH を使用して CRC32 プリミティブにおける有効な入力バイト数を設定する方法を

示します。 202 ページの表 8-5 には、CRC64 プリミティブの場合を示します。 CRCDATAWIDTH は通

常、データワードのバイトの一部が有効なデータではない場合に、フレームの後に使用します。ま

た、この CRCDATAWIDTH を分離し、 32 ビット幅以下のデータパスに対応することも可能です。

CRC ブロックを使用してスループットを高速にするには、初のデータバイトおよびリセットを同

じクロックサイクルで適用します。図 8-5 に示すように、CRC 結果は後の有効バイトが適用された

1 クロックサイクル後に出力 CRCOUT[31:1] に現れます。

図 8-6 では、 CRCDATAVALID 後 1 CRCLK サイクル後に CRCRESET がアサートされます。これに

より連続した CRC フレーム算出が可能になります。

表 8-6 : 一般的なプロトコルでの CRC_INIT 値

プロトコル CRC_INIT

イーサネット 32’hFFFF_FFFF

PCI Express 32’hFFFF_FFFF

Infiniband 32’hFFFF_FFFF

ファイバチャネル 32’hFFFF_FFFF

SATA 32’h5232_5032

図 8-4 : 後続フレームに対する CRCRESET のアサートタイミング

CRCCLK

CRCIN[63:0] D0 D1 D2

CRCOUT[31:0]

CRCRESET

CRCDATAVALID

CRCDATAWIDTH

UG196_c8_04_082707

XX D3 D4

0

3’d7 3’d3 XX 3’d7

CRC

3’d1

0 CRC




図 8-3 では、内部 CRCINTREG レジスタは前のサイクルからの CRC 算出結果をそのまま示してい

ます。 CRCOUT には、 CRC 出力のビット反転、バイト反転バージョンが同時に出力されます。図

8-5 に、バイト反転およびビット反転を実行した場合の例を示します。

CRC 出力値のバイト反転およびビット反転は多くの繁用プロトコルで必須となっているので、FPGA リソースを節約するため、 CRCOUT にはこれらの処理を実行後の値が出力されます。 CRC アルゴリ

ズムでこの反転が不要なプロトコルを使用しているデザインの場合、CRC 値の使用前に、設計者が

反転の実行を元へ戻す必要があります。

特定のフレームに対する CRC 結果は、フレームの後のバイトに対応する CRCOUT 値となりま

す。この値は、 CRCDATAVALID が High のときに、フレームの終バイトが CRCIN ポートに入

力された 1 サイクル後に出力されます。

TX への CRC ブロックの統合

CRC32 または CRC64 プリミティブを使用し、送信または格納用フレームに CRC を追加するには、

FPGA に次のロジックを構築して CRC ブロックに接続する必要があります。

• SOF (Start of Frame) が CRCRESET をトリガします

• データパス幅が CRC プリミティブの大データ幅未満の場合、 CRCDATAWIDTH を分割し、

データパスのバイトのみが有効になるようにします。

• CRC ブロックからの CRC 出力はフレームに追加する必要があります。通常は、後のデータ

バイトと EDF (End of Frame) キャラクタ間に追加します。

RX への CRC ブロックの統合

CRC32 または CRC64 プリミティブを使用し、入力データの CRC を確認するには、次のロジック

を FPGA に構築して CRC ブロックに接続する必要があります。

• SOF が CRCRESET をトリガします。これは、通常、入力データストリームにある SOF キャ

ラクタの検出用に、一部のタイプのデコーダで必要となります。

• EOF が CRC チェックをトリガします。

♦ 固定長フレームを使用する場合、カウンタを使用して実行可能です。

図 8-5 : ビット反転およびバイト反転

CRCINTREG47

0

8A A4 DA

1 2 3

E2 51 25 5B

1D AE DA A4

CRCOUT1D AE DA A4

UG196_c8_04_112007



UG196 (v1.8.1) 2008 年 12 月 1 日

説明R

♦ 可変長フレームを使用する場合、一般にフレーム長の値に基づくカウント値を設定するか、

入力データストリームの EOF キャラクタをデコードする必要があります。

• CRC チェックを必ず実行します。 CRC チェックには 2 つの一般的な方法があります。

♦ 比較法

フレーム内のデータ全体の CRC を算出した後、フレームから CRC を抽出し、その値を算

出した CRC と比較します。使用すべき CRCOUT 値および送信された CRC を含むフレー

ムのバイトは、 EOF トリガを使用して示されます。

♦ 剰余法

フレーム内のデータ全体および送信済み CRC の CRC を算出し、その結果を CRC32 多項

式の残りと比較します。 2 つの値が一致する場合、 CRC チェックはパスします。ビット反

転およびバイト反転後の CRC32 の剰余値は 32’h1CDF4421 です。

• フレームから送信済みの CRC を削除します。

CRC ブロックのインプリメンテーション

図 8-6 に、 CRC ブロックのインプリメンテーションを示します。

参考資料

CRC の詳細は、『IEEE 802.3 CRC (Cyclic Redundancy Check)』 [参照 13] および『コンフィギャブ

ル LocalLink CRC リファレンスデザイン』 [参照 14] を参照してください。

図 8-6 : CRC インプリメンテーション

CRC_CALC(XOR )

CRCOUT[31:0]

CRCINA[31:0]

BANK 2_REG 1

UG196_c8_05_112007

BANK 1_REG 1

BANK 2_REGBANK 1_REG

CRCDATAWIDTH[1:0]

CRCDATAVALID

CRCCLK

CRCINB64[31:0]

CRCRESET

BANK 2_REG 2BANK 1_REG 2

CRCDATAWIDTH64A

CRCDATAVALID

CRCCLK



R

第 9 章

ループバック

はじめに

ループバックモードは、トラフィックストリームが折り返してソースに戻るようにデータパスを構

成するものです。一般的に、特定のトラフィックパターンが送信され、比較されてエラーがチェッ

クされます。図 9-1 に、ループバックテストのコンフィギュレーションを 4 つの異なるループバッ

クモードで示します。

ループバックテストモードは、大きく次の 2 つに分類されます。

• 近端ループバックモードの場合、送信データがトラフィックジェネレータにも近接してい

るトランシーバに戻ります。

• 遠端ループバックモードの場合、受信データがリンクのも遠い位置にあるトランシーバに戻

ります。

ループバックテストは、開発段階またはシステム設置後のいずれでも故障隔離のために実施できま

す。使用するトラフィックパターンは、アプリケーショントラフィックパターンあるいは擬似ラン

ダムビットシーケンス (PRBS) のどちらでも可能で、 GTP トランシーバそれぞれに、内臓された

PRBS ジェネレータおよびチェッカが含まれます。

GTP_DUAL タイルの各チャネルは、テスト用にいくつかのループバックモードを備えています。

• 近端 PCS ループバック (図 9-1 のパス ①)

• 近端 PMA ループバック (図 9-1 のパス ②)

• 遠端 PMA ループバック (図 9-1 のパス ③)

図 9-1 : ループバックテストの概要

GTP

UG196_c9_01_011507

RX-PMARX-PCS

TX-PMATX-PCS

GTP

RX-PMA RX-PCS

TX-PMA TX-PCS

1 432



UG196 (v1.8.1) 2008 年 12 月 1 日


• 遠端 PCS ループバック (図 9-1 のパス ④)

通常の動作モードとループバックモード間の選択には、 LOOPBACK[2:0] ポートを使用します。


表 9-1 にループバック用ポートを示し、表 9-2 にループバック属性を示します。

説明

近端 PCS ループバック

このモードでは、ユーザーロジックによってテストデータが生成およびチェックされた後、PCS に

ループバックされます。近端 PMA ループバックモードと違い、 PMA セクションは関連しません。

テストデータは、 Parallel-to-Serial および Serial-to-Parallel コンバータを通る前にループバックさ

れます。また、 PMA セクションにあるすべてのアナログ高速回路は、電源を完全に切断できます。図

9-2 は、このモードのコンフィギュレーションです。

表 9-1 : ループバックポート


説明

LOOPBACK0[2:0]

LOOPBACK1[2:0]入力非同期

000: 通常動作

001: 近端 PCS ループバック

010: 近端 PMA ループバック

011: 予約済み

100: 遠端 PMA ループバック

101: 予約済み

110: 遠端 PCS ループバック (1)

111: 予約済み

メモ :

1. PCI Express に準拠します。

表 9-2 : ループバック属性

属性説明

PMA_COM_CFG[89:0] PMA に共通のコンフィギュレーション属性。 RocketIO GTP Transceiver Wizard で自動的に設定されるデフォルト値のまま使用。



第 9 章 : ループバック R

近端 PMA ループバック

このモードでは、も近接したソースを使用してテストデータを生成し、チェックします。ループ

バックはラインドライバの前に、 PMA のシリアルセクションで実行されます。テストデータは、

PCS に内蔵された PRBS ブロックまたはユーザーロジックにより、生成およびチェック可能です。

また、テストデータはパッケージピンに現れます。図 9-3 に、内臓された PRBS が未使用の場合の

コンフィギュレーションを示します。

限界条件および制限

近端 PMA ループバックモードの場合、TXDATA 入力が PMA を通り、シリアル化された後に PMA の RX 側にループバックされて RXDATA から出力されます。このモードを使用するときは、チャネ

ルの RXP/RXN シリアル入力が駆動されないようする必要があります。この入力は未接続のままに

できます。

ボード上にデバイスを配置した際、リモート側のトランスミッタはトライステートの必要がありま

す。このようにできない場合は、次のような代替策があります。

図 9-2 : 近端 PCS ループバック

GTP

UG196_c9_02_082906

RX-PMARX-PCS

TX-PMATX-PCS

図 9-3 : 近端 PMA ループバック

GTP

UG196_c9_03_082906

RX-PMARX-PCS

TX-PMATX-PCS



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説明R

• RXENEQB(0/1) 信号を Low に駆動することにより、 RX リニアイコライザをオンにします。

• RXEQMIX(0/1)[1:0] を 11 に設定します。

• PMA_COM_CFG[44:37] の値を RocketIO GTP Transceiver Wizard で自動的に設定されたデ

フォルト値から 10101010 に変更します。 PMA_COM_CFG[44:37] をこの値に設定するの

は、ループバックのみです。通常のデータの場合、パフォーマンスに影響します。

PMA_COM_CFG[44:37] 属性は、 UCF ファイル内で値を指定することによってスタティックに変

更するか、 DRP アドレス 26[6:3] の内容を 1111 に変更することによってダイナミックに変更でき

ます。ループバックモードから通常動作に切り替えるときは、RocketIO GTP Transceiver Wizard で

自動的に設定されたデフォルト値に戻す必要があります。

遠端 PMA ループバック

このモードでは、も近接したソースを使用してテストデータを生成し、チェックします。ループ

バックは、PMA のシリアル - パラレルコンバータの前に実行されます。このモードでは、シリアル

- パラレルおよびパラレル - シリアル変換を含む PMA セクション全体がテストされます。また、RX シリアル入力が TX シリアル出力にループバックされるため、 PCS の大部分がバイパスされます。図 9-4 にこのモードのコンフィギュレーションを示します。

限界条件および制限

遠端 PMA ループバックモードを使用する場合、 PLL_RXDIVSEL_OUT に関わらず、 PLL_ TXDIVSEL_COMM_OUT および PLL_TXDIVSEL_OUT の両方を 1 に設定する必要がありま

す。 TX 分周器の詳細は、 68 ページの「共有 PMA PLL」を参照してください。

遠端 PMA ループバックモードでは、 TX バッファがパラレルループバックパスに使用され、 TX および RX パラレルクロック間で発生の可能性がある位相差を補正します。したがって、このモー

ドの使用時は、 TX_BUFFER_USE を TRUE に設定する必要があります。また、クロックに制限が

あるため、このモードを同時に使用できるトランシーバは各タイルで 1 つのみです。

GTP_DUAL タイルのチャネルの一方を遠端 PMA ループバックモードにする場合、もう一方の

チャネルの TX 側の動作は安定しません。チャネルの 1 つを遠端 PMA ループバックに設定してい

るときは、もう 1 つのチャネルは安定してないことに留意してください。

図 9-4 : 遠端 PMA ループバック

GTP

UG196_c9_04_112907

RX-PMA RX-PCS

TX-PMA TX-PCS



第 9 章 : ループバック R

遠端 PCS ループバックこのモードでは、外部ソースを使用してテストデータを生成し、チェックします。ループバックは

PCS セクションで実行され、受信されたデータはユーザーロジックに送信されます。

このモードが有効な場合、ユーザーロジックの送信データは送信されません。これは、PCI Express 仕様に準拠したループバックモードで、受信データは送信側に伝えられます。図 9-5 に、このモー

ドのコンフィギュレーションを示します。

図 9-5 : 遠端 PCS ループバック

GTP

UG196_c9_05_082906

RX-PMA RX-PCS

TX-PMA TX-PCS



UG196 (v1.8.1) 2008 年 12 月 1 日

説明R



R

第 10 章

GTP およびボード間のインターフェイス


はじめに

GTP トランシーバを備えた FPGA のデザインでは、通信リンクのシステムパフォーマンス全体は、

両エンドポイントにおける電源の特性およびクロック設計に大きく依存します。本章では、これら

を考慮した設計のガイドラインおよび推奨設計法について説明します。

ここでは、ボードでの消費電力およびスイッチングノイズを小限にするため、 Virtex-5 FPGA PCB デザイナーズガイドに記載されている設計ガイドラインに従うことを前提条件としていま

す。また、次のウェブサイトで説明している POL (Point-of-Load) 電力分配手法の使用するように


http://japan.xilinx.com/publications/xcellonline/xcell_57/xc_pdf/p105-107_57-bellinix.pdf

追加的なガイドラインは、『EMC and the Printed Circuit Board』 [参照 7] (Mark I. Montrose 著、

IEEE Electromagnetic Compatibility Society 監修) を参照してください。

これらのガイドラインに従って設計することは、システムマージンを向上させるだけでなく、 FCC (連邦通信委員会) および VDE (電子技術者連盟) が EMC (電磁両立性)、 EMI (電磁妨害)、そして

RFI (無線周波妨害) に関して定義している規制に準拠するための必須条件です。


表 10-1 で、アナログピンについて説明します。

表 10-1 : アナログピン

ピン方向説明

MGTAVCC 入力 GTP_DUAL タイルの内部アナログ回路のアナログ電源

MGTAVCCPLL 入力共有 PMA PLL のアナログ電源で、 GTP_DUAL タイルのクロッ

ク配線およびネットワーク接続用電源

MGTAVTTRX 入力 GTP_DUAL タイルのレシーバ回路および終端用アナログ電源

MGTAVTTRXC 入力デバイス全体の抵抗キャリブレーションおよびスタンバイ回路の

アナログ電源

MGTAVTTTX 入力GTP_DUAL タイルのトランスミッタ終端用および分周回路のア

ナログ電源


http://japan.xilinx.com/publications/xcellonline/xcell_57/xc_pdf/p105-107_57-bellinix.pdf


UG196 (v1.8.1) 2008 年 12 月 1 日

アナログデザインのガイドラインR

表 10-2 で、アナログ属性について説明します。

説明

Virtex-5 LXT または SXT デバイスでは、PCB 上に 50Ω の外部精密 (1%) 抵抗 (MGTRREF ピンお

よびも近接する MGTAVTTTX ピンに直接接続している) が 1 つ必要です。

使用している各 GTP_DUAL タイルにある次のアナログ電源ピンには、フィルタ回路が必要です。

• MGTAVCCPLL

• MGTAVTTTX

• MGTAVTTRX

• MGTAVCC

高周波数ノイズの抑制には、これらフィルタの適切なインプリメンテーションおよび配置が重要と

なります。

図 10-1 に、外部精密抵抗とデバイスの MGTRREF および MGTAVTTTX ピンの接続を示します。

名目上の 50Ω は、 1% の許容誤差で 49.9Ω の抵抗と一致させることができます。 LXT または SXT デバイスの MGTAVTTRXC ピンにはフィルタ回路が必要であり、これがデバイスの抵抗キャリブ

レーション回路に電源供給します。

MGTREFCLKP

MGTREFCLKN入力

GTP_DUAL タイルのリファレンスクロック用差動クロック入力

ピンペア(1)

MGTRREF 入力デバイス全体の参照抵抗入力

メモ :

1. このクロックには FPGA ロジックから REFCLKOUT ポートを介したときのみアクセスできます。

表 10-2 : アナログ属性

属性説明

TERMINATION_CTRL[4:0] 内部終端キャリブレーション回路を制御します。エンコードに

ついては、 219 ページの表 10-3 を参照してください。

TERMINATION_IMP_0

TERMINATION_IMP_1

TX ドライバおよび RX レシーバの終端インピーダンスを選択し

ます。

図 10-7 のインピーダンス値のキャリブレーションを参照してく

ださい。常に 50 に設定し、 50Ω の終端インピーダンスを選択し

ます。

TERMINATION_OVRDMGTRREF ピンに接続された 50Ω の外部精密抵抗を使用する

か、 TERMINATION_CTRL[4:0] で定義された優先値を使用す

るかを選択します。

表 10-1 : アナログピン (続き)

ピン方向説明



第 10 章 : GTP およびボード間のインターフェイス R

図 10-2 に、この抵抗を回路図で示します。

メモ : GTP トランシーバが列に含まれる場合は、キャリブレーション回路を含む GTP_DUAL タイ

ル、バンク 112 を次の図に示すように接続する必要があります。

図 10-1 : 抵抗キャリブレーション回路

MGTAVTTTX

RREF

MGTRREF

UG196_c10_01_102208

図 10-2 : RREF 抵抗の回路設計図

MGTTXP1_112

MGTRXN1_112

MGTRXN0_112

MGTRREF_112

MGTREFCLKP_112MGTREFCLKN_112 MGTAVCCPLL_112

MGTAVCCPLL

MGTRXP0_112

MGTRXP1_112MGTTXN0_112MGTTXP0_112MGTTXN1_112

MGTAVTTTX2_112

MGTAVTTRX_112

MGTAVTTRX

MGTAVCC

MGTAVTTTX

MGTAVCC1_112MGTAVCC2_112

MGTAVTTTX1_112

FF1136Bank 112

112_MGTVTTTX

U2

R1

P1

V4

P4P3 T3

N1

T1N2

T2M2

U3

N3

R3R4

UG196_c10_02_110208

M3

U1

112_MGTVTTRX112_MGTVTTTX

112_MGTAVCC_PLL112_MGTREFCLKN112_MGTREFCLKP

112_MGTRX0N112_MGTRX0P112_MGTRX1N112_MGTRX1P112_MGTTX0N112_MGTTX0P112_MGTTX1N112_MGTTX1P

112_MGTAVCC

R13549.9Ω

1%, 1/10W



UG196 (v1.8.1) 2008 年 12 月 1 日


図 10-3 に、未使用の GTP_DUAL タイル、バンク 112 を含む GTP_DUAL タイルのケースを示し

ます。

『Virtex-5 データシート : DC 特性およびスイッチ特性』には、厳密な電圧仕様レベルとそれらのア

ナログ電源の耐性範囲が記載されています。また、図 10-4 に示すように、仕様を満たすフィルタ処

理が必要です。ザイリンクスでは、LXT、SXT、および FXT プラットフォーム間のマイグレーショ

ンを実行する際、電源回路それぞれに調整可能な電圧レギュレータを使用することを推奨します。

メモ : 図 10-4 での電圧レベルは公称値です。動作条件、特に電圧および温度に基づいた正確な値

は、『Virtex-5 データシート : DC 特性およびスイッチ特性』の GTP トランシーバのページを参照


図 10-3 : 未使用の GTP_DUAL タイル (バンク 112)

UG196_c10_12_110208

MGTAVTTTX_112: MGTAVCCPLL_112:

MGTAVCC_112:

MGTAVCC_114: MGTAVCCPLL_114: MGTAVTTTX_114: MGTAVTTRX_114:

GTP_DUAL_X0Y2 : 114

GTP_DUAL_X0Y1 : 118

GTP_DUAL_X0Y3 : 112




図 10-5 に、 MGTAVTTRXC ピンの電源フィルタネットワークを示します。

図 10-4 : 電源のフィルタ処理方法

図 10-5 : MGTAVTTRXC の電源フィルタネットワーク

114_MGTVTTRX

114_MGTVTTTX

114_MGTAVCC

114_MGTAVCC_PLL

FERRITE-220 (220Ω @ 100 MHz)

1.2VAVTTRX(1)

1.2VAVTTTX(1)

1.0VAVCC(1)

1.2VAVCC_PLL(1)

0.22 μF10VX7R

FERRITE-220 (220Ω @ 100 MHz)

0.22 μF10VX7R

FERRITE-220 (220Ω @ 100 MHz)

0.22 μF10VX7R

FERRITE-220 (220Ω @ 100 MHz)

0.22 μF10VX7R

UG196_c10_03_041907

メモ :

1. これらのアナログ電源は、専用のレギュレータから直接供給される必要があります。その他の電源または抵抗電圧分周器から供給された電圧は使用できません。

MGTAVTTRXC

1.2VAVTTRX(1)

L33

UG196_c10_04_112007

FERRITE-220 (220Ω @ 100 MHz)

X7R 10V0.22 μF

C62

メモ :

1. これらのアナログ電源は、専用のレギュレータから直接供給される必要があります。その他の電源または抵抗電圧分周器から供給された電圧は使用できません。



UG196 (v1.8.1) 2008 年 12 月 1 日


抵抗キャリブレーション回路のキャリブレーション値の算出結果は、デバイスのすべての GTP_DUAL プリミティブで共有されます (図 10-6 を参照)。

抵抗キャリブレーションは、コンフィギュレーション中に一回、自動で実行されます。すべてのア

ナログ電源電圧が供給され、『Virtex-5 データシート : DC 特性およびスイッチ特性』で指定された

電圧条件を満たしている必要があります。

メモ :

♦ GTP_DUAL タイル 112 には、 GTP_DUAL 列全体に対するキャリブレーション回路が含

まれています。

♦ GTP_DUAL タイル 112 と任意のインスタンシエートされているタイル間にあるすべての

GTP_DUAL タイルで MGTAVCC 電源をオンにする必要があります。

図 10-6 : すべての GTP_DUAL タイル間でのキャリブレーション結果の共有

メモ :

1. このアナログ電源は、も近接した MGTAVTTTX デバイスピンから直接供給される必要があります。

MGTAVTTTX(1)

RREF 50Ω

MGTRREF

UG196_c10_05_102208

(BRcal)

rCtrl[0:4]

RX/TX

RX/TX




♦ 未使用 GTP_DUAL タイルでの MGTAVCC のフィルタ処理は不要です。

この算出されたキャリブレーション値は、TERMINATION_CTRL および TERMINATION_OVRD 属性を使用することでトランシーバごとに個別に上書きできます。この機能は、システム評価での

使用のみを目的としています。

キャリブレーションに基づく制御値よりも外部精密参照抵抗を優先する場合、個別の上書きは不可

となります。その結果、半導体プロセスの抵抗許容誤差によって終端値の許容誤差が ± 25% となり

ます。

表 10-3 に、 TERMINATION_CTRL 属性のエンコードを示します。

表 10-3 : TERMINATION_CTRL 属性のエンコード

TERMINATION_CTRL [4:0] 標準抵抗 [Ω] +25% 抵抗 [Ω] -25% 抵抗 [Ω]

0 0 0 0 0 103.0 128.8 77.3

0 0 0 0 1 97.8 122.3 73.4

0 0 0 1 0 93.2 116.4 69.9

0 0 0 1 1 88.9 111.1 66.7

0 0 1 0 0 85.0 106.3 63.8

0 0 1 0 1 81.5 101.9 61.1

0 0 1 1 0 78.2 97.8 58.7

0 0 1 1 1 75.2 94.0 56.4

0 1 0 0 0 72.4 90.5 54.3

0 1 0 0 1 69.8 87.3 52.4

0 1 0 1 0 67.4 84.2 50.5

0 1 0 1 1 65.1 81.4 48.9

0 1 1 0 0 63.0 78.8 47.3

0 1 1 0 1 61.1 76.3 45.8

0 1 1 1 0 59.2 74.0 44.4

0 1 1 1 1 57.5 71.8 43.1

1 0 0 0 0 55.8 69.8 41.9

1 0 0 0 1 54.3 67.8 40.7

1 0 0 1 0 52.8 66.0 39.6

1 0 0 1 1 51.4 64.3 38.6

1 0 1 0 0 50.1 62.6 37.6

1 0 1 0 1 48.8 61.0 36.6

1 0 1 1 0 47.6 59.5 35.7

1 0 1 1 1 46.5 58.1 34.9

1 1 0 0 0 45.4 56.8 34.1

1 1 0 0 1 44.4 55.5 33.3

1 1 0 1 0 43.4 54.2 32.5



UG196 (v1.8.1) 2008 年 12 月 1 日

REFCLK ガイドラインR

REFCLK ガイドライン

はじめに

このセクションでは、リファレンスクロックソースまたはオシレータの選択に焦点を当てて説明し

ます。オシレータは、次のような特長で評価されます。

• 周波数範囲

• 出力電圧幅

• ジッタ (予測可能、ランダム、 Peak-to-Peak)

• 立ち上がりおよび立ち下がり時間

• 電源電圧および電流

• ノイズ仕様

• デューティサイクルおよびデューティサイクル耐性

• 周波数の安定性

これらの特長は、GTP トランシーバを含むデザインで使用するオシレータを決定する際の選択基準

です。

図 10-7 に、『Virtex-5 データシート : DC 特性およびスイッチ特性』の GTP トランシーバセクショ

ンに記載されているシングルエンドクロック入力の Peak-to-Peak 電圧幅を示します。

1 1 0 1 1 42.5 53.1 31.8

1 1 1 0 0 41.5 51.9 31.2

1 1 1 0 1 40.7 50.9 30.5

1 1 1 1 0 39.9 49.8 29.9

1 1 1 1 1 39.1 48.8 29.3

表 10-3 : TERMINATION_CTRL 属性のエンコード (続き)

TERMINATION_CTRL [4:0] 標準抵抗 [Ω] +25% 抵抗 [Ω] -25% 抵抗 [Ω]

図 10-7 : シングルエンドクロック入力の Peak-to-Peak 電圧幅

0

+V MGTREFCLKP

MGTREFCLKNVISE

UG196_c10_06_110206




図 10-8 には、 MGTREFCLKP - MGTREFCLKN として定義された、差動クロック入力の Peak-to- Peak 電圧幅を示します。

図 10-9 には、リファレンスクロックの立ち上がりおよび立ち下がり時間を示します。

図 10-10 に、 IBUFDS 内部の詳細図を示します。専用の差動リファレンスクロック入力ペア、

MGTREFCLKP/MGTREFCLKN が 100Ω の差動インピーダンスで内部終端されています。この差

動リファレンスクロック入力ペアの同相電圧は MGTAVCCPLL の 2/3 です。

駆動しているクロックソースと差動リファレンスクロック入力ペアの同相電圧が異なる場合、デバ

イスの劣化やその他の損傷を回避するため、 AC カップリングキャパシタの使用が必須です。

図 10-8 : 差動クロック入力の Peak-to-Peak 電圧幅

0

+V

–V

MGTREFCLKP – MGTREFCLKN

VIDIFF

UG196_c10_07_110206

図 10-9 : 立ち上がりおよび立ち下がり時間

図 10-10 : IBUFDS 詳細図

UG196_c10_08_100506

80%

20% T FCLK

T RCLK

UG196_c10_09_042807

REFCLK

MGTREFCLKP

MGTREFCLKN

MGTAVCCPLL23

50Ω(1)

50Ω(1)

メモ :

1. 公称値です。厳密な仕様はVirtex-5 データシート : DC 特性およびスイッチ特性を参照してください。



UG196 (v1.8.1) 2008 年 12 月 1 日


GTP のリファレンスクロックに関するチェック項目

GTP トランシーバを含むデザインで使用するオシレータを選択するときに、次の条件を満たしてい


• オシレータの出力ピンと GTP_DUAL 専用クロック入力ピン間の AC カップリングを提供

• リファレンスクロックの差動電圧幅が、『Virtex-5 データシート : DC 特性およびスイッチ特

性』で指定されている範囲内である (標準範囲は 200mV ～ 2000mV、標準値は 1200mV)。

• 『Virtex-5 データシート : DC 特性およびスイッチ特性』で指定されたリファレンスクロック特

性以上である。

• GTP トランシーバが物理レイヤサポートを提供する場合の、標準的なリファレンスクロック

特性以上である。

• 電源、ボード配置、およびノイズ仕様に関するオシレータベンダーの規定要件を満たしている。

• オシレータと GTP_DUAL のクロック入力ピン間には、専用の Point-to-Point 接続を使用する。

• 差動送信ライン上のインピーダンスの断続を小限に保つ (インピーダンスにより断続する

ジッタが発生)。

• リファレンスクロックのソースとなる GTP_DUAL タイルはインスタンシエートして、

REFCLKPWRDNB を High にアサートする必要がある。

説明

オシレータの選択

オシレータを選択してクロック分配システムを設計する際、システム全体の要件を満たすには、コ

ンポーネントを注意深く選択し、適切なボード配置を行う必要があります。

GTP トランシーバを使用するデザインにおけるクロックシステムの設計では、実装されている規格

(イーサネット、OC-48、SDI など) の仕様および『Virtex-5 データシート : DC 特性およびスイッチ

特性』の GTP トランシーバセクションに記載されている仕様を満たさなければなりません。ただ

し、リファレンスクロックは、『Virtex-5 データシート : DC 特性およびスイッチ特性』で指定の仕

様以上の必要があります。 GTP トランシーバは、これらの条件下で『Virtex-5 データシート : DC 特

性およびスイッチ特性』に記載のように特性評価されました。

GTP_DUAL プリミティブの差動クロック入力は、オシレータ出力ピンと Virtex-5 デバイスの専用

クロック入力ピンの間に AC カップリングキャパシタが必要です。

オシレータからの 2 つ以上の差動クロック入力ペアをソースとする場合

Virtex-5 デバイスの GTP_DUAL プリミティブ、8 個以上でクロックを共有する必要がある場合、2 つ以上の差動クロック入力ペアが必要です。出力が複数あるオシレータまたは 1 つのオシレータと

複数の出力を持つクロックバッファを使用してください。

GTP_DUAL プリミティブの専用クロック入力ピンペアとオシレータまたはバッファの出力は、ポ

イント間接続にする必要があります。分岐送信ライン、 T スタブ、ブランチ、あるいはデイジー

チェーン接続は使用できません。

2 つの異なるリファレンスクロック間での切り替え

HD-SDI ビデオアプリケーションなどのように 2 つの異なるクロックレートを要するデザインの

インプリメントには、次の 2 つの方法があります。




1. 2 つの異なる GTP_DUAL リファレンスクロックピンから GTP_DUAL 列の専用クロック配

線に供給される 2 つのクロックを DRP を使用して切り替えます。

2. 出力が 1 つ以上の、外部クロックマルチプレクサを使用します。

初の方法は、大 4 個の GTP_DUAL プリミティブに制限されているため、GTP トランシーバ数

にすると 8 個まで使用できます。この構成の場合、1 つのクロックは 4 個の GTP_DUAL プリミティ

ブのうち上部にあるものを、もう 1 つのクロックは下部にあるものをクロックソース (これらは直

接隣接している) とします。

2 番目の方法は、大 7 個の GTP_DUAL に使用できるため、出力が 1 つの外部マルチプレクサを

使用すると、GTP トランシーバ数で 14 個まで使用できます。この構成の場合、クロックをソースと

する GTP_DUAL プリミティブは、互いに直接隣接している 7 個の GTP_DUAL の中央に位置しま

す。クロックマルチプレクサのどの出力も使用されていないとき、このソリューションは n × 7 倍

個の GTP_DUAL プリミティブ、したがって、 n ×14 個の GTP トランシーバまで拡張可能です。

AC カップリング

オシレータリファレンスクロック出力から GTP_DUAL リファレンスクロック入力間の AC カッ

プリングは、次のようないくつかの役割を果たします。

• オシレータと GTP_DUAL 専用クロック入力ピン間の DC 電流をブロックします (これによ

り、両方の消費電力が削減されます)。

• 同相電圧を独立させます。

• AC カップリングキャパシタがオンチップ終端を持つハイパスフィルタとなり、リファレン

スクロックのワンダーを低下させます。 (1)

ノイズおよび消費電力を小限にするため、ソースとなっているオシレータおよび GTP_DUAL 専

用リファレンスクロック入力ピンの間に AC カップリングキャパシタが必要です。

未使用リファレンスクロック入力のクロック転送

未使用の差動入力ピンのクロックペア (MGTREFCLKP および MGTREFCLKN) は共に、グランド

に接続するか、フローティングのままにすることを推奨します。

ベンダーおよびデバイス一覧

表 10-4 に、ベンダーおよびデバイスをベンダーのアルファベット順に記載します。製品を検討する

際の参考としてください。

メモ : この表は、推奨、公認、または保証するデバイスを示すものではありません。

1. ワンダーとは、低周波数のジッタです。

表 10-4 : ベンダーおよびデバイス例

ベンダーウェブサイト製品例その他

Analog Devices

http://www.analog.com 電圧レギュレータ

Epson http://www.eea.epson.com オシレータ EG-2121CA (53.125～ 500MHz オシレータ)

http://www.analog.com

http://www.eea.epson.com



UG196 (v1.8.1) 2008 年 12 月 1 日


Integrated Systems

http://www.icst.com オシレータ、

バッファ、 PLLHiPer クロックファミリ

Linear Technology

http://www.linear.com 電圧レギュレータ LTC3026 (1.5A、 0.4 ～ 2.6V で

調整可能)

一部のレギュレータは

SPICE モードに対応。無償の

シミュレーションツールも

提供

Maxim http://www.maxim-ic.com 電圧レギュレータ

Micrel http://www.micrel.com オシレータ、

クロックバッファ

SY100EP14U (2:1 MUX 付きの 1:5 ドライバ)

Murata http://www.murata.com EMI の抑制、

フェライトビーズ、

チップキャパシタ

S パラメータ、シグナルイン

テグリティのデザインライ

ブラリ、それらのコンポーネ

ント用の無償シミュレー

ションツールを提供

(http://www.murata.com/designlib/index.html)

National Semiconductor

http://www.national.com 電圧レギュレータ LP-3878-ADJ

ON Semiconductor

http://www.onsemi.com 電圧レギュレータ NCP5663 (3.0A、

小 0.9V、調整可能)

Silicon Laboratories

http://www.silabs.com オシレータ、

クロック乗算器、

ジッタ減衰器

Si530 ファミリ (10 ～ 1400MHz)

TDK http://www.component.tdk.com

フェライトビーズ、

キャパシタ

シミュレーションをサポー

トするコンポーネント S パ

ラメータ、シグナルインテグ

リティツールのデザインラ

イブラリを提供

(http://www.component.tdk.com/tvcl_sparam.php)

Texas Instruments

http://www.ti.com 電圧レギュレータ、

PLL、バッファ

Vectron http://www.vectron.com オシレータ

X2Y Attenuators, LLC

http://www.x2y.com 低インダクタンス

キャパシタ

表 10-4 : ベンダーおよびデバイス例 (続き)

ベンダーウェブサイト製品例その他

http://www.icst.com

http://www.linear.com

http://www.maxim-ic.com

http://www.micrel.com

http://www.murata.com

http://www.murata.com/designlib/index.html

http://www.murata.com/designlib/index.html

http://www.national.com

http://www.onsemi.com

http://www.silabs.com

http://www.component.tdk.com

http://www.component.tdk.com/tvcl_sparam.php

http://www.component.tdk.com/tvcl_sparam.php

http://www.ti.com

http://www.vectron.com

http://www.x2y.com




電源供給

はじめに

このセクションでは、 GTP_DUAL プリミティブのアナログ電源ピンの 1 つに接続されている専用

フィルタネットワークそれぞれを直接ソースとする電圧レギュレータの選択について重点的に説

明します。

電圧レギュレータは、次のような特徴で評価されます。

• 入力電圧範囲

• 出力電圧範囲

• 出力電圧電流

• 出力電圧耐性

• 出力ノイズ電圧

• 電源電圧のリップル除去比 (PSRR)

これらの特徴は、GTP トランシーバを含むデザインで使用する電圧レギュレータを決定する際の選

択基準となります。出力電圧ノイズおよび対周波数の PSRR は軽視されがちですが、重要な基準項

目です。

大まかな目安として、周波数範囲が 1MHz 以上の場合に電源ラインで発生する大きなノイズは、

ジッタの原因となります。周波数の範囲および幅によって異なりますが、このようなノイズは、シス

テムパフォーマンス全体を低下させる可能性があります。特に、トランシーバの内部アナログ回路

をソースとする AVCC 電源ピン、および GTP_DUAL プリミティブの共有 PMA PLL をソースとす

る AVCC_PLL 電源ピンは、電源ノイズの影響を受けやすくなっています。

電力分配システム (PDS) を設計する場合、システム全体および各レギュレータの PSRR は負荷電流

と周波数によって異なります。

説明

リニアレギュレータの選択基準

リニアレギュレータを選択する際の基準は、次のとおりです。

• 『Virtex-5 データシート : DC 特性およびスイッチ特性』で指定されている特性以上を満たして

いる。

• リニアレギュレータの PSRR は、電源またはレギュレータによってノイズが発生する周波数

範囲を減衰できる。調整可能なレギュレータを使用し、必要に応じて電圧を変更する。



UG196 (v1.8.1) 2008 年 12 月 1 日

電源供給R

リニアレギュレータにおける PSRR と周波数の関係 (図 10-11) は、温度および負荷電流に依存しま

す。この例に示すレギュレータの PSRR は、局部的に小リップル除去が 300KHz となっているた

め、この電圧範囲でソース電源に大きなゆれや高い振幅がある場合、特に注意が必要です。

ソースを供給している電源が変更不可または別の電源が選択不可のとき、ソース電源の出力とリニ

アレギュレータの入力間に追加のフィルタネットワークが必要となります。これにより、小限の

注意を払った設計を行うことで大きなノイズがリニアレギュレータに渡されるのを回避できます。

レギュレータの出力にあるキャパシタは、レギュレータ制御ループの一部であるため、レギュレー

タの安定性だけでなく PSRR がこのキャパシタの影響を受けます。

レギュレータ設計のガイドライン

レギュレータを設計する際の基準は、次のとおりです。

• VOUT + VDROPOUT をわずかに上回る VIN を使用してレギュレータを動作させない。

• ドロップアウト電圧は、負荷に大きく依存していることに注意する。

• レギュレータの安定性およびパフォーマンスは、次の場合にのみ保証されていることに注意す

る。レギュレータの入力、出力、およびバイパスピンに適切なデカップリングキャパシタ (値、

ESR、誘電体が適切) を使用している。

• レギュレータのデータシートに記載されている配置規則に厳密に従う。

• レギュレータの出力電流は大値で使用しない (あらゆる動作条件下、特に高温での動作に余

裕を持たせる)。

• 可能な場合は、レギュレータをフィルタネットワークの側に配置する。

• フィルタネットワークは、ソースであるアナログ電源ピンに可能なかぎり近接配置する。

• レギュレータの PSRR は、出力負荷電流および周波数に依存することに注意する。

図 10-11 : リニアレギュレータにおける PSRR と周波数の関係

(Hz)UG196_c10_10_100506

リップル除去率

(dB

)




フェライト選択のガイドライン

フェライトを選択する際の基準は、次のとおりです。

• DC 抵抗が低いフェライトを選択する。

• フェライト電流定格は大値で使用しない。 (1)

• ゆれまたはノイズレベルがも高くなると考えられる周波数範囲におけるインピーダンスが

高いフェライトを選択する。

図 10-12 に、異なるフェライトにおけるインピーダンスと周波数の関係を示します。

フェライトの製造元は同じで、フットプリントも同一です。また、100MHz で 220Ω の標準インピー

ダンスがあります。負荷電流の変化が GTP_DUAL 電源ピンの電源電圧に与える影響を小限に抑

えるには、低い DC インピーダンスが必要です。一部のメーカーは、フェライトおよびキャパシタ用

のモデルライブラリにより、 S パラメータ、登録商標権のないシミュレーションツール、あるいは

サードパーティのシミュレーションツールのサポートを提供しています。これらを使用すること

で、フィルタ回路の適化が可能となります。

リニアレギュレータの出力ピンに残っているノイズのスペクトラムに応じて、適な特性を持つ

フェライトを選択してください。 1MHz 以上の高周波数範囲における振幅の大きなゆれには、特に

注意が必要です。

1. フェライトの電流定格を大値で使用すると、フェルト本体の磁性材が飽和し、高周波数の抑制性能に影響を与え

ます。

図 10-12 : 異なるフェライトにおけるインピーダンスと周波数の特性

1000

750

500

250

01 10 100

Frequency (MHz)

BLM15AG221SN1BLM15BB221SN1BLM15BD221SN1BLM15EG221SN1BLM15HB221SN1

1000

UG196_c10_11_112107



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電源供給R

キャパシタ選択のガイドライン

キャパシタを選択する際の基準は、次のとおりです。

• 低インダクタンスキャパシタ

• 温度係数が低い誘電材質

• 周波数係数が低い誘電材質

フィルタネットワーク設計のガイドライン

フィルタネットワークを選択する際の基準は、次のとおりです。

• フィルタネットワークは、デバイスの電源ピンに可能な限り近接させて配置する。

• キャパシタと電源ピン間は、低いインピーダンスで接続する。

• 可能な場合は、フィルタ回路のシミュレーションを行い、その回路を適化する。

• フィルタおよび FPGA ピン間のアナログ電源プレーンを絶縁する。この電源に容量結合または

誘導結合する信号がないことを確認する。

バウンダリスキャンテストのガイドライン

製品検証の一部としてバウンダリスキャンを使用する場合は、デバイスの GTP_DUAL タイルすべ

てのアナログ供給電圧ピン MGTAVCC を必ずオンにしてください。未使用の GTP_DUAL タイル

すべてのアナログ供給電圧ピン MGTAVCC は VCCINT に供給する供給と接続する必要があります。

VCCINT は内部コアロジック用の電力供給ピンです。

未使用または一部使用の GTP_DUAL 列のガイドライン

全体または一部未使用の GTP_DUAL 列が、次のような条件に当てはまることがあります。

• 完全に未使用の GTP_DUAL 列

まれに Virtex-5 LXT または SXT デバイス内の GTP_DUAL タイルがまったく使用されない、つ

まり GTP_DUAL 列全体が未使用な場合があります。このような状態のときは、 GTP_DUAL タ

イルの次のピンまたはピンペアを表 10-5 に示すように接続する必要があります。

表 10-5 : 未使用の GTP_DUAL 列での GTP_DUAL 電源供給接続およびキャリブレーション抵抗

入力

ピンまたはピンペア接続先

MGTRXP/MGTRXN GND

MGTTXP/MGTTXN フローティング、接続なし

MGTREFCLKP/MGTREFCLKN フローティング、接続なし

MGTAVTTTX GND

MGTAVTTRX GND

MGTAVTTRXC フローティング、接続なし

MGTAVCCPLL GND

MGTAVCC (1) VCCINT またはGND

MGTRREF GND

メモ :

1. バウンダリスキャンが製品検証の一部として使用される場合は、すべての GTP_DUAL タイルのアナログ供給電圧ピン MGTAVCC ピンをフィルタせずに直接 VCCINT ピンに接続する必要があります。バウンダリスキャンが製品検証の一部ではない場合、 MGTAVCC ピンを GND に接続します。




• 一部を使用している GTP_DUAL 列

未使用 GTP_DUAL タイル 1 列をクロック転送に使用する場合、MGTAVCC ピンに電源を供給

する必要がありますが、フィルタ処理は不要です。それ以外のピンは、表 10-6 に示すガイドラ

インに従う必要があります。

未使用の GTP_DUAL タイルがクロック転送に使用されていないとき、未使用の GTP_DUAL タイルのピンまたはピンペアは次の表に示すように接続する必要があります。

SelectIO と GTP のクロストークのガイドライン

SelectIOTM を多用する環境では、 GTP トランシーバのパフォーマンスが低下する可能性があるた

め、GTP トランシーバのパフォーマンスに与える影響を小にする SelectIO の使用ガイドラインを

持つことが重要です。

Virtex-5 FPGA のパッケージでは、パッケージに関連したクロストークの問題はほとんど発生しま

せんが、デバイスのピン配置によっては、カスタマデザインが PCB とビアのクロストークの問題の

影響を受けやすくなることがあります。 SelectIO 信号 (Aggressor) と GTP トランシーバのアナログ

電源 (Victim) が近接していることで、PCB とビアも近接した構造となります。このような接近した

ボール配置によってビアが近接することで、SelectIO 信号および GTP トランシーバのアナログ電源

(ボード上の電源フィルタリングでフィルタされない) の間にビアカップリング領域が生じます。

Aggressor 回路によって Victim 回路上に発生するクロストーク電圧の量は、 Aggressor における回

路の変化率と 2 つの回路間で共有される相互インダクタンスを乗算したものになります。多様なビ

ア構成での、ビアのクロストークおよび相互インダクタンスの算出に関する考察を深める際は、

『High-Speed Signal Propagation: Advanced Black Magic』 (Howard Johnson and MartinGraham 共

著) [参照 6] を参照してください。 GTP トランシーバのアナログ電源が PCB のカップリングされ

たノイズの影響を受けやすいと、 GTP トランシーバのパフォーマンスが低下します。カップリング

されたノイズに対しても敏感な電源は、 MGTAVCC および MGTAVCCPLL です。

GTP トランシーバのパフォーマンスへの影響を小にするには、次の BGA 隣接ガイドラインに従

います。

メモ : BGA 隣接ガイドラインは、表 10-7 ～表 10-13 にリストされていないパッケージデバイス

の組み合わせでも従う必要があります。

• SelectIO ネットは、 GTP トランシーバのアナログ電源ピンから 1.0mm (平行または垂直方向) あるいは 1.4mm (対角線方向) 以上離れた位置では使用しないでください。 PCB でのこれらの

表 10-6 : 一部未使用の GTP_DUAL 列に対する GTP_DUAL電源供給接続

ピンまたはピンペア接続先

MGTRXP/MGTRXN GND

MGTTXP/MGTTXN フローティング、接続なし

MGTREFCLKP/MGTREFCLKN フローティング、接続なし

MGTAVTTTX GND

MGTAVTTRX GND

MGTAVCCPLL GND

MGTAVCC (1, 2) VCCINT

メモ :

1. すべての未使用の GTP_DUAL タイルのアナログ供給電圧ピン MGTAVCC ピンは VCCINT ピンへの供給元に接続する必要があります。 VCCINT ピンは、内部コアロジック用の電源供給ピンです。 VCCINT は、『Virtex-5 FPGA PCB デザイナーズガイド』のガイドラインに従うようにしてください。

2. GTP トランシーバが列内で使用される場合は、キャリブレーションブロックを含む GTP_DUAL 112 タイルtを 215 ページの図 10-2 に示すように接続する必要があります。



UG196 (v1.8.1) 2008 年 12 月 1 日

SelectIO と GTP のクロストークのガイドラインR

SelectIO 位置はグランドに接続し、 SelectIO 出力をも高い駆動強度および強制的に Low に

なるよう設定します。これらの SelectIO 出力を使用しなければならない場合は、差動信号送信

のアプリケーションで使用するか、低速かつ低駆動能力のスタティック制御/ステータス信号に

使用してください。

• GTP トランシーバ近辺の I/O バンクでは、多数の SelectIO 信号を使用しないようにしてくだ

さい。表 10-7 に、特定の Aggresive I/O バンクと GTP トランシーバのペアリングを示します。

• 高駆動能力/高速のアプリケーションで SelectIO ピンを使用する必要がある場合、ボードの

上部から数層下にあるプレーンまたは幅の広いバスで、GTP トランシーバのアナログ電源を供

給してください。 GTP トランシーバのアナログ電源には、スルービアよりブラインドビアの

使用が適しています。このような電源プレーンまたはバスの上下は、グランドプレーンで保護


• GTP トランシーバのアナログ電源ピンへの電源供給にスルービアが必要な場合、これらのビ

アへの信号配線には、 FPGA にも近接した層を使用してください。なお、 GTP トランシーバ

の高速信号およびアナログ電源配線のインプリメント後に、上位層にある SelectIO ネットを

配線してください。

• ボードの下部から GTP トランシーバの電源を供給するときは、利用可能な配線層でも上部

にある SelectIO ネットを配線します。

確実にワーストケースであると考えられるのは、GTP トランシーバのアナログ電源にボード下部か

ら電源供給し、すべての SelectIO 出力を高駆動能力かつ高速で動作させた上、下位の配線層に配線

している場合です。 SelectIO ネットを GTP トランシーバのアナログ電源ピンに隣接させない場合

の詳細は、 264 ページの「BGA エスケープの例」を参照してください。

GTP トランシーバのパフォーマンスにも大きな影響を与える SelectIO 信号は、そのはんだボール

が GTP トランシーバのアナログ電源のはんだボールと近接している (BGA 近接) 信号です。表 10-8 ～表 10-12 に、 SelectIO スイッチングがあるときに大の GTP パフォーマンスを実現するための

ピンに関する推奨ガイダンスを示します。これらの表では、特に、 GTP トランシーバのアナログ電

源ピンおよび REFCLK ピンから 1.0mm または 1.4mm 離れているピンを特定しています。あるピ

表 10-7 : Aggressive I/O バンク

GTP_DUAL FF665 FF1136 FF1738

MGT112 12 12 12

MGT114 12 18 18

MGT116 12/16 12 12

MGT118 12/18 18 18/26

MGT120 12/20 12/20

MGT122 22 18/26

MGT124 20

MGT126 22 26

MGT128 20/24

MGT130 34

MGT132 24

MGT134 34




ンから 2 つの異なる GTP トランシーバアナログ電源ピンまでの距離が 1.0mm および 1.4mm であ

るときは、 1.0mm 列にのみ記載されています。

また、アナログ電源ビアを SelectIO 信号からのアナログ電源の電源フィルタネットワークに接続

しているトレースまたはプレーンを適切に保護することが重要です。このための良の方法として、

アナログトレースまたはプレーンを含む層の上下に GND プレーンを配置するようにします。

表 10-8 : アナログ電源に近接する SelectIO ネット (FF665 パッケージ)

GTP_DUAL タイル 1mm 1.4mm

MGT116 E5 D5、 F5、 G4

MGT112 L5 K5

MGT114 U5 T5、 W4

MGT118 AD4 AB5、 AD5

表 10-9 : MGTCLK に近接する SelectIO ネット (FF665 パッケージ)


116_REFCLK D5 E5

112_REFCLK K5 J5、 L5

114_REFCLK T5 R5、 U5

118_REFCLK AB5 AA5



MGT124(1) E7 E8、 E6

MGT120 F5 E6、 G5

MGT116 J5 H5、 L4

MGT112 P5

MGT114 AA5 AB5、 AC4

MGT118 AG5 AF5、 AH5

MGT122 AK6 AH5、 AJ6

MGT126(1) AK8 AK7、 AK9、 AL10

メモ :

1. GTP_DUAL タイルは、 XC5VSX95T、 XC5LX110T、および XC5VLX155T デバイスでのみ使用可能です。



124_REFCLK(1) E8 E7、 E9

120_REFCLK F5 -

116_REFCLK H5 G5、 J5

112_REFCLK P5 N5

114_REFCLK AA5

118_REFCLK AF5 AG5



UG196 (v1.8.1) 2008 年 12 月 1 日

SelectIO と GTP のクロストークのガイドラインR

122_REFCLK AK6

126_REFCLK(1) AK7 AK6、 AK8

メモ :

1. GTP_DUAL タイルは、 XC5VSX95T、 XC5LX110T、および XC5VLX155T デバイスでのみ使用可能です。



MGT132(1) E15 E14、 D13

MGT128(1) E9 E10、 E8、 D7

MGT124 E5

MGT120 F5、 H5

MGT116 N5 P5、 R4

MGT112 W5 V5

MGT114 AE5 AD5、 AF5、 AG4

MGT118 AL5 AK5、 AN4

MGT122 AT5、 AV5

MGT126 AV5 AV6

MGT130(1) AV10 AV9、 AV11、 AW12

MGT134(1) AV16 AV15、 AW18

メモ :

1. GTP_DUAL タイルは、 XC5LX330T デバイスでのみ使用可能です。



132_REFCLK(1) E17、 E15

128_REFCLK(1) E10 E9

124_REFCLK

120_REFCLK F5 E5

116_REFCLK L5、 N5

112_REFCLK V5 W5

114_REFCLK AD5 AC5、 AE5

118_REFCLK AK5 AJ5、 AL5

122_REFCLK AT5 AR5

126_REFCLK AV5

130_REFCLK(1) AV9 AV8、 AV10

134_REFCLK(1) AV15 AV14、 AV16

メモ :

1. GTP_DUAL タイルは、 XC5LX330T デバイスでのみ使用可能です。

表 10-11 : MGTCLK に近接する SelectIO ネット (FF1136 パッケージ) (続き)




R

セクション 2 : ボードレベルの設計

このセクションでは、インターコネクトが伝送ラインの動作を示すシステムおよびボードを設計す

る際の一般的なガイドラインについて説明します。この状態は、信号の立ち上がり時間または立ち

下がり時間が、インターコネクトの一端からもう一端までのフライトタイムの 2.5 倍より短い場合

に発生します。これらの設計ガイドラインは、高速トランシーバを使用するすべてのデザインに適

用されます。

これらのガイドラインは、10Gb/s を超える転送レートでも適切に動作するボードを設計するために

使用されてきました。アプリケーションの速度要件が低速な場合、10Gb/s で動作させるような設計

は不要だと思われるかもしれませんが、必要に応じて制約を緩和できることを知った上で低速デザ

インを設計する方が望ましいものです。また、高速メモリインターフェイスなど、シグナルインテ

グリティ要件が厳しいその他のインターフェイスでも 10Gb/s デザインの設計方法に従うことでパ

フォーマンスを向上させることができます。

このセクションは、次の章で構成されています。

「デザイン制約の概要」

「PCB 材質とトレース」

「トランジションの設計」

「ガイドラインおよび例」



UG196 (v1.8.1) 2008 年 12 月 1 日

R



R

第 11 章

デザイン制約の概要

図 11-1 に、 2 個のトランシーバ間の一般的な物理的相互接続トポロジを示します。 2 つの高速シリ

アルトランシーバをポイント接続している任意の物理的リンクがチャネルとして定義されます。

チャネルは、ダイにあるトランスミッタのはんだバンプを起点とし、レシーバのはんだバンプを終

点とします。

チャネルは、図 11-1 に示すように、FPGA パッケージ、伝送ライン、コネクタ、およびトランジショ

ンで構成されます。

トランジションは、マルチギガビットチャネルで、信号が伝送ラインから 3 次元構造になる、また

は 3 次元構造から伝送ラインに入る任意の部分として定義します。ビア、コネクタ、およびカップリ

ングキャパシタが、この構造の例として挙げられます。

トランジションについては、第 13 章の「トランジションの設計」で詳細に説明されていますが、一

般的なものは次のとおりです。

• BGA (ボールグリッドアレイ ) から PCB マイクロストリップ

• マイクロストリップからストリップラインのビア

• DC ブロッキングキャパシタ

• コネクタ

• トレースの屈曲や曲がり角

パフォーマンスを適にするには、チャネル内で次の 2 つを小限に抑える必要があります。

• 伝送媒体での損失による信号減衰

• 各トランジションでのインピーダンス遷移によって発生し得る信号の反射、リンギングなどの

マイナスの副作用的動作

ギガヘルツ単位の速度で信号を送信する場合、周波数が上がるに従って信号減衰が大きくなるため、

伝送媒体による損失も顕著になります。高周波数コンポーネントの減衰によってエッジが低速化し、

図 11-1 : リンクを形成している 2 個のトランシーバ

TX

BGA

TXP

TXN

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UG196 (v1.8.1) 2008 年 12 月 1 日

トランシーバの消費電力R

電圧幅が減少するため、アイが狭くなります。スタックアップおよび特性トレースインピーダンス

デザインのガイドラインは、第 12 章の「PCB 材質とトレース」を参照してください。

各チャンネルには複数のトランジションがありますが、そのほとんど、あるいはすべてがパフォー

マンスへのマイナス影響を小にして設計可能です。一般的に、適化されていない PCB 構造は、

周波数がギガヘルツになると容量が大きくなる傾向にあるため、過剰容量がトランジションの便宜

的な指数となります。理想的なトランジションには過剰な容量やインダクタンスはありません。

一般的なトランジションでは、過剰な容量およびインダクタンスは初のパスに堅牢なチャネルを

構築することで抑制できます。このような場合の設計ルール、手法、および例は、第 13 章の「トラ

ンジションの設計」に記載されています。これらは、チャネル全体におけるインピーダンスの変動を

厳密に制御することを目的としています。

通常、高速シリアル PCB トレースにおけるコンポーネント数およびレイヤ変更を小限に抑える

ことが大の効果をもたらします。ギガヘルツの速度で動作するデザインでは、トレース、ビア、お

よびコネクタパッドの慎重な設計が求められます。

トランシーバの消費電力

低いリンクエラー率と信頼性の高いシステムレベル動作を実現するには、ノイズのない電源をトラ

ンシーバに供給することが重要な要素です。このセクションでは、トランシーバの電源設計時に従

うべき一般的な原則について説明します。

電源をソースから直接供給するには、リニアレギュレータが必要です。高い電力効率を要するアプ

リケーションでは、レギュレータを切り替えるという代替オプションがあります。しかし、レギュ

レータはノイズを除去するよう注意を払って設計した場合でも、スイッチングノイズを引き起こす

可能性があるため、このオプションは、トランシーバがソースから直接電源供給されているときは

適切ではありません。

電力分配アーキテクチャ

システムレベルの設計では、通常、ボード上にあるデバイスへの電源供給に複数の電圧レベルが必

要です。先端のプロセステクノロジを採用しているデバイスの電源は、一般的に約 1V の低電圧

で、このような低電圧では、電源のノイズレベルを小限に抑えることが重要となります。

このため、ザイリンクスでは POL (Point-of-Load) 電源分配手法の使用を推奨しています。 POL で

は、その名前の由来どおり、電源を電源投入するデバイスの側に置きます。詳細は、

http://japan.xilinx.com/publications/xcellonline/xcell_57/xc_pdf/p105-107_57-bellinix.pdf を参照

してください。この方法は、一連のトランシーバに別々のリニアレギュレータを使用する場合にも

拡張でき、次のような利点があります。

• エラー発生を回避することで、システムの信頼性が向上する

• 異なるリンクインターフェイスの要件を満たすよう、一連のトランシーバの電源電圧を個別に

調節できる

• 各レギュレータの電源要件を下げることで物理的なサイズを縮小し、ボードレイアウトを簡潔

にするだけでなく、ボードのホットスポットを削除する

図 11-2 に、POL 電力分散手法が、どのようにトランシーバの電源供給に適用されるかを示します。



第 11 章 : デザイン制約の概要 R

ほとんどの場合、リニアレギュレータは電源を切り替えることによって駆動されます。レギュレー

タやフィルタ回路により、リップルおよびその他のスイッチングノイズの悪影響が確実に削除され

るように考慮した設計を行ってください。 LDO (Low Drop Out) リニアレギュレータを使用する場

合は、入力での電圧ヘッドルームに制限があり、レギュレータによるノイズコンポーネントの除去

機能が低下するために通常以上の注意が必要です。

レギュレータの選択

特定のレシーバに対する電圧レギュレータの選択ガイドラインに従う必要があります。トランシー

バのパフォーマンスに関する問題の多くは、電源ノイズが原因となっています。

フィルタ処理

指定されたパフォーマンスを達成するには、特定のレシーバに対する電力分配システムのガイドラ

インに厳密に従う必要があります。


クロックソース

優れたパフォーマンスの実現には、高品質のクリスタルオシレータが不可欠です。オシレータ製造

メーカーの電源設計ガイドに従う必要があります。

別のクロックソースを選択する場合、もう一方のオシレータもトランシーバのデータシートで指定

されている仕様以上を満たす必要があります。

アプリケーションおよびそのパフォーマンス目標によっては、クロックソースが仕様外であること

も可能ですが、そのような場合のトランシーバのパフォーマンスは保証されません。

クロックトレース

トランシーバのパフォーマンスは、そのリファレンスクロックの質と直接関係します。したがって、

オシレータから FPGA へのクロックトレースで優れたシグナルインテグリティが実現されるよう

な設計が必要です。これらのクロックトレースには、第 13 章の「トランジションの設計」で説明

している 10Gb/s のトレース設計と同じ手法を適用してください。

図 11-2 : POL 電力分散アーキテクチャ

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UG196 (v1.8.1) 2008 年 12 月 1 日

カップリングR

2 つ以上のクロックソースが 1 つのリファレンスクロック差動ペアを駆動している場合、高速ス

イッチが必要です。複数のクロックソースが 1 つの接続上でバスとなっているとスタブが存在する

ため、クロックのシグナルインテグリティは適になりません。高速スイッチの使用により、1 つの

ドライバおよび 1 つのレシーバですべてのクロックパスをポイントでつなぐことができます。

未実装のオシレータと別のクロックソースが、クロック入力ピンへ同一トレースを共有している場

合がこの例として挙げられます。パッドからジャンクションまでの一部のトレースがスタブです。

パッドがオープンエンドであり、インピーダンスが異なることから、その部分に向うすべての信号

が反射されます。

1 つのリファレンスクロックソースが複数の入力を駆動するアプリケーションでは、クロックライ

ンでのスタブおよび反射を削除するため、高速なクロックバッファを使用してクロックを分配させ


カップリング

DC カップリング

内部接続されたデバイスの同相範囲が同じ場合は DC カップリングを使用できます。同相範囲にずれ

があると、差動電圧幅のマージンがなくなるだけでなく、デバイスを損傷させる可能性が生じます。

AC カップリング

AC カップリングは 2 つのデバイスの同相を分離する、ホットプラグアプリケーションによく使用

されるコンフィギュレーションです。キャパシタは、接続されたデバイス間に DC 電流が流れない

ようにします。

一部のトランシーバは、バイパスするようにプログラム可能な DC ブロッキングキャパシタを内蔵

しています。システムレベルのパフォーマンスを満たすには、通常、外部に DC ブロッキングキャ

パシタが必要です。

外部キャパシタ値の選択

外部に DC ブロッキングキャパシタが必要な場合、適切なキャパシタ値を選択することが重要で

す。キャパシタ値の選択は、次のように相反する基準間のトレードオフとなります。

• ランレングスが長いエンコード方法ほど、PDJ (パターン依存ジッタ) を削減するために大きな

容量値が必要

• データレートが高いほど、エッジレートの低下を抑えるために小さな容量値が必要

PDJ は DC バランスを維持するラインコーディングを使用するプロトコルでは問題ではありま

せん。 DC バランスとは、伝送される 1 と 0 の平均数が等しい場合の特性です。 8B/10B は、 DC バランスを実現するラインコーディング法の一例です。 8B/10B エンコードを使用する場合、

3.125Gb/s の AC カップリングには、 0402 (EIA) パッケージの 0.01µF のキャパシタが適してい

ます。

DC バランスが保証されていないラインコーディング法では、一層注意を払った解析が必要です。

このような方法の一例には SONET が含まれます。 SONET では十分なシンボルが確実に伝送され

ますが、DC バランスは実現されません。これ以降は、アプリケーションに適したブロッキングキャ

パシタ値の選択に必要な理論について説明します。




PCI Express および SATA などのプロトコルでは、アプリケーションにおけるブロッキングキャパ

シタの範囲が指定されています。これにより、仕様への準拠を容易にするだけでなく、これらの仕様

に含まれるリンク検出機能を適切に動作させることができます。

ブロッキングキャパシタを終端抵抗と共に使用すると、ハイパスフィルタとして機能します。図 11-3 に、リンクの回路モデルの簡略図を示します。 133 ページの「RX 終端およびイコライゼー

ション」で説明したように、内部のブロッキングキャパシタは外部リンクからの DC 電流をブロッ

クする役割を果たしていないため、このモデルでは図示していません。

ラインが一定時間以上、オン状態に保持されると問題が発生します。この際、ブロッキングキャパ

シタに電荷が蓄積し、 DC オフセットが V2 に加算または V2 から減算されます。このオフセット

は、ベースライン変動として知られています (図 11-4 を参照)。図 11-4 の VTH は、しきい値電圧

です。

ベースライン変動の影響として、レシーバのしきい値地点に対して信号がシフトします。これによ

り、信号での遷移が認識される時間に順を追ってずれが発生します。このずれの結果が PDJ です。図

11-5 に、図 11-4 でジッタが大の範囲における V1 および V2 のオーバーレイ、およびいくつかの

重要なパラメータを示します。

表 11-1 : PCI Express および SATA のブロッキングキャパシタ値

仕様範囲要件

PCI Express Base Specification、 Revision 1.1 75nF ～ 200nF

Serial ATA Specification、 Revision 2.5 0nF ～ 12nF

図 11-3 : リンク回路モデルの簡略図

図 11-4 : ベースライン変動および PDJ

RTERM

CIN

CIN RTERM

VREF

RXP

RXN

+

–

+

V1

+

–V2

+

–

TXP

–TXN

UG196_c11_03_112007

VTH

V1

V2

VTH

PDJ UG196_c11_04_091906



UG196 (v1.8.1) 2008 年 12 月 1 日

カップリングR

ブロッキングキャパシタ値を算出するには、次の要素の値が必要です。

• tr : 信号の立ち上がり時間

• T : ビット周期

• NCID : CID (Consecutive Identical Digits) の大数

• PDJ : システムで許容可能な PDJ 量

図 11-5 から、 PDJ は次の式で求められることがわかります。

式 11-1

電圧降下は、式 11-2 を使用して算出できます。

式 11-2

説明 :

• τ は RC 時間定数 (C は AC カップリングキャパシタ、 R = 2 x RTERM)。

• t は総放電時間で、 NCIDT に等しい。

傾きは式 11-3 のように定義されます。

式 11-3

式 11-2 および式 11-3 を式 11-1 に代入すると、 C を求める式は次のようになります。

式 11-4

式 11-4 を使用して実際に値を求めるには、 8B/10B ラインコーディングを使用して 3.125 Gb/s で

動作するシリアルリンクに必要なブロッキングキャパシタ値の算出が必要です。この例では、次を

前提としています。

図 11-5 : PDJ の詳細図

• ビット周期 (T) 3.200 x 10-10 (3.125 Gb/s)

• 信号の立ち上がり時間 (tr) 6.400 x 10-11 (0.2 UI)

• パターン依存ジッタ (PDJ) 3.200 x 10-12 (0.01 UI)

• Consecutive Identical Digits (NCID) 5 (8B/10B で保証)

• 終端抵抗 (RTERM) 50Ω

VTH

UG196_c11_05_092006

V2V1

ΔV

PDJ

20%

80%

tr

PDJ VΔslope---------------=

VΔ 0.5VPP 1 e t– τ⁄–( )=

slope VPP0.6tr

-------×=

CT– NCID×

2 RTERM× 11.2PDJ

tr-------------------–⎝ ⎠

⎛ ⎞ln×-----------------------------------------------------------------------------=




これらの値を式 11-4 に代入すると、次のようになります。

式 11-5

式 11-4 は、問題のデータパターンが 1 シーケンスの CID で構成されている場合にのみ有効です。

ブロックコーディング法やスクランブルを使用するプロトコルでは、より複雑かつ問題となる場合

が出てきます。

一例として、デジタルビデオの伝送に使用される SDI (シリアルデジタルインターフェイス) では

このような現象が発生する可能性があります。図 11-6 に、イコライゼーションテストパターンと

呼ばれるこのパターンを示します。

波形は 20 ビットの長さで、 1 個の 1 ビットの後に 19 個の 0 ビットが続いています。 1 個の 0 ビッ

トに 19 個の 1 ビットが続く波形でも同様です。 EQ 波形は、ビデオラインの有効な部分全体の長さ

で繰り返すことができます。標準解像度のビデオ (SD-SDI) では、大 720 回連続反復する 20 ビッ

トのパターンで構成可能で、高解像度ビデオ (HD-SDI) では 1920 回まで反復可能です。

このとき、 19 という NCID 値は DC インピーダンスがラインに適用される総時間を反映しないた

め、ブロッキングキャパシタ値は式 11-4 から算出できません。ブロッキングキャパシタに累積さ

れる電荷を適切に解析するには、このユーザーガイドで説明する範囲以上の厳密な解析が必要とな

ります。

SelectIO とシリアルトランシーバのクロストークのガイドライン

トランシーバのアナログ電源ピンおよび REFCLK ピンに隣接する SelectIO 信号を分配させること

も重要です。 229 ページの「SelectIO と GTP のクロストークのガイドライン」に記述したように、

SelectIO 要件を考慮した設計を行わないと、トランシーバのパフォーマンスに影響を与える可能性

があります。 SelectIO はんだボールがトランシーバのアナログ電源または REFCLK はんだボール

に隣接し、それらに対応する PCB ビアも隣接している場合、パッケージおよびボードにカップリン

グ作用が発生して、このような状態になります。パッケージの一部であるはんだボールは一部のカッ

プリングを生じさせ、近接した PCB ビアはその 2 ～ 4 倍のカップリングを生じさせます。シミュ

レーションでは、隣接した PCB ビアによるカップリングの全体量は、SelectIO エスケープがある層

の位置およびアナログ電源がどのようにトランシーバに供給されるかによって影響を受けることが

わかります。さらに、シミュレーションからは、SelectIO 信号の配線に上部の PCB 配線層を使用す

る場合またはトランシーバアナログ電源の分配に上部層を使用する場合、あるいはその両方が該当

する場合に、カップリングを削減できることが予想されます。BGA がトランシーバのアナログ電源

ピンに隣接する SelectIO 信号を高駆動能力/高速アプリケーションで使用するデザインでは、次の

ガイドラインに従います。

図 11-6 : SDI EQ の波形

C 3.20 1010–×( )– 5×

2 50× 11.2 3.20 10

12–×( )

6.40 1011–×

--------------------------------------------–⎝ ⎠⎜ ⎟⎛ ⎞

ln×

---------------------------------------------------------------------------------------- 0.26nF==

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EQ



UG196 (v1.8.1) 2008 年 12 月 1 日

カップリングR

• ボード上部から数層下にあるプレーンまたは広いバスでトランシーバのアナログ電源を供給し

ます。トランシーバのアナログ電源には、スルービアよりブラインドビアの使用が適してい

ます。電源プレーンの上下は GND プレーンで保護します。

• トランシーバのアナログ電源ピンへの電源供給にスルーホールタイプのビアを使用する必要

がある場合、上部にある層を用い、ビアにアナログ電源を供給します。 SelectIO ネットは、ト

ランシーバの信号およびアナログ電源の配線のインプリメント後に使用可能な配線層で上部

にあるもので配線します。

• ボードの下部からトランシーバの電源を供給する場合、 SelectIO ネットは使用可能な配線層で

上部にあるもので配線します。

• REFCLK ピンは同一タイルまたは別のタイルにあるトランシーバへのリファレンスクロック

ソースに使用されるため、このピンに隣接する SelectIO ブロックは使用しないようにします。

図 11-7 に、SelectIO 信号が隣接した BGA のカップリング部分を示します。カップリングの主な作

用は相互誘導性のカップリングで、これはアクティブな信号パスと電源ビア間のエリアで発生しま

す。 2 番目の作用は、同様に図 11-7 に示す容量性のカップリングです。第 1 のカップリング作用の

方が非常に大きいため、この影響を小限に抑制する設計が推奨されます。

図 11-7 : SelectIO 信号が隣接する BGA のビア構造

RocketIO 電源ピンSelectIO 信号

RocketIO電源プレーン

SelectIO単一パス

UG196_c11_07_112007



R

第 12 章

PCB 材質とトレース

使用する PCB 材質およびケーブルタイプは、システムのパフォーマンスに大きな影響を与える可

能性があります。どのような伝送媒体でも、周波数がギガヘルツになると損失が発生しやすくなり

ますが、本章では、アプリケーションのパフォーマンスを適にするように信号の減衰を管理する

際のガイドラインを示します。

高速とは

信号のエッジには、調波と呼ばれる周波数コンポーネントが含まれます。各調波は、ある周波数の整

数倍の周波数で、式 12-1 から求められる周波数までの大きな振幅を持ちます。

f ≈ 0.35 / T 式 12-1

説明 :

f = 周波数 (GHz) T = 信号の立ち上がり時間(Tr) または立ち下がり時間 (Tf ) の小さい値の方 (ns)

PCB における誘電損失は周波数に依存しているため、問題となっているバンド幅は PCB での総損

失が特定される値に指定する必要があります。周波数は、動作周波数から開始し、式 12-1 で求めら

れる周波数まで拡張します。たとえば、立ち上がり時間が 10ps の 10Gb/s の信号のバンド幅は、

10GHz ～ 35GHz となります。

誘電損失

誘電体へ失われる信号のエネルギー総量は、材質特性の関数です。材質の記述に使用されるパラメー

タには、比誘電率 εr (電媒定数とも言う ) および損失正接が含まれます。また、表皮効果もギガヘル

ツ範囲のライン速度でエネルギー損失に加担する要素です。

比誘電率

比誘導率は、コンダクタの誘電性容量を示す尺度です。この値が高いほど、トレース上の信号は低速

になり、そのトレース形状におけるインピーダンスは低くなります。 εr 値は、常に低い方が適してい

ます。

比誘導率 εr は、いかなる材質でも周波数によって増減しますが、FR4 では周波数によって大きく変

動します。 εr はインピーダンスに直接影響を与えるため、 FR4 トレースでは、周波数の増加に伴っ

てインピーダンス値が変化します。このような値の拡散は、動作速度が 3.125Gb/s ではそれほど重

要でありませんが、 10Gb/s で動作させる際は問題となる可能性が出てきます。



UG196 (v1.8.1) 2008 年 12 月 1 日

誘電損失R

損失正接

損失正接とは、伝送ラインの通過時に、どのくらいの電磁エネルギーが誘電体に失われるかを示す

尺度です。損失正接が低いほど、信号の減衰が少ない状態で、より多くのエネルギーがデスティネー

ションまで到達します。

周波数の上昇に伴ってエネルギー損失も大きくなり、も周波数が高いときの信号エッジでの調波

がも大きく減衰することになります。これは、立ち上がりおよび立ち下がり時間の低速化という

形で現れます。

表皮効果および抵抗損失

ザイリンクスは、Dr. Howard Johnson の協力のもと、トランシーバのシグナルインテグリティと損

失管理に関する 2 つの DVD チュートリアルを提供しています ([参照 5])。

表皮効果とは、電流がコンダクタを流れるときに表面側を優先的に流れる傾向のことです。この主

な理由は、高周波数信号の大きな磁場により、電流がコンダクタの周囲に向って垂直方向に流れる

ためです。

電流密度は表面近くで高くなり、電流が通過できる横断エリアが減少します。このように、コンダク

タにおける有効な横断エリアが小さくなるため抵抗が増加します。表皮効果は周波数が増加するに

従って一層顕著になるため、抵抗損失は信号レートに伴って増加します。

抵抗損失は、信号に対して損失正接と同様の影響を与えます。高周波数調波の振幅が減少するため、

立ち上がり時間および立ち下がり時間は長くなり、この影響は周波数がも高いときに大となり

ます。 FR4 を使用していると、 10Gb/s 信号は基本周波数の場合でさえある程度減衰します。

たとえば、1MHz で 8 ミル幅のトレースの抵抗は約 0.06Ω/inch ですが、10Gb/s の場合は 1Ω/inch を

少し上回る値となります。トレースが 10 インチで、電圧幅が 1.6V の場合、基本周波数の抵抗損失

(調波および誘電体での損失は含まない) によって電圧は 160mV 降下します。

基板材質の選択

材質は、特定のアプリケーションのパフォーマンスおよびコストの両方を適にすることを目的と

して選択します。

も頻繁に使用される FR4 は、慎重なシステム設計を行うことで優れたパフォーマンスを提供しま

す。トレース長が長いまたは信号レートが高い場合、誘電損失が少なく、より高価な材質を使用して

ください。

Nelco などの材質は誘電損失が少なく、 GHz 範囲における信号の減衰も大幅に削減されるため、

PCB の大バンド幅が大きくなります。 3.125Gb/s の場合、FR4 と比較した Nelco のメリットとし

て、電圧幅のマージンが追加されることとトレース長が長くなることが挙げられます。 10Gb/s の場

合は、高速トレースが非常に短い場合を除き、 Nelco の使用が必須となります。

基板材質の選択は、高速トレースの長さ全体と信号伝送レートに依存します。

HSPICE シミュレーションで What-if 解析を実行し、さまざまな基板材質を評価できます。この解

析は、 PCB 基板材質の誘電定数、損失正接、その他のパラメータを変化させて実施します。高価な

材質の使用が適しているかは、データアイの品質への影響をシミュレーションすることで検証でき

ます。また、銅の厚さなどほかのパラメータの影響も検証可能です。



第 12 章 : PCB 材質とトレース R

トレース

トレースの形状

どのようなトレースでも、その特性インピーダンスは、スタックアップの形状およびトレースの形

状に依存します。差動トレースの場合、密接にカップルされたペア間の誘導性および容量性カップ

リングもトレースの特性インピーダンスを決定する要因です。

トレースのインピーダンスは、コンダクタに近接する誘導性および容量性カップリングによって決

定されます。このようなコンダクタとして、プレーン、ビアパッド、コネクタ、およびその他のト

レースが考えられ、差動ペアにある近密にカップリングされた別のトレースも含まれます。基板の

特性、コンダクタの特性、フラックスの接合部分、および近接したコンダクタとの距離によってカッ

プリング量が決定し、終的なインピーダンスへ与える影響が決まります。

これらの複雑な相互作用の分析には 2D フィールドソルバが必要であり、これはトレースの終的

なインピーダンスの算出にも役立ちます。また、既存トレースの形状を検証する際にも有用なツー

ルです。

2 つの 50Ω シングルエンドトレースを並べて配線することで、100Ω 差動インピーダンスのペアを

構成できると誤解されることがよくあります。これは、トレースのカップリングが緩い場合には当

てはまることがありますが、そのようなカップリングでは、差動モード信号送信のノイズ耐性が

大になりません。

すべての高速 GTP トレースは、低速信号よりもノイズの影響を受けやすいため、堅くカップリング

された差動ペアが必要です。一般に、差動ペアの間隔がトレース 4 つ分未満となるようにするとカッ

プリングは密になります。

トレース幅が広いと、電流が流れる横断エリアが大きくなって抵抗損失が減少します。スペースの

制限内で、も幅の広いトレースを使用してください。トレース幅の許容範囲は確定しているので、

幅の広いトレースほど製造後のトレースでの変動比率が小さく、インピーダンスおよび伝送ライン

の長さを厳密に制御します。

トレースの両側にある参照プレーンは放射線遮へいをもたらすため、マイクロストリップよりもス

トリップラインがより適しています。マイクロストリップは上位または下位の層にあるため、一

端が (参照プレーンによって) 遮断され、もう一端は露出しています。

良の結果を出すには、検証に 2D フィールドソルバを使用することを推奨します。

トレースの特性インピーダンス設計

トランシーバでは差動信号送信が使用されるため、端がカップリングされ、中央にある差動ストリッ

プラインおよび差動マイクロストリップのトレースコンフィギュレーションがも実用的です。一

部のバックプレーンでは、ボード側がカップリングされた差動ストリップラインを使用しますが、こ

れは P および N 側のビアが非対称で、同相モードの非理想効果を引き起こすため、 10Gb/s の場合

には推奨していません。

ほとんど例外なく、チャネルの伝送ラインには 50Ω の特性インピーダンス (Z0) が使用されます。一

般に、幅/間隔 (W/S) 比が 0.4 (8mil トレース幅、20mil 間隔) 以上の場合、P および N 信号間のカッ

プリングはトレースのインピーダンスに影響を与えます。このようなとき、奇数モードのインピー

ダンス (Z0O) が 50Ω となり、 ZDIFF = 2 x Z0O であることから、結果として差動インピーダンス

(ZDIFF) が 100Ω となるように設計する必要があります。



UG196 (v1.8.1) 2008 年 12 月 1 日

トレースR

また、同じ W/S 比は 0.8 未満にする必要があります。そのようにしないと、強いカップリングには、

より狭いトレース幅が必要となり、 Z0O も 50Ω になりません。つまり、 Z0O を 50Ω,にするには、偶

数モードのインピーダンス (Z0E) が 60Ω 以下であることが望まれます。

図 12-1 ～図 12-4 に、差動構造の断面図例を示します。

図 12-1 : カップリングされたペアが中央にあるストリップライン

図 12-2 : カップリングされたペアが中央にあるオフセットストリップライン

図 12-3 : カップリングされたペアが上下にあるストリップライン

図 12-4 : 差動マクロストリップ

UG196_c12_01_051406

h

h

w wsEr

td=2h+t

h

h

w ws

Er

t

td=3h+2t

h

UG196_c12_02_051406

t

t

Er

h

h w

2hd=4h+2t

UG196_c12_03_051406

w wst

Er

Er = 1

h

UG196_c12_04_051406



第 12 章 : PCB 材質とトレース R

優れた PCB メーカーは制御されたインピーダンスを理解しており、ライン幅を細かく調整して、

50Ω の Z0O を実現します。また、 PCB メーカーは、特定の PCB レイアウトに必要なパラメータも

提供します。パラメータの一部は、例に概略を示したガイドラインから算出またはシミュレーショ

ン可能です。通常、 Z0O には ±10% の許容範囲があり、この範囲で十分なパフォーマンスが実現で

きますが、許容範囲を狭くすることによってチャネルのパフォーマンスはさらに向上します。

トレース配線

使用可能なパスのうち適なものを重要なトレースに使用するため、高速のシリアル差動トレース

を優先で配線します。これによって湾曲およびビアの使用が減り、インピーダンス遷移が発生す

る可能性が小限となります。トレースは直線状で短く、層の変化が少となるようにする必要が

あります。ビアの影響については、 256 ページの「差動ビアデザイン例」を参照してください。

高速トレースは、ほかのトレース近辺またはノイズの原因となりえるソース近辺は避けて配線して

ください。近接した信号プレーン上のトレースは、クロストークを小限にするため、垂直に配線す


また、上部または下部のストリップライン層は、ビアスタブを小にするために可能な限りス

トリップラインを使用してください。スタックアップを使用する予定があるときは、これらの層は

上部または下部に一番近い位置に配置してください。

デザイン制約によっては、 BGA の Exit パスまたはビアからコネクタランチか SMT パッドまでに

マイクロストリップが必要な場合あります。このような場合、マイクロストリップトレースはでき

る限り短くする必要があります。

トレースは直角に曲げないようにしてください。代わりに、 45 度の角度に留め継ぎされたものを使

用してください。直角に曲がっている場合、トレースの有効な幅が変化し、参照プレーンへの追加コ

ンダクタ部分の容量性カップリングによってインピーダンスが不連続となります。

差動ペアの 2 つのトレースは、スキューを削減するために長さを一致させる必要があります。ス

キューは、同相モードでの不一致の原因となり、結果として差動電圧幅を縮小させます。

プレーンの分離

信号の参照プレーンには、ノイズの発生しやすい電源プレーンではなく、グランドプレーンを使用

します。分離したプレーン上で配線するとインピーダンスが不連続となるため、各参照プレーンは

トレース長分連続している必要があります。プレーンが分離している場合、その分離部分で参照プ

レーンとのカップリングが突然変化するため、トレースのインピーダンスが変化します。

リターン電流

分離したプレーンでの配線は、リターン電流の問題も引き起こします。高速信号は、「誘電損失」で

説明した表皮効果によってトレース表面付近で送信されます。この間、リターン電流も堅くカップ

リングされた参照プレーンの表面付近を流れます。

カップリングがしっかりとしているため、リターン電流は、本来信号が送信されるトレースの近く

を流れる傾向にあります。リターン電流はプレーンの分離部分で、トレースと並行なそのパスを流

れることができなくなり、代わりの配線を見つけて流れます。

このように、プレーンの分離によって次善的な電流リターンパスができ、電流のループエリアが増

加します。このため、分離部分でトレースインダクタンスが増加してトレースのインピーダンスが

変化します。



UG196 (v1.8.1) 2008 年 12 月 1 日

ケーブルR

損失が発生しやすい伝送ラインのシミュレーション

多様な回路シミュレータ (周波数ドメイン対時間ドメインテクニック ) では別々のモデリングイン

プリメンテーションが使用されるため、モデルが実際の損失を正確に反映させてるかを確認するこ

とが重要です。その方法の 1 つとして、モデルと既に公となっているコンフィギュレーションを比

較する方法があります。

ケーブル

ケーブルとは、コンダクタ、誘電体、およびケーブルの長さという決められた物理的要因によって

インピーダンスが制御された伝送ラインです。高品質のケーブルの場合、これらの要素はほとん

ど変動がなく、高周波数でも損失が少ない、幅の広いバスがあります。

コネクタ

ケーブルに装着されたコネクタは、高バンド幅での動作時、寄生インダクタンスおよびキャパシタ

ンスが低くなければなりません。

コンダクタ間のスキュー

ケーブル選択時は、ケーブルのコネクタ間のスキュー仕様を確認してください。コンダクタの長さ

が一致しないと、同相モードでスキューが発生し、アイの高さを直接低減させることになります。



R

第 13 章

トランジションの設計

チャネル内の各トランジションは、リンクのパフォーマンスに与えるマイナスの影響が小となる

よう設計する必要があります。このセクションでは、伝送ラインの終端におけるインターフェイス

について説明します。

伝送ラインには、その長さに従って確定し、定義される特性インピーダンスがあります。ただし、そ

れらがインターフェイスする 3 次元構造では、信号パスによって定義される、あるいは一定のイン

ピーダンスはありません。伝送ラインの特性インピーダンスは 2D フィールドソルバーで十分計算

できますが、 3 次元構造における信号の通過速度が 10Gb/s になると、インピーダンスの計算には、

3D フィールドソルバーなどのソフトウェアツールが必要です。

PCB 設計者は、本章に記載の解析および例を使用してチャネルなどの設計時間を大きく短縮できま

す。ここで説明していないデザインでは、追加のシミュレーションやボードの再設計が必要となる

場合があります。

過剰な容量およびインダクタンス

差動トランジションは、全般的に容量が過度になっています。 P および N パスは対にすることで容

量を増加させます。トランジションの多くには、広範な周波数上で 1 つの固まりとなっているキャ

パシタと同様の周波数応答があります。

デザインでインダクタンスが追加されると、集積度の問題や物理的制約の影響を受ける場合を除き、

たいていは過剰な容量が相殺されます。ブラインドビア、広いピッチ上のはんだボール、および非

常に小さいビアパッドなどの手法によって容量は削減されますが、これらの手法は必ずしもデザイ

ンに適しているとは限りません。

時間領域反射率 (TDR) 測定法によるシミュレーションまたは計測を通し、トランジションの過剰容

量または過剰インダクタンスを確認できます。

時間領域反射率測定

TDR 測定を実施するには、ステップ入力信号をインターコネクトに送り込みます。電圧ステップ信

号がインターコネクトを通過するときの過剰な容量またはインダクタンスの位置および大きさは、

反射信号を観測することで測定できます。

並列容量 (図 13-1) はインピーダンスを瞬間的に低下させ、直列インダクタンス (図 13-2) は信号が

戻るときにインピーダンスの不連続を発生させます。 Td は、左側にある初の伝送ラインを通過す

るときの伝搬遅延とします。インピーダンスの不連続による反射波形が TDR ポートに戻るには、

2 * Td の遅延が必要です。信号が伝送ラインを伝搬する速度がわかっているときは、チャネルにお

ける過剰容量またはインダクタンスの位置を特定できます。



UG196 (v1.8.1) 2008 年 12 月 1 日

時間領域反射率測定R

トランジションの TDR 応答を正規化した部分を積分することにより、この過剰容量 (C) または過

剰インダクタンス (L) の大きさも TDR 波形から抽出できます。容量およびインダクタンスを求め

る式は、それぞれ次のとおりです。

式 13-1

式 13-2

図 13-1 : 並行容量の場合の TDR

図 13-2 : 直列インダクタンスの場合の TDR

Td

2Td

C 50Ω

UG196_c13_01_051406

50Ω

UG196_c13_02_051406

C 2Z0------–

Vtdr t( ) Vstep–

Vstep------------------------------------ dt

t1

t2

∫=

L 2Z0

Vtdr t( ) Vstep–

Vstep------------------------------------ dt

t1

t2

∫=



第 13 章 : トランジションの設計 R

図 13-3 に、正規化した TDR 部分の積分を図示します。

これらの式を使用して求めた結果は立ち上がり時間の変動に左右されず、伝送ラインの始めと終わ

りが 50Ω に近い場合、シミュレーションされた TDR 測定に対して有効です。ただし、実際の計測で

の正確さは Z0 に大きく依存します。

BGA パッケージ

BGA パッケージ内のトランシーバ信号パスは、 3D 全波形ソルバーを使用して適化されます。は

んだボールおよびバンプ領域は 50Ω に調整されますが、パッケージトレースは 50Ω の高速伝送ラ

インとなるように設計されます。

10Gb/s 信号の場合、フリップチップパッケージのトランジションは事実上、目では確認できませ

ん。長のパッケージパスには、ある程度 (ワーストケースで 1dB 未満) の挿入損失があります。

パッケージの影響を完全にシミュレーションするため、 Virtex-5 FPGA RocketIO トランシーバシ

グナルインテグリティシミュレーションキットでは、パッケージの S パラメータを提供していま

す。詳細は、『Virtex-5 FPGA RocketIO Transceiver Signal Integrity Simulation Kit User Guide』[参

照 15] を参照してください。

SMT パッド

トランスミッタとレシーバ間に AC カップリングが必要なアプリケーションでは、カップリング

キャパシタを実装するため、チャネル内に SMT パッドを使用します。標準的な SMT パッドには、

近接した参照プレーンへのプレート容量による過剰容量があります。次に、トランジションの Z0 が

50Ω の 5 ミルトレースおよび 28 ミル幅の 0402 SMT パッドの例を示します。ともに 3 ミルの FR4 を使用しています。

図 13-3 : 正規化した TDR 部分の積分

t2

UG196_c13_03_051406

t1



UG196 (v1.8.1) 2008 年 12 月 1 日

SMT パッドR

このような寸法で 2D フィールドソルバーを使用することで、5 ミルトレースの Z0 を 50Ω にでき

ます。パッドは容量が非常に大きく、インダクタンスが小さいため、0402 パッドの Z0 は 16Ω となっ

てインピーダンスが 50Ω 未満になります。このトランジションのパフォーマンスは、次のいずれか

の方法で適化できます。

初の方法では、トレースをパッド幅と同じにし、グランドプレーンをスタックアップの表面から

遠い位置に移動してトランジションの Z0 を 50Ω に維持します。この場合、特別な解析は不要です

が、SMT キャパシタ本体の二次的な容量によってエラーが発生する可能性があります。トレースが

28 ミル幅になるため、その密度に制限が生じます。

2 つ目の方法では、パッドの真下にあたるグランドプレーンは使用せずにクリア (空) にします。これ

により、パッドとグランドプレーン間のプレート容量を原因とする過剰容量が削減されます。この方

法では、初の方法よりもトレースの密度を高くできますが、ターゲットとするパフォーマンスを実

現するために 3D フィールドソルバー解析または計測、およびボード設計の反復が必要です。

2D フィールドソルバーの例は、パッドフットプリント下部にあたるグランドプレーンをクリアな

状態にすることで 50Ω に近い値が実現できることを示します。その後、3D フィールドソルバーを

使用して結果を検証し、より正確な値になるようにします。

図 13-6 に、2D シミュレーションの場合とまったく同様にクリアにしたグランドプレーンを示しま

す。この手法を使用する場合、HFSS で周波数ドメイン解析からリターンロスが 20dB (10x) 改善さ

れていることがわかります。

図 13-4 : 5 ミルトレースおよび 28 ミルパッドの 2D フィールドソルバー解析

図 13-5 : トランジションの適化

ライン- - L = 288 nH/m- C = 116 pF/m- Zo = 50Ω

5

パッド- - L = 98 nH/m- C = 404 pF/m- Zo = 16Ω

28

UG196_c13_04_051406

- L = 241 nH/m- C = 89 pF/m- Zo = 52Ω

28

UG196_c13_05_051406




図 13-8 に示すように、約 -40dB/decade の傾きは集中キャパシタの周波数応答にちょうど適してい

ます。

図 13-6 : パッド下部が未使用な Ansoft HFSS モデル

図 13-7 : 0402 パッド構造でのリターンロスの比較

UG196_c13_06_051406

Z

Y

X

0

-20

-40

-60

0 2 4 6 8 10

dB(S

(3,3

))dB

(S(1

,1))

UG196_c13_07_051406



UG196 (v1.8.1) 2008 年 12 月 1 日

SMT パッドR

次に、HFSS でモデル化された同じトランジションでシミュレーションした計測を使用して、先ほど

の周波数ドメイン解析の S パラメータ結果に基づく TDR を実施することにより、このトランジ

ションの時間ドメインのパフォーマンスが計測できます。

図 13-9 および図 13-10 では、容量値の下降が大きい赤色の曲線が、パッド直下のグランドプレー

ンがクリアになっていない SMT パッドに相当します。青色の曲線は、グランドプレーンをクリア

することで、過剰容量の多くが除去されることを示しています。どの程度改善されたかは、式 13-1 および式 13-2 を使用して算出できます。

図 13-8 : 0402 パッド構造でのリターンロスの比較 (Log 、周波数)

図 13-9 : 0402 バッド構造での TDR 結果の比較

0

-20

-40

-60

1E8 1E9 1E10

dB(S

(3,3

))dB

(S(1

,1))

UG196_c13_08_051406

0

100

200

300

400

500

600

0.0 0.5 1.0 1.5

Time, ns

2.0 2.5 3.0

Vtd

rPla

neC

lear

ed, m

VV

tdrP

lane

Not

Cle

ared

, mV

UG196_c13_08_051406




図 13-11 および図 13-12 に示すように、 SMT パッド下方のグランドプレーンをクリアにすること

で、SMT パッドトランジションのパフォーマンスは大きく改善されます。過剰容量は 15 分の 1 と

なってリターンロスは 20dB 向上します。

図 13-10 : 0402 バッド構造での TDR 結果の比較

図 13-11 : 840fF の過剰容量 (グランドプレーンがそのままの場合)

0.60 0.65 0.70 0.75 0.80 0.85 0.90 0.95 1.000.55 1.05

350

400

450

500

300

550

Time, ns

Vtd

rPla

neN

otC

lear

ed, m

VV

tdrP

lane

Cle

ared

, mV

UG196_c13_10_051406

550

500

450

400

350

300

0.55 0.60 0.65 0.70 0.80 0.90 0.95 1.000.850.75

Time, ns

m1

Vtd

rPla

neN

otC

lear

ed, m

VV

tdrP

lane

Cle

ared

, mV

UG196_c13_11_051406

m2



UG196 (v1.8.1) 2008 年 12 月 1 日

差動ビアR

差動ビア

も頻繁に使用されるトランジションは差動ビアで、上層部のストリップライン/ 上部マイクロス

トリップから下層部のストリップライン/ 下部のマイクロストリップ信号のペアがここで遷移し

ます。

図 13-13 に、GSSG (Ground-Signal-Signal-Ground) タイプの差動ビアを示します。信号層には入力

および出力層のパッドのみが含まれますが、スタックアップでは、グランドビアが各グランドプ

レーンに接続されています。

GSSG ビアの重要なメリットは、対応する信号ビア付近にあるグランドビアを信号のリターン電流

が流れるようにでき、過剰なインダクタンスが削減されることです。この信号パスは差動信号の P

図 13-12 : 57fF の過剰容量 (グランドプレーンがそのままの場合)

550

500

450

400

350

300

0.55 0.60 0.65 0.70 0.80 0.90 0.95 1.000.850.75

Time, ns

m1

Vtd

rPla

neN

otC

lear

ed, m

VV

tdrP

lane

Cle

ared

, mV

UG196_c13_12_051406

m2

図 13-13 : 差動ビアデザイン例

UG196_c13_13_051406

= 12 (0.012 )

パッド直径 = 22

= 5

GSSG = 40

= 55 x 95 、




と N で対称であり、このことは P/N の不均衡による同相モードの不適切な影響を制御する際に非常

に重要です。

より大きな長方形のアンチパッドにより、ビア本体と周辺のプレーンエッジ間に発生する二次的な

過剰容量が削減されます。また、未使用パッドは削除されます。

設計を開始する際には、 80 ミルボードの差動ビアデザイン例として図 13-13 に示した寸法を使用

するとよいでしょう。集積度または散在度の制約を満たすため、対応する各寸法は相対的な比率を

維持するように調整できます。これにより、特定のアプリケーションに適するように全体のサイズ

が調整できる一方で、差動ビアインピーダンスのパフォーマンスを維持できます。終的な寸法は、

製造しやすさや集積度に対する制約によって制限されます。

例に示した 80 ミルのボードより薄いまたは厚いボードに合うようにするため、ビアの長さは細か

い単位で変更できますが、その他の寸法に対するビアの長さの比率を変化させることはビアのイン

ピーダンスに影響を与えます。この例を含む差動ビアのコンフィギュレーションで、パフォーマン

スターゲットを確実に満たすようにするには、 3D フィールドソルバーツールを使用したシミュ

レーションが適です。

一般的な規則として、トランジションでの P および N パスの長さが等しくなっている必要がありま

す。可能であれば、信号がビアの長さ全体を通るようにし、ビアのスタブ長を短にしてください。

図 13-15 に示す解析では、同相モード (SCC11) および差動 (SDD11) 応答に対する S パラメータの

リターンロスを比較します。

図 13-14 : 16 層 PCB の差動 GSSG (ピン L11 およびピン L6 からの場合)

UG196_c13_14_051406



UG196 (v1.8.1) 2008 年 12 月 1 日

P/N クロスオーバービアR

図 13-15 のグラフから、リターンロスの点では、同相モード応答が 20dB 劣っていることがわかり

ます。差動応答と比較すると、同相モードの応答の方が大きく劣っているため、信号がトランジショ

ンに入る前に P/N スキューを削減させることが適当です。 60/40 ルールとは、 1GHz でのリターン

ロスが 40dB、したがって、過剰容量が 60fF となることです。過剰容量は一極応答であるため、単

純な外挿法が使用できます。たとえば、リターンロスが 34dB にシフトすると、過剰容量は 2 倍に

なります。 GSSG ビアのパフォーマンス特性が優れているため、長いビアのスタブでさえ、大で

差動ビアの容量の 2 倍にしかなりません。

第 14 章の「ガイドラインおよび例」に、差動ビアのその他の例を示しています。

P/N クロスオーバービア

一部のトランシーバは、トランスミッタおよびレシーバの信号ペアの極性を独立して切り替えるこ

とができます。この機能により、ボードレベルで P/N 信号をクロスオーバーする必要がなくなり、

シグナルインテグリティが大幅に向上します。 P/N クロスオーバービアの使用はできるだけ避け、

トランシーバで極性を切り替えてください。

SMA コネクタ

適宜に設計された SMA コネクタはデバッグ時間を短縮し、設計を反復することなく、適切な高性能

チャネルを作成できます。 10Gb/s で適切に動作する SMA コネクタは、パフォーマンス目標を満た

すためにシミュレーション、設計、そして製造する必要があります。また、特定のボード上でコネ

クタが確実に動作するようにするためのデザインサービスを提供しているベンダーもあります。指

定されたパフォーマンスを実現するには、コネクタとボードの適合プロセスを確実かつ適切に制御

するためにアセンブリガイドラインが重要です。

ザイリンクスでは、その優れた性能と上述の観点から、ほぼ Rosenberger SMA コネクタのみを使用

しています。

バックプレーンコネクタ

バックプレーンコネクタに関連したシグナルインテグリティの問題が多数あり、それらには次が含

まれます。

• P/N 信号のスキュー

図 13-15 : 差動および同相モードのリターンロスの比較シミュレーション (L11 および L6 GSSG ビアの場合)

UG196_c13_15_051406

1E91E8 1E10

-60

-40

-20

-80

0

dB(S

cc11

_L11

)dB

(Scc

11_L

6)dB

(Sdd

11_L

11)

dB(S

dd11

_L6)




• クロストーク

• コネクタピンによるスタブ

第 14 章の「ガイドラインおよび例」に、使用頻度の高い HM-Zd コネクタを採用したデザイン例が

記載されています。

コネクタメーカーによっては、コネクタの S パラメータ、モジュール、配置ガイドラインだけでな

く、設計サポート、セミナ、およびトレーニングも提供します。

マイクロストリップ/ストリップラインの屈折

PCB トレースにおける屈折はトランジションです。差動トレースをを 90° に曲げて配線する場合、

外側のトレースが内側より長くなり、P/N の不均衡を引き起こします。1 本のトレースでも、信号の

流れは曲がり角では内側を通る傾向にあり、屈折部分を通る実際の遅延を更に減少させます。

P および N パス間のスキューを小にするには、マイクロストリップまたはストリップラインで

90°屈折させる際に 45°ずつ 2 回曲げて配線します。また、湾曲を追加することでトレース長を一

致させることができます。図 13-16 に、この例を示します。

90°の曲がり角でのトレースは 41% 広くなるため、トレースを曲げることによって容量は増加し

ます。この差は、 45°ずつ曲げることによって 8% まで削減されます。さらに、プレーンを深さ 30 ミルまで遮断することで、この過剰容量分が削減されます。プレーンの適当な位置に遮断を入れた

場合、 50Ω を維持するためトレース幅が広がることはありませんでした。

湾曲および遮断を使用した屈折トレースをシミュレーションすると、過剰容量が減少し、 P/N 長お

よび位相がより一致しています。遮断しない場合の P/N 長の不一致は 16 ミルです。FR4 材質では、

16 ミルの差があると、位相不一致が 5GHz で 4.8°、 10Gb/s で 2.68ps (0.0268UI) ということにな

ります。

図 13-17 から図 13-19 に示すとおり、位相の不一致は、プレーンの遮断がある場合は 0.75°、遮断お

よび湾曲がある場合は 0.3°です。湾曲およびプレーンの遮断を組み合わせることにより、過剰容量

が 65fF まで削減されたことを示すシミュレーション結果を得ることができます。

ラインが離れてカップリングが弱くなるのに伴って増加する特性インピーダンスを相殺するため、

ラインを広くしようという設計がよく見られます。しかし、ラインを広くしなくても、角と湾曲部

の容量を組み合わせると十分以上の容量があります。したがって、カップリングされていない湾曲

部の幅を広くする必要はありません。

図 13-16 : トレースを 90°屈折させる場合のデザイン例

45°

UG196_c13_16_051406



UG196 (v1.8.1) 2008 年 12 月 1 日

マイクロストリップ/ストリップラインの屈折R

図 13-17 : 45°に屈折させた部分の TDR シミュレーション (湾曲を使用した場合)

図 13-18 : 45°に屈折させた部分のリターンロスシミュレーション (湾曲を使用した場合)

2.5

2.0

1.5

1.0

0.5

0.0

-0.5

0.0 0.2 0.4 0.6 0.8 1.0

vtdr

_dut

p, V

vtdr

_dut

n, V

vtdr

_dut

n2, V

vtdr

_dut

p2, V

UG196_c13_17_051406

-10

-20

-30

-40

-50

-60

1E8 1E9 1E10 5E10

dB(S

dd11

x)dB

(Sdd

11)

UG196_c13_18_051406




図 13-20 に示すように、トレース幅が広い場合、カーブした配線が有益です。

図 13-19 : 45°に屈折させた部分の位相応答シミュレーション (湾曲を使用した場合)

図 13-20 : トレースを 45°に屈折させたときの TDR の計測 (湾曲を使用する場合と使用しない場合の比較)

-75

-76

-77

4.95 5.00

Pha

se(S

(4,2

))P

hase

(S(3

,1))

Pha

se(S

(8,6

))P

hase

(S(7

,5))

UG196_c13_19_051406

UG196_c13_20_051406

り50 mV, 200 ps Per Div.

10 mV, 100 ps Per Div.



UG196 (v1.8.1) 2008 年 12 月 1 日

マイクロストリップ/ストリップラインの屈折R



R

第 14 章

ガイドラインおよび例

本章では、高レベルな PCB ガイドラインおよび設計ストラテジについて説明します。デザイン例で

はガイドラインがどのように適用され、特定のアプリケーション要件を満たすために、トランジショ

ンがどのように修正されるかを示してします。

ガイドラインの概要

この概要セクションでは、これまでに説明したガイドラインの一部について簡潔に述べ、高速シリ

アルチャネルを設計する際の一般的なストラテジについて説明します。

スタックアップを定める場合、高速ストリップライン層はボード底面の近くに位置付けます。すべ

ての高速トレースが上部および底部、またはその一方のマイクロストリップ層で配線できるときは、

ストリップライン層の使用は不要です。トレース幅はより広いものが望ましく、6 ミル～ 12 ミルが

一般的です。

トレース間隔に対する制約が厳しくない限り、差動トレースペアのカップリングを近接させる必要

はありません。たとえば、 5 ミル幅のトレースを 5 ミル間隔で使用した場合のトレースインピーダ

ンスは、 7 ミル幅のトレースを 12 ミル間隔で使用することで実現できます。

高速差動ペアおよびトランジションは、クロストークを抑制するため、近接したチャネルに広く拡

散させてください。これはパスが長くなるときでも同様です。ほとんどの場合は、終的にコネク

タピンの間隔と一致するように拡散する必要があります。

トランジションの場合、過剰な容量を制限するため、その周囲および下部に位置するプレーンに大

きな空のスペース (クリアランス) が必要です。トランジションは、同じチャネル内に広がって位置

します。たとえば、差動ビアは通常、 DC ブロッキングキャパシタやコネクタの隣りには配置され

ません。ただし、このように配置することでパフォーマンス要件が満たされるような特別なケース

もあります。

ビアにおける過剰容量をさらに制限するには、ビア上の未使用パッドを除去し、ビアのスタブ長を

小限にする必要があります。上部のマイクロストリップから底部のマイクロストリップへ配線す

ることにより、ビアのスタブが削除できます。また、上部のマイクロストリップからも下部にあ

るストリップライン層へ配線すると、ビアのスタブはわずかになります。より下部にある層が高速

ストリップラインに使用できない場合は別のストリップラインを使用できますが、ビアの後側から

穴を空けてビアスタブを削除する必要があります。

パッドのクリアランスを 5 ミルにするなど、間隔およびクリアランスを小限にする設計ルールの

使用は避けます。このようなクリアランスでは、低ギガビットのレートで動作する場合でも、間隔

が狭いことによる過剰容量がパフォーマンスを低下させる可能性があります。

この文書で示すトランジションの多くには、 40fF ～ 200fF の過剰容量があります。例外は、プレス

フィットコネクタです。このコネクタを PCB ピンアレイに配置した場合、ビアスタブが 10 ミル未

満で、これらのガイドラインに従ったときの過剰容量が約 500fF ～ 800fF です。開口部がより小さ



UG196 (v1.8.1) 2008 年 12 月 1 日

BGA エスケープの例R

いとき、またはビアスタブがより長いとき、過剰容量は一層大きくなります。トランシーバには

500fF ～ 600fF のダイ容量があるため、たいていのトランジションは、レートが 10Gb/s までのパ

フォーマンスにはわずかな影響しか与えないように設計できます。

10Gb/s 以下のデザインでも、これらのガイドラインに従うことが推奨されます。それによって、低

速で多くのマージンが確保でき、出力信号の幅を小さくできます。また、 10Gb/s で動作可能なチャ

ネルを設計することにより、次世代製品に対応するようバンド幅をアップグレードできるオプショ

ンを持つことになります。

BGA エスケープの例

トランシーバの信号ペアは、フリップチップ BGA のエッジに沿って配線されてマイクロストリッ

プがエスケープに使用されます。BGA から十分なスペースがある場合は、必要に応じて適化され

た GSSG 差動ビアを使用して層を変更します。電源およびグランドプレーンでのスロット形成を

小限にするため、ビアは、図 14-1 に示すように位置をずらして使用することを推奨します。

トランシーバ信号の丸い BGA パッドでは、その下に位置する均一な PCB グランドへの容量はわず

かです。したがって、信号パッド以下に位置するグランドプレーンに、信号パッドと直径が一致す

るボイドを開けるということが考えられます。ただし、シミュレーション結果から、ボイドによっ

て削減される容量は 30fF のみであることがわかっています。

HM-Zd デザイン例

バックプレーンアプリケーションの場合、図 14-2 に示すような、インラインコネクタがも頻繁

に使用されます。これらのコネクタの通常の実装方法はプレスフィットですが、SMT コネクタの方

が優れたパフォーマンスを実現します。

図 14-1 : BGA のエスケープのデザイン例

UG196_c14_01_051406



第 14 章 : ガイドラインおよび例 R

図 14-3 に示すように、直角のコネクタでは信号パスの P/N 長に差があるため、 PCB トレース長を

調整してスキューを補正する必要があります。

図 14-4 に、コネクタ本体での P/N 長の不一致を補正するよう、スキューがあらかじめ調整されてい

るトレースのデザイン例を示します。

図 14-2 : Tyco Z-PACK HM-Zd プレスフィットコネクタ

図 14-3 : Tyco Z-PACK HM-Zd プレスフィットコネクタの内部

UG196_c14_02_051406

UG196_c14_03_051406



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HM-Zd デザイン例R

プレスフィットコネクタでは、コネクタピンを挿入するための大きなビアが必要です。これらのビ

アは、コネクタピンのピッチと一致するようにピッチが固定されています。大きなビアを狭いピッ

チで使用すると、過剰容量が発生します。

この過剰容量を削減するため、ビアのスタブは短くしてください。コネクタピンは約 95 ミルなの

で、ビアはこの深さまでしかバックドリルできません。下部層での配線はビアのスタブ長の短縮に

役立ちます。

差動ビア周囲の開口部を可能な限り大きくすることで、容量が小になります。図 14-4 に示すよう

に、開口部サイズが大になると、トレースのグランドリファレンスがストリップラインの端を越

え、約 3 ミル拡張されます。

ストリップラインまたはマイクロストリップへのインピーダンスリファレンスを提供しないすべ

ての電源およびグランドプレーンは削除してください。ビアは、グランドプレーンを合わせるよう

にコネクタの周囲に分散させる必要があります。

幅の広いマイクロストリップまたはストリップラインは、コネクタのフットプリントに入るに従い、

徐々に細くなるように設計することが推奨されます。しかし、この技術はまだ正式に認証されてい

ません。トレース幅を細くするとインピーダンス変動が大きくなることから、追加のラインロスお

よび ISI (Inter-Symbol Interference) が生じる原因となります。これらの影響は、開口部を広くして

過剰容量を削減し、パフォーマンスを向上させることで相殺できます。

図 14-4 : Tyco Z-PACK HM-Zd プレスフィットコネクタのデザイン例

UG196_c14_04_051406



R

セクション 3 : 付録

「MGT から GTP トランシーバデザインへの移行」

「OOB/ ビーコン信号」

「8B/10B で有効なキャラクタ」

「GTP_DUAL タイルのアドレスマップ」

「低レイテンシのデザイン」

「アドバンスクロッキング」



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R



R

付録 A

MGT から GTP トランシーバデザインへの移行

概要

ここでは、 Virtex-II Pro および Virtex-4 のマルチギガビットトランシーバ (MGT) から Virtex-5 FPGA RocketIO GTP トランシーバへデザインを移行させる際に重要な相違点について説明しま

す。これらのデバイスの機能および性能すべてについてではなく、デザイン移行に関連した PCB、

電源、およびリファレンスクロックの差に焦点を当てて説明します。 Virtex-II Pro および Virtex-4 FPGA の詳細情報は、『Virtex-II Pro/Virtex-II Pro X データシート』 [参照 10]、『RocketIO トラン

シーバユーザーガイド』 [参照 11]、および『Virtex-4 RocketIO マルチギガビットトランシーバ

ユーザーガイド』 [参照 12] を参照してください。

主要な違い

Virtex-5 LXT および SXT FPGA は、Virtex-II Pro および Virtex-4 と異なるデバイスファミリです。

これらの旧世代のデバイスとはピンの互換性がありませんが、これらのファミリの MGT と GTP ト

ランシーバには、多くの類似点があります。ファミリ間の主要な違いは、次のとおりです。

• デバイス当たりの MGT および GTP トランシーバ数

• クロッキング

• シリアルレートおよび範囲

• エンコード規格 : 8B/10B、 64B/66B、 SONET など

• クロック逓倍器設定および PLL 範囲

• パーシャルリコンフィギュレーション、 PMA プログラミングバス、 DRP (ダイナミックリコ

ンフィギュレーションポート ) によってもたらされる柔軟性

• ボードデザインのガイドライン

デバイス当たりの MGT 数Virtex-5 FPGA の場合、各デバイスに多数の GTP トランシーバが搭載されています。表 A-1 に、利

用可能なトランシーバ数をデバイスファミリ別に示します。

表 A-1 : デバイス当たりのトランシーバ数

Virtex デバイストランシーバ数

Virtex-II Pro FPGA 4、 8、 12、 16、 20

Virtex-4 FPGA 8、 12、 16、 20、 24



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主要な違いR

クロッキング

Virtex デバイスでは、いくつかのクロック入力が使用できます。表 A-2 に、各ファミリのクロック

およびそれらのシリアルスピードを示します。

MGT の初の 3 世代間では、クロッキングにほどんど差がありません。これに対して、GTP_DUAL タイルでは、専用クロック配線および MUX リソースを追加することによってクロッキング機能が

向上しています。図 A-1 に、各デバイスでリファレンスクロックがどのように選択されるかを示し

ます。

Virtex-5 FPGA(1) 8、 12、 16、 24

メモ :

1. GTP_DUAL タイルでは、 2 つの GTP トランシーバが共有 PLL リソースを使用するため、トランシーバのクロック設定が共通となっていないアプリケーションでは、両方のトランシーバを使用できない場合があります。このようなアプリケーションでは、利用可能なトランシーバの総数が減少します。

表 A-1 : デバイス当たりのトランシーバ数 (続き)

Virtex デバイストランシーバ数

表 A-2 : 使用可能なクロック入力

ファミリクロック名差動 (内部) 専用配線

大シリアルスピード (Gb/s)

ダイナミックスイッチング

パッケージの

入力電圧 (V)(1)

デバイス当たり

の入力数

デバイス当たり

のクロック数

Virtex-IIPro FPGA

BREFCLK あり 3.125 あり (2) 2.5 8(3) 2(3)

BREFCLK2 あり 3.125 あり (2) 2.5 8(3) 2(3)

REFCLK 2.5 あり (2) 2.5 8(3) 2(3)

REFCLK2 2.5 あり (2) 2.5 8(3) 2(3)

Virtex-4FPGA

GREFCLK ありあり 1.0 あり (4) メモ 5 メモ 5

REFCLK1 ありあり 6.5 あり (4) 8 4

REFCLK2 ありあり 6.5 あり (4) 8 4

Virtex-5FPGA

GREFCLK ありあり YesGTP_DUAL

につき 1

GTP_DUAL

につき 1

REFCLK ありあり 3.175 YesGTP_DUAL

につき 1

GTP_DUAL

につき 1

メモ :

1. 公称値です。厳密な値は、データシートを参照してください。

2. REFCLK または BREFCLK をダイナミックに選択します。 REFCLK および BREFCLK 間を切り替えるには、リコンフィギュレーションが必要です。

3. BREFCLK は GCLK I/O を使用する必要があります。これによって、別のリソース用の GCLK I/O リソース (および各クロックで 2 つのピン) が減少します。

4. リファレンスクロックの切り替えは、 1 つの属性と RXAPMACLKSEL、 RXBPMACLKSEL、および TXABPMACLKSEL 属性を使用する DRP によって実行されます。これらの属性はそれぞれ、ビット [13:12]、 [11:10]、および [9:8] の DRP アドレス 0x5D にあります。

5. GREFCLK はグローバルクロックツリーからつながっており、任意の FPGA クロック入力からも接続できます。これは、シリアルレートが 1.0Gb/s 以下の場合にのみ使用してください。



付録 A : MGT から GTP トランシーバデザインへの移行 R

サポートされるシリアルレート

ザイリンクスが提供するトランシーバの移行に伴い、サポートされるシリアルレートも変化してい

ます。表 A-3 に、 MGT および GTP トランシーバでサポートされるレートを示します。

エンコードのサポートおよびクロック逓倍器

プロトコルエンコードおよびクロック逓倍器のサポートは、トランシーバの世代によって大きく異

なります。表 A-4 に、 MGT および GTP トランシーバでサポートされているエンコード方法を示し

ます。

図 A-1 : 各デバイスでのリファレンスクロックの選択

0

01

1

1.5V

2.5V

REFCLKSEL REFCLK_OUT

REFCLK

REFCLK2

BREFCLK

BREFCLK2

REF_CLK_V_SEL

Virtex-II Pro FPGA

0

1

PMA CLKSEL

REFCLK_OUT

REFCLK1

REFCLK2

Virtex-4 FPGA

GREFCLK

UG196_a_01_112107Virtex-5 FPGA

clkoutnorth

clkinnorth

clkinsouth

clkoutsouth

GREFCLKGTP_DUAL タイル

PLL

IBUFDS

clkin

表 A-3 : サポートされるシリアルレート

Virtex-II Pro MGT

Virtex-4 MGT

Virtex-5 FPGA GTP トランシーバ

0.622 ～ 3.125Gb/s 0.622 ～ 6.5Gb/s 0.100(1) ～ 3.175Gb/s

メモ :

1. 100Mb/s ～ 500Mb/s (オーバーサンプリングを行う場合) です。

表 A-4 : サポートされるエンコード方法

エンコード方法Virtex-II Pro

MGTVirtex-4

MGTVirtex-5 FPGA

GTP トランシーバ

8B/10B ありありあり

64B/66B あり (1) ありあり (1)

SONET あり (1) ありあり



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主要な違いR

逓倍値選択が制限される世代から Virtex-4 デバイス以降の完全なプログラマブルソリューション

に至るまでトランシーバにはリファレンスクロックの逓倍が関係しています。表 A-5 に、 Virtex-II Pro デバイスでサポートされているクロック逓倍値を示します。

Virtex-4 および Virtex-5 デバイスでは、図 A-2 に示す回路を使用し、リファレンスクロックを逓倍

します。

表 A-6 に、クロック逓倍回路の動作およびサポートされた分周値をコンフィギュレーションする際

に使用されるパラメータを示します。 Virtex-4 デバイスでは送信と受信に異なる逓倍比が使用され

ますが、 Virtex-5 デバイスの場合、送受信に同じ逓倍値が使用されます。

その他あり (2) あり (2) あり (2)

メモ :

1. エンコードおよびクロック逓倍は、 FPGA ロジックで実行してください。

2. エンコードによっては、機能のいくつかを FPGA ロジックで構築する必要があります。

表 A-5 : Virtex-II Pro クロック逓倍器

サポートされているクロック逓倍値

Virtex-II Pro FPGA 20

図 A-2 : Virtex-4 および Virtex-5 のクロック逓倍回路

表 A-4 : サポートされるエンコード方法 (続き)

エンコード方法Virtex-II Pro

MGTVirtex-4

MGTVirtex-5 FPGA


Ref Clk

PLL

Clk Out

UG196_a_02_080606

表 A-6 : Virtex-4 の Virtex-5 FPGA のクロック逓倍パラメータ

Virtex-4 MGT

Virtex-5 FPGAGTP トランシーバ

分周 M パラメータ TXPLLNDIVSEL、 RXPLLNDIVSEL PLL_DIVSEL_FB

分周 M 値 8、 10、 16、 20、 32、 40 1、 2、 3、 4、 5

分周 N パラメータ TXOUTDIV2SEL、 RXOUTDIV2SEL PLL_DIVSEL_REF

分周 N 値 1、 2、 4、 8、 16、 32 1、 2




柔軟性

Virtex-II Pro デバイスの場合、属性の変更にはパーシャルリコンフィギュレーションが必要です。

Virtex-4 および Virtex-5 デバイスでは、 DRP からすべての属性を変更でき、デフォルト値は HDL 自体で設定可能です。

ボードガイドライン

電源フィルタリング

Virtex-5 FPGA GTP トランシーバでは、以前の世代のデバイスと比較し、次の 2 つの点で電源設計

が簡潔になっています。

1. トランシーバに電源を入れるために必要な電源電圧は 2 つのみです。

2. 1 つのタイルにある 2 つのトランシーバが電源ピンを共有しているため、電源フィルタリング

コンポーネント数が減少します。

表 A-7 にすべての Virtex ファミリの電源ピン電圧を示し、図 A-3 にすべての Virtex ファミリの電

源フィルタリングを示します。

表 A-7 : 電源ピンの電圧

ピンVirtex-II Pro

MGTVirtex-4

MGTVirtex-5 FPGA

GTP トランシーバ(1)

AVCCAUXRX 2.5V 1.2V -

AVCCAUXTX 2.5V 1.2V -

AVCCAUXMGT N/A 2.5V -

VTTX 1.8 ～ 2.5V(2) 1.5V -

VTRX 1.5 ～ 2.5V(2) 0.25 ～ 2.5V(2) -

MGTAVCCPLL - - 1.2V

MGTAVCC - - 1.0V

MGTAVTTTX - - 1.2V

MGTAVTTRX - - 1.2V

MGTAVTTRXC - - 1.2V

メモ :

1. 公称値です。正確な値および動作条件は、デバイスのデータシートを参照してください。

2. AC/DC カップリングまたは終端オプションに依存します。詳細は、デバイスのユーザーガイドを参照してください。



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主要な違いR

図 A-3 : Virtex-II、 Virtex-II Pro、 Virtex-4、 Virtex-5 FPGA GTP 電源フィルタ処理

Virtex-II Pro FPGA

AVCCAUXTX

AVCCAUXRX

VTTX

VTRX

AVCCAUXTX

AVCCAUXTX

AVCCAUXRXA

AVCCAUXRXB

AVCCAUXMGT

RTERM

MGTVREF

AVCCAUXRX

VTTX

VTRX

VTT

VTR

2.5V 2.5V

VTT

VTR

GNDA

GNDA

Virtex-4 FPGA

1.2V

1.5V

2.5V

VTTXA

VTTXB

VTRXA

VTRXB

1 kΩ

6.2 kΩ

0 kΩ

0 kΩ

2.5V

LM385VREF = 1.235V

R5 =(2.5V - VREF)/100 µA

1.5V Typical (0 - 2.5V)

Virtex-5 FPGA GTP

MGTRREF49.9Ω 1%

MGTVTTTX

1.2V(1)

MGTAVCCPLL

MGTAVTTRX

1.2V(1)

MGTAVCCA1

MGTAVCCA2

1.0V(1)

1.2V(1)

MGTAVTTTX1

MGTAVTTTX2

1.2V(1)

MGTAVTTRXC

UG196_aa_03_112907

Per Device

Per GTP_DUAL Tile




その他の違い

終端

Virtex-II Pro デバイスの場合、トランシーバにはオンチップ終端および VTTX と VTRX の参照電

圧があります。 Virtex-4 デバイスでは、 MGT で参照抵抗が使用され、各 MGT 列の終端回路が作成

されます。また、 Virtex-5 FPGA GTP トランシーバでは、 50Ω の補正済み終端を提供することで終

端回路が簡潔になっています。表 A-8 に、各 FPGA の終端オプションを示します。

FPGA ロジックインターフェイス

サポートされる FPGA ロジックインターフェイス幅はトランシーバによって異なります。表 A-9 に、すべての MGT および GTP トランシーバでサポートされる幅を示します。

CRCCRC サポートは、トランシーバの世代によって異なります。表 A-10 に、 4 つすべてのトランシー

バファミリで提供されているCRC サポートを世代別に示します。

表 A-8 : 終端オプション

終端Virtex-II Pro

MGTVirtex-4

MGTVirtex-5 FPGA


値 50/75Ω 50Ω 50Ω

電圧ピン VTTX/VTRX VTTX/VTRX MGTAVTTTX/MGTAVTTRX

表 A-9 : FPGA ロジックインターフェイスのサポート

Virtex-II Pro MGTVirtex-4

MGTVirtex-5 FPGA


1 バイト、 2 バイト、

4 バイト、 8 バイト

1 バイト、 2 バイト、



表 A-10 : CRC サポート

Virtex-II Pro MGT

Virtex-4 MGT

Virtex-5 FPGA


CRC-32 独立した CRC-32 ブロック

が、8 ～ 64 ビット幅のデー

タパスをサポート。

CRC ブロックは独立し、 2 つの CRC-32 で 32 ビット幅以上のデータパスをサポートし、1 つの

CRC-64 では 32 ビット幅以上をサポート。



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その他の違いR

ループバック

Virtex トランシーバのループバックオプションは、柔軟性を向上させるように改善されてきまし

た。 Virtex-II Pro MGT には 2 つのループバックモードがあり、 Virtex-4 MGT には 4 つのループ

バックモードがあります。表 A-11 には、どのように改善されてきたかが示されています。

シリアル化

Virtex-4 デバイスと同様、Virtex-5 FPGA GTP トランシーバもデータをシリアル化し、LSB を初

に送信します。 Virtex-II Pro デバイスの場合は、 MSB が初に送信されます。

クロック調整およびチャネルボンディングシーケンスの定義

CLK_COR_SEQ および CHAN_BOND_SEQ のビット定義は、エンコード機能のサポートを強化

するように変更されています。表 A-12 に、デバイスファミリでの違いを示します。

表 A-11 : ループバックオプション

モードVirtex-II Pro

MGTVirtex-4

MGT

Virtex-5 FPGAGTP

トランシーバ

パラレルループバック (Tx → RX) ありありあり

シリアルプリドライバ - ありあり

シリアルポストドライバあり - –

シリアルデジタルレシーバ – あり –

外部では PMA のみを使用する

パラレルループバック– – あり

PCI Express Repeater – – あり

表 A-12 : CLK_COR_SEQ および CHAN_BOND_SEQ シーケンス

ビット定義Virtex-II Pro

MGTVirtex-4

MGTVirtex-5 FPGA


8B/10B エンコード時の定義 00110111100(1、 4) 00110111100(2、 4) 0110111100(3、 5)

10 ビットリテラル値 10011111010(1、 4) 10011111010(2、 4) 0011111010(1、 5)

64B/66B エンコード (同期キャラクタ) なし 1XX (同期ヘッダ) なし

8 ビットリテラル値 (64B/66B およびその他の

エンコード用)なし 1XX (8 ビットデータ ) なし

メモ :

1. K28.5 を定義します。

2. K28.5 を定義し、 CLK_COR_8B10B_DE に依存します (また、 10 ビットはすべて定義する必要があります)。3. Virtex-II Pro および Virtex-4 の MGT では、 11 番目のビット (一番左側のビット ) により 8 ビットまたは 10 ビット比較が決まります。

4. Virtex-5 FPGA GTP トランシーバでは、 RX_DECODE_SEQ_MATCH 属性により一致が 8B/10B デコーダの 8 ビット出力に対して起こるか (RX_DECODE_SEQ_MATCH = TRUE)、またはデコードされていない入力データで起こるか (RX_DECODE_SEQ_MATCH = FALSE) が決まります。デコードされていないデータには 8 ビット (INTDATAWIDTH が Low) または 10 ビット (INTDATAWIDTH がHigh) のいずれかを使用できます。




RXSTATUS バス

よりわかりやすく情報を示すようにバスのいくつかが変更されています。表 A-13 に、Virtex-II Pro から Virtex-5 FPGA デバイスまでの移行を示します。

プリエンファシス、差動振幅、およびイコライゼーション

差動信号テクニックは、近のザイリンクストランシーバでより強力なものとなっています。

Virtex-5 FPGA GTP トランシーバでは TX 特性を制御するポートが追加され、リコンフィギュレー

ションを簡単に実行できます。表 A-14 に、Virtex-II Pro および Virtex-4 MGT から Virtex-5 FPGA GTP に至るまでの属性の移行を示します。

表 A-13 : ステータスバスの変更

説明Virtex-II Pro

MGTVirtex-4

MGTVirtex-5 FPGA

GTP トランシーバ(1)

チャネルボンディングの完了を示す CHBONDONE(2) RXSTATUS[5] RXCHANISALIGNED

ステータス、ビット、イベントのステータスを示すなし RXSTATUS[4:3] RXSTATUS[2:0]

チャネルボンディングまたはクロック調整ポイン

タの変更を示すRXCLKCORCNT RXSTATUS[2:0] RXCHANREALIGN

RX バッファがアンダーフロー/オーバーフローかを

示すRXBUFSTATUS[1] RXBUFERR RXBUFSTATUS[2:0]

メモ :

1. 信号の適化設定は、 GTP_DUAL タイルの 2 つの GTP トランシーバ間で独立しています。 GTP0 では信号名の後に「0」が付いており、GTP1 の場合は「1」が付いています (例 : RXENEQB0、 RXENEQB1 など)。

2. RXCLKCORCNT は、チャネルボンディングの完了前に 3'b101 になる必要があります。

表 A-14 : 信号適化の属性およびポート

説明 Virtex-II Pro

MGTVirtex-4

MGT

Virtex-5 GTP FPGA トランシーバ(1)

属性ポート

TX プリエンファシスおよ

びエッジレートを制御TX_PREMPHASIS

TXPRE_PRDRV_DAC

TXPRE_TAP_PD

TXSLEWRATE

TXPOST_PRDRV_DAC

TXDAT_PRDRV_DAC

TXPOST_TAP_PD

TXPREEMPHASIS[2:0]

送信された信号の差動振

幅を制御TX_DIFF_CTRL

TXPRE_TAP_DAC

TXPOST_TAP_DAC

TXDAT_TAP_DAC

TX_DIFF_BOOSTTXBUFDIFFCTRL

TXDIFFCTRL

アクティブイコライゼー

ションなし RXAFEEQ -

RXENEQB

RXEQPOLE[3:0]

RXEQMIX[1:0]



UG196 (v1.8.1) 2008 年 12 月 1 日

プリエンファシス、差動振幅、およびイコライゼーションR

個別のイコライゼーション N/A RXEQ N/A N/A

メモ : 1. 信号の適化設定は、 GTP_DUAL タイルの 2 つの GTP トランシーバ間で独立しています。 GTP0 では信号名の後に「0」が付いており、

GTP1 の場合は「1」が付いています (例 : RXENEQB0、 RXENEQB1 など)。

表 A-14 : 信号適化の属性およびポート

説明 Virtex-II Pro

MGTVirtex-4

MGT

Virtex-5 GTP FPGA トランシーバ(1)

属性ポート



R

付録 B

OOB/ビーコン信号

GTP トランシーバは、 SATA などの規格に準拠する OOB (Out of Band) 信号および PCI Express 仕様に準拠するビーコン信号がサポートされています。 OOB 信号の伝達メカニズムは、高速シリ

アルデータ送信がアクティブとなっていない場合 (一般的にリンクがパワーダウンステート、ま

たは初期化されていない場合) に、トランスミッタとレシーバ間に低速信号を送信するために使用

されます。

OOB 信号は、レシーバの差動入力上の非差動の遷移を使用して情報を送信します。 OOB 信号を送

信するには、トランスミッタでシリアル差動出力ピンを同一電圧に駆動し、その結果として、ピン

間の電圧差を小さくします。絶対電圧差が、設定されたしきい値レベル以下に降下すると、レシー

バは信号を OOB 信号として検出します。図 B-1 は、この概念を図示したものです。

GTP トランシーバの TX および RX ロジックそれぞれでの OOB 信号のサポートについては、 128 ページの「TX の OOB/ビーコン信号送信」および 138 ページの「RX の OOB/ビーコン信号」で詳

細に説明しています。ここでは、SATA での OOB 信号および PCI Express でのビーコン信号につい

て、簡潔に説明します。

SATA での OOB 信号

図 B-2 に示すように、 SATA では、 COMWAKE、 COMINIT、および COMRESET シーケンスの

一部として OOB 信号を使用します。これらのシーケンスは、OOB 以外の長さが一定のデータバー

ストおよびそれに後続する OOB 信号 (SATA ではアイドル信号と呼ばれる) で構成されます。アイ

ドル長により、受信される COM シーケンスタイプが指定されます。 COMWAKE シーケンスは

106.7ns のアイドルを、 COMINIT/COMRESET シーケンスは 320ns のアイドルを使用します。

COM シーケンスは 4 回連続して受信されるときに有効です。

図 B-1 : OOB 信号

RXP

RXN

OOB UG196_B_01_112107

V+

2V+

2V-

OOBDETECT_THRESHOLD

Vcom

V-



UG196 (v1.8.1) 2008 年 12 月 1 日

PCI Express におけるビーコン信号R

エンコードおよび OOB 信号のステート検出に必要なアナログ回路に加えて、 GTP トランシーバに

は、OOB 信号のバースト /ビーコンを、SATA (COMRESET、COMWAKE、COMINIT) 用にフォー

マットおよびデコードするためのステートマシンが含まれます。

PCI Express におけるビーコン信号

PCI Express 仕様では、ビーコンと呼ばれるシーケンスが、エンドポイントのパワーダウンステー

トからの起動に使用されます。ビーコンは K28.5 (COM) キャラクタの伝送です。また、ビーコン

シーケンスには、 30KHz ～ 500MHz 間の任意の周波数を使用できます。

PCI Express 仕様では、ビーコンのメカニズムがインバンドウェイクアップを示すものとして説明

されており、個別のウェイク信号 (WAKE#) を使用することを帯域外 (OOB) メカニズムとして定義

されています。 SATA の用語と一貫性を保つため、この文書ではビーコンを OOB テクノロジとして

分類します。

トランシーバでは、 PIPE (PHY Interface for the PCI Express) 仕様で定義されたインターフェイス

信号を使用し、 PCI Express におけるビーコン信号をサポートします。また、ビーコンシーケンス

の形式は、 FPGA の制御ロジックによって管理されます。

図 B-2 : SATA COM シーケンス

320 ns

106.7 ns

106.7 ns

106.7 ns

COMWAKE

COMRESETCOMINIT

UG196_B_02_092606



R

付録 C

8B/10B で有効なキャラクタ

8B/10B エンコードにはデータキャラクタおよび K キャラクタのセットが含まれ、シリアルライン

の DC バランスを維持しながら、8 ビット値が 10 ビット値のコードに変換されます。K キャラクタ

は、CHARISK で指定された特別なデータキャラクタです。表 C-1に有効なデータキャラクタを示

し、 289 ページの表 C-2 に有効な K キャラクタを示します。

表 C-1 : 有効なキャラクタ

データバイト名

ビット HGF EDCBA

現在の RD –abcdei fghj

現在の RD + abcdei fghj

D0.0 000 00000 100111 0100 011000 1011

D1.0 000 00001 011101 0100 100010 1011

D2.0 000 00010 101101 0100 010010 1011

D3.0 000 00011 110001 1011 110001 0100

D4.0 000 00100 110101 0100 001010 1011

D5.0 000 00101 101001 1011 101001 0100

D6.0 000 00110 011001 1011 011001 0100

D7.0 000 00111 111000 1011 000111 0100

D8.0 000 01000 111001 0100 000110 1011

D9.0 000 01001 100101 1011 100101 0100

D10.0 000 01010 010101 1011 010101 0100

D11.0 000 01011 110100 1011 110100 0100

D12.0 000 01100 001101 1011 001101 0100

D13.0 000 01101 101100 1011 101100 0100

D14.0 000 01110 011100 1011 011100 0100

D15.0 000 01111 010111 0100 101000 1011

D16.0 000 10000 011011 0100 100100 1011

D17.0 000 10001 100011 1011 100011 0100

D18.0 000 10010 010011 1011 010011 0100

D19.0 000 10011 110010 1011 110010 0100



UG196 (v1.8.1) 2008 年 12 月 1 日

R

D20.0 000 10100 001011 1011 001011 0100

D21.0 000 10101 101010 1011 101010 0100

D22.0 000 10110 011010 1011 011010 0100

D23.0 000 10111 111010 0100 000101 1011

D24.0 000 11000 110011 0100 001100 1011

D25.0 000 11001 100110 1011 100110 0100

D26.0 000 11010 010110 1011 010110 0100

D27.0 000 11011 110110 0100 001001 1011

D28.0 000 11100 001110 1011 001110 0100

D29.0 000 11101 101110 0100 010001 1011

D30.0 000 11110 011110 0100 100001 1011

D31.0 000 11111 101011 0100 010100 1011

D0.1 001 00000 100111 1001 011000 1001

D1.1 001 00001 011101 1001 100010 1001

D2.1 001 00010 101101 1001 010010 1001

D3.1 001 00011 110001 1001 110001 1001

D4.1 001 00100 110101 1001 001010 1001

D5.1 001 00101 101001 1001 101001 1001

D6.1 001 00110 011001 1001 011001 1001

D7.1 001 00111 111000 1001 000111 1001

D8.1 001 01000 111001 1001 000110 1001

D9.1 001 01001 100101 1001 100101 1001

D10.1 001 01010 010101 1001 010101 1001

D11.1 001 01011 110100 1001 110100 1001

D12.1 001 01100 001101 1001 001101 1001

D13.1 001 01101 101100 1001 101100 1001

D14.1 001 01110 011100 1001 011100 1001

D15.1 001 01111 010111 1001 101000 1001

D16.1 001 10000 011011 1001 100100 1001

D17.1 001 10001 100011 1001 100011 1001

D18.1 001 10010 010011 1001 010011 1001

D19.1 001 10011 110010 1001 110010 1001

表 C-1 : 有効なキャラクタ (続き)


ビット HGF EDCBA





付録 C : 8B/10B で有効なキャラクタ R

D20.1 001 10100 001011 1001 001011 1001

D21.1 001 10101 101010 1001 101010 1001

D22.1 001 10110 011010 1001 011010 1001

D23.1 001 10111 111010 1001 000101 1001

D24.1 001 11000 110011 1001 001100 1001

D25.1 001 11001 100110 1001 100110 1001

D26.1 001 11010 010110 1001 010110 1001

D27.1 001 11011 110110 1001 001001 1001

D28.1 001 11100 001110 1001 001110 1001

D29.1 001 11101 101110 1001 010001 1001

D30.1 001 11110 011110 1001 100001 1001

D31.1 001 11111 101011 1001 010100 1001

D0.2 010 00000 100111 0101 011000 0101

D1.2 010 00001 011101 0101 100010 0101

D2.2 010 00010 101101 0101 010010 0101

D3.2 010 00011 110001 0101 110001 0101

D4.2 010 00100 110101 0101 001010 0101

D5.2 010 00101 101001 0101 101001 0101

D6.2 010 00110 011001 0101 011001 0101

D7.2 010 00111 111000 0101 000111 0101

D8.2 010 01000 111001 0101 000110 0101

D9.2 010 01001 100101 0101 100101 0101

D10.2 010 01010 010101 0101 010101 0101

D11.2 010 01011 110100 0101 110100 0101

D12.2 010 01100 001101 0101 001101 0101

D13.2 010 01101 101100 0101 101100 0101

D14.2 010 01110 011100 0101 011100 0101

D15.2 010 01111 010111 0101 101000 0101

D16.2 010 10000 011011 0101 100100 0101

D17.2 010 10001 100011 0101 100011 0101

D18.2 010 10010 010011 0101 010011 0101

D19.2 010 10011 110010 0101 110010 0101



ビット HGF EDCBA





UG196 (v1.8.1) 2008 年 12 月 1 日

R

D20.2 010 10100 001011 0101 001011 0101

D21.2 010 10101 101010 0101 101010 0101

D22.2 010 10110 011010 0101 011010 0101

D23.2 010 10111 111010 0101 000101 0101

D24.2 010 11000 110011 0101 001100 0101

D25.2 010 11001 100110 0101 100110 0101

D26.2 010 11010 010110 0101 010110 0101

D27.2 010 11011 110110 0101 001001 0101

D28.2 010 11100 001110 0101 001110 0101

D29.2 010 11101 101110 0101 010001 0101

D30.2 010 11110 011110 0101 100001 0101

D31.2 010 11111 101011 0101 010100 0101

D0.3 011 00000 100111 0011 011000 1100

D1.3 011 00001 011101 0011 100010 1100

D2.3 011 00010 101101 0011 010010 1100

D3.3 011 00011 110001 1100 110001 0011

D4.3 011 00100 110101 0011 001010 1100

D5.3 011 00101 101001 1100 101001 0011

D6.3 011 00110 011001 1100 011001 0011

D7.3 011 00111 111000 1100 000111 0011

D8.3 011 01000 111001 0011 000110 1100

D9.3 011 01001 100101 1100 100101 0011

D10.3 011 01010 010101 1100 010101 0011

D11.3 011 01011 110100 1100 110100 0011

D12.3 011 01100 001101 1100 001101 0011

D13.3 011 01101 101100 1100 101100 0011

D14.3 011 01110 011100 1100 011100 0011

D15.3 011 01111 010111 0011 101000 1100

D16.3 011 10000 011011 0011 100100 1100

D17.3 011 10001 100011 1100 100011 0011

D18.3 011 10010 010011 1100 010011 0011

D19.3 011 10011 110010 1100 110010 0011



ビット HGF EDCBA






D20.3 011 10100 001011 1100 001011 0011

D21.3 011 10101 101010 1100 101010 0011

D22.3 011 10110 011010 1100 011010 0011

D23.3 011 10111 111010 0011 000101 1100

D24.3 011 11000 110011 0011 001100 1100

D25.3 011 11001 100110 1100 100110 0011

D26.3 011 11010 010110 1100 010110 0011

D27.3 011 11011 110110 0011 001001 1100

D28.3 011 11100 001110 1100 001110 0011

D29.3 011 11101 101110 0011 010001 1100

D30.3 011 11110 011110 0011 100001 1100

D31.3 011 11111 101011 0011 010100 1100

D0.4 100 00000 100111 0010 011000 1101

D1.4 100 00001 011101 0010 100010 1101

D2.4 100 00010 101101 0010 010010 1101

D3.4 100 00011 110001 1101 110001 0010

D4.4 100 00100 110101 0010 001010 1101

D5.4 100 00101 101001 1101 101001 0010

D6.4 100 00110 011001 1101 011001 0010

D7.4 100 00111 111000 1101 000111 0010

D8.4 100 01000 111001 0010 000110 1101

D9.4 100 01001 100101 1101 100101 0010

D10.4 100 01010 010101 1101 010101 0010

D11.4 100 01011 110100 1101 110100 0010

D12.4 100 01100 001101 1101 001101 0010

D13.4 100 01101 101100 1101 101100 0010

D14.4 100 01110 011100 1101 011100 0010

D15.4 100 01111 010111 0010 101000 1101

D16.4 100 10000 011011 0010 100100 1101

D17.4 100 10001 100011 1101 100011 0010

D18.4 100 10010 010011 1101 010011 0010

D19.4 100 10011 110010 1101 110010 0010



ビット HGF EDCBA





UG196 (v1.8.1) 2008 年 12 月 1 日

R

D20.4 100 10100 001011 1101 001011 0010

D21.4 100 10101 101010 1101 101010 0010

D22.4 100 10110 011010 1101 011010 0010

D23.4 100 10111 111010 0010 000101 1101

D24.4 100 11000 110011 0010 001100 1101

D25.4 100 11001 100110 1101 100110 0010

D26.4 100 11010 010110 1101 010110 0010

D27.4 100 11011 110110 0010 001001 1101

D28.4 100 11100 001110 1101 001110 0010

D29.4 100 11101 101110 0010 010001 1101

D30.4 100 11110 011110 0010 100001 1101

D31.4 100 11111 101011 0010 010100 1101

D0.5 101 00000 100111 1010 011000 1010

D1.5 101 00001 011101 1010 100010 1010

D2.5 101 00010 101101 1010 010010 1010

D3.5 101 00011 110001 1010 110001 1010

D4.5 101 00100 110101 1010 001010 1010

D5.5 101 00101 101001 1010 101001 1010

D6.5 101 00110 011001 1010 011001 1010

D7.5 101 00111 111000 1010 000111 1010

D8.5 101 01000 111001 1010 000110 1010

D9.5 101 01001 100101 1010 100101 1010

D10.5 101 01010 010101 1010 010101 1010

D11.5 101 01011 110100 1010 110100 1010

D12.5 101 01100 001101 1010 001101 1010

D13.5 101 01101 101100 1010 101100 1010

D14.5 101 01110 011100 1010 011100 1010

D15.5 101 01111 010111 1010 101000 1010

D16.5 101 10000 011011 1010 100100 1010

D17.5 101 10001 100011 1010 100011 1010

D18.5 101 10010 010011 1010 010011 1010

D19.5 101 10011 110010 1010 110010 1010



ビット HGF EDCBA






D20.5 101 10100 001011 1010 001011 1010

D21.5 101 10101 101010 1010 101010 1010

D22.5 101 10110 011010 1010 011010 1010

D23.5 101 10111 111010 1010 000101 1010

D24.5 101 11000 110011 1010 001100 1010

D25.5 101 11001 100110 1010 100110 1010

D26.5 101 11010 010110 1010 010110 1010

D27.5 101 11011 110110 1010 001001 1010

D28.5 101 11100 001110 1010 001110 1010

D29.5 101 11101 101110 1010 010001 1010

D30.5 101 11110 011110 1010 100001 1010

D31.5 101 11111 101011 1010 010100 1010

D0.6 110 00000 100111 0110 011000 0110

D1.6 110 00001 011101 0110 100010 0110

D2.6 110 00010 101101 0110 010010 0110

D3.6 110 00011 110001 0110 110001 0110

D4.6 110 00100 110101 0110 001010 0110

D5.6 110 00101 101001 0110 101001 0110

D6.6 110 00110 011001 0110 011001 0110

D7.6 110 00111 111000 0110 000111 0110

D8.6 110 01000 111001 0110 000110 0110

D9.6 110 01001 100101 0110 100101 0110

D10.6 110 01010 010101 0110 010101 0110

D11.6 110 01011 110100 0110 110100 0110

D12.6 110 01100 001101 0110 001101 0110

D13.6 110 01101 101100 0110 101100 0110

D14.6 110 01110 011100 0110 011100 0110

D15.6 110 01111 010111 0110 101000 0110

D16.6 110 10000 011011 0110 100100 0110

D17.6 110 10001 100011 0110 100011 0110

D18.6 110 10010 010011 0110 010011 0110

D19.6 110 10011 110010 0110 110010 0110



ビット HGF EDCBA





UG196 (v1.8.1) 2008 年 12 月 1 日

R

D20.6 110 10100 001011 0110 001011 0110

D21.6 110 10101 101010 0110 101010 0110

D22.6 110 10110 011010 0110 011010 0110

D23.6 110 10111 111010 0110 000101 0110

D24.6 110 11000 110011 0110 001100 0110

D25.6 110 11001 100110 0110 100110 0110

D26.6 110 11010 010110 0110 010110 0110

D27.6 110 11011 110110 0110 001001 0110

D28.6 110 11100 001110 0110 001110 0110

D29.6 110 11101 101110 0110 010001 0110

D30.6 110 11110 011110 0110 100001 0110

D31.6 110 11111 101011 0110 010100 0110

D0.7 111 00000 100111 0001 011000 1110

D1.7 111 00001 011101 0001 100010 1110

D2.7 111 00010 101101 0001 010010 1110

D3.7 111 00011 110001 1110 110001 0001

D4.7 111 00100 110101 0001 001010 1110

D5.7 111 00101 101001 1110 101001 0001

D6.7 111 00110 011001 1110 011001 0001

D7.7 111 00111 111000 1110 000111 0001

D8.7 111 01000 111001 0001 000110 1110

D9.7 111 01001 100101 1110 100101 0001

D10.7 111 01010 010101 1110 010101 0001

D11.7 111 01011 110100 1110 110100 1000

D12.7 111 01100 001101 1110 001101 0001

D13.7 111 01101 101100 1110 101100 1000

D14.7 111 01110 011100 1110 011100 1000

D15.7 111 01111 010111 0001 101000 1110

D16.7 111 10000 011011 0001 100100 1110

D17.7 111 10001 100011 0111 100011 0001

D18.7 111 10010 010011 0111 010011 0001

D19.7 111 10011 110010 1110 110010 0001



ビット HGF EDCBA






D20.7 111 10100 001011 0111 001011 0001

D21.7 111 10101 101010 1110 101010 0001

D22.7 111 10110 011010 1110 011010 0001

D23.7 111 10111 111010 0001 000101 1110

D24.7 111 11000 110011 0001 001100 1110

D25.7 111 11001 100110 1110 100110 0001

D26.7 111 11010 010110 1110 010110 0001

D27.7 111 11011 110110 0001 001001 1110

D28.7 111 11100 001110 1110 001110 0001

D29.7 111 11101 101110 0001 010001 1110

D30.7 111 11110 011110 0001 100001 1110

D31.7 111 11111 101011 0001 010100 1110

表 C-2 : 有効な制御 K キャラクタ

特別な

コード名

ビット

HGF EDCBA


現在の RD +abcdei fghj

K28.0 000 11100 001111 0100 110000 1011

K28.1 001 11100 001111 1001 110000 0110

K28.2 010 11100 001111 0101 110000 1010

K28.3 011 11100 001111 0011 110000 1100

K28.4 100 11100 001111 0010 110000 1101

K28.5 101 11100 001111 1010 110000 0101

K28.6 110 11100 001111 0110 110000 1001

K28.7 (1) 111 11100 001111 1000 110000 0111

K23.7 111 10111 111010 1000 000101 0111

K27.7 111 11011 110110 1000 001001 0111

K29.7 111 11101 101110 1000 010001 0111

K30.7 111 11110 011110 1000 100001 0111

メモ :

1. テストおよび特性評価にのみ使用されます。



ビット HGF EDCBA





UG196 (v1.8.1) 2008 年 12 月 1 日

R



R

付録 D

GTP_DUAL タイルのアドレスマップ

すべての属性は、バイナリ値として DRP テーブルに格納され、属性によっては UCF/HDL 値から

バイナリ値へ特別なマッピングを使用するものがあります。表 D-1 に、これらの値のマッピングを

示します。

表 D-1 に記載されていない属性については、次のルールを使用してバイナリマッピングを決定して

ください。

• TRUE/FALSE 値で指定する属性の場合、 TRUE に対して 1 を、 FALSE に対して 0 を使用し

ます。

• 整数値をバイナリに変換します。

表 D-1 : 特別な属性マッピング

属性 UCF/HDL 属性値 DRP バイナリ値

CHAN_BOND_MODE

OFF 00

MASTER 01

SLAVE 10

CLK25_DIVIDER

1 000

2 001

3 010

4 011

5 100

6 101

10 110

12 111



UG196 (v1.8.1) 2008 年 12 月 1 日

R

OOB_CLK_DIVIDER

1 000

2 001

4 010

6 011

8 100

10 101

12 110

14 111

PLL_DIVSEL_FB

1 10000

2 00000

3 00001

4 00010

5 00011

PLL_DIVSEL_REF1 010000

2 000000

PLL_RXDIVSEL_OUT

1 00

2 01

4 10


1 00

2 01

4 10

PLL_TXDIVSEL_OUT

1 00

2 01

4 10

RX_LOS_INVALID_INCR

1 000

2 001

4 010

8 011

16 100

32 101

64 110

128 111

表 D-1 : 特別な属性マッピング (続き)




付録 D : GTP_DUAL タイルのアドレスマップ R

属性ごとの DRP アドレス

表 D-2 に、属性名に従って DRP アドレスを示します。

RX_LOS_THRESHOLD

4 000

8 001

16 010

32 011

64 100

128 101

256 110

512 111

RX_SLIDE_MODEPCS 0

PMA 1

RX_STATUS_FMTPCIE 0

SATA 1

RX_XCLK_SELRXREC 0

RXUSR 1

TX_XCLK_SELTXOUT 0

TXUSR 1

表 D-1 : 特別な属性マッピング (続き)




UG196 (v1.8.1) 2008 年 12 月 1 日

付録 D : GTP_DUAL タイルのアドレスマップR

表 D

-2 :

属性

ごと

の D

RP

アド

レス

属性

ビッ

ト

0

1

2

3

4

5

6

7

8

9

10

11

12

13

14

15

16

17

18

19

20

21

22

23

24

25

26

27

28

29

30

31

AC

_CA

P_D

IS_0

49<14>

AC

_CA

P_D

IS_1

6<1>

AL

IGN

_CO

MM

A_W

OR

D_0

2b<12>

AL

IGN

_CO

MM

A_W

OR

D_1

24<3>

CH

AN

_BO

ND

_1_M

AX

_SK

EW

_0

2c<0>

2b<15>

2b<14>

2b<13>

CH

AN

_BO

ND

_1_M

AX

_SK

EW

_1

23<15>

24<0>

24<1>

24<2>

CH

AN

_BO

ND

_2_M

AX

_SK

EW

_0

2c<4>

2c<3>

2c<2>

2c<1>

CH

AN

_BO

ND

_2_M

AX

_SK

EW

_1

23<11>

23<12>

23<13>

23<14>

CH

AN

_BO

ND

_LE

VE

L_0

2c<7>

2c<6>

2c<5>

CH

AN

_BO

ND

_LE

VE

L_1

23<8>

23<9>

23<10>

CH

AN

_BO

ND

_MO

DE

_0

2c<9>

2c<8>

CH

AN

_BO

ND

_MO

DE

_1

23<6>

23<7>





CH

AN

_BO

ND

_SE

Q_1

_1_0

2d<3>

2d<2>

2d<1>

2d<0>

2c<15>

2c<14>

2c<13>

2c<12>

2c<11>

2c<10>

CH

AN

_BO

ND

_SE

Q_1

_1_1

22<12>

22<13>

22<14>

22<15>

23<0>

23<1>

23<2>

23<3>

23<4>

23<5>

CH

AN

_BO

ND

_SE

Q_1

_2_0

2d<13>

2d<12>

2d<11>

2d<10>

2d<9>

2d<8>

2d<7>

2d<6>

2d<5>

2d<4>

CH

AN

_BO

ND

_SE

Q_1

_2_1

22<2>

22<3>

22<4>

22<5>

22<6>

22<7>

22<8>

22<9>

22<10>

22<11>

CH

AN

_BO

ND

_SE

Q_1

_3_0

2e<7>

2e<6>

2e<5>

2e<4>

2e<3>

2e<2>

2e<1>

2e<0>

2d<15>

2d<14>

CH

AN

_BO

ND

_SE

Q_1

_3_1

21<8>

21<9>

21<10>

21<11>

21<12>

21<13>

21<14>

21<15>

22<0>

22<1>

CH

AN

_BO

ND

_SE

Q_1

_4_0

2f<1>

2f<0>

2e<15>

2e<14>

2e<13>

2e<12>

2e<11>

2e<10>

2e<9>

2e<8>

CH

AN

_BO

ND

_SE

Q_1

_4_1

20<14>

20<15>

21<0>

21<1>

21<2>

21<3>

21<4>

21<5>

21<6>

21<7>C

HA

N_B

ON

D_S

EQ

_1_E

NA

BL

E_0

2f<5>

2f<4>

2f<3>

2f<2>

CH

AN

_BO

ND

_SE

Q_1

_EN

AB

LE

_1

20<10>

20<11>

20<12>

20<13>C

HA

N_B

ON

D_S

EQ

_2_1

_0

2f<15>

2f<14>

2f<13>

2f<12>

2f<11>

2f<10>

2f<9>

2f<8>

2f<7>

2f<6>

CH

AN

_BO

ND

_SE

Q_2

_1_1

20<0>

20<1>

20<2>

20<3>

20<4>

20<5>

20<6>

20<7>

20<8>

20<9>

表 D

-2 :

属性

ごと

の D

RP

アド

レス

(続

き)

属性

ビッ

ト

0

1

2

3

4

5

6

7

8

9

10

11

12

13

14

15

16

17

18

19

20

21

22

23

24

25

26

27

28

29

30

31



UG196 (v1.8.1) 2008 年 12 月 1 日


CH

AN

_BO

ND

_SE

Q_2

_2_0

30<10>

30<9>

30<8>

30<7>

30<6>

30<5>

30<4>

30<3>

30<1>

30<0>

CH

AN

_BO

ND

_SE

Q_2

_2_1

1f<5>

1f<6>

1f<7>

1f<8>

1f<9>

1f<10>

1f<11>

1f<12>

1f<14>

1f<15>

CH

AN

_BO

ND

_SE

Q_2

_3_0

47<9>

47<8>

47<7>

47<6>

47<5>

47<4>

47<3>

47<2>

47<1>

30<11>

CH

AN

_BO

ND

_SE

Q_2

_3_1

8<6>

8<7>

8<8>

8<9>

8<10>

8<11>

8<12>

8<13>

8<14>

1f<4>

CH

AN

_BO

ND

_SE

Q_2

_4_0

48<3>

48<2>

48<1>

48<0>

47<15>

47<14>

47<13>

47<12>

47<11>

47<10>

CH

AN

_BO

ND

_SE

Q_2

_4_1

7<12>

7<13>

7<14>

7<15>

8<0>

8<1>

8<2>

8<3>

8<4>

8<5>

CH

AN

_BO

ND

_SE

Q_2

_EN

AB

LE

_0

39<14>

39<15>

3a<0>

3a<1>

CH

AN

_BO

ND

_SE

Q_2

_EN

AB

LE

_1

16<1>

16<0>

15<15>

15<14>

CH

AN

_BO

ND

_SE

Q_2

_USE

_0

39<13>

CH

AN

_BO

ND

_SE

Q_2

_USE

_1

16<2>

CH

AN

_BO

ND

_SE

Q_L

EN

_0

39<11>

39<12>

CH

AN

_BO

ND

_SE

Q_L

EN

_1

16<4>

16<3>

表 D

-2 :

属性

ごと

の D

RP

アド

レス

(続

き)

属性

ビッ

ト

0

1

2

3

4

5

6

7

8

9

10

11

12

13

14

15

16

17

18

19

20

21

22

23

24

25

26

27

28

29

30

31





CL

K_C

OR

_AD

J_L

EN

_0

39<9>

39<10>

CL

K_C

OR

_AD

J_L

EN

_1

16<6>

16<5>

CL

K_C

OR

_DE

T_L

EN

_0

39<7>

39<8>

CL

K_C

OR

_DE

T_L

EN

_1

16<8>

16<7>

CL

K_C

OR

_IN

SER

T_I

DL

E_F

LA

G_0

39<6>

CL

K_C

OR

_IN

SER

T_I

DL

E_F

LA

G_1

16<9>

CL

K_C

OR

_KE

EP_

IDL

E_0

39<5>

CL

K_C

OR

_KE

EP_

IDL

E_1

16<10>

CL

K_C

OR

_MA

X_L

AT

_0

38<15>

39<0>

39<1>

39<2>

39<3>

39<4>

CL

K_C

OR

_MA

X_L

AT

_1

17<0>

16<15>

16<14>

16<13>

16<12>

16<11>C

LK

_CO

R_M

IN_L

AT

_0

38<9>

38<10>

38<11>

38<12>

38<13>

38<14>

CL

K_C

OR

_MIN

_LA

T_1

17<6>

17<5>

17<4>

17<3>

17<2>

17<1>

表 D

-2 :

属性

ごと

の D

RP

アド

レス

(続

き)

属性

ビッ

ト

0

1

2

3

4

5

6

7

8

9

10

11

12

13

14

15

16

17

18

19

20

21

22

23

24

25

26

27

28

29

30

31



UG196 (v1.8.1) 2008 年 12 月 1 日


CL

K_C

OR

_PR

EC

ED

EN

CE

_0

38<8>

CL

K_C

OR

_PR

EC

ED

EN

CE

_1

17<7>

CL

K_C

OR

_RE

PEA

T_W

AIT

_0

38<2>

38<3>

38<4>

38<5>

38<6>

CL

K_C

OR

_RE

PEA

T_W

AIT

_1

17<13>

17<12>

17<11>

17<10>

17<9>

CL

K_C

OR

_SE

Q_1

_1_0

37<8>

37<9>

37<10>

37<11>

37<12>

37<13>

37<14>

37<15>

38<0>

38<1>

CL

K_C

OR

_SE

Q_1

_1_1

18<7>

18<6>

18<5>

18<4>

18<3>

18<2>

18<1>

18<0>

17<15>

17<14>

CL

K_C

OR

_SE

Q_1

_2_0

36<14>

36<15>

37<0>

37<1>

37<2>

37<3>

37<4>

37<5>

37<6>

37<7>

CL

K_C

OR

_SE

Q_1

_2_1

19<1>

19<0>

18<15>

18<14>

18<13>

18<12>

18<11>

18<10>

18<9>

18<8>C

LK

_CO

R_S

EQ

_1_3

_0

36<4>

36<5>

36<6>

36<7>

36<8>

36<9>

36<10>

36<11>

36<12>

36<13>

CL

K_C

OR

_SE

Q_1

_3_1

19<11>

19<10>

19<9>

19<8>

19<7>

19<6>

19<5>

19<4>

19<3>

19<2>

CL

K_C

OR

_SE

Q_1

_4_0

35<10>

35<11>

35<12>

35<13>

35<14>

35<15>

36<0>

36<1>

36<2>

36<3>

CL

K_C

OR

_SE

Q_1

_4_1

1a<5>

1a<4>

1a<3>

1a<2>

1a<1>

1a<0>

19<15>

19<14>

19<13>

19<12>

表 D

-2 :

属性

ごと

の D

RP

アド

レス

(続

き)

属性

ビッ

ト

0

1

2

3

4

5

6

7

8

9

10

11

12

13

14

15

16

17

18

19

20

21

22

23

24

25

26

27

28

29

30

31





CL

K_C

OR

_SE

Q_1

_EN

AB

LE

_0

35<6>

35<7>

35<8>

35<9>

CL

K_C

OR

_SE

Q_1

_EN

AB

LE

_1

1a<9>

1a<8>

1a<7>

1a<6>

CL

K_C

OR

_SE

Q_2

_1_0

34<12>

34<13>

34<14>

34<15>

35<0>

35<1>

35<2>

35<3>

35<4>

35<5>

CL

K_C

OR

_SE

Q_2

_1_1

1b<3>

1b<2>

1b<1>

1b<0>

1a<15>

1a<14>

1a<13>

1a<12>

1a<11>

1a<10>

CL

K_C

OR

_SE

Q_2

_2_0

34<2>

34<3>

34<4>

34<5>

34<6>

34<7>

34<8>

34<9>

34<10>

34<11>

CL

K_C

OR

_SE

Q_2

_2_1

1b<13>

1b<12>

1b<11>

1b<10>

1b<9>

1b<8>

1b<7>

1b<6>

1b<5>

1b<4>

CL

K_C

OR

_SE

Q_2

_3_0

33<8>

33<9>

33<10>

33<11>

33<12>

33<13>

33<14>

33<15>

34<0>

34<1>

CL

K_C

OR

_SE

Q_2

_3_1

1c<7>

1c<6>

1c<5>

1c<4>

1c<3>

1c<2>

1c<1>

1c<0>

1b<15>

1b<14>C

LK

_CO

R_S

EQ

_2_4

_0

32<14>

32<15>

33<0>

33<1>

33<2>

33<3>

33<4>

33<5>

33<6>

33<7>

CL

K_C

OR

_SE

Q_2

_4_1

1d<1>

1d<0>

1c<15>

1c<14>

1c<13>

1c<12>

1c<11>

1c<10>

1c<9>

1c<8>

CL

K_C

OR

_SE

Q_2

_EN

AB

LE

_0

32<10>

32<11>

32<12>

32<13>

CL

K_C

OR

_SE

Q_2

_EN

AB

LE

_11d<5>

1d<4>

1d<3>

1d<2>

表 D

-2 :

属性

ごと

の D

RP

アド

レス

(続

き)

属性

ビッ

ト

0

1

2

3

4

5

6

7

8

9

10

11

12

13

14

15

16

17

18

19

20

21

22

23

24

25

26

27

28

29

30

31



UG196 (v1.8.1) 2008 年 12 月 1 日


CL

K_C

OR

_SE

Q_2

_US

E_0

32<9>

CL

K_C

OR

_SE

Q_2

_US

E_1

1d<6>

CL

K_C

OR

RE

CT

_USE

_0

38<7>

CL

K_C

OR

RE

CT

_USE

_1

17<8>

CL

K25

_DIV

IDE

R

26<11>

26<10>

26<9>

CL

KIN

DC

_B

4<3>

CL

KN

OR

TH

_SE

L

4<8>

CL

KS

OU

TH

_SE

L

4<7>

CO

M_B

UR

ST

_VA

L_0

32<5>

32<6>

32<7>

32<8>

CO

M_B

UR

ST

_VA

L_1

1d<10>

1d<9>

1d<8>

1d<7>

CO

MM

A_1

0B_E

NA

BL

E_0

31<11>

31<12>

31<13>

31<14>

31<15>

32<0>

32<1>

32<2>

32<3>

32<4>

CO

MM

A_1

0B_E

NA

BL

E_1

1e<4>

1e<3>

1e<2>

1e<1>

1e<0>

1d<15>

1d<14>

1d<13>

1d<12>

1d<11>

CO

MM

A_D

OU

BL

E_0

31<10>

表 D

-2 :

属性

ごと

の D

RP

アド

レス

(続

き)

属性

ビッ

ト

0

1

2

3

4

5

6

7

8

9

10

11

12

13

14

15

16

17

18

19

20

21

22

23

24

25

26

27

28

29

30

31





CO

MM

A_D

OU

BL

E_1

1e<5>

DE

C_M

CO

MM

A_D

ET

EC

T_0

31<9>

DE

C_M

CO

MM

A_D

ET

EC

T_1

1f<3>

DE

C_P

CO

MM

A_D

ET

EC

T_0

46<4>

DE

C_P

CO

MM

A_D

ET

EC

T_1

1e<7>

DE

C_V

AL

ID_C

OM

MA

_ON

LY_0

31<7>

DE

C_V

AL

ID_C

OM

MA

_ON

LY_1

1e<8>

MC

OM

MA

_10B

_VA

LU

E_0

30<13>

30<14>

30<15>

31<0>

31<1>

31<2>

31<3>

31<4>

31<5>

31<6>

MC

OM

MA

_10B

_VA

LU

E_1

1f<2>

1f<1>

1f<0>

1e<15>

1e<14>

1e<13>

1e<12>

1e<11>

1e<10>

1e<9>M

CO

MM

A_D

ET

EC

T_0

30<12>

OO

B_C

LK

_DIV

IDE

R

26<14>

26<13>

26<12>

OO

BD

ET

EC

T_T

HR

ESH

OL

D_0

3a<3>

3a<4>

3a<5>

表 D

-2 :

属性

ごと

の D

RP

アド

レス

(続

き)

属性

ビッ

ト

0

1

2

3

4

5

6

7

8

9

10

11

12

13

14

15

16

17

18

19

20

21

22

23

24

25

26

27

28

29

30

31



UG196 (v1.8.1) 2008 年 12 月 1 日


OO

BD

ET

EC

T_T

HR

ES

HO

LD

_1

15<12>

15<11>

15<10>

OV

ER

SA

MP

LE

_MO

DE

26<15>

PCI_

EX

PR

ES

S_M

OD

E_0

46<15>

PCI_

EX

PR

ES

S_M

OD

E_1

9<0>

PCO

MM

A_1

0B_V

AL

UE

_0

46<5>

46<6>

46<7>

46<8>

46<9>

46<10>

46<11>

46<12>

46<13>

46<14>

PCO

MM

A_1

0B_V

AL

UE

_1

9<10>

9<9>

9<8>

9<7>

9<6>

9<5>

9<4>

9<3>

9<2>

9<1>

PC

S_C

OM

_CF

G

28<11>

28<10>

28<9>

28<8>

28<7>

28<6>

28<5>

28<4>

28<3>

28<2>

28<1>

28<0>

27<15>

27<14>

27<13>

27<12>

27<11>

27<10>

27<9>

27<8>

27<7>

27<6>

27<5>

27<4>

27<3>

27<2>

27<1>

27<0>

PC

OM

MA

_DE

TE

CT

_1

9<11>

PL

L_D

IVSE

L_F

B

29<0>

28<15>

28<14>

28<13>

28<12>

PL

L_D

IVS

EL

_RE

F

4<9>

4<10>

4<11>

4<12>

4<13>

4<14>P

LL

_RX

DIV

SE

L_O

UT

_0

46<2>

46<3>

PL

L_R

XD

IVS

EL

_OU

T_1

0a<0>

9<15>

表 D

-2 :

属性

ごと

の D

RP

アド

レス

(続

き)

属性

ビッ

ト

0

1

2

3

4

5

6

7

8

9

10

11

12

13

14

15

16

17

18

19

20

21

22

23

24

25

26

27

28

29

30

31





PL

L_S

ATA

_0

46<1>

PL

L_S

ATA

_1

9<14>

PLL

_TX

DIV

SE

L_C

OM

M_O

UT

4a<9>

4a<8>

PL

L_T

XD

IVS

EL

_OU

T_0

45<15>

46<0>

PL

L_T

XD

IVS

EL

_OU

T_1

5<4>

5<3>

PM

A_C

DR

_SC

AN

_0

44<4>

44<5>

44<6>

44<7>

44<8>

44<9>

44<10>

44<11>

44<12>

44<13>

44<14>

44<15>

45<0>

45<1>

45<2>

45<3>

45<4>

45<5>

45<6>

45<7>

45<8>

45<9>

45<10>

45<11>

45<12>

45<13>

45<14>

PM

A_C

DR

_SC

AN

_1

0b<11>

0b<10>

0b<9>

0b<8>

0b<7>

0b<6>

0b<5>

0b<4>

0b<3>

0b<2>

0b<1>

0b<0>

0a<15>

0a<14>

0a<13>

0a<12>

0a<11>

0a<10>

0a<9>

0a<8>

0a<7>

0a<6>

0a<5>

0a<4>

0a<3>

0a<2>

0a<1>

PM

A_R

X_C

FG

_0

49<10>

49<11>

48<10>

48<11>

48<12>

48<13>

48<4>

48<5>

48<6>

48<7>

48<8>

49<9>

49<13>

48<15>

49<0>

49<1>

49<2>

49<3>

49<4>

49<5>

49<6>

49<7>

49<8>

48<9>

49<12>

PM

A_R

X_C

FG

_1

6<5>

6<4>

7<5>

7<4>

7<3>

7<2>

7<11>

7<10>

7<9>

7<8>

7<7>

6<6>

6<2>

7<0>

6<15>

6<14>

6<13>

6<12>

6<11>

6<10>

6<9>

6<8>

6<7>

7<6>

6<3>

PR

BS_

ER

R_T

HR

ES

HO

LD

_0

42<4>

42<5>

42<6>

42<7>

42<8>

42<9>

42<10>

42<11>

42<12>

42<13>

42<14>

42<15>

43<0>

43<1>

43<2>

43<3>

43<4>

43<5>

43<6>

43<7>

43<8>

43<9>

43<10>

43<11>

43<12>

43<13>

43<14>

43<15>

44<0>

44<1>

44<2>

44<3>

PR

BS_

ER

R_T

HR

ES

HO

LD

_1

0d<11>

0d<10>

0d<9>

0d<8>

0d<7>

0d<6>

0d<5>

0d<4>

0d<3>

0d<2>

0d<1>

0d<0>

0c<15>

0c<14>

0c<13>

0c<12>

0c<11>

0c<10>

0c<9>

0c<8>

0c<7>

0c<6>

0c<5>

0c<4>

0c<3>

0c<2>

0c<1>

0c<0>

0b<15>

0b<14>

0b<13>

0b<12>

RC

V_T

ER

M_G

ND

_0

4a<0>

表 D

-2 :

属性

ごと

の D

RP

アド

レス

(続

き)

属性

ビッ

ト

0

1

2

3

4

5

6

7

8

9

10

11

12

13

14

15

16

17

18

19

20

21

22

23

24

25

26

27

28

29

30

31



UG196 (v1.8.1) 2008 年 12 月 1 日


RC

V_T

ER

M_G

ND

_1

5<15>

RC

V_T

ER

M_M

ID_0

49<15>

RC

V_T

ER

M_M

ID_1

6<0>

RC

V_T

ER

M_V

TT

RX

_0

4a<1>

RC

V_T

ER

M_V

TT

RX

_1

5<14>

RE

FCL

K_S

EL

[2:0

]

4<6>

4<5>

4<4>

RX

_BU

FFE

R_U

SE

_0

42<3>

RX

_BU

FFE

R_U

SE

_1

0d<12>

RX

_DE

CO

DE

_SE

Q_M

AT

CH

_0

42<2>

RX

_DE

CO

DE

_SE

Q_M

AT

CH

_1

0d<13>

RX

_LO

S_I

NV

AL

ID_I

NC

R_0

41<15>

42<0>

42<1>

RX

_LO

S_I

NV

AL

ID_I

NC

R_1

0e<0>

0d<15>

0d<14>

表 D

-2 :

属性

ごと

の D

RP

アド

レス

(続

き)

属性

ビッ

ト

0

1

2

3

4

5

6

7

8

9

10

11

12

13

14

15

16

17

18

19

20

21

22

23

24

25

26

27

28

29

30

31





RX

_LO

S_T

HR

ESH

OL

D_0

41<11>

41<12>

41<13>

RX

_LO

S_T

HR

ESH

OL

D_1

0e<4>

0e<3>

0e<2>

RX

_LO

SS

_OF

_SY

NC

_FS

M_0

41<14>

RX

_LO

SS

_OF

_SY

NC

_FS

M_1

0e<1>

RX

_SL

IDE

_MO

DE

_0

41<10>

RX

_SL

IDE

_MO

DE

_1

0e<5>

RX

_STA

TU

S_F

MT

_0

41<9>

RX

_STA

TU

S_F

MT

_1

0e<6>

RX

_XC

LK

_SE

L_0

41<8>

RX

_XC

LK

_SE

L_1

0e<7>

SATA

_BU

RST

_VA

L_0

41<5>

41<6>

41<7>

SATA

_BU

RST

_VA

L_1

0e<10>

0e<9>

0e<8>

表 D

-2 :

属性

ごと

の D

RP

アド

レス

(続

き)

属性

ビッ

ト

0

1

2

3

4

5

6

7

8

9

10

11

12

13

14

15

16

17

18

19

20

21

22

23

24

25

26

27

28

29

30

31



UG196 (v1.8.1) 2008 年 12 月 1 日


SATA

_ID

LE

_VA

L_0

41<2>

41<3>

41<4>

SATA

_ID

LE

_VA

L_1

0e<13>

0e<12>

0e<11>

SATA

_MA

X_B

UR

ST_0

40<12>

40<13>

40<14>

40<15>

41<0>

41<1>

SATA

_MA

X_B

UR

ST_1

0f<3>

0f<2>

0f<1>

0f<0>

0e<15>

0e<14>

SATA

_MA

X_I

NIT

_0

40<6>

40<7>

40<8>

40<9>

40<10>

40<11>

SATA

_MA

X_I

NIT

_1

0f<9>

0f<8>

0f<7>

0f<6>

0f<5>

0f<4>

SATA

_MA

X_W

AK

E_0

40<0>

40<1>

40<2>

40<3>

40<4>

40<5>

SATA

_MA

X_W

AK

E_1

0f<15>

0f<14>

0f<13>

0f<12>

0f<11>

0f<10>

SATA

_MIN

_BU

RST

_0

3f<10>

3f<11>

3f<12>

3f<13>

3f<14>

3f<15>

SATA

_MIN

_BU

RST

_1

10<5>

10<4>

10<3>

10<2>

10<1>

10<0>SA

TA_M

IN_I

NIT

_0

3f<4>

3f<5>

3f<6>

3f<7>

3f<8>

3f<9>

SATA

_MIN

_IN

IT_1

10<11>

10<10>

10<9>

10<8>

10<7>

10<6>

表 D

-2 :

属性

ごと

の D

RP

アド

レス

(続

き)

属性

ビッ

ト

0

1

2

3

4

5

6

7

8

9

10

11

12

13

14

15

16

17

18

19

20

21

22

23

24

25

26

27

28

29

30

31





SATA

_MIN

_WA

KE

_0

3e<14>

3e<15>

3f<0>

3f<1>

3f<2>

3f<3>

SATA

_MIN

_WA

KE

_1

11<1>

11<0>

10<15>

10<14>

10<13>

10<12>

TE

RM

INA

TIO

N_C

TR

L

29<5>

29<4>

29<3>

29<2>

29<1>

TE

RM

INA

TIO

N_O

VR

D

29<6>

TR

AN

S_T

IME

_FR

OM

_P2_

0

3d<13>

3d<14>

3d<15>

3e<0>

3e<1>

3e<2>

3e<3>

3e<4>

3e<5>

3e<6>

3e<7>

3e<8>

3e<9>

3e<10>

3e<11>

3e<12>

TR

AN

S_T

IME

_FR

OM

_P2_

1

12<2>

12<1>

12<0>

11<15>

11<14>

11<13>

11<12>

11<11>

11<10>

11<9>

11<8>

11<7>

11<6>

11<5>

11<4>

11<3>T

RA

NS

_TIM

E_N

ON

_P2_

0

3c<13>

3c<14>

3c<15>

3d<0>

3d<1>

3d<2>

3d<3>

3d<4>

3d<5>

3d<6>

3d<7>

3d<8>

3d<9>

3d<10>

3d<11>

3d<12>

TR

AN

S_T

IME

_NO

N_P

2_1

13<2>

13<1>

13<0>

12<15>

12<14>

12<13>

12<12>

12<11>

12<10>

12<9>

12<8>

12<7>

12<6>

12<5>

12<4>

12<3>

TR

AN

S_T

IME

_TO

_P2_

0

3b<13>

3b<14>

3b<15>

3c<0>

3c<1>

3c<2>

3c<3>

3c<4>

3c<5>

3c<6>

3c<7>

3c<8>

3c<9>

3c<10>

3c<11>

3c<12>

TR

AN

S_T

IME

_TO

_P2_

1

14<2>

14<1>

14<0>

13<15>

13<14>

13<13>

13<12>

13<11>

13<10>

13<9>

13<8>

13<7>

13<6>

13<5>

13<4>

13<3>

TX

_BU

FFE

R_U

SE

_0

3b<12>

TX

_BU

FFE

R_U

SE

_1

14<3>

表 D

-2 :

属性

ごと

の D

RP

アド

レス

(続

き)

属性

ビッ

ト

0

1

2

3

4

5

6

7

8

9

10

11

12

13

14

15

16

17

18

19

20

21

22

23

24

25

26

27

28

29

30

31



UG196 (v1.8.1) 2008 年 12 月 1 日


TX

_DIF

F_B

OO

ST

_0

4a<13>

TX

_DIF

F_B

OO

ST

_1

5<2>

TX

_SY

NC

_FIL

TE

RB

24<13>

TX

_XC

LK

_SE

L_0

3a<8>

TX

_XC

LK

_SE

L_1

15<7>

表 D

-2 :

属性

ごと

の D

RP

アド

レス

(続

き)

属性

ビッ

ト

0

1

2

3

4

5

6

7

8

9

10

11

12

13

14

15

16

17

18

19

20

21

22

23

24

25

26

27

28

29

30

31





ビット位置ごとの DRP アドレス

このセクションでは、 DRP アドレスおよびビット位置に従って属性を示します。

• 表 D-3、 DRP アドレス 0x00 - 0x07

• 表 D-4、 DRP アドレス 0x08 - 0x0F

• 表 D-5、 DRP アドレス 0x10 - 0x17


• 表 D-7、 DRP アドレス 0x20 - 0x27


• 表 D-9、 DRP アドレス 0x30 - 0x37


• 表 D-11、 DRP アドレス 0x40 - 0x47




UG196 (v1.8.1) 2008 年 12 月 1 日

ビット位置ごとの DRP アドレスR

表 D-3 : DRP アドレス 0x00 - 0x07

ビットアドレス

0x00 0x01 0x02 0x03 0x04 0x05 0x06 0x07

0 変更不可変更不可変更不可変更不可変更不可変更不可RCV_TERM_

MID_1PMA_RX_CFG_1[13]

1 変更不可変更不可変更不可変更不可変更不可変更不可AC_CAP_

DIS_1変更不可

2 変更不可変更不可変更不可変更不可変更不可TX_DIFF_BOOST_1

PMA_RX_CFG_1[12]

PMA_RX_CFG_1[5]

3 変更不可変更不可変更不可変更不可 CLKINDC_BPLL_TXDIVSE

L_OUT_1[1]PMA_RX_CFG_1[24]

PMA_RX_CFG_1[4]

4 変更不可変更不可変更不可変更不可REFCLK_

SEL[2]PLL_TXDIVSE

L_OUT_1[0]PMA_RX_CFG_1[1]

PMA_RX_CFG_1[3]


SEL[1]変更不可

PMA_RX_CFG_1[0]

PMA_RX_CFG_1[2]


SEL[0]変更不可

PMA_RX_CFG_1[11]

PMA_RX_CFG_1[23]

7 変更不可変更不可変更不可変更不可CLKSOUTH_

SEL変更不可

PMA_RX_CFG_1[22]

PMA_RX_CFG_1[10]

8 変更不可変更不可変更不可変更不可CLKNORTH_

SEL変更不可

PMA_RX_CFG_1[21]

PMA_RX_CFG_1[9]

9 変更不可変更不可変更不可変更不可PLL_DIVSEL_

REF[0]変更不可

PMA_RX_CFG_1[20]

PMA_RX_CFG_1[8]


REF[1]変更不可

PMA_RX_CFG_1[19]

PMA_RX_CFG_1[7]


REF[2]変更不可

PMA_RX_CFG_1[18]

PMA_RX_CFG_1[6]


REF[3]変更不可

PMA_RX_CFG_1[17]

CHAN_BOND_

SEQ_2_4_1[0]


REF[4]変更不可

PMA_RX_CFG_1[16]

CHAN_BOND_

SEQ_2_4_1[1]


REF[5]RCV_TERM_

VTTRX_1PMA_RX_CFG_1[15]

CHAN_BOND_

SEQ_2_4_1[2]

15 変更不可変更不可変更不可変更不可変更不可RCV_TERM_

GND_1PMA_RX_CFG_1[14]

CHAN_BOND_

SEQ_2_4_1[3]




表 D-4 : DRP アドレス 0x08 - 0x0F


0x08 0x09 0x0A 0x0B 0x0C 0x0D 0x0E 0x0F

0CHAN_BOND_

SEQ_2_4_1[4]

PCI_EXPRESS_MODE_1

PLL_RXDIVSEL_

OUT_1[0]

PMA_CDR_SCAN_1[11]

PRBS_ERR_THRESHOL

D_1[27]

PRBS_ERR_THRESHOL

D_1[11]

RX_LOS_INVALID_INCR_1[0]

SATA_MAX_BURST_1[3]

1CHAN_BOND_

SEQ_2_4_1[5]

PCOMMA_10B_VALUE

_1[9]

PMA_CDR_SCAN_1[26]

PMA_CDR_SCAN_1[10]

PRBS_ERR_THRESHOL

D_1[26]

PRBS_ERR_THRESHOL

D_1[10]

RX_LOSS_OF_SYNC_

FSM_1

SATA_MAX_BURST_1[2]

2CHAN_BOND_

SEQ_2_4_1[6]

PCOMMA_10B_VALUE

_1[8]

PMA_CDR_SCAN_1[25]

PMA_CDR_SCAN_1[9]

PRBS_ERR_THRESHOL

D_1[25]

PRBS_ERR_THRESHOL

D_1[9]

RX_LOS_THRESHOL

D_1[2]

SATA_MAX_BURST_1[1]

3CHAN_BOND_

SEQ_2_4_1[7]

PCOMMA_10B_VALUE

_1[7]

PMA_CDR_SCAN_1[24]

PMA_CDR_SCAN_1[8]

PRBS_ERR_THRESHOL

D_1[24]

PRBS_ERR_THRESHOL

D_1[8]

RX_LOS_THRESHOL

D_1[1]

SATA_MAX_BURST_1[0]

4CHAN_BOND_

SEQ_2_4_1[8]

PCOMMA_10B_VALUE

_1[6]

PMA_CDR_SCAN_1[23]

PMA_CDR_SCAN_1[7]

PRBS_ERR_THRESHOL

D_1[23]

PRBS_ERR_THRESHOL

D_1[7]

RX_LOS_THRESHOL

D_1[0]

SATA_MAX_INIT_1[5]

5CHAN_BOND_

SEQ_2_4_1[9]

PCOMMA_10B_VALUE

_1[5]

PMA_CDR_SCAN_1[22]

PMA_CDR_SCAN_1[6]

PRBS_ERR_THRESHOL

D_1[22]

PRBS_ERR_THRESHOL

D_1[6]

RX_SLIDE_MODE_1

SATA_MAX_INIT_1[4]

6CHAN_BOND_

SEQ_2_3_1[0]

PCOMMA_10B_VALUE

_1[4]

PMA_CDR_SCAN_1[21]

PMA_CDR_SCAN_1[5]

PRBS_ERR_THRESHOL

D_1[21]

PRBS_ERR_THRESHOL

D_1[5]

RX_STATUS_FMT_1

SATA_MAX_INIT_1[3]

7CHAN_BOND_

SEQ_2_3_1[1]

PCOMMA_10B_VALUE

_1[3]

PMA_CDR_SCAN_1[20]

PMA_CDR_SCAN_1[4]

PRBS_ERR_THRESHOL

D_1[20]

PRBS_ERR_THRESHOL

D_1[4]

RX_XCLK_SEL_1

SATA_MAX_INIT_1[2]

8CHAN_BOND_

SEQ_2_3_1[2]

PCOMMA_10B_VALUE

_1[2]

PMA_CDR_SCAN_1[19]

PMA_CDR_SCAN_1[3]

PRBS_ERR_THRESHOL

D_1[19]

PRBS_ERR_THRESHOL

D_1[3]

SATA_BURST_VAL_1[2]

SATA_MAX_INIT_1[1]

9CHAN_BOND_

SEQ_2_3_1[3]

PCOMMA_10B_VALUE

_1[1]

PMA_CDR_SCAN_1[18]

PMA_CDR_SCAN_1[2]

PRBS_ERR_THRESHOL

D_1[18]

PRBS_ERR_THRESHOL

D_1[2]

SATA_BURST_VAL_1[1]

SATA_MAX_INIT_1[0]

10CHAN_BOND_

SEQ_2_3_1[4]

PCOMMA_10B_VALUE

_1[0]

PMA_CDR_SCAN_1[17]

PMA_CDR_SCAN_1[1]

PRBS_ERR_THRESHOL

D_1[17]

PRBS_ERR_THRESHOL

D_1[1]

SATA_BURST_VAL_1[0]

SATA_MAX_WAKE_1[5]

11CHAN_BOND_

SEQ_2_3_1[5]

PCOMMA_DETECT_1

PMA_CDR_SCAN_1[16]

PMA_CDR_SCAN_1[0]

PRBS_ERR_THRESHOL

D_1[16]

PRBS_ERR_THRESHOL

D_1[0]

SATA_IDLE_VAL_1[2]

SATA_MAX_WAKE_1[4]

12CHAN_BOND_

SEQ_2_3_1[6]変更不可

PMA_CDR_SCAN_1[15]

PRBS_ERR_THRESHOL

D_1[31]

PRBS_ERR_THRESHOL

D_1[15]

RX_BUFFER_USE_1

SATA_IDLE_VAL_1[1]

SATA_MAX_WAKE_1[3]

13CHAN_BOND_

SEQ_2_3_1[7]変更不可

PMA_CDR_SCAN_1[14]

PRBS_ERR_THRESHOL

D_1[30]

PRBS_ERR_THRESHOL

D_1[14]

RX_DECODE_SEQ_

MATCH_1

SATA_IDLE_VAL_1[0]

SATA_MAX_WAKE_1[2]



UG196 (v1.8.1) 2008 年 12 月 1 日


14CHAN_BOND_

SEQ_2_3_1[8]PLL_SATA_1

PMA_CDR_SCAN_1[13]

PRBS_ERR_THRESHOL

D_1[29]

PRBS_ERR_THRESHOL

D_1[13]


SATA_MAX_BURST_1[5]

SATA_MAX_WAKE_1[1]

15 変更不可

PLL_RXDIVSEL_

OUT_1[1]

PMA_CDR_SCAN_1[12]

PRBS_ERR_THRESHOL

D_1[28]

PRBS_ERR_THRESHOL

D_1[12]


SATA_MAX_BURST_1[4]

SATA_MAX_WAKE_1[0]

表 D-4 : DRP アドレス 0x08 - 0x0F (続き)


0x08 0x09 0x0A 0x0B 0x0C 0x0D 0x0E 0x0F

表 D-5 : DRP アドレス 0x10 - 0x17


0x10 0x11 0x12 0x13 0x14 0x15 0x16 0x17

0SATA_MIN_BURST_1[5]

SATA_MIN_WAKE_1[1]

TRANS_TIME_FROM_P2_1[2]

TRANS_TIME_NON_P2_1[2]

TRANS_TIME_TO_

P2_1[2]変更不可

CHAN_BOND_SEQ_2_ENABL

E_1[2]

CLK_COR_MAX_LAT_

1[0]


SATA_MIN_WAKE_1[0]



TRANS_TIME_TO_

P2_1[1]変更不可


E_1[1]

CLK_COR_MIN_LAT_

1[5]


変更不可



TRANS_TIME_TO_

P2_1[0]変更不可


CLK_COR_MIN_LAT_

1[4]




TRANS_TIME_TO_

P2_1[15]

TX_BUFFER_

USE_1変更不可

CHAN_BOND_SEQ_LEN_1[1]

CLK_COR_MIN_LAT_

1[3]




TRANS_TIME_TO_

P2_1[14]変更不可変更不可

CHAN_BOND_SEQ_LEN_1[0]

CLK_COR_MIN_LAT_

1[2]




TRANS_TIME_TO_


CLK_COR_ADJ_LEN_

1[1]

CLK_COR_MIN_LAT_1[1]

6SATA_MIN_INIT_1[5]



TRANS_TIME_TO_


CLK_COR_ADJ_LEN_

1[0]

CLK_COR_MIN_LAT_1[0]

7SATA_MIN_INIT_1[4]



TRANS_TIME_TO_

P2_1[11]変更不可

TX_XCLK_SEL_1

CLK_COR_DET_LEN_

1[1]

CLK_COR_PRECEDENC

E_1

8SATA_MIN_INIT_1[3]



TRANS_TIME_TO_


CLK_COR_DET_LEN_

1[0]

CLK_CORRECT_

USE_1

9SATA_MIN_INIT_1[2]


TRANS_TIME_NON

_P2_1[9]

TRANS_TIME_TO_


CLK_COR_INSERT_

IDLE_FLAG_1

CLK_COR_REPEAT_WAIT_1[4]




10SATA_MIN_INIT_1[1]


TRANS_TIME_NON

_P2_1[8]

TRANS_TIME_TO_

P2_1[8]変更不可

OOBDETECT_THRESHOL

D_1[2]

CLK_COR_KEEP_IDLE_1


11SATA_MIN_INIT_1[0]


TRANS_TIME_NON

_P2_1[7]

TRANS_TIME_TO_

P2_1[7]変更不可

OOBDETECT_THRESHOL

D_1[1]

CLK_COR_MAX_LAT_

1[5]


12SATA_MIN_WAKE_1[5]


TRANS_TIME_NON

_P2_1[6]

TRANS_TIME_TO_

P2_1[6]変更不可

OOBDETECT_THRESHOL

D_1[0]

CLK_COR_MAX_LAT_

1[4]




TRANS_TIME_NON

_P2_1[5]

TRANS_TIME_TO_


CLK_COR_MAX_LAT_

1[3]




TRANS_TIME_NON

_P2_1[4]

TRANS_TIME_TO_

P2_1[4]変更不可

CHAN_BOND_SEQ_2_

ENABLE_1[4]

CLK_COR_MAX_LAT_

1[2]

CLK_COR_SEQ_1_1_1[9]



TRANS_TIME_NON

_P2_1[3]

TRANS_TIME_TO_

P2_1[3]変更不可

CHAN_BOND_SEQ_2_

ENABLE_1[3]

CLK_COR_MAX_LAT_

1[1]


表 D-5 : DRP アドレス 0x10 - 0x17 (続き)


0x10 0x11 0x12 0x13 0x14 0x15 0x16 0x17



0x18 0x19 0x1A 0x1B 0x1C 0x1D 0x1E 0x1F

0CLK_COR_

SEQ_1_1_1[7]CLK_COR_





SEQ_2_4_1[1]

COMMA_10B_ENABL

E_1[4]

MCOMMA_10B_VALUE

_1[2]

1CLK_COR_






SEQ_2_4_1[0]

COMMA_10B_ENABL

E_1[3]

MCOMMA_10B_VALUE

_1[1]

2CLK_COR_





SEQ_2_3_1[5]

CLK_COR_SEQ_2_

ENABLE_1[4]

COMMA_10B_

ENABLE_1[2]

MCOMMA_10B_VALUE

_1[0]

3CLK_COR_





SEQ_2_3_1[4]

CLK_COR_SEQ_2_

ENABLE_1[3]

COMMA_10B_

ENABLE_1[1]

MCOMMA_DETECT_1

4CLK_COR_





SEQ_2_3_1[3]

CLK_COR_SEQ_2_

ENABLE_1[2]

COMMA_10B_

ENABLE_1[0]

CHAN_BOND_SEQ_

2_3_1[9]

5CLK_COR_





SEQ_2_3_1[2]

CLK_COR_SEQ_2_

ENABLE_1[1]

COMMA_DOUBLE_1

CHAN_BOND_SEQ_

2_2_1[0]

6CLK_COR_


SEQ_1_3_1[5]

CLK_COR_SEQ_1_

ENABLE_1[4]



CLK_COR_SEQ_2_USE_1

DEC_MCOMMA_DETECT_1

CHAN_BOND_SEQ_

2_2_1[1]



UG196 (v1.8.1) 2008 年 12 月 1 日


7CLK_COR_


SEQ_1_3_1[4]

CLK_COR_SEQ_1_

ENABLE_1[3]



COM_BURST_VAL_1[3]

DEC_PCOMMA_DETECT_1

CHAN_BOND_SEQ_

2_2_1[2]

8CLK_COR_


SEQ_1_3_1[3]

CLK_COR_SEQ_1_

ENABLE_1[2]



COM_BURST_VAL_1[2]

DEC_VALID_

COMMA_ONLY_1

CHAN_BOND_SEQ_

2_2_1[3]

9CLK_COR_


SEQ_1_3_1[2]

CLK_COR_SEQ_1_

ENABLE_1[1]



COM_BURST_VAL_1[1]

MCOMMA_10B_VALUE

_1[9]

CHAN_BOND_SEQ_

2_2_1[4]

10CLK_COR_





SEQ_2_4_1[7]COM_BURST_VAL_1[0]

MCOMMA_10B_VALUE

_1[8]

CHAN_BOND_SEQ_

2_2_1[5]

11CLK_COR_





SEQ_2_4_1[6]

COMMA_10B_

ENABLE_1[9]

MCOMMA_10B_VALUE

_1[7]

CHAN_BOND_SEQ_

2_2_1[6]

12CLK_COR_





SEQ_2_4_1[5]

COMMA_10B_

ENABLE_1[8]

MCOMMA_10B_VALUE

_1[6]

CHAN_BOND_SEQ_

2_2_1[7]

13CLK_COR_





SEQ_2_4_1[4]

COMMA_10B_

ENABLE_1[7]

MCOMMA_10B_VALUE

_1[5]変更不可

14CLK_COR_





SEQ_2_4_1[3]

COMMA_10B_

ENABLE_1[6]

MCOMMA_10B_VALUE

_1[4]

CHAN_BOND_SEQ_

2_2_1[8]

15CLK_COR_





SEQ_2_4_1[2]

COMMA_10B_ENABL

E_1[5]

MCOMMA_10B_VALUE

_1[3]

CHAN_BOND_SEQ_

2_2_1[9]



0x18 0x19 0x1A 0x1B 0x1C 0x1D 0x1E 0x1F

表 D-7 : DRP アドレス 0x20 - 0x27


0x20 0x21 0x22 0x23 0x24 0x25 0x26 0x27

0CHAN_

BOND_SEQ_2_1_1[0]

CHAN_BOND_SEQ

_1_4_1[2]

CHAN_BOND_SEQ

_1_3_1[8]

CHAN_BOND_SEQ

_1_1_1[4]

CHAN_BOND_1_MAX_SKE

W_1[1]

変更不可変更不可PCS_COM_

CFG[27]

1CHAN_

BOND_SEQ_2_1_1[1]

CHAN_BOND_SEQ

_1_4_1[3]

CHAN_BOND_SEQ

_1_3_1[9]

CHAN_BOND_SEQ

_1_1_1[5]

CHAN_BOND_1_MAX_SKE

W_1[2]


CFG[26]

2CHAN_

BOND_SEQ_2_1_1[2]

CHAN_BOND_SEQ

_1_4_1[4]

CHAN_BOND_SEQ

_1_2_1[0]

CHAN_BOND_SEQ

_1_1_1[6]

CHAN_BOND_1_MAX_SKE

W_1[3]


CFG[25]




3CHAN_

BOND_SEQ_2_1_1[3]

CHAN_BOND_SEQ

_1_4_1[5]

CHAN_BOND_SEQ

_1_2_1[1]

CHAN_BOND_SEQ

_1_1_1[7]

ALIGN_COMMA_WORD_1


CFG[24]

4CHAN_

BOND_SEQ_2_1_1[4]

CHAN_BOND_SEQ

_1_4_1[6]

CHAN_BOND_SEQ

_1_2_1[2]

CHAN_BOND_SEQ

_1_1_1[8]変更不可変更不可変更不可

PCS_COM_CFG[23]

5CHAN_

BOND_SEQ_2_1_1[5]

CHAN_BOND_SEQ

_1_4_1[7]

CHAN_BOND_SEQ

_1_2_1[3]

CHAN_BOND_SEQ

_1_1_1[9]変更不可変更不可変更不可

PCS_COM_CFG[22]

6CHAN_

BOND_SEQ_2_1_1[6]

CHAN_BOND_SEQ

_1_4_1[8]

CHAN_BOND_SEQ

_1_2_1[4]

CHAN_BOND_

MODE_1[0]変更不可変更不可変更不可

PCS_COM_CFG[21]

7CHAN_

BOND_SEQ_2_1_1[7]

CHAN_BOND_SEQ

_1_4_1[9]

CHAN_BOND_SEQ

_1_2_1[5]

CHAN_BOND_

MODE_1[1]変更不可変更不可変更不可

PCS_COM_CFG[20]

8CHAN_

BOND_SEQ_2_1_1[8]

CHAN_BOND_SEQ

_1_3_1[0]

CHAN_BOND_SEQ

_1_2_1[6]

CHAN_BOND_

LEVEL_1[0]変更不可変更不可変更不可

PCS_COM_CFG[19]

9CHAN_

BOND_SEQ_2_1_1[9]

CHAN_BOND_SEQ

_1_3_1[1]

CHAN_BOND_SEQ

_1_2_1[7]

CHAN_BOND_

LEVEL_1[1]変更不可変更不可

CLK25_DIVIDER[2]

PCS_COM_CFG[18]

10


E_1[1]

CHAN_BOND_SEQ

_1_3_1[2]

CHAN_BOND_SEQ

_1_2_1[8]

CHAN_BOND_

LEVEL_1[2]変更不可変更不可

CLK25_DIVIDER[1]

PCS_COM_CFG[17]

11


E_1[2]

CHAN_BOND_SEQ

_1_3_1[3]

CHAN_BOND_SEQ

_1_2_1[9]

CHAN_BOND_2_MAX_SKE

W_1[0]

変更不可変更不可CLK25_

DIVIDER[0]PCS_COM_

CFG[16]

12


E_1[3]

CHAN_BOND_SEQ

_1_3_1[4]

CHAN_BOND_SEQ

_1_1_1[0]

CHAN_BOND_2_MAX_SKE

W_1[1]

変更不可変更不可OOB_CLK_DIVIDER[2]

PCS_COM_CFG[15]

13


E_1[4]

CHAN_BOND_SEQ

_1_3_1[5]

CHAN_BOND_SEQ

_1_1_1[1]

CHAN_BOND_2_MAX_SKE

W_1[2]

TX_SYNC_FILTERB

変更不可OOB_CLK_DIVIDER[1]

PCS_COM_CFG[14]

14CHAN_

BOND_SEQ_1_4_1[0]

CHAN_BOND_SEQ

_1_3_1[6]

CHAN_BOND_SEQ

_1_1_1[2]

CHAN_BOND_2_MAX_SKE

W_1[3]

変更不可変更不可OOB_CLK_DIVIDER[0]

PCS_COM_CFG[13]

15CHAN_

BOND_SEQ_1_4_1[1]

CHAN_BOND_SEQ

_1_3_1[7]

CHAN_BOND_SEQ

_1_1_1[3]

CHAN_BOND_1_MAX_SKE

W_1[0]

変更不可変更不可OVERSAMPL

E_MODEPCS_COM_

CFG[12]

表 D-7 : DRP アドレス 0x20 - 0x27 (続き)


0x20 0x21 0x22 0x23 0x24 0x25 0x26 0x27



UG196 (v1.8.1) 2008 年 12 月 1 日




0x28 0x29 0x2A 0x2B 0x2C 0x2D 0x2E 0x2F

0PCS_COM_

CFG[11]PLL_DIVSEL

_FB[0]変更不可変更不可

CHAN_BOND_1_

MAX_SKEW_0[0]

CHAN_BOND_SEQ

_1_1_0[3]

CHAN_BOND_SEQ

_1_3_0[7]

CHAN_BOND_SEQ

_1_4_0[1]

1PCS_COM_

CFG[10]TERMINATION

_CTRL[4] 変更不可変更不可

CHAN_BOND_2_

MAX_SKEW_0[3]

CHAN_BOND_SEQ

_1_1_0[2]

CHAN_BOND_SEQ

_1_3_0[6]

CHAN_BOND_SEQ

_1_4_0[0]

2PCS_COM_

CFG[9]TERMINATION


CHAN_BOND_2_

MAX_SKEW_0[2]

CHAN_BOND_SEQ

_1_1_0[1]

CHAN_BOND_SEQ

_1_3_0[5]

CHAN_BOND_SEQ_1_ENABLE

_0[4]

3PCS_COM_

CFG[8]TERMINATION


CHAN_BOND_2_

MAX_SKEW_0[1]

CHAN_BOND_SEQ

_1_1_0[0]

CHAN_BOND_SEQ

_1_3_0[4]


_0[3]

4PCS_COM_

CFG[7]TERMINATION


CHAN_BOND_2_

MAX_SKEW_0[0]

CHAN_BOND_SEQ

_1_2_0[9]

CHAN_BOND_SEQ

_1_3_0[3]


_0[2]

5PCS_COM_

CFG[6]TERMINATION


CHAN_BOND_

LEVEL_0[2]

CHAN_BOND_SEQ

_1_2_0[8]

CHAN_BOND_SEQ

_1_3_0[2]


_0[1]

6PCS_COM_

CFG[5]TERMINATION

_OVRD 変更不可変更不可

CHAN_BOND_

LEVEL_0[1]

CHAN_BOND_SEQ

_1_2_0[7]

CHAN_BOND_SEQ

_1_3_0[1]

CHAN_BOND_SEQ

_2_1_0[9]

7PCS_COM_

CFG[4]変更不可変更不可変更不可

CHAN_BOND_

LEVEL_0[0]

CHAN_BOND_SEQ

_1_2_0[6]

CHAN_BOND_SEQ

_1_3_0[0]

CHAN_BOND_SEQ

_2_1_0[8]

8PCS_COM_


CHAN_BOND_

MODE_0[1]

CHAN_BOND_SEQ

_1_2_0[5]

CHAN_BOND_SEQ

_1_4_0[9]

CHAN_BOND_SEQ

_2_1_0[7]

9PCS_COM_


CHAN_BOND_

MODE_0[0]

CHAN_BOND_SEQ

_1_2_0[4]

CHAN_BOND_SEQ

_1_4_0[8]

CHAN_BOND_SEQ

_2_1_0[6]

10PCS_COM_


CHAN_BOND_SEQ

_1_1_0[9]

CHAN_BOND_SEQ

_1_2_0[3]

CHAN_BOND_SEQ

_1_4_0[7]

CHAN_BOND_SEQ

_2_1_0[5]

11PCS_COM_


CHAN_BOND_SEQ

_1_1_0[8]

CHAN_BOND_SEQ

_1_2_0[2]

CHAN_BOND_SEQ

_1_4_0[6]

CHAN_BOND_SEQ

_2_1_0[4]




12PLL_DIVSE

L_FB[4]変更不可変更不可

ALIGN_COMMA_WORD_0

CHAN_BOND_SEQ

_1_1_0[7]

CHAN_BOND_SEQ

_1_2_0[1]

CHAN_BOND_SEQ

_1_4_0[5]

CHAN_BOND_SEQ

_2_1_0[3]

13PLL_DIVSE


CHAN_BOND_1_

MAX_SKEW_0[3]

CHAN_BOND_SEQ

_1_1_0[6]

CHAN_BOND_SEQ

_1_2_0[0]

CHAN_BOND_SEQ

_1_4_0[4]

CHAN_BOND_SEQ

_2_1_0[2]

14PLL_DIVSE


CHAN_BOND_1_

MAX_SKEW_0[2]

CHAN_BOND_SEQ

_1_1_0[5]

CHAN_BOND_SEQ

_1_3_0[9]

CHAN_BOND_SEQ

_1_4_0[3]

CHAN_BOND_SEQ

_2_1_0[1]

15PLL_DIVSE


CHAN_BOND_1_

MAX_SKEW_0[1]

CHAN_BOND_SEQ

_1_1_0[4]

CHAN_BOND_SEQ

_1_3_0[8]

CHAN_BOND_SEQ

_1_4_0[2]

CHAN_BOND_SEQ

_2_1_0[0]



0x28 0x29 0x2A 0x2B 0x2C 0x2D 0x2E 0x2F

表 D-9 : DRP アドレス 0x30 - 0x37


0x30 0x31 0x32 0x33 0x34 0x35 0x36 0x37

0CHAN_

BOND_SEQ_2_2_0[9]

MCOMMA_10B_VALUE

_0[3]

COMMA_10B_ENABL

E_0[5]






1CHAN_

BOND_SEQ_2_2_0[8]

MCOMMA_10B_VALUE

_0[4]

COMMA_10B_ENABL

E_0[6]






2 変更不可

MCOMMA_10B_VALUE

_0[5]

COMMA_10B_ENABL

E_0[7]






3CHAN_

BOND_SEQ_2_2_0[7]

MCOMMA_10B_VALUE

_0[6]

COMMA_10B_ENABL

E_0[8]






4CHAN_

BOND_SEQ_2_2_0[6]

MCOMMA_10B_VALUE

_0[7]

COMMA_10B_ENABL

E_0[9]






5CHAN_

BOND_SEQ_2_2_0[5]

MCOMMA_10B_VALUE

_0[8]

COM_BURST_VAL_0[0]






6CHAN_

BOND_SEQ_2_2_0[4]

MCOMMA_10B_VALUE

_0[9]

COM_BURST_VAL_0[1]



CLK_COR_SEQ_1_

ENABLE_0[1]





UG196 (v1.8.1) 2008 年 12 月 1 日


7CHAN_

BOND_SEQ_2_2_0[3]

DEC_VALID_COMMA_

ONLY_0

COM_BURST_VAL_0[2]



CLK_COR_SEQ_1_

ENABLE_0[2]



8CHAN_

BOND_SEQ_2_2_0[2]

DEC_PCOMMA_DETECT_0

COM_BURST_VAL_0[3]



CLK_COR_SEQ_1_

ENABLE_0[3]



9CHAN_

BOND_SEQ_2_2_0[1]

DEC_MCOMMA_DETECT_0

CLK_COR_SEQ_2_USE_

0



CLK_COR_SEQ_1_

ENABLE_0[4]



10CHAN_

BOND_SEQ_2_2_0[0]

COMMA_DOUBLE_0

CLK_COR_SEQ_2_

ENABLE_0[1]






11CHAN_

BOND_SEQ_2_3_0[9]

COMMA_10B_ENABL

E_0[0]

CLK_COR_SEQ_2_

ENABLE_0[2]






12MCOMMA_DETECT_0

COMMA_10B_ENABL

E_0[1]

CLK_COR_SEQ_2_

ENABLE_0[3]






13MCOMMA_10B_VALUE

_0[0]

COMMA_10B_ENABL

E_0[2]

CLK_COR_SEQ_2_

ENABLE_0[4]






14MCOMMA_10B_VALUE

_0[1]

COMMA_10B_ENABL

E_0[3]







15MCOMMA_10B_VALUE

_0[2]

COMMA_10B_ENABL

E_0[4]







表 D-9 : DRP アドレス 0x30 - 0x37 (続き)


0x30 0x31 0x32 0x33 0x34 0x35 0x36 0x37



0x38 0x39 0x3A 0x3B 0x3C 0x3D 0x3E 0x3F

0CLK_COR_

SEQ_1_1_0[8]

CLK_COR_MAX_LAT_

0[1]

CHAN_BOND_SEQ_2_ENABLE_

0[3]

変更不可

TRANS_TIME_TO_P

2_0[3]

TRANS_TIME_NON_

P2_0[3]


SATA_MIN_WAKE_0[2]

1CLK_COR_

SEQ_1_1_0[9]

CLK_COR_MAX_LAT_

0[2]


0[4]

変更不可

TRANS_TIME_TO_P

2_0[4]

TRANS_TIME_NON_

P2_0[4]


SATA_MIN_WAKE_0[3]




2CLK_COR_

REPEAT_WAIT_0[0]

CLK_COR_MAX_LAT_

0[3]変更不可変更不可

TRANS_TIME_TO_P

2_0[5]

TRANS_TIME_NON_

P2_0[5]


SATA_MIN_WAKE_0[4]

3CLK_COR_

REPEAT_WAIT_0[1]

CLK_COR_MAX_LAT_

0[4]

OOBDETECT_THRESHOL

D_0[0]変更不可

TRANS_TIME_TO_P

2_0[6]

TRANS_TIME_NON_

P2_0[6]


SATA_MIN_WAKE_0[5]

4CLK_COR_

REPEAT_WAIT_0[2]

CLK_COR_MAX_LAT_

0[5]

OOBDETECT_THRESHOL

D_0[1]変更不可

TRANS_TIME_TO_P

2_0[7]

TRANS_TIME_NON_

P2_0[7]


SATA_MIN_INIT_0[0]

5CLK_COR_

REPEAT_WAIT_0[3]

CLK_COR_KEEP_IDLE

_0

OOBDETECT_THRESHOL

D_0[2]変更不可

TRANS_TIME_TO_P

2_0[8]

TRANS_TIME_NON_

P2_0[8]


SATA_MIN_INIT_0[1]

6CLK_COR_

REPEAT_WAIT_0[4]

CLK_COR_INSERT_

IDLE_FLAG_0

変更不可変更不可

TRANS_TIME_TO_P

2_0[9]

TRANS_TIME_NON_

P2_0[9]


SATA_MIN_INIT_0[2]

7CLK_

CORRECT_USE_0

CLK_COR_DET_LEN_


TRANS_TIME_TO_P

2_0[10]

TRANS_TIME_NON_

P2_0[10]


SATA_MIN_INIT_0[3]

8CLK_COR_

PRECEDENCE_0

CLK_COR_DET_LEN_

0[1]

TX_XCLK_SEL_0

変更不可

TRANS_TIME_TO_P

2_0[11]

TRANS_TIME_NON_

P2_0[11]


SATA_MIN_INIT_0[4]

9CLK_COR_MIN_LAT_

0[0]

CLK_COR_ADJ_LEN_


TRANS_TIME_TO_P

2_0[12]

TRANS_TIME_NON_

P2_0[12]


SATA_MIN_INIT_0[5]

10CLK_COR_MIN_LAT_

0[1]

CLK_COR_ADJ_LEN_0

[1]変更不可変更不可

TRANS_TIME_TO_P

2_0[13]

TRANS_TIME_NON_

P2_0[13]


SATA_MIN_BURST_0[0]

11CLK_COR_MIN_LAT_

0[2]

CHAN_BOND_SEQ_

LEN_0[0]変更不可変更不可

TRANS_TIME_TO_P

2_0[14]

TRANS_TIME_NON_

P2_0[14]


SATA_MIN_BURST_0[1]

12CLK_COR_MIN_LAT_

0[3]

CHAN_BOND_SEQ_

LEN_0[1]変更不可

TX_BUFFER_USE_0

TRANS_TIME_TO_P

2_0[15]

TRANS_TIME_NON_

P2_0[15]


SATA_MIN_BURST_0[2]

13CLK_COR_MIN_LAT_

0[4]

CHAN_BOND_SEQ_

2_USE_0変更不可

TRANS_TIME_TO_P

2_0[0]

TRANS_TIME_NON_

P2_0[0]


変更不可SATA_MIN_BURST_0[3]



0x38 0x39 0x3A 0x3B 0x3C 0x3D 0x3E 0x3F



UG196 (v1.8.1) 2008 年 12 月 1 日


14CLK_COR_MIN_LAT_

0[5]


0[1]

変更不可

TRANS_TIME_TO_P

2_0[1]

TRANS_TIME_NON_

P2_0[1]


SATA_MIN_WAKE_0[0]

SATA_MIN_BURST_0[4]

15CLK_COR_MAX_LAT_

0[0]


0[2]

変更不可

TRANS_TIME_TO_P

2_0[2]

TRANS_TIME_NON_

P2_0[2]


SATA_MIN_WAKE_0[1]

SATA_MIN_BURST_0[5]



0x38 0x39 0x3A 0x3B 0x3C 0x3D 0x3E 0x3F

表 D-11 : DRP アドレス 0x40 - 0x47


0x40 0x41 0x42 0x43 0x44 0x45 0x46 0x47

0SATA_MAX_WAKE_0[0]

SATA_MAX_BURST_0[4]


PRBS_ERR_THRESHOL

D_0[12]

PRBS_ERR_THRESHOL

D_0[28]

PMA_CDR_SCAN_0[12]

PLL_TXDIVSEL_

OUT_0[1]変更不可

1SATA_MAX_WAKE_0[1]

SATA_MAX_BURST_0[5]


PRBS_ERR_THRESHOL

D_0[13]

PRBS_ERR_THRESHOL

D_0[29]

PMA_CDR_SCAN_0[13]

PLL_SATA_0CHAN_

BOND_SEQ_2_3_0[8]

2SATA_MAX_WAKE_0[2]

SATA_IDLE_VAL_0[0]

RX_DECODE_SEQ_

MATCH_0

PRBS_ERR_THRESHOL

D_0[14]

PRBS_ERR_THRESHOL

D_0[30]

PMA_CDR_SCAN_0[14]

PLL_RXDIVSEL_

OUT_0[0]

CHAN_BOND_SEQ_

2_3_0[7]

3SATA_MAX_WAKE_0[3]

SATA_IDLE_VAL_0[1]

RX_BUFFER_USE_0

PRBS_ERR_THRESHOL

D_0[15]

PRBS_ERR_THRESHOL

D_0[31]

PMA_CDR_SCAN_0[15]

PLL_RXDIVSEL_

OUT_0[1]

CHAN_BOND_SEQ_

2_3_0[6]

4SATA_MAX_WAKE_0[4]

SATA_IDLE_VAL_0[2]

PRBS_ERR_THRESHOL

D_0[0]

PRBS_ERR_THRESHOL

D_0[16]

PMA_CDR_SCAN_0[0]

PMA_CDR_SCAN_0[16]

PCOMMA_DETECT_0

CHAN_BOND_SEQ_

2_3_0[5]

5SATA_MAX_WAKE_0[5]

SATA_BURST_VAL_0[0]

PRBS_ERR_THRESHOL

D_0[1]

PRBS_ERR_THRESHOL

D_0[17]

PMA_CDR_SCAN_0[1]

PMA_CDR_SCAN_0[17]

PCOMMA_10B_VALUE

_0[0]

CHAN_BOND_SEQ_

2_3_0[4]

6SATA_MAX_

INIT_0[0]SATA_BURST_VAL_0[1]

PRBS_ERR_THRESHOL

D_0[2]

PRBS_ERR_THRESHOL

D_0[18]

PMA_CDR_SCAN_0[2]

PMA_CDR_SCAN_0[18]

PCOMMA_10B_VALUE

_0[1]

CHAN_BOND_SEQ_

2_3_0[3]

7SATA_MAX_

INIT_0[1]SATA_BURST_VAL_0[2]

PRBS_ERR_THRESHOL

D_0[3]

PRBS_ERR_THRESHOL

D_0[19]

PMA_CDR_SCAN_0[3]

PMA_CDR_SCAN_0[19]

PCOMMA_10B_VALUE

_0[2]

CHAN_BOND_SEQ_

2_3_0[2]

8SATA_MAX_

INIT_0[2]RX_XCLK_

SEL_0

PRBS_ERR_THRESHOL

D_0[4]

PRBS_ERR_THRESHOL

D_0[20]

PMA_CDR_SCAN_0[4]

PMA_CDR_SCAN_0[20]

PCOMMA_10B_VALUE

_0[3]

CHAN_BOND_SEQ_

2_3_0[1]

9SATA_MAX_

INIT_0[3]RX_STATUS

_FMT_0

PRBS_ERR_THRESHOL

D_0[5]

PRBS_ERR_THRESHOL

D_0[21]

PMA_CDR_SCAN_0[5]

PMA_CDR_SCAN_0[21]

PCOMMA_10B_VALUE

_0[4]

CHAN_BOND_SEQ_

2_3_0[0]




10SATA_MAX_

INIT_0[4]RX_SLIDE_

MODE_0

PRBS_ERR_THRESHOL

D_0[6]

PRBS_ERR_THRESHOL

D_0[22]

PMA_CDR_SCAN_0[6]

PMA_CDR_SCAN_0[22]

PCOMMA_10B_VALUE

_0[5]

CHAN_BOND_SEQ_

2_4_0[9]

11SATA_MAX_

INIT_0[5]

RX_LOS_THRESHOL

D_0[0]

PRBS_ERR_THRESHOL

D_0[7]

PRBS_ERR_THRESHOL

D_0[23]

PMA_CDR_SCAN_0[7]

PMA_CDR_SCAN_0[23]

PCOMMA_10B_VALUE

_0[6]

CHAN_BOND_SEQ_

2_4_0[8]

12SATA_MAX_BURST_0[0]

RX_LOS_THRESHOL

D_0[1]

PRBS_ERR_THRESHOL

D_0[8]

PRBS_ERR_THRESHOL

D_0[24]

PMA_CDR_SCAN_0[8]

PMA_CDR_SCAN_0[24]

PCOMMA_10B_VALUE

_0[7]

CHAN_BOND_SEQ_

2_4_0[7]


RX_LOS_THRESHOL

D_0[2]

PRBS_ERR_THRESHOL

D_0[9]

PRBS_ERR_THRESHOL

D_0[25]

PMA_CDR_SCAN_0[9]

PMA_CDR_SCAN_0[25]

PCOMMA_10B_VALUE

_0[8]

CHAN_BOND_SEQ_

2_4_0[6]


RX_LOSS_OF_SYNC_FS

M_0

PRBS_ERR_THRESHOL

D_0[10]

PRBS_ERR_THRESHOL

D_0[26]

PMA_CDR_SCAN_0[10]

PMA_CDR_SCAN_0[26]

PCOMMA_10B_VALUE

_0[9]

CHAN_BOND_SEQ_

2_4_0[5]



PRBS_ERR_THRESHOL

D_0[11]

PRBS_ERR_THRESHOL

D_0[27]

PMA_CDR_SCAN_0[11]

PLL_TXDIVSEL_

OUT_0[0]

PCI_EXPRESS_MODE_0

CHAN_BOND_SEQ_

2_4_0[4]

表 D-11 : DRP アドレス 0x40 - 0x47 (続き)


0x40 0x41 0x42 0x43 0x44 0x45 0x46 0x47



0x48 0xq49 0x4A 0x4B 0x4C 0x4D 0x4E 0x4F

0CHAN_

BOND_SEQ_2_4_0[3]

PMA_RX_CFG_0[14]

RCV_TERM_GND_0

変更不可変更不可変更不可変更不可変更不可

1CHAN_

BOND_SEQ_2_4_0[2]

PMA_RX_CFG_0[15]

RCV_TERM_VTTRX_0


2CHAN_

BOND_SEQ_2_4_0[1]

PMA_RX_CFG_0[16]

変更不可変更不可変更不可変更不可変更不可変更不可

3CHAN_

BOND_SEQ_2_4_0[0]

PMA_RX_CFG_0[17]


4PMA_RX_CFG_0[6]

PMA_RX_CFG_0[18]


5PMA_RX_CFG_0[7]

PMA_RX_CFG_0[19]


6PMA_RX_CFG_0[8]

PMA_RX_CFG_0[20]




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7PMA_RX_CFG_0[9]

PMA_RX_CFG_0[21]


8PMA_RX_CFG_0[10]

PMA_RX_CFG_0[22]


[1]


9PMA_RX_CFG_0[23]

PMA_RX_CFG_0[11]


[0]


10PMA_RX_CFG_0[2]

PMA_RX_CFG_0[0]


11PMA_RX_CFG_0[3]

PMA_RX_CFG_0[1]


12PMA_RX_CFG_0[4]

PMA_RX_CFG_0[24]


13PMA_RX_CFG_0[5]

PMA_RX_CFG_0[12]

TX_DIFF_BOOST_0


14 変更不可AC_CAP_

DIS_0変更不可変更不可変更不可変更不可変更不可変更不可

15PMA_RX_CFG_0[13]

RCV_TERM_MID_0




0x48 0xq49 0x4A 0x4B 0x4C 0x4D 0x4E 0x4F



R

付録 E

低レイテンシのデザイン

ここでは、GTP トランシーバの TX および RX セクションにあるファンクションブロックのレイテ

ンシを図で説明します。図 E-2 は、 TX および RX のレイテンシを図示したものです。

各ファンクションブロックには、特定ブロックの入力と出力間の時差として定義されるレイテンシ

があります。 GTP トランシーバのブロックによってはバイパスが可能で、トランスミッタおよびレ

シーバを通るデータパスのレイテンシを削減できます。ブロックのレイテンシは、 RX エラスティッ

クバッファ (64 エレメント FIFO) および TX バッファ (4 エレメント FIFO) を除き、確定的となっ

ています。バッファをバイパスするには、位相アライメントの手順や USRCLK 要件など満たすべき

低限の条件があります。

バッファをバイパスする場合のインプリメンテーションおよび低限の条件の詳細は、 110 ページ

の「TX バッファ、位相アライメント、およびバッファバイパス」、 171 ページの「設定変更可能な

RX エラスティックバッファおよび位相アライメント」、 101 ページの「TXUSRCLK および

TXUSRCLK2 の接続」、 197 ページの「RXUSRCLK および RXUSRCLK2 の接続」を参照してく

ださい。

GTP TX のレイテンシ

図 E-2 は、GTP TX の詳細なブロック図です。この図および GTP TX ブロックの詳細は、第 6 章の

「GTP トランスミッタ (TX)」および 97 ページの図 6-1 を参照してください。

図 E-1 : GTP TX ブロック図

UG196_ae_01_112107

TXUSRCLK

GTP

RX

TX TX FPGA

RXUSRCLK

RX FPGA

RX

TX



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GTP RX のレイテンシR

表 E-1 に、GTP トランシーバの TX セクションにある特定のファンクションブロックまたはファン

クションブロックのグループのレイテンシの定義を示します。 [ブロック番号] 列の数は、図 E-2 内

の丸で囲まれた番号に対応します。

GTP RX のレイテンシ

図 E-3 は、GTP RX の詳細なブロック図です。この図および GTP RX ブロックの詳細は、第 7 章の

「GTP レシーバ (RX)」および 131 ページの図 7-1 を参照してください。

図 E-2 : GTP TX ブロック図

TX-PMA TX-PCS

TX

TX PIPE

PMA PLL

TXPISO

FIFO

8B/10B

FPGATX

PRBS

UG196_c6_01_112107

PMAPLL

TXOOB

PCI

12

3

5

47

9

68

表 E-1 : GTP トランスミッタのレイテンシ

ブロック番号ブロック名レイテンシ

1 FPGA TX インターフェイスTXDATAWIDTH = 0 TXDATAWIDTH = 1

1 サイクル 1.5 サイクル

2 8B/10B エンコーダTXENC8B10BUSE = 0 TXENC8B10BUSE = 1

0 サイクル 1 サイクル

3 TX バッファTX_BUFFER_USE = 0 TX_BUFFER_USE = 1

1 サイクル 1 ～ 5 サイクル

4+6+7+8+9 PMA + インターフェイス 2 サイクル

総レイテンシ大小

9.5 サイクル 4 サイクル

メモ :

1. 1 サイクル = TXUSRCLK レートでの 1 クロックサイクルです。



付録 E : 低レイテンシのデザイン R

表 E-2 に、GTP トランシーバの RX セクションにある特定のファンクションブロックまたはファン

クションブロックのグループのレイテンシの定義を示します。 [ブロック番号] 列の数は、図 E-3 内

の丸で囲まれた番号に対応します。

図 E-3 : GTP RX ブロック図

RX-PMA RX-PCS

PMA PLL

RX EQ

RX OOB

SIPO10B/8B

FPGARX

RX

Loss of Sync

RX

UG196 c7 01 112707

PRBS

RXCDR

PMAPLL

RX

1 3

2 4

5

7

6

8

9

12 13

10 1114

表 E-2 : GTP レシーバのレイテンシ

ブロック番号ブロック名レイテンシ

1+2+3+4 PMA + インターフェイス 1.5 サイクル ± 1UI

5+6 オーバーサンプリングOVERSAMPLE_MODE = FALSE OVERSAMPLE_MODE = TRUE


8 カンマアライメントRXCOMMADETUSE = 0 RXCOMMADETUSE = 1

3 サイクル 3 ～ 5 サイクル

10 8B/10B エンコーダRXDEC8B10BUSE = 0(2) RXDEC8B10BUSE = 1


11 RX エラスティックバッファ

RX_BUFFER_USE = 0 RX_BUFFER_USE = 1

2 サイクル2 サイクル +

CLK_COR_MIN_LAT

14 FPGA RX インターフェイスRXDATAWIDTH = 0 RXDATAWIDTH = 1


総レイテンシ大小

オーバーサンプリングなし 13.5 + CLK_COR_MIN_LAT 8.5 サイクル

メモ :

1. 1 サイクル = RXUSRCLK レートでの 1 クロックサイクルです。

2. RX エラスティックバッファをバイパスするときは 10 ビットの内部データ幅が必要であり、INDATAWIDTH=1 にする必要があります。



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GTP RX のレイテンシR



R

付録 F

アドバンスクロッキング

各 GTP_DUAL プリミティブには、リファレンスクロックをマルチプレクサ処理する構造が含まれ

ます。この構造は、ダイナミックリコンフィギュレーションポート (DRP) によってアドレス指定

でき、GTP_DUAL タイルの共有 PMA PLL の CLKIN ポートへの差動リファレンスクロックソー

ス 4 つの 1 つに接続できます。

HDL 内でクロックを割り当てるのではなく、DRP ポートを使用してリファレンスクロックのマル

チプレクサを直接操作することにより、リファレンスクロックの調整が柔軟になります。特定のタ

イルに適用されるリファレンスクロックは、実行中に変更できます。GTPRESET は、クロック調整

の完了後に適用されます。

マルチクロックデザインを設計する際は、次のようないくつかの規則があります。

• タイルで上方向に転送できるクロックは、一度に 1 つのみ

• タイルで下方向に転送できるクロックは、一度に 1 つのみ

• クロックは、いずれの方向でもタイル 3 つまでしか転送できない

• GTP トランシーバでフォワードクロックが使用されていない場合でも、そのタイルで上また

は下方向にクロックを転送可能

アドバンスクロッキングを使用すると、 HDL を使用してリファレンスクロックを接続する場合に

は不可だった、重複するクロック領域の構成が可能となります。

図 F-1 に、リファレンスクロックのマルチプレクサ構造を示します。 REFCLK MUX にある X は

don't care を意味します。 IBUFDS の詳細は、第 10 章の「REFCLK ガイドライン」を参照してくだ

さい。

メモ : マルチレートデザインをシミュレーションする場合、シミュレーション専用属性、

SIM_PLL_PERDIV2 および SIM_GTPRESET_SPEEDUP の適切な設定は、第 3 章「シミュレー

ション」を参照してください。さらなる詳細は、第 5 章の「クロッキング」、「リセット」および、

「消費電力管理」を参照してください。



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R

MUX セレクタはすべて DRP のアドレス 0x04 にあり、表 F-1 に示すようにマップされます。

DRP アドレス 0x04 にあるほかの属性が誤って変更されないようにするため、読み出し /修正/書き

込みの手順に従って MUX セレクタを変更する必要があります。

図 F-1 : リファレンスクロックのマルチプレクサ構造

表 F-1 : MUX セレクタ

REFCLK_SEL ビットアドレス

REFCLK_SEL[0] 6 0x04



CLKSOUTH_SEL 7 0x04

CLKNORTH_SEL 8 0x04

GTP_DUAL

XX01 0

1 0

001

011

1X1

BUFG/BUFRIBUFDS CLKP

CLKIN

CLKIN CLKPCLKN

REFCLK_SEL

(GREFCLK)

CLKINSOUTH

CLKOUTNORTH

CLKINNORTHCLKOUTSOUTH

CLKSOUTH_SEL

CLKNORTH_SEL

GREFCLK

A PLL

GTP

CLKN

UG196_af_01_032307



付録 F : アドバンスクロッキング R

例

図 F-2 に示すシステム例では、6 つの GTP_DUAL タイルがあり、リファレンスクロックは 4 つあ

ります。この場合、いくつかの差動クロッキング方法があります。

メモ : リファレンスクロックのソース元になっている GTP_DUAL タイルは、インスタンシエート

して REFCLKPWRDNB を High にアサートする必要があります。

表 F-2 に、図 F-2 の例について説明します。 GTP_DUAL タイル D を使用して CLKIN のソースと

してクロック 1 を選択するには、 REFCLK_SEL を 1x1 に設定します。

図 F-2 : システム例

GTP_DUAL

BUFG/BUFR

4 = GREFCLK

IBUFDS CLKP

CLKINGREFCLK

A PLL

GTP

CLKN

GTP_DUAL

BUFG/BUFRIBUFDS

3

CLKP

CLKINGREFCLK

B PLL

GTP

CLKN

GTP_DUAL

BUFG/BUFRIBUFDS

2

CLKP

CLKINGREFCLK

C PLL

GTP

CLKN

GTP_DUAL


CLKINGREFCLK

D PLL

GTP

CLKN

GTP_DUAL


CLKINGREFCLK

E PLL

GTP

CLKN

GTP_DUAL

BUFG/BUFRIBUFDS

UG196_af_02_042807

1

CLKP

CLKINGREFCLK

F PLL

GTP

CLKN



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例R

表 F-2 : GTP タイルの使用

GTP_DUAL タイル

CLKINオプション

REFCLK_SEL CLKNORTH_SEL CLKSOUTH_SEL

Aクロック 2 1x1(1)

Don’t Care : クロックは

上方向には送信できない

Don’t Care : 下方向に転

送できるクロックはないクロック 4 xx0

Bクロック 2 1x1 0 : クロック 2 を上方向、

タイル A に転送

1 : クロック 3 を上方向、

タイル C に駆動クロック 3 011

C

クロック 1 1x1


タイル B に駆動

1 : クロック 2 を下方向、

タイル D に駆動

クロック 2 011

クロック 3 001

クロック 4 xx0

D

クロック 1 1x1


タイル C に転送


タイル E に転送クロック 2 001

クロック 4 xx0

Eクロック 1 1x1 0 : クロック 1 を上方向、

タイル D に転送


タイル F をに転送クロック 2 001

Fクロック 1 011


タイル E に駆動

Don’t Care : クロック 2 を送信できる範囲は、

大でタイル 3 つまでクロック 2 001



数字

1 バイトモード 1022D フィールドソルバ 245, 2522 バイトモード 1033D フィールドソルバ 249, 2525 倍オーバーサンプリング 147, 112,

150, 1528B/10B

エンコーダ 106ディスエーブル/イネーブル

108

バイパス 110順序 109

エンコード 106カンマ 169デコーダ 167, 168

順序 169デコード 184利点 106

AAC カップリング 223, 238, 251, 134,

136

BBGA パッケージ 251

エスケープの例 264BGA 隣接ガイドライン 229

CCDR ロック、検出 175CLKIN 68, 76, 101, 197, 327

オプション 76COM シーケンスのタイミング 130CORE Generator ツール 23, 45CRC 199

属性 201ポート 200

CRC_INIT 値PCI Express 204SATA 204

イーサネット 204インフィニバンド 204

ファイバチャネル 204CRC32 プリミティブ 202

RX 205TX 205

CRC64 プリミティブ 202RX 205TX 205

CRCOUT 205CRCRESET 203

CRC チェック、方法 206Current Mode Logic (CML) 133

DDC カップリング 134, 136, 238DC バランス 238DCM 49, 87, 103, 104, 116, 175DIV 70DRP 96, 130, 327

アドレス (属性ごと ) 293アドレス (ビット位置ごと ) 309

DRP テーブル

属性のマップ 291DRP ポート 96

FFPGA RX インターフェイス 194

イネーブル 195FPGA TX インターフェイス 98, 100FTS レーンデスキュー 189

GGREFCLK 76

GREFCLK クロッキング 76, 80GSR 50, 51

GTP_DUAL タイル

コンフィギュレーション 67属性のサマリ 37定義 24配置 56, 58

LXT 58SXT 58

例 24ブロック図 26

ポートのサマリ 28リセット 80

GTP_DUAL 列図 24未使用または一部使用 228

GTP0 27GTP1 27GTPRESET 82, 115, 146, 174, 175,

327


機能 23定義 23配置 24

GTP トランシーバへの移行 269GTS 50

HHFSS 252

IIBUFDS プリミティブ 76, 78INTDATAWIDTH 70, 98, 101, 119,

154, 157, 163, 174, 175, 183, 191, 196

ISE 開発システム 52ISE ツール 70

KK28.5 276

K キャラクタ 109, 169Kキャラクタ 281

LLinux 52Lock-to-Reference 147

LOS (Loss-of-Sync) ステートマシン 164, 175

LXT パッケージ 58

MMGT での違い 269ModelSim SE 6.1d 52

索引



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索引R

OOC-48、共有 PMA PLL 設定 74OOB 信号 128, 129, 138, 279Out-of-Band 信号 128, 129, 138, 279OVERSAMPLE_MODE 70

PP/N クロスオーバービア 258P/N 長の不一致 265P2 電力ステート 129PCB ガイドライン 263PCI Express

CRC 202

CRC_INIT 値 204遠端 PCS ループバック 211消費電力管理 89電気的アイドル 141, 189電力制御 93ビーコン信号 128, 129, 138, 279,

280

ブロッキングキャパシタ値 239共有 PMA PLL 設定 75

PDJ 238, 239

PIPE 仕様 91, 93, 125, 128, 138, 139, 189, 280

PISO ブロック 119PLL クロック 68, 70

設定 70PLL のパワーダウン 92PMA_COM_CFG 210Point of Load 236

POL 電源分配 236PRBS

ジェネレータ 118チェッカ 156テストパターン 118

PRBS エラー 89PSRR 225

RREFCLKOUT 102, 116

USRCLK 生成 104REFCLK のパワーダウン 92RocketIO GTP Transceiver Wizard 45,

56, 73RX CDR 144

再ロック 88リセット 88, 146

RX PCS 131RX PMA 131

RX 位相アライメント

手順 175フロー図 177

RX エラスティックバッファ 171位相差の解消 174エラー 88制限 183バイパス 174

RX 終端、設定 136RX データパス幅 195RX のパワーダウン 92RXCDRRESET 146RXELECIDLERESET 88RXEQMIX 137RXEQPOLE 137RXRECCLK 197RXSTATUS

同期化 130RXUSRCLK/RXUSRCLK2 173, 197RXUSRCLK2 194

SSATA

CRC_INIT 値 204OOB 信号 279ブロッキングキャパシタ値 239

SATA オートネゴシエーション 128SATA 仕様 128, 138SelectIO ガイドライン 229, 241SelectIO 信号、パフォーマンスへの影

響 230SIM_PLL_PERDIV2 49, 50

算出 53SIPO ブロック 150SMA コネクタ 258SmartModel 47, 48, 52

SmartModel の属性 49SMT パッド 251SONET A1/A2 アライメント 158SXT パッケージ 58

TTX PCS 97

TX PISO 属性 120TX PISO ポート 119TX PMA 97

TX PRBS ジェネレータポート 118TX 位相アライメント 115, 116

クロックの安定 116手順 115

TX 極性制御 117TX 極性制御ポート 117TX データパス幅 100TX ドライバ 121TX のパワーダウン 92TX バッファ 115

エラー 88ステータス 112ドレードオフ 111バイパス 70, 114, 115

TX_BUFFER_USE 210TXDATAWIDTH 103TXOUTCLK 102, 103

複数クロック 103TXUSRCLK 116

位相 115算出式 101

TXUSRCLK/TXUSRCLK2 101

TXUSRCLK2 の算出式 101

UUCF 70

作成 56例 57

XXAUI、共有 PMA PLL 設定 73XCLK の位相 115

あ

アナログデザインのガイドライン 213アナログピンのサマリ 27アナログピンの定義 213アライメント

SONET A1/A2 158

カンマ 157, 162手動 163

アンダーフロー

オーバーサンプリングブロック 89

バッファ 88, 115, 154, 174



索引R

い

イーサネット、 CRC_INIT 値 204位相アライメント

RX 175TX 115, 116

インフィニバンド、 CRC_INIT 値 204

う

ウィザード 56, 73

え

エラーチェック 202

お

オーバーサンプリング 112, 147, 150, 152

設定 153オーバーサンプリングブロック 154オーバーフロー

オーバーサンプリングブロック 89

バッファ 88, 115, 154, 174オシレータ

PLL ベース 87クリスタル 237選択 222特性 220

か

ガイドライン

BGA 隣接 229PCB 263SelectIO 229, 241

アナログデザイン 213キャパシタ 228サマリ 263信号の減衰 243電圧レギュレータ 226バウンダリスキャン 228フィルタネットワーク 228フェライト 227リファレンスクロック 220

外部ポート 55カップリングメカニズム、 SelectIO 信

号 242カンマ

8B/10B 169

アライメント 157, 162パターン、設定 161

カンマアライメント

イネーブル 161関連資料 18

き

ギガビットイーサネット、共有 PMA PLL 設定 74

基板材質、選択 244キャパシタのガイドライン 228共有 PMA PLL 153, 68, 70共有クロック

属性 78ポート 78

極性制御

RX 155TX 117

く

グランドプレーン 247クロストーク 229, 241クロッキング規則 101クロック関係 197クロック構成およびクロックコレク

ション 172クロックコレクション 179

イネーブル 183シーケンス 183周波数制御 184属性 181ポート 180モニタ 185優先順位 193

クロック設定 71クロックデータリカバリ 144クロックトレース 237クロックの安定 87クロックの再ロック 87クロック配線、専用 76クロックバッファ、高速 238

け

ケーブル 248検出のしきい値 127

こ

コネクタ 248HM-Zd 264

プレスフィット 266コンポーネントのリセット 83

さ

再ロック 87差動クロック入力ペア、複数 222差動出力電圧 122差動幅

駆動強度の制御 122差動ビア 256, 263

GSSG 264

プロトコル

サポート 23

し

時間領域反射率 249ジッタ 238, 239ジッタマージン 79終端インピーダンス 124, 135, 214終端電圧 136受信検出 126順序 109, 169消費電力管理 91消費電力管理ポート 89消費電力管理用の属性 91消費電力、小化 223信号の減衰管理ガイドライン 243信号の歪み補正 137

す

スイッチ、高速 238水平方向へのサンプルポイントのシフ

ト 148スキュー

ケーブル 248小限化 111大 192

チャネルボンディング 193スキューの小化 116スケルチクロック 142ストリップライン 259, 266スペクトラム拡散クロック 147



UG196 (v1.8.1) 2008 年 12 月 1 日

索引R

せ

制限

シミュレーション 49ループバック 209, 210

そ

挿入されたアイドル 185属性

CRC 201

PRBS 検出 156RX CDR 145

RX Loss-of-Sync ステートマシン 165

RX OOB/ビーコン信号 140RX 位相アライメント 173RX エラスティックバッファ 173RX カンマアライメントおよび検

出 160RX 終端およびイコライゼーショ

ン 134RX デコーダ 168RX デジタルオーバーサンプンリ

ング (DCDR) 153TX PISO 120

TX 位相アライメント 114TX ドライバ 122TX バッファリング 114アナログ 214共有 PMA PLL 69共有クロック 78クロックコレクション 181消費電力 91チャネルボンディング 187ループバック 208

属性のマップ 291損失正接 244

た

ダイナミックリコンフィギュレーションポート 96, 327

立ち上がり時間

レシーバ 127

ち

チャネル

定義 235チャネルボンディング 186

シーケンス 191設定 189ポートの接続 190優先順位 193リセット条件 89

チャネルボンディングのスキュー 193調波 243重複するクロック領域 327

て

ディスパリティ 109, 169エラー 170

データキャラクタ、有効 (表) 281デエンファシス 124デザインの移行 269電圧レギュレータ 225

ガイドライン 226特徴 225

電気的アイドル 83電源

原則 236フィルタ処理 274リップル除去 225

電源ステート

PCI Express 以外 92電源電圧

りっぷる除去 225電源ピン電圧 273伝送ライン 249

インピーダンス 245損失 248

電力ステート 126P2 129

PCI Express 以外 92RX 90TX 90

電力分配システム (PDS) 225

と

トランジション

一般 235定義 235, 259デザイン 249

トレースの形状 245トレース、クロック 237

な

内部データパス幅 74OC-48 74PCI Express 75XAUI 73

ギガビットイーサネット 75

の

ノイズ、小化 223

は

配置

GTP_DUAL タイル 58例 24

バイト反転 205バウンダリスキャン 228バウンダリスキャンガイドライン

228

パターン依存ジッタ 238, 239バックプレーンコネクタ 258パッケージトレースおよびトランジ

ション 251幅

RX データパス 195RXDATA 194

TX データパス 100ポート 98

パラレルクロックドメイン 110, 171パラレルクロックドメイン、 RX

RXUSRCLK 171, 173XCLK 171, 173

パラレルクロックドメイン、 TXTXUSRCLK 110XCLK 110

パラレルクロックの例 102パラレルクロックレート 194パワーダウン 91

PCI Express デザイン 91, 189, 126

PLL 92REFCLK 92RX 90

RX および TX 92TX 90

未使用のタイルまたはトランシーバ 94

パワーダウンステート

PCI Express 93



索引R

ひ

ビア

P/N クロスオーバー 258差動 256, 263, 264スタブ長 257, 266大 266

ビーコン信号 128, 129, 138, 279, 280ビット反転 205比誘導率 243標準規格、サポート 23表皮効果 244

ふ

ファイバチャネル、 CRC_INIT 値 204

フィールドソルバ

2D 245, 2523D 249, 252

フィルタネットワークのガイドライン 228

フェライトガイドライン 227プリエンファシス 123ブロッキングキャパシタ 238, 239,

263

算出 240ブロック図、 GTP_DUAL タイル 26プロトコル

サポート 23設定例 71

分周器、 RX 70分周器、 TX 70

へ

ベースライン変動 239

ほ

ポート

CRC 200DRP 96

FPGA RX インターフェイス 194FPGA TX インターフェイス 98PCI Express レシーバ検出 125PRBS 検出 156RX CDR 144

RX Loss-of-Sync ステートマシン 165

RX OOB/ビーコン信号 138

RX 位相アライメント 172RX エラスティックバッファ 172RX カンマアライメントおよび検

出 159RX 極性 155RX 終端およびイコライゼーショ

ン 133RX デコーダ 167RX デジタルオーバーサンプンリ

ング (DCDR) 152SIPO 150TX PISO 119

TX PRBS ジェネレータ 118TX 極性制御 117TX OOB/ビーコン信号 128TX 位相アライメント 112TX エンコーダ 107TX ドライバ 122TX バッファ 112外部 55共有 PMA PLL 68共有クロック 78クロックコレクション 180消費電力 89チャネルボンディング 187リセット 81ループバック 208

ポート幅 98保護 231

ま

マイクロストリップ 259, 266マップ

クロックコレクションシーケンス 184

チャネルボンディングシーケンス 192

マルチクロックデザイン 327

ゆ

有効な K キャラクタ 289有効なデータキャラクタ 281誘電損失 243

よ

容量およびインダクタンス

過度 249式 250

ら

ラインレート

5 倍 153PMA 153RX 150TX 120

オーバーサンプリング 154ランニングディスパリティ 109, 169

り

リカバリクロック 144, 171, 174, 179リセット

GTP_DUAL タイル 80RX CDR 146

コンポーネント 83状況 86チャネルボンディング 89方法 85リンクアイドル 50, 83

リセットシーケンス 82GTPRESET 82

影響のあるセクション 82リセットポート 81リソース、その他 19リターン電流 247リニアイコライザ回路 137リニアレギュレータ 236

選択 225リファレンスクロック 76

CLKIN 68, 76

安定 87ガイドライン 220共有規則 79構造 327複数 222, 329変更 87マルチプレクサ構造 327未使用 223

リンクアイドルリセット 67, 83, 88, 146, 50

る

ループバック

属性 208ポート 208

ループバックモード 207遠端 PCS 211



UG196 (v1.8.1) 2008 年 12 月 1 日

索引R

遠端 PMA 210近端 PCS 208近端 PMA 209

れ

レイテンシ 323RX 325TX 324

レギュレータ

リニア 236レギュレータの切り替え、不適当 236レギュレータの選択 237レシーバ検出 125

わ

湾曲 259


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