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Matsuzawa& Okada Lab.
Matsuzawa Lab.Tokyo Institute of Technology
Matsuzawa& Okada Lab.
Matsuzawa Lab.Tokyo Institute of Technology2011/09/13
遅延時間補間を用いた
0.5V 6-bit 500MS/s FLASH ADCの検討
◎真野息吹, 宮原正也, 松澤昭
東京工業大学大学院理工学研究科
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発表内容
• 研究背景
• 遅延時間補間の原理
• 補間比較点の特性
• 回路構成
• シミュレーション結果
• 結論
2011/09/13 I.Mano, Tokyo Tech
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研究背景
• 消費電力が倍増
• 面積が倍増
2011/09/13 I.Mano, Tokyo Tech
FLASH型A/D変換器(FLASH ADC)は
2N-1個のコンパレータを必要とする。(N=分解能)
分解能を1bit増やすと
コンパレータの出力遅延時間を用いた補間
(遅延時間補間)を提案
高分解能を実現する際の問題となっている。
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ダイナミックコンパレータ
2011/09/13 I.Mano, Tokyo Tech
出力信号の遅延時間は、入力電圧差に依存
200
250
300
350
400
450
500
550
600
650
0.1 1 10 100
Td
ela
y [
ps]
INPUT voltage DVin [mV] 0.5V double tail latch comparator
DVin
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遅延時間補間の原理(i)
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コンパレータの出力遅延時間を比較することによって、
参照電圧の中点に新たな比較点を生成可能
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遅延時間補間の原理(ii)
2011/6/27 I.Mano, Tokyo Tech
CL
K
Vin
m V
inp
OU
TP
2
OU
TM
1
Vref2 > Vref1
COMP2
COMP1
0.5V double tail latch comparators
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遅延時間比較回路
2011/6/27 I.Mano, Tokyo Tech
遅延時間の比較は、コンパレータの出力にSRラッチを接続することによって行なう
遅延時間比較回路
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補間比較点の特性
2011/09/13 I.Mano, Tokyo Tech
ΔVref
[mV]
ノイズ
snoise[mV]
オフセットばらつき
soffset[mV]
コンパレータ
w/o CAL ―― 1.78 11.8
コンパレータ
w/ CAL ―― ―― 1.14
補間比較点
40 1.18 7.12
20 1.23 4.36
15.6 1.33 3.99
10 1.17 3.42
4 1.15 3.14
0.5V double tail latch comparator with clock timing calibration
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FLASH ADCの回路構成
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5bitのFLASH ADC に遅延時間補間を適用し、
0.5V 6bit 500MSPS FLASH ADC を設計
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レイアウト
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補間適用前(5bit) 補間適用後(6bit)
0.0832mm2 0.0960mm2
赤枠:遅延時間比較回路 面積は15%増加
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シミュレーション結果
補間適用前
(5bit)
補間適用後
(6bit)
消費電力[mW] 1.39 1.61
有効ビット数[bit] 4.74 5.64
FoM[fJ/conv.] 104 64.6
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VDD=0.5V 500MS/s
Power:消費電力
ENOB:有効ビット数
fs:サンプリング周波数
Figure of Merit (FoM)
消費電力 16%増加
有効ビット数 0.9bit増加 FoMが
38%減少
変換効率が38%向上
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結論
• 2つのダイナミックコンパレータの出力遅延時間の比較を行なうことにより、比較点を1つ生成できることを確認した。
• FLASH ADC に遅延時間補間を適用することによって、消費電力や面積の増加を抑えつつ、分解能を1bit 増加させることが可能であり、FLASH ADCの変換効率の向上に寄与することを、シミュレーションによって確認した。
2011/09/13 I.Mano, Tokyo Tech