Tecnologia de Memorias AC Curso 04-05

5/10/2018 Tecnologia de Memorias AC Curso 04-05 - slidepdf.com

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Tema 2:

TECNOLOGÍA DE LOS SISTEMAS DEMEMORIA

http:// www.atc.us.es

ARQUITECTURA DECOMPUTADORES



2

Presentar las características más relevantes

de las memorias RAM estáticas y dinámicas. Hacer un estudio histórico de la evolución de

la tecnología de las memorias DRAM.

Proporcionar una visión moderna y actual delfuncionamiento de las memorias DRAM. Dar una base para entender futuros avances

en la tecnología de memorias. Capacidad para elegir la memoria DRAM

más adecuada para un computador.

ObjetivosObjetivos



3

BibliografíaBibliografía• http://www.jedec.org (Organismo de estandarización semiconductores)

• http://www.micron.com (Memorias EDO/FPM, SDRAM, DDR)• http://www.rambus.com (Memorias RDRAM)

BIBLIOGRAFÍA COMPLEMENTARIA•Hans-Peter Messmer. “The Indespensable PC Hardware Book”.Addison-Wesley, 2002.

•Thomas L. Floyd. “Fundamentos de sistemas digitales”. Prentice-Hall,2000.

•J.L. Hennessy, D.A. Patterson. “Computer Architecture”. MorganKaufmann Publishers, 2003.



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Índice de contenidos (1)Índice de contenidos (1)1. Memorias semiconductoras2. Memorias de acceso aleatorio estáticas (SRAM):

2.1. Estructura externa de una SRAM asíncrona2.2. Estructura interna de una SRAM asíncrona2.3. Cronograma de lectura/escritura en una SRAM asíncrona

3. Memorias de acceso aleatoria dinámicas (DRAMs):3.1. Fundamentos de memorias DRAM3.2. DRAMs asíncronas:

3.2.1. Estructura interna de una DRAM asíncrona

3.2.2. Cronograma Acceso Lectura Memoria DRAM3.2.3. FPM RAM3.2.4. EDO RAM

3.2.5. BEDO RAM



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Índice de contenidos (2)Índice de contenidos (2)3.3. Otros aspectos relacionados con las DRAMs:3.3.1. Refresco

3.3.2. Precarga3.3.3. Entrelazado de memoria3.3.4. Otras mejoras para aumentar el rendimiento: ampliaciónbanco memoria y pipeline de direcciones

3.3.5. El controlador de memoria3.4. Módulos de Memoria DRAM3.5. DRAMs síncronas:

3.5.1. Memorias SDRAM (Synchronous DRAM)3.5.2. Memorias DDR SDRAM ( Double Data Rate SDRAM)3.5.3. Memorias RDRAM ( Rambus DRAM)

4. Anexo: Nomenclatura DRAMs.



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1. Memorias Semiconductoras1. Memorias Semiconductoras Memoria semiconductora: matriz de celdas que contienen

1 ó 0, donde cada celda se especifica por una dirección

compuesta por su fila (ROW) y su columna (COLUMN).Utilización de transistores semiconductoras. Operaciones básicas: lectura y escritura de datos. Conexión

al exterior mediante bus de datos, direcciones y control. Dos categorías principales:

- ROM (read-only memory): los datos se almacenan deforma permanente o semipermanente memorias novolátiles.- RAM (random-access memory): se tarda lo mismo enacceder a cualquier dirección de memoria (acceso encualquier orden), capacidad de lectura y escritura,

memorias volátiles. Dos tipos: SRAM y DRAM.



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2. Memorias de acceso2. Memorias de acceso

aleatorio estáticasaleatorio estáticas(SRAM,(SRAM, static static RAM)RAM)

Utilización de flip-flops para almacenar celdas. Rapidez de acceso a los datos.

Tecnología con la que se implementan las memorias caché.

Dos tipos: asíncronas y síncronas de ráfaga. Diferencia:utilización de la señal de reloj del sistema para sincronizartodas las entradas este reloj.

Modo ráfaga en las SRAM síncronas: leer o escribir envarias posiciones de memoria (hasta 4) utilizando unaúnica dirección. También presente en memorias DRAM.



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2.1. Estructura externa de una SRAM asíncrona2.1. Estructura externa de una SRAM asíncrona

Control

Selección

an-1 a2 a1 a0

Dirección (n bits)

GND

VccPastilla memoria 2n x w bits

SRAMOE

WE

CS

d0d1d2dw-1

Líneas de datos(w bits)



9

2.2. Estructura interna de una SRAM asíncrona2.2. Estructura interna de una SRAM asíncronaPastilla memoria 2n x w bits

an-1 a1 a0

Dirección(n bits)

d0d1d2dw-1

D e

c o d i f i c a d o r

Control datos entrada/salidaOE

WE

CS

Biestable D

D Q

Clk

WE

Din

Dout

Fila

Líneas de datos

(w bits)



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2.3. Cronograma de l2.3. Cronograma de lecturaectura /escritura en una /escritura en una

SRAM asíncronaSRAM asíncrona

d (w-1, 0)

a (n-1, 0)

•Tiempo de acceso: tiempo transcurrido desde que se hace la petición(dirección a la entrada del bus de direcciones) hasta que se accede al dato.•Tiempo de ciclo (ciclo de lectura/escritura): tiempo mínimo que debe

transcurrir entre dos peticiones de lectura y escritura.Ambos tiempos pueden coincidir

Datos salid

Ciclo de escritura Ciclo de lectura

WETiempomantenimientoDatos escritura(tiempo de

hold )

Tiempo de establecimiento

de la escritura (tiempo de setup)

Datos entrada

Dirección escritura

OE

Dirección lectura

Tiempo accesolectura

Datos salida

Tiempo accesolectura

Dirección lectura



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3. Memorias de acceso aleatoria3. Memorias de acceso aleatoria

dinámicas (DRAM,dinámicas (DRAM, dinamic dinamic RAM)RAM)3.1. Fundamentos de memorias DRAM

3.2. DRAMs asíncronas:3.2.1. Estructura interna de una DRAM asíncrona.3.2.2. Cronograma Acceso Lectura Memoria DRAM3.2.3. FPM RAM

3.2.4. EDO RAM3.2.5. BEDO RAM

3.3. Otros aspectos relacionados con las DRAMs:3.3.1. Refresco3.3.2. Precarga3.3.3. Entrelazado de memoria



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3. Memorias de acceso aleatoria3. Memorias de acceso aleatoriadinámicas (DRAM,dinámicas (DRAM, dinamic dinamic RAM)RAM)3.3.4. Otras mejoras para aumentar el rendimiento: ampliación banco

memoria y pipeline de direcciones

3.3.5. El controlador de memoria

3.4. Módulos de Memoria DRAM

3.5. DRAMs síncronas:

3.5.1. Memorias SDRAM (Synchronous DRAM)

3.5.2. Memorias DDR SDRAM ( Double Data Rate SDRAM)3.5.3. Memorias RDRAM ( Rambus DRAM)



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3.1. Fundamentos de memorias DRAM3.1. Fundamentos de memorias DRAM

Celdas implementadas mediante uncondensador en vez de unlatch /biestable mayor densidad dealmacenamiento a un menor costo. Sepasa de 6 transistores a 1 transistor.

Transistor MOS (MOSFET).

El transistor actúa como interruptor. Guarda la mínima carga eléctrica

posible para luego poder ser leída

mediante un circuito de amplificación:cargado (1) o descargado (0).

Acceso por fila (linea de palabra) ypor columna (línea de bit).

C

Línea de palabra

L í n e a d e b i t



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3.1. Fundamentos de memorias DRAM3.1. Fundamentos de memorias DRAM

Memorias más lentas que las SRAM: se prima el bajo costo yla mayor capacidad de almacenamiento.

Requieren refresco periódico ( Dynamic RAM): el condensador

se descarga. Tiempo de ciclo > tiempo de acceso. Multiplexación de direcciones: ahorro de pines en los chips de

memoria. Las SRAM al tener menor capacidad, no tenían eseproblema. Una dirección se divide/multiplexa en dos partes:fila (parte alta) y columna (parte baja). Señales necesarias:RAS# y CAS#.

- RAS# (row access strobe): validación de la fila.- CAS# (column access strobe): validación de la columna. Asíncronas y síncronas: intercambio de señales entre la

memoria y el procesador ó utilización de una señal de reloj.



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3.2. Memorias DRAM asíncronas3.2. Memorias DRAM asíncronas3.2.1. Estructura interna de una DRAM asíncrona3.2.1. Estructura interna de una DRAM asíncrona

R/W

GND

Vcc

Bit OUT Bit INCAS

Dirección(N / 2 bits)

Memoria 2N x 1 Matriz 2N/2x2N/2

RAS

D e

c o d .

F I L A

Mux. COLUMNA

Amplificadores

Registro de

FILA

Registro de

COLUMNA

N / 2

N / 2



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3.2.2. Cronograma Acceso Lectura Memoria3.2.2. Cronograma Acceso Lectura Memoria

DRAMDRAM



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3.2.3. Memorias FPM RAM3.2.3. Memorias FPM RAM

((Fast paged mode Fast paged mode RAM)RAM)

Una operación de lectura/escritura consiste en una

secuencia de accesos donde sólo el primero especifica lafila y la columna. El resto se realizan sobre la misma fila(página) especificando sólo la columna.

El primer acceso es el más lento.

Se puede llegar a ahorrar hasta un 50% en el tiempo deacceso.

Problema/desventaja: a la subida de CAS se quita el dato

de salida del bus de datos. Esto limitaba el tiempo quetenían los procesadores para leer el dato antes de serquitado de la salida del bus de datos.



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3.2.3. Memorias FPM RAM (3.2.3. Memorias FPM RAM (Fast paged mode Fast paged mode

RAM)RAM) ((Cronograma memoria FPM RAM)Cronograma memoria FPM RAM)

• Acceso en chips de 60ns a una frecuencia máxima de 28.5MHz Utilización en PC-s 486 a 33MHz ó PC-s entre 66MHzy 200MHz añadiendo caché (SRAM) para escalar tiempos.



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3.2.4. Memorias EDO RAM3.2.4. Memorias EDO RAM

((Extended Data Extended Data Out Out RAM)RAM) Similares a las FPM. Mantiene el dato válido más tiempo:

se guarda el dato en un buffer y no así no se elimina delbus a la subida de la señal CAS Extended Out. Así laCPU tiene más tiempo para leer dato.

Aumenta la frecuencia de funcionamiento hasta los 40mhzconsiguiendo una mejora en el rendimiento de un 40%

respecto FPM.



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3.2.5. Memorias BEDO RAM (3.2.5. Memorias BEDO RAM (Burst Burst EDO RAM)EDO RAM)

Una vez que se haya proporcionado una dirección de columna lassiguientes direcciones se generan internamente mediante uncontador modo ráfaga (burst ). Frecuencia 66mhz.

Problema: memoria asíncrona (y lenta). La señal de CAS# segeneraba a partir de CLK y luego se leía. ¿Por qué no muestrearentonces directamente señal CAS# mediante señal CLK?Siguiente generación: DRAMs síncronas ó SDRAMs.



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3.3.3.3. Otros aspectos

relacionados con las DRAMs3.3.1. Refresco (1)3.3.1. Refresco (1)

• Operación de reescritura periódica de la información de la DRAM.• La realiza un circuito de refresco que puede ser independiente o

estar dentro de la memoria DRAM. Actualmente integrado dentro.• El refresco puede interferir con los ciclos de acceso a la memoria.• Con cada acceso a la DRAM, para lectura o escritura, se refresca

una fila completa de la matriz de bits.• Se refrescan simultáneamente todos los chips (del SIMM ó DIMM).• Supone una bajada en el rendimiento de la RDAM: a veces la DRAM

no está disponible. Diseñadores intentan que sea menos del 5% deltiempo total.

Tiempo de refresco (TR):Tiempo máximo que puede transcurrir entre dos accesosconsecutivos a una misma fila de la DRAM.

Si no se respeta el tiempo de refresco, la memoria pierde la información por descarga del condensador de la celda de bit.



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3.3.1. Refresco (2)3.3.1. Refresco (2)

Técnicas de refresco:• Refresco con RAS (RAS-Only Refresh): señal RAS# + dirección filaa refrescar. Se precisaba circuito externo para refrescar todas las filas:DMA 8237 (recorre filas) + Temporizador 8254 (tiempo TR).

• Refresco con CAS antes que RAS (CAS-before-RAS Refresh):chips de DRAM contienen lógica de refresco interna. Existe un contadorinterno de filas.• Refresco oculto (Hidden Refresh ): después de un acceso para

lectura se vuelve a activar RAS# manteniendo CAS#. Es más rápidoque iniciar nueva lectura de fila. Existe contador interno de direccionesde refresco.

Secuencia de los ciclos de refresco:• Refresco por ráfagas: refresco por filas consecutivas. Ocupaciónde la memoria excesiva hasta refrescar las N filas.• Refresco intercalado: ciclos intercalados entre lecturas yescrituras. Los ciclos se distribuyen en todo el periodo T a intervalosT/N (siendo T el tiempo de refresco y N el número de filas).



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3.3.1. Refresco (3)3.3.1. Refresco (3)



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3.3.2. Precarga (1)3.3.2. Precarga (1)

•El circuito dePrecarga sirve paradar soporte a los

amplificadores deseñal.

•Al conectarse lostransistores paralectura (yamplificación) seproduce una

pequeña diferenciade potencial en laslíneas BL y BL*



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3.3.2. Precarga (2)3.3.2. Precarga (2)

La diferencia de potencial en las líneas BL y BL* se ha derestaurar (a Vcc/2) durante una fase llamada de precarga (tPR),antes de poder volver a acceder a una nueva fila.



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3.3.3. Entrelazado de Memoria (1)3.3.3. Entrelazado de Memoria (1)

Memoria entrelazada (Interleaved memory): seplantea como solución al problema de la precarga dela memoria.

Se divide el módulo de la DRAM en varios bancos(banks) de memoria pero independientes entre si.

La información se guarda de forma secuencial a lolargo de los diferentes bancos consecutivos dememoria.

Así es posible precargar un banco mientras se accedeal resto de bancos ocultación del tiempo deprecarga.



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• Ejemplo de memoria DRAM NO entrelazada

• Memoria compuesta por un único banco/vía dividido en dossecciones (chips) que proporcionan una palabra de 16 bits.



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• Ejemplo de memoria DRAM entrelazada

• Memoria compuesta por dos bancos/vías (de dos secciones cadauno) que proporcionan una palabra de 16 bits.



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Ejemplo de cronograma para memoria entrelazada de 2vías que acceden a datos en diferentes filas.



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3.3.4.3.3.4. Otras mejoras para aumentar elOtras mejoras para aumentar elrendimiento: ampliación banco memoria yrendimiento: ampliación banco memoria y

pipeline pipeline de direccionesde direcciones

Varias técnicas genéricas utilizadas en algunas DRAMasíncronas (BEDO) y a partir de las SDRAM paraincrementar la velocidad de acceso. Soluciones basadas enmodificar la arquitectura, no la tecnología:

1) Ampliar el banco de memoria: solución más simple. Se traen

varias palabras por cada acceso a una palabra de la DRAM.Estas palabras (bloque) se pueden guardar en una memoriaintermedia de tipo SRAM llamada memoria caché. Requiereañadir una lógica extra (multiplexor) entre ambas memorias.

2) Pipeline de direcciones: el procesador pide un segundoacceso sin tener el dato antes del primero. Se minimiza eltiempo de latencia del procesador. Relacionado con elconcepto de ráfaga. Aparece ya en las memorias FPM.



31

3.3.5. El controlador de memoria (1)3.3.5. El controlador de memoria (1)

Los chips de DRAM no se conectan directamenteal bus.

El controlador de memoria adapta las señales delprocesador a las de la memoria.

Funciones:– Traducción de la dirección que envía el procesador en

filas y columnas.– Activar señales de control: RAS#, CAS#, ...– Sincronización con todos los chips de DRAM.

Selección módulo DRAM (en DIMMs).– Refresco. A veces esta función (o parte de ella) ya vaincluida en los propios chips de DRAM.

– Verificar paridad.



32

3.3.5. El controlador de memoria (2)3.3.5. El controlador de memoria (2)

Estructura de un controlador de memoria DRAM

MUX

DESC

dirección multiplexada

C A S 0

C A S 1

RAS0

RASn–1

datosdatos

direcciónde

palabramódulos de

memoriaDRAM

habilitacióndebyte

MEM, R/W,etc



33

3.4. Módulos de Memoria3.4. Módulos de MemoriaDRAM (1)DRAM (1)

Los chips de memoria DRAM se agrupan encircuitos impresos que constituyen módulos dememoria y que son usados para ser directamente(insertados) en los computadores.

Estos módulos están estandarizados y hanevolucionado en paralelo a los diferentes tipos de

DRAMs. Se clasifican/nombran por su patillaje (nº

contactos), tecnología DRAM, fabricante, ...

ó



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3.4. Módulos de Memoria3.4. Módulos de Memoria

DRAM (2)DRAM (2) SIP (Single In-Line Package): hasta 256KB. Bus de datos de 8

bits. Usados en i80386 e i80486. SIMM (Single In-Line Memory Module):

– 30 contactos: memorias FPM/EDO, bus datos de 8 bits, 4-6MB. Usados en i80386 e i80486.

– 72 contactos: memorias FPM/EDO, bus datos de 32 bits, 4-32 MB. Usados en i80486 y primeros Pentium. DIMM ( Dual In-Line Memory Module) : memorias SDRAM,

168 contactos, bus de datos de 32 ó 64 bits efectivos (sin bits

paridad), 4-512 MB. Procesadores Pentium. DIMM DDR ( DIMM Double Data Rate): memorias DDR. Hasta

240 contactos. Bus de datos de 64 bits efectivos. Módulos dehasta 2 GBs. Procesadores Pentium 4.



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3.4. Módulos de Memoria3.4. Módulos de MemoriaDRAM (3)DRAM (3)

RIMM ó PS/2 ( Rambus In-Line Memory Module):

memorias RAMBUS. Bus de datos de 32 bits. Primerosprocesadores Pentium 4 y Play Station 2.



36DIMM

3 4 Mód l d M i3 4 Módulos de Memoria



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3.4. Módulos de Memoria3.4. Módulos de Memoria

DRAM (4)DRAM (4) Ejemplo de sistema de memoria con DRAM: controlador (en el caso de losPCs incluído en el puente norte de la placa base) + DIMM (4 módulos de 168contactos, ancho del bus de datos 64 bits)

MUX

DESC

direcciónmultipl.

DIMM 0

DIMM 1

DIMM 2

DIMM 3

C A S 0

C A S 7

RAS0

RAS1

RAS2

RAS3

datosdatos

dirección

BE0..7

*



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3.5. Memorias DRAM3.5. Memorias DRAM síncronassíncronas3.5.1. Memorias SDRAM (3.5.1. Memorias SDRAM (Synchronous Synchronous DRAM)DRAM)

Los protocolos de comunicación entre la CPU y la DRAM producenuna latencia alta: la CPU tiene que esperar a que la memoria acabe suciclo y luego sincronizarse mediante señales.

Con un control síncrono (señal reloj) la memoria puede capturar enlatches la información enviada por el procesador. La CPU quedaliberada y de esta forma puede seguir trabajando. Los datos de salida

en el caso de una lectura se proporcionan transcurridos una serie deciclos de reloj. Se elimina la necesidad de propagar múltiples strobes y de señales para

comunicar la entrada de datos. Nuevas señales como CS# (chip select ), CLK# (clock ) y DQM (data

mask ) que sustituye a OE# (output enable). Memoria BEDO ampliada que utiliza señal reloj para sincronización,

entrelazado interno y dos registros por separado para datos de E/S.



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3.5.1.3.5.1. Memorias SDRAM (Memorias SDRAM (Synchronous Synchronous DRAM)DRAM) Utilización de mandatos (commands) en vez de señales. Un mandato

se compone varias señales: CS#, RAS#, CAS# y WE#. Ejemplo: elmandato ACTIVATE equivale poner en bajo las señales CS# y RAS#(selección fila y banco). El mandato READ equivale a poner en bajo

las señales CS# y CAS# (selección columna). Un mandato (command ) se activa por un flanco de subida de reloj.



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3.5.1.3.5.1. Memorias SDRAM (Memorias SDRAM (Synchronous Synchronous DRAM)DRAM)

Registros de modo programables para seleccionar la latencia CAS(ajuste de la velocidad de la memoria) y tipos y longitudes de ráfaga.

Al igual que en las memorias BEDO existen múltiples bancos dememoria: se pueden abrir varias filas (ROWS) en paralelo posibilitamás tipos de acceso en modo ráfaga: longitud de ráfaga 1, 2, 4 u 8secuencial (incluyendo página completa) o entrelazada.

3 5 1 Di d bl d SDRAM



41

3.5.1. Diagrama de bloques de una SDRAM3.5.1. Diagrama de bloques de una SDRAM

(Módulo de 4 bancos de 2Mx8b(Módulo de 4 bancos de 2Mx8b

8M x 8b = 8 MB)8M x 8b = 8 MB)

S3 5 1 M i SDRAM (SS h DRAM)



42

3.5.1. Memorias SDRAM (3.5.1. Memorias SDRAM (Synchronous Synchronous DRAM).DRAM).

Esquema integración módulos SDRAM en DIMMEsquema integración módulos SDRAM en DIMM(módulos DDR2 en DIMM)(módulos DDR2 en DIMM)



43

3.5.1. Memorias SDRAM (3.5.1. Memorias SDRAM (Synchronous Synchronous DRAM)DRAM)

La latencia CAS (número de ciclos entre mandato READ y datosdisponibles en DQs) suele ser 2 ó 3 ciclos.

DQM debe ponerse en alta (activarse) dos ciclos de reloj como mínimoantes del mandato WRITE para eliminar datos del anterior mandato

READ. Antes de utilizar el mandato ACTIVE (selección de banco y fila) es

necesario que el banco esté cerrado y precargado mandatoPRECHARGE (precarga) ó mandatos READ ó WRITE con AUTO-

PRECHARGE (auto precarga).



44

3.5.1. Memorias SDRAM (3.5.1. Memorias SDRAM (Synchronous Synchronous DRAM)DRAM)

Los accesos en modo ráfaga con READ o WRITE pueden serinterrumpidos si no se han utilizado antes en sus versiones deAUTO PRECHARGE. Esto es debido a que con auto precarga

una vez acabado la ráfaga se procede automáticamente a hacerla precarga (desactivar la/s fila/s de/los módulo/scorrespondiente/s).

Memorias SDRAM funcionan entre los 66 MHz y 133 MHz.

3 5 1 Comparación3 5 1 Comparación DRAMsDRAMs



45

3.5.1. Comparación3.5.1. Comparación DRAMsDRAMssíncronassíncronas y asíncronasy asíncronas



46

3.5.2. Memorias DDR SDRAM3.5.2. Memorias DDR SDRAM

((Double Double Data Data Rate Rate SDRAM)SDRAM)

Evolución natural de las SDRAM: simplemente aprovechan tambiénlos flancos de bajada de la señal de reloj para doblar frecuencia de

funcionamiento y ancho de banda se envían dos datos por cadaseñal de reloj.Ejemplo: la DDR 266 es básicamente una PC133 (última SDRAMfabricada) con señales CK y CK#.

Se añaden algunas nuevas señales y se quitan otras (ver tabla siguientepágina). Como por cada ciclo de reloj se pueden recoger (leer) ó enviar(escribir) dos datos, es preciso añadir circuitería extra (ver diagrama debloques).

Subir los MHz físicos es más difícil (y caro) de fabricar razón de su

éxito. Varias familias en función de su frecuencia virtual: DDR1 (200mhz –

400mhz), DDR2 (400mhz – 667mhz), DDR3 (800mhz).



47

3.5.2. Memorias DDR SDRAM (3.5.2. Memorias DDR SDRAM (Double Double Data Data

Rate Rate SDRAM)SDRAM)

Los mandatos (commands) al igual que en las SDRAMs se

leen a la subida de una señal de reloj. Como se accede a dos datos consecutivos en un ciclo, el

controlador de memoria puede optar por enmascararcualquiera de ellos.

3 5 2 Diagrama de bloques de una DRAM con3 5 2 Diagrama de bloques de una DRAM con



48

3.5.2. Diagrama de bloques de una DRAM con3.5.2. Diagrama de bloques de una DRAM coninterfaz SDR y DDRinterfaz SDR y DDR

(Módulo de 4 bancos de 4Mx8b(Módulo de 4 bancos de 4Mx8b 16 MB)16 MB)




49

3.5.2. Memorias DDR SDRAM3.5.2. Memorias DDR SDRAM(Acceso para lectura)(Acceso para lectura)

• Hay más mandatos en DDR2 que en DDR1. Mismo controladorde E/S puede manejar ambas memorias cierta compatibilidad.• Se aumenta el tamaño de la página (fila) y se pasa de 4 bancos dememoria a 8Mejor aprovechamiento de la memoria entrelazada.

Algunas diferencias entre DDR1 y DDR2:

3 5 2 Memorias DDR SDRAM3 5 2 Memorias DDR SDRAM



50


(Acceso para escritura)(Acceso para escritura)

• Disminución del voltaje a 1,8V gracias al mayor nivel de integración.En memorias FPM era 5V.• La diferencia de voltaje es realmente la única diferencia tecnológicaentre la DDR1 y la DDR2.



51

3.5.2. DDR1 y DDR2 DIMM3.5.2. DDR1 y DDR2 DIMM

3.5.3. Memorias RDRAM3.5.3. Memorias RDRAM



52

3.5.3. Memorias RDRAM3 5 3 e o as((Rambus Rambus DRAM)DRAM)

Alternativa sin éxito comercial de la memoria DDR. Arquitecturarevolucionaria respecto a las tradicionales DRAMs.

Bus de alta velocidad (entre 800 MHz y 1600 MHz) pero anchode bus pequeño (16 bits) en media ancho de banda parecido alas DDR.

Arquitectura dividida en dos grandes bloques: un bloque

compuesto por hasta 32 bancos de memoria (múltiples accesosconcurrentes) y otro compuesto por un interfaz Rambus quepermite a un controlador externo acceder con una velocidad dehasta 3,2 Gb/s.

Múltiples accesos concurrentes. También orientado a mandatos (commands) y aprovecha ambos

flancos del reloj (subida y bajada).

3.5.3. Diagrama de bloques de una RDRAM3.5.3. Diagrama de bloques de una RDRAM



53

4 ANEXO4 ANEXO



54

4. ANEXO:4. ANEXO: nomenclaturanomenclatura DRAMsDRAMs

Ejemplo. PC133:

NOTA:

1M = 106

1G = 109

64 bits / 7,5 ns =

8,5 x 109 b/s =

8,5 Gb/s = 1,06 GB/s

133 MHz1000/133 ns = 7,5 nspor ciclo

Tecnologia de Memorias AC Curso 04-05

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