Stratix IV GT Schematic Review Worksheet - Intel · Web viewStratix® IV GT...

Stratix IV GT Schematic Review Worksheet

Stratix® IV GT デバイスの回路図レビュー・ワークシート

このドキュメントは、回路図をレビューし、ピンの使用状況をStratix IV GT Device Family Pin Connection Guidelines (PDF)バージョン1.2及びこのデバイスファミリのその他の参照文献と比較することをガイドするためのものです。技術的な内容、FPGAの電源、トランシーバの電源およびピンの使用状況、コンフィギュレーション、FPGAのI / O、および外部メモリインタフェースといったフォーカス・エリアに分けられています。

各フォーカス・エリア内には、デバイス・ファミリ用のすべての専用ピンとデュアルパーパスピンのための電圧や端子名を含むテーブルがあります。デバイスの集積度とパッケージの組み合わせによっては、このワークシートに示されたピンのいくつかを持たない場合がありますので、御使用の特定のデバイスのピン・アウト・ファイルと照らし合わせてください。デバイスのピン・アウト・ファイルのリンクは各章の上部にあります。

このワークシートを使用して回路図のレビューを行い基板レイアウトを決める前に、アルテラは以下の実施を強く推奨します：

１）最新版のStratix IV GT Errata Sheet (PDF)とアルテラ Web 内Knowledge Database のStratix IV Device Known Issues及びStratix IV Device Handbook Known Issuesの項目をチェックする

２）デザインをQuartus® IIのソフトウェアでコンパイルを完了する

例えば、デバイスで使用するI/O規格によっては、I/O 絡みの配置制限や VCCIO 条件が多く存在します。もし、プロジェクトのデザインがそろっていない場合は、最低限トップレベルを持つプロジェクトを使い、全ての I/O ピンを定義し、配置を決め、使用予定の設定可能なオプションをすべて適用します。これだけに限定しませんが、外部メモリインターフェイス、PLL, altgx, altlvds, そして altddio などのI/O絡みのメガファンクションは全て最低限のプロジェクトに含まれている必要があります。Pin Planner にある I/O Analysys tool を最低限のプロジェクトに適用し、QuartusII ソフトウエア内でデバイスのルールやガイドラインに違反しないことを確実にするためのピン・アウトの検証が可能です。

I/O Analysisツールを使用する時に、ピン・アウトにエラーがないことを必ず確認してください。さらに、すべてのワーニング(警告)とクリティカル・ワーニング(重大な警告)をチェックし、デザインに与える影響を評価してください。ワーニングやクリティカル・ワーニングのメッセージの上にマウスカーソルをおき右クリックし、”Help” を選択すると、新しいHelpウィンドウ画面が現れ、ワーニングの原因や必要なアクションなどの追加情報が表示されます。

例として、次のワーニングは、PLL がグローバルネットワークからドライブされているとき、入力は有効なクロック入力専用ピンから来ていますが、本 PLL 用の専用ピンではない、という場合に表示されるものです：

Warning: PLL "" input clock inclk[0] is not fully compensated and may have reduced jitter performance because it is fed by a non-dedicated input

Info: Input port INCLK[0] of node "" is driven by clock~clkctrl which is OUTCLK output port of Clock Control Block type node clock~clkctrl

ヘルプ・ファイルでは次の情報を提供します(ヘルプは英語となります)：

CAUSE:

The specified PLL's input clock is not driven by a dedicated input pin. As a result, the input clock delay will not be fully compensated by the PLL. Additionally, jitter performance depends on the switching rate of other design elements. This can also occur if a global signal assignment is applied to the clock input pin, which forces the clock to use the non-dedicated global clock network.

ACTION:

If you want compensation of the specified input clock or better jitter performance, connect the input clock only to an input pin, or assign the input pin only to a dedicated input clock location for the PLL. If you do not want compensation of the specified input clock, then set the PLL to No Compensation mode.

入力ピンを適切な専用クロックピンの場所に指定する場合は、各PLLに対する専用クロック入力ピンのマッピング情報をClock Networks and PLLs in Stratix IV Devices (PDF)にてご確認ください。

正常にコンパイルが完了した後やI / O解析に、利用できる多くのレポートが存在します。例えば、”Compilation” – “Fitter” – “Resource Section” 内にある ”All Package Pins” や ”I/O Bank Usage” レポートにて、デザインで設定したすべてのピンのI/O規格と設定可能なI/Oオプション、また各I/Oバンクに必要なVCCIOを確認することが出来ます。これらのレポートは回路図のピン接続と一致する必要があります。

レビューのテーブルには次の見出しが付いています：

プレーン/信号名

回路図上の名前

接続ガイドライン

コメント / 問題点点

最初の列（プレーン/信号名）はFPGA 電圧または信号ピン名のリストです。御使用になるデバイスの集積度とパッケージ組合せでは存在しない、専用またはデュアル・パーパス・ピン名を削除する時だけにこの列を編集してください。

２番目の列（回路図上の名前）は FPGA ピンと接続されている信号またはプレーンの回路図上の名前を入力する欄です。

３番目の列（接続ガイドライン）はアルテラが推奨する、電源プレーンや信号への接続ガイドラインを含んでいるため、記入しません。

４番目の列（コメント / 問題点点）はお客様のメモ欄として使用し、接続ガイドラインとの違いやガイドラインに沿っているか等の確認コメントを記します。多くの場合、追加の情報や接続を補足する詳細を示したメモが入っています。

このワークシートをどの様に使うか、例を以下に示します：

プレーン/信号名



コメント / 問題点点

<アルテラが提供した、プレーン / 信号名>

VCC

<ユーザ記入欄>

+0.95V

<アルテラが提供した、デバイス固有のガイドライン>

<ユーザ記入欄>

+0.95Vプレーンに接続され、分離は不要。

小と中容量のデカップリングが無い。PDNをチェック。

備考 (1-1)と (1-2)を参照

Legal Note:

PLEASE REVIEW THE FOLLOWING TERMS AND CONDITIONS CAREFULLY BEFORE USING THIS SCHEMATIC REVIEW WORKSHEET (“WORKSHEET”) PROVIDED TO YOU. BY USING THIS WORKSHEET, YOU INDICATE YOUR ACCEPTANCE OF SUCH TERMS AND CONDITIONS, WHICH CONSTITUTE THE LICENSE AGREEMENT ("AGREEMENT") BETWEEN YOU AND ALTERA CORPORATION OR ITS APPLICABLE SUBSIDIARIES ("ALTERA").

1. Subject to the terms and conditions of this Agreement, Altera grants to you, for no additional fee, a non-exclusive and non-transferable right to use this Worksheet for the sole purpose of verifying the validity of the pin connections of an Altera programmable logic device-based design. You may not use this Worksheet for any other purpose. There are no implied licenses granted under this Agreement, and all rights, except for those granted under this Agreement, remain with Altera.

2. Altera does not guarantee or imply the reliability, or serviceability, of this Worksheet or other items provided as part of this Worksheet. This Worksheet is provided 'AS IS'. ALTERA DISCLAIMS ALL WARRANTIES, EXPRESS OR IMPLIED, INCLUDING THE IMPLIED WARRANTIES OF MERCHANTABILITY, FITNESS FOR A PARTICULAR PURPOSE, AND NON-INFRINGEMENT. ALTERA HAS NO OBLIGATION TO PROVIDE YOU WITH ANY SUPPORT OR MAINTENANCE.

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4. This Agreement may be terminated by either party for any reason at any time upon 30-days’ prior written notice. This Agreement shall be governed by the laws of the State of California, without regard to conflict of law or choice of law principles. You agree to submit to the exclusive jurisdiction of the courts in the County of Santa Clara, State of California for the resolution of any dispute or claim arising out of or relating to this Agreement. The parties hereby agree that the party who is not the substantially prevailing party with respect to a dispute, claim, or controversy relating to this Agreement shall pay the costs actually incurred by the substantially prevailing party in relation to such dispute, claim, or controversy, including attorneys' fees. Failure to enforce any term or condition of this Agreement shall not be deemed a waiver of the right to later enforce such term or condition or any other term or condition of the Agreement.

BY USING THIS WORKSHEET, YOU ACKNOWLEDGE THAT YOU HAVE READ THIS AGREEMENT, UNDERSTAND IT, AND AGREE TO BE BOUND BY ITS TERMS AND CONDITIONS. YOU AND ALTERA FURTHER AGREE THAT IT IS THE COMPLETE AND EXCLUSIVE STATEMENT OF THE AGREEMENT BETWEEN YOU AND ALTERA, WHICH SUPERSEDES ANY PROPOSAL OR PRIOR AGREEMENT, ORAL OR WRITTEN, AND ANY OTHER COMMUNICATIONS BETWEEN YOU AND ALTERA RELATING TO THE SUBJECT MATTER OF THIS AGREEMENT.目次

章 I: 電源

章II: コンフィギュレーション

章III: トランシーバ

章IV: I/O

a:クロックのピン

b:専用と兼用のピン

c: 差動の兼用のI/Oピン

章 V: 外部メモリのインタフェースのピン

a:DDR/2 インタフェースのピン

b: DDR/2 終端のガイドライン

c: DDR3 インファフェースのピン

d: DDR3 終端のガイドライン

e:QDRII/+ インタフェースのピン

f:QDRII/+ 終端のガイドライン

章VI:ドキュメントの訂正履歴

第I章: 電源

Stratix IV について推奨の参考資料/ツール

Stratix IV のピン配置のファイル

Stratix IV GT デバイスファミリのピン配線のガイドライン (PDF)

Stratix IV の初期消費電力の推定(Early Power Estimator)

Stratix IV のEarly Power Estimatorのユーザガイド (PDF)

Stratix IVデバイス用Power Delivery Network (PDN) ツール

特定デバイス用 Power Delivery Network (PDN)ツールユーザガイド (PDF)

PowerPlay Power Analyzerのサポート資料

アルテラのボード・デザイン・リソース・センター (一般のボード・デザインのガイドライン, PDN のデザイン, 絶縁, ツールとその他)

AN 583: アルテラFPGAによるフェライト・ビーズの電源分離フィルタのデザイン (PDF)

AN 597: ボードのデザインフロー (PDF)

Stratix IV GTエラッタシート (PDF)

目次

プレーン/信号



コメント/ 問題

VCC

すべてのVCCピンは0.95Vの電源が必要です。VCC及び他の電源のための条件を決定するためにStratix IV Early Power Estimator を使用します。これらのピンはVCCHIPと同じ0.95Vのプレーンに接続されています。適切なアイソレーションフィルタを使用してVCCD_PLLはVCCと同じレギュレータから供給されることが可能です。

VCCはブレーキ・アウトのビアを共有することはできません。各VCCのピンは電源のプレーンに別々のビアで接続する必要があります。

これらのピンに対するデカップリングはデザインの使用するボード上のデカップリング条件に依存します。

ガイドラインを満たしていることを確認するか、条件を満たすために必要なアクションを記述します。

備考 (1-1) (1-2)を参照

目次章の先頭

プレーン/信号




VCCAUX

これらのピンをアイソレーションした2.5Vリニア電源に接続してください。

適切な絶縁フィルタを使用してこれらのピンはVCCA_PLLと同じリニア・レギュレータから供給されることが可能です。

製品デバイス(-ESではないデバイス)を正常にパワーアップ及びPORを終了させるには、VCCの電源が完全に立ち上がってから、VCCAUXの電源を入れることが必要です。詳しくは、Stratix IV GT Errata Sheet (PDF)参照してください。



備考(1-1) (1-2)を参照

目次章の先頭

プレーン/信号




VCCIO[1..8][A,C],

VCCIO[2,3,4,5,7,8]B

(すべてのピンは各デバイス / パッケージの組み合わせに存在するとは限らない)

これらのピンを特定のバンクに接続されたI/O規格に準拠した1.2V, 1.5V, 1.8V, 2.5V または3.0V電源電圧に接続してください。

これらのピンは2.5VのI/O規格で使用する場合、VCC_CLKIN、VCCPGM及びVCCPDと同じレギュレータに接続することが可能です。ただし、各電源のI/O規格が2.5Vの場合のみ適用できます。

VCC_CLKINは2.5VのI/O規格ですので、VCC_CLKINを除いて、これらのピンのI/O規格が同じである限り、VCCPGM及び/またはVCCPDと同じレギュレータに接続することは可能です。



備考(1-1) (1-2)を参照

目次章の先頭

プレーン/信号




VCCPD[1..8][A,C],

VCCPD[2,3,4,5,7,8]B


VCCPDのピンは2.5Vまたは3.0Vの電圧が必要であり、正常にコンフィギュレーションを行わせるために、0Vから2.5Vまたは3.0Vまでの時間は100ms以内で立ち上がらなければなりません。

VCCPDのI/O規格はそのバンクのVCCIOの電圧に依存します。

3.0V VCCIOのVCCPDの電圧は3.0Vであり、

2.5V/1.8-V/1.5V/1.2V VCCIOのVCCPDの電圧は2.5Vです。

これらのピンは2.5VのI/O規格がある場合、VCC_CLKIN、VCCPGM及びVCCPDと同じレギュレータに接続することが可能です。ただし、各電源の要件が2.5Vの場合のみに実現します。

VCC_CLKINは2.5Vの電圧のみに設定可能ですので、VCC_CLKINを除いて、これらのピンのI/O規格が同じ電圧である限り、VCCPGM及び/またはVCCPDと同じレギュレータに接続することは可能です。



備考(1-1) (1-2)を参照

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プレーン/信号




VREF[1..8][A,C]N0

VREF[2,3,4,5,7,8]BN0


各I/Oバンクの入力基準電圧です。もしあるI/Oバンクがリファレンス電圧のあるI/O規格を使用する場合は、これらのピンはI/Oバンクのリファレンス電圧のピンとして使用されます。

VREFのピンを使用しない場合は、ピンが位置しているバンクのVCCIOまたはGNDに接続することが必要があります。



備考(1-1) (1-2)を参照

目次章の先頭

プレーン/信号




VCCA_PLL[L,R][1:4], VCCA_PLL[T,B][1:2]


PLLを使用しない場合でも、これらのピンを2.5Vに接続してください。アイソレーションしたリニア電源を使用してください。

適切な絶縁フィルタを使用してVCCAUXと同じリニア・レギュレータに接続することが可能です。



備考(1-1) (1-2)を参照

VCCD_PLL[L,R][1:4], VCCD_PLL[T,B][1:2]


PLLを使用しない場合でも、これらのピンを0.95Vに接続してください。適切な絶縁フィルタを使用してVCC及び/またはVCCHIPと同じレギュレータに接続することが可能です。

これらのピンに対するデカップリングはデザインの使用するボード上のデカップリング条件に依存します


備考(1-1) (1-2)を参照

目次章の先頭

プレーン/信号




VCCPT

このピンに1.5Vのアイソレーションしたリニア電源を使用してください。



備考(1-1) (1-2)を参照

VCCPGM

このピンを1.8V,2.5Vまたは3.0Vに接続してください。

これらのピンは2.5VのI/O規格である場合、VCC_CLKIN、VCCIO及びVCCPDと同じレギュレータに接続することが可能です。ただし、各電源のI/O規格が2.5Vの場合のみに実現します。VCC_CLKINは2.5VのI/O規格ですので、VCC_CLKINを除いて、このピンのI/O規格が同じ電圧である限り、VCCPGM及び/またはVCCIOと同じレギュレータに接続することは可能です。



備考 (1-1) (1-2)を参照

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プレーン/信号




VCCBAT

デザイン・セキュリティの揮発性のキー(volatile key)を使用する場合は、このピンを1.2V－3.3Vの範囲で不揮発性の電池の電源に接続してください。3.0Vは一般的な電圧の電源です。

揮発性のキーを使用しない場合は、このピンを3.0V電源かGNDに接続してください。

このピン用の電源を他のFPGAの電源と共有しないでください。



備考(1-1) (1-2)を参照

VCC_CLKIN[3,4,7,8]C

これらのピンを2.5Vに接続してください。これらのピンは2.5VのI/O規格がある場合、VCCIO、VCCPGM及びVCCPDと同じレギュレータに接続することが可能です。ただし、各電源のI/O規格が2.5Vの場合のみに実現します。



備考(1-1) (1-2)を参照

GND

すべてのGNDピンはボードのGNDのプレーンに接続してください。


備考(1-1) (1-2)を参照

目次章の先頭

備考:

１．このワークシートでは、必要なデカップリングを計算しません。デザイナーが必要な電源と、静的及びスイッチングの電流値から必要とされる電力のパスのインピーダンスの分析に基づいてデカップリングの値を決定します。デカップリングについて解析をするには、Power Delivery Network (PDN) Tool for Stratix IV Devicesを参照してください。

電源プレーンの目標とするインピーダンスはデバイス及び電源の消費電流と電圧降下の条件に基づいて計算する必要があります。電源プレーンは適切な数のコンデンサを使って分離（デカップル）する必要があります。オンボードのコンデンサーを100MHz以上の周波数でデカップルしないでください。これは、パッケージにより配置されている等価直列インダクタンス（Equivalent Series Inductance / ESL）の影響があるからです。より高い周波数のデカップリングはプレーン間の静電容量が低いインダクタンスであるような適切なボード・デザインのテクニックが必要です。

アルテラは各パッケージ上にある独立電源またはグランドボールは独立PCBのビアを使用することを非常に推奨しています。PCB上で電源またはグランドを共有すると、デバイスにカップリングノイズが発生して、ジッターの性能を低下することになります。

1-2. このワークシートにはそれぞれの電源の推定消費電力は含まれていません。各電源をデバイスの電流条件を満たすかどうかを確認します。詳しいガイドラインは、アルテラのEarly Power Estimation Tools及びPowerPlay Power Analyzer Support Resourcesを参照してください。

デザインに基づいてデバイスのジャンクション温度が推奨動作範囲内に収まることを確認するには、アルテラのEarly Power Estimation Toolsを使用してください。

追加コメント：

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第II章: コンフィギュレーション

Stratix IV に関する推奨の参考資料/ツールのリスト

Stratix IV のピン配置ファイル

Stratix IV GTのピン配置ガイドライン (PDF)

Stratix IVに関するコンフィギュレーション、デザイン・セキュリティ及びリモートシステムのアップグレード (PDF)

Stratix IVのJTAGバウンダリ・スキャン・テスト (PDF)

USB-Blasterのダウンロード・ケーブルのユーザガイド (PDF)

ByteBlaster II のダウンロード・ケーブルのユーザガイド (PDF)

AN 597: ボードのデザインフロー (PDF)

目次

コンフィギュレーション方法

コンフィギュレーションの電圧

コンフィギュレーションのバンクのVCCIO

プレーン/信号



コメント / 問題点

nIO_PULLUP

コンフィギュレーション前及びコンフィギュレーション中に、ユーザI/O及び兼用I/Oのピン(nCSO, ASDO,

DATA[7..0], CLKUSR, INIT_DONE, DEV_OE,

DEV_CLRn)に内部のプルアップ抵抗はONまたはOFFを選択する専用の入力ピンです。

論理HIGH(1.5V, 1.8V, 2.5V,or 3.0V)にすると、ウィークプルアップがOFF、また論理LOWにするとウィークプルアップがONに設定されます。

nIO_PULLUPのピンは直接VCCPGMに接続されることが可能で、デバイスはどのように使用されるかに依存して、1kΩのプルアップ抵抗の経由で接続するか、または直接GNDに接続します。

ガイドラインを満たしていることを検証し、準拠するために必要なアクションを記述します

目次章の先頭

プレーン/信号



コメント / 問題

MSEL[0:2]

これらのピンは内部5-kΩ の抵抗を介してGNDと接続されています。これらのピンはフローティングのままにしないでください。これらのピンが未使用の時にGNDに接続してください。コンフィギュレーション方法に依存して、これらのピンを直接VCCPGMまたはGNDに接続します。 Configuration, Design Security, Remote System Upgrades with Stratix IV Devices (PDF)を参照してください。

JTAGコンフィギュレーションしか使用しない場合は、これらのピンをGNDに接続してください。

Verify Guidelines have been met or list required actions for compliance.

nCE

複数のデバイスコンフィギュレーションの場合は、一番目のデバイスのnCEピンをロジックLOWに接続し、nCEOピンはチェーン上の2番目のデバイスのnCEピンに接続してください。単独デバイスのコンフィギュレーション及びJTAGプログラミングの場合は、nCEのピンを直接GNDと接続します。Active Serialのヘッダーを使用する場合は、10kΩの抵抗を介してGNDに接続してください。


目次章の先頭

プレーン/信号




nCONFIG

専用のコンフィギュレーション・コントロールの入力ピンです。このピンをLOWにすると、FPGAにコンフィギュレーションされたデータは失われ、リセットの状態に入り、すべてのI/Oピンはトライステートになります。また、このピンをロジックHIGHに戻すと再コンフィギュレーションを開始します。

FPGAがPASSIVEのコンフィギュレーション方式を使用する場合はnCONFIGのピンが直接コンフィギュレーション・コントローラーと接続します。また、ACTIVE SERIALのコンフィギュレーション方式を使用する場合は、10-kΩの抵抗を介してVCCPGMに接続します。このピンを未使用の場合は、直接または10-kΩの抵抗を介してVCCPGMに接続します。


CONF_DONE

このピンは双方向（open-drain）のピンです。外部10-kΩのプルアップ抵抗を使用する必要があります。

PASSIVEコンフィギュレーション方式を使用する場合は、コンフィギュレーションデバイスまたはコントローラーにモニターされる必要があります。


nCEO

複数のデバイスをコンフィギュレーションする時に、このピンは後続デバイスのnCEピンをフィードします。単独のデバイスをコンフィギュレーションする時に、このピンはフローティングのままにしてください。


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プレーン/信号




nSTATUS

これは双方向（open-drain）のピンです。外部の10-kΩのプルアップ抵抗を介してVCCPGMに接続してください。

PASSIVEコンフィギュレーション・スキームを使用する場合は、コンフィギュレーションデバイスまたはコントローラーにモニターされる必要があります。


.

PORSEL

POR時間を12msまたは100msに設定するための専用入力ピンです。ロジックHIGH(1.5V, 1.8V, 2.5V, 3.0V)に設定すると、PORの時間は12msですが、ロジックLOWに設定すると、PORの時間は100msになります。

PORSELのピンを直接VCCPGMまたはGNDに接続してください。


目次章の先頭

プレーン/信号




TCK

JTAG回路を使用しない場合は、TCKのピンを1-kΩのプルダウン抵抗を介してGNDに接続してください。

この信号はクロック信号として考慮する必要があり、通常ののクロック配線のガイドラインに従ってください。


TMS

このピンを10-kΩのプルアップ抵抗を介してVCCPDに接続してください。

JTAGの回路を使用しない場合は、TMSのピンを1-kΩの抵抗を介してVCCPDに接続してください。


備考(2-1)を参照

TDI

このピンを10-kΩのプルアップ抵抗を介してVCCPDに接続してください。

JTAGの回路を使用しない場合は、TDIのピンを1-kΩの抵抗を介してVCCPDに接続してください。



TDO

JTAG回路を使用しない場合は、TDOを未接続のままにしてください。


TRST

Active LowのJTAGの専用入力ピンです。

TRSTのピンはJTAGのバウンダリ・スキャンの回路を非同期でリセットするために使用されます。

JTAGを使用する場合でTRSTピンを使用しない場合は、直接VCCPDと接続してください。

TRSTのピンを使用する場合は、1-kΩのプルアップ抵抗を介してVCCPDに接続してください。JTAGの回路を無効にする場合は、GNDに接続してください。


目次章の先頭

Optional Dual Purpose Pins

プレーン/信号




nCSO

ASモードでデバイスをプログラミングをしないの場合は、nCSOピンは使用されません。また、出力として使用しない場合は、未接続のままにしてください。


ASDO

ASモードでデバイスをプログラミングをしない場合は、ASDOピンは使用されません。また、出力として使用しない場合は、未接続のままにしてください。


DCLK

専用のコンフィギュレーションピン。PS及びFPPのコンフィギュレーションモードでは、DCLKは外部のソースからFPGAにデータ送信のクロックとして使用されます。ASモードでは、DCLKはコンフィギュレーションインタフェース用の出力クロックです。

このピンをフローティングのままにしないでください。HIGHまたはLOWにドライブしてください。


CRC_ERROR

このピンはオプショナルのピンです。CRCエラーの検出回路を有効にした時に使用されます。

CRCエラーの検出機能を有効にしている場合は、外部の10-kΩのプルアップ抵抗の経由でVCCPGMに接続してください。


目次章の先頭

プレーン/信号




DEV_CLRn

このピンはオプショナルの専用の入力ピンです。すべてのデバイスのレジスターのクリアをオーバーライドする時に使用されます。

この機能を使用せず、さらにI/Oとしても使用しない場合は、GNDに接続してください。

ユーザI/Oピンとして使用できません。


DEV_OE

このピンはオプショナルの専用の入力ピンです。デバイスにすべてのトライステート制御をオーバーライドします。

この機能を使用せず、さらにI/Oとしても使用しない場合は、GNDに接続してください。



DATA0

DATA[0]用の専用の入力ピンです。この機能を使用せず、さらにI/Oとして使用しない場合は、未接続のままにしてください。


DATA[7:1]

DATA[7..1]用の専用の入力ピンです。この機能を使用せず、さらにI/Oとして使用しない場合は、未接続のままにしてください。

DATA2, DATA6及びDATA7はユーザI/Oとして使用できません。


目次章の先頭

プレーン/信号




INIT_DONE

このデュアルパーパスピンはINIT_DONE機能を無効とした場合、I/Oピンとして使用可能です。INIT_DONEが有効の場合は、LOWからHIGHになると、デバイスがユーザモードに入ると示しています。INIT_DONEが有効の場合は、コンフィギュレーション後に、このピンをユーザI/Oピンとして使用することは不可能です。　　　　

このピンは外部の10-kΩのプルアップ抵抗を経由してVCCPGMに接続してください。


CLKUSR

このピンをコンフィギュレーション・クロックの入力及びI/Oとして使用しない場合は、GNDに接続してください。



目次章の先頭

プレーン/信号




JTAG Header

ByteBlaster IIまたはUSB-Blasterケーブルの電源を供給するために、VCCピン（ヘッダーの4番ピン）をVCCPDに接続してください。

JTAGチェーン内にある複数のデバイスでVCCIOの電圧が異なる場合は、チェーン内にあるデバイス及びJTAGヘッダーのI/Oの電圧の要件を満たすために電圧変換器を使用する必要があります。

ByteBlaster II及びUSB-Blasterのケーブルは1.2Vのターゲットには対応していません。ターゲットの電圧値に関しては、ByteBlaster II及びUSB-Blaster ダウンロードケーブルのユーザガイドを参照してください。


Notes:

2-1. プルアップ抵抗をUSB-Blaster、MasterBlaster（VIOのピン)、ByteBlaster II、ByteBlasterMVまたはEthernetBlasterのケーブルと同じ供給電圧に接続してください。

追加コメント:

目次章の先頭

第III章: トランシーバ

Stratix IV 推奨の参考資料/ツールリスト

Stratix IV ピンの配置ファイル

Stratix IV GT ピンの接続ガイドライン (PDF)

Stratix IV 初期消費電力の推定（Early Power Estimator）

Stratix IV のEarly Power Estimatorのユーザガイド (PDF)

Stratix IVデバイスのPower Delivery Network (PDN) ツール

デバイス特定の Power Delivery Network (PDN)ツールのユーザガイド (PDF)

アルテラのボード・デザイン・リソース・センター (一般のボード・デザインのガイドライン、PDNのデザイン、分離、ツールとその他)

AN 583: アルテラFPGAによるフェライト・ビーズの電源分離フィルタのデザイン (PDF)

AN 597: ボードデザインのフロー (PDF)

Stratix IV GT のエラッタ (PDF)

目次

プレーン/信号




VCCA_[L,R]

デバイスの特定な左側[L]または右側[R]のアナログの電源、TXドライバー、RXレシーバ、CDR。

VCCA_[L,R]を3.3Vのリニアレギュレータに接続してください。

これらのピン用のデカップリングは特定のボードのデザインに対するデカップリング要件に依存します。


備考(3-5) (3-8) (3-9) (3-10)を参照

VCCH_GXB[L,R][0..3]

デバイスの特定な左側[L]または右側[R]のアナログ電源、ブロック・レベルのTXバッファ。

VCCH_GXB[L,R]を1.4Vのリニアレギュレータに接続してください。



備考(3-2) (3-4) (3-5) (3-8)

(3-9) (3-10)を参照

目次章の先頭

プレーン/信号




VCCL_GXB[L,R][0..3]

アナログの電源、ブロックレベルのクロック分配。

VCCL_GXB[L,R][]を1.2Vのリニアレギュレータに接続してください。

データレートは≤ 6.5Gbpsであるの場合は、これらのピンをVCCT_[L,R]及びVCCR_[L,R]と同じ1.2Vのプレーンに接続することが可能です。しかし、より良いジッターの性能を得るために、このプレーンは他の電源から分離することが必要です。最高のジッタの性能を得るために、各クワッドに個々の電源を提供してください。



備考(3-4) (3-5) (3-8) (3-9) (3-10)を参照

VCCT_[L,R]

デバイスの特定な左側[L]または右側[R]のアナログの電源、トランスミッタ。

VCCT_[L,R]を1.2Vのリニアレギュレータに接続してください。

データレートは≤ 6.5Gbpsであるの場合は、これらのピンをVCCR_[L,R] 及び VCCL_GXB[L,R]と同じ1.2Vのプレーンに接続することが可能です。しかし、より良いジッターの性能を得るために、このプレーンは他の電源から分離することが必要です。

これらのピン用のデカプリングは特定のボードのデザインに対するデカップリング要件に依存します。


備考(3-5) (3-8) (3-9) (3-10)を参照

目次章の先頭

プレーン/信号




VCCR_[L,R]

デバイスの特定な左側[L]また右側[R]のアナログの電源、レシーバ。

VCCR_[L,R]を1.2Vのリニアレギュレータに接続してください。

データレートは≤ 6.5Gbpsであるの場合は、これらのピンをVCCT_[L,R] 及び VCCL_GXB[L,R]と同じ1.2Vのプレーンに接続することは可能です。しかし、より良いジッターの性能を得るために、このプレーンは他の電源から分離することが必要です。



備考(3-5) (3-8) (3-9) (3-10)を参照

VCCHIP_[L,R]

デバイス特定な左側[L]または右側[R]のPCIe ハードIPのディジタル電源。

すべてのVCCHIP_[L,R]は0.95Vの電源が必要です。これらのピンをVCCと同じ0.95Vのプレーンに接続してください。ハードIPを使用しない時に、これらのピンをGNDに接続することが可能です。

適切なアイソレーションフィルタを使用すれば、これらのピンをVCCD_PLLと同じレギュレータから電源を提供されることができます。



備考(3-5) (3-9)を参照

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プレーン/信号




REFCLK_[L,R][0:7]p,n

デバイスの特定な左側[L]または右側[R]の高速差動のリファレンスクロック。

5th及び6thのトランシーバチャネルを持っているデバイスでは、これらのピンをリファレンスクロックまたはCMUのレシーバチャネルとして使用できます。これらの機能を切り替える時に、デバイスの再コンフィギュレーションが必要です。

リファレンスクロックとして使用される時に、これらのピンをAC-カップルしてください。

未使用のREFCLK_[L,R][0:7]p/nピンを個別または一緒に10-kΩ抵抗でGNDに接続してください。

ピンから抵抗までのトレースはできるだけ短くする必要があります。


備考(3-1) (3-3) (3-4) (3-6) (3-8)を参照

目次章の先頭

プレーン/信号




GXB_CMURX_[L,R][0..7]p,n

デバイス特定な左側[L]または右側[R]のCMUレシーバのチャネル。

5th及び6thのトランシーバチャネルを持っているデバイスでは、これらのピンをリファレンスクロックまたはCMUのレシーバチャネルとして使用できます。これらの機能を切り替える時に、デバイスの再コンフィギュレーションが必要です。

CMUレシーバのチャネルとして使用される時に、これらのピンをAC-カップルまたはDC-カップルしてください。

未使用のGXB_CMURX_[L,R][0..7]p,nピンを個別にまたは一緒に10-kΩ抵抗軽由でGNDに接続してください。



備考(3-1) (3-3) (3-4) (3-6) (3-8)を参照

目次章の先頭

プレーン/信号




GXB_RX_[L,R][0..15]p,n

デバイス特定な左側[L]または右側[R]の高速差動レシーバチャネル。

これらのピンを使用する時に、AC-カップルまたはDC-カップルしてください。

未使用のGXB_RXpを個別に、または一緒に10-kΩ抵抗軽由でGNDに接続してください。



備考(3-2) (3-4) (3-6)を参照

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プレーン/信号




GXB_CMUTX_[L,R][0..7]p,n

デバイス特定な左側[L]または右側[R]のCMUトランスミッタのチャネル。

未使用のGXB_CMUTX_[L,R][]p及びGXB_CMUTX_[L,R][]nピンを未接続のままにすることは可能です。


備考(3-3) (3-4)を参照

GXB_TX_[L,R][0..15]p,n

デバイスの特定な左側[L]または右側[R]の高速差動トランスミッタのチャネル。

すべての未使用GXB_TX_[L,R][0..15]pのピンをフローティングのままにしてください。


備考(3-2) (3-4)を参照

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プレーン/信号




RREF_[L,R][0:1]

デバイスの特定な左側[L]または右側[R]のトランシーバのリファレンス抵抗。

もしデバイスの1つの側面に位置している任意のrefclkピンまたはトランシーバチャネル（左、または右）が使用される場合は、その側面に位置しているRREFピンを個別の2.00-kΩ +/- 1%抵抗の経由でGNDに接続しなければなりません。

プリント基板のレイアウトでは、このピンから抵抗までのトレースをアグレッサーの信号から避けた、配線にする必要があります。


reconfig_clk

reconfig_clkはaltgx及びaltgx_reconfigのメガファンクションIPに使用されます。このピンはトランシーバ以外のクロックI/Oピンから提供される必要があります。提供するクロックはデバイスがパワーアップする時に、安定で正常に動作する必要があります。


目次章の先頭

備考:

3-1. REFCLK_[L,R][0:7]p,n 及び GXB_CMURX_[L,R][0:7]p,nのピンは、デバイスで同じピンであり、兼用の機能を持っています。このワークシートではこれらのピンは異なるロウで説明されて、それぞれのピンにコメントを入れるようにしました。

3-2. Stratix IV GTデバイスでは、10Gトランシーバは600Mbps から 11.3Gbpsまでのレンジで動作できます。

- EP4S40G2 と EP4S40G5は1側に6個の10Gトランシーバ(GXB_RX_[L,R][6:11] 及び GXB_TX_[L,R][6:11])を持って、1個のデバイスに合計12個の10Gトランシーバが付いています。GXB_RX_[L,R][6:7] 及び GXB_TX_[L,R][6:7]を10Gのレートで使用するときに、VCCH_GXB[L,R][1]を1.4Vに接続する必要があります。

- 1517パッケージのEP4S100G2 及び EP4S100G5は、1側に12個の10Gトランシーバを持って(GXB_RX_[L,R][0:11] and GXB_TX_[L,R][0:11])、1個のデバイスには、合計24個の10Gトランシーバを持っています。

- 1921パッケージのEP4S100G3 及び EP4S100G4は、1側に12個の10Gトランシーバを持って(GXB_RX_[L,R][4:15] and GXB_TX_[L,R][4:15])、1個のデバイスには、合計24個の10Gトランシーバを持っています。

- 1932パッケージのEP4S100G5は、1側に16個の10Gトランシーバを持って、(GXB_RX_[L,R][0:15] and GXB_TX_[L,R][0:15])、1個のデバイスには、合計32個の10Gのトランシーバを持っています。

3-3. CMUの兼用のレシーバチャネルです。5番目及び6番目のトランシーバチャネルを持っているデバイスではリファレンズクロックまたはCMUのレシーバチャネルとして使用できます。

3-4. これらのピンの存在性はデバイスに依存します。関連デバイスのピンアウトファイルで確認してください。

3-5. デカップリングされた回路の動作周波数が必要な電力を計算してから電源用キャパシタンスの値を決めます。電源プレーンのターゲットインピーダンスはそのプレーンの消費電流及びリップル電圧の要件に基づいて計算する必要があります。このインピーダンスを達成するために、適切なキャパシターの数で電源をデカップリング必要があります。オンボードのキャパシターはパッケージのマウントの”Equivalent Series Inductance”のため、100MHz以上をデカップリングすることは不可能です。高速の周波数をデカップリングするために、”Interplane capacitance with low inductance”のような適切なボードデザインのテクニックが必要です。アルテラの Power Delivery Network (PDN) Tool for Stratix IV Devices は優れたデカップリングの解析ツールであり、デカップリングの解析作業に役立ちます。

アルテラはパッケージにあるそれぞれの電源またはグランドのバールに個別のPCBビアを使用することを非常に推奨しています。PCB上に電源またはグランドのビアを共有すると、デバイスにノイズカップリングが発生されて、ジッタの性能が低下する可能性があります。

3-6. ACカップルのリンクの場合は、ACカップリングのキャパシターをチャネルに沿って任意のところに配置することが可能です。PCI ExpressのプロトコルではACカップリングのキャパシターをトランスミッター側のアダプターがプラグとアンプラグするインタフェースの所に配置する必要があります。

3-7. PCI Expressのコンフィギュレーションでは、REFCLK I/Oの規格がHCSL（High Speed Current Steering Logic）であれば、REFCLKをDCカップリングすることが可能です。

3-8. 特定の側面（左側面（L）または右側面（R））に1個以上のトランシーバが使用される場合は、その側面のトランシーバの電源のピンを要件の電源に接続する必要があります。ただし、VCCHIPはHIPが使用しないであれば、GNDに接続してください。加えて、その側面にトランシーバが使用しないであれば、その側面のトランシーバの電源のピンをGNDに接続してください。

3-9. VCCとその他の電源の消費電流を決定するには、Stratix IV Early Power Estimator を参照してください。

3-10. これらの電源は複数のStratix IV GTのデバイス間に共有することが可能です。

3-11. 電源共有の推奨については、Example 1を参照してください。データレートが2.488 Gbps以上の場合は、電源を共有するガイドラインは

Stratix IV GT Pin Connection Guidelines (PDF)に記載されています。

3-12. Stratix IV GT ES デバイスは、Stratix IV GT Errata (PDF)を参照してください。

追加コメント:

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第IV章: I/O

Stratix IV の推奨参考資料/ツールリスト

Stratix IV のピンアウトファイル

Stratix IV GT のピン接続ガイドライン (PDF)

アルテラのボード・デザイン・リソース・センター (一般のボード・デザイン・ガイドライン、PDNデザイン、アイソレーション、ツールとその他）


目次

A部: クロックのピン

プレーン/信号



コメント/ 問題点

CLK[1,3,8,10]p

差動クロック入力用の高速のPositiveクロック入力の専用ピンです。このピンはSERDES以外のデータ入力ピンとして使用できます。

専用クロックピンを使用してデバイスにクロックの信号を入力してください。これらのピンはデバイスのPLLに専用の配線で接続することが可能です。

これらのピンはOCT Rdをサポートしていません。

未使用の場合はGNDに接続してください。

これらのピンは出力機能、OCT Rt、または

プログラマブルウィークプルアップの抵抗をサポートしません。


備考(4-1) (4-2)を参照

CLK[1,3,8,10]n

差動クロック入力ピンのNegativeクロック入力の専用ピンです。このピンはSERDES以外のデータ入力ピンとして使用できます。

専用クロックピンを使用してデバイスにクロックの信号を入力してください。これらのピンはデバイスのPLLにグローバル・リソースで接続することが可能です。

これらのピンはOCT Rdをサポートしていません。

未使用の場合はGNDに接続してください。

これらのピンは出力機能、OCT Rt、または

プログラマブルウィークプルアップの抵抗をサポートしません。


備考(4-1) (4-2)を参照

目次章の先頭

プレーン/信号




CLK[4..7,12..15]p

(CLK[9,11]p are single ended only)

これらのピンはユーザI/Oピンまたはクロック入力ピンとして使用できます。

デバイスにクロック信号をドライブするには、専用のクロックピンを使用します。これらのピンは専用のルート・パスでデバイスのPLLに接続することは可能です。

これらのピンはOCT Rdをサポートしません。

未使用の場合はGNDに接続するか、または未接続のままも可能です。未接続の場合は、Quartus IIソフトウェアのオプションを使用してこれらのピンを内部バイアスします。これらのピンを"reserved as inputs tristate with weak pull up resistor enabled",または"outputs driving GND"に設定できます。



CLK[4..7,12..15]n

これらのピンはI/Oピンまたは差動クロックのn-側のクロック入力として使用できます。

デバイスにクロックをドライブするには、専用のクロックピンを使用します。これらのピンはグローバルリソースでデバイスのPLLに接続します。


未使用の場合はGNDに接続するか、または未接続のままも可能です。未接続の場合は、Quartus IIソフトウェアのオプションを使用してこれらのピンを内部バイアスします。これらのピンを"reserved as inputs tristate with weak pull up resistor enabled",または"outputs driving GND"に設定できます。



目次章の先頭

プレーン/信号




PLL_[L4, R4]_CLKp


PLL L4及びR4の専用のクロック入力ピンです。これらのピンはGlobal/Regionalネットワークに接続されていません。

専用の機能が使用されていない時に、これらのピンはデータ入力ピンとして使用できます。


これらのピンは出力、OCT Rtまたは"programmable weak pull up resistor"機能をサポートしていません。

未使用のピンをGNDに接続してください。

これらのクロックピンはトランシーバが6.375Gbps以下で動作しているESデバイスのみに存在します。製品デバイスでは、これらのクロックピンは無制限で動作することができます。


備考(4-1) (4-2)を参照

目次章の先頭

プレーン/信号




PLL_[L4, R4] _CLKn


PLL L4及びR4のn-側の専用差動クロック入力ピンです。

これらのピンはGlobal/Regionalネットワークに接続しなくて、シングルエンドのI/Oとしてコンフィギュアされると、PLLをドライブできません。

専用の機能として使用されない時に、これらのピンはデータ入力ピンとして使用できます。


これらのピンは出力、OCT Rt、またはprogrammable weak pull up resistor機能をサポートしていません。

未使用のピンをGNDに接続してください。

これらのクロックピンはトランシーバが6.375Gbps以下で動作しているESデバイスのみに存在します。製品デバイスでは、これらのクロックピンは無制限で動作することができます。


備考(4-1) (4-2)を参照

目次章の先頭

プレーン/信号




PLL_[L1, L2, L4] _CLKOUTn

PLL_[R1, R2, R3, R4]

_CLKOUT0n


左側面及び右側面に位置している各PLLは２つのクロックI/Oピンをサポートして、２つのsingle-endedのI/Oまたは１つの差動I/Oとして使用できます。２つのsingle-endedのI/Oとして使用する場合は、PLL_#_CLKOUT0nは出力クロックに、PLL_#_FB_CLKOUT0pは外部フィードバックの入力ピンになります。

専用機能を使用しない場合は、データ入力ピンとして使用することが可能です。

未使用の場合はGNDに接続するか、または未接続のままも可能です。未接続の場合は、Quartus IIソフトウェアのオプションを使用してこれらのピンを内部バイアスします。これらのピンを“reserved as inputs tristate with weak pull up resistor enabled”または“outputs driving GND” に設定できます。

1932ピンパッケージデバイスでは、PLL_R3_FB/CLKOUT0p 及び PLL_R3_CLKOUTnピンは存在していません。



PLL_[L1, L2, L4] _FB/CLKOUTn

PLL_[R1, R2, R3, R4]

_FB/CLKOUT0n


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プレーン/信号




PLL_[T1,T2,B1,B2] _FBp/CLKOUT1

2つのSingle-ended出力または１つの差動の外部フィードバック入力ピンとして使用できる兼用I/Oピンです。

差動の外部フィードバック入力ピンとして使用するとOCT Rdをサポートしません。

専用機能を使用しない場合は、通常のI/Oピンとして使用することが可能です。



備考 (4-1)を参照

PLL_[T1,T2,B1,B2] _FBn/CLKOUT2

2つのSingle-ended出力または１つの差動の外部フィードバック入力ピンとして使用できる兼用I/Oピンです。

差動の外部フィードバック入力ピンとして使用するとOCT Rdをサポートしません。




備考 (4-1)を参照

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プレーン/信号




PLL_[T1,T2,B1,B2] _CLKOUT[3,4]

これらのピンはI/Oピンとして使用するか、または２つのSingle-endedのクロックの出力ピンとして使用することが可能です。





PLL_[T1,T2,B1,B2] _CLKOUT0[p,n]

これらのピンはI/Oピンとして使用するか、または２つのSingle-endedのクロックの出力ピンとして使用することが可能です。





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追加コメント:

B部: 専用及び兼用のピン

プレーン/信号




RUP[1..8]A

RUP[3,8]C


I/Oバンクのリファレンスピンです。RUPピンはI/OバンクとVCCIOを共有しています。高精度の外部抵抗RupをバンクのRUPピンに接続しなければなりません。必要でなければ、このピンは通常のI/Oピンです。

この専用入力を高精度の外部抵抗用のピンもしくはI/Oピンとして使用しない場合は、このピンのバンクのVCCIOと接続するか、GNDに接続することを推奨します。OCTを使用する場合は、I/O規格に従って25Ωまたは50Ω抵抗を経由して、バンクのVCCIOに接続してください。デバイスのデータシートを参照してI/O規格に必要な抵抗値を決めてください。

RUP2A及びRUP5Aは兼用ピンではありません。1932ピンパッケージでは、これらのピンはユーザI/Oとして使用できません。



目次章の先頭

プレーン/信号

回路図上のガイドライン



RDN[1..8]A

RDN[3,8]C


I/Oバンクのリファレンスピンです。RDNピンはI/OバンクとGNDを共有しています。高精度の外部抵抗RdnをバンクのRDNピンに接続しなければなりません。必要でなければ、このピンは通常のI/Oピンです。

この専用入力を高精度の外部抵抗用のピンもしくはI/Oピンとして使用しない場合は、このピンのバンクのVCCIOと接続するか、GNDに接続することを推奨します。OCTを使用する場合は、I/O規格に従って25Ωまたは50Ω抵抗を経由して、バンクのVCCIOに接続してください。デバイスのデータシートを参照してI/O規格に必要な抵抗値を決めてください。

RDN2A 及び RDN5Aは兼用ピンではありません。1932ピンパッケージでは、ユーザI/Oとして使用できません。



目次章の先頭

プレーン/信号




DNU

電源やGNDや他の信号などに接続しないでください。このピンは未接続にしてください。


NC

このピンに信号を入力しないでください。

デバイスマイグレーションの時に、NCピンをVCC/GNDに接続する場合があります。詳しくは、 Knowledge Database solution rd03132006_933.を参照してください。


TEMPDIODEp

Stratix IVのTemperature Sensing Diode（温度センサーのダイオード）で使用するピンです（高バイアス入力）。

Temperature-sensing diodeを使用しない場合は、GNDに接続してください。


TEMPDIODEn

Stratix IVのTemperature Sensing Diode（温度センサーのダイオード）で使用するピンです（低バイアス入力）。

Temperature-sensing diodeを使用しない場合は、GNDに接続してください。


追加コメント:

目次章の先頭

C部: デゥアルパーポーズ差動のI/Oピン

プレーン/信号




DIFFIO_RX[##]p,

DIFFIO_RX[##]n

(選択したデバイスのピンテーブルで、チャネルの数を確認してください)

これらのピンはロウ(左右側）及びカラム(上下側)I/OバンクのTrue-LVDSレシーバのチャネルです。”p”が付いているピンは差動チャネルのPositive信号です。また、”n”が付いているピンは差動チャネルのNegative信号です。差動信号として使用しない場合、これらのピンはSingle-endedのユーザI/Oピンとして使用することが可能です。

これらのピンには専用の差動トランスミッターはありません。

ロウ(左右側)バンクのTrue LVDSのレシーバはOCT Rdをサポートします。また、カラム(上下側)バンクのTrue LVDSレシーバはOCT Rdをサポートしないので、外部差動終端抵抗が必要です。　　　　　　　　　　　　　　　　　　　　　　　　　　　　　　　　　　　　　　　　　　　　　　　　　　　　　　　　　

未使用の場合はGNDに接続するか、または未接続のままも可能です。未接続の場合は、Quartus IIソフトウェアのオプションを使用してこれらのピンを内部バイアスします。これらのピンを“reserved as inputs tristate with weak pull up resistor enabled”または“outputs driving GND”に設定できます。



目次章の先頭

プレーン/信号




DIFFIO_TX[##]p,

DIFFIO_TX[##]n


これらのピンはロウ(左右側)I/OバンクのTrue-LVDSトランスミッターのチャネルです。”p”が付いているピンは差動チャネルのPositive信号です。また、”n”が付いているピンは差動チャネルのNegative信号です。差動信号として使用しない場合は、これらのピンはSingle-endedのユーザI/Oピンとして使用することが可能です。

これらのピンには差動レシーバはありません。




目次章の先頭

プレーン/信号




DIFFOUT_[##]p,

DIFFOUT_[##]n


これらのピンはエミュレートLVDSの出力チャネルです。カラム(上下側)I/Oバンクにはtrue LVDSの入力バッファがありますが、True LVDSの出力バッファはありません。しかし、カラムの全てのユーザI/Oピンは、true LVDSの入力バッファI/Oを含めて、エミュレートLVDSの出力バッファとして使用することができます。

”p”が付いているピンは差動チャネルのPositive信号です。また、”n”が付いているピンは差動チャネルのNegative信号です。差動信号として使用しない場合は、これらのピンはSingle-endedのユーザI/Oピンとして使用することが可能です。

エミュレートLVDSトランスミッターには外部抵抗が必要です。




目次章の先頭

Notes:

4-1. 内部または外部のバイヤスが付いていないフローティングのI/O ピンについて注意するところに関してはKnowledge Databaseのソリューションrd12102002_3281を参照してください。未使用のI/Oのためのデバイス全体のQuartus II ソフトウェアのデフォールト設定は、ボードレベルの接続と競合しないように確認する必要があります。アルテラは、未使用のI/Oピンの設定をプロジェクトで"input tri-state with weak pull up resistor enabled". PCBレベルの接続を従うために、個々の未使用ピンを"output driving ground"または"output driving VCC"のような特定な行動を指定することができます。

4-2. これらのクロックピンはトランシーバが6.375Gbps以下で動作しているESデバイスのみに存在します。このカテゴリのピンはピンテーブルにアステリスク(*)が付いています。製品デバイスのクロックピンはこれらのピンと異なって、データレートの制限がないで使用できます。

追加コメント:

目次章の先頭第 V章: 外部メモリ・インタフェース

Stratix IV の資料

Stratix IV 推奨参考資料/ツールリスト

Stratix IV ピンアウトファイル

Stratix IV GT ピン接続ガイドライン (PDF)

AN 465: Stratix IIIデバイスでのOCTキャリブレーションの実装(PDF) (Stratix IVデバイスの適用)


アルテラ・ボード・デザイン・リソースセンター (一般ボード設計ガイドライン、PDN設計、アイソレーション、ツールなど)

外部メモリインタフェース資料

Stratix IVデバイスによる外部メモリインタフェース (PDF)

外部メモリインタフェースのハンドブック

DDR, DDR2 及び DDR3 の資料

DDR, DDR2, 及び DDR3 SDRAM のデザイン演習 (PDF)

ボードレイアウトのガイドライン (PDF)

QDRII/+ の資料

QDR II, QDR II+ SRAM, 及び RLDRAM IIのデザイン演習 (PDF)

目次

A部: DDR/2 インタフェースピン

プレーン/信号




データピン- DQ

DQ/DQSグループのDQピンに配置します。

設計されたDQグループ/バス内のDQビットの順序は重要ではありません。しかしながら、異なるDQバス幅(例えば、x4からx8へのマイグレーション)を持つメモリ・インタフェースにマイグレートする予定なら、ピン・アサイメントに注意してください。ピンリストの中で関連する全てのDQSカラムにわたって利用可能なDQピンを調べてください。


データストローブ- DQS/DQSn

差動DQS – DQ/DQSグループの対応するDQSとDQSnピン上に配置する必要があります。

シングルエンドDQS - DQ/DQSグループのDQSピンに配置する必要があります。


データマスクDM

グループ内のDQピンに配置します。DMピンはライトDQS/DQグループの一部にする必要があります。


mem_clk[0] 及びmem_clk_n[0]

mem_clkはDQ/DQSピンと同じ側に配置する必要があります。

差動DQSシグナリング – mem_clk[0]とmem_clk_n[0]信号に対してはDIFFIO_RXピンを使用します。

シングルエンドDQSシグナリング - 任意のDIFFOUTピンに配置します。


目次章の先頭

プレーン/信号




mem_clk[n:1] 及び mem_clk_n[n:1]

(nは1より大きいまたは同様です)

mem_clkはDQ及びDQSピンの同じ側に配置する必要があります。

差動DQSシグナリング - mem_clk[n:1] と

mem_clk_n[n:1] 信号に対しては未使用のDIFFOUTピンに配置します。

シングルエンドDQSシグナリング – 任意のDIFFOUTピンに配置します。


clock_source

インタフェースで必要なPLLとDLLに入力クロックピンから直接接続できる（グローバルクロックを使用しない）専用PLLクロック入力


Address

ユーザI/Oピン。スキューを最小化するために、アドレスとコマンドは以下のピンと同じバンク又はデバイスの同じ再度に配置すべきです：

● mem_clk* ピン

● DQ, DQS, または DM ピン


Command

ユーザーI/Oピン。スキューを最小化するため、アドレスとコマンドは以下のピンと同じバンク又はデバイスの同じ再度に配置すべきです：

● mem_clk* ピン

● DQ, DQS, または DM ピン


目次章の先頭

プレーン/信号




Reset

専用クロック入力ピン。(高ファン-アウト信号)リセットピンはQuartus II のオプションで生成することができます。


RUP & RDN

メモリ・インタフェースピンに対してキャリブレートされたOCTを実装する場合に使用します。

RUP、RDNは1.8V VCCIOバンク内に配置します。DDR2インタフェースバンクのVCCIOとRUP、RDNピンの配置されるバンクのVCCIOが一致することを確認します。

もしRUPとRDNピンが外部メモリ・インタフェース以外のインタフェースに対して使用される場合、接続ガイドラインについては” Dedicated and Dual purpose pins”のセクションを参照してください。


追加コメント:

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B部: DDR/2の終端ガイドライン

プレーン/信号



コメント/ 問題点

Memory clocks (メモリチップ側)

メモリークロックは、単方向クラス１終端。通常は、100 Ω抵抗で差動終端すること。

DIMMを使用する場合、DIMMの中で終端されているので、外部（基板上）に終端は必要ない。



Memory clocks(FPGA側)

（出力）FPGA側では、50Ωキャリブレーション付直列終端を使用すること。



DQS (メモリ側)

DDR2は、ODT使用。

DDRは、50Ω外部並列終端を使用。



DQS (FPGA側)

入力時、50Ωキャリブレーション付並列終端を使用。出力時、50Ωキャリブレーション付直列終端を使用。QII tcl コンソールから、 source _pin_assignments.tcl と入力することによってこれらのアサインメントは自動設定される。



DQ (メモリ側)



ガイドラインを満たしていることを検証し、準拠するために必要なアクションを記述します.


目次章の先頭

プレーン/信号




DQ (FPGA側)

入力時、50Ωキャリブレーション付並列終端を使用。出力時、50Ωキャリブレーション付直列終端を使用。QII tcl コンソールから、 source _pin_assignments.tcl と入力することによってこれらのアサインメントは自動設定される。



DM (Memory側)





DM (FPGA側)

出力。50Ωキャリブレーション付直列終端を使用。QII tcl コンソールから、 source _pin_assignments.tcl と入力することによってこれらのアサインメントは自動設定される。


.


Address [BA, mem_addr] (メモリ側)

単方向クラス１終端。複数の負荷（ファンアウト）の場合は、バランスド対称ツリー構造トポロジー推奨。VTTに対しても、下記の場所へのクラス１終端設置を推奨：

■ DIMM コネクタ近傍 (DIMM使用の場合).

■ ディスクリートの場合、対称ツリーの最初の分岐部。非対称ツリー構造トポロジー或いは、DIMMでオーバーシュート或いはアンダーシュートが見られる場合、及びライン上で発振が見られる場合は、補償キャパシタ或いはドライブ強度を下げることが必要になることがある。結果としてパフォーマンスが低下することがある。



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プレーン/信号


接続ガイドライ�

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