Spartan-6 FPGA メモリコントローラユーザーガイド (UG388)

Spartan-6 FPGA メモリコントローラ

ユーザーガイド

UG388 (v2.3) 2010 年 8 月 9 日

Spartan-6 FPGA メモリコントローラ japan.xilinx.com UG388 (v2.3) 2010 年 8 月 9 日

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本資料は英語版 (v2.3) を翻訳したもので、内容に相違が生じる場合には原文を優先します。

資料によっては英語版の更新に対応していないものがあります。

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改訂履歴

本書の改訂履歴は以下のとおりです。

日付バージョン変更内容

2009 年 5 月 28 日 1.0 初版

2009 年 8 月 18 日 1.1 • MCB のビットあたりのスキュー低減用キャリブレーションを削除。

• 第 1 章 :

• 17 ページの表 1-2 に、デバイス XC6SLX75 と XC6SLX75T、パッケージ CPG196、 CSG484、 FG(G)900 を追加。

• 第 2 章 :

• 22 ページの図 2-2 のコンフィギュレーション 5 を 128 ビット双方向に変更。

• 35 ページの表 2-9 にボードデザイン要件に関するメモを追加。

• 第 3 章 :

• 41 ページの「サポートするメモリデバイス」の第 1 段落を更新。

• 43 ページの「クロック」にメモを追加。

• 49 ページの「その他のボードデザインの要件」を追加。

• 第 4 章 :

• 52 ページの図 4-1 のメモ 1 を図の下に移動。

• キャリブレーションロジックに関するメモ 2 を追加。

• 付録 A :

• 71 ページの「メモリの規格」の JEDEC 仕様のリンクを更新。

http://japan.xilinx.com

UG388 (v2.3) 2010 年 8 月 9 日 japan.xilinx.com Spartan-6 FPGA メモリコントローラ

2009 年 12 月 2 日 2.0 • 第 3 章の「入門」および第 6 章の「MCB デザインのデバッグ」を UG416、『Spartan-6 FPGA Memory Interface Solutions User Guide』に移動。

• 9 ページの「このユーザーガイドについて」の冒頭を変更。

• 第 1 章 :

• 16 ページの表 1-1 のメモ 1 を、特定の値についてはデータシートを参照するよう

に変更。

• 17 ページの表 1-2 にメモ 2 を追加。

• 第 2 章 :

• 29 ページの表 2-3 で、 C_MC_CALIBRATION_MODE 属性の説明と値を変更。

• 35 ページ例外 (a) に 2 文を追加。

• 第 3 章 :

• 45 ページのキャリブレーションクロック calib_clk の速度に関するテキストを

変更。

• 第 4 章 :

• 52 ページの図 4-1 のメモ 1 を変更。

• 52 ページのメモの後にある 3 番目の段落から、キャリブレーションロジックに

関する文を削除。

• 53 ページの「キャリブレーション」の初の段落の後にメモを追加。

• 54 ページの「フェーズ 2 : DQS の中央配置」の初の段落から、キャリブレー

ションロジックに関する文章を削除。

• 65 ページの図 4-13 の上に段落を追加。

• 68 ページの表 4-5 の前にメモを追加。

2010 年 1 月 5 日 2.0.1 文書のハイパーリンクを修正。


http://www.xilinx.com/support/documentation/ip_documentation/ug416.pdf



2010 年 3 月 4 日 2.1 第 1 章 : 「特長と利点」で、入力終端の自動キャリブレーションの部分を箇条書きに変

更。表 1-1 のデータレートの「小値」列にパラメータを追加し、表のメモ 2 を更新。

表 1-2 のメモ 1 を修正。

第 2 章 : 表 2-2 で、メモリの駆動電流属性の設定可能な値として「THREEQUARTERS」を追加し、メモリのバースト長属性の説明を DDR3 が常に 8 に設定されるように記述を修正。「クロック、リセット、およびキャリブレーションの信

号」の見出し、冒頭のテキスト、および表 2-4 のタイトルに「キャリブレーション」を

追加。表 2-4 の信号名 BUFPLL を BUFPLL_MCB に変更し、信号名 sys_rst を async_rst に変更し、信号名 mcb_drp_clk および calib_done を追加。「メモリデバイスインターフェイス」の RZG ピンと ZIO ピンに関する説明を修正。アクティブな MCB の未使用のピンが汎用 I/O に戻ることに関して明確なテキストをメモ (35 ページ) に追

加。表 2-9 の rzq 信号と zio 信号の説明を修正。

第 3 章 : 表 3-1 からメモリデバイス MT41K128M8xx-25 と MT41K256M4xx-25 を削

除。「クロック」に、 MIG/EDK によるクロックインフラストラクチャの生成に関する

テキストを追加。外部駆動 PLL の位置に関する記述を明確なテキストに変更。キャリ

ブレーションクロックに関するテキストを変更。図 3-3 の信号名を calib_clk から mcb_drp_clk に変更。図 3-3 の後の初の文を変更。 45 ページのクロックに関する

キャリブレーションにおいて、初の文を変更。図 3-4 の下に、バンク 1 の MCB のピ

ンを BPI のピンとして使用することに関して明確なテキストを追加。 49 ページの「その他のボードデザインの要件」で、 RESET、 CKE、および ODT の信号のプルダウン

抵抗の要件を明示。「同時スイッチ出力の考慮事項」を追加。

第 4 章 : 「フェーズ 1 : 入力終端」に、RZG ピンと ZIO ピンの入力終端に関する明確な

説明を追加。「アドレス指定」に、書き込みデータマスク入力を使用した開始アドレス

位置のオフセットに関する明確な説明を追加。「読み出しレイテンシ」と「一時停止」

を追加。

付録 A : JEDEC の URL を更新。

2010 年 6 月 14 日 2.2 XCN10024、『Spartan-6 LX16 および LX45 FPGA の MCB パフォーマンス、 JTAG リビジョンコード、 ICCINTQ と ICCAUXQ 大値、 SSO 値の変更』で、次の変更内容

を説明しています。

第 1 章 : 標準と拡張のパフォーマンスモードに関する重要なメモを追加。

第 2 章 : 表 2-4 の pll_lock の説明に BUFPLL_MCB のブロック名を追加し、sysclk_2x の説明のクロック周波数の例を変更。

第 3 章 : 「クロック」の PLL ブロックから LOCKED、 MIG ラッパブロックから pll_lock をそれぞれ削除し、 44 ページの図 3-3 の下にある 2 番目と 4 番目の段落にあ

るクロック周波数の例を変更。


http://www.xilinx.com/support/documentation/customer_notices/xcn10024.pdf


UG388 (v2.3) 2010 年 8 月 9 日 japan.xilinx.com Spartan-6 FPGA メモリコントローラ

2010 年 8 月 9 日 2.3 第 1 章 : 表 1-1 の LPDDR の小データレートの値を変更し、 -3N スピードグレード

のデバイスが MCB をサポートしないことを表のメモ 1 に明示。表 1-3 にメモを追加。

第 2 章 : 表 2-4 の calib_done 信号の説明に 2 番目の文を追加。表 2-5 の pX_cmd_error の説明、表 2-6 の pX_wr_error の説明、および表 2-7 の pX_rd_error の説明にそれぞ

れ、リカバリにはリセットが必要なことを示す文を追加。

第 3 章 : 図 3-3 に BUFG を追加。図 3-3 の下にある初の段落の後に、 PLL の推奨

位置に関する文章を追加。図 3-3 の下にある 2 番目の段落の後に、デバイスの両側に

ある MCB の駆動に関する文章を追加。「クロック設定の変更」を追加。「その他のボー

ドデザインの要件」に、 VREF に関する 4 番目の箇条書きを追加。

第 4 章 : 「フェーズ 1 : 入力終端」の 2 番目から後の段落で、キャリブレーション済

み入力終端が必要な場合に異なる I/O 規格向けに VREF ソースが提供されているという

文を、 LPDDR メモリには VREF が不要という文に置換。 53 ページの「フェーズ 1 : 入力終端」の後の段落に、得られた入力終端に関する文を追加。

付録 A : 古いリンクを削除。



Spartan-6 FPGA メモリコントローラ japan.xilinx.com 7UG388 (v2.3) 2010 年 8 月 9 日

改訂履歴. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 2

このユーザーガイドについてユーザーガイドの内容 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 9その他の資料 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 10その他のリソース . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 11

第 1 章 : メモリコントローラブロックの概要範囲 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 13はじめに. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 13特長と利点 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 13ブロック図 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 14パフォーマンス . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 16デバイスファミリのサポート . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 17サポートするメモリ設定 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 18ソフトウェアとツールのサポート . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 18

第 2 章 : MCB の機能の説明アーキテクチャの概要. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 19ポートコンフィギュレーション . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 21

ポートコンフィギュレーションの選択 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .22アービトレーション . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 22プログラム可能な MCB . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 24インターフェイスの詳細 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 29

ユーザー (ファブリック側) インターフェイス . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .30クロック、リセット、およびキャリブレーションの信号 . . . . . . . . . . . . . . . . . . . . . . . .30コマンドパス . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .31書き込みデータパス . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .32読み出しデータパス . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .33セルフリフレッシュ信号 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .35

メモリデバイスインターフェイス . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .35

第 3 章 : MCB を使用したデザインデザインフロー. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 39

CORE Generator ツール . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .41サポートするメモリデバイス . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 41シミュレーション . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 42リソースの使用量 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 43クロック . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 43

クロック設定の変更 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .45移行とバンク指定 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 46PCB レイアウトでの考慮事項. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 47

一般的なガイドライン . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .47データ、データマスク、およびデータストローブのガイドライン . . . . . . . . . . . . . . . . . . . .48アドレス、制御、およびクロックのガイドライン . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .48その他のボードデザインの要件 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .49同時スイッチ出力の考慮事項 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .49

目次


8 japan.xilinx.com Spartan-6 FPGA メモリコントローラ

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第 4 章 : MCB の動作スタートアップシーケンス . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 51キャリブレーション . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 53

フェーズ 1 : 入力終端 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .53フェーズ 2 : DQS の中央配置 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .54フェーズ 3 : DQS の連続調整 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .55

命令 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 55アドレス指定 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 57コマンドパスのタイミング . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 58書き込みパスのタイミング . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 59読み出しパスのタイミング . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 60メモリのトランザクション . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 61

単純な書き込み . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .61単純な読み出し . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .62

読み出しレイテンシ . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 63セルフリフレッシュ . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 64一時停止. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 65

DRAM データを保持しない一時停止モード . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .65DRAM データを保持する一時停止モード . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .66一時停止モードの追加要件 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .67

バイトアドレスからメモリアドレスへの変換 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 67トランザクションの順序付けと一貫性 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 70

付録 A : 参考資料メモリの規格 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 71PCB のレイアウトとシグナルインテグリティ . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 71



このユーザーガイドについて

このユーザーガイドでは、 Spartan®-6 FPGA メモリコントローラブロック (MCB) について説明

します。 Spartan-6 FPGA ファミリの新資料は、

http://japan.xilinx.com/products/spartan6/index.htm から参照できます。

MCB ベースのメモリインターフェイスをインプリメントするには、次のサポートする 2 つのデザ

インツールフローのいずれかに従う必要があります。

1. Memory Interface Generator (MIG)

従来の (非エンベデッド ) FPGA デザインについて、 CORE Generator™ ソフトウェアの MIGツールを使用して MCB ベースのメモリインターフェイスをインプリメントする方法の詳細

は、UG416、『Spartan-6 FPGA Memory Interface Solutions User Guide』を参照してください。

この文書には、 MCB インターフェイスのデバッグに関する情報も記載されています。

2. エンベデッド開発キット (EDK)

エンベデッドデザインについて、EDK 環境で MCB を使用して MPMC をインプリメントする

方法の詳細は、 DS643、『Multi-Port Memory Controller (MPMC)』を参照してください。

ユーザーガイドの内容

このユーザーガイドは、次の各章から構成されています。

• 第 1 章「メモリコントローラブロックの概要」では、 Spartan-6 FPGA MCB について説明し

ます。

• 第 2 章「MCB の機能の説明」では、 MCB のアーキテクチャ、信号インターフェイス、使用可

能なコンフィギュレーションについて説明します。

• 第 3 章「MCB を使用したデザイン」では、 MCB を Spartan-6 デザインに組み込む方法と、特

定アプリケーションのブロックをカスタマイズする方法について説明します。

• 第 4 章「MCB の動作」では、MCB がスタートアップ、キャリブレーション、リフレッシュ、プ

リチャージ、標準の読み出し /書き込みトランザクションなどのさまざまな動作モードでどのよ

うに機能するかを説明します。

• 付録 A 「参考資料」には、メモリインターフェイスデザインに関するその他の資料へのリンク

があります。

その他の資料

次の資料も、 http://japan.xilinx.com/products/spartan6/index.htm からダウンロードできます。

• 『Spartan-6 ファミリ概要』

Spartan-6 ファミリの特徴と製品群の概要を説明しています。


http://japan.xilinx.com/products/spartan6/index.htm



http://www.xilinx.com/support/documentation/ip_documentation/mpmc.pdf



UG388 (v2.3) 2010 年 8 月 9 日


• 『Spartan-6 FPGA データシート : DC 特性およびスイッチ特性』

Spartan-6 ファミリの DC およびスイッチ特性を含むデータシートです。

• 『Spartan-6 FPGA Packaging and Pinouts Product Specification』

デバイス /パッケージの組み合わせと大 I/O 数、ピン定義、ピン配置表、ピン配置図、回路図、

熱仕様を記載しています。

• 『Spartan-6 FPGA コンフィギュレーションユーザーガイド』

この包括的なコンフィギュレーションガイドは、コンフィギュレーションインターフェイス (シリアルとパラレル)、マルチビットストリームの管理、ビットストリームの暗号化、バウンダ

リスキャンおよび JTAG コンフィギュレーション、リコンフィギュレーションテクニックの各

章で構成されています。

• 『Spartan-6 FPGA SelectIO リソースユーザーガイド』

Spartan-6 の各デバイスで使用可能な SelectIO™ リソースについて説明しています。

• 『Spartan-6 FPGA クロックリソースユーザーガイド』

Spartan-6 の各デバイスで使用可能な DCM や PLL などのクロックリソースについて説明し

ています。

• 『Spartan-6 FPGA ブロック RAM リソースユーザーガイド』

Spartan-6 デバイスのブロック RAM の機能について説明しています。

• 『Spartan-6 FPGA コンフィギャブルロジックブロックユーザーガイド』

Spartan-6 の各デバイスで使用可能なコンフィギャブルロジックブロック (CLB) の機能につ

いて説明しています。

• 『Spartan-6 FPGA GTP トランシーバユーザーガイド』

Spartan-6 LXT FPGA で使用可能な GTP トランシーバについて説明しています。

• 『Spartan-6 FPGA DSP48A1 スライスユーザーガイド』

Spartan-6 FPGA の DSP48E1 スライスのアーキテクチャについて説明し、コンフィギュレー

ション例も記載しています。

• 『Spartan-6 FPGA PCB デザインガイド』

PCB およびインターフェイスのレベルでデザインを決定するためのストラテジを中心に、

Spartan-6 デバイスの PCB デザインに関する情報を記載しています。

• 『Spartan-6 FPGA Power Management User Guide』

一時停止モードを中心に、 Spartan-6 の各デバイスのハードウェアによるさまざまなパワーマネージメント方法に関する情報を記載しています。

その他のリソース

その他の資料を検索するには、次の Web サイトにアクセスしてください。

http://japan.xilinx.com/support/documentation/index.htm

シリコンやソフトウェア、IP に関するアンサーデータベースを検索したり、テクニカルサポートの

ウェブケースを開く場合は、次の Web サイトにアクセスしてください。

http://japan.xilinx.com/support


http://japan.xilinx.com/support/documentation/index.htm

http://japan.xilinx.com/support


その他のリソース



UG388 (v2.3) 2010 年 8 月 9 日




第 1 章

メモリコントローラブロックの概要

範囲

この章では、Spartan®-6 FPGA メモリコントローラブロック (MCB) の概要を説明します。次のセ

クションがあります。

• 「はじめに」

• 「特長と利点」

• 「ブロック図」

• 「パフォーマンス」

• 「デバイスファミリのサポート」

• 「サポートするメモリ設定」

• 「ソフトウェアとツールのサポート」

はじめに

MCB は、Spartan-6 デバイスと一般的なメモリ規格とのインターフェイスタスクを大幅に簡略化す

る、専用の組み込みブロックマルチポートメモリコントローラです。 MCB は、同等の IP インプ

リメンテーションを比較して、パフォーマンスが非常に高く、消費電力が低く、開発期間が短くなっ

ています。 MCB を組み込みブロックでインプリメントすることにより、貴重な FPGA リソースが

節約でき、 FPGA デザインに固有の機能に専念して設計できます。

特長と利点

Spartan-6 FPGA メモリコントローラブロックの主な特長と利点を示します。

• DDR、 DDR2、 DDR3、および LPDDR (モバイル DDR) メモリ規格をサポート

• 大 800Mb/s (400MHz のダブルデータレート ) のパフォーマンス

• 1 つの Spartan-6 デバイスに大 4 個の MCB があります。各 MCB コアは、次のものをサポー

トします。

• 4 ビット、8 ビット、または 16 ビットのシングルコンポーネントメモリインターフェイス

• メモリ集積度は大 4Gb

• 大 12.8Gb/s の統合帯域幅

• FPGA ロジックに対する、設定可能な専用マルチポートユーザーインターフェイス

• 設定により、 MCB あたりのポート数が 1 ～ 6 個

• 32 ビット、 64 ビット、または 128 ビット幅のデータバスオプション



UG388 (v2.3) 2010 年 8 月 9 日

第 1 章 : メモリコントローラブロックの概要

• 双方向 (読み出し /書き込み) または一方向 (書き込み専用または読み出し専用) のポート

オプション

• メモリバンクの管理

• コントローラの効率を向上するために、大 8 個のメモリバンクを同時に開くことができ

ます。

• エンベデッドコントローラと物理インターフェイス (PHY) には次の特長があります。

• 予測可能なタイミング

• 低消費電力

• 性能を保証

• 各 MCB の事前定義済みピン配置 (I/O 位置)

• 簡略化されたボードデザイン

• MCB インターフェイス内で使用しない事前定義済みの I/O は、汎用 I/O になります (詳細

は 35 ページを参照)。

• 一般的なメモリデバイスのオプションと属性のサポート

• プログラム可能な駆動電流

• オンダイ終端 (ODT)

• CAS レイテンシ

• セルフリフレッシュ (部分アレイを含む)

• リフレッシュ間隔

• 書き込みリカバリ時間

• メモリのストローブと読み出しデータ入力用の自動遅延補正

• DQS (ストローブ) と DQ (データ) とのタイミング関係を調整して、適な読み出し性能を

実現

• FPGA オンチップ入力終端のオプションの自動キャリブレーションにより、適なシグナルインテグリティを確保

• Xilinx® CORE Generator™ デザインツール、および Embedded Development Kit (EDK) デザ

インツールによるサポート

• CORE Generator ソフトウェアのメモリインターフェイスジェネレータ (MIG) ツールに

より、 MCB のデザインフローを簡略化

• エンベデッドデザインも、 EDK ツールのマルチポートメモリコントローラ (MPMC) IP経由で MCB にアクセス可能

ブロック図

図 1-1 のブロック図に、MCB コアの主要なアーキテクチャコンポーネントを示します。この文書全

体を通じて、MCB は、CORE Generator ソフトウェアまたは EDK 環境内のメモリ IP ツールがユー

ザーに提供するものとして説明されます。これらのツールは、通常、総合ソリューションを提供する

ために必要なエンベデッドブロックメモリコントローラのプリミティブ、およびソフトロジックと

ポートマップを統合した上位の「ラッパ」ファイルを生成します。たとえば、図 1-1 の MCB の物

理インターフェイスは、汎用 I/O ブロック (IOB) の機能を使用して、メモリへの外部インターフェイ

スをインプリメントします。汎用 I/O クロックネットワークのリソースも使用されます。



ブロック図

FPGA 内にある、 MCB とのシングルデータレート (SDR) ユーザーインターフェイスは、ポート

数 1 ～ 6 に設定でき、各ポートは、コマンドインターフェイス、および読み出し /書き込みデータ

インターフェイスで構成されます。MCB ハードウェアベースの 32 ビット双方向ポート 2 個、およ

び 32 ビット一方向ポート 4 個を組み合わせて、 5 種類のポート設定を作成できます。

MCB のその他の主要コンポーネントとして、次のものがあります。

• アービタ

どのポートが現在、メモリデバイスにアクセスする優先権を持つかを決定します。

• コントローラ

ユーザーインターフェイスで作成された単純な要求を、メモリとの通信に必要な命令とシーケ

ンスに変換する主要な制御ブロックです。

• データパス

メモリデバイスとユーザーロジックとの間で、書き込みデータおよび読み出しデータのフロー

を処理します。

• 物理インターフェイス (PHY)

コントローラの命令を、メモリデバイスとの通信に必要な実際のタイミング関係と DDR 信号

に変換します。

• キャリブレーションロジック

性能と信頼性を向上するために、 PHY のキャリブレーションを実行します。

X-Ref Target - Figure 1-1

図 1-1 : Spartan-6 FPGA メモリコントローラブロック (IP ラッパの図)

UG388_c1_01_050409

32-BitBidirectional

Arbiter

PHY

IOB

Datapath

IP Wrapper

Spartan-6 FPGA

Memory

Controller

CalibrationLogic

DDRDDR2DDR3LPDDR

32-BitBidirectional

32-BitUnidirectional




CMD FIFO 0CMD FIFO 1

CMD FIFO 2

CMD FIFO 3CMD FIFO 4

CMD FIFO 5

Use

r Lo

gic

Ded

icat

ed R

outin

g

I/O C

lock

ing

Net

wor

k



UG388 (v2.3) 2010 年 8 月 9 日


パフォーマンス

Spartan-6 デバイスの専用 MCB コアを使用することで、FPGA ロジックにインプリメントされる同

等の IP ソリューションよりもはるかに高いパフォーマンスレベルを実現します。メモリの帯域幅

がシステム全体のパフォーマンスのボトルネックになることが多いため、 MCB コアは、低コスト、

低消費電力の FPGA デバイスで大のメモリパフォーマンスを要求するユーザー向けに設計され

ました。

各 MCB コアは、表 1-1 に示す、メモリインターフェイスのデータレートとメモリの合計帯域幅の

仕様をサポートしています。単一 MCB メモリインターフェイスのピーク帯域幅が、サポートする

インターフェイスの 3 種類の幅について計算されています。

メモ : MCB は、選択した VCCINT の動作条件に合わせて、標準と拡張の性能モードをサポートしま

す。表 1-1 のピークデータレートは、拡張性能モードで VCCINT の範囲を使用したときの大の性

能を示します。VCCINT の動作条件、および標準モードと拡張モードの性能の仕様の詳細は、DS162、『Spartan-6 FPGA データシート : DC 特性およびスイッチ特性』の「表 2 : 推奨動作条件」、および

「パフォーマンス特性」を参照してください。

デバイスファミリのサポート

Spartan-6 デバイスで使用可能な MCB の個数は、そのデバイスの集積度により決まります。小型デ

バイス (XC6SLX4) には MCB がなく、中型の集積度デバイスには MCB が 2 個、大型デバイスに

は MCB が 4 個あります。表 1-2 に、各デバイス/パッケージの組み合わせがサポートする MCB の個数を示します。

メモ : MCB は、単一の x4、x8、または x16 のメモリコンポーネントとインターフェイスをとるよ

うに設計されています。単一の MCB と複数のコンポーネントとのインターフェイス (x16 モードで

の x8 メモリ 2 個と MCB 1 個とのインターフェイスなど) はサポートされていません。

表 1-1 : 各 MCB のメモリインターフェイスのデータレートとピーク帯域幅

メモリの

タイプ

データレート : Mb/s DDR (MHz クロック)

MCB インターフェイスあたりのピーク帯域幅 (Gb/s)

最小値最大値(1) 4 ビット 8 ビット 16 ビット

DDR 167Mb/s(2)

(83.3MHz)400Mb/s

(200MHz)1.6Gb/s 3.2Gb/s 6.4Gb/s

DDR2 250 Mb/s(2)

(125MHz)800Mb/s

(400MHz)3.2Gb/s 6.4Gb/s 12.8Gb/s

DDR3 606 Mb/s(2)

(303MHz)800Mb/s

(400MHz)3.2Gb/s 6.4Gb/s 12.8Gb/s

LPDDR 60 Mb/s(2)

(30MHz)400Mb/s

(200MHz)1.6Gb/s 3.2Gb/s 6.4Gb/s

メモ :

1. 表に記載の MCB の大データレートが適用されないスピードグレードもあります。スピードグレード

別のパフォーマンスは、 DS162、『Spartan-6 FPGA データシート : DC 特性およびスイッチ特性』を参照

してください。- 3N スピードグレードのデバイスは、 MCB をサポートしていません。

2. MCB の小周波数の要件は、メモリ規格の小周波数の仕様に定められています。関連する JEDEC の規

格は、付録 A の「メモリの規格」を参照してください。

http://www.xilinx.com/support/documentation/data_sheets/ds162.pdf




サポートするメモリ設定

サポートするメモリ設定

Spartan-6 FPGA の MCB は、表 1-3 に示すように、一般的なメモリタイプ、設定、および集積度

を広範にわたってサポートしています。

表 1-2 : デバイス/パッケージの組み合わせがサポートする MCB

デバイスパッケージ

TQG144 CPG196 CSG225 FT(G)256 CSG324 FG(G)484 CSG484 FG(G)676 FG(G)900

XC6SLX4 0 0 0

XC6SLX9 0 0 2(1) 2 2

XC6SLX16 0 2(1) 2 2

XC6SLX25 2 2 2

XC6SLX45 2 2 2 2

XC6SLX75 2(2) 2(2) 4

XC6SLX100 2(2) 2(2) 4

XC6SLX150 2(2) 2(2) 4 4

XC6SLX25T 2 2

XC6SLX45T 2 2 2

XC6SLX75T 2(2) 2(2) 4

XC6SLX100T 2(2) 2(2) 4 4

XC6SLX150T 2(2) 2(2) 4 4

メモ :

1. CSG225 パッケージのデバイスの場合、 MCB は、 x4 および x8 のメモリインターフェイス幅のオプションのみをサポートしています。つまり、 LPDDR デバイスはサポートできません。さらに、このパッケージの MCB で使用できるのは 13 アドレスビットのみなので、メモリの大集積度は、 DDR2 で 256Mb、 DDR と DDR3 で 512Mb に制限されます。

2. MCB が 4 つのデバイスの場合、 FGG484 と CSG484 のパッケージでは、 MCB が 2 個のみ外にボンディングされています。

表 1-3 : サポートするメモリ設定

メモリの集積度幅

(DQ ビット数)メモリのタイプ

LPDDR DDR DDR2 DDR3

128Mb x16 X X

x8 X

x4 X

256Mb x16 X X X

x8 X X

x4 X X

512Mb x16 X X X X

x8 X X X

x4 X X X



UG388 (v2.3) 2010 年 8 月 9 日


ソフトウェアとツールのサポート

Spartan-6 FPGA MCB は、ザイリンクスが提供する他のソフトブロックやエンベデッド IP ブロック

など、標準的なソフトウェアやツールのフローでサポートされています。従来の (非エンベデッド ) FPGA デザインの場合、 CORE Generator ツールに装備されているメモリインターフェイスジェネ

レータ (MIG) ツールを使用して、 MCB をデザインに統合できます。

MIG ツールは、ザイリンクスのすべての FPGA に対するメモリインターフェイスの生成に使用さ

れます。MIG ツールは、ザイリンクスが提供するメモリソリューションのシミュレーションやイン

プリメンテーションに必要な RTL デザインファイル、ユーザー制約ファイル (UCF)、およびスク

リプトファイルを生成します。UG416、『Spartan-6 FPGA Memory Interface Solutions User Guide』の「Getting Started」の章には、 MIG ツールを使用して MCB ベースのメモリインターフェイスを

インプリメントする手順がステップごとに詳細に記載されています。

エンベデッドデザイン (MicroBlaze™ プロセッサのデザインなど) の場合、 EDK 環境の XilinxPlatform Studio ツールが装備する IP Configurator の GUI を使用して、メモリインターフェイスの

特性を指定できます。このフローでは、 MCB は、 EDK ライブラリに用意されている MPMC IP ブロックの下位ハードウェアのインプリメンテーションとして機能します。コントローラとメモリの

属性を設定するだけでなく、このツールは、 EDK ペリフェラルと得られたメモリコントローラの

ポートを接続するために必要な、 PLB バスへのソフトブリッジ、 Xilinx Cache Link (XCL)、LocalLink (LL)、その他の指定インターフェイスを生成します。

1Gb x16 X X X X

x8 X X X

x4 X X X

2Gb x16 X X

x8 X X

x4 X X

4Gb(1) x16 X

メモ :

1. MCB はシングルダイの 4Gb メモリコンポーネントをサポートしますが (メモリのサプライヤから入手可能な場合)、デュアルダイの 4Gb メモリコンポーネントはサポートしません。

表 1-3 : サポートするメモリ設定 ?続き)

メモリの集積度幅

(DQ ビット数)メモリのタイプ

LPDDR DDR DDR2 DDR3




第 2 章

MCB の機能の説明

この章では、 Spartan®-6 FPGA MCB の機能を詳しく説明します。次のセクションがあります。

• 「アーキテクチャの概要」

• 「ポートコンフィギュレーション」

• 「アービトレーション」

• 「プログラム可能な MCB」

• 「インターフェイスの詳細」

アーキテクチャの概要

MCB は、単一コンポーネントで構成されるメモリデバイスとのインターフェイスをとる、簡単で

信頼性の高い方法です。MCB ユーザーインターフェイスを使用することで、DDR メモリとのイン

ターフェイスをとる面倒な作業がなくなるので、より多くのエンジニアリングリソースを FPGA デザイン固有の事象に向けることができます。

MCB は、FPGA ロジックにインプリメントされる同等の「ソフト」ソリューションよりも比較的速

い速度で動作できます。大 800Mb/s のデータレートを持つ MCB は、旧世代の低コスト FPGA メモリインターフェイスソリューションの 2 倍を超える性能を発揮し、高レベルの帯域幅、またはよ

り狭いメモリバスを使用できます。これにより、メモリデバイスとの通信に必要となる貴重な FPGAロジックや I/O リソースを節約できるという優れた利点が得られます。

図 2-1 は、第 1 章の MCB のブロック図をさらに詳しく示したもので、FPGA との内部ユーザーインターフェイスに対応する主要信号、および外部メモリデバイスに接続する I/O 信号を示します。

ユーザーインターフェイスは大 6 つのポートをサポートするように設定できますが、簡略化のた

めに、図 2-1 には 1 つの双方向ポートの信号のみを記載しています。



UG388 (v2.3) 2010 年 8 月 9 日

第 2 章 : MCB の機能の説明

ユーザーインターフェイスで設定できるポートには、次の 3 つの基本タイプがあります。

• 読み出しポート (一方向)

• 書き込みポート (一方向)

• 読み出しおよび書き込みポート (双方向)

各ポートには、コマンドパスとデータパスがあります。一方向ポートの場合、コマンドパスは単一

の読み出し専用データパス、または単一の書き込み専用データパスと対になっています。ただし、双

方向ポートの場合、単一のコマンドパスが、そのポートと対応する読み出しデータパスと書き込み

データパスの両方により共用されます。メモリ要求のキュー処理、およびユーザークロックドメイ

ンからメモリコントローラのクロックドメインへの転送管理には、コマンドパスとデータパスの

ユーザーインターフェイスで FIFO が使用されます。

ポートのコマンドパスの信号は、コマンド用 FIFO への要求送出に使用されます。コマンド用 FIFOには、ユーザーがプログラムできるレベルが大 4 つあります。コマンド用 FIFO は、要求したメ

モリトランザクションに対応する命令タイプ (読み出し、書き込み、リフレッシュなど)、アドレス、

およびバースト長を格納します。また、コマンドパスには、コマンド用 FIFO から出力された、新

しい要求を受け取り可能かどうかを示すフルまたは空のステータスフラグも含まれます。ハード

ウェアにはコマンド用 FIFO が 6 つあり、ポート設定により、ユーザーインターフェイスにアクセ

ス可能な個数が決まります ( 「ポートコンフィギュレーション」を参照)。コマンドパスの信号の詳

細は、 29 ページの「インターフェイスの詳細」を参照してください。


図 2-1 : MCB のアーキテクチャ、および主要な内部信号と I/O 信号

UG388_c3_01_050409

Arbiter

Spartan-6 FPGA Memory Controller Block

IP Wrapper

32-Bit Bidirectional

CMD FIFO 0CMD FIFO 1CMD FIFO 2CMD FIFO 3CMD FIFO 4CMD FIFO 5

p0_cmd_clkp0_cmd_enp0_cmd_bl

p0_cmd_instrp0_cmd_addr

p0_cmd_full

mcbx_dram_clkmcbx_dram_clk_nmcbx_dram_ckemcbx_dram_ras_nmcbx_dram_cas_nmcbx_dram_we_nmcbx_dram_odtmcbx_dram_ddr3_rstmcbx_dram_bamcbx_dram_addrmcbx_dram_dqmcbx_dram_dqsmcbx_dram_dqs_nmcbx_dram_udmmcbx_dram_ldm

p0_cmd_empty

p0_rd_clkp0_rd_en

p0_rd_datap0_rd_empty

p0_rd_fullp0_rd_overflow

p0_rd_countp0_rd_error

p0_wr_clkp0_wr_en

p0_wr_datap0_wr_mask

p0_wr_emptyp0_wr_full

p0_wr_underrunp0_wr_countp0_wr_error

32-Bit Bidirectional

32-Bit Unidirectional




Spartan-6 FPGA Memory

Controller

Datapath

Dedicated R

outing

I/O C

lock Netw

ork

PHY

IOB



ポートコンフィギュレーション

データパスのハードウェアには 32 ビットポートが 6 つあり、そのうちの 2 つが本質的に双方向で

す。残りの 4 つのポートは本質的に一方向ですが、組み合わせることで双方向ポートを作成できま

す。6 つのハードウェアポートを組み合わせて、所望のユーザーインターフェイスをインプリメン

トするポート設定は、 5 とおりあります ( 「ポートコンフィギュレーション」を参照)。ユーザーインターフェイスの読み出しと書き込みのデータワードフィールドの幅は、選択したコンフィギュ

レーションにより自動的に決まります。

データパス用 FIFO の深さは 64 ワードで、指定の開始アドレスから大 64 データワードのバース

ト長が使用できます。データワードフィールドに加えて、書き込みパスの FIFO には、 1 バイト単

位で書き込みデータにオプションのマスクを指定できるマスクビットフィールドがあります。フ

ル、空、アンダーラン、カウント、およびエラーの出力が、書き込みデータ用 FIFO の現在のステー

タスを示します。読み出しデータ用 FIFO には、類似のステータス出力のセットがあります。読み出

しデータパスおよび書き込みデータパスの信号の詳細は、29 ページの「インターフェイスの詳細」を

参照してください。

MCB 内部のアービタは、アービトレーションの仕組みに基づくタイムスロットを使用して、ユー

ザーインターフェイスの 6 つあるポートのいずれのポートが現在メモリにアクセスするかを決定

します。一部のポートに高い優先順位を割り当て、メモリに頻繁にアクセス可能にする方法もあり

ます ( 「アービトレーション」を参照)。

MCB のバンク管理ロジックでは大 8 つのバンクを同時に開くことができるので、複数のバンク

にわたるデータにアクセスするときに、コントローラが高い効率を維持できます。さらに、メモリ

への読み出しおよび書き込み要求に、トランザクションの完了時にバンクを自動的に閉じるオプ

ションの自動プリチャージを含めて、バンク内のランダムデータアクセスの効率を向上できます。

MCB は、トランザクションの並べ替えを実行しません。

ポートコンフィギュレーション

図 2-2 に、ユーザーインターフェイスの 5 とおりのポートコンフィギュレーションを示します。コ

ンフィギュレーション 1 では、ユーザーポートは本質的に、下位の 6 つの物理ハードウェアポート

に直接マップされます。他のコンフィギュレーションについては、物理ポートを連結して別のユー

ザーポートの組み合わせを作成する方法を図に示します。図 2-2 に示すように、下位の物理ポート

番号とは無関係に、 MIG ツールは常にユーザーインターフェイスのポートに 0 から順番に番号を

付けます。

5 とおりのポートコンフィギュレーションのすべてで、特定ポートのコマンドパス、書き込みデー

タパス、および読み出しデータパスがすべて個別のクロックを持ち、独立したクロックドメインに

接続できます。ただし、インターフェイスの要件を簡略にするために、特定のポートに関連するパ

スはすべて、単一のクロックドメインに保持することをお勧めします。



UG388 (v2.3) 2010 年 8 月 9 日


ポートコンフィギュレーションの選択

CORE Generator™ ツールの MIG ツールは、特定のアプリケーションに必要なポートの個数とタイ

プを設定するための単純なグラフィカルインターフェイスを装備しています。ユーザーインター

フェイスの幅または機能をフルに必要としないデザインでは、未使用のポートを MIG インター

フェイスで簡単にディスエーブルにできます。 MCB が装備している 6 つのポートよりも多くの

ポートが必要な場合には、追加のアービトレーションの仕組みを持つポートブリッジを FPGA ロジックにインプリメントして、 MCB のポートの機能を拡張できます。

アービトレーション

MCB 内部のアービタは、アービトレーションの仕組みに基づくタイムスロットを使用して、ユー

ザーインターフェイスのいずれのポートが現在メモリにアクセスするかを決定します。表 2-1 に示

すように、アービトレーションテーブルには 12 個のタイムスロットがあります。各タイムスロッ

トは、メモリの 1 クロックサイクルに対応します。あるタイムスロットにおけるポートの優先順位

は、表の左から右に示された優先順位 1 ～優先順位 6 の列にあるポート番号により決まります。

表 2-1 に、大 6 つのポートを持つユーザーインターフェイスを設定した場合を示します。MCB を5 つ以下のポートに設定した場合、優先順位の列が選択したポート数のみを持つように、アービト

レーションテーブルが自動的に調整されます。


図 2-2 : ユーザーインターフェイスのポートコンフィギュレーション

UG388_c3_02_072809

User Port 0128-Bit R/W





User Port 232-Bit R or W


User Port 0

Configuration 1

64-Bit R/W


2 32-Bit Bidirectional4 32-Bit Unidirectional

Configuration 31 64-Bit Bidirectional2 32-Bit Bidirectional

Configuration 24 32-Bit Bidirectional












プログラム可能な MCB

あるクロックサイクルについて、そのタイムスロットで使用するポートをアービタが決定します。

アービタは優先順位の列を左から右に移動し、コマンド用 FIFO にコマンドが保留されている初

のポートをその行から見つけます。そのポートを使用して保留中のコマンドが実行され、その後、次

のクロックサイクルでアービタが次のタイムスロットに移動します。その行にあるどのポートにも

保留中のコマンドがない場合は、そのタイムスロットではアクションは実行されず、クロックサイ

クルが経過します。

アービトレーションテーブル内のポートの優先順位はフルにプログラム可能です。 MIG ツールの

デフォルトのラウンドロビン方式は表 2-1 に示すとおりで、すべてのポートについて、使用できる

タイムスロット 12 のうちの 2 つに高の優先順位が指定されています。ただし、MIG ツールには、

ユーザーが任意のアービトレーションテーブルを定義できるカスタムオプションもあります。この

カスタムオプションを使用すると、一部のポートに、すべてのタイムスロットについてメモリデバ

イスへのアクセスの優先順位を高くするように指定できます。ただし、このオプションを使用する

ときには、優先順位の割り当てにより、アクティブなポートがメモリデバイスにアクセス不可にな

らないように注意する必要があります。

ユーザーインターフェイスが 5 つのポート (32 ビットの双方向ポート 2 つと 32 ビットの一方向

ポート 3 つ) を持ち、 32 ビットの一方向ポートをディスエーブルするように設定することができま

す。この場合、アービトレーションテーブルのタイムスロットは 10 個に減少します。タイムスロッ

トの個数がポート数で割り切れる場合、必要に応じて、各ポートは確実にメモリデバイスに同等に

アクセスできます。

プログラム可能な MCBMCB は、メモリデバイスのセットとコントローラの属性により高度に設定可能で、これによりメモ

リの複数の規格やコンフィギュレーションをサポートできます。 CORE Generator ツール内の MIGツール、および EDK 環境の Xilinx Platform Studio ツールに含まれる IP Configurator は、 MCB 属

表 2-1 : ラウンドロビン設定を持つ MCB のアービトレーションテーブル

タイムスロット

優先順位 1 優先順位 2 優先順位 3 優先順位 4 優先順位 5 優先順位 6

0 0 1 2 3 4 5

1 1 2 3 4 5 0

2 2 3 4 5 0 1

3 3 4 5 0 1 2

4 4 5 0 1 2 3

5 5 0 1 2 3 4

6 0 1 2 3 4 5

7 1 2 3 4 5 0

8 2 3 4 5 0 1

9 3 4 5 0 1 2

10 4 5 0 1 2 3

11 5 0 1 2 3 4



UG388 (v2.3) 2010 年 8 月 9 日


性を設定して所望のメモリインターフェイスをインプリメントする簡単な手段です (例については、

UG416、『Spartan-6 FPGA Memory Interface Solutions User Guide』の「Getting Started」を参照)。

表 2-2 には MCB がサポートするメモリデバイス、表 2-3 には MCB がサポートするコントローラ

属性を示します。各属性に対応する特定の HDL パラメータ名、設定可能な値、および説明が記載さ

れています。通常、MIG ツールまたは IP Configurator のツールがすべてのパラメータ値を設定する

ので、パラメータ値は直接変更しないでください。

メモリのタイミングパラメータはベンダーのデータシートから取得され、サポートするデバイスを

選択したときにツールにより自動的に割り当てられます。タイミングパラメータは、カスタムデバ

イスの作成時に指定できます ( 『Spartan-6 FPGA Memory Interface Solutions User Guide』の

「Setting Controller Options」を参照)。

表 2-2 : メモリデバイスの属性

メモリの属性パラメータ名説明/設定可能な値

メモリのタイプ C_MEM_TYPE MCB にインプリメントされているメモリの規

格を設定します。

設定可能な値 : DDR、 DDR2、 DDR3、 LPDDR

メモリデータバスの幅 C_NUM_DQ_PINS DQ バスのビット幅を設定します。

設定可能な値 : 4、 8、 16

メモリアドレスバスの幅 C_MEM_ADDR_WIDTH メモリのアドレスバスのビット幅 (アドレス

ビットの合計数) を設定します。

設定可能な値 : MIG ツールで選択したデバイス

によって決まります。

メモリのバンクアドレスバスの幅

C_MEM_BANKADDR_WIDTH バンクアドレスのビット数を設定します。



メモリの列アドレスバスの

幅

C_MEM_NUM_COL_BITS 列アドレスのビット数を設定します。



メモリのバースト長 C_MEM_BURST_LEN 使用するメモリのバースト長を設定します。メ

モリの規格、ポートコンフィギュレーション、お

よびインターフェイスの幅に基づいて、 MIGツールが値を決定します。 DDR3 は常に 8 に設

定されます。

設定可能な値 : 4、 8

メモリの CAS レイテンシ DDR、 DDR2、 LPDDR: C_MEM_CAS_LATENCY

DDR3 :

C_MEM_DDR3_CAS_LATENCY、

C_MEM_DDR3_CAS_WR_LATENCY

メモリの CAS レイテンシ (READ コマンドから

初の出力データまでの遅延でクロックサイク

ル単位で表される) を設定します。DDR3 は、別

の読み出しおよび書き込み CAS レイテンシの

値をとります。

設定可能な値 : メモリのタイプにより、2、3、4、5、 6、 7、 8、 9、 10






部分的なアレイのセルフ

リフレッシュサイズ

C_MEM_MOBILE_PA_SR LPDDR 用 : セルフリフレッシュ動作のアレイ

サイズを設定します。

設定可能な値 : LPDDR: Full、 Half

メモリの駆動電流 DDR、 DDR2 : C_MEM_DDR1_2_ODS

DDR3 : C_MEM_DDR3_ODS

LPDDR : C_MEM_MDDR_ODS

メモリデバイスの出力駆動電流を設定します。

設定可能な値 :

DDR/DDR2 : FULL、 REDUCED

DDR3 : DIV6 (RZQ/6)、 DIV7 (RZQ/7)

LPDDR : FULL、 THREEQUARTERS、HALF、 QUARTER

メモリの終端値 (ODT) DDR2 : C_MEM_DDR2_RTT

DDR3 : C_MEM_DDR3_RTT

メモリデバイスのオンダイ終端抵抗を設定しま

す。


DDR2 : OFF、 50OHMS、 75OHMS、150OHMS

DDR3 : OFF、 DIV2 (RZQ/2)、 DIV4 (RZQ/4)、 DIV6 (RZQ/6)、 DIV8 (RZQ/8)、DIV12 (RZQ/12)

メモ : RZQ = 240

メモリの差動 DQS イネーブル

C_MEM_DDR2_DIFF_DQS_EN 差動 DQS のストローブの使用をイネーブルに

します。 DDR3 ではこの属性は常にイネーブル

になります。DDR2 では、200MHz より高い周波

数で YES に設定されます。


DDR2 : YES、 NO

メモリのオートセルフ

リフレッシュ

C_MEM_DDR3_AUTO_SR DDR3 のみ : オートセルフリフレッシュ機能に

より、デバイス温度に基づいてメモリが適な

リフレッシュ間隔を決定できます。オートセル

フリフレッシュ機能を使用しない場合、高温セ

ルフリフレッシュレジスタを使用して、動作温

度範囲を指定する必要があります。

設定可能な値 : ENABLED、 MANUAL

メモリの高温セルフ

リフレッシュ

C_MEM_DDR2_3_HIGH_TEMP_SR DDR2 および DDR3 : メモリを高温セルフリフ

レッシュモードにして、リフレッシュ間隔を短

くすることができます。


DDR2/DDR3 : NORMAL (0–85°C)、EXTENDED (> 85°C)

表 2-2 : メモリデバイスの属性 (続き)




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メモリの動的出力ドライバの

終端

C_MEM_DDR3_DYN_WRT_ODT DDR3 用 : 動的出力ドライバの終端値を指定し

ます。


DDR3 : OFF、 DIV2 (RZQ/2)、 DIV4 (RZQ/4)

メモリの tRAS 値 C_MEM_TRAS メモリのアクティブからプリチャージまでの

小周期。

設定可能な値 (ピコ秒単位) : MIG ツールで選択

したデバイスによって決まります。

メモリの tRCD 値 C_MEM_TRCD メモリのアクティブから読み出しまたは書き込

みまでのコマンドの小遅延。



メモリの tREFI 値 C_MEM_TREFI メモリの平均リフレッシュ間隔。MCB がメモリ

をリフレッシュする速度 (セルフリフレッシュ

間隔ではない) を設定します。



メモリの tRFC 値 C_MEM_TRFC メモリのオートリフレッシュからアクティブコマンドまで、またはオートリフレッシュコマン

ドの小周期。



メモリの tRP 値 C_MEM_TRP メモリのプリチャージコマンドの小周期。



メモリの tWR 値 C_MEM_TWR メモリの書き込みリカバリの小時間。



メモリの tRTP 値 C_MEM_TRTP メモリの読み出しからプリチャージまでのコマ

ンドの小遅延。通常、このパラメータは、DDR2と DDR3 のデバイスにのみあります。



メモリの tWTR 値 C_MEM_TWTR メモリの書き込みから読み出しまでのコマンド

の小遅延。



表 2-2 : メモリデバイスの属性 (続き)





表 2-3 : コントローラの属性

コントローラの属性パラメータ名説明/設定可能な値

コントローラのクロック周期 C_MEMCLK_PERIOD メモリのタイミングパラメータをクロックサイク

ルとピコ秒との間で変換します。

設定可能な値 (ピコ秒単位) : MIG ツールで選択し

た周波数によって決まります。

コントローラのポートコンフィギュレーション

C_PORT_CONFIG ユーザーインターフェイスのポートコンフィギュ

レーションを設定します。ポートの方向 (B = 双方向、

W = 一方向の書き込み、 R = 一方向の読み出し)、お

よびデータバスの幅 (32、 64、 128 ビット ) を決定

します。


B32_B32_W32_W32_W32_W32

B32_B32_W32_W32_W32_R32

B32_B32_W32_W32_R32_W32

B32_B32_W32_W32_R32_R32

B32_B32_W32_R32_W32_W32

B32_B32_W32_R32_W32_R32

B32_B32_W32_R32_R32_W32

B32_B32_W32_R32_R32_R32

B32_B32_R32_W32_W32_W32

B32_B32_R32_W32_W32_R32

B32_B32_R32_W32_R32_W32

B32_B32_R32_W32_R32_R32

B32_B32_R32_R32_W32_W32

B32_B32_R32_R32_W32_R32

B32_B32_R32_R32_R32_W32

B32_B32_R32_R32_R32_R32

B32_B32_B32_B32

B64_B32_B32

B64_B64

B128

ポートのデータバスの幅 (ポート 0 およびポート 1)

C_P0_DATA_PORT_SIZE

C_P1_DATA_PORT_SIZE

ユーザーインターフェイスのポート 0 およびポー

ト 1 のデータバスの幅は、選択したポートコンフィ

ギュレーションに合わせて別の値にすることがで

きます。ポート 3 ～ポート 5 (使用できる場合) は常

に 32 ビット幅です。これらのパラメータは、ポート

0 およびポート 1 のデータ幅を設定します。

設定可能な値 : 32、 64、 128

ポートのデータマスク幅

(ポート 0 およびポート 1)

C_P0_MASK_SIZE

C_P1_MASK_SIZE

ポートコンフィギュレーションに指定したデータ

バス幅に合わせて、ポート 0 およびポート 1 のマス

クビット数を設定します。

設定可能な値 : 4、 8、 16



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コントローラポートイネーブル

C_PORT_ENABLE この 6 ビット値は、下位のハードウェアの 32 ビッ

トポート 6 つのうち、指定のポートコンフィギュ

レーションで使用するポートを指定します。


例 : 6'b001111 はポート 0 ～ 3 をイネーブルに

指定

アドレスのマッピング順序 C_MEM_ADDR_ORDER ユーザーインターフェイスに渡されたバイトアド

レスを物理メモリのバンク、行、および列のアドレ

スビットにマップする方法を指定します。この属性

は、システムのアドレス指定方式に基づきます。

MCB のオープンバンク管理機能を大に活用でき

るように、この値を設定する必要があります。

設定可能な値 : BANK_ROW_COLUMN、

ROW_BANK_COLUMN

アービトレーションのタイム

スロット数

C_ARB_NUM_TIME_SLOTS アービトレーションテーブルのタイムスロット数

を設定します。多くのポートコンフィギュレーショ

ンのタイムスロット数は 12 ですが、アクティブ

ポートの数が 5 つのポートコンフィギュレーショ

ンでは、アービトレーションが等しくなるように、

タイムスロット数は 10 です。

設定可能な値 : 12、 10

アービトレーションのタイム

スロットの値

C_ARB_TIME_SLOT[0:11] この 6 桁の 18 ビットの値は、各タイムスロットの

ポートの優先順位を設定します。


例 : C_ARB_TIME_SLOT0 = 18'o012345 (ポート 0 の優先順位を高とし、それから順に優先順位

を下げ、ポート 5 を低の優先順位に設定)。

コントローラのキャリブレー

ションバイパス (シミュレー

ション)

C_MC_CALIB_BYPASS シミュレーションを高速処理するために、シミュ

レーションファイル内にあるコントローラのキャ

リブレーションシーケンスをスキップするように MIG ツールに指示します。

メモ : このパラメータは、シミュレーション専用

です。

設定可能な値 : YES、 NO

表 2-3 : コントローラの属性 (続き)




インターフェイスの詳細


20 ページの図 2-1 のアーキテクチャブロック図に示すように、MCB には、FPGA ロジックへの内

部ユーザーインターフェイス、および事前定義済みの I/O ピンを経由する、メモリデバイスへの外

部インターフェイスという 2 つの基本的なインターフェイスがあります。次の項で、これら 2 つの

インターフェイスに関連するすべての信号について詳しく説明します。これ以降、この文書で説明

するインターフェイスはすべて、CORE Generator ツールまたは EDK ツールのフローにより提供さ

れた IP ラッパのインターフェイスです。下位のメモリコントローラブロックのプリミティブのイ

ンターフェイスについては説明しません。

ユーザー (ファブリック側) インターフェイス

ユーザーインターフェイスには、FPGA ロジックに含まれるユーザーロジックが MCB ポートのコ

マンドパスおよびデータパスと対話するために必要なすべての信号が含まれます。また、 MCB 用の汎用クロック信号とリセット信号、およびキャリブレーション、デバッグ、およびセルフリフレッ

シュ動作に関連する信号も含まれます。21 ページの「ポートコンフィギュレーション」に示すよう

に、ユーザーインターフェイスは、 1 ～ 6 個のポートを持つように設定できます。

キャリブレーション用に予約

するアドレス空間

C_MC_CALIBRATION_RA

C_MC_CALIBRATION_BA

C_MC_CALIBRATION_CA

キャリブレーション用に予約する開始行、開始バン

ク、および開始列を指定します。この属性は、再キャ

リブレーション時にアプリケーションデータの上

書きを防ぐために、一連のパターンデータに使用し

ます。

設定可能な値 (任意の有効なアドレス)

例 :

C_MC_CALIBRATION_RA = 15'h0000

C_MC_CALIBRATION_BA = 3'h0

C_MC_CALIBRATION_CA = 12'h000

キャリブレーションモード C_MC_CALIBRATION_MODE DQS のデータウィンドウ内へのオフセットに、

MCB が DQS ストローブの正確な位置合わせと

リアルタイムの電圧/温度補正を実行するか (推奨)、ビット周期の固定比率を単純に使用するかを決定

します。

設定可能な値 : CALIBRATION (正確な DQS のア

ライメントと電圧/温度補正)、 NOCALIBRATION (固定 DQS オフセット遅延)

DQS オフセット遅延値 C_MC_CALIBRATION_DELAY C_MC_CALIBRATION_MODE = NO

CALIBRATION のときに、固定の DQS オフセット

遅延を、ビット周期の割合として設定します。

設定可能な値 : QUARTER、 HALF、THREEQUARTER、 FULL

表 2-3 : コントローラの属性 (続き)




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クロック、リセット、およびキャリブレーションの信号

表 2-4 に、 MCB ユーザーインターフェイスのクロック、リセット、およびキャリブレーションに

関する信号を示します。

コマンドパス

表 2-5 に、 MCB ユーザーインターフェイスのコマンドパスに関する信号を示します。ポート信号

名にはすべて、接頭辞「pX」が付いています。「X」は、ポート番号を示します。たとえば、ポート

0 の信号には「P0」、ポート 1 の信号には「P1」というように接頭辞が付けられます。

表 2-4 : クロック、リセット、およびキャリブレーションの信号

信号名方向説明

async_rst 入力 MCB のメインシステムリセット。

calib_done 出力

このアクティブ High 信号は、 MCB のスタートアップシー

ケンス時にキャリブレーションのすべてのフェーズが完了

したことを示します。この信号が High になり、キャリブレー

ションが完了したことを示すまで、トランザクションは送信

しないでください。詳細は、第 4 章の「キャリブレーション」

を参照してください。

mcb_drp_clk 入力

このクロックは、ソフトキャリブレーションモジュールを

sysclk_2x ドメインに同期します。そのドメインに確実に位

相同期するように、sysclk_2x と同じ PLL でクロックを生成

する必要があります。詳細は、第 3 章の「クロック」を参照

してください。

pll_ce_0 入力

BUFPLL_MCB からのストローブをイネーブルする I/O クロック。この信号は、 sysclk_2x の 2 つのクロックサイクル

ごとに、 High をパルス駆動します。 I/O ブロックのデータ転

送速度を 2 倍にするために使用されます。

pll_ce_90 入力

BUFPLL_MCB からのストローブをイネーブルする I/O クロック。この信号は、 sysclk_2x_180 の 2 つのクロックサイ

クルごとに、 High をパルス駆動します。 I/O ブロックのデー

タ転送速度を 2 倍にするために使用されます。

pll_lock 入力 BUFPLL_MCB ブロックからのロック信号。

sysclk_2x 入力

MCB のメインシステムクロック。この信号は Spartan-6FPGA PLL ブロックで生成され、I/O クロックネットワーク

に送出される前に BUFPLL_MCB ドライバにより再バッ

ファされます。メモリのクロック周波数の 2 倍の速度 (例 : 333MHz のメモリインターフェイスの場合は 667MHz)で動作します。

sysclk_2x_180 入力この入力は、 sysclk_2x と同じ周波数で位相がシフトしたク

ロックです。同じ PLL/BUFPLL_MCB リソースで生成され

ます。




表 2-5 : コマンドパスの信号


pX_cmd_addr[29:0] 入力

現在のトランザクションのバイト開始アドレス。アドレス

はポートのサイズに合わせて位置合わせする必要がありま

す。

32 ビットのポート : 下位 2 ビットがすべて 0 である必

要があります。





pX_cmd_bl[5:0] 入力

現在のトランザクションのバースト長 (単位: ユーザー

ワード )。バースト長は 0 ～ 63 としてエンコードされ、1 ～64 のユーザーワードを表します。たとえば、6'b00011 は、

バースト長 4 のトランザクションを表します。ユーザー

ワード幅は、ポート幅と等しくなります。たとえば、64-ビッ

トポートでのバースト長 3 は、 3 x 64 (ビットのユーザー

ワード )、つまり合計 192 ビットを転送します。

pX_cmd_clk 入力コマンド用 FIFO のユーザークロック。FIFO 信号が、この

クロックの立ち上がりエッジでキャプチャされます。

pX_cmd_empty 出力これは、コマンド用 FIFO のアクティブ High の空フラグ

で、FIFO のキューに入っているコマンドがないことを示し

ます。ただし、送信中のコマンドがある場合があります。

pX_cmd_en 入力このアクティブ High 信号は、コマンド用 FIFO の書き込み

イネーブル信号です。この信号の詳細は、第 4 章を参照し

てください。

pX_cmd_error 出力この出力は、FIFO ポイントが同期されていないためにコマ

ンドポートエラーが発生したことを示します。この状態か

らのリカバリには、 MCB のリセットが必要です。

pX_cmd_full 出力このアクティブ High 信号は、コマンド用 FIFO のフルフラグです。FIFO がこれ以上のコマンドを受信できないこと

を示し、コマンド用 FIFO への書き込みをブロックします。

pX_cmd_instr[2:0] 入力

現在の命令のコマンドコード。ビット 0 は書き込み/読み出

しの選択、ビット 1 は自動プリチャージのイネーブル、ビッ

ト 2 はリフレッシュ (常に優先される) を示します。

書き込み : 3'b000

読み出し : 3'b001

書き込みと自動プリチャージ : 3'b010

読み出しと自動プリチャージ : 3'b011

リフレッシュ : 3'b1xx

この信号の詳細は、第 4 章を参照してください。



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書き込みデータパス

表 2-6 に、 MCB ユーザーインターフェイスの書き込みデータパスに関する信号を示します。ポー

ト信号名にはすべて、接頭辞「pX」が付いています。「X」は、ポート番号を示します。たとえば、

ポート 0 の信号には「P0」、ポート 1 の信号には「P1」というように接頭辞が付けられます。

表 2-6 : 書き込みデータパスの信号


pX_wr_clk 入力この信号は、書き込みデータ用 FIFO のユー

ザークロックです。

pX_wr_count[6:0] 出力

書き込みデータ用 FIFO のカウント値。この

出力は、FIFO に入っているユーザーワード

数 (1 ～ 64) を示します。カウント値 0 は、

FIFO が空であることを示します。この信号

のレイテンシは、 pX_wr_empty フラグより

も長いです。このため、カウントが 0 以外の

値でも、 FIFO が空である場合や FIFO がア

ンダーラン状態である場合があります。

pX_wr_data[PX_SIZE-1:0] 入力

書き込みデータ用 FIFO にロードし、メモリ

に送信する書き込みデータの値。 PX_SIZEは、ポートコンフィギュレーションにより、

32、64、または 128 ビットの値をとることが

できます。

pX_wr_empty 出力このアクティブ High 信号は、書き込みデー

タ用 FIFO の空フラグです。 FIFO に有効な

データがないことを示します。

pX_wr_en 入力

このアクティブ High 信号は、書き込みデー

タ用 FIFO の書き込みイネーブルです。

pX_wr_data の値が、 FIFO へのロードに有

効であることを示します。 pX_wr_en = 1 かつ pX_wr_full = 0 の場合、データが pX_wr_clk の立ち上がりエッジでロードさ

れます。

pX_wr_error 出力

この信号は、 FIFO ポイントが同期されてい

ないために書き込みデータ用 FIFO のエ

ラーが発生したことを示します。この状態か

らのリカバリには、 MCB のリセットが必要

です。

pX_wr_full 出力

このアクティブ High 信号は、書き込みデー

タ用 FIFO のフルフラグです。この信号が

High の場合、データは FIFO にロードされま

せん。




読み出しデータパス

表 2-7 に、 MCB ユーザーインターフェイスの読み出しデータパスに関する信号を示します。ポー

ト信号名にはすべて、接頭辞「pX」が付いています。「X」は、ポート番号を示します。たとえば、

ポート 0 の信号には「P0」、ポート 1 の信号には「P1」というように接頭辞が付けられます。

pX_wr_mask[PX_MASKSIZE-1:0] 入力

書き込みデータのデータマスクビット。こ

のマスクは、対応する書き込みデータ

(pX_wr_data) と同期して FIFO にロードさ

れます。1 マスクビットが各データバイトに

対応します。pX_wr_mask ビットが High の場合、対応するデータバイトがマスクされ、

メモリには書き込まれません。

pX_wr_underrun 出力

このアクティブ High 信号は、アンダーラン

フラグです。トランザクションの完了に必要

なデータが、書き込みデータ用 FIFO にない

ことを示します。後に有効なデータワー

ドが、連続的に書き込まれてバーストを終了

します。アンダーランが発生しないようにす

るには、コマンド用 FIFO に書き込み命令を

送出するときに、 FIFO に十分なデータを確

保しておきます。このフラグをリセットして

この状態から復旧するには、 sys_rst 信号を

アサートする必要があります。

表 2-6 : 書き込みデータパスの信号 (続き)


表 2-7 : 読み出しデータパスの信号


pX_rd_clk 入力この入力は、読み出しデータ用 FIFO のユーザークロックです。

pX_rd_en 入力

このアクティブ High 信号は、読み出しデータ用 FIFO の読み出しイネーブルです。 pX_rd_en = 1 かつ pX_rd_empty = 0 の場合、読み出しデータが pX_rd_clk の立ち上がりエッジでクロックに合わせ

て出力されます。

pX_rd_data[PX_SIZE-1:0] 出力

メモリから返される読み出しデータの値。この信号

は、読み出しデータ用 FIFO から FPGA ロジックへ

の出力により駆動されます。PX_SIZE は、ポートコンフィギュレーションにより、 32、 64、または 128ビットの値をとることができます。

pX_rd_full 出力このアクティブ High 信号は、読み出しデータ用 FIFO のフルフラグです。 High の場合、メモリから

返された追加データは FIFO にロードされません。



UG388 (v2.3) 2010 年 8 月 9 日


セルフリフレッシュ信号

表 2-8 に、ユーザーインターフェイスからアクセス可能なセルフリフレッシュ信号を示します。セ

ルフリフレッシュの詳細は、第 4 章を参照してください。

pX_rd_empty 出力このアクティブ High 信号は、読み出しデータ用 FIFO の空フラグです。 FIFO に有効なデータがない

ことを示します。

pX_rd_count[6:0] 出力

読み出しデータ用 FIFO のカウント値。この信号は、

FIFO に入っているユーザーワード数 (1 ～ 64) を示

します。カウント値 0 は、FIFO が空であることを示

します。この信号のレイテンシは、pX_rd_full フラグ

よりも長いです。このため、カウントが 64 未満の値

でも、FIFO がフルである場合やオーバーフローして

いる場合があります。

pX_rd_overflow 出力

このアクティブ High 信号は、オーバーフローフラ

グです。読み出しデータ用 FIFO がフルになった後

に読み出しデータコマンドがメモリから継続して

データを返したために、データが失われたことを示

します。

オーバーフローを防止するには:

• コマンド用 FIFO に読み出し命令を送出する前

に、要求した読み出しデータを格納するだけの十

分なスペースが FIFO にあることを確認します。

• 必ず、送信中のトランザクションを考慮してく

ださい。

このフラグをリセットしてこの状態から復旧するに

は、 sys_rst 信号をアサートする必要があります。

pX_rd_error 出力

この信号は、FIFO ポイントが同期されていないため

に読み出しデータ用 FIFO のエラーが発生したこと

を示します。この状態からのリカバリには、MCB のリセットが必要です。

表 2-7 : 読み出しデータパスの信号 (続き)


表 2-8 : セルフリフレッシュ信号


selfrefresh_enter 入力

この入力は、立ち上がりエッジの影響を受けます。この

入力をアサートすると、 MCB はメモリデバイスにセ

ルフリフレッシュモードになるように要求します。

selfrefresh_mode 信号がアクティブになるまで、この

信号はアサートされた状態である必要があります。

selfrefresh_mode 出力このアクティブ High 信号は、メモリデバイスがセル

フリフレッシュモードであることを示します。




メモリデバイスインターフェイス

メモリデバイスインターフェイスには、外部メモリデバイスとの通信に必要なすべての信号があ

ります。これらの信号 (表 2-9) はすべて、 Spartan-6 デバイスにピン位置が事前定義されています。

各デバイス /パッケージの組み合わせについて、MCB ピン配置の詳細は UG385、『Spartan-6 FPGAPackaging and Pinout Specification』を参照してください。さらに、 MIG ツールが生成するソフト

キャリブレーションモジュールでは、すべての MCB デザインについて、追加ピン (RZQ) を配置す

る必要があります。 RZQ は必須のピンですが、その位置は MCB バンク内で移動できます。 MIGツールでキャリブレーション済み入力終端を選択した場合、ソフトキャリブレーションモジュール

で使用する ZIO ピンも生成されます。 ZIO の位置も移動できますが、 MCB バンク内のボンディン

グされた I/O (有効なパッケージピン) に配置する必要があります。RZQ と ZIO の詳細は、UG416、『Spartan-6 FPGA Memory Interface Solutions User Guide』の「Setting FPGA Options」を参照して

ください。

メモ : MCB が使用されないときには、事前定義済みのピンはすべて、汎用 I/O に戻ります。さらに、

アクティブな MCB の未使用のピンも、汎用 I/O に戻ります。汎用 I/O に戻るものとして、特定の

集積度のデバイスに不要な高次アドレスピンやバンクアドレスピン、特定のインターフェイス幅

に不要な DQ データビット、特定のメモリ規格に不要なリセット信号と ODT 信号、 x4 または x8のインターフェイスの UDQS / UDQS_n ストローブなどがあります。その他のインターフェイスピンはすべて、MCB ベースのデザインすべてに必須です。さらに、汎用 I/O リカバリ規則の例外が 2つあります。

a. データマスクピンは、LDM のみを使用する場合に UDM は汎用 I/O に使用できないよう

に対になります。ユーザーインターフェイスで可変バースト長をサポートするために、

データマスクピンはすべての MCB デザインに必須です。このため、 MCB を使用すると

きは常に、 LDM と UDM の両方が、汎用 I/O として使用できません。

b. データストローブピンは、 DQS のみを使用する (シングルエンドストローブ) 場合に DQS_n は汎用 I/O に使用できないように対になります。これは、UDQS と UDQS_n にも

当てはまります。

表 2-9 : メモリデバイスインターフェイスの信号


mcbx_dram_addr[C_MEM_ADDR_WIDTH–1:0] 出力

メモリデバイスへのアドレスバス。

C_MEM_ADDR_WIDTH は、メモリデバイス

の設定に合わせて MIG ツールにより設定され

ます ( 大値は 15)。

mcbx_dram_ba[2:0] 出力メモリデバイスへのバンクアドレスバス。

MCB は、メモリデバイスのバンクを大 8 個サポートします。

mcbx_dram_cas_n 出力この信号は、メモリデバイスへのアクティブ

Low の列アドレスストローブです。

mcbx_dram_cke 出力このアクティブ High 信号は、メモリデバイス

のクロックイネーブルです。

mcbx_dram_clk 出力この出力は、メモリデバイスへの差動クロック

(p 出力) です。

mcbx_dram_clk_n 出力この出力は、メモリデバイスへの差動クロック

(n 出力) です。


http://www.xilinx.com/support/documentation/user_guides/ug385.pdf



UG388 (v2.3) 2010 年 8 月 9 日


mcbx_dram_ddr3_rst 出力この信号は、メモリデバイスへの DDR3 リセッ

トです。

mcbx_dram_dq[C_NUM_DQ_PINS–1:0] 双方向

メモリデバイスへの双方向データバス。

C_NUM_DQ_PINS は、メモリデバイスの設定

に合わせて MIG ツールにより設定されます (有効な値は 4、 8、 16)。

mcbx_dram_dqs 双方向

DQ[7:0] の双方向データストローブ。この信号

は、読み出しトランザクションでは入力、書き

込みトランザクションでは出力です。

mcbx_dram_dqs_n 双方向

DQ[7:0] の双方向補完データストローブ。この

信号は、読み出しトランザクションでは入力、

書き込みトランザクションでは出力です。

mcbx_dram_ldm 出力この出力は、 x16、 x8、または x4 の設定の下位

データバイト (DQ[7:0]) のデータマスクです。

mcbx_dram_odt 出力この出力は、オンダイ終端信号です。 ODT は、

DDR2 および DDR3 でサポートされます。

mcbx_dram_ras_n 出力このアクティブ Low 信号は、メモリデバイス

への行アドレスストローブです。

mcbx_dram_udm 出力この出力は、 x16 デバイスとインターフェイス

をとる場合の上位データバイト (DQ[15:8]) のデータマスクです。

mcbx_dram_udqs 双方向

DQ[15:8] の双方向データストローブ。この信

号は、読み出しトランザクションでは入力、書

き込みトランザクションでは出力です。

mcbx_dram_udqs_n 双方向

DQ[15:8] の双方向補完データストローブ。こ

の信号は、読み出しトランザクションでは入

力、書き込みトランザクションでは出力です。

mcbx_dram_we_n 出力この信号は、メモリデバイスへのアクティブ

Low 書き込みイネーブルです。

表 2-9 : メモリデバイスインターフェイスの信号 (続き)





メモ : メモリデバイスの CS#、ODT、および CKE のピンに関するボードの設計要件は、第 3 章の「PCB レイアウトでの考慮事項」を参照してください。

rzq 双方向

すべての MCB デザインに必須のピン。 MIG ツールでキャリブレーション済み入力終端を

選択した場合、RZQ ピンには、ピンからグラン

ドまで 2R の値を持つ抵抗が必要です。R は、所

望の入力終端値です。それ以外の場合は、 RZQピンは、接続のないピンにする必要がありま

す。 RZQ ピンは、 MCB バンク内の有効なパッ

ケージピンに移動できます。

zio 双方向

キャリブレーション済み入力終端を選択した

場合、ソフトキャリブレーションモジュールと

共に使用される接続なし信号。ZIO は、MCB バンク内の有効なパッケージピンに配置する必

要があり、このピンに基板トレースを付属する

ことはできません (接続なし )。キャリブレー

ション済み入力終端を使用しないデザインで

は、 ZIO は生成されません。

表 2-9 : メモリデバイスインターフェイスの信号 (続き)




UG388 (v2.3) 2010 年 8 月 9 日




第 3 章

MCB を使用したデザイン

この章では、 Spartan®-6 FPGA MCB を使用したデザインを作成する方法を詳しく説明します。

次のセクションがあります。

• 「デザインフロー」

• 「サポートするメモリデバイス」

• 「シミュレーション」

• 「リソースの使用量」

• 「クロック」

• 「移行とバンク指定」

• 「PCB レイアウトでの考慮事項」

デザインフロー

次の 2 種類の MCB のデザインフローがサポートされています。

• 非エンベデッドデザインフロー

• Xilinx® ISE® ツールのフローを使用する従来の FPGA デザイン

• MCB デザイン用 CORE Generator™ ツール内にある MIG ツールを使用します。

• エンベデッドデザインフロー

• EDK ツールのフローを使用する、プロセッサベースの FPGA システム

• MCB デザイン用 EDK 環境内で、Xilinx Platform Studio (XPS) の IP Configurator を使用

します。

両方のツールのフローは、外部メモリデバイスと接続する信頼性の高いインターフェイスを開発す

るための単純な方法です。ステップごとの GUI 方式によるフローにより、アプリケーションのニー

ズに厳密に合わせて、 MCB ベースのデザインの設定とパラメータ指定ができます。

MIG ツールのフローには、実際、下位ラッパ (mcb_raw_wrapper.v) と上位ラッパ (memc3_wrapper.v など) の 2 レベルのラッパがあります。下位ラッパには、ソリューションに必

要なシリコンブロック (MCB、 I/O など)、およびソフトロジック (ソフトキャリブレーションモジュール) がすべて組み込まれています。また、元のハードウェアへのユーザーインターフェイスの

ポートやキャリブレーションロジックのインプリメンテーションに対応するすべての信号へのア

クセスも提供します。上位ラッパは信号の再割り当てを処理し、必要に応じて下位ラッパ信号を

まとめ、 MIG ツールの選択項目に基づいてパラメータ値を下位ラッパに渡します。



UG388 (v2.3) 2010 年 8 月 9 日

第 3 章 : MCB を使用したデザイン

上位ラッパは、 MIG ツールのフローで設定された MCB ベースのデザインのインプリメンテー

ションに必要な信号のみを持つ、整理されたインターフェイスです。たとえば、下位レベルラッパ

は常に、ネイティブの 32 ビットポート 6 個をすべてユーザーインターフェイスに表示しますが、

上位ラッパは信号の再割り当てを行い、未使用ポートをまとめ、バスを連結して、単一の 64 ビット

ポートのような、ユーザーが求めるポートインターフェイスを表示します。上位ラッパは、より

大きい FPGA デザインに後で統合されるラッパです。

下位ラッパ (mcb_raw_wrapper.v) は、このユーザーガイド全体で説明されています。たとえば、

第 2 章のパラメータとシグナルの一覧では、この下位ラッパに関してすべて説明しています。この

下位ラッパは、MIG ツールの GUI フローでの選択項目によって変化しません。一方、上位ラッパ

は、ユーザーの選択項目としてカスタマイズされます。

さらに、エンベデッドデザインフロー (EDK) では、マルチポートメモリコントローラ (MPMC)のペリフェラルを作成する基礎として、同じ下位ラッパを使用します。XPS の IP Configurator を使

用すると、下位ラッパの上に必要なソフトブリッジを追加して、次に示すようなペリフェラルのイ

ンターフェイスを作成できます。

• PLB インターフェイス

• Xilinx Cache Link (XCL) インターフェイス

• LocalLink (LL) インターフェイス

• EDK がサポートするその他のパーソナリティインターフェイスモジュール (PIM)

図 3-1 に、非エンベデッド (MIG) とエンベデッド (EDK) の両方のデザインフローで下位ラッパを

使用する方法を示します。


図 3-1 : 非エンベデッドデザインとエンベデッドデザインに共通の下位ラッパ

Top-levelUser

Interface

UG388_c4_01_050409

Top-levelUser

Interface

PLB Ports

SoftBridges

Top-level Wrapper (MIG)

Lower-level Wrapper

Top-level Wrapper (EDK)

Embedded Design(EDK / XPS)

Non-embedded Design(MIG/CORE Generator Tool)

Lower-level Wrapper

MCB

Soft CalibrationModule

I/OXCL

LL

Ports

MCB

PortGrouping

SignalTie Off

Soft CalibrationModule

I/O



サポートするメモリデバイス

CORE Generator ツール

図 3-2 に、MCB ベースのメモリインターフェイスを非エンベデッド (従来の) FPGA デザインに統

合する高度なデザインフローを示します。 UG416、『Spartan-6 FPGA Memory Interface SolutionsUser Guide』の「Getting Started」の章で、このデザインフローのフェーズ- 1 について、ステップ

ごとのガイドを詳しく説明しています。フェーズ 2 とフェーズ 3 はこの文書の範囲外ですが、 ISEツールのフローに関する詳しい手順がザイリンクスの文書ライブラリにあります。

サポートするメモリデバイス

表 3-1 に、ザイリンクスの検証プラットフォームで MCB との動作が検証されるメモリデバイスを

示します。これらのデバイスは、MIG ツール (または EDK) の GUI フローで、サポートするデバイ

スのドロップダウンリストから選択できます。ザイリンクスの将来のリリースで、MIG のサポート

するデバイスのドロップダウンリストにデバイスを追加する予定ですが、追加されるデバイスに

は、「シミュレーションのみ」の検証が実行されます。さらに、 MIG ツールでカスタムデバイスを

作成できますが、カスタムデバイスには、ザイリンクスのシミュレーションやハードウェア検証は

実行されません。詳細は、 UG416、『Spartan-6 FPGA Memory Interface Solutions User Guide』の

「Setting Controller Options」を参照してください。


図 3-2 : 非エンベデッド (従来の) FPGA アプリケーション向けの MCB のデザインフロー

Phase 2Phase 1 Phase 3

Integrate MIG UCFConstraints into OverallDesign Constraints File

Import MIG RTL andBuild Options intoISE Tool Project

Perform FunctionalSimulation with MIGDesign Integrated

Implement Design

UG388_c4_02_050409

Synthesis, MAP, PAR

Perform TimingSimulation on

Completed Design

Verify Designin Hardware

Generate RTL and UCF Files

Launch MIG Toolfrom Inside the

CORE Generator Tool

Make MIG selections forFPGA/Memory Parameters

Perform FunctionalSimulation on MIGExample Design

(optional)

表 3-1 : MCB 用にサポートされるメモリデバイス

標準ベンダー製品番号幅集積度

DDR3 Micron MT41J64M16xx-187E 16 1Gb





DDR2 Micron MT47H256M4xx-25E 4 1Gb

DDR2 Micron MT47H64M8xx-25E-IT 8 512Mb

DDR2 Micron MT47H128M8xx-25 8 1Gb





UG388 (v2.3) 2010 年 8 月 9 日


シミュレーション

MIG (または EDK) のラッパに含まれる元の MCB のシミュレーションモデルは、 Verilog LRM-IEEE Std 1364-2005 の指定どおりに暗号化されます。これは、PCI Express® デザインの GTP トラ

ンシーバや統合エンドポイントブロックなど、ザイリンクスが提供する他の IP と同様です。

この暗号化方法向けに、ザイリンクスは次のシミュレータをサポートしています。

• ModelSim 6.4b 以降

コンピュータに適切なバージョンのシミュレータが用意されている場合、通常の COMPXLIB スク

リプトの実行時に、 MCB の暗号化モデルが自動的にコンパイルされます。 Verilog ベースのデザイ

ンのシミュレーションを実行するときには、次のライブラリが参照されます。

secureip

ほとんどのシミュレータで、この参照は、 -L secureip のように、 -L スイッチをシミュレータの

引数として使用することにより実行できます。

メモ : デザイン入力言語として VHDL を使用して、 ModelSim で MCB を含むデザインをシミュ

レートする場合は、混合言語ライセンスが必要です。

secureip の方法を使用する IP ブロックのシミュレーションの詳細は、 UG626、『合成/シミュレー

ションデザインガイド』を参照してください。



DDR2 Micron MT47H16M16xx-3 16 256Mb

DDR2 Micron MT47H32M16xx-37E 16 512Mb

DDR2 Micron MT47H32M8xx-37E 8 256Mb

DDR2 Micron MT47J64M16xx-3 16 1Gb


DDR2 Micron MT47J128M8xx-3 8 1Gb

DDR2 Elpida EDE1116ACBG-8E 16 1Gb

DDR2 Elpida EDE5116AJBG-8E 16 512Mb

DDR2 Hynix HYB18TC512160B2F-2.5 16 512Mb

DDR Micron MT46V32M16xx-5B-IT 16 512Mb

DDR Micron MT46V32M8xx-5B 8 256Mb

DDR Micron MT46V64M4xx-5B 4 256Mb

LPDDR Micron MT46H32M16xxxx-5 16 512Mb

LPDDR Micron MT46H16M16xxxx-6-IT 16 256Mb

LPDDR Micron MT46H16M16xxxx-75-IT 16 256Mb

LPDDR Micron MT46H64M16xxxx-5L-IT 16 1Gb

LPDDR Micron MT46H64M16xxxx-6L-IT 16 1Gb

表 3-1 : MCB 用にサポートされるメモリデバイス (続き)

標準ベンダー製品番号幅集積度


http://www.xilinx.com/support/documentation/sw_manuals/xilinx11/sim.pdf


リソースの使用量

リソースの使用量

GUI デザインフローが生成する MIG (または EDK) ラッパには、 MCB ベースのメモリインター

フェイスのインプリメンテーションに必要なデバイスリソースがすべて組み込まれています。ラッ

パファイルの多くの部分は、信号名の再割り当て、およびシリコンリソース間の接続 (MCB と I/Oブロックの接続など) を単純に管理しているので、測定可能な FPGA ロジックをまったく消費しま

せん。ただし、ラッパに含まれるソフトキャリブレーションモジュールは、FPGA ロジックリソー

スを少し消費します。さらに、MCB には特定のクロック要件 ( 「クロック」を参照) があるので、一

部の一般的なクロックリソースが使用されます。

表 3-2 に、MCB デザインに対応するインターフェイスの使用量を示します。ユーザーインターフェ

イスのポートを制御するユーザーデザインに必要となるロジックは除外しています。この表では、

大ピン数を計算するために、バンク 8 個、差動ストローブ、およびデータマスクを持つ DDR3 を使用しています。他のメモリの規格や設定では、使用するピン数は少なくなります。

クロック

このセクションでは、 MCB ベースのメモリインターフェイスをインプリメントするためのクロッ

ク要件について説明します。 MIG (または EDK) ツールは、これらの要件をすべて満たすクロック

インフラストラクチャを自動生成します。MCB には、次に示す 3 つの基本タイプのクロックが必要

です。

• MCB のシステムクロックにより、メモリコントローラ、および外部メモリデバイスに接続す

る物理インターフェイスの動作周波数が決定されます。

• キャリブレーションクロックにより、キャリブレーションロジックの動作周波数が決まります。

• ユーザークロックにより、ユーザーインターフェイスのポートの動作周波数が決まります。こ

れらのクロックは、システムクロックやキャリブレーションクロックとまったく非同期にする

ことができます。コマンド用 FIFO とデータパス用 FIFO が、ユーザーインターフェイスから

内部コントローラロジックへの必要なクロックドメイン転送を処理します。

図 3-3 に、MCB のシステムクロックおよびキャリブレーションクロックの推奨クロック分配方式

を示します。 MCB は、デバイスの左側と右側の I/O 領域にあるので、このため I/O クロックネッ

トワークで駆動する必要があります。 I/O クロックネットワークは、グローバルクロックネット

ワークよりも非常に高い周波数用に設計されており、メモリインターフェイスが大 800Mb/s で動作できます。

表 3-2 : MCB ベースのメモリインターフェイスのリソース使用量

リソースメモリインターフェイスの幅

x4 x8 x16

メモリコントローラブロック (MCB)

1 1 1

事前定義済みの I/O ピン : アドレス、

データ、制御など35 39 50

ソフトキャリブレーションモジュールのロジック

100 スライス

未満

100 スライス

未満

100 スライス

未満

PLL ブロック 1 1 1

BUFPLL_MCB バッファ 1 1 1



UG388 (v2.3) 2010 年 8 月 9 日


メモ : CLKOUT0 と CLKOUT1 のみが、 BUFPLL_MCB ドライバに接続可能な PLL の出力です。

これらの接続は、図 3-3 と厳密に同じにする必要があります。

I/O クロックネットワークで所望のシステムクロック周波数を作成するために、外部クロックリソースがデバイスの中央列にある PLL の 1 つを駆動します。 PLL が所望の MCB のシステムクロックと同期可能な限り、外部クロックの周波数は重要ではありません。通常、 PLL の推奨位置は

デバイス中央にも近い位置で、 PLL と BUFPLL_MCB ブロックとの物理的な距離を小にしま

す。 PLL が 6 つある大型デバイスでは、この PLL の位置を強くお勧めします。

PLL は、2 つのクロック出力、sysclk_2x および sysclk_2x_180 を生成します。これらのクロック出

力は所望のメモリクロック周波数の 2 倍 (たとえば、 333MHz のメモリクロックを持つ 667Mb/sの DDR2 インターフェイスの場合、システムクロックは 667MHz に設定される) で、相互に 180度位相がずれています。PLL から I/O クロックネットワークを駆動するクロックラインは、デバイス

のそれぞれの側に 2 本のみ用意されています。システムクロックのペアは、これら 2 本のクロック

ラインを使用して、デバイスの左側または右側にある MCB に接続します。したがって、 MCB が 4 つあるデバイスでは、デバイスの同じ側にある 2 つの MCB が、同じクロックペアを共用する必

要があり、インプリメントされたメモリ規格が異なる値でも、同じデータレートで動作する必要が

あります。DCM は I/O クロックネットワークにアクセスしないので、MCB の駆動に使用すること

はできません。また、単一の PLL からデバイスの両側にある MCB を駆動することもできます。こ

の場合、2 つの BUFPLL_MCB ブロック (デバイスの各側に 1 つ) を共有 PLL で駆動する必要があ

ります。

システムクロックのペアが I/O クロックネットワークに到達すると、このペアは BUFPLL_MCB ドライバにより再度バッファされます。また、このドライバは、MCB が必要とするクロックイネーブ

ルストローブの pll_ce_0 および pll_ce_90 も作成します。 MCB に必要なクロックイネーブルスト

ローブを作成するには、BUFPLL_MCB プリミティブの属性を次のように設定する必要があります。

• LOCK_SRC = “LOCK_TO_0”

• DIVIDE = 2


図 3-3 : システムクロックとキャリブレーションクロックの推奨分配方法

CLKCLKIN1

PLLMIG WrapperI/O Clock

Network

BUFPLL_MCB

CLKFB IN

CLKOUT0

UG388_c4_03_080310

PLLIN0

PLLIN1

SERDESSTROBE0

IOCLK0

IOCLK1

SERDESSTROBE1

CLKOUT1

CLKOUT2

CLKFB OUT

CLKB

IBUFGDS

BUFG

To second MCB onsame side of device

(if available)

pll_ce_0

sysclk_2x

sysclk_2x_180

pll_ce_90

mcb_drp_clk



クロック

再バッファされたフルレートのシステムクロック (2X クロック ) がインターフェイスの PHY レイ

ヤで使用され、I/O ピンの位置で必要な 2 倍のデータレート (DDR) の信号が作成されます。たとえ

ば、I/O で実効値 667Mb/s の DDR 信号を生成するには、667MHz のクロックが使用されます。MCBの 2 分周回路が、従来メモリクロック周波数と見なされていた周波数を作成します (例 : 667Mb/sの DDR インターフェイスでは 333MHz)。これらの 1X クロックは、コントローラ、アービタ、そ

の他のシングルデータレート (SDR) ロジックを駆動します。

キャリブレーションに関連するクロック mcb_drp_clk は PLL で生成する必要があり、sysclk_2x ドメインと位相同期する (同相である) 必要があります。キャリブレーションクロックレートは通常

のスタティックタイミング解析により制限され、代表的な到達可能周波数は 100MHz です。通常、

MCB が適切な期間でキャリブレーション動作を完了するには、50MHz 以上のキャリブレーション

クロック周波数を使用する必要があります。

ユーザークロックのセットは、デザインで使用されるユーザーインターフェイスの各ポート (ポー

ト番号 X = 0 ～ 5) に次のように対応します。

• pX_cmd_clk : コマンド用 FIFO のユーザークロック。 FPGA ロジックから FIFO に渡される

アドレス、命令、およびバースト長をクロック駆動します。

• pX_wr_clk : 書き込みデータ用 FIFO のユーザークロック。メモリへのバーストの準備として、

FPGA ロジックから書き込みデータを FIFO にロードするために使用されます。

• pX_rd_clk : 読み出しデータ用 FIFO のユーザークロック。メモリから FPGA ロジックに戻る

データの出力をクロック駆動します。

ユーザークロックはシステムクロックやキャリブレーションクロックとは非同期なので、デザイ

ンの FPGA ロジック部分に指定した任意の周波数で動作できます。 MCB 内の FIFO が必要なク

ロックドメインの転送を処理します。使用できるメモリの帯域幅を大に活用するには、ユーザー

インターフェイスと外部メモリデバイスインターフェイスの割合により決定される周波数以上の

値にユーザークロックを設定する必要があります。例 :

• DDR3 800Mb/s インターフェイス、メモリクロック = 400MHz、および x8 ビットのメモリデバイスの場合 :

結果として、クロックサイクルあたりのデータ転送が 16 ビットになります (各クロックエッ

ジで 8 ビット )。

• x64 ビットのユーザーインターフェイスの場合 :

ユーザークロックは、 (16/64) * 400MHz = 100MHz 以上の値に設定する必要があります。

技術的に必要な場合を除いて、ユーザーデザイン内の複雑なタイミングと同期の問題を防ぐため

に、ポートの 3 つすべてのユーザークロック (pX_cmd_clk、 pX_wr_clk、および pX_rd_clk) をFPGA ロジックからの同一クロックソースで駆動することを強くお勧めします。

クロック設定の変更

MIG ツールはデフォルトでは、ユーザー入力クロック (PLL への CLKIN1) がメモリのクロック周

波数で動作しているという前提でクロックインフラストラクチャを設定します。異なる入力クロッ

ク周波数から必要な MCB クロックを作成したり、ユーザークロック周波数やキャリブレーション

クロック周波数を調整する目的でクロック設定を変更するには、次に示す PLL パラメータを MIGの例またはユーザーデザインの上位で調整します。

• Cx_CLKFBOUT_MULT

• Cx_DIVCLK_DIVIDE

• Cx_CLKOUT0_DIVIDE (sysclk_2x 用)



UG388 (v2.3) 2010 年 8 月 9 日


• Cx_CLKOUT1_DIVIDE (sysclk_2x_180 用)

• Cx_CLKOUT2_DIVIDE (ユーザークロック用)

• Cx_CLKOUT3_DIVIDE (キャリブレーションクロック用)

「x」は MCB ブロックの番号です。

これらのパラメータの正しい値を決定する方法として、 2 つの方法があります。

1. CORE Generator ツールの Clocking Wizard を使用して、 PLL の所望の入力および出力のク

ロック周波数に基づいて、適切なパラメータ設定を決定します。ダイアログを開くページの

[Manual Selection] と [PLL_BASE] プリミティブを使用して、PLL を使用することを確認しま

す。 Clocking Wizard が生成し、一覧表示される PLL パラメータの値のみを MIG デザインに

転送する必要があります。 Clocking Wizard からのその他の出力は不要です。 Clocking Wizardは、特定の PLL コンフィギュレーションから得られる出力ジッタも決定します。この出力ジッ

タを使用して、メモリデバイスの入力クロックジッタの要件に対してメイン MCB のシステム

クロックを検証できます。

2. UG382、『Spartan-6 FPGA クロックリソースユーザーガイド』の「PLL」の章を参照して、PLLの所望の入力および出力のクロック周波数について記載されている PLL パラメータの適切な

設定を確認します。この方法を使用するには、PLL VCO の動作周波数を特定の制限内に維持す

るなどの項目を十分に理解している必要があります。

移行とバンク指定

デバイスの左側 (MCB が 2 個のデバイス) または左下側 (MCB が 4 個のデバイス) にある MCBは、多くの場合に設計でも柔軟性が高いです (図 3-4 を参照)。この位置にある MCB の事前定義

済みピンは、「多機能」ピンの機能がも少なく、一方、デバイスの右側にある MCB のピンは、よ

り多くの共有機能を持つ傾向があります。

たとえば、バンク 1 の MCB の数本のピンが、並列フラッシュデバイスから Spartan-6 デバイスを

設定するために使用できるバイト幅ペリフェラルインターフェイス (BPI) のピンと共用されます。

これらの多目的ピンは BPI または MCB のインターフェイスに使用できますが、両方に使用するこ

とはできません。このため、 MCB インターフェイスを計画するときには、システム内の他のコン

ポーネントには何があるか、さらに Spartan-6 デバイスとどのようにインターフェイスをとるかを

考慮する必要があります。デバイスの両側にある MCB には、グローバルクロック (GCLK) ピンお


図 3-4 : MCB3 が移行とピンの柔軟性の面で推奨の位置

Four MCB DevicesTwo MCB Devices

MCB3

MCB1

MCB3

UG388_c4_04_050409

MCB1

MCB4

MCB5




PCB レイアウトでの考慮事項

よび PCI ピンと共用されるピンがありますが、左側 (または左下側) の MCB 全体で、ピンの使用法

に関する制限は小になっています。

さらに、同じ MCB の事前定義済みピンの位置を保持したまま、同一パッケージタイプの Spartan-6 ファミリのメンバ間で移行できます。たとえば、同じ CSG324 パッケージの LX16 デバイスから

LX25 に移行できます。これは、 MCB のすべての位置に適用されます。通常、任意のデバイスを、

同一パッケージタイプで、少なくとも 1 段階集積度が上または下のデバイスに移行できます。使用

できるデバイスとパッケージタイプの詳細は、「Spartan-6 ファミリの概要」を参照してください。


このセクションでは、MCB ベースのメモリインターフェイスのボードデザインを開始する前に、確

認する必要がある PCB レイアウトの考慮事項を説明します。デバイスの適切なデカップリング、全

体の配電システムデザイン、その他の一般的な PCB のガイドラインに関する情報は、『Spartan-6FPGA PCB Designer’s Guide』も参照してください。 DDR メモリインターフェイスの PCB レイア

ウトおよびシグナルインテグリティに関する追加資料は、付録 A 「参考資料」を参照してください。

トレース長のすべての計算で、信号トレース 1 インチあたり平均 165ps の電気遅延を仮定しています。

一般的なガイドライン

• FPGA とメモリデバイスとの間にメモリインターフェイス信号を配線するには、内部 PCB レイヤのみを使用すること。コンポーネントのボールに接続するブレイクアウトビアには、この

要件は適用されません。

• 外部終端抵抗を使用して、メモリコンポーネントの後に渡り配線で配置する場合、上層また

は下層の配線を、外部終端抵抗への配線用として考慮できます。

• 外部終端のないメモリインターフェイスは、大 2 個のビアを持つこと。

• 外部終端のあるメモリインターフェイスは、大 3 個のビアを持つこと。

• 信号を内部信号レイヤに送出した場合、信号の配線はそのレイヤで完結すること。ビアへの信

号終端により、コンポーネントパッドのビアへの終的な配線、およびボードの上層または

下層での接続が可能になります。 PCB レイヤのホッピングはできません。

• 全体のトレース長を小にすること。トレースは 3 インチ未満にします。

• トレース幅を 3 ～ 5 mil にすること。

• トレース間隔は、トレース幅の 3 倍にすること。

• 信号を、分割やボイドの上に配線しないこと。

• ノイズが多い信号ラインや、クロックチップのような高速スイッチデバイスの隣に差動ペアを

配線することは避けること。

• 差動クロック /ストローブと、同じ PCB のレイヤ上にある他の信号との間隔は、20mil にするこ

と。長さを一致させるために周回配線を使用する場合は、 20mil の間隔を維持すること。

• 差動クロック /ストローブは、 100 の差動信号として配線すること。クロックペアは、同一

PCB レイヤに配線し、初期パッドからビアのブレイクアウトまでレイヤの変更やホップがない

こと。

• 直列終端を使用する場合は、できる限り FPGA の近くに配置すること。

• 並列終端を使用する場合は、できる限り DRAM の近くに配置すること。

• 並列終端抵抗は、上層または下層の VTT アイランドに配置すること。



UG388 (v2.3) 2010 年 8 月 9 日


• ターゲットの差動インピーダンスを実現するために、確実にクロックラインを差動的に配線

し、正しいトレース幅または間隔を維持すること。信号を差動的に配線することにより、シン

グルエンド信号と比較してクロックのフライトタイムが短縮されます。このため、多くの DDR2デザインガイドでは、このタイミング変動を補正するために、クロック信号を、アドレス、制

御、およびコマンドの信号以上の長さで配線することを推奨しています。

データ、データマスク、およびデータストローブのガイドライン

データ (DQ)、データマスク (DM)、およびデータストローブ (DQS) の信号は、高速の DDR 信号であるため、優先順位を高にする (つまり初に配線する) 必要があります。

• DQ、DM、および DQS の信号は、データグループ (バイト別) 内に配線すること。タイミング

とシグナルインテグリティを保持するために、各グループに同様のロード方法と配線を使用す

る必要があります。

• データグループとその他の信号との間の間隔を 20mil にすること。

• クロストークを防ぐために、 DQS 信号を、他の信号から 20mil 離すこと。

• DQ/DM と対応する DQS ストローブとの間に、大±25ps の電気遅延 (±150mil) があること。

• データグループの基準は GROUND プレーンであること。

• レイアウトを容易にするために、メモリインターフェイスでの DQ ビットのスワッピングがで

きます。スワッピングはデータグループ内でのみ行う必要があります。

• DQS と DQS_N のトレース長が一致すること (±10mil)。

• 外部終端を使用する場合、メモリ終端は、対応するメモリコンポーネントの後に渡り配線方式

で配置すること。

• 16 ビット DDR デバイスでは、 LDQS/LDQS_N と UDQS/UDQS_N のトレース長が電気遅延

±25ps (±150mil) で一致すること。

アドレス、制御、およびクロックのガイドライン

データグループを配線した後、次に優先順位が高いのは差動クロック (CK/CK_N) です。クロック

を初に配線する必要があります。この理由は、アドレスと制御のトレース長一致はすべて、差動

クロックの PCB トレース長を基準にする必要があり、レイアウト作業が進むにつれて調整の必要

が発生する可能性があるからです。

• CK と CK_N のトレース長が一致すること (±10mil)。

• セットアップとホールドの余有を大にするには、 CK と DSQ のトレース長が一致すること

(±250mil)。

• アドレス /制御信号と対応する CK および CK_N の差動クロック FPGA 出力との間に、大

±50ps の電気遅延 (±300mil) があること。

• PCB スタックアップ内で GROUND プレーンがアドレス信号と制御信号のグループの隣にな

い場合は、アドレス信号と制御信号の基準を POWER プレーンにすることができます。

• クロストークを防ぐために、アドレス信号とコマンド信号を、 DQ、 DQS、および DM とは異

なる配線レイヤに保持すること。

• 外部終端を使用する場合、差動クロック終端は、PCB のクロックパッドの後でできるだけロー

ドの近くに配置すること。トレース長一致に使用する PCB トレース長は、メモリボールから終

端抵抗まで、 PCB トレースの CLINE 長を除外する必要があります。

• 外部終端を使用する場合、メモリ終端は、対応するメモリコンポーネントの後に渡り配線方式

で配置すること。




その他のボードデザインの要件

このセクションで説明した PCB レイアウトのガイドラインだけでなく、ボードデザインの要件に

も従う必要があります。

• ターゲットのメモリデバイスのアクティブ Low チップ選択 (CS#) ピンを、ボードのグランド

に接続すること。MCB は単一のメモリコンポーネントへの接続のみをサポートするので、CS#入力を制御する信号は供給しません。詳細が必要な場合は、お使いのメモリのベンダーに問い

合わせてください。

• DDR3 メモリデバイスの場合、RESET と CKE の各信号がメモリ初期化時に確実に Low にな

るように、各信号にグランド接続する 4.7kの抵抗があること。

• DDR2 メモリデバイスの場合、ODT と CKE の各信号がメモリ初期化時に確実に Low になる

ように、各信号にグランド接続する 4.7kの抵抗があること。

• Spartan-6 デバイスの HSWAPEN ピンが、コンフィギュレーション中に Low またはグランド接

続である場合、 MCB の使用に関する VREF ピンを含むデバイスのすべての I/O ピンについて、

コンフィギュレーションが完了するまで、 VCCO への内部プルアップがイネーブルになります。

VREF のレベルが抵抗分配器により生成される場合、デバイスのコンフィギュレーション中に一

時的な内部プルアップにより VREF ピンのレベルが上昇することがあります。不正な VREF 値による MCB のキャリブレーションと動作を防ぐために、 VREF のレベルが安定状態に戻るま

で、MCB をリセット状態に確実に保持する必要があります。詳細は、UG393、『Spartan-6 FPGAPCB Design and Pin Planning Guide』の「I/O Pin and Clock Planning」の章の「Configuration」を参照してください。

同時スイッチ出力の考慮事項

第 1 章の「ブロック図」に示したように、MCB は、事前定義済みのピン位置に対応する汎用 I/O ブロック (IOB) を活用して、メモリデバイスに対する外部インターフェイスを作成します。MIG ツー

ルはこれらの IOB の位置を自動設定して、選択したメモリタイプに必要な I/O 規格 (DDR2 では

SSTL18、 DDR3 では SSTL15 など) をインプリメントします。

MCB ベースのメモリインターフェイスのハードウェア特性では、事前定義済みの IOB 位置を大

に使用した場合 (インターフェイスの大数のデータピンとアドレスピンを使用した場合)、同時ス

イッチ出力 (SSO) に関連する制限がないことが示されています。 SSO 特性の詳細は、 DS162、『Spartan-6 FPGA データシート : DC 特性およびスイッチ特性』および UG361、『Spartan-6 FPGASelectIO リソースユーザーガイド』を参照してください。バンクの残りのピンに信号を配置すると

きには、次のようにピンを使用することをお勧めします。

駆動電流の低いシングルエンド出力、未終端の規格の LVCMOS 4mA または LVCMOS 2mA






UG388 (v2.3) 2010 年 8 月 9 日




第 4 章

MCB の動作

この章では、 Spartan®-6 FPGA MCB の動作を詳しく説明します。次のセクションがあります。

• 「スタートアップシーケンス」

• 「キャリブレーション」

• 「命令」

• 「アドレス指定」

• 「コマンドパスのタイミング」

• 「書き込みパスのタイミング」

• 「読み出しパスのタイミング」

• 「メモリのトランザクション」

• 「セルフリフレッシュ」

• 「一時停止」

• 「バイトアドレスからメモリアドレスへの変換」

• 「トランザクションの順序付けと一貫性」

スタートアップシーケンス

図 4-1 に、 MCB のスタートアップ手順を示します。 FPGA がフルに設定され、システムクロック

を供給する PLL がロックされた後、通常の動作用に MCB を準備するために、多数の初期化ステッ

プとキャリブレーションステップが MCB により自動実行されます。



UG388 (v2.3) 2010 年 8 月 9 日

第 4 章 : MCB の動作

図 4-1 の説明 :

1. ソフトキャリブレーションモジュールは、キャリブレーションのフェーズ 1、 2、および 3 の一部の項目をインプリメントします。

2. MCB のハードキャリブレーションロジックは、 DQ データバスのビットごとに個々のス

キュー調整を実行しません。 47 ページの「PCB レイアウトでの考慮事項」のガイドラインに

従って、確実に DQ/DQS ボードトレースの長さを適切に一致させてください。

初の主要な動作は、フェーズ 1 のキャリブレーションです。このステップでは、ソフトキャリブ

レーションモジュールが RZQ ピンの外部抵抗値を測定し、 MCB の事前定義済みの複数のピン

(DQ バスなど) について、所望のオンチップ入力終端の値を決定します。これが実行されるのは、

MIG の GUI フローでユーザーが [Calibrated Input Termination] オプションを選択した場合のみで

す (UG416、『Spartan-6 FPGA Memory Interface Solutions User Guide』の「Setting FPGA Options」を参照)。それ以外の場合は、概算のキャリブレーションなしオンチップ終端、または外部終端が仮

定され、このスタートアップステップは省略されます。

スタートアップシーケンスの 2 番目の主要なステップは、メモリデバイスモードレジスタに、所

望のパラメータをロードすることです。

メモリデバイスの設定後、キャリブレーションのフェーズ 2 が実行されます。このフェーズでは、

FPGA に入力する DQS ストローブの入力パスに遅延を加えます。この目的は、DQS ストローブを、

読み出しデータのキャプチャウィンドウの中央にシフトすることです。

スタートアップシーケンスのすべての動作が完了すると、 MCB は通常動作を開始します。スター

トアップシーケンスの進行中に、コマンドとデータをユーザーインターフェイスの FIFO にロード

できますが、キャリブレーションが完了し、ブロックが通常動作を開始するまで、コマンドは実行

されません。

通常動作時に、ソフトキャリブレーションモジュールは継続的に、 DQS 入力パスの遅延に使用さ

れる IDELAY 要素のタップ遅延の値を監視します (IDELAY の詳細は、『Spartan-6 FPGASelectIO™ リソースユーザーガイド』を参照)。目的は、動作中の電圧や温度の変動により、タッ

プあたりの遅延値の変化を測定することです。タップ遅延値のシフトが検出された場合、DQS 入力

パスのタップ遅延カウントを調整して、読み出しデータキャプチャウィンドウの中央に保持できま

す。 IDELAY 値の更新は、通常のデータ動作およびコントローラへの影響を防ぐために、メモリの

REFRESH 動作時に実行されます。キャリブレーションのフェーズ 3 は、連続 DQS チューニング

として知られています。


図 4-1 : MCB のスタートアップシーケンス

Phase 2 Calibration

DQS Centering

Normal OperationBegins

UG388_c5_01_021910

Phase 3 Calibration

ContinuousDQS Tuning

FPGAConfigurationand PLL Lock

Memory DeviceMode Registers

Loaded

Phase 1 Calibration

Input Termination




キャリブレーション

キャリブレーションのすべてのフェーズの詳細は、「キャリブレーション」を参照してください。

キャリブレーション

メモリインターフェイスで良のシグナルインテグリティ、および大のタイミング余有 (つまり

高の性能) を得るために、 MCB は、 51 ページの「スタートアップシーケンス」で概説したキャ

リブレーションのいくつかの形式を自動実行します。 MCB のハードキャリブレーションロジッ

ク、および MIG ツール (または EDK) が生成したソフトキャリブレーションモジュールが共に動

作して、信頼性と柔軟性の高いキャリブレーション方式をインプリメントします。キャリブレーショ

ンの各フェーズについては、以降で詳しく説明します。

メモ : このセクションでのキャリブレーションフェーズ 2 および 3 の説明では、

C_MC_CALIBRATION_MODE 属性が「CALIBRATION」 (24 ページの表 2-2 を参照) に設定され

ていると仮定しています。

フェーズ 1 : 入力終端

オンチップ終端は、終端を信号伝送の終点にできる限り近い位置に移動することにより、コンポー

ネント数が削減され、シグナルインテグリティが向上します。MIG と EDK GUI のインターフェイ

スでは、MCB の事前定義済みのピンについて「キャリブレーション済み入力終端」を選択できます。

この機能は、外部抵抗に基づいてキャリブレーション済みのオンチップ入力終端を MCB のピンに

作成するので、「キャリブレーションなし入力終端」の方法を使用する場合よりも正確度が高くなり

ます。

ソフトキャリブレーションモジュールは、 MIG ツール (または EDK) が生成する RZQ と ZIO の2 つの I/O ピンを使用して、入力終端のキャリブレーションを実行します。RZQ は、すべての MCBデザインに必須のピンです。キャリブレーション済み入力終端を使用する場合、RZQ ピンとグラン

ドとの間に、所望のインピーダンスの 2 倍の値 (2R) を持つ抵抗を接続する必要があります。たとえ

ば、50の実効入力終端を得るには、100の抵抗が必要です。キャリブレーション済み入力終端を

使用しないデザインでは、RZQ を接続なし (NC) ピンとして残す必要があります。さらに、RZQ ピンは、メモリインターフェイスピンと同じ I/O バンク内にある必要があります。

ZIO ピンは、キャリブレーション済み入力終端を使用するデザインにのみ必要で、接続なしのピン

(どの PCB トレースにも接続されない) として、MCB バンク内の有効なパッケージピン (ボンディ

ングされた I/O) の位置に割り当てる必要があります。 RZQ ピンと ZIO ピンのデフォルト位置は、

UCF 制約ファイルにあります。

ソフトキャリブレーションモジュールは、 SSTL I/O 規格に必要な入力終端のキャリブレーション

の実行を、 VREF 電源に依存しています。 LPDDR メモリは、キャリブレーション済み入力終端や

SSTL タイプの I/O 規格を使用しないため、 VREF を必要としません。

キャリブレーションのフェーズ 1 では、外部 2R 抵抗の値を効果的に測定し、 MCB ピンの I/O ブロックをプログラムして、VCCO と GND との間に分割終端を作成します。この方式は、図 4-2 に示

す VCCO / 2 と R の値を持つテブナン等価終端を作成します。得られる入力終端は、MCB が出力と

して駆動されるとき (書き込みトランザクション時の DQ データピンなど) に動的にディスエーブ

ルされ、それ以外の場合はすべてイネーブルされて入力信号を適切に終端します。



UG388 (v2.3) 2010 年 8 月 9 日


フェーズ 2 : DQS の中央配置

大の性能と大のタイミング余有を得るには、入力キャプチャフリップフロップを基準として読

み出しデータキャプチャウィンドウの中央に、 DQS ストローブのエッジを配置する必要がありま

す。キャリブレーションのフェーズ 2 では、この DQS の中央配置動作を実行します。

DDR メモリデバイスの出力ピンは、読み出しデータ (DQ) と DQS ストローブを、FPGA 入力ピン

とエッジの位置を合わせて送信します (図 4-3 を参照)。動作の信頼性を向上するために、DQS スト

ローブは、データバスの遷移領域から離れた読み出しデータをキャプチャできるように、 DQ ビッ

トに対して遅延する必要があります。

このフェーズでは、キャプチャのフリップフロップの位置にある内部 DQS 信号が、読み出しデータ

キャプチャウィンドウの中央にシフトするように、DQS ストローブ入力パスの IDELAY ブロック

のタップ遅延カウントが増加されます (図 4-3 を参照)。


図 4-2 : キャリブレーション済み入力終端

OUT

VCCO

IN

2R

2R RMCBPin

Split Termination Implemented

OUT

VCCO / 2

IN

MCBPin

Thevenin EquivalentUG388_c5_02_050109


図 4-3 : キャリブレーションのフェーズ 2 - DQS の中央配置

Data 0

NetDelay

DQS

External (at Pin)

Before Phase 2

DQ Bus

DQS

DQ Bus

Data 1 Data 2

Data 0 Data 1 Data 2

Internal (at FF)

Data 0

IDELAYShift

DQS

External (at Pin)

After Phase 2

DQ Bus

DQS

DQ Bus

Data 1 Data 2

Data 0 Data 1

UG388_c5_03_080409

Data 2

Internal (at FF)



命令

フェーズ 3 : DQS の連続調整

動作時の電圧と温度の変動により、IDELAY のタップ値が変化します。DQS ストローブは DQ ビッ

トよりも 1/2 ビット周期だけ遅延されているので、非常に多くの IDELAY タップ数を使用します。

このため、IDELAY 要素のタップあたりの遅延値が、電圧や温度のドリフトに応じて変化する場合、

DQS ストローブ入力パスの遅延は、 DQ ビットに対して比例しなくなります。

電圧や温度に起因する DQS ストローブのシフトを補正するために、キャリブレーションのフェー

ズ 3 は、通常動作時に継続的に実行されます。フェーズ 3 では、ソフトキャリブレーションモジュー

ルを使用して、 DQS 入力パスの遅延に使用される IDELAY 要素のタップ遅延値を継続的に監視し

ます。タップ遅延値のシフトが検出された場合、DQS 入力パスのタップ遅延カウントを調整して、読

み出しデータキャプチャウィンドウの中央に保持できます。IDELAY 値の更新は、通常のデータ動

作およびコントローラへの影響を防ぐために、メモリの REFRESH 動作時に実行されます。

命令

表 4-1 に、 MCB にインプリメントされているすべてのメモリ命令の詳しい説明を示します。ユー

ザーインターフェイスポートのコマンド用 FIFO に命令をロードするには、命令の 3 ビットコー

ドが、pX_cmd_clk の立ち上がりエッジでクロックに合わせて、pX_cmd_instr[2:0] の入力に供給さ

れます。

表 4-1 : MCB にインプリメントされている命令

命令コード [2:0] 説明

書き込み 000

メモリ書き込み。pX_cmd_bl[5:0] に指定されたデータワー

ド数を、 pX_cmd_addr[29:0] に指定されたバイトアドレス

を開始位置としてメモリデバイスに書き込みます。トラン

ザクションを完了するには、命令の送出前に、十分なデータ

を書き込みデータ用 FIFO にロードする必要があります。十

分なデータがない場合、データの「アンダーラン」条件が発

生します。この命令は、書き込み専用および双方向のポート

で有効です。

読み出し 001

メモリ読み出し。pX_cmd_bl[5:0] に指定されたデータワー

ド数を、 pX_cmd_addr[29:0] に指定されたバイトアドレス

を開始位置としてメモリデバイスから読み出します。トラ

ンザクションを完了するには、命令の送出前に、読み出し

データ用 FIFO に十分なスペースがある必要があります。十

分なスペースがない場合、データの「オーバーフロー」条件

が発生します。この命令は、読み出し専用および双方向の

ポートで有効です。



UG388 (v2.3) 2010 年 8 月 9 日


書き込みと自動

プリチャージ010

メモリの書き込みと自動プリチャージ。この命令は書き込

み命令と同じですが、バースト完了後に自動プリチャージ

が追加されています。自動プリチャージは、トランザクショ

ンの終了した DRAM バンクを閉じます。これにより、同一

バンク内の行間をジャンプする傾向を持つランダムアクセ

スパターンを使用するアプリケーションのレイテンシを向

上できます。

メモ : MCB は、以降のトランザクションを先取りします。

後続のトランザクションが、現在のトランザクションでア

クセスした同じ行に対するものである場合、自動プリ

チャージは省略されます。

読み出しと自動

プリチャージ011

メモリの読み出しと自動プリチャージ。この命令は読み出

し命令と同じですが、バースト完了後に自動プリチャージ

が追加されています。自動プリチャージは、トランザクショ

ンの終了した DRAM バンクを閉じます。これにより、同一

バンク内の行間をジャンプする傾向を持つランダムアクセ

スパターンを使用するアプリケーションのレイテンシを向

上できます。

注記 : MCB は、以降のトランザクションを先取りします。後

続のトランザクションが、現在のトランザクションでアク

セスした同じ行に対するものである場合、自動プリチャー

ジは省略されます。

リフレッシュ 1xx

メモリリフレッシュ。リフレッシュコマンドをメモリデバ

イスに送出するように、 MCB に指示します。 tREFI カウン

タをリセットし、リフレッシュサイクル全体で中断せずに

データをストリーム送信できます。この命令は、高度にカス

タマイズしたデータフロー構造でのみ使用する必要があり

ます。通常、MCB はリフレッシュコマンドを独自に自動送

出し、これにより定期的にトランザクションのレイテンシ

が増加します。

表 4-1 : MCB にインプリメントされている命令 (続き)

命令コード [2:0] 説明



アドレス指定

アドレス指定

ユーザーインターフェイスから見ると、MCB は、物理的な DRAM の単純でシーケンシャルなバイ

トアドレス指定方式を提供します。DRAM がデータを固定セグメントに格納するという事実は、こ

の方式により抽象化され、単純な SRAM のようなアドレスインターフェイスが可能になります。バ

ンク、行、および列のアドレスビットからバイトアドレスへのマップ方法の詳細は、 67 ページの

「バイトアドレスからメモリアドレスへの変換」を参照してください。

表 4-2 に、ユーザーインターフェイスに提示するバイトアドレスをポート幅に位置合わせする方法

を示します。ポート幅のバイト数によっては、連続するアドレスがデータワードの境界に確実に収

まるように、一定数の下位アドレスビットを 0 に設定する必要があります。ユーザーインターフェ

イスへの書き込みデータマスク入力 (pX_wr_mask) を使用して、開始アドレスのバイト位置をオフ

セットできます。たとえば、32 ビット (4 バイト ) ユーザーインターフェイスを使用して、バイトアドレス 0x01 から書き込みを開始するには、表 4-2 の要件に合わせて、ユーザーインターフェイス

のコマンドポートに渡されるバイトアドレスを 0x00 にする必要があります。ただし、アドレス

0x01 および上位のバイトのみが実際に書き込まれるように、下位マスクビットを 1 に設定する

必要があります。

また、 32 ビットと 64 ビットのポートを共にユーザーインターフェイスで使用する場合、アドレス

指定の関係を理解することも重要です (21 ページの「ポートコンフィギュレーション」を参照)。32ビットポートではメモリは 4 バイト境界に位置合わせされているように見えますが、一方 64 ビッ

トポートではメモリは 8 バイト境界に位置合わせされているように見えます。表 4-3 に、32 ビット

ポートの 2 データワードを、64 ビットポートの 1 データワードのアドレス空間にマップする方法

を示します。

表 4-2 : バイトアドレスを位置合わせするためのアドレス要件

ポート幅データワードあたりのバイト数アドレス要件

32 ビット 4 pX_cmd_addr[1:0] = 2'b00

64 ビット 8 pX_cmd_addr[2:0] = 3'b000

128 ビット 16 pX_cmd_addr[3:0] = 4'b0000

表 4-3 : 32 ビットポートと 64 ビットポートのアドレスの関係

32 ビットポート 64 ビットポート

アドレスデータアドレスデータ

0x00 [31:0]0x00

[31:0]

0x04 [31:0] [63:32]

0x08 [31:0]0x08

[31:0]

0x0C [31:0] [63:32]



UG388 (v2.3) 2010 年 8 月 9 日


コマンドパスのタイミング

ユーザーインターフェイスのコマンドパスは、単純な 4 ワードの FIFO 構造を使用して、保留して

いるコマンドを保持します。要求したトランザクションの命令タイプ、アドレス、およびバースト

長がすべて、このコマンド用 FIFO にロードされます。 pX_cmd_clk の立ち上がりエッジで

pX_cmd_en がアサートされた場合、新規コマンドを FIFO が受け取るには、コマンド用 FIFO から

のフルフラグ (pX_cmd_full) 信号は Low である必要があります。それ以外の場合、コマンドは無

視されます。図 4-4 と図 4-5 に、コマンドを FIFO にロードするプロトコルを示します。


図 4-4 : コマンドパスのタイミング (書き込み)

p0_cmd_clk

p0_cmd_en

p0_cmd_instr[2:0]

p0_cmd_bl[5:0]

p0_cmd_byte_addr[29:0]

p0_cmd_empty

p0_cmd_full

26,520ns

001 000 010

26,530ns 26,540ns 26,550ns 26,560ns 26,570ns 26,580ns 26,590ns

UG388_c5_05_051409

3F 10 00

00D6E3FC 005AD3FD

Write 17 user words from byte address 0x005AD3F0.

cmd_empty is deassertedwith write to first positionin FIFO registered onconfigured edge whencmd_en is asserted.

Write with Auto Precharge1 user word to

byte address 0x00EE16FFC.


図 4-5 : コマンドパスのタイミング (読み出し )

p0_cmd_clk

p0_cmd_en

p0_cmd_instr[2:0]

p0_cmd_bl[5:0]

p0_cmd_byte_addr[29:0]

p0_cmd_ba[2:0]

p0_cmd_ra[14:0]

p0_cmd_ca[11:0]

p0_cmd_empty

p0_cmd_full

27,050ns

001 100

27,060ns 27,070ns

UG388_c5_06_051409

0F 3F

00B2D3FC 1EADBEEC

0 2

2CB4 2B6F

3FC 2EC

Read 16 user wordsfrom byte address

0x00B2D3FC.



書き込みパスのタイミング

書き込みパスのタイミング

ユーザーインターフェイスの書き込みパスは、単純な 64 ワードの FIFO 構造を使用して、メモリへ

の書き込みトランザクション用に準備するデータを保持します。コマンド用 FIFO と同様に、

X_wr_clk の立ち上がりエッジで pX_wr_en がアサートされた場合、新規データを FIFO が受け取

るには、書き込みデータ用 FIFO からのフルフラグ (pX_wr_full) 信号が Low である必要がありま

す。それ以外の場合、データは無視されます。フルフラグが Low の場合、 pX_wr_clk の立ち上が

りエッジで pX_wr_data バスが FIFO にキャプチャされます。 pX_wr_en がアサートされた各ク

ロックサイクルで、 pX_wr_data バスに有効なデータがある必要があります。図 4-6 に、データを

書き込みデータ用 FIFO にロードするプロトコルを示します。

pX_wr_underrun 信号は、書き込みデータ用 FIFO に存在するよりも多くのデータの送信をメモリ

コントローラが試行し、メモリに送信しようとしたデータがメモリに到達しないことを示します。信

頼性の高い動作を確保するには、この状態の発生を防止する必要があります。アンダーラン状態の

発生を防ぐには、コマンド用 FIFO へのトランザクションを開始する前に、トランザクションに入れ

る必要なデータすべてが書き込みデータ用 FIFO に確実に存在する必要があります。

カウント信号バス (pX_wr_count) は、 FIFO 内のエントリ数のカウントを提供します。 MCB の FIFO は非同期なので、カウント信号バスのレイテンシは、空フラグやフルフラグよりも長くなりま

す。このため、このバスは、中間参照とウォーターマークにのみ使用すべきです。カウントは、ユー

ザーが送出した FIFO 動作に対して即座に変化します。ただし、コントローラが送出した動作がカウ

ント信号に反映されるまでの時間は、フル信号や空信号よりも長くなります。このため、書き込み

データ用 FIFO にデータを入れているときには、カウントは常に、FIFO 内にあるエントリ数以上の

数をレポートします。

たとえば、ユーザーが 8 ワードを FIFO に書き込んだ場合、FIFO への書き込みプロセスの途中でも

カウント数 8 がレポートされることがあり、コントローラが FIFO からデータの引き出しを開始し

ていることがあります。さらに、コントローラがデータをメモリに送信し続ける場合、FIFO が既に

空になっている場合でも、カウント数が FIFO 内のエントリ数を示すことがあります。書き込みデー

タ用 FIFO では、カウント数がフルより小さい場合は FIFO は絶対にフルになっていないので、カウ

ント信号バスを「ほぼフル」フラグとして適切に使用できます。ただし、アンダーラン状態の発生

を確実に防ぐ他の方法を使用することが、非常に重要です。


図 4-6 : 書き込みパスのタイミング

pX_wr_clk

pX_wr_en

pX_wr_mask[3:0]

pX_wr_data[31:0]

pX_wr_empty

pX_wr_full

pX_wr_underrun

pX_wr_count[6:0]

247,100,000ps

0

247,120,000ps 247.140,000ps 247,160,000ps 247,180,000ps 247,200,000ps

UG388_c5_07_051409

0000

00 0001 02 0203 04 0405 0506 07 0708

C0C0 C1C1 C2C2 C3C3 C4C4 C5C5 C6C6 C7C7C7C7

user_empty deassertedwith write to first position

in FIFO registered onconfigured edge D0

written to FIFO.

WE deasserted withlast data. D7 written to FIFO.

Count should reflect thetotal number of cycles

in which WE was asserted.

Latency from MemC side readpointer to user interface count is flexible.

Count can jump inundefined increments.



UG388 (v2.3) 2010 年 8 月 9 日


読み出しパスのタイミング

ユーザーインターフェイスの読み出しパスは、単純な 64 ワードの FIFO 構造を使用して、読み出し

トランザクションから戻るデータを保持します。読み出しデータ用 FIFO からの空フラグ (pX_rd_empty) は、データの有効ステータス信号として使用できます。pX_rd_empty をアサート解

除したときは常に、有効なデータが pX_rd_data バスに存在します。読み出しデータ用 FIFO から

FPGA ロジックにデータを転送するには、 pX_rd_clk の立ち上がりエッジで pX_rd_en 信号をア

サートする必要があります。 pX_rd_data バスは、 pX_rd_clk の立ち上がりエッジで遷移します。

pX_rd_en 信号は常にアサートの状態にでき、 pX_rd_empty 信号は、必要に応じて、データの有効

ステータス信号として使用できます。図 4-7 に、読み出しデータ用 FIFO から出したデータをロー

ドするプロトコルを示します。

pX_rd_overflow 信号は、読み出しデータ用 FIFO のサイズよりも多くのデータをメモリが返し、そ

のデータが失われたことを示します。信頼性の高い動作を確保するには、この状態の発生を防止す

る必要があります。オーバーフロー状態の発生を防ぐには、コマンド用 FIFO にトランザクションを

送出する前に、トランザクションを受け入れるために十分なスペースが書き出しデータ用 FIFO に確実に存在する必要があります。

カウント信号バス (pX_rd_count) は、FIFO 内のエントリ数のカウントを提供します。MCB の FIFOは非同期なので、カウント信号のレイテンシは、空フラグやフルフラグよりも長くなります。この

ため、このバスは、中間参照とウォーターマークにのみ使用すべきです。カウントは、ユーザーが

送出した FIFO 動作に対して即座に変化します。ただし、コントローラが送出した動作がカウント信

号に反映されるまでの時間は、フル信号や空信号よりも長くなります。このため、読み出しデータ

用 FIFO からデータを出しているときには、カウントは常に、実際に FIFO 内にあるエントリ数以下

の数をレポートします。

たとえば、FIFO に 8 ワードがある場合、FIFO からの読み出しプロセスの途中でもカウント数 8 がレポートされることがあり、コントローラが FIFO により多くのデータを入れ始めていることがあ

ります。さらに、コントローラがデータを FIFO に入れ続ける場合、FIFO が既にフルかオーバーフ

ローした場合でも、カウント数が FIFO のエントリ数を少なく示すことがあります。読み出しデータ

用 FIFO の場合、特に送信中のトランザクションでは、カウント数が、レポーティングより多くの

データが FIFO に存在する可能性があるので、注意してカウント数を使用する必要があります。カウ

ント数は「ほぼ空」フラグとして使用できますが、コマンド用 FIFO に入るスロットルコマンドに

ではなく、スロットル読み出しデータパスパイプラインに対してのみ使用できます。


図 4-7 : 読み出しパスのタイミング

pX_rd_clk

pX_rd_en

pX_rd_data[31:0]

pX_rd_empty

pX_rd_full

pX_rd_overflow

pX_rd_count[6:0]

247,320,000ps 247.340,000ps 247,360,000ps 247,380,000ps

UG388_c5_08_051409

00 02 04 05 07 0208 000607 0405 0103

XXXX> 03020100 131> 232> 333> 434> 535> 636> 737> XXXXX

user_empty deasserted with write offirst data in FIFO coincident

with configured edge.Transistions due to controller

side clock domain allow foradditional latency.

user_empty assertedwith read of last

data in FIFO.

Count and data presentedon configured edge.

Count must go throughdecode logic.

Count can jump inundefined increments.

D0 presented transparently before the first RE.



メモリのトランザクション

メモリのトランザクション

書き込みまたは読み出しのトランザクションを実行するには、コマンドパスからデータパスまで、

適切なシーケンスが必要です。次の項で、単純な書き込みと単純な読み出しのトランザクションの

プロトコルを説明します。

単純な書き込み

書き込みトランザクションをインプリメントするには、はじめに、コマンド用 FIFO に入力される

バースト長の値で指定される、要求を完了するために十分なデータを書き込みデータ用 FIFO に

ロードする必要があります。それ以外の場合は、トランザクションが実行を試行するときにアンダー

ラン状態が発生します。

図 4-8 に、書き込みデータ用 FIFO へのロードのも基礎的なプロトコルを示します。データは pX_wr_data バスで渡され、pX_wr_en は、pX_wr_clk の立ち上がりエッジで FIFO にデータが書き

込まれるように、アクティブになります。pX_wr_empty と pX_wr_count の値は、データが FIFO にロードされた事実を反映します。この例では、合計 3 データワード (各データワードは 32 ビット

) が FIFO にロードされます。

図 4-9 に、データを書き込みデータ用 FIFO にロードした後に、コマンド用 FIFO に書き込み要求

を入力するプロトコルを示します。pX_cmd_bl の値 (b'10 = バースト長 3) は、ロードしたデータ

ワード数と一致します。書き込み要求がコマンド用 FIFO にロードされると、アービタがこのポート

をサービスするときに、 MCB がメモリデバイスへのトランザクションを自動実行します。


図 4-8 : 書き込みデータ用 FIFO のロード

p0_wr_clk

p0_wr_en

p0_wr_count[6:0]

p0_wr_full

p0_wr_data[31:0]

p0_wr_empty

UG388_c5_09_051409

00 01 02 03

00000000 0C255418 AE82E2D5 62F5AEC5 FB324838

860ns 870ns 880ns 890ns

Write data into data path priorto asserting write enable.

Subsequent writes update count immediatelyif data not being pulled off the FIFO.

Data written into FIFOon positive edge ofwr_clk where write

enable present.

From an empty state, empty flag is deasserted one cycle after data is written into the FIFO due to the synchronization register, and the count begins to update.



UG388 (v2.3) 2010 年 8 月 9 日


単純な読み出し

読み出しトランザクションをインプリメントするには、はじめに、コマンド用 FIFO に入力される

バースト長の値で指定される、要求を完了するために十分なスペースが読み出しデータ用 FIFO にある必要があります。それ以外の場合は、トランザクションが実行を試行するときにオーバーフロー

状態が発生します。

図 4-10 に、コマンド用 FIFO に読み出し要求を入力するプロトコルを示します。 pX_cmd_bl の値

は、メモリに要求するデータワード数を指定します。読み出し要求がコマンド用 FIFO にロードさ

れると、アービタがこのポートをサービスするときに、 MCB がトランザクションを自動実行しま

す。

図 4-11 に、メモリから返されて読み出しデータ用 FIFO にロードされる要求データを示します。次

に、このデータは、 FPGA ロジックからアクセスできるように pX_rd_data バスに渡されます。

pX_rd_empty と pX_rd_count の値は、データが FIFO にロードされたことを示します。


図 4-9 : コマンド用 FIFO への書き込み要求の入力

p0_cmd_clk

p0_cmd_en

p0_cmd_instr[2:0]

p0_cmd_bl[5:0]

p0_cmd_addr[29:0]

UG388_c5_10_051409

0

00

0000

0

10

1DE7

1

0F

12E1

830ns 850ns 860ns840ns 870ns 880ns

Write command with instruction,burst length, and starting address.

Command and addresswritten into FIFO on positiveedge of cmd_clk wherecmd_en present.


図 4-10 : コマンド用 FIFO への読み出し要求の入力

p0_cmd_clk

p0_cmd_en

p0_cmd_instr[2:0]

p0_cmd_bl[5:0]

p0_cmd_addr[29:0]

p0_cmd_full

p0_cmd_empty

UG388_c5_11_051409

0 1

10

0706

3E

39D2

3452ns 3460ns 3464ns3456ns 3468ns 3472ns

Command and address written into FIFO on the positiveedge of cmd_clk where cmd_en present.

Read command with instruction,burst length, and starting address.



読み出しレイテンシ

読み出しデータ用 FIFO から FPGA ロジックにデータを転送するには、 pX_rd_clk の立ち上がり

エッジで pX_rd_en 信号をアクティブにする必要があります (図 4-12 を参照)。それに合わせて、

pX_rd_count の値が更新されます。

読み出しレイテンシ

読み出しレイテンシは、ユーザーインターフェイスのコマンドパス FIFO に READ コマンドが書

き込まれてから、対応する初のデータワードが読み出しデータパス FIFO で使用可能になるまで

のメモリのクロックサイクル数で定義されます。

読み出しレイテンシのベンチマークを実行するときには、測定の実行条件を厳密に指定することが

重要です。読み出しレイテンシは、次のような条件によって変化します。

• READ コマンドの送出前に、 FIFO パイプラインに既にあるコマンド数。

• 新しいバンク /行を開くために、 ACTIVATE コマンドを送出する必要の有無。

• 以前開いたバンクを閉じるために、 PRECHARGE コマンドを送出する必要の有無。

• tRAS と tRCD のようなメモリの特定のタイミングパラメータ、およびバスクロック周波数の組

み合わせ。


図 4-11 : メモリデバイスから返されたデータの読み出し

dqs[0]

dq[7:0]

p0_rd_clk

p0_rd_en

p0_rd_count[6:0]

p0_rd_full

p0_rd_data[31:0]

p0_rd_empty

UG388_c5_12_051409

00

20352035 20355BE8 747F5BE8 1B693F36

01 00

ZZE8 5B 7F 74 36 3F 69 1B 10 C8 22 88 1C 84 47 8E 29

2170ns 2180ns 2190ns

Data readfrom memory.

Empty deasserts andcount reflects data in FIFO.

First valid dataword available

on rd_data bus.


図 4-12 : 読み出しデータの FPGA ロジックへの転送

dqs[0]

dq[7:0]

p0_rd_clk

p0_rd_en

p0_rd_count[6:0]

p0_rd_full

p0_rd_data[31:0]

p0_rd_empty

UG388_c5_13_051409

8E

00

1B693F36 8822C810

01 02 03 04 03

29 3D A1 14 DF E4 9E EF AC 0A 3F D6 9B B8 E3 CD 4C

2190ns 2200ns 2210ns

Count updates to reflectdata written into the FIFO.

First valid dataword is availableon rd_data bus.

Rd_en pops data off the FIFOand count decrements.



UG388 (v2.3) 2010 年 8 月 9 日


• マルチポートデザインのアービタの状態。

• メモリデバイスの CAS レイテンシ。

• メモリと FPGA の両方について、ボードレベルとチップレベルの伝搬遅延。

表 4-4 に、2 種類のメモリクロック周波数における 2 つの異なる状況での MCB の読み出しレイテ

ンシを示します。 1 番目のシナリオでは、メモリデバイスで既に開いている行で読み出しが発生し

ます。つまり、要求するデータにアクセスする前に、プリチャージコマンドや行をアクティブにす

るコマンドは不要です。2 番目のシナリオでは、新しい行アドレス位置で読み出しが発生します (バンク /行の競合)。この場合、以前開いた行をプリチャージで閉じ、その後新規行をアクティブにする

必要があり、これにより読み出しレイテンシが増加します。表 4-4 の両方のシナリオでは、単一ポー

トの MCB ユーザーインターフェイスで保留中のその他のコマンドがなく (読み出し要求の前は

MCB はアイドル)、メモリデバイスのレイテンシは 5 であると仮定しています。

セルフリフレッシュ

セルフリフレッシュインターフェイスは、メモリのセルフリフレッシュモードの開始や終了をユー

ザーが要求できる仕組みです。セルフリフレッシュは、LPDDR、DDR2、および DDR3 のメモリで

のみサポートされています。セルフリフレッシュにより、メモリがアクティブにデータを送信する

必要がなく、データを保持している状態ではメモリの電力を節約できます。

セルフリフレッシュインターフェイスは、セルフリフレッシュモードの開始と終了に、簡単なプロ

トコルを使用します。 1 本のモードステータスピン (selfrefresh_mode) が、メモリが現在セルフリ

フレッシュモードであるかどうかを示します。非同期の selfresh_enter 信号が MCB のコアクロッ

クでサンプルされます。多くの場合、 MCB のコアクロックはユーザーインターフェイスのクロッ

クよりも非常に高速で動作します。

表 4-4 : MCB の読み出しレイテンシ

読み出しレイテンシのシナリオ

読み出しレイテンシ (メモリのクロックサイクル)

MEMCLK = 333MHz (667Mb/s)

MEMCLK = 400MHz (800Mb/s)

開いた行からの読み出し

送信コマンドパス 12.5 12.5

メモリの CAS レイテンシ (CL) 5 5

受信読み出しデータパス 4.5 4.5

レイテンシ合計 (単位 : サイクル)(ns 単位の時間)

22 サイクル

(66ns)22 サイクル

(55ns)

新規行からの読み出し

送信コマンドパス 12.5 12.5

プリチャージ/アクティブ化 10 12

メモリの CAS レイテンシ (CL) 5 5

受信読み出しデータパス 4.5 4.5

レイテンシ合計 (単位 : サイクル)(ns 単位の時間)

32 サイクル

(96ns)34 サイクル

(85ns)



一時停止

セルフリフレッシュモードを開始するには、 selfrefresh_enter 信号をアサートして、

selfrefresh_mode を High にします (図 4-13 を参照)。セルフリフレッシュモードを維持するには、

selfrefresh_enter 信号を High に保持する必要があります。セルフリフレッシュモードを終了するに

は、 selfrefresh_enter 信号をオフにします (図 4-14 を参照)。その後、 selfrefresh_mode 信号が Lowになり、セルフリフレッシュモードが終了したことを示します。

ラインのグリッチはすべて、要求として解釈されることがあるので、selfresh_enter 信号を安定した

状態に維持する必要があります。通常、ユーザーが必要とするタイミングでのみこれらの信号を確

実に切り替えるには、これらの信号が MCB に到達する前にレジスタに入れる必要があります。

外部メモリがセルフリフレッシュモードのときに、Spartan-6 デバイスを一時停止モードにして、シ

ステムの消費電力をさらに削減できます。ただし、メモリデバイスがセルフリフレッシュモードの

ときには、Spartan-6 デバイスのリコンフィギュレーションはできません。リコンフィギュレーショ

ンにより MCB の状態が失われ、セルフリフレッシュモードを適切に終了できなくなります。

一時停止

このセクションでは、 MCB ベースのインターフェイスを含むデザインで、 Spartan-6 デバイスの一

時停止モードの機能を使用するための 2 とおりの推奨方法を説明します。

DRAM データを保持しない一時停止モード

DRAM デバイスに格納されたデータの保持が重要でない場合は、一時停止ピンを単純にアクティ

ブ High の状態にして、一時停止モードを開始します。一時停止ピンを High にする前に、async_rstをアクティブ High の状態にして、MCB をリセット状態にする必要があります。一時停止モードで

は、 MCB はリセット状態に保持されます。

一時停止ピンを Low にして一時停止モードを終了すると、PLL_LOCK 信号がアクティブになって

MCB への安定したクロックソースがあることを示すまで、MCB はリセット状態に保持されます。

その後、MCB がリセット状態を終了し、MCB の初期電源投入またはシステムリセットで実行され

るスタートアップシーケンスを使用して DRAM を初期化します。このシナリオで一時停止モード

を終了したときには、 DRAM のデータはすべて無効と見なす必要があります。


図 4-13 : セルフリフレッシュモードの開始

sysclk90

usrclk

selfrefresh_enter

selfrefresh_mode

UG388_c5_14_050709

3140ns 3150ns 3160ns 3170ns 3180ns 3190ns 3200ns 3210ns


図 4-14 : セルフリフレッシュモードの終了

sysclk90

usrclk

selfrefresh_enter

selfrefresh_mode

UG388_c5_15_050709

3300ns 3400ns 3500ns 3600ns 3700ns 3800ns



UG388 (v2.3) 2010 年 8 月 9 日


DRAM データを保持する一時停止モード

DRAM のデータを保持する必要がある場合は、SUSPEND_SYNC プリミティブを MCB のセルフ

リフレッシュインターフェイスと組み合わせて使用して、一時停止モードを適切にインプリメント

する必要があります。 SUSPEND_SYNC プリミティブは、MCB が確実に、 FPGA を一時停止モー

ドにする前の状態を保持して DRAM デバイスをセルフリフレッシュモード ( 「セルフリフレッ

シュ」を参照) にするために使用されます。

図 4-15 に、 DRAM データを保持する一時停止モードをインプリメントするために、

SUSPEND_SYNC プリミティブを一時停止ピンロジックおよび MCB インターフェイスに接続す

る方法を示します。図 4-16 のタイミング図に、このシナリオで、FPGA の一時停止モードの正常な

開始および終了に必要な信号の関係を示します。

アクティブ High の一時停止ピンに対応して、SUSPEND_SYNC プリミティブは、一時停止モード

を開始することを示す一時停止要求 (SREQ) 信号を MCB に送信します。 SREQ 信号は、上位の

MIG (または EDK) ラッパの selfrefresh_enter 入力に直接接続し、そこからソフトキャリブレー

ションモジュールに配線されます。ソフトキャリブレーションモジュールは、現在の動作を完了し

てからセルフリフレッシュ要求を MCB に転送し、次に MCB からメモリデバイスに転送します。

MCB が DRAM デバイスを正常にセルフリフレッシュモードにすると、 selfrefresh_mode 出力が

High になります。この信号は、SUSPEND_SYNC プリミティブの一時停止確認 (SACK) 入力に直

接接続し、FPGA を一時停止モードにすることができることを示します。一時停止になると、PLL_lock信号は失われます。

一時停止ピンが Low になって一時停止モードが終了すると、SREQ および selfrefresh_enter の信号

が非アクティブになり、FPGA の一時停止状態が終了します。 PLL が受信するクロックへのロック

を再度試行するので、 PLL_lock は当初 Low です。ただし、 selfrefresh_mode 信号がアクティブな

ので、この PLL_lock が Low の状態では、MCB の通常動作とは異なりシステムリセットは実行さ

れません。 PLL がロック状態になると、ソフトキャリブレーションモジュールはセルフリフレッ

シュモードの終了要求を MCB に転送し、次に MCB からメモリデバイスに転送します。


図 4-15 : SUSPEND_SYNC の接続

UG388_c4_15_021610

SUSPEND_SYNC

Suspend PinLogicSuspend Pin

MCB(MIG Wrapper)

selfrefresh_enterSREQ

SACK selfrefresh_mode


図 4-16 : 一時停止モードのタイミング図

UG388_c4_16_021910

selfrefresh_mode

SREQ

SACK

SUSPEND pin

PLL_lock

selfrefresh_enter



バイトアドレスからメモリアドレスへの変換

DRAM デバイスがセルフリフレッシュモードを正常に終了すると、 selfrefresh_mode 信号が Low状態に戻り、 DRAM データを喪失することなく通常の MCB 動作を再開できます。

一時停止モードの追加要件

Spartan-6 デバイスが一時停止モードのときには、 DRAM デバイスを駆動する一部の重要な信号

を、既知の状態に維持する必要があります。セルフリフレッシュモードをサポートするメモリデバ

イスで一時停止モードを使用するときには、一時停止モード中に Spartan-6 デバイスの CKE 出力

に、ピンの後の状態を保持する制約を追加する必要があります。ユーザー制約ファイル (UCF) に次のような文を追加する必要があります。

NET "mcbx_dram_cke" SUSPEND="drive_last_value";

これにより、DRAM デバイスがセルフリフレッシュモードを適切に実行できます。さらに、DDR3の場合、 DRAM のリセット信号にも、次のような同様の制約を UCF ファイルに追加する必要があ

ります。

NET "mcbx_dram_reset_n" SUSPEND="drive_last_value";

これにより、一時停止モードでの DRAM デバイスの意図しないリセットが防止されます。


ユーザーインターフェイスから見ると、MCB は、物理的な DRAM の単純でシーケンシャルなバイ

トアドレス指定方式を提供します。DRAM がデータを固定セグメントに格納するという事実は、こ

の方式により抽象化され、単純な SRAM のようなアドレスインターフェイスが可能になります。

MCB は、ユーザーインターフェイスのバイトアドレスを、特定のメモリデバイスの設定に必要な

行、バンク、および列のアドレスに自動変換します。物理メモリのアドレス指定の詳細を抽象化す

るために、 MCB は、行とバンクの自動的な通過をユーザーインターフェイスには透過的に管理し

ます。

メモリ規格、バス幅、および集積度のすべてが、ユーザーインターフェイスがどのようにアドレス

ビットを対応する行、バンク、および列のアドレスビットにマップするかに影響します。MIG ツー

ルでメモリデバイスを選択することにより、適切なアドレスビットの割り当てを作成するために必

要なパラメータが、MCB に渡されます。69 ページの表 4-5 に、指定のメモリデバイスコンフィギュ

レーションに基づいてどのように割り当てが行われるかを示します。これらのマップは、JEDEC 規格のアドレス指定方式に基づきます。

表 4-5 に示すように、メモリ幅 (x4、x8、または x16) が、バイトアドレスを物理アドレスにマップ

する方法に影響します。 x4 デバイスの場合、列アドレスの LSB は常に外部アドレスバスで 0 に設

定され、メモリデバイスのバイト位置を合わせたアドレス指定を作成します。ユーザーインター

フェイスのビット 0 が、列アドレスビット 1 にマップされます。 x8 デバイスはネイティブのバイ

トアドレス指定を使用するので、MCB は、バイトアドレスの物理アドレスビットへの直接マップ

を使用します。ユーザーインターフェイスのビット 0 が、列アドレスビット 0 にマップされます。

x16 デバイスの場合、マップがシフトされ、 2 バイト境界にアドレスの位置合わせが作成されます。

ユーザーインターフェイスのビット 1 が、列アドレスビット 0 にマップされます。

MCB は、ユーザーインターフェイスのバイトアドレスをメモリインターフェイスの物理アドレス

にマップする一般的な方式として、ROW_BANK_COLUMN および BANK_ROW_COLUMN の 2種類をサポートしています。 MIG ツールの [Port Configuration] ページを使用して、特定のアプリ

ケーションに適な方式を選択できます (UG416、『Spartan-6 FPGA Memory Interface SolutionsUser Guide』の「Creating an MCB Design」を参照)。表 4-5 に、 ROW_BANK_COLUMN のアド

レス指定のみのマップを示します。BANK_ROW_COLUMN のアドレス指定については、バンクの

アドレスビットが、ユーザーインターフェイスのバイトアドレスに対して MSB の位置になるよう




UG388 (v2.3) 2010 年 8 月 9 日


に、行とバンクのアドレスグループの位置が入れ替わります。列のアドレスビットのマップは、変

化しません。

ROW_BANK_COLUMN のアドレス指定方式は、シーケンシャルアドレス空間で発生するトラン

ザクション (長いデータバーストなど) について、既存の行の後に達した場合、MCB が DRAM デバイスの次のバンクにある同じ行を自動的に開いてトランザクションを継続することを意味しま

す。これにより、トランザクションを継続するために、現在の行を閉じて (プリチャージコマンド )、同じバンクの別の行を開く (アクティブ化コマンド ) 動作によるオーバーヘッドが低減されます。

ROW_BANK_COLUMN のアドレス方式は、シーケンシャルなアドレス位置に対して大きいデー

タパケットのバーストを必要とするアプリケーションに適で、複数バンクにデータをストリップ

することにより効率を向上できます。

一方、BANK_ROW_COLUMN のアドレス指定は、行の境界を越えるとその行が閉じられ、同一バ

ンクの別の行が開かれることを意味します。バンクのアドレスビットはユーザーインターフェイス

のバイトアドレスの MSB 位置にあり、別のバンクにある主なアドレス空間の切り替えに使用でき

ます。たとえば、特定期間、メモリのあるブロックに対して短くランダム性の高いトランザクショ

ンを持ち、その後別のブロック (バンク ) にジャンプする傾向があるマイクロプロセッサまたはマイ

クロコントローラをベースにするアプリケーションでは、このアドレスのマップ方式が望ましいこ

とがあります。

アプリケーションの仕様により、アドレス指定方式として ROW_BANK_COLUMN と BANK_ROW_COLUMN のいずれを使用するかが決まります。

メモ : 表 4-5 を使用するときには、適切なデータワード境界が保持されるように、57 ページの表 4-2に記載されている要件が満たされていることを確認する必要があります。




表 4-5 : メモリデバイスのマップ

バイトアドレス 29 28 27 26 25 24 23 22 21 20 19 18 17 16 15 14 13 12 11 10 9 8 7 6 5 4 3 2 1 0 V

タイ

プ幅

ワー

ド数

DDR

x16

128Mb

256Mb

512Mb

1Gb

x8

128Mb

256Mb

512Mb

1Gb

x4

128Mb

256Mb

512Mb

1Gb

DDR2

x16

256Mb

512Mb

1Gb 2Gb 4Gb

x8

256Mb

512Mb

1Gb 2Gb

x4

256Mb

512Mb

1Gb 2Gb



UG388 (v2.3) 2010 年 8 月 9 日


トランザクションの順序付けと一貫性

MCB のアーキテクチャでは、メモリに対するトランザクションは、シングルポートに対してトラ

ンザクションが確認された順序で実行されます。したがって、シングルポートでは、トランザクショ

ンは要求順に完了します。

MCB の複数ポートでは、異なるポートから送出されたトランザクションが要求順に完了する保証

はありません。あるポートを別のポートよりも優先するように、アービトレーションのアルゴリズ

ムを変更できます。トランザクションの順序付けに影響を与える仕組みとして、変更したアルゴリ

ズムを使用できますが、特定の順序は保証されません。

MCB では、書き込みトランザクションを MCB 内部にバッファできます。バッファリングにより、

書き込みトランザクションがコマンド用 FIFO に受け取られてから、メモリへの書き込みが完了す

るまでの時間は未定義です。複数のポートにわたるトランザクションの順序は保証されないため、あ

るポートにより書き込まれるアドレス位置から読み出しを行う別のポートは、メモリ内の新しい値

を読み出すことも、古い値を読み出すこともあります。

一部のアプリケーションでは、メモリへの書き込みが完了したことを確認してから、その位置の読

み出しを送出することが重要です。一貫性を確保する方法には、次の 3 つがあります。

1. コマンド用 FIFO の空フラグの監視 :

• 特定ポートについて、コマンド 1 つのみがキューに入っていると仮定した場合、コマンド

用 FIFO の空フラグを監視できます。MCB が書き込みコマンドの送出を開始したときに、

DDR3

x16

512Mb

1Gb 2Gb 4Gb

x8

512Mb

1Gb 2Gb

x4

512Mb

1Gb 2Gb

LPDDR

x16

128Mb

256Mb

512Mb

1Gb

列アドレスビット

バンクアドレスビット CA[0] は 4 ビットメモリの Low に接続

行アドレスビット

表 4-5 : メモリデバイスのマップ (続き)バイトアドレス 29 28 27 26 25 24 23 22 21 20 19 18 17 16 15 14 13 12 11 10 9 8 7 6 5 4 3 2 1 0 V



トランザクションの順序付けと一貫性

このフラグは High になります。データが書き込みデータ用 FIFO に存在している場合は、

コマンドを開始する時点でコマンドの終了が保証されます。

• デザインが、コマンド用 FIFO の空フラグが High になるまで待機してから、読み出しが実

行可能である信号を送出できます。

2. デザインは、特定ポートでトランザクションが順番に完了したという事実を活用できます。

• メモリの重要な部分への書き込み後、デバイスは、ダミーの読み出しを送出して、そのダ

ミーの読み出しが完了してデータを返すまで待機できます。

• ダミーの読み出しが完了したことにより、メモリへのその前の書き込みが完了したことを

確認できます。

3. アービトレーションのアルゴリズムが調整可能 :

• 書き込みを実行するポートが常に、読み出しを実行するポートよりも高い優先順位に設定

されている場合、これにより、2 つのポートにわたる読み出しよりも先に、書き込みが確実

に完了します。ポートで、書き込み要求と読み出し要求との間に「バブル」サイクルを持

つ可能性がある場合、この方法を使用するときには注意が必要です。

メモ : 一貫性を確保するためにこれらの方法を使用すると、システムの性能が低下することがあり

ます。これらの方法は、必要な場合にのみ使用すべきです。



UG388 (v2.3) 2010 年 8 月 9 日




付録 A

参考資料

メモリの規格

次のリンクに、 MCB にインプリメントされている各メモリ規格の詳細が示されています。

• JEDEC DDR3 仕様

http://www.jedec.org/sites/default/files/docs/JESD79-3D.pdf

• JEDEC DDR2 仕様

http://www.jedec.org/sites/default/files/docs/JESD79-2F.pdf

• JEDEC DDR 仕様

http://www.jedec.org/sites/default/files/docs/JESD79F.pdf

• JEDEC LPDDR 仕様

http://www.jedec.org/sites/default/files/docs/JESD209A.pdf

PCB のレイアウトとシグナルインテグリティ

次の参考資料には、DDR メモリの PCB レイアウトとシグナルインテグリティ解析の追加情報が記

載されています。ザイリンクスは、ここに示す参考資料の正確さや情報に不足がないことは保証し

ません。

• 『Hardware Tips for Point-to-Point System Design: Termination, Layout, and Routing』

http://download.micron.com/pdf/technotes/DDR/tn4614.pdf

• 『Interfacing the RC32434/5 with DDR SDRAM Memory』

http://www.idt.com/products/getDoc.cfm?docID=571565

• 『DDR-SDRAM Layout Considerations for MCF547x/8x Processors』

http://www.freescale.com/files/32bit/doc/app_note/AN2826.pdf

• 『Hardware and Layout Design Considerations for DDR2 SDRAM Memory Interfaces』


• 『DDR System Design Considerations』

http://download.micron.com/pdf/presentations/dram/plat7justin.pdf

• 『DDR2 Package Sizes and Layout Requirements』

http://download.micron.com/pdf/technotes/ddr2/TN4708.pdf


http://www.jedec.org/sites/default/files/docs/JESD79-3D.pdf

http://www.jedec.org/sites/default/files/docs/JESD79-2F.pdf

http://www.jedec.org/sites/default/files/docs/JESD79F.pdf

http://www.jedec.org/sites/default/files/docs/JESD209A.pdf

http://download.micron.com/pdf/technotes/DDR/tn4614.pdf

http://www.idt.com/products/getDoc.cfm?docID=571565



http://download.micron.com/pdf/presentations/dram/plat7justin.pdf



UG388 (v2.3) 2010 年 8 月 9 日

付録 A : 参考資料

• 『DDR2 (Point-to-Point) Package Sizes and Layout Basics』


• 『Understanding TI’s PCB Routing Rule-Based DDR Timing Specification』

http://focus.ti.com.cn/cn/lit/an/spraav0a/spraav0a.pdf

• 『Implementing DDR2 PCB Layout on the TMS320C6454/5』

http://focus.ti.com/lit/an/spraaa7e/spraaa7e.pdf


http://focus.ti.com.cn/cn/lit/an/spraav0a/spraav0a.pdf

http://focus.ti.com/lit/an/spraaa7e/spraaa7e.pdf


Spartan-6 FPGA メモリコントローラユーザーガイド (UG388)

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