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Spartan-6 FPGA GTP トランシーバ

ユーザーガイド

UG386 (v2.0) 2009 年 11 月 11 日

Spartan-6 FPGA GTP トランシーバユーザーガイド japan.xilinx.com UG386 (v2.0) 2009 年 11 月 11 日

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UG386 (v2.0) 2009 年 11 月 11 日 japan.xilinx.com Spartan-6 FPGA GTP トランシーバユーザーガイド

改訂履歴

次の表に、この文書の改訂履歴を示します。

日付バージョン改訂内容

2009 年 6 月 24 日 1.0 初版リリース

2009 年 11 月 11 日 2.0 GTP_DUAL を GTPA1_DUAL に置換え。

第 1 章 :

• 表 1-1 を削除。

• 19 ページの「ポートおよび属性のまとめ」を追加。

• 27 ページの表 1-3 : SIM_RECEIVER_DETECT_PASS 属性の説明を更新。

• 32 ページの図 1-7 を更新。

• 31 ページの図 1-5、 31 ページの図 1-6、 33 ページの図 1-8、 34 ページの図 1-9、 35 ページの図 1-10、 36 ページの図 1-11、および 37 ページの図 1-12 を追加。

第 2 章 :

• 39 ページの「リファレンスクロック入力の構造」、および 48 ページの「複数の外部

リファレンスクロックを使用する場合」を追加。

• 42 ページの図 2-2 を追加。

• リファレンスクロックマルチプレクサの構造に関する 43 ページの図 2-3 の前の説明

を改訂。

• 44 ページの表 2-5 : CLKINEAST、 CLKINWEST、 PLLCLK、および PLLCLK ポー

トの説明を更新。 GTPCLKFBEAST、 GTPCLKFBSEL0EAST、GTPCLKFBSEL0WEST、 GTPCLKFBSEL1EAST、 GTPCLKFBSEL1WEST、GTPCLKFBWEST、および REFCLKPWRDNB ポートを追加。

• 51 ページの表 2-7 : TXPLL_DIVSEL_REF 属性を削除。

• 53 ページの表 2-10 : 「PCIe Optimal Jitter」という用語を「PCIe 追加マージン」に変

更。表のメモを追加。

• 55 ページの表 2-11 : 表のメモ (1) を追加。 GTPRESET の説明を更新。

PRBSCNTRESET および RESETDONE のドメインを変更。

• 54 ページの図 2-10 : PLLPOWERDOWN0 の立ち下がりエッジを表すブロックを追加。

• 56 ページの表 2-12 : RX_EN_MODE_RESET_BUF_(0/1) 属性および表のメモを追加。

• 57 ページの図 2-11、および 57 ページの図 2-12 を改訂。

• 60 ページの表 2-14 : 「推奨されるリセット方法」列のポート名の後に (0/1) を追加。



2009 年 11 月 11 日(続き)

2.0 第 3 章 :

• 76 ページの「TXUSRCLK および TXUSRCLK2 の接続」に GTPCLKOUT を説明す

る項目を追加。

• 77 ページの「GTPCLKOUT を使用して GTP TX を駆動」を追加。

• 84 ページの表 3-5 : 「スキュー低減」を「TX レーン間のスキュー低減」に変更。

• 85 ページの表 3-7 : TX_BUFFER_USE の説明を更新。

• 85 ページの「TX バッファのバイパス」を更新。

• 89 ページの図 3-10、 89 ページの図 3-11、 91 ページの図 3-12、および 92 ページの

図 3-13 を追加。

• 88 ページの表 3-10、 90 ページの表 3-11、および 90 ページの表 3-12 を追加。

• 103 ページの表 3-22 : TXDETECTRX の説明を更新。

• 105 ページの表 3-23 : RXSTATUS および TXCOMSTART の説明を更新。

第 4 章 :

• 108 ページの図 4-2、 111 ページの図 4-3、 112 ページの図 4-4、 113 ページの図 4-5、114 ページの図 4-6、 115 ページの図 4-7、および 123 ページの図 4-11 を更新。

• 109 ページの表 4-2 : TERMINATION_OVRD の説明で正確な抵抗値を 100Ω から 50Ω に変更。

• 110 ページの表 4-3 : 行 1 および行 2 の RX 終端電圧を更新。

• 111 ページの表 4-4 : 内部バイアスを 800mV から 900mV に変更。

• 112 ページの表 4-5 : 終端電圧を VTT から MGTVTTRX に変更。内部バイアスを 800mV から 900mV に変更。

• 113 ページの表 4-6 : 終端電圧を 2/3MGTAVTT から 3/4MGTAVTTRX に変更。

内部バイアスを 800mV から 900mV に変更。

• 114 ページの表 4-7 : 終端電圧を VTT から MGTVTTRX に変更。内部バイアスを 800mV から 900mV に変更。

• 115 ページの表 4-8 : 終端電圧を 2/3MGTAVTT から 3/4MGTAVTTRX に変更。

内部バイアスを 800mV から 900mV に変更。

• 116 ページの表 4-9 : RXVALID ポートの方向を In から Out に変更。

• 116 ページの表 4-10 : OOBDETECT_THRESHOLD_(0/1) の説明を更新。

• 129 ページの表 4-22 : RX_PRBS_ERR_CNT_(0/1) の説明を更新。

• 132 ページの表 4-23 : RXSLIDE ポートを追加。

• 134 ページの表 4-24 : MCOMMA_10B_VALUE、 MCOMMA_DETECT、PCOMMA_10B_VALUE、 PCOMMA_DETECT、および RX_SLIDE_MODE 属性

を追加。

• 「RX バッファのバイパス」を 141 ページの「RX エラスティックバッファのバイパ

ス」に置換え。

• 146 ページの図 4-23、 147 ページの図 4-24、 148 ページの図 4-25、および 149 ペー

ジの図 4-26 を追加。

• 142 ページの図 4-22 および 150 ページの図 4-27 の PCS パラレルクロックの区画か

ら RX ギアボックスを削除。

• 153 ページの表 4-35 : RXDATAWIDTH を削除。



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2009 年 11 月 11 日(続き)

2.0 第 4 章 (続き) :

• 160 ページの表 4-37 : RXCHBONDI[2:0]、 RXCHBONDO[2:0]、RXCHBONDMASTER(0/1)、および RXCHBONDSLAVE(0/1) の説明を更新。

• 162 ページの表 4-38 : 属性 CB2_INH_CC_PERIOD_(0/1) および RX_EN_MODE_RESET_BUF_(0/1) を追加。

CHAN_BOND_1/2_MAX_SKEW_(0/1)、 CHAN_BOND_KEEP_ALIGN_(0/1)、お

よび CHAN_BOND_SEQ_LEN_(0/1) の説明を更新。 CHAN_BOND_SEQ_2_CFG を削除。

• 164 ページの「チャネルボンディングモード」、および 164 ページの「チャネルボン

ディングの有効化」のステップ 4 を更新。

• 170 ページの「RXUSRCLK および RXUSRCLK2 の接続」の式 4-2 の前の RXUSRCLK および RXUSRCLK2 の説明を更新。

• 式 4-3 の RXDATAWIDTH を 1 に変更。

• 167 ページの表 4-39 : REFCLKOUT ポートの説明を更新。

第 5 章 :

• 173 ページの「概要」を追加。

• 173 ページの表 5-1 : MGTAVCC、 MGTAVCCPLL0、 MGTAVCCPLL1、MGTAVTTRX、および MGTAVTTTX の説明に標準電圧を追加。

MGTRXP0/MGTRXN0、 MGTRXP1/MGTRXN1、 MGTTXP0/MGTTXN0、および MGTTXP1/MGTTXN1 の説明を更新。

• 175 ページの図 5-1 を追加。

• 182 ページの「電源供給およびフィルタリング」を改訂。

• 185 ページの図 5-11、 186 ページの図 5-12、 186 ページの図 5-13、および 184 ページ

の表 5-2 を追加。

付録 B :

• 付録を追加。



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改訂履歴. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 3

このユーザーガイドについてユーザーガイドの内容 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 13その他の資料 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 13その他の資料 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 14その他のリソース . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 14

第 1 章 : トランシーバおよびツールの概要概要 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 15ポートおよび属性のまとめ . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 19Spartan-6 FPGA GTP Transceiver Wizard . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 24シミュレーション . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 26

機能の説明 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .26シミュレーション専用のポートおよび属性 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .26

SIM_GTPRESET_SPEEDUP . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .28SIM_RECEIVER_DETECT_PASS . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .29SIM_REFCLK0_SOURCE . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .29SIM_REFCLK1_SOURCE . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .29SIM_TX_ELEC_IDLE_LEVEL . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .29SIM_VERSION. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .29

インプリメンテーション . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 30

第 2 章 : トランシーバの共有機能リファレンスクロック入力の構造 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 39

機能の説明 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .39ポートおよび属性 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .39使用モード : リファレンスクロックの終端処理 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .40

リファレンスクロックの選択および分配. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 40機能の説明 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .40ポートおよび属性 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .44単一の外部リファレンスクロックを使用する場合 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .46複数の外部リファレンスクロックを使用する場合 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .48

PLL . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 49機能の説明 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .49ポートおよび属性 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .51標準プロトコルの PLL 設定 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .53

リセット . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 54機能の説明 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .54ポートおよび属性 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .55コンフィギュレーション完了後の GTP リセット . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .57GTPRESET アサート後の GTP のリセット . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .57GTP コンポーネントレベルリセット . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .58リンクアイドルリセットのサポート . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .58GTPA1_DUAL タイルのリセット . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .58例 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .61

電源投入およびコンフィギュレーション . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .61リファレンスクロックの電源投入後 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .61リファレンスクロックの変更後 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .61パラレルクロックソースのリセット . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .61

目次


8 japan.xilinx.com Spartan-6 FPGA GTP トランシーバユーザーガイド

UG386 (v2.0) 2009 年 11 月 11 日

リモート側の電源投入後 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .62電気的アイドルリセット . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .62RXN/RXP の接続後 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .62TX バッファエラー後 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .62RX バッファエラー後. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .62チャネルボンディング前 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .62PRBS エラー後 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .63

パワーダウン . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 63機能の説明 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .63ポートおよび属性 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .63一般的なパワーダウン機能 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .64

PLL のパワーダウン . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .64TX および RX のパワーダウン . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .65

PCI Express のパワーダウン機能 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .66パワーダウンへの移行時間 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .66

ループバック . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 67機能の説明 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .67ポートおよび属性 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .68

ダイナミックリコンフィギュレーションポート . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 68機能の説明 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .68ポートおよび属性 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .68

第 3 章 : トランスミッタトランスミッタ (TX) の概要. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 71FPGA TX インターフェイス . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 72

機能の説明 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .72ポートおよび属性 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .72説明 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .74

インターフェイス幅の設定 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .75TXUSRCLK および TXUSRCLK2 の接続 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .76

GTPCLKOUT を使用して GTP TX を駆動 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .77GTPCLKOUT による GTP TX の駆動 (1 バイトモード ) . . . . . . . . . . . . . . . . . . . . . . . .77GTPCLKOUT による GTP TX の駆動 (2 バイトモード ) . . . . . . . . . . . . . . . . . . . . . . . .78GTPCLKOUT による GTP TX の駆動 (4 バイトモード ) . . . . . . . . . . . . . . . . . . . . . . . .79

TX の 8B/10B エンコーダ. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 79機能の説明 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .79

8B/10B のビットおよびバイト順序 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .79K キャラクタ . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .80ランニングディスパリティ . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .80

ポートおよび属性 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .818B/10B エンコーダの有効/無効 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .83

TX バッファ . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 83機能の説明 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .83ポートおよび属性 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .84TX バッファの使用 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .85

TX バッファのバイパス . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 85機能の説明 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .85ポートおよび属性 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .86TX バッファをバイパスして TX 位相アライメント回路を使用 . . . . . . . . . . . . . . . . . . . . . . . .88TX 位相アライメント回路を使用した TX レーン間スキューの小化 . . . . . . . . . . . . . . . . . .89フィードバックパスを使用した電圧および温度の変化への対応 . . . . . . . . . . . . . . . . . . . . . . .89

TX パターンジェネレータ . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 93機能の説明 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .93ポートおよび属性 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .94使用モデル . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .95

TX 極性制御 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 96機能の説明 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .96



ポートおよび属性 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .96TX 極性制御の使用 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .96

TX ファブリッククロック出力の制御 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 96機能の説明 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .96

シリアルクロック分周器 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .97パラレルクロック分周器およびセレクタ . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .98

ポートおよび属性 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .98TX のコンフィギュレーション可能な TX ドライバ . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 100

機能の説明 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .100ポートおよび属性 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .100使用モード – TX ドライバ . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .102

標準 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .102使用モード - 抵抗キャリブレーション . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .102

PCI Express デザイン用の TX レシーバ検出機能 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 103機能の説明 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .103ポートおよび属性 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .103

TX OOB ( 帯域外 ) 信号 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 105機能の説明 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .105ポートおよび属性 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .105

第 4 章 : レシーバレシーバ (RX) の概要 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 107RX アナログフロントエンド . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 108

機能の説明 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .108ポートおよび属性 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .109使用モード – RX 終端 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .110使用モード - 抵抗キャリブレーション . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .115

RX OOB ( 帯域外 ) 信号 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 116機能の説明 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .116ポートおよび属性 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .116

RX イコライザ . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 118機能の説明 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .118ポートおよび属性 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .119使用モード ― 連続時間対応の RX リニアイコライザ . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .120

RX CDR . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 120機能の説明 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .120ポートおよび属性 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .121

RX クロック分周制御 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 122機能の説明 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .122

シリアルクロック分周器 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .123パラレルクロック分周器 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .124

ポートおよび属性 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .124RX マージン解析. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 125

機能の説明 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .125水平方向のアイマージンスキャン . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .125

ポートおよび属性 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .126RX 極性制御 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 127

機能の説明 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .127ポートおよび属性 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .127RX 極性制御の使用 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .127

RX パターンチェッカ . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 128機能の説明 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .128ポートおよび属性 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .128使用モデル . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .129

RX バイトおよびワードアライメント . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 129機能の説明 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .129



UG386 (v2.0) 2009 年 11 月 11 日

カンマアライメントの有効化 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .130カンマパターンの設定 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .131カンマアライメントの有効化 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .131アライメントステータス信号 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .131アライメントバウンダリ . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .131

ポートおよび属性 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .132RX の LOS (Loss of Sync) ステートマシン . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 135

機能の説明 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .135ポートおよび属性 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .136

RX 8B/10B デコーダ. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 137機能の説明 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .137

8B/10B デコーダでのビットおよびバイト順 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .137K キャラクタおよび 8B/10B カンマ . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .138RX ランニングディスパリティ . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .138ディスパリティエラーおよび Out of Table エラー . . . . . . . . . . . . . . . . . . . . . . . . . . . .139

ポートおよび属性 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .139RX エラスティックバッファのバイパス . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 141

機能の説明 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .141ポートおよび属性 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .142説明 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .144

RX エラスティックバッファをバイパスして RX 位相アライメント回路を使用 . . . . .144RX エラスティックバッファ . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 150

機能の説明 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .150ポートおよび属性 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .151RX エラスティックバッファを使用して、チャネルボンディングまたはクロックコレクションをサポート . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .152

RX クロックコレクション . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 152機能の説明 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .152ポートおよび属性 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .153RX クロックコレクションの使用 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .157

クロックコレクションの有効化 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .157RX エラスティックバッファの制限設定 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .157クロックコレクションシーケンスの設定 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .158クロックコレクションのオプション . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .159クロックコレクションのモニタリング . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .159

RX チャネルボンディング . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 159機能の説明 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .159ポートおよび属性 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .160RX チャネルボンディングの使用 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .164

チャネルボンディングの有効化 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .164チャネルボンディングモード . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .164チャネルボンディングシーケンスの設定 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .165大スキューの設定. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .165

チャネルボンディングとクロックコレクションの優先順位. . . . . . . . . . . . . . . . . . . . .166FPGA RX インターフェイス . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 166

機能の説明 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .166ポートおよび属性 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .167説明 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .168

インターフェイス幅の設定 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .168RXUSRCLK および RXUSRCLK2 の接続 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .170

第 5 章 : ボードデザインのガイドライン概要 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 173ピンの説明およびデザインのガイドライン . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 173

GTPA1_DUAL ピンの説明 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .173GTP トランシーバへの電源供給接続 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .174

GTP トランシーバの物理的構造 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .174



電源接続. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .176終端抵抗キャリブレーション回路 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .176GTP トランシーバを使用する場合と未使用の場合の電源接続管理 . . . . . . . . . . . . . . . . . . . .178

GTP バンクをすべて使用する場合の接続. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .178同じ GTP バンク内の GTP デュアルを使用する場合としない場合の電源接続. . . . . . .178

リファレンスクロック . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 178概要 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .178GTP のリファレンスクロックに関するチェック項目 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .180インターフェイス . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .181

LVDS. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .181LVPECL . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .181AC カップリング . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .181

クロック分配 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .182オシレータからの 2 つ以上の差動クロック入力ペアへクロックを提供 . . . . . . . . . . . .182未使用のリファレンスクロック入力 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .182

電源供給およびフィルタリング . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 182概要 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .182電圧レギュレータ . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .182

リニアレギュレータおよびスイッチングレギュレータ . . . . . . . . . . . . . . . . . . . . . . . .182電力分配ネットワーク . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .184

電源供給デカップリングキャパシタ . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .184PCB (プリント回路基板) の設計 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .184

ボードスタックアップ . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .185MGT 電源接続 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .186クロストーク . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .187

SelectIO の使用ガイドライン . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 187推奨される信号ランチ (Signal Launch) . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 187

付録 A : 8B/10B 有効な文字

付録 B : GTP トランシーバの DRP アドレスマップ



UG386 (v2.0) 2009 年 11 月 11 日



このユーザーガイドについて

このユーザーガイドでは、 Spartan®-6 FPGA の GTX トランシーバの使用方法について説明しま

す。この文書では、

• Spartan-6 FPGA GTP トランシーバを、 GTP トランシーバと略して表記しています。

• GTPA1_DUAL は、1 セットの Spartan-6 FPGA GTP トランシーバをインスタンシエートする

インスタンシエートプリミティブ名です。 GTP_DUAL という語は、この文書全体を通して

GTPA1_DUAL タイルと同義に使用されます。

• DUAL は、2 つの差動リファレンスクロックピンのペアおよびアナログ電源ピンを共有する、

2 つの GTP トランシーバのクラスタまたはセットです。

• ピン名の末尾に 0 または 1 が付くもの、属性名の末尾に _0 または _1 が付くものがあります。

この接尾辞は、レーン 0 とレーン 1 のレーン固有の設定、または PLL0 と PLL1 の固有の設定

に対応します。ピン名または属性名に接尾辞が付いていない場合、この名前は、レーン固有の

ピンまたは属性に共通する名前です。ソフトウェアでピンまたは属性を使用する場合、接尾辞

は必須です。

ユーザーガイドの内容

このユーザーガイドは、次の各章から構成されています。

• 第 1 章「トランシーバおよびツールの概要」

• 第 2 章「トランシーバの共有機能」

• 第 3 章「トランスミッタ」

• 第 4 章「レシーバ」

• 第 5 章「ボードデザインのガイドライン」

• 付録 A 「8B/10B 有効な文字」

その他の資料

次の資料も、 http://japan.xilinx.com/6 からダウンロードできます。

• 『Spartan-6 ファミリ概要』

Spartan-6 ファミリの特徴と製品群の概要を説明しています。

• 『Spartan-6 FPGA データシート : DC 特性およびスイッチ特性』

Spartan-6 ファミリの DC 特性およびスイッチ特性の仕様が記載されています。


http://japan.xilinx.com/6


UG386 (v2.0) 2009 年 11 月 11 日

このユーザーガイドについて

• 『Spartan-6 FPGA パッケージおよびピン配置仕様』

デバイス /パッケージの組み合わせおよび大 I/O 数の表、ピン定義、ピン配置表、ピン配置図、

機械的図面、温度仕様が記載されています。

• 『Spartan-6 FPGA コンフィギュレーションガイド』

この包括的なコンフィギュレーションガイドは、コンフィギュレーションインターフェイス (シリアルとパラレル)、マルチビットストリームの管理、ビットストリームの暗号化、バウンダ

リスキャンおよび JTAG コンフィギュレーション、リコンフィギュレーションテクニックの各

章で構成されています。

• 『Spartan-6 FPGA SelectIO リソースユーザーガイド』

Spartan-6 の各デバイスで使用可能な SelectIO™ リソースについて説明しています。

• 『Spartan-6 FPGA クロッキングリソースユーザーガイド』

Spartan-6 の各デバイスで使用可能な DCM や PLL などのクロッキングリソースについて説

明しています。

• 『Spartan-6 FPGA ブロック RAM リソースユーザーガイド』

Spartan-6 デバイスのブロック RAM の機能について説明しています。

• 『Spartan-6 FPGA コンフィギャブルロジックブロックユーザーガイド』

Spartan-6 の各デバイスで使用可能なコンフィギャブルロジックブロック (CLB) の機能につ

いて説明しています。

• 『Spartan-6 FPGA DSP48A1 スライスユーザーガイド』

Spartan-6 の各デバイスで使用可能な DSP48A1 スライスについて説明しています。

• 『Spartan-6 FPGA メモリコントローラユーザーガイド』

Spartan-6 FPGA と一般的なメモリ規格のインターフェイスを大幅に簡略化する専用の組み込

みマルチポートメモリコントローラ、Spartan-6 FPGA メモリコントローラブロックについて

説明します。

• 『Spartan-6 FPGA PCB デザインガイド』

PCB およびインターフェイスレベルのデザインを決定する方法に焦点を当てた Spartan-6 デバイスの PCB デザイン情報を提供します。

その他の資料

次の資料も、この文書の参考資料として利用できます。

1. 『高速シリアル I/O をより簡単に使用』http://japan.xilinx.com/publications/books/serialio/index.htm

2. 『合成/シミュレーションデザインガイド』http://japan.xilinx.com/support/sw_manuals/xilinx8/download/

その他のリソース

その他の資料を検索するには、次の Web サイトにアクセスしてください。

http://japan.xilinx.com/support/documentation/index.htm

シリコンやソフトウェア、IP に関するアンサーデータベースを検索したり、テクニカルサポートの

ウェブケースを開く場合は、次の Web サイトにアクセスしてください。

http://japan.xilinx.com/support

http://japan.xilinx.com/publications/books/serialio/index.htm

http://japan.xilinx.com/support/sw_manuals/xilinx8/download/

http://japan.xilinx.com/support/documentation/index.htm

http://japan.xilinx.com/support



第 1 章

トランシーバおよびツールの概要

概要

GTP トランシーバは、 Spartan®-6 FPGA に搭載されている省電力トランシーバです。このトラン

シーバは、柔軟にコンフィギュレーション可能であり FPGA のプログラマブルロジックリソース

と密接に統合されています。次のような機能を含み多様なアプリケーションをサポートします。

• 終端および電圧振幅が設定変更可能な CML (Current Mode Logic) シリアルドライバ/バッ

ファ

• プログラム可能な TX プリエンファシス、連続時間 RX リニアイコライゼーション

• 複数の業界規格をサポート

• 614Mb/s ～ 810Mb/s

• 1.22Gb/s ～ 1.62Gb/s

• 2.45Gb/s ～ 3.125Gb/s

• 8B/10B エンコーダ、カンマアライメント、チャネルボンディング、クロックコレクションな

どの内蔵された PCS 機能オプション

• 小データパスレイテンシで確定的な固定レイテンシモード

• PCI Express® デザイン用のビーコン信号、および SATA デザイン用の COM 信号サポートを

含む OOB 信号

• レシーバアイスキャン

検証目的のためのタイムドメインの水平方向アイスキャン

はじめて使用する場合は、『High-Speed Serial I/O Made Simple』 [参照 1] を参照してください。こ

の資料では、高速シリアルトランシーバ技術およびその応用例が説明されています。

Xilinx® CORE Generator™ ツールには、異なるプロトコルのコンフィギュレーションをサポート

するため、あるいはカスタマムコンフィギュレーションを行うために、GTP トランシーバを自動的

にコンフィギュレーションするウィザードが含まれています (24 ページの「Spartan-6 FPGA GTPTransceiver Wizard」参照)。

図 1-1 に、 Spartan-6 FPGA GTP トランシーバのブロック図を示します。使用モデルを含むレシー

バおよびトランスミッタの機能ブロックについては、本ユーザーガイドの各章で説明します。



UG386 (v2.0) 2009 年 11 月 11 日

第 1 章 : トランシーバおよびツールの概要

図 1-2 に、 Spartan-6 デバイス (XC6SLX45T) における GTP トランシーバの配置例を示します。

1 つの GTPA1_DUAL タイル内に 2 つの GTP トランシーバが含まれます。小規模デバイスの場合、

すべての GTPA1_DUAL タイルは図 1-2 のように上部 1 行に配置されます。大規模デバイスの場

合、ダイの上部および下部に 1 行ずつ GTP トランシーバの行があります。

X-Ref Target - Figure 1-1

図 1-1 : Spartan-6 FPGA GTP トランシーバブロックの簡略図

TX-PMA TX-PCS

FPGATX

Interface

UG386_c1_01_100709

TX PIPEControl

PhaseAdjustFIFO

PCIeBeacon

From RX Parallel Data(Far-End PMA Loopback)

To RX ParallelData (Near-End PCS Loopback)

From RX Parallel Data(Far-End PCS Loopback)

PISO

TXPre-emp

TX Clock Divider

TXOOBandPCIe

TXDriver

Polarity

Polarity

SATAOOB

8B/10B

PatternGenerator

RX-PMA RX-PCS

FPGARX

Interface

Loss of Sync

RX PIPE Control

RX Status Control

SIPO

RX Clock Divider

RXEQ

RX OOB

RXCDR

ElasticBuffer

PatternChecker

CommaDetect

andAlign

10B/8B

Clock from GTPA1_DUAL PLL(s):one PLL per GTPA1_DUAL tileor one PLL per lane



概要

図 1-2 に示されているそのほかの機能ブロックの詳細は、次の資料を参照してください。

• 『Spartan-6 FPGA コンフィギュレーションユーザーガイド』には、コンフィギュレーショ

ン、クロック、 CMT、および I/O ブロックに関する詳細情報が記載されています。

図 1-3 に、GTPA1_DUAL タイル内にある 2 つの GTP トランシーバブロックの詳細を示します。こ

の 2 つの GTP トランシーバは、 2 つのリファレンスクロックピンペアを共有しています。


図 1-2 : Spartan-6 LX45T FPGA の GTP トランシーバ

Config

Config

I/ORing

Spartan-6 FPGA (XC6SLX45T)

UG386_c1_02_100709

IntegratedBlock for

PCI ExpressOperation

GTPA1_DUALTile

GTPA1_DUALTile

DCM

DCM

DCM

DCM

Config

Config

I/ORing

Config

Config

I/ORing

I/O Ring

I/O Ring



UG386 (v2.0) 2009 年 11 月 11 日


40 ページの「リファレンスクロックの選択および分配」セクションでは、リファレンスクロック

ソースおよび配線について詳しく説明します


図 1-3 : GTPA1_DUAL タイル内にある 2 つの GTP トランシーバ

RX-PMA RX-PCS

GTP1

GTP0

Spartan-6 FPGA GTPA1_DUAL Tile

FPGA PinsPackage Pins

Shared Resources

TX-PMA TX-PCS

UG386_c1_03_100709

RX-PMA RX-PCS

TX-PMA TX-PCS

PMAPLLs

PLL LockDetection

ResetControl

TXDATA0[31:0]TXBYPASS8B10B0[3:0]TXCHARISK0[3:0]TXCHARDISPMODE0[3:0]TXCHARDISPVAL0[3:0]

TXDATA1[31:0]TXBYPASS8B10B1[3:0]TXCHARISK1[3:0]TXCHARDISPMODE1[3:0]TXCHARDISPVAL1[3:0]

RXPOWERDOWN0[1:0]RXSTATUS0[2:0]RXDATA0[31:0]RXNOTINTABLE0[3:0]RXDISPERR0[3:0]RXCHARISCOMMA0[3:0]RXCHARISSK0[3:0]RXRUNDISP0[3:0]RXVALID0

RXPOWERDOWN1[1:0]RXSTATUS1[2:0]RXDATA1[31:0]RXNOTINTABLE1[3:0]RXDISPERR1[3:0]RXCHARISCOMMA1[3:0]RXCHARISSK1[3:0]RXRUNDISP1[3:0]

GTPCLKOUT0[1:0]

GTPCLKOUT1[1:0]

TXUSRCLK0TXUSRCLK20RXUSRCLK0RXUSRCLK20

CLKIN(1)

Data From

FP

GA

TXUSRCLK1TXUSRCLK21RXUSRCLK1RXUSRCLK21

Clocking

PowerControl DRP

TXP0MGTTXP0

TXN0MGTTXN0

RXP0MGTRXP0

RXN0MGTRXN0

TXP1MGTTXP1

TXN1MGTTXN1

RXP1MGTRXP1

RXN1MGTRXN1

AVTTRX

AVTTTX

AVCC

AVCCPLL0

Data From

FP

GA

Data To F

PG

A

MGTAVCC

MGTAVCCPLL0

AVCCPLL1MGTAVCCPLL1

MGTAVTTRX

MGTAVTTTX

Data To F

PG

A

RXVALID1

GTP TX

GTP RX

GTP TX

GTP RX

7

6

6

7

4 5

3

21

メモ : 1. CLKIN は、 2 つの差動クロックピンペアを簡略して示しています。



ポートおよび属性のまとめ


ポートおよび属性を各機能グループ (例 : リファレンスクロックセレクション) ごとに表にまとめ

ました。複数の章で言及されているポートおよび属性については、初のページを示します。

表 1-1 に、機能グループに基づいたポートおよび属性の一覧を示します。

表 1-1 : ポートのまとめ

ポートセクション

(ページ番号)

DRPDO[15:0] 69 ページ

GTPCLKFBEAST[1:0] 44 ページ

GTPCLKFBSEL0EAST[1:0] 44 ページ

GTPCLKFBSEL0WEST[1:0] 45 ページ

GTPCLKFBSEL1EAST[1:0] 45 ページ

GTPCLKFBSEL1WEST[1:0] 45 ページ

GTPCLKFBWEST[1:0] 45 ページ

REFCLKPWRDNB0 45 ページ

REFCLKPWRDNB1 45 ページ

RXCHANBONDSEQ0 160 ページ

RXCHANBONDSEQ1 160 ページ

RXCHANISALIGNED0 160 ページ

RXCHANISALIGNED1 160 ページ

RXCHANREALIGN0 160 ページ

RXCHANREALIGN1 160 ページ

RXCLKCORCNT0[2:0] 154 ページ

RXCLKCORCNT1[2:0] 154 ページ

RXENCHANSYNC0 162 ページ

RXENCHANSYNC1 162 ページ

RXENPRBSTST0[2:0] 128 ページ

RXENPRBSTST1[2:0] 128 ページ

RXEQMIX0[1:0] 119 ページ

RXEQMIX1[1:0] 119 ページ

RXPOLARITY0 127 ページ

RXPOLARITY1 127 ページ

RXPRBSERR0 128 ページ

RXPRBSERR1 128 ページ



UG386 (v2.0) 2009 年 11 月 11 日


表 1-2 に、機能グループに基づいたポートおよび属性の一覧を示します。

RXSLIDE0 133 ページ

RXSLIDE1 133 ページ

TXBUFDIFFCTRL0[2:0] 100 ページ

TXBUFDIFFCTRL1[2:0] 100 ページ

TXDIFFCTRL0[3:0] 101 ページ

TXDIFFCTRL1[3:0] 101 ページ

TXENPRBSTST0[2:0] 94 ページ

TXENPRBSTST1[2:0] 94 ページ

TXINHIBIT0 101 ページ

TXINHIBIT1 101 ページ

TXPOLARITY0 96 ページ

TXPOLARITY1 96 ページ

TXPRBSFORCEERR0 94 ページ

TXPRBSFORCEERR1 94 ページ

TXPREEMPHASIS0[2:0] 102 ページ

TXPREEMPHASIS1[2:0] 102 ページ

表 1-2 : 属性のまとめ

属性セクション

(ページ番号)

AC_CAP_DIS_0 109 ページ

AC_CAP_DIS_1 109 ページ

CB2_INH_CC_PERIOD_(0,1) 202 ページ

CHAN_BOND_1_MAX_SKEW_0 162 ページ




CHAN_BOND_KEEP_ALIGN_0 162 ページ

CHAN_BOND_KEEP_ALIGN_1 162 ページ

CHAN_BOND_SEQ_1_1_0 162 ページ


表 1-1 : ポートのまとめ (続き)

ポートセクション

(ページ番号)










CHAN_BOND_SEQ_1_ENABLE_0 162 ページ












CHAN_BOND_SEQ_2_USE_0 163 ページ

CHAN_BOND_SEQ_2_USE_1 163 ページ

CHAN_BOND_SEQ_LEN_0 163 ページ

CHAN_BOND_SEQ_LEN_1 163 ページ

CLK25_DIVIDER_(0,1) 200 ページ

CLKINDC_B_(0,1) 207 ページ

CLKRCV_TRST_(0,1) 207 ページ

CLK_CORRECT_USE_0 157 ページ

CLK_CORRECT_USE_1 157 ページ

CLK_COR_ADJ_LEN_0 154 ページ

CLK_COR_ADJ_LEN_1 154 ページ

CLK_COR_DET_LEN_0 154 ページ

CLK_COR_DET_LEN_1 154 ページ

表 1-2 : 属性のまとめ (続き)


(ページ番号)



UG386 (v2.0) 2009 年 11 月 11 日


CLK_COR_INSERT_IDLE_FLAG_0 154 ページ

CLK_COR_INSERT_IDLE_FLAG_1 154 ページ

CLK_COR_KEEP_IDLE_0 155 ページ

CLK_COR_KEEP_IDLE_1 155 ページ

CLK_COR_MAX_LAT_0 155 ページ

CLK_COR_MAX_LAT_1 155 ページ

CLK_COR_MIN_LAT_0 155 ページ

CLK_COR_MIN_LAT_1 155 ページ

CLK_COR_PRECEDENCE_0 155 ページ

CLK_COR_PRECEDENCE_1 155 ページ

CLK_COR_REPEAT_WAIT_0 155 ページ

CLK_COR_REPEAT_WAIT_1 155 ページ

CLK_COR_SEQ_1_1_0 156 ページ








CLK_COR_SEQ_1_ENABLE_0 156 ページ













(ページ番号)





CLK_COR_SEQ_2_USE_0 156 ページ

CLK_COR_SEQ_2_USE_1 156 ページ

CM_TRIM_0[1:0] 109 ページ

CM_TRIM_1[1:0] 109 ページ

COMMA_10B_ENABLE_0 134 ページ

COMMA_10B_ENABLE_1 134 ページ

GTP_CFG_PWRUP_(0,1) 201 ページ

MCOMMA_10B_VALUE_0 134 ページ

MCOMMA_10B_VALUE_1 134 ページ

OOB_CLK_DIVIDER_0 116 ページ

OOB_CLK_DIVIDER_1 116 ページ

PCI_EXPRESS_MODE_0 163 ページ

PCI_EXPRESS_MODE_1 163 ページ

PCOMMA_10B_VALUE_0 134 ページ

PCOMMA_10B_VALUE_1 134 ページ

PMA_COM_CFG_EAST 209 ページ

PMA_COM_CFG_WEST 209 ページ

PMA_RXSYNC_CFG_(0,1) 209 ページ

PMA_RX_CFG_0 122 ページ

RCV_TERM_GND_0 109 ページ

RCV_TERM_GND_1 109 ページ

RCV_TERM_VTTRX_0 109 ページ

RCV_TERM_VTTRX_1 109 ページ

RXEQ_CFG_0[7:0] 119 ページ

RXEQ_CFG_1[7:0] 119 ページ

RX_DECODE_SEQ_MATCH_0 157 ページ

RX_DECODE_SEQ_MATCH_1 157 ページ

RX_EN_MODE_RESET_BUF_(0,1) 202 ページ

RX_LOS_INVALID_INCR_0 136 ページ

RX_LOS_INVALID_INCR_1 136 ページ



(ページ番号)



UG386 (v2.0) 2009 年 11 月 11 日


Spartan-6 FPGA GTP Transceiver WizardSpartan-6 FPGA GTP Transceiver Wizard は、 GTP トランシーバプリミティブ (GTPA1_DUAL) をインスタンシエートするためのラッパファイル生成に適です。このウィザードは、ザイリンクス

の CORE Generator ツールに含まれています。使用前に新の IP アップデートがダウンロードされ

ていることを確認してください。使用方法の詳細は、『Spartan-6 FPGA GTP Transceiver GettingStarted Guide』に記載されています。

1. ザイリンクスの CORE Generator ツールを起動します。

2. GTP Transceiver Wizard は、ツリー構造の次のディレクトリ以下にあります。

/FPGA Features & Design/IO Interfaces

図 1-4 を参照してください。

RX_SLIDE_MODE_0 134 ページ

RX_SLIDE_MODE_1 134 ページ

TERMINATION_CTRL_0[4:0] 110 ページ

TERMINATION_CTRL_1[4:0] 110 ページ

TERMINATION_OVRD_0 110 ページ

TERMINATION_OVRD_1 110 ページ

TST_ATTR_(0,1) 207 ページ

TXRX_INVERT_0 85 ページ

TXRX_INVERT_1 85 ページ

TX_DETECT_RX_CFG_(0,1) 206 ページ

TX_IDLE_DELAY_(0,1) 206 ページ

TX_TDCC_CFG_(0,1) 209 ページ



(ページ番号)



Spartan-6 FPGA GTP Transceiver Wizard

3. [Spartan-6 FPGA GTP Transceiver Wizard] をダブルクリックしてウィザードを起動します。


図 1-4 : Spartan-6 FPGA GTP Transceiver Wizard

UG386_c1_04_051509



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シミュレーション

機能の説明

GTP トランシーバを使用するシミュレーションの場合、シミュレーション環境およびテストベンチ

に対して特定の要件があります。

『合成/シミュレーションデザインガイド』 [参照 2]には、サポートされているシミュレータの環

境設定方法を使用ハードウェア記述言語 (HDL) に基づいて記載しています。このデザインガイド

は、ザイリンクスウェブサイトからダウンロードできます。

GTP トランシーバを使用するデザインをシミュレーションする際の要件は、次のとおりです。

• シミュレータが SecureIP モデルをサポートしていること。構築されたブロックのインプリメン

テーションに使用された Verilog/HDL の暗号化バージョンをサポートしている必要がある。

SecureIP は、新の IP 暗号化方法です。 SecureIP モデルをサポートするには、 Verilog LRM- IEEE Std 1364-2005 暗号化に準拠したシミュレータが必要です。

• VHDL シミュレーション用の混合言語シミュレータ。

SecureIP モデルは基本的に Verilog を使用します。これらを VHDL デザインで使用する場合

は、混合言語シミュレータが必要になります。シミュレータは、 VHDL と Verilog を同時にシ

ミュレーションできる必要があります。

• GTPA1_DUAL SecureIP モデルがインストールされていること。

• SecureIP の使用に対応した適切なシミュレータ設定 (初期化ファイル、環境変数)。

• シミュレーションライブラリ (例 : UNISIM、 SIMPRIMS) をコンパイルする COMPXLIB を適切な順序で実行する。

• 適切なシミュレータリゾリューションの設定 (Verilog)

• SecureIP をサポートする設定の詳細は、シミュレータのユーザーガイドおよび『合成/シミュ

レーションデザインガイド』を参照。

シミュレーション専用のポートおよび属性

GTPA1_DUAL プリミティブには、シミュレーション専用の属性があります。表 1-3 に、シミュレー

ション専用の GTPA1_DUAL プリミティブの属性を示します。




表 1-3 : GTPA1_DUAL のシミュレーション専用の属性

属性種類説明

SIM_GTPRESET_SPEEDUP 整数シミュレーションにおいて、GTPRESET シーケンスを完了して各 GTPトランシーバの PMA PLL をロックするまでの時間を短縮します。

0 : 通常の時間内で GTPRESET シーケンスをシミュレーションす

る (標準的な初期化時間は約 160μs)。

1 : GTPRESET シーケンスの時間を短縮する (高速初期化時間は

約 300ns)。

SIM_RECEIVER_DETECT_PASS ブール関数 GTP トランシーバの TXDETECTRX 機能のシミュレーションに使用

します。

TRUE : TX シリアルポートへの RX 接続をシミュレーションする。

TXDETECTRX がレシーバ検出を開始し、 RX ポートが接続され

ていることを示す RXSTATUS[2:0] = 011 が出力される。

FALSE (デフォルト ) : 未接続の TX ポートをシミュレーションす

る。 TXDETECTRX がレシーバ検出を開始し、 RX ポートが未接

続であることを示す RXSTATUS[2:0] = 000 が出力される。

SIM_REFCLK0_SOURCE 3 ビットバイナリ

GTP0 トランシーバの PMA PLL が常に同じリファレンスクロック

ソースで駆動されるデザインをシミュレーションする際、使用される

リファレンスクロックソースを選択します。この属性でリファレンス

クロックを選択する場合、REFSELDYPLL0 ポートは 000 に設定する

必要があります。オンザフライでリファレンスクロックソースを変更

する必要があるマルチレートデザインの場合は、 REFSELDYPLL0ポートを使用してソースを動的に選択します。

000 : CLK00 ポートをソースとして選択

001 : GCLK00 ポートをソースとして選択

010 : PLLCLK00 ポートをソースとして選択

011 : CLKINEAST0 ポートをソースとして選択




111 : CLKINWEST0 ポートをソースとして選択



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シミュレーション専用のポートはありません。

SIM_GTPRESET_SPEEDUPSIM_GTPRESET_SPEEDUP 属性を使用すると、シミュレーション中における各 GTP トランシー

バの PMA PLL がロックするまでの時間を短縮できます。

TXOUTCLK または RXRECCLK を使用してクロックを生成するデザインの場合、 GTP トラン

シーバがロックプロセス中の途中では、これらのクロックがフラットライン (変化しない状態) にな

る場合があります。 PLL またはデジタルクロックマネージャ (DCM) を使用して TXOUTCLK または RXRECCLK を生成する場合、終的なクロック出力は、 GTP トランシーバと PLL (または

DCM) の両方がロックするまで有効にはなりません。式 1-1 は、シミュレーションで TXOUTCLKまたは RXRECCLK からの安定したソースが有効になるまでの概算時間 (PLL または DCM で必

要な時間を含む) を求める等式です。

式 1-1

PLL または DCM を使用しない場合、それらに該当する項は等式から削除できます。

SIM_REFCLK1_SOURCE 3 ビットバイナリ

GTP1 トランシーバの PMA PLL が常に同じリファレンスクロック

ソースで駆動されるデザインをシミュレーションする際、使用される

リファレンスクロックソースを選択します。この属性でリファレンス

クロックを選択する場合、REFSELDYPLL1 ポートは 000 に設定する

必要があります。オンザフライでリファレンスクロックソースを変更

する必要があるマルチレートデザインの場合は、 REFSELDYPLL1ポートを使用してソースを動的に選択します。




011 : CLKINEAST1 ポートをソースとして選択




111 : CLKINWEST1 ポートをソースとして選択

SIM_TX_ELEC_IDLE_LEVEL 1 ビットバイナリ

電気的アイドルのシミュレーションにおける TXN および TXP の値を

設定します。設定可能な値は 0、 1、 X、または Z となり、デフォルト

は X です。

SIM_VERSION リール多様なシリコンのステッピングと一致させるため、シミュレーション

バージョンを選択します。デフォルトは 1.0 です。

表 1-3 : GTPA1_DUAL のシミュレーション専用の属性 (続き)

属性種類説明

tUSRCLKstable tGTPRESETsequence tlockt imeDCM t+ lockt imePLL+≅




SIM_RECEIVER_DETECT_PASSGTP トランシーバには、トランスミッタのシリアルポートが現時点でレシーバに接続されている

かを、そのトランスミッタで検出する TXDETECTRX 機能があります。この検出は、TXP/TXN 差動ピンペアの立ち上がり時間を計測することによって行われます (103 ページの「PCI Express デザ

イン用の TX レシーバ検出機能」参照)。

GTPA1_DUAL の SecureIP には、 TXDETECTRX をシミュレーションするための属性 (SIM_RECEIVER_DETECT_PASS) があります。この属性は、 TXP/TXN 差動ピンペアの立ち上がり時

間の計測をモデル化せずに、 GTP トランシーバの TXDETECTRX をシミュレーションできます。

SIM_RECEIVER_DETECT_PASS は、デフォルトで FALSE に設定されています。この属性の場合

は、未接続のレシーバを構築し、TXDETECTRX 動作はレシーバが接続されていないことを示しま

す。接続されているレシーバを構築する場合は、そのトランシーバの SIM_RECEIVER_DETECT_PASS を TRUE に設定してください。

SIM_REFCLK0_SOURCEGTPA1_DUAL の SecureIP モデルには、シミュレーション中に GTP0 トランシーバの PMA PLLを駆動するリファレンスクロックを選択する属性 (SIM_REFCLK0_SOURCE) があります。この

属性は、GTP0 トランシーバの PMA PLL のクロック入力が常に同じリファレンスクロックソース

で駆動されるデザインで使用されます。

リファレンスクロックソースには、トランシーバが属するタイル専用のクロック、西方向のリファ

レンスクロック、東方向のリファレンスクロック、および FPGA ロジックからのクロックがあり

ます。 27 ページの表 1-3 に、この属性の有効な設定を示します

GTP0 トランシーバの PMA PLL を駆動するリファレンスクロックソースをオンザフライで変更

する必要があるマルチレートデザインの場合は、 REFSELDYPLL0 ポートを使用してソースを動

的に選択します。

SIM_REFCLK1_SOURCEGTPA1_DUAL の SecureIP モデルには、シミュレーション中に GTP1 トランシーバの PMA PLLを駆動するリファレンスクロックを選択する属性 (SIM_REFCLK1_SOURCE) があります。この

属性は、GTP1 トランシーバの PMA PLL のクロック入力が常に同じリファレンスクロックソース

で駆動されるデザインで使用されます。

リファレンスクロックソースには、トランシーバが属するタイル専用のクロック、西方向のリファ

レンスクロック、東方向のリファレンスクロック、および FPGA ロジックからのクロックがあり

ます。 27 ページの表 1-3 に、この属性の可能な設定を示します

GTP1 トランシーバの PMA PLL を駆動するリファレンスクロックソースをオンザフライで変更

する必要があるマルチレートデザインの場合は、 REFSELDYPLL1 ポートを使用してソースを動

的に選択します。

SIM_TX_ELEC_IDLE_LEVELこの属性は、電気的アイドルのシミュレーション中におけるトランスミッタの作動出力ペア (TXNおよび TXP) の値を設定します。設定可能な値は 0、1、X、または Z となり、デフォルトは X です。

SIM_VERSIONこの属性は、異なるシリコンステッピングと一致させるためにシミュレーションバージョンを選択

します。デフォルトは 1.0 です。



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インプリメンテーション

本章では、デザインにインスタンシエートした Spartan-6 FPGA GTPA1_DUAL タイルをデバイス

リソースへマップする際に必要な情報を提供します。

• デバイス /パッケージの組み合わせにおける GTPA1_DUAL タイルの位置

• 各 GTPA1_DUAL タイルに関連する外部信号のパッド番号

• デザインにインスタンシエートされた GTPA1_DUAL タイルおよびクロックリソースが、

ユーザー制約ファイル (UCF) を使用して、どのようにマップされるか

通常、設計の初期段階で GTP トランシーバの位置を定義することによって、クロックリソースの適

切な使用が可能になり、ボード設計時のシグナルインテグリティ解析がシンプルになります。イン

プリメンテーションフローでは UCF 内の配置制約を使用することで、この定義プロセスをサポー

トします。

本章では、 GTP のクロッキングコンポーネントのインスタンシエート方法について説明します。

GTPA1_DUAL タイルのその他のクロッキングオプションの詳細は、40 ページの「リファレンスクロックの選択および分配」を参照してください。

GTPA1_DUAL タイルの位置は、XY 座標で指定されます (X = 列、Y = 行)。Spartan-6 の小規模デ

バイスの場合、すべての GTP トランシーバはダイ上部にある行に配置されます。大規模デバイスの

場合、ダイの上部および下部に 1 行ずつ GTP トランシーバの行があります。

X0Y0 で指定されたトランシーバは、それぞれのデバイス /パッケージの組み合わせにおいて、下

位バンクの下位ポジションに配置されます。上部のみにトランシーバの行があるデバイスの場合、

Y 座標の値は常に 0 となります。上部と下部にトランシーバの行があるデバイスの場合、下部行の

Y 座標の値は 0 となり上部行の Y 座標の値は 1 となります。

GTP トランシーバを使用するデザイン用の UCF ファイルを作成する方法は 2 つあります。推奨方

法は、GTP Transceiver Wizard を使用する方法です (24 ページの「Spartan-6 FPGA GTP TransceiverWizard」参照)。ウィザードは、トランシーバをコンフィギュレーションし、 GTP_DUAL 配置情報

のプレースホルダを含む UCF テンプレートを自動生成します。この方法で生成された UCF は編集

可能で、パラメータや配置情報をアプリケーション用にカスタマイズできます。

UCF 生成の 2 つ目の方法は手書きによるものです。この方法で作成する場合、設計者は、トランシー

バの動作を制御するコンフィギュレーション属性およびタイル位置のパラメータの両方を入力する

必要があります。GTP トランシーバのコンフィギュレーションに必要なすべてのパラメータを確実

に入力するよう、十分に注意してください。




図 1-5 に、CSG324 パッケージで使用可能なすべてのデバイスにおける、ダイ左側部分の GTP トラ

ンシーバの位置情報を示します。

図 1-6 に、CSG324 パッケージで使用可能なすべてのデバイスにおける、ダイ右側部分の GTP トラ



図 1-5 : CSG324 パッケージの配置図 (1)

XC6SLX25T: GTPA1_DUAL_X0Y0XC6SLX45T: GTPA1_DUAL_X0Y0

B6B4

A6A4

C5C7

D5D7

A8B8

C9D9

MGTTXP1_101MGTTXP0_101

MGTTXN1_101MGTTXN0_101

MGTRXN0_101MGTRXN1_101

MGTRXP0_101MGTRXP1_101

MGTREFCLK0N_101MGTREFCLK0P_101


B7D10

C8

D6A5

E7E5

MGTAVCCPLL0_101MGTAVCCPLL1_101

MGTAVCC_101

MGTAVTTRX_101MGTAVTTTX_101

MGTRREF_101MGTAVTTRCAL_101

UG386_c1_05_100909

Top


図 1-6 : CSG324 パッケージの配置図 (2)

UG386_c1_06_100909

XC6SLX25T: Not AvailableXC6SLX45T: GTPA1_DUAL_X1Y0

B14B12

A14A12

C11C13

D11D13

A10B10

E10F10







B11E11

E9

D12A13


MGTAVCC_123


Top



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図 1-7 に、FF484 パッケージで使用可能なすべてのデバイスにおける、ダイ左側部分の GTP トラン

シーバの位置情報を示します。


図 1-7 : FF484 パッケージの配置図 (1)

Bottom UG386_c1_07_100909

B8B6

A8A6

C7C9

D7D9

B10A10

D11C11

Top

XC6SLX25T: GTPA1_DUAL_X0Y0 XC6SLX45T: GTPA1_DUAL_X0Y0 XC6SLX75T: GTPA1_DUAL_X0Y1 XC6SLX100T: GTPA1_DUAL_X0Y1 XC6SLX150T: GTPA1_DUAL_X0Y1








B9D12

MGTAVCC_101 C10


D8A7


E9E8

XC6SLX25T: Not AvailableXC6SLX45T: Not AvailableXC6SLX75T: GTPA1_DUAL_X0Y0XC6SLX100T: GTPA1_DUAL_X0Y0XC6SLX150T: GTPA1_DUAL_X0Y0

UNBUNB

UNBUNB

UNBUNB

UNBUNB

UNBUNB

UNBUNB

OPAD_X0Y0OPAD_X0Y1

OPAD_X0Y2OPAD_X0Y3

IPAD_X0Y0IPAD_X0Y1

IPAD_X0Y2IPAD_X0Y3

IPAD_X0Y4IPAD_X0Y5

IPAD_X0Y6IPAD_X0Y7




図 1-8 に、FF484 パッケージで使用可能なすべてのデバイスにおける、ダイ右側部分の GTP トラン




Bottom UG386_c1_08_100909

Top

XC6SLX25T: Not AvailableXC6SLX45T: GTPA1_DUAL_X1Y0 XC6SLX75T: GTPA1_DUAL_X1Y1 XC6SLX100T: GTPA1_DUAL_X1Y1 XC6SLX150T: GTPA1_DUAL_X1Y1

B16B14

A16A14

C13C15

D13D15

B12A12

F12E12







B13E13


E10 MGTAVCC_123

D14A15


XC6SLX25T: Not AvailableXC6SLX45T: Not AvailableXC6SLX75T: GTPA1_DUAL_X1Y0XC6SLX100T: GTPA1_DUAL_X1Y0XC6SLX150T: GTPA1_DUAL_X1Y0

UNBUNB

UNBUNB

UNBUNB

UNBUNB

UNBUNB

UNBUNB

OPAD_X1Y0OPAD_X1Y1

OPAD_X1Y2OPAD_X1Y3

IPAD_X1Y0IPAD_X1Y1

IPAD_X1Y2IPAD_X1Y3

IPAD_X1Y4IPAD_X1Y5

IPAD_X1Y6IPAD_X1Y7



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図 1-9 に、FF676 パッケージで使用可能なすべてのデバイスにおける、ダイ左側部分の GTP トラン




Top

Bottom UG386_c1_09_100909


B11C12


B8B6

MGTAVCC_101 C10 MGTTXN1_101MGTTXN0_101

A8A6


D8A7


C7C9


E9E11


D7D9


A10B10


C11D11

XC6SLX75T: GTPA1_DUAL_X0Y1XC6SLX100T: GTPA1_DUAL_X0Y1XC6SLX150T: GTPA1_DUAL_X0Y1


AE12AD13


AE9AE7

MGTAVCC_245 AD11 MGTTXN1_245MGTTXN0_245

AF9AF7


AC9AF8


AD8AD10


AB10AB12


AC8AC10


AF11AE11


AD12AC12





図 1-10 に、FF676 パッケージで使用可能なすべてのデバイスにおける、ダイ右側部分の GTP トラ




Top

Bottom UG386_c1_10 _100909


B20B18

A20A18

C17C19

D17D19

C15D15

A16B16







C14B15


C16 MGTAVCC_123

D18A19



AE21AE19

AF21AF19

AD18AD20

AC18AC20

AD16AC16

AF17AE17







AD15AE16


AD17 MGTAVCC_267

AC19AF20




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図 1-11 に、 FF900 パッケージで使用可能なすべてのデバイスにおける、ダイ左側部分の GTP トラ




Top

Bottom UG386_c1_11_100909


B11B9

A11A9

C10C12

D10D12

A13B13

C14D14








B14C15

MGTAVCC_101 C13


D11A10


E12E14


AJ11AJ9

AK11AK9

AH10AH12

AG10AG12

AK13AJ13

AH14AG14








AJ14AH15

MGTAVCC_245 AH13


AG11AK10


AF12AF14




図 1-12 に、FF900 パッケージで使用可能なすべてのデバイスにおける、ダイ右側部分の GTP トラ




B23B21

A23A21

C20C22

D20D22

C18D18

A19B19







UG386_c1_12_100909


C17B18


C19 MGTAVCC_123

D21A22



AJ23AJ21

AK23AK21

AH20AH22

AG20AG22

AH18AG18

AK19AJ19







AH17AJ18


AH19 MGTAVCC_267

AG21AK22


Top

Bottom



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第 2 章

トランシーバの共有機能

リファレンスクロック入力の構造

機能の説明

図 2-1 に、リファレンスクロック入力の構造を示します。入力は、 3/4MGTAVCC に対して両側に

50Ω の内部抵抗で終端処理されています。リファレンスクロックは、IBUFDS プリミティブを使用

してソフトウェアにインスタンシエートされます。リファレンスクロックを制御するポートおよび

属性は、各 IBUFDS へ接続されずに GTPA1_DUAL に割り当てられます。

ポートおよび属性

表 2-1 に、 IBUFDS のリファレンスクロック入力ポートを示します。


図 2-1 : クロック入力の構造

+–

UG386_c2_14_110509

Nom50Ω

CLKRCV_TRST_0/1 =

MGTREFCLKP0/1

MGTREFCLKN0/1

REFCLKPWRDNB0/1

MGTAVCC = 1.2V

CLKINDC_B_0/1

3/4 MGTAVCCNom50Ω

表 2-1 : リファレンスクロック入力のポート (IBUFDS)

ポート方向クロックドメイン説明

IIB

入力

(パッド )N/A これらは、MGTREFCLKP0/MGTREFCLKN0 および

MGTREFCLKP1/MGTREFCLKN1 へマッピングさ

れるリファレンスクロック入力ポートです。

O 出力 N/A この出力は、GTPA1_DUAL プリミティブの CLK00、CLK01、 CLK10、および CLK11 信号を駆動します。

詳細は、40 ページの「リファレンスクロックの選択お

よび分配」を参照してください。



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第 2 章 : トランシーバの共有機能

表 2-2 に、 GTPA1_DUAL のリファレンスクロック入力ポートを示します。

表 2-3 に、 RX アナログフロントエンドの属性を示します。

使用モード : リファレンスクロックの終端処理

リファレンスクロック入力は外部で AC カップリングされます。これを行う際に必要なピンおよび

属性の設定を表 2-4 に示します。

リファレンスクロックの選択および分配

機能の説明

SerDes トランシーバには、複数のリファレンスクロック入力があります。クロック入力の種類およ

び数は、以前の RocketIO™ トランシーバとは多少異なります。Spartan®-6 FPGA GTP トランシー

バリファレンスクロックは、専用のクロック配線およびマルチプレクサリソースを使用して駆動

できます。

構造的には、1 つのデュアル (DUAL) 内に GTPA1_DUAL プリミティブが 1 つあり、このプリミティ

ブには 2 つのトランシーバが含まれます (TX と RX が 2 対ずつ)。各 GTPA1_DUAL タイルには 2つの PLL があります。各 PLL のリファレンスクロックは、対応するリファレンスクロックセレ

クション MUX を設定することで個別に選択できます。

表 2-2 : リファレンスクロック入力のポート (GTPA1_DUAL)


REFCLKPWRDNB0

REFCLKPWRDNB1入力

(パッド)非同期クロックバッファ用の非同期パワー

ダウン信号です (アクティブ Low)。

表 2-3 : リファレンスクロック入力の属性 (GTPA1_DUAL)

属性種類説明

CLKRCV_TRST_0 CLKRCV_TRST_1

ブール関数制限されています。この属性は、50Ω 終端抵抗を有

効にします。常に TRUE に設定してください。

CLKINDC_B_0

CLKINDC_B_1ブール関数制限されています。この属性は、50Ω の終端用の終

端電圧を有効にします。常に TRUE に設定してく

ださい。

表 2-4 : ポートおよび属性の設定

入力の種類設定

ポート REFCLKPWRDNB0 = 1 REFCLKPWRDNB1 = 1

属性 CLKINDC_B_0 = 1 CLKINDC_B_1 = 1

CLKRCV_TRST_0 = 1 CLKRCV_TRST_1 = 1




リファレンスクロックセレクションの特徴は次のとおりです。

• 隣接する GTPA1_DUAL タイルへの西方向クロックおよび東方向クロック配線

• 各 GTP PLL で利用可能なクロック入力

• PLL のリファレンスクロックを静的または動的に選択可能

図 2-2 に、 2 つの GTP トランシーバ、 2 つの専用リファレンススクロックピンペア、および東西方

向のリファレンスクロック配線がある GTPA1_DUAL のアーキテクチャを示します。GTPA1_DUALタイル内にある各 PLL では、リファレンスクロック MUX のコンフィギュレーションに基づいて、8個のクロックソースをリファレンスクロックソースとして使用できます。

• 外部ピンからの 2 つのリファレンスクロックピンペア

• PLL0 用の CLK[0/1]0

• PLL1 用の CLK[0/1]1

• 東西からの 2 つのリファレンスクロックピンペア

• PLL0 用の CLKINEAST0 および CLKINWEST0

• PLL1 用の CLKINEAST1 および CLKINWEST1

隣接する GTPA1_DUAL タイルがない場合、対応するポートは未接続となりフローティング状

態になります。

• FPGA ロジックの PLL からの 2 つのリファレンスクロックピンペア

• PLL0 用の PLLCLK[0/1]0

• PLL1 用の PLLCLK[0/1]1

• FPGA ロジックで生成される 2 つのリファレンスクロック信号

• PLL0 用の GCLK[0/1]0

• PLL1 用の GCLK[0/1]1



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図 2-3 に、リファレンスクロックマルチプレクサの構造図を示し、各 PLL へ異なるクロックソー

スが提供される方法を示します。複数のリファレンスクロックがマルチプレクサへ接続される場合

は、 REFSELDYPLL0 および REFSELDYPLL1 ポートが必要になります。

リファレンスクロックマルチプレクサにリファレンスクロックソースを 1 個のみ接続する場合は、各

PLL に 1 つのリファレンスクロックが定義されます。

この場合、 PLL0 のリファレンスクロックソースは CLK00 ポートへ接続、 PLL1 のリファレンスクロックソースは CLK01 ポートへ接続できます。マルチプレクサの制御ポート (REFSELDYPLL0[2:0]および REFSELDYPLL1[2:0] ) を 000 を設定すると、ザイリンクスのソフトウェアツールが複雑なマ

ルチプレクサ構造を処理して、各 GTP トランシーバの PLL に 1 つのリファレンスクロックを使用す

るように配線します。ほとんどの場合、GTPA1_DUAL タイル内にある 2 つのトランシーバは同じ外部

クロックソースを共有し、各 PLL にはリファレンスクロックが 1 つのみ存在します。詳細は、46 ペー

ジの「単一の外部リファレンスクロックを使用する場合」を参照してください。


図 2-2 : GTP トランシーバのリファレンスクロッキング概要図

UG386_c2_12_103009

PLL_SOURCE_0

Controlledby Software

REFCLKPLL1

REFCLKPLL0

PLL_SOURCE_1

CLK10/11

PLL0

0

234567

1

MGTREFCLK1P

MGTREFCLK1N

IBUFDS

PLL1

CLK00/01 MGTREFCLK0P

MGTREFCLK0N

IBUFDS

0

234567

1

PLL_SOURCE_0

Controlledby Software

REFCLKPLL1

REFCLKPLL0

CLKINEAST0/1CLKINWEST0/1

PLL_SOURCE_1

CLK10/11

PLL0

0

234567

1

MGTREFCLK1P

MGTREFCLK1N

IBUFDS

PLL1

CLK00/01MGTREFCLK0P

MGTREFCLK0N

IBUFDS

0

234567

1

GTPA1_DUAL (X0Y0) GTPA1_DUAL (X1Y0)




リファレンスクロックマルチプレクサに複数のリファレンスクロックソースが接続されている場

合は、各 PLL に複数のリファレンスクロックが定義されます。この場合、リファレンスクロック

を動的に選択して切り替える必要があるため、リファレンスクロックを各リファレンスクロック

マルチプレクサ構造へ接続して、必要に応じて REFSELDYPLL[2:0] の設定を変更する必要があり

ます。

1 つの GTPA1_DUAL タイルを含む GTP トランシーバでは、2 つの専用リファレンスクロックピンを共有します。ユーザーデザインでは、 IBUFDS プリミティブをインスタンシエートして、これ

らのリファレンスクロックへアクセスします。これらのクロックは、 GTPA1_DUAL タイル内の

GTP トランシーバで使用できます (MGTREFCLK0P/N が CLK00 を駆動し、 MGTREFCLK1P/Nが CLK01 を駆動する)。また、 GTPA1_DUAL タイルが隣接配置されている場合は、専用のリファ

レンスクロック配線を使用して東西方向の GTP トランシーバへこれらのクロックを配線すること

も可能です。

各 GTP トランシーバは、CLKINEAST0 ポートおよび CLKINEAST1 ポートをソースとする西側の

GTPA1_DUAL タイルからリファレンスクロックを選択できます。東側の GTPA1_DUAL タイル

は、 CLKINWEST0 ポートおよび CLKINWEST1 ポートからクロック供給されます。また、 FPGAPLL の出力クロックを対応する PLLCLK ポートへ接続することによって、トランシーバの専用リ

ファレンスクロックソースとして使用できます。 PLLCLK ポートは、内部テストのために予約さ

れているポートです。


図 2-3 : GTP トランシーバの詳細図

0

1

2

3

4

5

6

7

CLK00GCLK00

PLLCLK00CLKINEAST0

CLK10GCLK10

PLLCLK10CLKINWEST0

REFSELDYPLL0[2:0]

Out

UG386_c2_01_103009

PLL0

0

1

2

3

4

5

6

7

CLK01GCLK01

PLLCLK01CLKINEAST1

CLK11GCLK11

PLLCLK11CLKINWEST1

REFSELDYPLL1[2:0]

Out

User Design Default Configuration

PLL1

GTP Transceiver Reference Clock Selection



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グローバルクロッキングリソースの出力を対応する GCLK ポートへ接続することによって、FPGAの内部グローバルクロックネットが GTP トランシーバへリファレンスクロックを提供できるよ

うになります。FPGA クロッキングリソースは高速動作でジッタを生成するため、これらのリファ

レンスクロックポートは利用可能なクロッキング手法の中でも低いパフォーマンスとなります。

GCLK ポートは、内部テストのために予約されているポートです。


表 2-5 に、 GTP のクロッキングポートを示します。

表 2-5 : GTP のクロッキングポート

ポート方向クロックドメイン

説明

CLK00

CLK01入力クロック IBUFDS プリミティブで駆動される、外部からのジッタ安定クロック

です。

CLK10

CLK11入力クロック IBUFDS プリミティブで駆動される、外部からのジッタ安定クロック

です。

CLKINEAST0

CLKINEAST1入力クロック西側 GTPA1_DUAL タイルからの東方向クロックです。

東側の GTPA1_DUAL タイルは、これらのポートを使用して西側の

GTPA1_DUAL タイルへリファレンスクロックを提供できます (西側

にタイルが隣接している場合のみ)。 CLKINEAST0 が PLL0 を駆動

し、 CLKINEAST1 が PLL1 を駆動します。

CLKINWEST0

CLKINWEST1入力クロック東側 GTPA1_DUAL タイルからの西方向クロックです。

西側の GTPA1_DUAL タイルは、これらのポートを使用して東側の

GTPA1_DUAL タイルへリファレンスクロックを提供できます (東側

にタイルが隣接している場合のみ)。 CLKINWEST0 が PLL0 を駆動

し、 CLKINWEST1 が PLL1 を駆動します。

GCLK00

GCLK01入力クロック FPGA ロジックのグローバルクロックネットからのクロックソース

です。 GCLK00 が PLL0 を駆動し、 GCLK01 が PLL1 を駆動します。

このポートは、内部テストのために予約されているポートです。

GCLK10

GCLK11入力クロック FPGA ロジックのグローバルクロックネットからのクロックソース

です。 GCLK10 が PLL0 を駆動し、 GCLK11 が PLL1 を駆動します。

このポートは、内部テストのために予約されているポートです。

GTPCLKFBEAST[1:0] 出力 N/A TXUSRCLK(0/1) および RXUSRCLK(0/1) から個別に選択可能な、

PLL または DCM の専用フィードバッククロックです。詳細は、およ

びを参照してください。

GTPCLKFBSEL0EAST[1:0] 入力非同期 GTPCLKFBEAST[0] の専用フィードバッククロックセレクタです。

詳細は、およびを参照してください。

00 : TXUSRCLK0

01 : RXUSRCLK0

10 : TXUSRCLK1

11 : RXUSRCLK1




GTPCLKFBSEL0WEST[1:0] 入力非同期 GTPCLKFBWEST[0] の専用フィードバッククロックセレクタです。


00 : TXUSRCLK0

01 : RXUSRCLK0

10 : TXUSRCLK1

11 : RXUSRCLK1

GTPCLKFBSEL1EAST[1:0] 入力非同期 GTPCLKFBEAST[1] の専用フィードバッククロックセレクタです。


00 : TXUSRCLK0

01 : RXUSRCLK0

10 : TXUSRCLK1

11 : RXUSRCLK1

GTPCLKFBSEL1WEST[1:0] 入力非同期 GTPCLKFBWEST[1] の専用フィードバッククロックセレクタです。


00 : TXUSRCLK0

01 : RXUSRCLK0

10 : TXUSRCLK1

11 : RXUSRCLK1

GTPCLKFBWEST[1:0] 出力 N/A TXUSRCLK(0/1) および RXUSRCLK(0/1) から個別に選択可能な、

PLL または DCM の専用フィードバッククロックです。詳細は、およ

びを参照してください。

PLLCLK00

PLLCLK01入力クロック FPGA PLL からの専用クロックです。PLLCLK00 が PLL0 を駆動し、

PLLCLK01 が PLL1 を駆動します。これらのクロックは、 FPGA のBUFPLL リソースから提供されます。このポートは、内部テストのた

めに予約されているポートです。

PLLCLK10

PLLCLK11入力クロック FPGA PLL からの専用クロックです。PLLCLK10 が PLL0 を駆動し、

PLLCLK11 が PLL1 を駆動します。これらのクロックは、 FPGA のBUFPLL リソースから提供されます。このポートは、内部テストのた

めに予約されているポートです。

REFCLKPWRDNB0

REFCLKPWRDNB1入力非同期専用のリファレンスクロックが使用されていない場合は、差動

IBUFDS バッファ (MGTREFCLK0P/N) をパワーダウンモードにし

て消費電力を削減できます。 REFCLKPWRDNB0 は MGTREFCLK0P/N に対応し、 REFCLKPWRDNB1 は MGTREFCLK0P/N に対応します。

1 : オン

0 : オフ

表 2-5 : GTP のクロッキングポート (続き)


説明



UG386 (v2.0) 2009 年 11 月 11 日


表 2-6 に、 GTP のクロック属性を示します。

単一の外部リファレンスクロックを使用する場合

各 GTPA1_DUAL タイルには、外部クロックソースと接続可能な専用リファレンスクロックピン

である 2 つの差動ピンがあります。これらの専用リファレンスクロックピンペアを使用する際は、

IBUFDS プリミティブをインスタンシエートする必要があります。単一の外部リファレンスクロッ

クを使用するモデルの場合、ユーザーデザインは IBUFDS の出力 (O) を GTPA1_DUAL プリミティ

ブの CLK00 および CLK01 入力ポートへ接続します。ユーザーデザインでは、そのほかの未使用

リファレンスクロックポートをフローティング状態のままにできます。IBUFDS 入力ピンは、UCFファイルを使用して制約できます。

REFSELDYPLL0[2:0]

REFSELDYPLL1[2:0]入力非同期 PLL0/PLL1 のリファレンスクロックを動的に選択します。使用するリ

ファレンスクロックが 1 つの場合は、このポートを 000 に設定します。

複数のリファレンスクロックを使用する場合は、次のように

TXPLLREFSELDY を使用して動的に選択します。

000 : CLK00/CLK01 が選択される

001 : GCLK00/GCLK01 が選択される

010 : PLLCLK00/PLLCLK01 が選択される

011 : CLKINEAST0/CLKINEAST0 が選択される

100 : CLK10/CLK11 が選択される

101 : GCLK10/GCLK11 が選択される

110 : PLLCLK10/PLLCLK11 が選択される

111 : CLKINWEST0/CLKINWEST1 が選択される

表 2-5 : GTP のクロッキングポート (続き)


説明

表 2-6 : GTP のクロック属性

属性種類説明

SIM_REFCLK0_SOURCE[2:0] 3 ビットバイナリ

シミュレーションで GTP のリファレンスクロックを選択します。この属

性は、 REFSELDYPLL0[2:0] ポートと同じバイナリ値になる必要があり

ます。

SIM_REFCLK1_SOURCE[2:0] 3 ビットバイナリ

シミュレーションで GTP のリファレンスクロックを選択します。この属

性は、 REFSELDYPLL1[2:0] ポートと同じバイナリ値になる必要があり

ます。




図 2-4 に、ボード上の外部オシレータと接続する差動 GTP クロックピンペアを示します。

図 2-5 に、2 つの GTPA1_DUAL タイルが同じ外部オシレータからクロック提供される方法を示し

ます。

図 2-6 に、4 つの GTPA1_DUAL タイルが同じ外部オシレータからクロック供給されている状態を

示します。この場合、上部の 2 つの GTPA1_DUAL タイルと下部の 2 つの GTPA1_DUAL タイル

分離しています。したがって、IBUFDS プリミティブが 2 つ必要となり、外部オシレータ (またはバッ

ファ ) を両方の差動クロックピンペアへ配線する必要があります。この場合、GTPA1_DUAL プリ

ミティブの専用クロック入力ピンペアとオシレータ (またはバッファ ) の出力は Point-to-Point 接続となります。詳細は、を参照してください。


図 2-4 : 外部クロックソースを使用する単一の GTP_DUAL タイル


図 2-5 : リファレンスクロックを共有する 2 つの GTPA1_DUAL タイル

CLK00 CLK01

IBUFDS

UG386_c2_02_092209

GTPA1_DUAL Tile

CLK00 CLK01

IBUFDS

UG386_c2_03_092209

GTPA1_DUAL Tile

CLK00 CLK01

GTPA1_DUAL Tile



UG386 (v2.0) 2009 年 11 月 11 日


このような場合、ザイリンクスのインプリメンテーションツールは、GTPA1_DUAL タイル内にあ

るリファレンスクロックマルチプレクサを制御して、 GTPA1_DUAL プリミティブへ次のような設

定を適用します。

• REFSELDYPLL0[2:0] = 000

• REFSELDYPLL1[2:0] = 000

使用するクロック入力と一致するように、GTPA1_DUAL プリミティブにシミュレーション専用の属

性を設定する必要があります。外部リファレンスクロックを 1 つ使用する場合は、次の設定を適用

してください。

• SIM_REFCLK0_SOURCE[2:0] = 000

• SIM_REFCLK1_SOURCE[2:0] = 000

複数の外部リファレンスクロックを使用する場合

図 2-7 に、2 つの外部リファレンスクロックを使用して各 GTPA1_DUAL タイルを駆動する場合の

配線を示します。

X0Y0 には 2 つのリファレンスクロックソースがあります。 1 つ目のリファレンスクロックソー

スは、専用のリファレンスクロックピンペア (MGTREFCLK0P/N) から供給されるクロックであ

り、 2 つ目のリファレンスクロックは、 X1Y0 の専用リファレンスクロックソースの 1 つであり、

MGTREFCLK1P/N から供給されるクロックです。同様に、X1Y0 の 1 つ目のリファレンスクロッ


図 2-6 : 単一の外部オシレータを共有する 4 つの GTPA1_DUAL タイル

CLK00 CLK01

IBUFDS

UG386_c2_04_092209

GTPA1_DUAL Tile

CLK00 CLK01

GTPA1_DUAL Tile

CLK00 CLK01

IBUFDS

GTPA1_DUAL Tile

CLK00 CLK01

GTPA1_DUAL Tile



PLL

クソースは、専用のリファレンスクロックピンペア (MGTREFCLK1P/N) から供給されるクロッ

クです。 2 つ目のリファレンスクロックソースは、 X0Y0 の専用リファレンスクロックソースの

1 つであり、 GTRREFCLK0P/N から供給されるクロックです。

図 2-7 の場合、リファレンスクロックマルチプレクサ構造には 2 つ以上のリファレンスクロック

ソースが提供されているため、ユーザーデザインでは適切なクロック入力ポートへの接続が要求さ

れます。この図は、 REFCLKPLL、 CLKINWEST、および CLKINEAST ポートを使用して、隣接

するタイルから専用リファレンスクロックへのアクセス方法を示します。

オンザフライでリファレンスクロックソースを変更する必要があるマルチレートデザインの場合

は、REFSELDYPLL0[2:0] ポートおよび REFSELDYPLL0[2:0] ポートを使用してソースを動的に

選択します。使用するクロック入力と一致するように、 GTPA1_DUAL プリミティブにシミュレー

ション専用の属性 (SIM_REFCLK0_SOURCE[2:0] および SIM_REFCLK1_SOURCE[2:0] ) を設

定する必要があります。選択完了後は、ユーザーデザインがアクティブ High の GTPRESET0 ポー

トと GTPRXRESET1 ポートを経由して PLL0 または PLL1 のいずれかまたは両方をリセットする

必要があります。 GTPRESET0 ポートと GTPRESET1 ポートは非同期であるため、ユーザーデザ

インは FPGA ロジックでサポートされるシステムクロックの 1 サイクル間パルスを与えます。両リ

ファレンスクロックに対する適切な PLL 分周器設定の詳細は、 49 ページの「PLL」セクションを

参照してください。

PLL

機能の説明

各 GTPA1_DUAL タイルには 2 つの PLL (PLL0 および PLL1) があります。GTPA1_DUAL ブロッ

クにある 2 つのレーンが同一ラインレートまたは倍数ラインレートで動作する場合、1 つの PLL を共有して消費電力を削減できます。 2 つのレーンが異なるラインレートで動作する場合は、レーン

0 が PLL0 を使用し、レーン 1 が PLL1 を使用します。 GTPA1_DUAL ブロックの各レーンの TXと RX データパスは、同じレートまたは倍数レートで動作する必要があります。

PLL の標準動作範囲は、 1.2288GHz ～ 1.5625GHz です (正確な範囲は『Spartan-6 FPGA データ

シート』を参照してください)。これによって、サポートされるラインレートの範囲は 2.457Gb/s ～3.125Gb/s となります。これらの範囲 (1.2288Gb/s ～ 1.62Gb/s および 0.614Gb/s ～ 0.810Gb/s) をサポートするため、クロック分周器を使用して PLL 出力を 2 分周または 4 分周できます。低いライ

ンレートをサポートする場合は、FPGA ロジックのオーバーサンプリング技術を使用する必要があ

ります。


図 2-7 : 複数の外部リファレンスクロック

UG386_c2_13_103009

GTPA1_DUAL

(X0Y0)

MGTREFCLK1P

MGTREFCLK1N

IBUFDS

CLK00

CLK01

CLK10

CLK11

CLKINWEST0

CLKINWEST1

REFCLKPLL0

REFCLKPLL1

GTPA1_DUAL

(X1Y0)

CLK00

CLK01

CLK10

CLK11

REFCLKPLL0

REFCLKPLL1

CLKINEAST0

CLKINEAST1

MGTREFCLK0P

MGTREFCLK0N

IBUFDS



UG386 (v2.0) 2009 年 11 月 11 日


PLL の入力クロックセレクションについては、40 ページの「リファレンスクロックの選択および分

配」を参照してください。 PLL 出力は TX および RX クロック分周器ブロックへ接続し、これらの

ブロックでは PMA ブロックや PCS ブロックで使用されるシリアルクロックおよびパラレルクロックの生成を制御します。これらのブロックの詳細は、およびを参照してください。

図 2-9 に、PLL アーキテクチャの詳細図を示します。良のジッタパフォーマンスを実現するには、

位相ノイズの低い PLL 入力を使用することを推奨します。入力クロックは、位相周波数検出器を通

過する前に M 値で分周可能です。フィードバック分周器 (N1 および N2) が、VCO の倍数レートお

よび PLL の出力周波数を決定します。ロックインジケータ (Lock Indicator) ブロックは、リファレ

ンスクロックの周波数と VCO フィードバッククロックの周波数を比較して、周波数ロックの完了

を判断します。


図 2-8 : トップレベルの PLL アーキテクチャ


図 2-9 : PLL の詳細図

RE

FC

LK D

istr

ibut

ion

PLL0

TXClock

Dividers

RXClock

Dividers

TX PMA

Lane 0

TX PCS

RX PMA

RX PCS

UG386_c2_05_051509

PLL1

PLL_SOURCE_1

PLL_SOURCE_0

TXClock

Dividers

RXClock

Dividers

TX PMA

Lane 1

TX PCS

RX PMA

RX PCS

PLLCLKIN

/ M

LockIndicator

PhaseFrequencyDetector

ChargePump

LoopFilter VCO

PLLLOCKED

PLLCLKOUT

/ N1/ N2

UG386_c2_06_051509



PLL

式 2-1 に、 PLL の出力周波数 (GHz) を求める式を示します。

式 2-1

式 2-2 に、ラインレート (Gb/s) を求める式を示します。 D は、 PLL 出力を分周する値であり、ク

ロック分周ブロックに設定されています。

式 2-2

表 2-7 に、分周器ブロックで使用される属性および一般的な値を示します。


表 2-8 に、 PLL のポートを示します。

表 2-7 : PLL 分周器の属性および一般的な値

ファクタ属性有効値

M PLL_DIVSEL_REF 1、 2

N1 信号ポートで制御される : INTDATAWIDTH(0/1)

4、 5

INTDATAWIDTH = 0 の場合は N1 = 4

INTDATAWIDTH = 1 の場合は N1 = 5

N2 PLL_DIVSEL_FB_(0/1) 1、 2、 4、 5

D PLL_TXDIVSEL_OUT_(0/1)

PLL_RXDIVSEL_OUT_(0/1)1、 2、 4

fPLLClkout fPLLClkinN1 N2×

M--------------------×=

fLineRatefPLLClkout 2×

D-----------------------------------=

表 2-8 : PLL のポート


説明

GTPRESET0

GTPRESET1入力非同期 GTPA1_DUAL タイル用のアクティブ High のリセット信号であり、リセッ

トシーケンスを開始して PLL をリセットします。GTPA1_DUAL タイルの

レーン 0 とレーン 1 が同じ PLL を共有している場合、この PLL をリセッ

トするためには GTPRESET0 と GTPRESET1 が同時にアサートされる必

要があります。

INTDATAWIDTH0

INTDATAWIDTH1入力非同期このポートは、内部データパス幅および PLL の N1 フィードバック分周値

(50 ページの図 2-9 参照) を定義します。

0 : 内部データパス幅は 8 ビット、 PLL N1 分周値は 4

1 : 内部データパス幅は 10 ビット、 PLL N1 分周値は 5PLLLKDET0

PLLLKDET1出力非同期アクティブ High の PLL 周波数ロック信号であり、PLL 周波数があらかじ

め定義されたトレランス範囲内であることを示します。この条件が満たさ

れるまで、 GTP トランシーバおよびそのクロック出力の精度は保証されま

せん。

PLLLKDETEN0

PLLLKDETEN1入力非同期 PLL のロック検出器を有効にします。このポートは常に High に接続される

必要があります。

PLLPOWERDOWN0

PLLPOWERDOWN1入力非同期アクティブ High の PLL パワーダウン信号です。



UG386 (v2.0) 2009 年 11 月 11 日


表 2-9 に、 PLL の属性を示します。

表 2-9 : PLL の属性

属性種類説明

PLL_COM_CFG_0

PLL_COM_CFG_124 ビットの

16 進数

予約されています。Spartan-6 FPGA GTP TransceiverWizard で推奨される値を使用してください。

PLL_CP_CFG_0

PLL_CP_CFG_18 ビットの

16 進数


PLL_DIVSEL_FB_0

PLL_DIVSEL_FB_1整数この属性は、 50 ページの図 2-9 の N2 です。 2 つ

の PLL フィードバック分周器のうち一つを指定

し、一般的な設定は、 1、 2、 4、および 5 です。

PLL_DIVSEL_REF_0

PLL_DIVSEL_REF_1整数この属性は、50 ページの図 2-9 の M です。リファ

レンスクロック入力分周器の値を指定します。一

般的な値は、 1 および 2 です。

PLL_SATA ブール関数予約されています。Spartan-6 FPGA GTP TransceiverWizard で推奨される値を使用してください。

PLL_SOURCE_0

PLL_SOURCE_1文字列この属性は、マルチプレクサのセレクト信号です

(50 ページの図 2-8 参照)。レーンに供給されるク

ロックソース (PLL0 または PLL1) を指定します。

有効値は、 PLL0 および PLL1 です。

PLL_SOURCE_0 = PLL1 かつ

PLL_SOURCE_1 = PLL0 は、有効な設定ではあり

ません。

PLL_TXDIVSEL_OUT_0

PLL_TXDIVSEL_OUT_1

PLL_RXDIVSEL_OUT_0

PLL_RXDIVSEL_OUT_1

整数この属性は、式 2-2 の D であり、クロック分周器

ブロック内にある PLL 出力分周器の値を指定しま

す。有効な値は、 1、 2 および 4 です。

PLLLKDET_CFG_0

PLLLKDET_CFG_13 ビットバイナリ


TX_TDCC_CFG 2 ビット

バイナリ




PLL

標準プロトコルの PLL 設定

表 2-10 に、いくつかの標準プロトコルにおける PLL 分周器の設定例を示します。

表 2-10 : 標準プロトコルにおける PLL 分周器の設定

規格ラインレート

[Gb/s]内部データ幅

[8b/10b]PLL 周波数

[GHz]

REFCLK 周波数 [MHz]

最小 REFCLK 周波数を

使用した場合

標準 N1 N2 D M

XAUI 3.125 10b 1.5625 156.25 5 2 1 1

GigE 1.25 10b 1.25 125 5 2 2 1

Aurora 3.125 10b 1.5625 312.5 5 2 1 1

2.5 10b 1.25 125 5 2 1 1

1.25 10b 1.25 125 5 2 2 1

Serial RapidIO 3.125 10b 1.5625 156.25 5 2 1 1

2.5 10b 1.25 125 5 2 1 1

1.25 10b 1.25 125 5 2 2 1

SATA 3 10b 1.5 150 5 2 1 1

1.5 10b 1.5 150 5 2 2 1

PCIe100MHz REFCLK(1)

2.5 10b 1.25 100 5 5 1 2

PCIe追加マージン

2.5 10b 1.25 125 5 2 1 1

CPRI 3.072 10b 1.536 153.6 5 2 1 1

2.4576 10b 1.2288 122.88 5 2 1 1

1.2288 10b 1.2288 122.88 5 2 2 1

OBSAI 3.072 10b 1.536 153.6 5 2 1 1

1.536 10b 1.536 153.6 5 2 2 1

DisplayPort 2.7 10b 1.35 135 5 2 1 1

1.62 10b 1.62 162 5 2 2 1

GPON1 2.488 8b 1.244 155.52 4 2 1 1

1.244 10b 1.244 155.52 4 2 2 1

メモ : 1. 追加のシステムマージンに対応する場合は、 125MHz のリファレンスクロックを使用してください。



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リセット

機能の説明

GTPA1_DUAL タイルは、 GTP トランシーバを使用する前に必ずリセットしてください。

GTPA1_DUAL タイルのリセット方法は 3 つあります。

1. FPGA に電源を投入してコンフィギュレーションします。電源投入によるリセットプロセスの

詳細は、このセクションで説明します。

2. GTPRESET ポートを High に駆動し、GTPA1_DUAL タイル全体の非同期リセット信号をトグ

ルします。 GTPRESET の詳細は、このセクションで説明します。

3. ブロックのリセット信号を 1 つまたは複数のアサートして、タイル内の特定のサブコンポーネ

ントをリセットします。このリセット方法の詳細は、各サブコンポーネントのセクションで説

明します (59 ページの表 2-13 参照)

図 2-10 に、 GTPA1_DUAL のリセット階層図を示します。


図 2-10 : GTPA1_DUAL のリセット階層図

GTPA1_DUAL RESET After Configuration

GTP1GTP0

UG386_c2_07_100709

TXRESET1 RXCDRRESET1

RXRESET1

RXBUFRESET1

TXRESET0RXCDRRESET0

RXRESET0

RXBUFRESET0

GTPRESET0 GTPRESET1

Falling edge ofPLLPOWERDOWN1

Falling edge ofPLLPOWERDOWN0



リセット


表 2-11 に、リセットのポートを示します。

表 2-11 : リセットのポート

ポート (1) 方向ドメイン説明

GTPRESET0(2)

GTPRESET1(3) 入力非同期

このポートが High 駆動されると、 GTPA1_DUAL タイル全体のリ

セットシーケンスが開始し、その後ディアサートされます。このシー

ケンスは約 120μs 間で完了し、GTPA1_DUAL タイルのすべてのサブ

コンポーネントをリセットします。

GTPA1_DUAL タイルの GTP0 と GTP1 が同じ PLL を共有している

場合、両方のリセット (GTPRESET0 および GTPRESET1) が同時に

アサートされるように接続する必要があります。

GTPTEST0[7:0]

GTPTEST1[7:0]入力非同期予約されています。 00010000 に接続されます。

PRBSCNTRESET0 PRBSCNTRESET1 入力

RXUSRCLK20

RXUSRCLK21PRBS エラーカウンタをリセットします。

RESETDONE0RESETDONE1 出力非同期

GTP トランシーバのリセットが完了し、使用可能な状態になると Highになります。この信号を適切に動作させるには、CLKIN およびすべて

の GTP トランシーバのクロック入力 (TXUSRCLK、 TXUSRCLK2、RXUSRCLK、 RXUSRCLK2) が駆動される必要があります。

RXBUFRESET0(2)

RXBUFRESET1(3) 入力非同期アクティブ High のリセット信号であり、RX エラスティックバッファ

ロジックをリセットします。

RXCDRRESET0(2)

RXCDRRESET1(3) 入力非同期

RX CDR およびこのチャネルに対する PCS の RX 部分それぞれのリ

セット信号。 CDR の現時点のロックを中止して共有 PLL の周波数に

戻すには、この信号を High に駆動します。

RXRESET0(2)

RXRESET1(3) 入力非同期アクティブ High リセット信号であり、RX PCS ロジックをリセットし

ます。

TXRESET0(2)

TXRESET1(3) 入力非同期位相アライメント FIFO、8B/10B エンコーダ、FPGA TX インターフェ

イスを含む GTP トランスミッタの PCS をリセットします。

メモ : 1. ポート名の末尾に 0 および 1 が付いている場合、それらは GTP0 および GTP1 にそれぞれ関連しています。

2. これらのリセットがアクティブの時、 RESETDONE0 は Low に駆動されます。すべてのリセットは非同期で、立ち上がりエッジでトリガし、また特定のクロックドメインに内部同期しています。これらのリセット信号のいずれかがアサートされると、ディアサートされるまで内部リセット FSM がリセット状態を保持します。

3. これらのリセットがアクティブの時、 RESETDONE1 は Low に駆動されます。すべてのリセットは非同期で、立ち上がりエッジでトリガし、また特定のクロックドメインに内部同期しています。これらのリセット信号のいずれかがアサートされると、ディアサートされるまで内部リセット FSM がリセット状態を保持します。



UG386 (v2.0) 2009 年 11 月 11 日


表 2-12 に、リセットの属性を示します。

表 2-12 : リセットの属性

属性(1) 種類説明

CDR_PH_ADJ_TIME_0[4:0]

CDR_PH_ADJ_TIME_1[4:0]5 ビットバイナリ電気的アイドル状態のとき、 CDR の位相リセット信号がディア

サートされてから、 PCI Express® 動作のオプショナルリセット

シーケンスが完了するまでの待機時間を示します。

RX_EN_IDLE_HOLD_CDR_0

RX_EN_IDLE_HOLD_CDR_1ブール関数電気的アイドル状態のとき、 PCI Express 動作のオプショナルリ

セットシーケンス中に CDR の内部ステートを保持できます。

RX_EN_IDLE_RESET_BUF_0

RX_EN_IDLE_RESET_BUF_1ブール関数 TRUE の場合、 RX 入力に有効な信号が現れない場合にはエラス

ティックバッファがリセットされます。 RX_IDLE_HI_CNT_0、RX_IDLE_HI_CNT_1、 RX_IDLE_LO_CNT_0、および

RX_IDLE_LO_CNT_1 属性と併用されます。

RX_EN_IDLE_RESET_PH_0

RX_EN_IDLE_RESET_PH_1ブール関数電気的アイドル状態のとき、 PCI Express 動作のオプショナルリ

セットシーケンス中に CDR 位相回路をリセットします。

RX_EN_IDLE_RESET_FR_0

RX_EN_IDLE_RESET_FR_1ブール関数電気的アイドル状態のとき、 PCI Express 動作のオプショナルリ

セットシーケンス中に CDR 周波数回路をリセットします。

RX_EN_MODE_RESET_BUF_0

RX_EN_MODE_RESET_BUF_1ブール関数 RXCHBONDMASTER(0/1) または RXCHBONDSLAVE(0/1)

ポートが変更する際、 RX エラスティックバッファを自動リセッ

トする機能を有効にします。を参照してください。

RX_IDLE_HI_CNT_0[3:0]

RX_IDLE_HI_CNT_1[3:0]4 ビットバイナリ RX 入力に有効なデータが現れないことを受けて、 RX エラス

ティックバッファをリセットする際に併用されるプログラム可

能なカウンタです。エラスティックバッファのリセットがアサー

トされるまで、 RX 入力が電気的アイドル状態を保持する時間を

指定します。

RX_IDLE_LO_CNT_0[3:0]

RX_IDLE_LO_CNT_1[3:0]4 ビットバイナリ RX 入力に有効なデータが検出されたとき RX エラスティック

バッファのリセット状態を解除するときに使用されるプログラム

可能なカウンタです。 RX エラスティックバッファのリセットが

解除されるまで、RX 入力が有効なデータを保持する (電気的アイ

ドル状態ではない) 時間を指定します。

メモ : 1. 属性名の末尾に 0 および 1 が付いている場合、それらは GTP0 および GTP1 にそれぞれ関連しています。



リセット

コンフィギュレーション完了後の GTP リセット

図 2-11 に、電源投入された GTPA1_DUAL タイルのコンフィギュレーション完了後に実行される

GTPA1_DUAL のリセットシーケンスを示します。

コンフィギュレーション後のリセットシーケンスは、GTPA1_DUAL タイル内の次の部分に影響を

与えます。

• PMA PLL0

• PMA PLL1

• GTP0 のトランスミッタ部分 (PMA および PCS)

• GTP0 のレシーバ部分 (PMA および PCS)



GTPRESET アサート後の GTP のリセット

図 2-12 は、図 2-11 と類似していますが、 GTPRESET 信号に対応してリセットシーケンスが開始さ

れます。GTPRESET 信号は非同期リセット信号です。通常動作時に PLLPOWERDOWN 信号が Highから Low へ遷移するときは常に、同じリセットシーケンスが実行されます。 PLLPOWERDOWN の詳細は、 63 ページの「パワーダウン」を参照してください。

GTPRESET0 シーケンスは、 GTPA1_DUAL タイルの次の部分に影響を与えます。

• PMA PLL0




図 2-11 : コンフィギュレーション後の GTPA1_DUAL リセットシーケンス

RESETDONE(0/1)

Reset FSM

GSR

Wait Reset in Progress

~120 µs

Idle

UG386_c2_08_092309


図 2-12 : GTPRESET信号でトリガされるリセットシーケンス

RESETDONE(0/1)

Reset FSM

GTPRESET(0/1)

Wait Reset in Progress

~120 µs

Idle

UG386_c2_09_092309

Idle



UG386 (v2.0) 2009 年 11 月 11 日


GTPRESET1 シーケンスは、 GTPA1_DUAL タイルの次の部分に影響を与えます。

• PMA PLL1



GTP コンポーネントレベルリセット

コンポーネントのリセットは、特殊な場合に使用されます。これらのリセットは、特定の

GTPA1_DUAL サブセクションをリセットする必要がある場合のみ実行します。コンポーネントレベルのリセット信号の詳細は、 55 ページの表 2-11 を参照してください。

RXUSRCLK2 に同期する PRBSCNTRESET を除いて、すべてのコンポーネントリセット信号は

非同期です。

リンクアイドルリセットのサポート

電気的アイドル状態のとき、レシーバのクロックデータリカバリ (CDR) 回路のロックが解除され

る可能性があります (参照)。アイドル状態の後に CDR を再開させる場合は、

RX_EN_IDLE_RESET_PH、RX_EN_IDLE_RESET_FR、および RX_EN_IDLE_HOLD_CDR 属性を TRUE に設定してください。 CDR_PH_ADJ_TIME 属性では、 CDR 位相リセットがディア

サートされるまでの待機時間を設定します。この値は、デフォルト値を使用してください。

RX_EN_IDLE_RESET_BUF 属性では、 GTP トランシーバの RX エラスティックバッファのリ

セットシーケンスを有効にします。RX_EN_IDLE_RESET_BUF 属性が TRUE に設定されている

場合、RX ピンペアの電気的アイドル状態が終了後、GTP トランシーバの RX エラスティックバッ

ファは自動的にリセット状態に保持されて再初期化されます。 RX_IDLE_HI_CNT 属性および

RX_IDLE_LO_CNT 属性で、 RX エラスティックバッファのリセットシーケンスのタイミングを

制御します。これらの値はデフォルトを使用してください。

GTPA1_DUAL タイルのリセット

各 GTPA1_DUAL タイルのサブコンポーネントをリセットする方法はいくつかあります。表 2-13に、 GTPA1_DUAL タイルをリセットするすべての方法、およびリセットの対象になるサブコン

ポーネントを示します。



リセット

表 2-13 : リセットポートおよび影響を受けるコンポーネント

コンポーネント

コン

フィギ

ュレー

ション

GTP

RE

SE

T0G

TPR

ES

ET1

PLLP

OW

ER

DO

WN

0P

LLPO

WE

RD

OW

N1

( 立ち下が

りエ

ッジ

)

TXR

ES

ET0TX

RE

SET1

RX

CD

RR

ES

ET0

RX

CD

RR

ES

ET1

RX

RE

SE

T0R

XR

ES

ET1

RX

BU

FRE

SET0

RX

BU

FRE

SET1

PR

BSC

NTR

ES

ET0

PR

BSC

NTR

ES

ET1

GTP からボードの

インターフェイス

終端抵抗のキャリブレーション *

共有リソース PMA PLL * * *PLL ロック検出 * * *リセット制御 * * *電力制御 * * *クロッキング * * *DRP *

TX PCS FPGA TX インターフェイス * * * *8B/10B エンコーダ * * * *TX バッファ * * * *PRBS ジェネレータ * * * *極性制御 * * * *

TX PMA PISO * * *TX プリエンファシス * * *TX の OOB および PCI * * *TX ドライバ * * *



UG386 (v2.0) 2009 年 11 月 11 日


GTP_DUAL タイルを動作可能な状態にするも一般的なリセット方法は、コンフィギュレーショ

ン後のリセットおよび GTPRESET ポートを使用したリセットですが、これ以外のリセットポート

を使用する場合もあります。表 2-14 に、一般的な状況および推奨するリセット方法を示します

RX PCS FPGA RX インターフェイス * * * * *RX エラスティックバッファ * * * * * *RX ステータス制御 * * * * *8B/10B デコーダ * * * * *カンマ検出とアライメント * * * * *RX LOS ステートマシン * * * * *RX 極性 * * * * *PRBS チェッカ * * * * * *

RX PMA SIPO * * * *RX CDR * * * *RX の終端とイコライゼーション * * *RX OOB * * * *

ループバックループバックパス * * *

表 2-13 : リセットポートおよび影響を受けるコンポーネント (続き)

コンポーネント

コン

フィギ

ュレー

ション

GTPR

ES

ET0

GTPR

ES

ET1

PLLP

OW

ER

DO

WN

0P

LLPO

WE

RD

OW

N1

( 立ち下が

りエ

ッジ

)

TXR

ES

ET0

TXR

ES

ET1

RX

CD

RR

ES

ET0

RX

CD

RR

ES

ET1

RXR

ES

ET0

RXR

ES

ET1

RX

BU

FRE

SE

T0R

XB

UFR

ES

ET1

PR

BS

CN

TRE

SE

T0P

RB

SC

NTR

ES

ET1

表 2-14 : 一般的な状況で推奨されるリセット方法

状況リセットするコンポーネント (1) 推奨されるリセット方法 (2)

電源投入およびコンフィギュレー

ション完了後

GTPA1_DUAL タイル全体コンフィギュレーション後の自動リセット

リファレンスクロックの電源投入後 PMA PLL GTPRESET(0/1)

リファレンスクロックの変更後 PMA PLL GTPRESET(0/1)

パラレルクロックソースのリセット TX PCS、RX PCS、位相アライメント TXRESET(0/1)、 RXRESET(0/1)



リセット

例

電源投入およびコンフィギュレーション

すべての GTPA1_DUAL タイルは、コンフィギュレーション後、自動的にリセットされます。すべ

てのトランシーバの終端インピーダンスを正確にキャリブレートするには、コンフィギュレーショ

ン前に、キャリブレーション抵抗およびキャリブレーション抵抗リファレンスの電源を投入する必


リファレンスクロックの電源投入後

リファレンスクロックソースおよび GTPA1_DUAL タイルへの電源は、FPGA をコンフィギュレー

ションする前に使用可能となっている必要があります。特に、PLL ベースのクロックソース (例 : 電圧制御水晶発振器) を使用する場合は、コンフィギュレーション前にリファレンスクロックが安定し

ている必要があります。コンフィギュレーション後に、リファレンスクロックまたは GTPA1_DUALタイルへ電源投入する場合は、 GTPRESET を適用して PMA PLL をロックします。

リファレンスクロックの変更後

GTPA1_DUAL タイルへのリファレンスクロック入力が変更されるたびに、新たな周波数に対して

確実にロックできるように RX PLL をリセットする必要があります。この場合には GTPRESETポートを使用してください。

パラレルクロックソースのリセット

適切な動作を実現するには、TXUSRCLK、RXUSRCLK、TXUSRCLK2、および RXUSRCLK2 を駆動するクロックが安定している必要があります。通常、これらのクロックは位相および周波数の

要件を満たすために、 FPGA の PLL または DCM を使用して駆動されます。 DCM または PLL のロックが解除されて不正な値が出力され始めた場合は、 TXRESET および RXRESET を使用して

クロックソースが再びロックするまでトランシーバ PCS をリセット状態に保持してください。

TX または RX バッファをバイパスして位相アライメントを使用している場合は、クロックソース

の再ロック後に、再度位相アライメントを実行してください。

リモート側の電源投入後 RX CDR RX_EN_IDLE_RESET_PH_(0/1)、RX_EN_IDLE_RESET_FR_(0/1)、および RX_EN_IDLE_HOLD_CDR_(0/1) を TRUEに設定することで、ビルトインのリセット

シーケンサがこれらの状況を自動的にセット

します。

PCI Express の電気的アイドル状態

終了後

RX CDR

RXN/RXP の接続後 RX CDR

TX バッファエラー後 TX バッファ TXRESET(0/1)

RX バッファエラー後 RX エラスティックバッファ RXBUFRESET(0/1)

チャネルボンディング前 RX CDR、 CDR のロック後に RXBUFFER

RXBUFRESET(0/1) をアサート、または

RX_EN_IDLE_RESET_BUF_(0/1) を TRUEに設定して自動リセットを使用します。

PRBS エラー後 PRBS エラーカウンタ PRBSCNTRESET(0/1)

メモ : 1. これらのリセットは、 GTP0 および GTP1 の両方のトランシーバへ適用されます。

2. 推奨するリセット方法を使用すると、 GTP_DUAL タイルのほかのコンポーネントへの影響を小限に抑えることができます。

表 2-14 : 一般的な状況で推奨されるリセット方法 (続き)

状況リセットするコンポーネント (1) 推奨されるリセット方法 (2)



UG386 (v2.0) 2009 年 11 月 11 日


リモート側の電源投入後

入力データのリモート側ソースの電源が、そのデータを受信する GTP トランシーバより後に電源

投入される場合は、入力データに対して確実にロックするために RX CDR をリセットする必要があ

ります。 58 ページの「リンクアイドルリセットのサポート」のガイドラインに従うことによって、

電気的アイドル状態後のリセットプロセスが自動で実行されます。

電気的アイドルリセット

GTP トランシーバへの RX 入力の差動電圧が OOB または電気的アイドルレベルまで降下すると、

周波数の急激な変動により、RX CDR のロックが解除される可能性があります。58 ページの「リン

クアイドルリセットのサポート」のガイドラインに従うことによって、電気的アイドル状態後のリ

セットプロセスが自動で実行されます。

RXN/RXP の接続後

GTP トランシーバへの RX データが、プラグインおよびアンプラグ可能なコネクタから入力されてい

る場合、データソースがプラグインされたときに入力データに対して確実にロックするように、 RXCDR をリセットする必要があります。 58 ページの「リンクアイドルリセットのサポート」のガイ

ドラインに従うことによって、電気的アイドル状態後のリセットプロセスが自動で実行されます。

TX バッファエラー後

TX バッファのオーバーフローまたはアンダーフローが発生した場合、適切に動作を継続させるた

めに、 TXRESET ポートを使用してこのバッファをリセットする必要があります。

RX バッファエラー後

RX エラスティックバッファのオーバーフローまたはアンダーフローが発生した場合、適切に動作

を継続させるために、RXBUFRESET ポートを使用して RX エラスティックバッファをリセットす

る必要があります。

チャネルボンディング前

適切なチャネルボンディングを行う場合には、同じリカバリクロック周波数を使用して、ボンディ

ングされたすべてのトランシーバの RX エラスティックバッファへ書き込み、そして同じ

RXUSRCLK 周波数を使用してこのバッファから読み出す必要があります。

ボンディングされたすべてのトランシーバに対して同じ RXUSRCLK 周波数を供給するには、

BUFG などの低スキューのクロックバッファを使用して、同一クロックソースからすべての

RXUSRCLK ポートを駆動してください。また、クロックソースが安定するまで、ボンディングは

実行しないでください。

ボンディングされたすべてのトランシーバに対して同じリカバリクロックを供給する場合の条件

は次のとおりです。

• すべての TX データソースは、同じリファレンスクロックに対してロックする。

• 接続されたすべてのトランシーバは、入力データに対して CDR をロックする。

チャネルボンディングで必要なリセットは、次のとおりです。

• ボンディングされたすべてのトランシーバの CDR を自動的にリセットするためには、

RX_EN_IDLE_RESET_PH、RX_EN_IDLE_RESET_FR、および RX_EN_IDLE_HOLD_CDR を TRUE に設定する。

• これらのトランシーバすべてで CDR がロックし、ビットがアライメントされるまで待機する。



パワーダウン

• ボンディングされたすべてのトランシーバに対して RXBUFRESET をアサート、または

RXBUFRESET シーケンスを有効にする属性 (RX_EN_IDLE_RESET_BUF = TRUE) を使用

してリセットプロセスを自動的に実行させる。

• チャネルボンディングを実行する。

CDR のロックを検出する推奨方法については、を参照してください。

PRBS エラー後

PRBS エラーの発生後は、 PRBSCNTRESET をアサートして RXPRBSERR をクリアします。

パワーダウン

機能の説明

GTP トランシーバには、さまざまなパワーダウンモードがあります。これらのモードは、一般的な

パワーダウン機能および PCI Express と SATA 規格で定められているパワーダウン機能をサポート

します。

GTP トランシーバでは、異なるレベルの電力制御が可能です。各方向のチャネルは、それぞれ

TXPOWERDOWN および RXPOWERDOWN を使用して個別に消費電力を制御できます。

各 PLLPOWERDOWN ポートは、 PLL_SOURCE 属性で選択される PLL へ直接作用します。


表 2-15 に、パワーダウン用のポートを示します。

表 2-15 : パワーダウン用のポート


PLLPOWERDOWN0PLLPOWERDOWN1

入力非同期このレーンの PLL の消費電力を削減するための入力で

す。各レーンの PLL 選択には、 PLL_SOURCE_(0/1) 属性を使用します。この入力ポートは、関連する PLL へ直

接作用します。

TXPOWERDOWN0[1:0]

TXPOWERDOWN1[1:0]入力 TXSURCLK2

(TXPDOWNASYNCH で非同期になる)

PCIe® PIPE エンコーディングに応じて TX レーンの消費

電力を削減します。

00 : P0 (通常動作)

01 : P0s ( リカバリ時間が短い)

10 : P1 (リカバリ時間が長い。レシーバ検出機能はオン)

11 : P2 (消費電力がも低い状態)

これらのパワーダウンステート間の移行時間は属性で制

御できます。

TXPDOWNASYNCH0TXPDOWNASYNCH1

入力非同期 TXELECIDLE(0/1) および TXPOWERDOWN(0/1) が同

期信号または非同期信号のいずれで処理されるかを決定

します。



UG386 (v2.0) 2009 年 11 月 11 日


表 2-16 に、パワーダウンの属性を示します。

一般的なパワーダウン機能

GTP トランシーバには、多様なアプリケーションで使用できるパワーダウン機能があります。

表 2-17 に、これらの機能を示します。

PLL のパワーダウン

PLL のパワーダウンモードを有効にするには、アクティブ High の PLLPOWERDOWN 信号をア

サートします。POWERDOWN 信号がアサートされると、対応する PMA PLL がパワーダウンモー

ドとなります。結果として、その PMA PLL から派生するすべてのクロックは停止します。図 2-13に、PCS からの PLLPOWERDOWN が、PLL_SOURCE で選択された PLL を制御するようすを示

します。

RXPOWERDOWN0[1:0]

RXPOWERDOWN1[1:0]入力非同期 PCIe PIPE エンコーディングに応じて RX レーンの消費

電力を削減します。

00 : P0 (通常動作)

01 : P0s ( リカバリ時間が短い)

10 : P1 ( リカバリ時間が長い)


表 2-15 : パワーダウン用のポート (続き)


表 2-16 : パワーダウンの属性

属性種類説明

PLL_SOURCE_0

PLL_SOURCE_11 ビットバイナリ

各レーンのクロッキングソースを指定します。デフォルトでは、レーン 0 がPLL0 を使用し、レーン 1 が PLL1 を使用しますが、いずれかの PLL を共有

することも可能です。共有する場合、PLL はレーンからのリセット /パワーダウ

ンコマンドに対してのみ応答します。

TRANS_TIME_FROM_P2_0

TRANS_TIME_FROM_P2_112 ビット 16 進数

PCIe 動作の P2 ステートから別のパワーダウンモードへの移行時間を設定し

ます。

TRANS_TIME_NON_P2_0

TRANS_TIME_NON_P2_18 ビット 16 進数

PCIe 動作の P2 ステート以外のモード間の移行時間を設定します。

TRANS_TIME_TO_P2_0

TRANS_TIME_TO_P2_110 ビット 16 進数

PCIe 動作の場合、 P2 ステートへの移行時間を指定します。

表 2-17 : 基本的なパワーダウン機能のまとめ

機能制御ポート影響

PLL のパワーダウン PLLPOWERDOWN(0/1) GTP トランシーバの PLL へ影響します。

PLL_SOURCE_(0/1) で指定される PLLをパワーダウンモードにします。

TX のパワーダウン TXPOWERDOWN(0/1)[1:0] GTP トランシーバの TX へ影響します。

RX のパワーダウン RXPOWERDOWN(0/1)[1:0] GTP トランシーバの RX へ影響します。



パワーダウン

対応する PLL ロック信号 (または GTP トランシーバの PLLLKDET 信号) がアサートされること

によって、パワーダウンモードから通常モードへ回復したことが分かります。

TX および RX のパワーダウン

TX および RX のパワーダウン信号が PCI Express を使用しないデザインで使用される場合は、

TXPOWERDOWN および RXPOWERDOWN を個別に使用できます。ただし、この場合は、表 2-18に示す 2 つのパワーステートのみサポートされます。このパワーダウン方法を使用する場合には、

次の要件を満たす必要があります。

• TXPOWERDOWN[1] と TXPOWERDOWN[0] が接続されている

• RXPOWERDOWN[1] と RXPOWERDOWN[0] が接続されている

• TXDETECTRX が Low に固定されている

• TXELECIDLE が TXPOWERDOWN[1] および TXPOWERDOWN[0] に固定されている


図 2-13 : PLLPOWERDOWN による PLL の制御

01 10

GTP0PCS

PLL0

PLLPOWERDOWN1PLLPOWERDOWN0

(PLL_SOURCE_0,PLL_SOURCE_1)

(PLL_SOURCE_0,PLL_SOURCE_1)

pwrDn_PLLpwrDn_PLL

UG386_c2_10_051509

PLL1

GTP1PCS

00 11 10 01

表 2-18 : PCI Express を使用しないデザインにおける TX および RX のパワーダウンモード

TXPOWERDOWN[1:0] または RXPOWERDOWN[1:0] 説明

00 通常モードです。TX またはRX がデータを

送信または受信します。

11 パワーダウンモードです。 TX または RXはアイドル状態です。



UG386 (v2.0) 2009 年 11 月 11 日


PCI Express のパワーダウン機能

GTP トランシーバは、PCI Express および PIPE 仕様に準拠するパワーダウンステートに必要な機

能をすべてをインプリメントしています。 PCI Express に準拠する電力管理機能をインプリメント

する際、次の条件を満たす必要があります。

• TX と RX の電力ステートが常に同じになるようにするため、各 GTP トランシーバの TXPOWERDOWN と RXPOWERDOWN を接続する

• PLLPOWERDOWN 信号を、非アクティブなステートに保持する

パワーダウンへの移行時間

TXPOWERDOWN および RXPOWERDOWN が変更されたときのパワーダウンステート遷移の

遅延時間は、表 2-16 に示す TRANS_TIME_FROM_P2、 TRANS_TIME_NON_P2、および TRANS_TIME_TO_P2 属性で制御されます。

各 TRANS_TIME 遅延は、 25MHz の内部クロックサイクルに基づいて設定されます。 25MHz の内部クロックレートは、CLK25_DIVIDER 属性およびリファレンスクロックレートを使用して設

定されます。

式 2-3 は、実際のレートを求める計算式です。

式 2-3

表 2-19 : PCI Express 動作での TX および RX の電力ステート

TXPOWERDOWN[1:0] および

RXPOWERDOWN[1:0]TXDETECTRX TXELECIDLE 説明

00 (P0 ステート ) 0 0 PHY がデータを送信中です。MAC は、送信するデータバイト

をクロックサイクルごとに供給します。

0 1 PHY はデータを送信しておらず、電気的アイドル状態です。

1 0 PHY がループバックモードに移行します。

1 1 許可されていません。

01 (P0s ステート ) Don’t Care 0 P0 ステートの場合、MAC が常に PHY を電気的アイドル状態

にします。 P0s または P1 ステートのときに TXELECIDLE がディアサートされると、 PHY の動作は定義されません。

1 PHY はデータを送信しておらず、電気的アイドル状態です。

10 (P1 ステート ) Don’t Care 0 許可されていません。 P1 ステートの場合、 MAC が常に PHYを電気的アイドル状態にします。 P0s または P1 ステートのと

きに TXELECIDLE がディアサートされると、 PHY の動作は

定義されません。

0 1 PHY はアイドル状態です。

1 1 PHY が受信検出を実行します。

11 (P2 ステート ) Don’t Care 0 PHY がビーコン信号を送信します。

1 PHY はアイドル状態です。

Transit ion Time ns[ ] CLK25_DIVIDERPLL_CLKIN

----------------------------------------------- TRANS_TIME×=



ループバック

ループバック

機能の説明

ループバックモードは、トラフィックストリームが折り返してソースに戻るようにトランシーバの

データパスを構成するものです。特定のトラフィックパターンが送信され、その後パターンが比較

されてエラーチェックされます。図 2-14 に、 4 つのモードのループバックテスト構造を示します。

ループバックテストモードは、大きく次の 2 つに分類されます。

• 近端ループバックモードの場合、送信データがトラフィックジェネレータにも近接している

トランシーバに戻ります。

• 遠端ループバックモードの場合、受信データがリンクのも遠い位置にあるトランシーバに戻

ります。

ループバックテストは、開発段階またはシステム設置後のいずれでも故障隔離のために実施できま

す。使用するトラフィックパターンは、アプリケーショントラフィックパターンあるいは擬似ラン

ダムビットシーケンスのどちらでも可能です。各 GTP トランシーバには、 PRBS ジェネレータお

よびチェッカが内蔵されています。

GTP トランシーバがサポートするループバックモードは次のとおりです。

• 近端 PCS ループバック (図 2-14 のパス ①)

• 近端 PMA ループバック (図 2-14 のパス ②)

• 遠端 PMA ループバック (図 2-14 のパス ③)

• 遠端 PCS ループバック (図 2-14 のパス ④)


図 2-14 : ループバックテストの構造図

RX-PMARX-PCS

TX-PMATX-PCS

RX-PMA RX-PCS

TX-PMA TX-PCS

Near-End GTP

Link Near-End Test Structures Link Far-End Test Structures

Test Logic

UG386_c2_11_051509

Far-End GTP

TrafficChecker

TrafficGenerator

1 432



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表 2-20 に、ループバック用のポートを示します。

ループバック用の属性はありません。

ダイナミックリコンフィギュレーションポート

機能の説明

ダイナミックリコンフィギュレーションポート (DRP) では、動作中に GTPA1_DUAL タイルのパラ

メータを変更できます。DRP はプロセッサとの併用が容易な同期インターフェイスで、アドレスバス (DADDR) は 1 つあり、データバスは GTPA1_DUAL タイルに対してコンフィギュレーション

データの読み出し用 (DRPDO) および書き込み用 (DI) としてそれぞれ個別にあります。イネーブル

信号 (DEN)、読み出し /書き込み信号 (DWE)、および Ready/Valid 信号 (DRDY) は、読み出しと書

き込み動作を実行する制御信号であり、処理の完了や有効なデータの有無を示します。


表 2-21 に、 DRP のポートを示します。

表 2-20 : ループバック用のポート


説明

LOOPBACK0[2:0]LOOPBACK1[2:0]

入力非同期 000 : 通常動作

001 : 近端 PCS ループバック

010 : 近端 PMA ループバック

011 : 予約

100 : 遠端 PMA ループバック

101 : 予約

110 : 遠端 PCS ループバック (1)

メモ : 1. PCIe® 仕様モードで、 P0 パワーステートのときに TXDETECTRX がアサートされる場合は、遠端 PCS

ループバックモードが自動的に使用されます。

表 2-21 : DRP のポート


説明

DADDR[7:0] 入力 DCLK DRP のアドレスバスです。

DCLK 入力 N/A DRP のインターフェイスクロックです。

DEN 入力 DCLK DRP のイネーブル信号です。

0 : 読み出しまたは書き込み動作は実行しない

1 : 読み出しまたは書き込み動作は実行される

DI[15:0] 入力 DCLK FPGA ロジックから GTP トランシーバへコンフィギュレーションデータを

書き込むためのデータバスです。



ダイナミックリコンフィギュレーションポート

DRP の属性はありません。

DRPDO[15:0] 出力 DCLK GTP トランシーバから FPGA ロジックへコンフィギュレーションデータを

読み出すためのデータバスです。

DRDY 出力 DCLK DRP 書き込み処理が完了し、読み出しデータが有効であることを示します。

DWE 入力 DCLK DRP の書き込みイネーブル信号です。

0 : DEN が 1 のときに読み出し動作を実行する

1 : DEN が 1 のときに書き込み動作を実行する

表 2-21 : DRP のポート (続き)


説明



UG386 (v2.0) 2009 年 11 月 11 日




第 3 章

トランスミッタ

トランスミッタ (TX) の概要

本章では、 GTP トランスミッタにある各ファンクションブロックのコンフィギュレーションおよ

び使用方法ついて説明します。各 Spartan®-6 FPGA GTP トランシーバには、 PCS と PMA を 1 個ずつ含む 1 個のトランスミッタがあります。図 3-1 に、トランスミッタのファンクションブロック

を示します。 FPGA からのパラレルデータは、 FPGA TX インターフェイスを介して入力されて

PCS および PMA を通り、高速シリアルデータとして TX ドライバから出力されます。

GTP トランスミッタを構成する主要エレメントを次に示します。

1. 72 ページの「FPGA TX インターフェイス」

2. 79 ページの「TX の 8B/10B エンコーダ」

3. 83 ページの「TX バッファ」

4. 85 ページの「TX バッファのバイパス」


図 3-1 : GTP トランスミッタのブロック図

TX-PMA TX-PCS

FPGATX

Interface

UG386_c3_01_051509

TX PIPEControl

PhaseAdjustFIFO

PCIeBeacon

From RX Parallel Data(Far-End PMA Loopback)

To RX ParallelData (Near-End PCS Loopback)

From RX Parallel Data(Far-End PCS Loopback)

PISO

TXPre-emp

PMAPLL

Divider

TXOOBandPCIe

TXDriver

Polarity

SATAOOB

8B/10B

PatternGenerator



UG386 (v2.0) 2009 年 11 月 11 日

第 3 章 : トランスミッタ

5. 93 ページの「TX パターンジェネレータ」

6. 96 ページの「TX 極性制御」

7. 96 ページの「TX ファブリッククロック出力の制御」

8. 100 ページの「TX のコンフィギュレーション可能な TX ドライバ」

9. 103 ページの「PCI Express デザイン用の TX レシーバ検出機能」

10. 105 ページの「TX OOB (帯域外) 信号」

FPGA TX インターフェイス

機能の説明

FPGA TX インターフェイスは、 GTP トランシーバの TX データパスへ接続する FPGA のゲート

ウェーです。アプリケーションは、TXUSRCLK2 の立ち上がりエッジで TXDATA ポートにデータ

を書き込むことで GTP トランシーバにデータを送信します。

ポート幅は 1、 2 または 4 バイトに設定できます。実際のポート幅は、 GTPA1_DUAL タイルの

INTDATAWIDTH 設定 (内部データパス幅を制御) および 8B/10B エンコーダの状態 (有効/無効) に依存します。有効なポート幅は、 8、 10、 16、 20、 32 および 40 ビットです。

インターフェイスでのパラレルクロック (TXUSRCLK2) のレートは、 TX ラインレート、

TXDATA ポート幅、8B/10B エンコーダの有効/無効によって異なります。2 番目のパラレルクロッ

ク (TXUSRCLK) は、トランスミッタの内部 PCS ロジックに使用する必要があります。ここでは、

パラレルクロックがどのように駆動されるかを示し、それらが正しく動作するための制約について

説明します。高速トランスミッタデータレートの場合、指定動作範囲内で TXUSRCLK2 レート

を実現するには 4 バイトインターフェイスが必要です。


表 3-1 に、 FPGA TX インターフェイスのポートを示します。

表 3-1 : FPGA TX インターフェイスのポート


説明

INTDATAWIDTH0INTDATAWIDTH1 入力非同期

各 GTP トランシーバの内部データパス幅を指定します。

• 0 : 内部データパス幅は 8 ビット

• 1 : 内部データパス幅は 10 ビット

注 : 両方の GTP トランシーバが 1 つの PLL を共有する場合

は、INTDATAWIDTH0 と INTDATAWIDTH1 を同じにしてく

ださい。

GTPCLKOUT0[1:0]

GTPCLKOUT1[1:0]出力 N/A

各 GTPA1_DUAL タイルからの GTPCLKOUT(0/1) ポートは、

共有 PMA PLL (CLKIN) に入力されるリファレンスクロック

の直接アクセスを提供します。GTPCLKOUT(0/1) は、BUFIO2プリミティブを介して FPGA で使用するために配線できます。




TXCHARDISPMODE0[3:0]

TXCHARDISPMODE1[3:0]入力 TXUSRCLK2

8B/10B エンコーダが有効のとき、XCHARDISPMODE および

TXCHARDISPVAL によって 8B/10B 出力データのディスパ

リティを制御できます。

8B/10B エンコーダが無効のときは、 TXCHARDISPMODE を使用して TX インターフェイスのデータバス幅を 10 の倍数で

拡張できます。

TXCHARDISPMODE[3] は TXDATA[31:24] に対応




81 ページの表 3-3 に、 8B/10B エンコーダが有効の場合での

TXCHARDISPMODE による出力ディスパリティの関係を示

します。

TXCHARDISPVAL0[3:0]

TXCHARDISPVAL1[3:0]入力 TXUSRCLK2

8B/10B エンコーダが有効のとき、 TXCHARDISPVAL および

TXCHARDISPMODE によって 8B/10B 出力データのディス

パリティを制御できます。

8B/10B エンコーダが無効のときは、 TXCHARDISPVAL を使

用して 10 ビット、 20 ビットおよび 40 ビットの TX インター

フェイス用にデータバスを拡張します。

TXCHARDISPVAL[3] は TXDATA[31:24] に対応




81 ページの表 3-3 に、 8B/10B エンコーディングが有効の場合

での TXCHARDISPVAL による出力ディスパリティの関係を

示します。

TXDATA0[31:0]

TXDATA1[31:0]入力 TXUSRCLK2

TXDATA は、データ送信用のバスです。このポート幅は TXDATAWIDTH で決定します。

• TXDATAWIDTH = 0:TXDATA[7:0] = 8 ビット幅



10 ビット、 20 ビットまたは 40 ビットのバスが必要な場合は、

8B/10B エンコーダからの TXCHARDISPVAL および TXCHARDISPMODE ポートと TXDATA ポートを結合します。

TXDATAWIDTH0[1:0]

TXDATAWIDTH1[1:0]入力 TXUSRCLK2

TXDATA ポート幅を選択します。

• 0 : TXDATA は、 8 ビットまたは 10 ビット幅



• 3 : 予約

表 3-1 : FPGA TX インターフェイスのポート (続き)


説明



UG386 (v2.0) 2009 年 11 月 11 日


FPGA TX インターフェイスの属性はありません。

説明

FPGA TX インターフェイスにより、GTP トランシーバに書き込まれるパラレルデータを、シリアル

データとして送信できます。このインターフェイスを使用するには、次を実行する必要があります。

• データインターフェイスの幅を設定します。

• TXUSRCLK2 および TXUSRCLK を適切なレートで動作しているクロックに接続します。

TXENC8B10BUSE0

TXENC8B10BUSE1入力 TXUSRCLK2

8B/10B エンコーダを有効にするには、 TXENC8B10BUSE をHigh に設定します。 INTDATAWIDTH(0/1) も High にする必


0 : 8B/10B エンコーダをバイパスするこのオプションでレ

イテンシが削減される

1 : 8B/10B エンコーダを使用する。 INTDATAWIDTH(0/1) も High に設定する必要がある

TXOUTCLK0

TXOUTCLK1出力 N/A

GTP トランシーバによって生成されたパラレルクロックを提

供します。1 つまたは複数の GTP トランシーバの TXUSRCLKを駆動するために使用できます。クロックレートは INTDATAWIDTH(0/1) に依存します。

• INTDATAWIDTH(0/1) が Low の場合 : FTXOUTCLK(0/1) = Line Rate/8

• INTDATAWIDTH(0/1) が High の場合 : FTXOUTCLK(0/1) = Line Rate/10

TXRESET0

TXRESET1入力非同期

位相アライメント FIFO、 8B/10B エンコーダ、 FPGA TX イン

ターフェイスを含む GTP トランスミッタの PCS をリセットし

ます。

TXUSRCLK0

TXUSRCLK1入力 N/A

内部 TX PCS データパスへのクロック提供に使用します。この

クロックは常に供給される必要があります。クロックレートは

INTDATAWIDTH(0/1) に依存します。

• INTDATAWIDTH(0/1) が Low の場合 :FTXUSRCLK(0/1) = Line Rate/8

• INTDATAWIDTH(0/1) が High の場合 :FTXUSRCLK(0/1) = Line Rate/10

TXUSRCLK20

TXUSRCLK21入力 N/A

このポートは、 FPGA ロジックと TX インターフェイスの同期

に使用されます。このクロックは、立ち上がりエッジで

TXUSRCLK と位相が揃う必要があります。クロックレートは

FTXUSRCLK and TXDATAWIDTH に依存します。

• TXDATAWIDTH = 0 の場合 : FTXUSRCLK2 = FTXUSRCLK• TXDATAWIDTH = 1 の場合 : FTXUSRCLK2 = FTXUSRCLK/2• TXDATAWIDTH = 2 の場合 : FTXUSRCLK2 = FTXUSRCLK/4

表 3-1 : FPGA TX インターフェイスのポート (続き)


説明




インターフェイス幅の設定

表 3-2 に、TX データパスのインターフェイス幅の設定を示します。8B/10B エンコーダについては、

79 ページの「TX の 8B/10B エンコーダ」で詳しく説明します。

図 3-2 に、内部データパスが 8 ビット幅 (INTDATAWIDTH = Low) で 8B/10B エンコーダが無効

の場合に TXDATA がシリアル送信されるようすを示します。

図 3-3 および図 3-4 に、内部データパスが 10 ビット (INTDATAWIDTH = High) で 8B/10B エン

コーダが無効の場合に TXDATA がシリアル送信されるようすを示します。TXDATA が 10 ビット、

20 ビット、または 40 ビット幅の場合は、 8B/10B エンコーダインターフェイスからの TXCHARDISPMODE および TXCHARDISPVAL ポートを使用して、追加ビットを送信します。

表 3-2 : TX データパス幅の設定

INTDATAWIDTH(0/1) TXDATAWIDTH(0/1) TXENC8B10BUSE(0/1) FPGA TX インターフェイス幅

0 0 N/A 8 ビット

0 1 N/A 16 ビット

0 2 N/A 32 ビット

1 0 0 10 ビット

1 1 0 20 ビット

1 2 0 40 ビット

1 0 1 8 ビット

1 1 1 16 ビット

1 2 1 32 ビット


図 3-2 : 8B/10B エンコーダはバイパス、内部データパスは 8 ビット

UG386_c3_02_051409

15 14 13 12 11 10 9 8 7 6 5 4 3 2 1 0 7 6 5 4 3 2 1 0

TransmittedLast

TransmittedLast

TransmittedFirst

TransmittedLast

TransmittedFirst

TransmittedFirst

TXDATA

TXDATAWIDTH = 0

TXDATAWIDTH = 2

TXDATAWIDTH = 1

TXDATA

15 14 13 12 11 10 9 8 7 6 5 4 3 2 1 031 30 29 28 27 26 25 24 23 22 21 20 19 18 17 16TXDATA



UG386 (v2.0) 2009 年 11 月 11 日


8B/10B エンコーダを使用する場合、データインターフェイスの幅は 8 ビット、 16 ビット、または

32 ビット (図 3-2) となり、データはシリアル送信される前にエンコードされます。8B/10B エンコー

ダを使用する場合のビット順序については、 79 ページの「TX の 8B/10B エンコーダ」で詳しく説

明します。

TXUSRCLK および TXUSRCLK2 の接続

FPGA TX インターフェイスには、2 つのパラレルクロック (TXUSRCLK および TXUSRCLK2) があります。 TXUSRCLK は、 GTP トランスミッタの PCS ロジック用の内部クロックです。

TXUSRCLK レートは、GTP トランシーバの内部データパス幅 (INTDATAWIDTH) および GTP トランスミッタの TX ラインレートに依存します。TX ラインレートの詳細は、96 ページの「TX ファ

ブリッククロック出力の制御」を参照してください。

式 3-1 に、 TXUSRCLK レートを求める計算式を示します。

式 3-1

TXUSRCLK2 は、 GTP トランシーバの TX 側に入力されるすべての信号を同期する主要クロック

です。GTP トランシーバの TX 側に入力されるほとんどの信号は、TXUSRCLK2 の立ち上がりエッ

ジで取り込まれます。TXUSRCLK2 と TXUSRCLK の関係は、TXDATAWIDTH に基づく固定レー

トになります。式 3-2 ～式 3-4 に、TXDATAWIDTH = 0、 1、 2 の場合における TXUSRCLK とTXUSRCLK2 の関係式を示します。

式 3-2

式 3-3

式 3-4


図 3-3 : 8B/10B エンコーダはバイパス、内部データパスは 10 ビット (TXDATAWIDTH = 0 または 1)X-Ref Target - Figure 3-4

図 3-4 : 8B/10B エンコーダはバイパス、内部データパスは 10 ビット (TXDATAWIDTH = 2)

TXDATA15 14 13 12 11 10 9 8 7 6 5 4 3 2 1 0 7 6 5 4 3 2 1 0

UG386_c3_03_051409

TransmittedLast

TransmittedLast

TransmittedFirst

TransmittedFirst

TXDATA

TXDATAWIDTH = 1 TXDATAWIDTH = 0

TXCHARDISPMODE[1]

TXCHARDIPSVAL[1]

TXCHARDISPMODE[0]

TXCHARDIPSVAL[0]

TXCHARDISPMODE[0]

TXCHARDIPSVAL[0]

15 14 13 12 11 10 9 8 7 6 5 4 3 2 1 023 22 21 161718192031 30 29 2425262728

UG386_c3_04_051409

TransmittedLast

TransmittedFirst

TXDATA

TXDATAWIDTH = 2

TXCHARDISPMODE[1]

TXCHARDIPSVAL[1]

TXCHARDISPMODE[2]

TXCHARDIPSVAL[2]TXCHARDIPSVAL[3]

TXCHARDISPMODE[3] TXCHARDISPMODE[0]

TXCHARDIPSVAL[0]

TXUSRCLK Rate Line RateInternal Datapath Width-------------------------------------------------------------------=

TXDATAWIDTH = 0: FTXUSRCLK2 FTXUSRCLK=

TXDATAWIDTH = 1: FTXUSRCLK2 FTXUSRCLK/2=

TXDATAWIDTH = 2: FTXUSRCLK2 FTXUSRCLK/4=




TXUSRCLK、TXUSRCLK2、および CLKIN (PMA PLL へ提供されるリファレンスクロック ) は、

次の規則に従う必要があります。

• TXUSRCLK および TXUSRCLK2 は、クロックスキューを可能な限り小限に抑えた状態

で、立ち上がりエッジで位相が揃う必要があります。したがって、低スキュークロックリソー

ス (BUFG) を使用して TXUSRCLK および TXUSRCLK2 を駆動してください。TXUSRCLKと TXUSRCLK2 の周波数が同一の場合、同じクロックリソースを使用して両方のクロックを

駆動します。2 つのクロック周波数が異なる場合は、TXUSRCLK を分周して TXUSRCLK2 を生成します。設計者は、これら 2 つのクロックの立ち上がりエッジが揃うように調整してくだ

さい。

• TXUSRCLK、 TXUSRCLK2、および CLKIN が異なる周波数で動作する場合でも、これらは

同じオシレータをクロックソースとして使用する必要があります。つまり、TXUSRCLK およ

び TXUSRCLK2 の周波数は、CLKIN の周波数を逓倍または分周したものにする必要がありま

す。 GTP トランシーバは、 GTPCLKOUT ポートおよび TXOUTCLK2 ポートという 2 つの方

法による CLKIN へのアクセスを提供します。

• GTPCLKOUT0[1:0] は、 GTPA1_DUAL 内のレーン 0 であり、 GTPCLKOUT1[1:0] はレーン

1 となります。 GTPCLKOUT0 および GTPCLKOUT1 は、ファブリックリソース (BUFG、

PLL、または DCM) で使用される前に、専用の BUFIO2 リソースへ接続する必要があります。

• GTPCLKOUT[1] は、 CDR ユニットからのリカバリクロックです。

• GTPCLKOUT[0] は、 CLK_OUT_GTP_SEL 属性の設定を使用して、 TXOUTCLK または REFCLKPLL から生成できます。GTPCLKOUT[0] ポートを使用して適切な属性設定を選択す

ることを推奨します。

• REFCLKPLL は、リファレンスクロックマルチプレクサ構造を使用して安定したクロッ

クソースで駆動されている場合は、フリーランニングクロックとなります。このため、共

有 PMA PLL がロックする前でも動作します。ただし、 GTPCLKOUT[0] は CLKIN を使

用するため、 TXUSRCLK または TXUSRCLK2 を生成する際には適切に逓倍または分周

を行い、必要なレートを生成する必要があります。

• GTPCLKOUT[0] のソースとなる TXOUTCLK は、既に TXUSRCLK レートに分周され

ている CLKIN の複製であり、必要な分周器が少数で済む場合があります。ただし、

TXOUTCLK はフリーランニングクロックではありません。共有 PMA PLL のロック後

にのみ有効で、 TX の位相アライメントがオンになっているときは使用できません。

• TX バッファまたは RX バッファをバイパスする場合の詳細は、85 ページの「TX バッファ

のバイパス」または 141 ページの「RX エラスティックバッファのバイパス」を参照して

ください。

GTPCLKOUT を使用して GTP TX を駆動

図 3-5 ～図 3-7 に、FPGA クロックリソースを使用して TX インターフェイス用のパラレルクロッ

クを駆動するさまざまな方法を示します。

GTPCLKOUT による GTP TX の駆動 (1 バイトモード )図 3-5 に、1 バイトモード (TXDATAWIDTH = 00 および INTDATAWIDTH = 0 または 1) の場合、

GTPCLKOUT[0] を使用して TXUSRCLK および TXUSRCLK2 を駆動する図を示します。

TXUSRCLK と TXUSRCLK2 は同じレートであるため、 BUFG の出力は、 TXUSRCLK と TXUSRCLK2 の両方へ接続できます。



UG386 (v2.0) 2009 年 11 月 11 日


GTPCLKOUT による GTP TX の駆動 (2 バイトモード )GTP トランシーバには、1 バイト (8 または 10 ビット ) の内部データパスがあります。TX インター

フェイスのデータ幅が 1 バイトではない場合、DCM または PLL を使用して必要な周波数を生成す

る必要があります。図 3-6 に、 2 バイトモード (TXDATAWIDTH = 01 および INTDATAWIDTH= 0 または 1) の場合、DCM/PLL を使用して TXUSRCLK および TXUSRCLK2 を駆動する図を示

します。


図 3-5 : GTPCLKOUT[0] による TXUSRCLK および TXUSRCLK2 の駆動

(1 バイト TX インターフェイス)

UG386_c3_14_100509

BUFIO2 BUFG

GTPCLKOUT[0]

TXUSRCLK

TXUSRCLK2

TXDATA (8 or 10 bits)

RESETDONE/PLLLKDET

Designin FPGA

GTPTransceiver




UG386_c3_15_100509

BUFIO2GTPCLKOUT[0]

TXUSRCLK2(1)

TXUSRCLK(1)


PLLLKDETCLKOUT0

TXUSRCLK2

Note: 1: F TXUSRCLK

F

/ 2=

CLKOUT1

LOCKED

RST

CLKIN

Design inFPGA

DCM/PLL

GTPTransceiver

BUFG

BUFG



TX の 8B/10B エンコーダ

GTPCLKOUT による GTP TX の駆動 (4 バイトモード )TX インターフェイスのデータ幅が 4 バイトの場合は、 DCM または PLL を使用して必要な周波数

を生成する必要があります。図 3-7 に、 4 バイトモード (TXDATAWIDTH = 10 および INTDATAWIDTH = 0 または 1) の場合、DCM/PLL を使用して TXUSRCLK および TXUSRCLK2を駆動する構造を示します。


機能の説明

一般的なプロトコルでは、出力されるデータに 8B/10B エンコーダを使用します。8B/10B は業界標

準のエンコード方法で、パフォーマンスを向上させるために各バイトに対して 2 ビットのオーバー

ヘッドを要します。GTP トランシーバには 8B/10B エンコーダが内蔵されているため、FPGA のリ

ソースを使用することなく、TX データをエンコードします。また、エンコードが不要な場合は、ブ

ロックを無効にしてレイテンシを抑えることが可能です。

8B/10B のビットおよびバイト順序

8B/10B エンコーダではビット a0 を初に送信する必要があり、GTP トランシーバは常にも右に

あるビットを初に送信します。 GTP トランシーバの 8B/10B エンコーダは、 8B/10B と一致する

よう自動的にビット順序を反転します (図 3-8 参照)。

これと同じ理由から、2 バイトインターフェイスを使用する場合、初に送信されるバイト (バイト

0) は TXDATA[7:0] に、2 番目のバイトは TXDATA[15:8] に配置される必要があります。4 バイト

インターフェイスの場合は、バイト 0 が TXDATA[7:0] に配置され、バイト 1 が TXDATA[15:8] に配置され、バイト 2 が TXDATA[23:16] に配置され、バイト 3 が TXDATA[31:24] に配置されます。

このバイト配置によって、8B/10B エンコーダで求められるように、バイト 0 ビットがバイト 1 ビッ

トの前に確実に送信されます。




UG386_c3_16_100509

BUFIO2

GTPCLKOUT[0]

TXUSRCLK2(1)

TXUSRCLK(1)


PLLLKDETCLKOUT0

TXUSRCLK2

Note: 1: F TXUSRCLK

F

/4=

CLKOUT1

LOCKED

RST

CLKIN

DCM/PLL

GTPTransceiver

BUFG

BUFG

Design inFPGA



UG386 (v2.0) 2009 年 11 月 11 日


K キャラクタ

8B/10B テーブルには、ファンクション制御に頻繁に使用される特殊文字 (K キャラクタ ) が含まれ

ます。 TXDATA を通常データとしてではなく、 K キャラクタとして送信するには、 TXCHARISKポートを High に駆動する必要があります。 TXDATA が有効な K キャラクタではない場合、エン

コーダは TXKERR を High に駆動します。

ランニングディスパリティ

8B/10B エンコーダでは、送信された 0 と 1 のバランスを取るためにランニングディスパリティが

使用されます。キャラクタが送信されるたびに、エンコーダでは常にランニングディスパリティが

再度計算されます。現時点での TX ランニングディスパリティは、TXCHARDISP ポートから読み

出すことができます。このランニングディスパリティは、 TXDATA が FPGA TX インターフェイ

スに入力されてから数クロックサイクル後に算出されます。したがって、一部のプロトコルでは要

求されますが、次の送信値の決定には使用できません。

通常、ランニングディスパリティを使用して、次に送信される 10 ビットコードの正負を判断しま

す。また、エンコーダも次のディスパリティ値に対して直接制御するため、ディスパリティを使用

して制御情報を送信するプロトコルに対応します。次のディスパリティ値が直接制御されます。た

とえば、反転したディスパリティで送信されたアイドルキャラクタは、クロックコレクションをト

リガするために使用されます。表 3-3 に、出力されるディスパリティの制御に使用される TXCHARDISPMODE および TXCHARDISPVAL の値を示します。


図 3-8 : 8B/10B エンコーダ

TransmittedLast

a0b0c0d0e0i0f0g0h0j0

a0b0c0d0e0i0f0g0h0j0a1b1c1d1e1i1f1g1h1j1a2b2c2d2e2i2f2g2h2j2a3b3c3d3e3i3f3g3h3j3

UG386_c3_05_051409

TXDATA

TXDATAWIDTH = 2

8B/10B

15 14 13 12 11 10 9 8 7 6 5 4 3 2 1 0

H1G1 F1 E1 D1 C1 B1 A1 H0 G0 F0 E0 D0 C0 B0 A0

H0 G0 F0 E0 D0 C0 B0 A0

7 6 5 4 3 2 1 0

H3 G3 F3 E3 D3 C3 B3 A3TXDATA H2 G2 F2 E2 D2 C2 B2 A2

23 22 21 20 19 18 17 1631 30 29 28 27 26 25 24

8B/10B

TXDATAWIDTH = 0

TransmittedLast

TransmittedFirst

TransmittedFirst

TransmittedLast

a0b0c0d0e0i0f0g0h0j0a1b1c1d1e1i1f1g1h1j1

TXDATAWIDTH = 1

8B/10B

15 14 13 12 11 10 9 8 7 6 5 4 3 2 1 0

H1G1 F1 E1 D1 C1 B1 A1 H0 G0 F0 E0 D0 C0 B0 A0TXDATA

TransmittedFirst





表 3-4 に、 TX エンコーダのポートを示します。

表 3-3 : TXCHARDISPMODE と TXCHARDISPVAL に対して出力されるディスパリティ

TXCHARDISPMODE TXCHARDISPVAL 出力されるディスパリティ値

0 0 通常、 8B/10B エンコーダで算出されます。

0 1 TXDATA のエンコード時に、通常のランニングディスパリティを反転

します。

1 0 TXDATA のエンコード時に、負のランニングディスパリティを送信し

ます。

1 1 TXDATA のエンコード時に、正のランニングディスパリティを送信し

ます。

表 3-4 : TX エンコーダのポート


説明

TXBYPASS8B10B0[3:0]

TXBYPASS8B10B1[3:0]入力 TXUSRCLK2 TXBYPASS8B10B は、バイトごとに TX 8B/10B エンコーダの動

作を制御します。 TXENC8B10B が High (8B/10B は有効) で INTDATAWIDTH(0/1) が High (8B/10B は有効) の場合にのみ有

効です。

TXBYPASS8B10B[3] は TXDATA[31:24] に対応




TXBYPASS8B10B[x] = 1、バイト x のエンコーダをバイパス

する

TXBYPASS8B10B[x] = 0、バイト x のエンコーダを使用する

TXCHARDISPMODE0[3:0]

TXCHARDISPMODE0[3:0]入力 TXUSRCLK2 TXCHARDISPMODE および TXCHARDISPVAL は、 8B/10B

エンコーダが有効のとき、出力データのディスパリティを制御で

きます。

8B/10B エンコーダが無効のときは、TXCHARDISPMODE を使用

して、 TX インターフェイスのデータバスを 10 の倍数の幅に拡張

できます。







UG386 (v2.0) 2009 年 11 月 11 日


TX エンコーダの属性はありません。

TXCHARDISPVAL0[3:0]

TXCHARDISPVAL1[3:0]入力 TXUSRCLK2 TXCHARDISPVAL および TXCHARDISPMODE は、 8B/10B エ

ンコーダが有効のとき、出力データの 8B/10B ディスパリティを制

御できます。

8B/10B エンコーダが無効のときは、TXCHARDISPVAL を使用し

て 10 ビットおよび 20 ビット TX インターフェイス用にデータバスを拡張します (72 ページの「FPGA TX インターフェイス」参照)。





TXCHARISK0[3:0]

TXCHARISK1[3:0]入力 TXUSRCLK2 TXDATA を 8B/10B K キャラクタとして送信するには、

TXCHARISK を High に設定します。 TXCHARISK は、有効な Kキャラクタを表す TXDATA 値に対してのみアサートされるべき

です。

TXCHARISK[3] は TXDATA[31:24] に対応




8B/10B エンコーダをバイパスするバイトに対しては未定義です。

TXENC8B10BUSE0

TXENC8B10BUSE1入力 TXUSRCLK2 8B/10B エンコーダを有効にするには、TXENC8B10BUSE を High

に設定します。8B/10B エンコーダが有効の場合、TX_DATA_WIDTHは 10、 20、または 40 に設定される必要があります。

0 : 8B/10B エンコーダをバイパスするため、レイテンシが削減

される

1 : 8B/10B エンコーダを使用する

TXKERR0[3:0]

TXKERR1[3:0]出力 TXUSRCLK2 TXKERR は、 K キャラクタに無効なコードが指定された場合に駆

動されます。

TXKERR[3] は TXDATA[31:24] に対応




TXRUNDISP0[3:0]

TXRUNDISP1[3:0]出力 TXUSRCLK2 8B/10B エンコーダの現在のランニングディスパリティを示しま

す。このディスパリティは、数サイクル前にクロックで入力された

TXDATA に対応します。

TXRUNDISP[3] は前の TXDATA[31:24] データに対応




表 3-4 : TX エンコーダのポート (続き)


説明



TX バッファ

8B/10B エンコーダの有効/無効

8B/10B エンコーダを有効にするには TXENC8B10BUSE を High に駆動します。特定 GTP トラン

シーバの 8B/10B エンコーダを無効にするには、TXENC8B10BUSE を Low に駆動する必要があり

ます。エンコーダを無効にしたときの TXDATA ポートの動作については、72 ページの「FPGA TXインターフェイス」を参照してください。

TX バッファ

機能の説明

GTP TX データパスには、PCS で使用される 2 つの内部パラレルクロックドメイン (PMA パラレ

ルクロック (XCLK) ドメインおよび TXUSRCLK ドメイン) があります。データ送信する場合は、

XCLK レートと TXUSRCLK レートを一致させ、2 つのドメイン間のすべての位相を調整する必要

があります。図 3-9 に、 XCLK ドメインと TXUSRCLK ドメインを示します。

GTP トランスミッタには TX バッファおよび TX 位相アライメント回路が含まれ、PMACLK およ

び TXUSRCLK ドメイン間の位相差を調整します。すべての TX データパスは、これらのいずれか

の回路を使用する必要があります。表 3-5 に、バッファリングと位相アライメントのメリット /デメ

リットを示します。


図 3-9 : TX クロックドメイン

TX Serial Clock

TX-PMA TX-PCS

TXDriver

PMAPLL

Divider

TXOOBandPCIe

PISO Polarity

PhaseAdjustFIFO

PatternGenerator

8B/

10B

TX PipeControl FPGA

TXInterface

PMA Parallel Clock(XCLK)

PCS Parallel Clock(TXUSRCLK)

FPGAParallel Clock(TXUSRCLK2)

UG386_c3_06_051409

SATAOOB

TXPreEmp

PCIeBeacon

From RXParallel Data(Far-End PCS

Loopback)

From RXParallel Data

(Far-End PMALoopback)

To RX ParallelData (Near-EndPCS Loopback)



UG386 (v2.0) 2009 年 11 月 11 日



表 3-6 に、 TX バッファのポートを示します。

表 3-5 : バッファリングと位相アライメントの比較

TX バッファ TX 位相アライメント

使いやすさ可能な限り TX バッファを使用。

高効果かつ操作が容易。

ロジックを追加する必要があり、クロックソースに対する追加制

約が必要。 CLK_OUT_GTP_SEL_(0/1) 属性を REFCLKPLL(0/1)に設定して GTPCLKOUT(0/1)[0] の出力を選択する。

REFCLKPLL を使用する。

レイテンシ低いレイテンシが求められる場合

は、TX バッファをバイパスする必要

がある。

TX バッファよりデータパスで使用するレジスタが少ない。

TX レーン間の

スキュー低減

スキューを低減させるには、TX バッ

ファをバイパスする必要がある。

位相アライメント回路の使用して GTP トランシーバ間のスキュー

を低減可能。関連するすべての GTP トランシーバ間のラインレー

トを同一にする必要がある。

表 3-6 : TX バッファのポート


説明

TXOUTCLK0

TXOUTCLK1出力 N/A このポートは、 GTP トランシーバで生成されたパラレルクロックを提

供します。このポートは、 1 つまたは複数の GTP トランシーバの TXUSRCLK を駆動するために使用できます。クロックレートは INTDATAWIDTH に依存します。

• INTDATAWIDTH が Low の場合 : FTXOUTCLK(0/1) = Line Rate/8• INTDATAWIDTH が High の場合 : FTXOUTCLK = Line Rate/10

注 : INTDATAWIDTH が High のとき、デューティサイクルは 50/50 ではなく 60/40 です。TX 位相アライメント回路の使用時は、TXOUTCLKが TXUSRCLK を駆動できません。

TXRESET0

TXRESET1入力非同期 PCS TX のシステムリセットです。レシーバ TX FIFO、 8B/10B エン

コーダ、およびその他のトランスミッタレジスタをリセットします。こ

のリセットは GTPRESET のサブセットです。

TXBUFSTATUS0[2:0]

TXBUFSTATUS1[2:0]出力 TXUSRCLK2 TX バッファのステータスを示します。

TXBUFSTATUS[1] : TX バッファのオーバーフローまたはアンダーフ

ローを示します。

1 : FIFO がオーバーフロー /アンダーフローした

0 : FIFO がオーバーフロー /アンダーフローしていない

TXBUFSTATUS[0] : TX バッファの占有状態を示します。

1 : FIFO は半分以上占有されている

0 : FIFO は半分以上空いている

TXBUFSTATUS[1] は High になると、TXRESET がアサートされるま

で High を保持します。



TX バッファのバイパス

表 3-6 に、 TX バッファの属性を示します。

TX バッファの使用

TX バッファを使用してドメイン間の位相差を一致させるには、TX_BUFFER_USE を TRUE に設

定します。TXBUFSTATUS がオーバーフローまたはアンダーフローを示した場合は、必ずバッファ

をリセットしてください。バッファのリセットには、 GTPRESET または TXRESET を使用できま

す。 GTPRESET をアサートすることで、 GTP トランシーバの送信部全体をリセットするシーケン

スがトリガされます。


機能の説明

Spartan-6 FPGA GTP トランシーバのアドバンス機能は、TX バッファをバイパスできることです。

これは、通常動作には推奨しません。TX バッファをバイパスする場合は、TX 位相アライメントと

いうプロセスを実行して、 PMA パラレルドメイン (XCLK) と PCS パラレルクロックドメイン

(TXUSRCLK) の位相を一致させる必要があります。TX 位相アライメントプロセスのほかに、GTPトランシーバから DCM/PLL への専用フィードバックパス (GTPCLKFBWEST および GTPCLKFBEAST) を使用して、温度や電圧の変化によって影響を受けた TXUSRCLK を調整しま

す。 83 ページの図 3-9 に、 XCLK ドメインおよび TXUSRCLK ドメインを示します。 84 ページの

表 3-5 には、バッファを使用する場合と使用しない場合の比較を示します。

表 3-7 : TX バッファの属性

属性種類説明

TX_BUFFER_USE_0

TX_BUFFER_USE_1ブール関数 TX バッファの使用またはバイパスを決定します。

TRUE : TX バッファを使用する (標準モード )

FALSE : TX バッファをバイパスする (アドバンス機能)

TX_XCLK_SEL_0

TX_XCLK_SEL_1文字列 TX バッファの後にある PCS のクロックドメインを駆動するクロックを選択し

ます。 TX バッファを使用する場合、この属性は TXOUT として設定されます。

属性は次のように設定してください。

TXOUT : TX_BUFFER_USE = TRUE のときに使用

TXUSR : TX_BUFFER_USE = FALSE のときに使用

TXRX_INVERT_0

TXRX_INVERT_13 ビットバイナリ

GTP トランシーバ内のクロックパスを適化するインバータを制御します。

この属性はデフォルトで 3'b111 に設定されています。



UG386 (v2.0) 2009 年 11 月 11 日



表 3-8 に、 TX バッファをバイパスする場合のポートを示します。

表 3-8 : TX バッファをバイパスする場合のポート


説明

GTPCLKFBEAST[1:0] 出力 N/A TX バッファをバイパスする場合、電圧や温度の変化に応じて

USRCLK を調整するための、PLL または DCM の専用フィード

バッククロックです。このフィードバックパスは、

TXUSRCLK(0/1) および RXUSRCLK(0/1) を使用して個別に

選択できます。

GTPCLKFBSEL0EAST[1:0]

GTPCLKFBSEL1EAST[1:0]入力非同期 GTPCLKFBSEL0EAST は、 GTPCLKFBEAST[0] の専用

フィードバッククロックセレクタです。

GTPCLKFBSEL1EAST は、 GTPCLKFBEAST[1] の専用


00 : TXUSRCLK0

01 : RXUSRCLK0

10 : TXUSRCLK1

11 : RXUSRCLK1

GTPCLKFBSEL0WEST[1:0]

GTPCLKFBSEL1WEST[1:0]入力非同期 GTPCLKFBSEL0WEST は、 GTPCLKFBWEST[0] の専用


GTPCLKFBSEL1WEST は、 GTPCLKFBWEST[1] の専用


00 : TXUSRCLK0

01 : RXUSRCLK0

10 : TXUSRCLK1

11 : RXUSRCLK1

GTPCLKFBWEST[1:0] 出力 N/A TX バッファをバイパスする場合、電圧や温度の変化に応じて

USRCLK を調整するための、PLL または DCM の専用フィード

バッククロックです。このフィードバックパスは、

TXUSRCLK(0/1) および RXUSRCLK(0/1) を使用して個別に

選択できます。

GTPCLKOUT0[1:0]

GTPCLKOUT1[1:0]出力 N/A GTPA1_DUAL タイルから FPGA ロジックへクロックを供給

する場合は、 GTPCLKOUT ポートを使用することを推奨しま

す。GTPCLKOUT[0] は、TX バッファをバイパスする場合に使

用してください。

GTPCLKOUT[0] : 出力 (TXOUTCLK または REFCLKPLL )は、 CLK_OUT_GTP_SEL の設定に基づく

GTPCLKOUT[1] : RXRECCLK を出力する

PLLLKDETEN0

PLLLKDETEN1入力非同期 PLL のロック検出を有効にします。




表 3-9 に、 TX バッファをバイパスする場合の属性を示します。

TXENPMAPHASEALIGN0

TXENPMAPHASEALIGN1入力非同期 High にアサートされている場合は、 TX 位相アライメント回路

が有効になり、 TXPMASETPHASE がアサートされたときに XCLK と TXUSRCLK の位相を揃えることができます。これに

より、複数の GTP トランシーバの XCLK を同期させることが

できるため、 TX のレーン間スキューを低減できます。

TXOUTCLK0

TXOUTCLK1出力 N/A これらのポートは、PMA と TX バッファ間の TX ロジックにク

ロックを提供します。これらはファブリック出力用に予約され

ています。

TXPMASETPHASE0

TXPMASETPHASE1入力非同期 High にアサートされると、 GTP トランシーバが XCLK と

TXUSRCLK の位相を一致させるため、TX バッファをバイパス

できます。

TXUSRCLK0

TXUSRCLK1入力 N/A このポートを使用して、内部 TX PCS パラレルデータパスへク

ロックを供給します。このクロックは常に供給される必要があ

ります。

表 3-8 : TX バッファをバイパスする場合のポート (続き)


説明

表 3-9 : TX バッファをバイパスする場合の属性

属性種類説明

CLK_OUT_GTP_SEL_0

CLK_OUT_GTP_SEL_1文字列 GTPCLKOUT[0] で駆動される出力として、 TXOUTCLK または

REFCLKPLL のいずれかを選択します。 TX バッファをバイパスする場

合、TXUSRCLK および TXUSRCLK2 は REFCLKPLL から出力される


CLK_OUT_GTP_SEL_0 の有効な設定は次のとおりです。

「TXOUTCLK0」

「REFCLKPLL0」 (TX バッファをバイパスする場合に推奨)


「TXOUTCLK1」

「REFCLKPLL1」 (TX バッファをバイパスする場合に推奨)

PMA_TX_CFG0

PMA_TX_CFG120 ビット

の 16 進数

TX チャネル特有の設定です。デフォルト値は、 20'h80082 です。

TX_BUFFER_USE_0

TX_BUFFER_USE_1ブール関数 TX バッファの使用またはバイパスを決定します。

TRUE : TX バッファを使用する (標準モード )




UG386 (v2.0) 2009 年 11 月 11 日


TX バッファをバイパスして TX 位相アライメント回路を使用

TX_BUFFER_USE を FALSE に設定する場合は、代わりに TX 位相アライメント回路を使用する

必要があります。 TX 位相アライメント回路を使用して、 PMA パラレルクロック (XCLK) の位相

と PCS パラレルクロック (TXUSRCLK) の位相を揃える場合は、次の手順に従ってください。

1. CLK_OUT_GTP_SEL を REFCLKPLL に設定します。

2. TX_XCLK_SEL を TXUSR に設定します。

3. TXRX_INVERT を 111 に設定し、 PMA_TX_CFG を 80082 (16 進数) に設定します。

4. すべてのクロックおよびロック信号が安定するまで待機してから、TXENPMAPHASEALIGNを High にアサートします。

5. TXENPMAPHASEALIGN がアサートされた後、TXUSRCLK2 クロックの 512 サイクル間待

機してから、 TXPMASETPHASE を High にアサートします。

6. 表 3-10 で指定する TXUSERCLK2 のサイクル間待機した後、 TXPMASETPHASE をディア

サートします。

7. TX 位相アライメントプロセスを反復実行する必要がある場合を除き、

TXENPMAPHASEALIGN はアサートされた状態を保持します。 TXENPMAPHASEALIGNをディアサートすると、 TX 位相アライメント機能が無効になります。

8. TX 位相アライメントプロセス完了後、 PMA パラレルクロック (XCLK) と PCS パラレルクロック (TXUSRCLK) の位相が一致します。

次に示す状態のいずれかが発生したときは、 TX 位相アライメントプロセスを再実行する必要があ

ります。

• GTPRESET0 または GTPRESET1 のアサート

• PLLPOWERDOWN のディアサート

• クロックソースの変更

• GTP トランシーバのラインレート変更

TXRX_INVERT_0

TXRX_INVERT_13 ビットバイナリ

多様な内部データパスにおいて、ロックアップラッチの使用/バイパスを

指定します。デフォルト値は、 3'b111 です。

TX_XCLK_SEL_0

TX_XCLK_SEL_1文字列 TX バッファの後にある TX PMA パラレルクロックドメインを駆動す

るクロックを選択します。TX バッファをバイパスする場合は、この属性

を TXUSR に設定する必要があります。

TXOUT : TX_BUFFER_USE = TRUE のときに使用する

TXUSR : TX_BUFFER_USE = FALSE のときに使用する

表 3-9 : TX バッファをバイパスする場合の属性 (続き)

属性種類説明

表 3-10 : TXPMASETPHASE がディアサートされるまでの待機サイクル数 (TXUSERCLK2)

PLL_TXDIVSEL_OUT TXPMASETPHASE 用の TXUSRCLK2 待機サイクル数

1 4096

2 8192

4 16384




図 3-10 に、 GTPRESET 後の TX 位相アライメントプロセスを示します。 GTPRESET 完了後、

RESETDONE および PLLLKDET が High になるまで待機し、すべてのクロックが安定すると TX位相アライメントのプロセスが開始されます。DCM または PLL を使用して TXUSRCLK を駆動す

る場合は、DCM または PLL のロック信号がアサートされるまで、 TX 位相アライメントプロセス

の開始は待機する必要があります。

TX 位相アライメント回路を使用した TX レーン間スキューの最小化

TX 位相アライメント回路は、 GTP トランシーバ間のスキューを小限にするためにも使用できま

す。図 3-11 に、位相アライメント回路が複数の GTP トランシーバのＰＭＡパラレルクロックドメイン (XCLK) を共通クロックと一致させて、レーン間のスキューを低減する方法を示します。

図 3-11 では、共通クロックと位相を一致する前と後の状態を示しています。位相アライメント前は、

すべての XCLK には任意の位相差が生じており、アライメント後は、共通クロックのスキューのみ

が位相差として生じています。このため、データパスのレイテンシが一致している限り、すべての

データは同時に転送されます。効果的な位相アライメントを実行するには、すべての GTP トラン

シーバの TXUSRCLK が同じソースから出力され、また低スキューのクロッキングリソース (BUFG など) を使用して配線される必要があります。

フィードバックパスを使用した電圧および温度の変化への対応

PLL または DCM は、 GTPCLKFBWEST[1:0] および GTPCLKFBEAST[1:0] フィードバッククロックを使用して、電圧や温度の影響を受ける TXUSRCLK を調整します。機能的には、どのフィー

ドバックパスを選択しても問題ありませんが、GTPCLKOUT パスに適なフィードバクパスの使

用を推奨します。実際、フィードバックパスの選択は、GTPA1_DUAL タイル内でバイパスされる

バッファの数や使用される GTPA1_DUAL (FPGA の右側または左側) によって異なる場合があり

ます。各 GTPA1_DUAL タイルでは、大 4 個のバッファ (GTP0 および GTP1 の TX バッファ、

GTP0 および GTP1 の RX エラスティックバッファ ) をバイパスできます。


図 3-10 : リセット後の TX 位相アライメントプロセスのタイミング

UG386_c3_19_100509

RESETDONE/PLLLKDET

TXENPMAPHASEALIGN

TXPMASETPHASE

512 TXUSRCLK2 Cycles

Required TXUSRCLK2 Cycles


図 3-11 : レーン間のスキューを低減させる TX 位相アライメント

UG386_c3_20_100509

Before TX Phase Alignment

Skew Parallel Clocksare Independent

GTP0TX

GTP1TX

After TX Phase Alignment

ReducedSkew

Parallel Clocks arePhase Aligned to theSame Clock Edge

GTP0TX

GTP1TX



UG386 (v2.0) 2009 年 11 月 11 日


通常、 FPGA の左側に GTPA1_DUAL タイルが配置されている場合は、 GTPCLKFBWEST より

GTPCLKFBEAST の方が遅延が少なくなります。一方、 FPGA の右側に GTPA1_DUAL タイルが

配置されている場合は、GTPCLKFBEAST より GTPCLKFBWEST の方が遅延が少なくなります。

表 3-11 に、 GTPA1_DUAL の 4 つすべてのバッファをバイパスして専用のフィードバックパスが

必要な場合での、フィードバックパス (GTPCLKFBWEST および GTPCLKFBEAST) の選択ガイ

ドラインを示します。

表 3-12 に、GTPA1_DUAL の 1 つまたは 2 つのバッファをバイパスして専用のフィードバックパスが必要な場合での、フィードバックパス (GTPCLKFBWEST および GTPCLKFBEAST) の選択

ガイドラインを示します。

図 3-12 に、 TX バッファをバイパスする場合に、 GTPA1_DUAL タイルの GTP0 および GTP1 トランシーバが同じリファレンスクロックを共有している GTPA1_DUAL のクロック配線の例を示

します。この例では、専用フィードバックパス GTPCLKFBWEST[0] を使用するクロックパスが

選択され、電圧や温度の変化に応じて TXUSRCLK0 を調整します。この GTPA1_DUAL タイルの

GTP0 と GTP1 は、同じリファレンスクロックを共有しているため、必要なフィードバックパスは

1 つとなります。PLL または DCM のいずれかを使用する場合は、フィードバックパスを使用して

TXUSRCLK を調整します。各トランシーバ間でリファレンスクロックを共有するプロトコル (PCIe など) は、 TX バッファをバイパスするこのクロック配線例を使用して、電圧および温度によ

る調整を行います。

表 3-11 : 専用フィードバックパスの選択ガイドライン

(GTPA1_DUAL の 4 つすべてのバッファをバイパスする場合)

クロックソース推奨される

フィードバックパス

GTPCLKOUT0[0] = GTP0 の REFCLKPLL0 (TX バッファはバイパス) GTPCLKFBWEST[0]

GTPCLKOUT0[1] = GTP0 の RXRECCLK0 (RX エラスティックバッファはバイパス)

GTPCLKFBWEST[1]

GTPCLKOUT1[0] = GTP1 の REFCLKPLL1 (TX バッファはバイパス) GTPCLKFBEAST[0]

GTPCLKOUT1[1] = GTP1 の RXRECCLK1 (RX エラスティックバッファはバイパス)

GTPCLKFBEAST[1]

表 3-12 : 専用フィードバックパスの選択ガイドライン

(GTPA1_DUAL の 1 つまたは 2 つのバッファをバイパスする場合)

FPGA の左側に GTPA1_DUAL が配置されている場合

FPGA の右側に GTPA1_DUAL が配置されている場合

GTPCLKFBEAST[1:0] フィードバックパス

を推奨

GTPCLKFBWEST[1:0] フィードバックパス

を推奨

GTPCLKFBWEST パスは、 GTPCLKOUT より遅延が大きい

GTPCLKFBEAST パスは、GTPCLKOUT より

遅延が大きい




図 3-13 に、 TX バッファをバイパスする場合、 GTPA1_DUAL タイルの GTP0 および GTP1 トラ

ンシーバが異なるリファレンスクロックを使用している GTPA1_DUAL のクロック配線の例を示

します。この例では、専用フィードバックパス GTPCLKFBWEST[0] を使用するクロックパスが

選択され、電圧や温度の変化に応じて GTP0 の TXUSRCLK0 を調整します。同様に、専用フィー

ドバックパス GTPCLKFBEAST[0] を使用するクロックパスが選択され、電圧や温度の変化に応

じて GTP1 の TXUSRCLK1 を調整します。PLL または DCM のいずれかを使用する場合は、フィー

ドバックパスを使用して TXUSRCLK を調整します。各トランシーバで異なるリファレンスク


図 3-12 : GTPA1_DUAL のクロック配線 (GTP0 と GTP1 が同じリファレンスクロックを共有 ― TX バッファはバイパス)

UG386_c3_18_110309

IBUFDSREF_CLK0_P

REF_CLK0_N

CLK0_IN

CLK0_0

CLK00

GTPCLKOUT0[0]

TXOUTCLK0 REFCLKPLL0

GTPCLKFBWEST[0]

TXUSRCLK1

RXUSRCLK1

TXUSRCLK0

RXUSRCLK0

TXUSRCLK20

RXUSRCLK20

TXUSRCLK21

RXUSRCLK21

GTPCLKFBSEL0WEST = 00

CLK_OUT_GTP_SEL_0 = REFCLKPLL0

CLKFB0_IN

PLL/DCMfor Tile0

GTP0/GTP1 TX PMA

GTPA1_DUAL

MUX BUFIO2

BUFG

BUFIO2FB

CLK0_1

BUFG

MUX

FPGA FabricUser Logic



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ロックを使用するプロトコル (CPRI など) は、 TX バッファをバイパスするこのクロック配線例を

使用して、電圧および温度による調整を行います。


図 3-13 : GTPA1_DUAL のクロック配線 (GTP0 と GTP1 が異なるリファレンスクロックを使用－ TX バッファはバイパス)

UG386_c3_17_110309

IBUFDSREF_CLK1_P

REF_CLK1_N

CLK1_IN

CLK01CLK00

GTPCLKOUT1[0]

TXOUTCLK1 REFCLKPLL1

GTPCLKFBEAST[0]

TXUSRCLK1

RXUSRCLK1

TXUSRCLK21

RXUSRCLK21

GT

PC

LKF

BS

EL0E

AS

T =

10


CLKFB1_IN

PLL/DCMfor GTP1

GTP1 TX PMA

MUX BUFIO2

BUFG

BUFIO2FB

BUFG

MUX

IBUFDSREF_CLK0_P

REF_CLK0_N

CLKFB0_IN

CLK0_0

GTPCLKOUT0[0]

TXOUTCLK0REFCLKPLL0

GTPCLKFBWEST[0]

TXUSRCLK0

RXUSRCLK0

TXUSRCLK20

RXUSRCLK20

GT

PC

LKF

BS

EL0W

ES

T =

00


CLK0_IN

PLL/DCMfor GTP0

GTP0 TX PMA

GTPA1_DUAL

MUXBUFIO2

BUFG

BUFIO2FB

CLK0_1

BUFG

MUX



CLK1_0CLK1_1



TX パターンジェネレータ


機能の説明

擬似乱数ビットシーケンス (PRBS) は、一般に、高速リンクにおけるシグナルインテグリティの検

証に使用されます。これらのシーケンスには規則性がないように見えますが、リンク品質の計測に

使用される特定のプロパティがあります。GTP トランシーバのパターンジェネレータブロックで

は、業界標準の PRBS パターンを生成できます (表 3-13 参照)。

PRBS パターンのほかに、 GTP トランシーバは 20UI (または 16UI) 方形波および 2UI 方形波のテ

ストパターンや PCI Express® 準拠のパターンもサポートしています。クロッキングパターンは、ス

ペクトラム解析でよく実行される PLL ランダムジッタの測定に使用されます。

リンク接続の検証やジッタ耐性テスト用にエラー挿入機能がサポートされています。反転した

PRBS パターンが必要な場合は、 TXPOLARITY 信号を使用して極性を制御してください。

表 3-13 : サポートされる PRBS パターン

名前多項式シーケンス長説明

PRBS-7 1 + X6 + X7 27 – 1 ビット 8B/10B を使用するチャネルの検証に使用されます。

PRBS-15 1 + X14 + X15 215 – 1 ビット「ITU-T Recommendation O.150、 Section 5.3」主にジッタ測定に使用されるパターンであり、Agilent 社の DCA-J サンプリングオシロスコープで処理できる長パターンです。

PRBS-23 1 + X18 + X23 223 – 1 ビット「ITU-T Recommendation O.150、 Section 5.6」通常、8B/10B エンコーディング以外で使用されます。SONET 仕様で推奨されているテストパターンの 1 つです。

PRBS-31 1 + X28 + X31 231 – 1 ビット「ITU-T Recommendation O.150、 Section 5.8」8B/10B エンコーディング以外で使用されます。 10 ギガビット

イーサネットに推奨されている PRBS テストパターンです。

「IEEE 802.3ae-2002」を参照してください。

表 3-14 : PCI Express 準拠パターン

シンボル K28.5 D21.5 K28.5 D10.2

ディスパリティ 0 1 1 0

パターン 0011111010 1010101010 1100000101 0101010101


図 3-14 : 20UI 方形波

UG386_c3_07_051509

20 UI



UG386 (v2.0) 2009 年 11 月 11 日



表 3-15 に、パターンジェネレータのポートを示します。

表 3-16 に、パターンジェネレータの属性を示します。


図 3-15 : TX パターンジェネレータのブロック図

UG386_c3_08_092409TXDATA

ErrorInsertions Polarity

Inversion

PRBS-7

PRBS-15

PRBS-23

PRBS-31

PCI Express Compliance Pattern

Square Wave with 2 UI Period

Square Wave with 16 UI or 20 UI Period

表 3-15 : パターンジェネレータのポート


説明

TXENPRBSTST0[2:0]

TXENPRBSTST1[2:0]入力 TXUSRCLK2 トランスミッタ PRBS ジェネレータのテストパターンを制御します。

000 : 標準動作モード (テストパターン生成はオフ)001 : PRBS-7

010 : PRBS-15

011 : PRBS-23

100 : PRBS-31

101 : PCI Express 準拠パターン20 ビットモードの場合のみ有効

110 : 2UI の方形波 (0 または 1)

111 : 16UI または 20UI の方形波 (データ幅に基づく )

TXPRBSFORCEERR0

TXPRBSFORCEERR1入力 TXUSRCLK2 このポートが High に駆動されると、 PRBS トランスミッタでエラー挿

入が有効になります。アサートされている間に、出力データパターンに

エラーが挿入されます。 TXENPRBSTST が 000 に設定されている場

合、 TXDATA への影響はありません。

表 3-16 : パターンジェネレータの属性

属性種類説明

RXPRBSERR_LOOPBACK_0

RXPRBSERR_LOOPBACK_11 ビットバイナリ 1 の場合、RXPRBSERR ビットが同じ GTP トランシーバの

TXPRBSFORCEERR へ内部ループバックします。これに

よって、データのクロックドメイン交差を懸念せずに、同期

および非同期ジッタ耐性テストが可能になります。

0 の場合、TXPRBSFORCEERR が TX PRBS に対応します。




使用モデル

通常、パターン生成やチェック機能は、リンク品質検証やジッタ耐性テストのために使用されます。

リンク品質検証の場合、 TXENPRBSTST および RXENPRBSTST を 000 以外に設定し、

RXPRBSERR_LOOPBACK を 0 に設定してテストパターンを選択します (図 3-16 参照)。 PRBSパターンのみ RX パターンチェッカで認識されます。

レシーバの BER (ビットエラーレート ) を正確に算出するには、外部ジッタ耐性テスタを使用する

必要があります。テストでは、RXPRBSERR_LOOPBACK を 1 に設定して、GTP トランシーバが

受信したエラーステータスをループバックする必要があります (図 3-17 参照)。同じ設定が RXENPRBSTST および TXENPRBSTST に適用される必要があります。


図 3-16 : PRBS-7 パターンのリンク検証モード

UG386_c3_09_051409

TX PatternGenerator

RX PatternChecker

001

001

RX PatternChecker

TX PatternGenerator

001

001

RXPRBSERR_LOOPBACK = 0

TXENPRBSTST

TXPRBSFORCEERR

RXENPRBSTST

RXPRBSERR

RX_PRBS_ERR_CNT

RXENPRBSTST

RXPRBSERR

RX_PRBS_ERR_CNT


TXENPRBSTST

TXPRBSFORCEER


図 3-17 : PRBS-7 パターンのジッタ耐性テスト

UG386_c3_10_051409

RX PatternChecker

TX PatternGenerator

RXENPRBSTST001

RXPRBSERR

TXENPRBSTST

TXPRBSFORCEERR

001

Jitter Tester

TX

PRBS-7 Patternwith Jitter

RX

Pattern Checker


RX_PRBS_ERR_CNT



UG386 (v2.0) 2009 年 11 月 11 日


TX 極性制御

機能の説明

GTP トランシーバには、PCS からの出力データをシリアル化して送信する前に、その極性を反転さ

せる TX 極性制御ファンクションが含まれます。出力データの極性を反転させるには、

TXPOLARITY ポートを High に駆動します。


表 3-17 に、 TX 極性制御のポートを示します。

TX 極性制御の属性はありません。

TX 極性制御の使用

ボード上で TXP/TXN 差動トレースをスワップする場合は、 TXPOLARITY を High に設定してく

ださい。

TX ファブリッククロック出力の制御

機能の説明

TX ファブリッククロック出力制御ブロックは、2 つのコンポーネント (シリアルおよびパラレルクロック分周制御とセレクタ制御) で構成されています。図 3-18 に、 GTP0 トランシーバのクロック

分周器およびセレクタを示します。GTP1 トランシーバの構造は、GTP0 トランシーバと同様です。

表 3-17 : TX 極性制御のポート


説明

TXPOLARITY0

TXPOLARITY1入力 TXUSRCLK2 出力データの極性の反転には、TX の極性ポートが

使用されます。

0 : 反転しない。 TXP は正、 TXN は負

1 : 反転する。 TXP は負、 TXN は正




シリアルクロック分周器

各トランスミッタ PMA モジュールには、低いラインレートをサポートするため、 PLL からのク

ロックを分周する分周器 (D) があります。この分周器は、PLL_TXDIVSEL_OUT 属性で設定され、

複数ラインレートがあるプロトコルの場合は、DRP ポートを使用して動的に変更できます。表 3-18に、シリアル分周器の制御を示します。


図 3-18 : TX シリアルおよびパラレルクロック分周器の詳細図

UG386_c3_11_051409

TX PMA TX PCS

GTPCLKOUT0[0]

TXDATA

PISO

REFCLK Distribution

O

REFCLK Sel

Notes: 1. The PLL1 resides in the GTP1 portion of the same GTPA1_DUAL block. It can be used in place of the PLL0 for low-power operation.

GTP0 Transceiver

TXP/N PhaseInterp

TXDATA FromUpstream PCS Blocks

Parallel Clock forUpstream PCS Blocks

/4 or/5

/D1,2,4

TXOUTCLK0

REFCLKPLL0

CLK_OUT_GTP_SEL_0 (Attribute)

PLL0PLL1(1)

IBUFDS

MGTREFCLK

表 3-18 : TX PLL 出力分周器の設定

ラインレート範囲

(GHz) 分周器 (D) の値属性設定

2.457 ～ 3.125 1 PLL_TXDIVSEL_OUT = 1

1.2288 ～ 1.62 2 PLL_TXDIVSEL_OUT = 2

0.614 ～ 0.810 4 PLL_TXDIVSEL_OUT = 4

メモ : 1. 正確なラインレート範囲は、『Spartan-6 FPGA データシート』を参照してください。



UG386 (v2.0) 2009 年 11 月 11 日


パラレルクロック分周器およびセレクタ

TX ファブリッククロック出力制御ブロックから出力されるパラレルクロック (TXOUTCLK) は、

ファブリックロジッククロックとして使用できます。TXOUTCLK は、1 バイトデータ幅のクロッ

クです。周波数は、 INTDATAWIDTH の値に基づいて、 8 または 10 で分周されたラインレートと

なります。

CLK_OUT_GTP_SEL 属性で入力セレクタを制御し、 GTPCLKOUT[0] ポートから次のようなク

ロックを出力できます。

• TXOUTCLK : このクロックは、 TX 位相インターポレータの後に分周された PLL クロックで

あり、TX PCS ブロックで使用されます。TX 位相インターポレータは、TX バッファをバイパス

する場合に、 FPGA ロジッククロックと内部クロックの位相を一致させるために使用します。

• REFCLKPLL : このクロックは、PLL の入力リファレンスクロックです。REFCLKPLL は、一

般的な使用で推奨されるクロックであり、 TX バッファをバイパスするファブリックで必要な

クロックです。

GTPA1_DUAL プリミティブには、追加のクロック出力ポート (REFCLKOUT、 REFCLKPLL、TXOUTCLK、 RXRECCLK) ありますが、これらは予約されているため使用できません。その代わ

りに GTPCLKOUT を使用してください。


表 3-19 に、 TX ファブリッククロック出力制御ブロックのポートを示します。

表 3-19 : TX ファブリッククロック出力制御のポート


説明

GTPCLKOUT0[1:0]

GTPCLKOUT1[1:0]出力 N/A GTPA1_DUAL タイルから FPGA ロジックへクロックを供給する場

合は、 GTPCLKOUT(0/1) ポートを使用することを推奨します。

GTPCLKOUT(0/1) のビット 0 によって、ユーザーが TXOUTCLK(0/1)または REFCLKPLL(0/1) のいずれかの出力を有効にできます。

CLK_OUT_GTP_SEL_(0/1) が出力クロックを指定します。

GTPCLKOUT(0/1) のビット 1 は、 RXRECCLK(0/1) を出力します。

INTDATAWIDTH0

INTDATAWIDTH1入力非同期このポートは、同じ GTP レーンの TX および RX データパス用の内部

データパス幅およびパラレルクロック分周器の値を指定します。

0 : 内部データパスは 8 ビット幅、パラレルクロック分周値は 4


INTDATAWIDTH(0/1) は、PLL フィードバック分周器 N1 も制御する

ため、GTPA1_DUAL タイル内の 2 つのレーンが同じ PLL を共有して

いる場合は、両方のレーンの INTDATAWIDTH(0/1) を同じ値にして

ください。

REFCLKOUT0

REFCLKOUT1出力 N/A 予約されています。代わりに、 GTPCLKOUT(0/1)[0] を使用してくだ

さい。




表 3-20 に、 TX ファブリッククロック出力制御ブロックの属性を示します。

REFCLKPLL0

REFCLKPLL1出力 N/A 1 つの GTP トランシーバが複数のリファレンスクロックを使用する

場合は、これらのポートを使用して、一方の GTPA1_DUAL のリファ

レンスクロックを、もう一方の GTPA1_DUAL の CLKINEAST/CLKINWEST へ手動で接続する必要があります。したがって、IBUFDSエレメントが一方の GTPA1_DUAL タイルの近くに配置され、このタ

イルはもう一方の GTPA1_DUAL へクロックを転送します。GTP トラ

ンシーバは 1 つのリファレンスクロックを共有します。

リファレンスクロックを 1 つ使用する場合は、ソフトウェアがこの

ポートを使用して、GTPA1_DUAL タイル間のリファレンスクロック

を自動的にカスケード接続します (LOC 制約で指定、または IBUFDSおよび GTPA1_DUAL エレメント間の接続で指定されているデザイ

ンで必要な場合に実行)。この出力は未接続にできます。

TXOUTCLK0

TXOUTCLK1出力 N/A 予約されています。代わりに、 GTPCLKOUT(0/1)[0] を使用してくだ

さい。

表 3-19 : TX ファブリッククロック出力制御のポート (続き)


説明

表 3-20 : TX ファブリッククロック出力制御の属性

属性種類説明

CLK_OUT_GTP_SEL_0

CLK_OUT_GTP_SEL_1文字列この属性は、マルチプレクサのセレクト信号です (97 ページの図 3-18 参照)。

GTPCLKOUT(0/1) 信号ポートを介して FPGA ロジックへ出力する GTP トラ

ンシーバ (GTP0/GTP1) の内部クロックを指定できます。


TXOUTCLK0

REFCLKPLL0


TXOUTCLK1

REFCLKPLL1

PLL_TXDIVSEL_OUT 整数 TX シリアルクロック分周器の設定を制御して、低いラインレートをサポート

します (97 ページの表 3-18 参照)。有効な設定は次のとおりです。

1 : 分周値 D は 1

2 : 分周値 D は 2

4 : 分周値 D は 4



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TX のコンフィギュレーション可能な TX ドライバ

機能の説明

GTX TX ドライバは、高速電流モードの差動出力バッファです。このドライバは、シグナルインテ

グリティを大にすることを目的として、次の機能を備えています。

• 差動電圧制御

• プリエンファシス

• 設定可能な終端レジスタ


表 3-21 に、コンフィギュレーション可能な TX ドライバのポートを示します。


図 3-19 : TX ドライバのブロック図

UG386_c3_12_100709

TXP(0/1)

TXN(0/1)

PISO

Pre-DriverPre-Emphasis

Pad Driver

Pre-Driver MainPad Driver

TXPREEMPHASIS(0/1)[2:0]TXBUFDIFFCTRL(0/1)[2:0]

TXDIFFCTRL(0/1)[3:0]

MGTAVTTTX

nom.50Ω

nom.50Ω

TX Serial Clock = Data Rate / 2

表 3-21 : コンフィギュレーション可能な TX ドライバのポート


TXBUFDIFFCTRL0[2:0]

TXBUFDIFFCTRL1[2:0]入力非同期プリドライバの強度を制御します。デフォルト値は、 3’b101

です。

この値は、変更してはいけません。



TX のコンフィギュレーション可能な TX ドライバ

TXDIFFCTRL0[3:0]

TXDIFFCTRL1[3:0]入力非同期ドライバの強度を制御します。デフォルト値は、ユーザーが定義

します。

[3:0]mVppd(1)

0000 280

0001 385

0010 495

0011 595

0100 695

0101 785

0110 870

0111 950

1000 1025

1001 1110

1010 1180

1011 1250

1100 1325

1101 1350

1110 1360

1111 1410

TXELECIDLE0

TXELECIDLE0入力 TXUSRCLK2(0/1)

非同期

TXPDOWNASYNCH(0/1) によって、このピンは非同期になり

ます。

TXINHIBIT0

TXINHIBIT1入力 TXUSRCLK2(0/1) High の場合、 TXDATA(0/1) の転送を停止し、強制的に

TXP(0/1) を 0 に TXN(0/1) を 1 にします。

TXP0

TXP1

TXN0

TXN1

出力 (パッド )

TX シリアルクロック

TXP(0/1) および TXN(0/1) は、差動送信出力ペアを構成します。

これらのポートは、パッドを表しています。位置制約を適用して

(30 ページの「インプリメンテーション」参照)、デザインのトッ

プレベルで指定する必要があります。

TXPDOWNASYNCH0

TXPDOWNASYNCH1入力非同期 TXELECIDLE(0/1) および TXPOWERDOWN(0/1) が同期信号

または非同期信号のいずれで処理されるかを決定します。 PCIExpress のコールドリセットおよびウォームリセットのコンプ

ライアンスを有効にします。

表 3-21 : コンフィギュレーション可能な TX ドライバのポート (続き)




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コンフィギュレーション可能な TX ドライバの属性はありません。

使用モード – TX ドライバ

標準

アプリケーションの要件に応じて、TXDIFFCTRL および TXPREEMPHASIS の値を適切に設定し

ます。

使用モード - 抵抗キャリブレーション

オンチップ抵抗キャリブレーションの詳細は、176 ページの「終端抵抗キャリブレーション回路」を


TXPREEMPHASIS0[2:0]

TXPREEMPHASIS1[2:0]入力非同期プリカーソルによるプリエンファシスの相対的強度を制御しま

す。デフォルト値はユーザーが指定します。

[2:0]Pre-Emphasis (dB)(1)

000 0

001 0.8

010 1.7

011 2.5

100 3.5

101 4.5

110 6.1

111 7.6

メモ : 1. 公称値です。正確な値は、『Spartan-6 FPGA データシート』を参照してください。

表 3-21 : コンフィギュレーション可能な TX ドライバのポート (続き)




PCI Express デザイン用の TX レシーバ検出機能

PCI Express デザイン用の TX レシーバ検出機能

機能の説明

PCI Express には、リンク上のトランスミッタがレシーバの検出を実行する機能があります。

TXP/TXN の立ち上がり時間に基づいて、レシーバの存在を確認します。図 3-20 に、レシーバ検出

に使用される回路モデルを示します。レシーバ検出を実行する場合は、 GTP トランシーバが P1 パワーダウンステートに遷移している必要があります。また、レシーバ検出にはトランスミッタとレ

シーバ間に 75 ～ 200nF の外部カップリングキャパシタが必要で、レシーバは GND 終端する必要

があります。検出シーケンスは、 TXDETECTRX をアサートすると開始します。それに応じて、レ

シーバ検出ロジックが TXN および TXP を「VDD – VSWING/2」に駆動して、その後リリースしま

す。一定時間 (プログラム可能) 経過後、TXN および TXP のレベルがしきい値電圧と比較されます。

後に、レシーバ検出結果が RXSTATUS および PHYSTATUS 出力に反映されます。


表 3-22 に、 TX レシーバ検出をサポートするポートを示します。


図 3-20 : レシーバ検出回路モデル

CCH: < 3 nF

UG386_c3_13_051409

CAC: 75 nF - 200 nF RTERMR: 40Ω - 60Ω

VTERMR

RTERMT: 40Ω - 60Ω

VDD

TXDETECTRX

GTP TransceiverComponents

ChannelComponents

Far-End ReceiverComponents

TXP

表 3-22 : TX レシーバ検出をサポートするポート


PHYSTATUS0

PHYSTATUS1出力非同期電力管理ステートの移行や受信検出などの PHY ファンク

ションが完了すると High になります。 P2 電力ステートへの

遷移中 (Entry および Exit) であり、また RXUSRCLK2 が動

作していないときにこの信号が遷移する場合は、信号送信が

非同期になります。



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TX レシーバ検出機能をサポートする属性はありません。

RXSTATUS0[2:0]

RXSTATUS1[2:0]出力 RXUSRCLK2 PCIe 規格の場合は次のとおりです。

000 : (レシーバ検出シーケンス) レシーバがない/(通常動

作中) 受信データは問題なし

001 : 予約

010 : 予約

011 : (レシーバ検出シーケンス) レシーバがある

100 : 8B/10B デコーダエラー

101 : エラスティックバッファのオーバーフロー。 PIPE 仕様の定義とは異なる

110 : エラスティックバッファのオーバーフロー。 PIPE 仕様の定義とは異なる

111 : ディスパリティエラーの受信

SATA 規格の場合のビットの詳細は、表 3-23 を参照してくだ

さい。

TXDETECTRX0

TXDETECTRX1入力 TXUSRCLK2 レシーバ検出シーケンスをアクティブにします。テスト結果

が RXSTATUS 上で確認できることを示す PHYSTATUS がアサートされると、シーケンスが終了します。

RXSTATUS = 000 の場合は、レシーバが検出されていないこ

とを示します。RXSTATUS = 011 の場合は、レシーバが検出

されたことを示します。

RXPOWERDOWN0[1:0]

RXPOWERDOWN1[1:0]入力非同期 TX および RX リンクのパワーステートを制御します。 PCI

Express 仕様のエンコードに準拠しています。TX と RX は個

別に電源をオフにできます。 PCI Express 準拠の場合は、

TXPOWERDOWN と RXPOWERDOWN を同時に使用す


00 : P0 (通常動作)

01 : P0s ( リカバリタイムが短い)

10 : P1 ( リカバリタイムが長い、レシーバ検出はオンの

まま)


TXPOWERDOWN0[1:0]

TXPOWERDOWN1[1:0]

TXUSRCLK2/非同期

TXPDOWNASYNCH0

TXPDOWNASYNCH1入力非同期 TXELECIDLE および TXPOWERDOWN が同期信号または

非同期信号のいずれで処理されるかを決定します。初の電

源投入時および PCIe リセットが適用される場合には、送信

レーンが電気的アイドル状態となる必要がある、という PCIe規格に準拠するためには、このポートを使用できます。

0 : TXELECIDLE と TXPOWERDOWN は、同期信号と

して処理される

1 : TXELECIDLE と TXPOWERDOWN は非同期信号と

して処理される

表 3-22 : TX レシーバ検出をサポートするポート (続き)




TX OOB (帯域外) 信号

TX OOB (帯域外) 信号

機能の説明

GTP トランシーバは、SATA (Serial ATA) 仕様で定義されている OOB (Out-of-Band) シーケンスの

生成および PCI Express 仕様で定義されているビーコン信号の生成をサポートします。SATA OOB信号に対する GTP トランシーバのサポート機能には、OOB 信号ステートのエンコードに必要なア

ナログ回路、および SATA COM シーケンスの OOB 信号のバーストを構成するステートマシンが

あります。

また、各 GTP トランシーバは、COM シーケンスのタイミングを TX ラインレートの分周設定に基

づいて変更可能にすることで、 SATA のオートネゴシエーション機能をサポートします。 GTP トラ

ンシーバは、PIPE (PHY Interface for the PCI Express) の仕様書に定義されるビーコン信号をサポー

トします。ビーコンシーケンスは、 FPGA ロジックで制御されます。


表 3-23 に、 TX OOB のポートを示します。

表 3-23 : TX OOB のポート

ポート方向ドメイン説明

RXSTATUS0[2:0]

RXSTATUS1[2:0]出力 RXUSRCLK2

RXSTATUS[2:0] のデコードは RX_STATUS_FMT 設定に

依存します。

• RX_STATUS_FMT = PCIE の場合 :

RXSTATUS は PCIe TXELECIDLE に使用されません。

• RX_STATUS_FMT = SATA の場合 :

RXSTATUS[0] : COM* シーケンスの送信完了

RXSTATUS[1] : COMWAKE 信号の受信

RXSTATUS[2] : COMRESET/COMINIT 信号の受信

TXCOMSTART0

TXCOMSTART1入力 TXUSRCLK2

TXCOMTYPE で選択された COM* シーケンスの送信を開

始します (SATA の場合のみ)。TXELECIDLE が High のと

きに TXCOMSTART を TXUSRCLK2 の 1 サイクル間ア

サートすると、 COM シーケンスの送信が開始されます。

TXCOMTYPE0

TXCOMTYPE1入力 TXUSRCLK2

送信する COM 信号のタイプを選択します (SATA の場合

のみ)。0 : COMRESET/COMINIT

1 : COMWAKE

TXELECIDLE0

TXELECIDLE1入力 TXUSRCLK2/非同期

P2 パワーステートのとき、電気的アイドルまたはビーコン

信号のいずれかを TX ペアに出力するかを制御します。



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表 3-24 に、 TX OOB の属性を示します。

GTP トランシーバは、4 つの信号モード (SATA 動作用に 3 つ、PCI Express 動作用に 1 つ) をサポー

トします。これらの信号モードは同時に使用できません。

TXPDOWNASYNCH0

TXPDOWNASYNCH1入力非同期

TXELECIDLE および TXPOWERDOWN が同期信号また

は非同期信号のいずれで処理されるかを決定します。初

の電源投入時、および PCIe リセットが適用されるときに、

送信レーンが電気的アイドル状態になる必要があるという

PCIe 規格に準拠するには、このポートを使用できます。

0 : TXELECIDLE と TXPOWERDOWN は、同期信号

として処理される

1 : TXELECIDLE と TXPOWERDOWN は非同期信号

として処理される

TXPOWERDOWN0[1:0]

TXPOWERDOWN1[1:0]入力 TXUSRCLK2/非同期

TX レーンの電源を切ります。この入力は、PCIe デザインで

のみ使用されます。

表 3-23 : TX OOB のポート (続き)

ポート方向ドメイン説明

表 3-24 : TX OOB/ビーコン信号の属性

属性種類説明

COM_BURST_VAL_0

COM_BURST_VAL_14 ビットバイナリ

この属性が COM シーケンスにおけるバースト数

を決定します。

PLL_SATA_0

PLL_SATA_1ブール関数

FALSE に設定します。 FALSE の場合、 TX SATAは SATA Generation 1 (1.5Gb/s) レートで処理でき

ます。

PLL_TXDIVSEL_OUT_0

PLL_TXDIVSEL_OUT_1整数

各 GTP トランシーバの TX ラインレートの分周

値を指定します。 1、 2、または 4 に設定できます。



第 4 章

レシーバ

レシーバ (RX) の概要

本章では、 GTP レシーバにある各ファンクションブロックのコンフィギュレーションおよび使用

方法について説明します。各 Spartan®-6 FPGA GTP トランシーバには、 PCS と PMA を 1 個ずつ

含む 1 個のレシーバがあります。図 4-1 に、レシーバ (RX) のブロック図を示します。ボード上の

トレースからの高速シリアルデータは、 RX の PMA から PCS に入り、終的に FPGA ロジック

に送信されます。

GTP レシーバは、次のようなエレメントで構成されています。

1. 108 ページの「RX アナログフロントエンド」

2. 116 ページの「RX OOB (帯域外) 信号」

3. 118 ページの「RX イコライザ」

4. 120 ページの「RX CDR」

5. 122 ページの「RX クロック分周制御」


図 4-1 : GTP レシーバのブロック図

UG386_c4_01_051409

To TX Parallel Data(Far-End PMA Loopback)

From TX ParallelData (Far-End PMA Loopback)

To TX Parallel Data(Far-End PCS Loopback)

Polarity

RX-PMA RX-PCS

FPGARX

Interface

Loss of Sync

RX PIPE Control

RX Status Control

SIPO

PLL

RXEQ

RX OOB

RXCDR

ElasticBuffer

PatternChecker

CommaDetect

andAlign

10B/8B



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第 4 章 : レシーバ

6. 125 ページの「RX マージン解析」

7. 127 ページの「RX 極性制御」

8. 128 ページの「RX パターンチェッカ」

9. 129 ページの「RX バイトおよびワードアライメント」

10. 135 ページの「RX の LOS (Loss of Sync) ステートマシン」

11. 137 ページの「RX 8B/10B デコーダ」

12. 141 ページの「RX エラスティックバッファのバイパス」

13. 150 ページの「RX エラスティックバッファ」

14. 152 ページの「RX クロックコレクション」

15. 159 ページの「RX チャネルボンディング」

16. 166 ページの「FPGA RX インターフェイス」

RX アナログフロントエンド

機能の説明

RX アナログフロントエンド (AFE) は、高速電流モードの差動入力バッファであり、次のような機

能があります。

• 設定可能な RX 終端電圧

• バイパス可能なオンチップカップリングキャパシタ

• コンフィギュレーション可能な終端レジスタ


図 4-2 : RX AFE のブロック図

UG386_c4_02_100109

~100 nF

nom.50Ω

nom.50Ω

FPGABoard

MGTAVTTRX

MGTAVTTRXMGTAVTTRX

GND

RCV_TERM_VTTRX(0/1)RCV_TERM_GND(0/1)

~100 nF

AC_CAP_DIS(0/1)

nom. 1.23 pF

nom. 1.23 pF

nom.30 KΩ

nom.30 KΩ

3/4 MGTAVTTRX





表 4-1 に、 RX AFE のポートを示します。

表 4-2 に、 RX アナログフロントエンドの属性を示します。

表 4-1 : RX AFE のポート


説明

RXN0、 RXN1

RXP0、 RXP1

入力

(パッド )RX シリアル

クロック

RXN(0/1) および RXP(0/1) は、差動受信出力ペアを構成します。これ

らのポートは、パッドを表しています。位置制約を適用して (30 ページ

の「インプリメンテーション」参照)、デザインのトップレベルで指定

する必要があります。

表 4-2 : RX アナログフロントエンドの属性

属性種類説明

AC_CAP_DIS_0

AC_CAP_DIS_1ブール関数レシーバでビルトイン AC カップリングをバイパスします。

TRUE : ビルトイン AC カップリングキャパシタをバイパスする。

レシーバの DC カップリングは有効

FALSE : ビルトインの AC カップリングキャパシタを有効にする

データレートまたはプロトコルに基づいて、外部 AC カップリングキャパシタを追加する必要がある場合の詳細は、第 5 章「ボードデザイ

ンのガイドライン」を参照してください。

RX 終端コンビネーションの詳細は、「使用モード – RX 終端」を参照し

てください。

CM_TRIM_0[1:0]

CM_TRIM_1[1:0]2 ビットバイナリ

同相モードの入力レベルを調整します。これらのレベルは、 Spartan-6FPGA GTP Transceiver Wizard で自動的に設定されます。

RCV_TERM_GND_0

RCV_TERM_GND_1ブール関数受信部の終端ネットワークでグランドが参照されるようにします。 PCI

Express® デザインの場合、この属性のデフォルト設定は TRUE です。

そのほかのプロトコルの場合は、 FALSE に設定します。

TRUE : 受信終端でグランドが参照される

FALSE : 受信終端でグランドが参照されない


てください。

RCV_TERM_VTTRX_0

RCV_TERM_VTTRX_1ブール関数レシーバ終端ネットワークで MGTAVTTRX が参照されるようにしま

す。PCI Express デザインの場合、この属性のデフォルト設定は FALSEです。そのほかのプロトコルの場合は、 TRUE に設定します。 AC カッ

プリングを使用する場合は FALSE に設定します。

TRUE : 受信終端で MGTAVTTRX が参照される

FALSE : 受信終端で MGTAVTTRX が参照されない


てください。



UG386 (v2.0) 2009 年 11 月 11 日


使用モード – RX 終端

表 4-3 に、 RCV_TERM_GND および RCV_TERM_VTTRX で有効な設定を示します。

TERMINATION_CTRL_0[4:0]

TERMINATION_CTRL_1[4:0]5 ビットバイナリ

内部終端キャリブレーション回路を制御します。

TERMINATION_OVRD_0

TERMINATION_OVRD_1ブール関数 MGTRREF ピンに接続された 50Ω の外部精密抵抗を使用するか、

TERMINATION_CTRL[4:0] で定義された値使用するかを選択します。

表 4-2 : RX アナログフロントエンドの属性 (続き)

属性種類説明

表 4-3 : RX 終端電圧および属性

RCV_TERM_GND_0RCV_TERM_GND_1

RCV_TERM_VTTRX_0RCV_TERM_VTTRX_1 RX 終端電圧

FALSE FALSE 3/4 * MGTAVTTRX

FALSE TRUE MGTAVTTRX

TRUE FALSE GND

TRUE TRUE 予約/未許可




表 4-4 に、推奨される使用モデル 1 の RX 終端コンフィギュレーションを示し、図 4-3 に、その図

を示します。

表 4-4 : RX 終端の使用モデル 1

使用モード外部 AC

カップリング終端電圧

内部 AC カップリング

内部

バイアス

最大

スイング

mVDPP

推奨されるプロトコルおよび使用法

1 オン GND オン 900mV 1200 プロトコル : PCIe

属性設定 :AC_CAP_DIS_(0/1) = FALSE

RCV_TERM_GND_(0/1) = TRUE

RCV_TERM_VTTRX_(0/1) = FALSE


図 4-3 : RX 終端の使用モデル 1

UG386_c4_03_092509

~100 nF

nom.50Ω

nom.50Ω

FPGABoard

MGTAVTTRX

MGTAVTTRX

GND~100 nF

nom. 1.23 pF

nom. 1.23 pF

nom.30 KΩ

nom.30 KΩ

GND

3/4 MGTAVTTRX



UG386 (v2.0) 2009 年 11 月 11 日



を示します。



カップリング

終端

電圧


内部

バイアス

最大

スイング

mVDPP


2 オン MGTVTTRX オン 900mV 1200 プロトコル : バックプレーン、ワイヤレス、

シリアル RapidIO、DisplayPort (0.4/0.6/0.8Vオプション)


RCV_TERM_GND_(0/1) = FALSE

RCV_TERM_VTTRX_(0/1) = TRUE



UG386_c4_04_092509

~100 nF

nom.50Ω

nom.50Ω

FPGABoard

MGTAVTTRX

MGTAVTTRX

~100 nF

nom. 1.23 pF

nom. 1.23 pF

nom.30 KΩ

nom.30 KΩ

MGTAVTTRX 3/4 MGTAVTTRX





を示します。



カップリング

終端

電圧


内部

バイアス

最大

スイング

mVDPP


3 ON 3/4 * MGTAVTTRX

オフ 900mV 1600 プロトコル : Optical IF (SONET/SDH/OTU)、SFP+、 HD/SD-SDI、 XAUI (1600mVdpp)、GbE、 DisplayPort (1.2V オプション)

属性設定 :AC_CAP_DIS_(0/1) = TRUE





UG386_c4_05_092509

~100 nF

nom.50Ω

nom.50Ω

FPGABoard

MGTAVTTRX

MGTAVTTRX

~100 nF

nom. 1.23 pF

nom. 1.23 pF

nom.30 KΩ

nom.30 KΩ

3/4 MGTAVTTRX



UG386 (v2.0) 2009 年 11 月 11 日



を示します。



カップリング

終端

電圧


内部

バイアス

最大

スイング

mVDPP


4 オフ MGTAVTTRX ON 900mV 1200 プロトコル : カスタム GTP-GTP、チップ間




RCV_TERM_VTTRX_(0/1) = TRUE

注 :これは、ボード上の DC カップリングが可能

となる、 TX 終端電圧が 1.2V の場合に推奨

されます。 TX 終端電圧が 1.2V ではない場

合は、DC 電流に信号の歪みが生じます。TX終端電圧が 1.2V ではない SerDes とは、イ

ンターオペラビリティに問題があるため、

バックプレーンには推奨されません。



UG386_c4_06_092509

nom.50Ω

nom.50Ω

FPGABoard

MGTAVTTRX

MGTAVTTRX

nom. 1.23 pF

nom. 1.23 pF

nom.30 KΩ

nom.30 KΩ

MGTAVTTRX 3/4 MGTAVTTRX





を示します。

使用モード - 抵抗キャリブレーション

オンチップ抵抗キャリブレーションの詳細は、176 ページの「終端抵抗キャリブレーション回路」を




カップリング終端電圧


内部

バイアス

最大

スイング

mVDPP


5 オフ 3/4 *MGTAVTTRX/

GND

オフ 900mV 1600 プロトコル : GPON

属性設定 :AC_CAP_DIS_(0/1) = TRUE

RCV_TERM_GND_(0/1) = TRUE/FALSE


注 :完全な DC モードです。 DC 同相モードの

2/3 MGTAVTRX (900mV) を得るには、外

部にレベルシフトネットワークが必要な場

合があります。



UG386_c4_07_092509

nom.50Ω

nom.50Ω

FPGABoard

MGTAVTTRX

MGTAVTTRX

nom. 1.23 pF

nom. 1.23 pF

nom.30 KΩ

nom.30 KΩ

ExternalTermination

Network

ExternalTermination

Network

GND



UG386 (v2.0) 2009 年 11 月 11 日


RX OOB (帯域外) 信号

機能の説明

GTP トランシーバは、SATA (Serial ATA) 仕様で定義されている OOB (Out-of-Band) シーケンスの

デコードおよび PCI Express 仕様で定義されているビーコン信号をサポートします。SATA OOB 信号に対する GTP レシーバのサポート機能には、OOB 信号ステートのデコードに必要なアナログ回

路と SATA COM シーケンスの OOB 信号のバーストデータをデコードするためのステートマシ

ンがあります。

また、 GTP レシーバは、 PIPE (PHY Interface for the PCI Express) 仕様で定義されているインター

フェイス信号を使用して、PCI Express 準拠のビーコン信号もサポートします。ビーコン信号のシー

ケンスは、 FPGA ロジックでデコードされます。


表 4-9 に、 RX OOB のポートを示します。

表 4-10 に、 RX OOB の属性を示します。

表 4-9 : RX OOB のポート


RXELECIDLE0

RXELECIDLE1出力非同期 RXN および RXP 間の差動電圧が、小しきい値

(OOBDETECT_THRESHOLD) 未満に降下したことを示します。こ

のしきい値より下の信号が OOB 信号です。

1 : OOB 信号が検出された。差動電圧が小しきい値未満となる

0 : OOB 信号は検出されていない差動電圧は小しきい値以上で

ある

このポートは、 PCI Express および SATA 規格専用です。

RXSTATUS0[2:0]

RXSTATUS1[2:0]出力 RXUSRCLK2 RXSTATUS[2:0] は PCIe® 規格専用であり、 PIPE 仕様に基づいて動

作します。

RXVALID0

RXVALID1出力 RXUSRCLK2 PIPE 仕様に基づいて、シンボルがロックし、 RXDATA および

RXCHARISK[3:0] 上のデータが有効になると、この信号が High に駆

動されます。

表 4-10 : RX OOB の属性

属性種類説明

OOB_CLK_DIVIDER_0

OOB_CLK_DIVIDER_1整数スケルチクロックのレートを設定します。このクロックは 25MHz

～ 37.5MHz の範囲内で動作する必要があり、 SATA OOB 検出器を

適切に動作させるには、可能な限り 25MHz に近いレートにしてくだ

さい。

スケルチクロックレート = CLKIN/OOB_CLK_DIVIDER

有効な分周値は 1、 2、 4、 6、 8、 10、 12、 14 です。



RX OOB (帯域外) 信号

OOBDETECT_THRESHOLD_0

OOBDETECT_THRESHOLD_13 ビットバイナリ RXN および RXP 間の小差動電圧を設定します。差動電圧がこの

レベル未満に降下すると、入力信号は OOB 信号となります。この 3ビットにエンコードされた属性は、OOB しきい値電圧の公称値(1)を次のように指定します。

値 OOB しきい値電圧の公称値 [mV]000 – 101 サポートされていない

110 (デフォルト ) 105111 115

RX_STATUS_FMT_0

RX_STATUS_FMT_1文字列使用するステータスエンコードを定義します。

PCIE : PCI Express エンコード

SATA : SATA エンコード

SATA_BURST_VAL_0

SATA_BURST_VAL_13 ビットバイナリ COM の一致を宣言するために必要なバースト数。デフォルト値は 4

で、 COMINIT、 COMRESET、および COMWAIT に対して SATAで指定されたバースト数です。

SATA_IDLE_VAL_0

SATA_IDLE_VAL_13 ビットバイナリ COM の一致を宣言するために必要なアイドル数。各アイドル信号

は、COMINIT/COMRESET または COMWAIT のいずれかと同じ長

さの OOB 信号です。SATA 検出器が一方のタイプのアイドル (たと

えば、 COMRESET/COMINIT) のカウントを開始した場合、そのカ

ウントはもう一方のタイプのアイドルを受信するとリセットされま

す。デフォルト値は 3 で、 SATA 仕様に準拠します。

SATA_MAX_BURST_0

SATA_MAX_BURST_1整数スケルチクロックサイクルにおいて、SATA 検出器がバーストを拒

否する際のしきい値を設定します。有効な設定値は 1 ～ 61 (デフォ

ルトは 7) で、 SATA_MIN_BURST より大きい値となる必要があり

ます。

SATA_MAX_INIT_0

SATA_MAX_INIT_1整数スケルチクロックサイクルにおいて、 SATA 検出器で許容可能な

COMINIT/COMRESET アイドルの大時間を設定します。有効な

設定値は 1 ～ 61 (デフォルトは 22) で、SATA_MIN_INIT より大き

い値となる必要があります。

SATA_MAX_WAKE_0

SATA_MAX_WAKE_1整数スケルチクロックサイクルにおいて、 SATA 検出器で許容可能な

COMWAKE アイドルの大時間を設定します。有効な設定値は 1 ～ 61 (デフォルトは 7) で、SATA_MIN_WAKE より大きい値とな


SATA_MIN_BURST_0

SATA_MIN_BURST_1整数スケルチクロックサイクルにおいて、SATA 検出器がバーストを拒

否する際のしきい値を設定します。有効な設定値は 1 ～ 61 (デフォ

ルトは 4) で、SATA_MAX_BURST より小さい値になる必要があり

ます。

表 4-10 : RX OOB の属性 (続き)属性種類説明



UG386 (v2.0) 2009 年 11 月 11 日


RX イコライザ

機能の説明

RX には、チャネルにおける高周波数の損失を補正するために、連続時間対応の受信イコライゼー

ション回路があります。この連続時間対応の受信イコライゼーション回路は、高周波数による信号

の歪みを補正してデザインの物理的チャネルの特定要件を満たすように調整できます。

この回路は、低周波数および高周波数で入力信号を増幅することができる 2 段階の増幅器です。複

数チャネルに対応するために、 4 つの周波数応答があります。

SATA_MIN_INIT_0

SATA_MIN_INIT_1整数 SATA の場合、 OOB 信号は COMINIT、 COMRESET、および

COMWAKE でアイドルとして使用されます。 SATA の COMINIT/COMRESET 信号で許容される小のアイドル長は 304ns です。

アイドルが 175ns より短い場合、 COMINIT/COMRESET では使用

できません。スケルチクロックサイクルにおいて、 SATA 検出器で

許容可能な COMINIT/COMRESET アイドルの小時間の設定に使

用します。

有効な設定値は 1 ～ 61 (デフォルトは 12) で、SATA_MAX_INIT より小さい値になる必要があります。スケルチクロックは OOB_CLK_DIVIDER に基づいて設定されます。

SATA_MIN_WAKE_0

SATA_MIN_WAKE_1 整数 SATA の場合、 OOB 信号は COMINIT、 COMRESET、および

COMWAKE でアイドルとして使用されます。SATA の COMWAKE信号で許容される小のアイドル長は 101ns です。アイドルが 55nsより短い場合、 COMWAKE では使用できません。スケルチクロッ

クサイクルに関して、 SATA 検出器で許容可能な COMWAKE アイ

ドルの小時間の設定に使用します。

有効な設定値は 1 ～ 61 (デフォルトは 4) で、 SATA_MAX_WAKEより小さい値になる必要があります。スケルチクロックは OOB_CLK_DIVIDER に基づいて設定されます。

メモ : 1. OOV の公称値です。詳細は、『Spartan-6 FPGA データシート』の「OOB Specifications」を参照してください。

表 4-10 : RX OOB の属性 (続き)属性種類説明



RX イコライザ


表 4-11 に、 RX イコライゼーションのポートを示します。

表 4-12 に、 RX イコライゼーションの属性を示します。


図 4-8 : 実際のゲイン

-20

-10

0.0

10

1M 10M 100M

8.4 dB,RXEQMIX = 11

5.4 dB,RXEQMIX = 10

2.4 dB,RXEQMIX = 01

-0.3 dB,RXEQMIX = 00

1G

M1

10G 100G

Frequency (Hz)

Gai

n (d

B)

UG386_c4_08_051509

表 4-11 : RX イコライゼーションのポート


説明

RXEQMIX0[1:0]

RXEQMIX1[1:0]入力非同期レシーバイコライゼーションを制御します。デフォ

ルト値は 2’b00 であり、ユーザー指定可能です。

RXEQMIX[1:0] ゲイン (dB)(1)

00 -0.3

01 2.6

10 5.4

11 8.4

メモ : 1. 公称値です。正確な値は、『Spartan-6 FPGA データシート』を参照してください。

表 4-12 : RX イコライゼーションの属性

属性種類説明

RXEQ_CFG_0[7:0]

RXEQ_CFG_1[7:0]8 ビットバイナリ

RXEQ_CFG_0RXEQ_CFG_1

説明

[7:3] リミッタ /EQAMP のゲインおよび電力制御です。

[2:0] リミッタ /EQAMP のゲインおよび電力制御です。



UG386 (v2.0) 2009 年 11 月 11 日


使用モード ― 連続時間対応の RX リニアイコライザ

高速周波数で高ゲインを得るモードは、高損失の (通常は長い) チャネル用です。 RX イコライザの

基本的な使用方法は、次のとおりです。

1. 動作データレートを決定します。

2. 1/2 データレートでのチャネル損失 (dB) を決定します。これは、測定された差動挿入損失、つ

まり S パラメータデータです (Sdd21)

3. ゲイン値を示す図から適切な RXEQMIX の設定を選択します。

これらの結果に基づいて、 RXEQMIX の適切な設定を選択できます。

システムの分断や TX クロックのジッタなど、リニアイコライザでは補正できない問題が生じるた

め、常にハードウェアでこれらの設定を検証する必要があります。

例

データレート = 3.125Gb/s (つまり、基本周波数は 1.5625GHz)

1.5625GHz でのチャネル損失は、 6dB

RXEQMIX[1:0] = 10

この設定は、 1.5625GHz で 6dB のゲイン補正が可能であるため、必要なゲインを提供できます。

RX CDR

機能の説明

各 GTP トランシーバにある RX CDR (クロックデータリカバリ ) 回路では、入力されたデータか

らリカバリクロックとデータが抽出されます。図 4-9 に、CDR ブロックのアーキテクチャを示し、

明確にするためにクロックパスも示しています。

GTP トランシーバでは、位相ローテータを搭載した CDR アーキテクチャを採用しています。入力

されたデータは、初にレシーバのイコライゼーションステージを通過します。イコライズされた

データは、エッジサンプラおよびデータサンプラで取り込まれます。データサンプラで取り込まれ

たデータは、ダウンストリームのトランシーバブロックへ転送されます。


図 4-9 : CDR の詳細図

UG386_c4_09_051409

EdgeSampler

DemuxCDR FSM

DataSampler

RXP/NRXEQ

LocalREFCLK

PI (E)

PI (D)

RXPLL

RXDATA

RXRECCLK

Demux



RX CDR

CDR ステートマシンは、エッジサンプラとデータサンプラの両方のデータを使用して入力データ

ストリームの位相を判断し、位相補間 (PI) を制御します。エッジサンプラの位相はデータストリー

ムが変更する部分に位置し、データサンプラの位相はデータアイの中央に位置します。

RX PLL が位相補間 (PI) に基本クロックを提供します。そして、位相補間が高精度で等間隔のサン

プリング位相を生成することによって、CDR ステートマシンの細かい位相制御が可能になります。

CDR ステートマシンは、ローカル PLL リファレンスクロックから、一定の周波数オフセット値で

(通常 ±1000PPM 以下) 入力データストリームをトラッキングできます。


表 4-13 に、 RX CDR のポートを示します。

表 4-14 に、 RX CDR の属性を示します。


図 4-10 : CDR サンプラの位置

UG386_c4_10_051409

E0 E1 E2

D0 D1

表 4-13 : RX CDR のポート


説明

RXCDRRESET[1:0] 入力非同期 High になると、 CDR ロジックおよびこのチャ

ネルに対する PCS の RX 部をリセットします。

この信号は、 RX PLL 周波数が変更するたびに

アサートされる必要があります。

表 4-14 : RX CDR の属性

属性種類説明

CDR_PH_ADJ_TIME_0

CDR_PH_ADJ_TIME_15 ビットバイナリ

予約されています。GTP Transceiver Wizard で推奨される値のみを使用してください。

この属性は、電気的アイドル状態のとき、CDR位相リセットがディアサートされてから、 PCIExpress 動作のオプショナルリセットシーケ

ンスが完了するまでの待機時間を示します。



UG386 (v2.0) 2009 年 11 月 11 日


RX クロック分周制御

機能の説明

RX クロック分周制御ブロックは、2 つのコンポーネント (シリアルクロック分周制御およびパラレ

ルクロック分周制御) で構成されています。図 4-11 に、GTP0 トランシーバのクロック分周器を示

します。 GTP1 トランシーバの構造は、 GTP0 トランシーバと同様です。

PLL_RXDIVSEL_OUT_0

PLL_RXDIVSEL_OUT_1整数受信部の標準ラインレートを定義する分周値

です。 1、 2、または 4 に設定できます。

RX Line Rate = RX PLLClock * 2/PLL_RXDIVSEL_OUT

PMA_CDR_SCAN_0

PMA_CDR_SCAN_127 ビット

の 16 進数


PMA_RX_CFG_0

PMA_RX_CFG_125 ビット

の 16 進数


RX_EN_IDLE_HOLD_CDR_0

RX_EN_IDLE_HOLD_CDR_1ブール関数 PCI Express アプリケーション以外の場合は、

FALSE に設定します。

PCI Express 動作の場合、 TRUE に設定する

と、電気的アイドル状態のオプショナルリ

セットシーケンスの際に CDR が内部ステー

トを保持できます。

RX_EN_IDLE_RESET_FR_0

RX_EN_IDLE_RESET_FR_1ブール関数 PCI Express アプリケーション以外の場合は、




セットシーケンスの際に CDR 周波数の自動

リセット機能が有効になります。

RX_EN_IDLE_RESET_PH_0

RX_EN_IDLE_RESET_PH_1ブール関数 PCI Express アプリケーション以外の場合は、




セットシーケンスの際に CDR 位相の自動リ

セット機能が有効になります。

表 4-14 : RX CDR の属性 (続き)

属性種類説明



RX クロック分周制御

シリアルクロック分周器

レシーバの各 PMA モジュールには、低いラインレートをサポートするために PLL からのクロック

を分周する分周器 (D) があります。この分周器は、 PLL_RXDIVSEL_OUT 属性で設定され、 DRPポートを使用して動的に変更できます。表 4-15 に、シリアル分周器の制御を示します。


図 4-11 : RX シリアルおよびパラレルクロック分周器の詳細図

UG386_c4_11_110309

RX PMA RX PCS

GTPCLKOUT0[1]

RXDATA

PISO

REFCLK Distribution

O

REFCLK Sel

Notes: 1. PLL1 resides in the GTP1 portion of the same GTPA1_DUAL block. It can be used in place of PLL0 for low-power operation.

GTP0 Transceiver

RXP/N PhaseInterp

RXDATA forDownstream PCS Blocks

Parallel Clock forDownstream PCS Blocks

/4 or/5

/D1,2,4

RXRECCLK0

REFCLKPLL Can be output to FPGA logicvia GTPCLKOUT0[0]

PLL0PLL1(1)

IBUFDS

MGTREFCLK

表 4-15 : RX PLL 出力分周器の設定

ラインレート範囲

(GHz) 分周器 (D) の値属性設定

2.457 ～ 3.125 1 PLL_RXDIVSEL_OUT = 1

1.2288 ～ 1.62 2 PLL_RXDIVSEL_OUT = 2

0.614 ～ 0.810 4 PLL_RXDIVSEL_OUT = 4

メモ : 1. 正確なラインレート範囲は、『Spartan-6 FPGA データシート』を参照してください。



UG386 (v2.0) 2009 年 11 月 11 日


パラレルクロック分周器

FPGA ロジックにはリカバリクロックが提供されます。リカバリクロックは、クロック補正機能が

ないプロトコルにおいて、データに同期したクロックをダウンストリームの FPGA ロジックへ提供

する場合に使用されます。レシーバのパラレルクロック分周ブロックが、GTPCLKOUT[1] ポート

を介して FPGA ロジックへ 1 バイト幅のリカバリクロックを出力します。周波数は、

INTDATAWIDTH の値に基づいて、 8 または 10 で分周されたラインレートとなります。


表 4-16 に、 RX クロック分周制御のポートを示します。

表 4-17 に、 RX CDR の属性を示します。

表 4-16 : RX クロック分周制御のポート


説明

GTPCLKOUT0[1:0]

GTPCLKOUT1[1:0]出力 N/A GTPA1_DUAL タイルから FPGA ロジックへクロックを供給する場合は、

GTPCLKOUT(0/1) ポートを使用することを推奨します。

GTPCLKOUT(0/1) のビット 0 によって、ユーザーが TXOUTCLK(0/1) または REFCLKPLL(0/1) のいずれかの出力を有効にできます。

CLK_OUT_GTP_SEL_(0/1) が出力クロックを選択します。


INTDATAWIDTH0

INTDATAWIDTH1入力非同期このポートは、同じ GTP レーンの TX および RX データパス用の内部デー

タパス幅およびパラレルクロック分周器の値を指定します。



INTDATAWIDTH は、 PLL フィードバック分周器 N1 も制御するため、

GTPA1_DUAL タイル内の 2 つのレーンが同じ PLL を共有している場合

は、両方のレーンの INTDATAWIDTH が同じ値に設定される必要があり

ます。

RXRECCLK0

RXRECCLK1出力 N/A 予約されています。代わりに、GTPCLKOUT(0/1)[1] を使用してください。

表 4-17 : RX CDR の属性

属性種類説明

PLL_RXDIVSEL_OUT 整数 RX シリアルクロック分周器の設定を制御して、低いライ

ンレートをサポートします (123 ページの表 4-15 参照)。

有効な設定は次のとおりです。

1 : D の分周値は 1





RX マージン解析

RX マージン解析

機能の説明

ラインレートが増加し、チャネル減衰が悪化するにしたがって、 RX イコライザを多用してこれら

を補正する必要があります。このとき、遠端のリンク状態はアイダイアグラムでは判断できないた

め、システムデバッグには課題が生じます。高ラインレートの場合、PCB 上のレシーバでのアイパターンは、 RX イコライザが有効の場合であっても完全に閉じた状態になってしまいます。

RX CDR ブロックには、イコライザ後にレシーバでのアイマージンを測定するための診断メカニズ

ムが含まれています。

水平方向のアイマージンスキャン

通常動作の場合、データサンプラの位相には、エッジサンプラから一定のオフセット値 (0.5UI) があるため、データサンプラはデータアイの中央に位置します。

水平方向のアイマージンスキャンモードの場合、データサンプラとエッジサンプラ間のオフセッ

ト値は、PMA_CDR_SCAN_0 または PMA_CDR_SCAN_1 属性で調整します (図 4-12 参照)。CDRのステートマシンが正常動作する限りは、スキャンされたマージンが、レシーバのイコライザ機能

と CDR 機能を両方使用する実際のレシーバマージンとなります。


図 4-12 : 水平方向のアイマージンスキャンの詳細

UG386_c4_12_051409

EdgeSampler

DemuxCDR FSM

DataSampler

RXP/NRXEQ

LocalREFCLK

PI (E)

PI (D)

RXPLL

RXDATA

RXRECCLK

Demux

PMA_CDR_SCAN[6:0]



UG386 (v2.0) 2009 年 11 月 11 日


図 4-13 に示すように、データサンプリングの位相がエッジへ近づくにしたがって、受信したユー

ザーデータのビットエラー率が増加します。

この測定モードは、データサンプリング位置に対するオフセットを物理的に示しただけであり、実

際の測定値やビットエラー率を表しているわけではありません。これらのファンクションは、

FPGA ユーザーロジックまたはユーザーソフトウェアのいずれかにインプリメントされる必要が

あります。また、スキャンモードは、ラインレートがも高い設定 (PLL_RXDIVSEL_OUT = 1)の場合のみ有効です。このモードは、サンプリング位置が適切でないために受信データにエラーが

生じた際に、診断目的としてのみ使用することを推奨します。


表 4-18 に、 RX マージン解析のポートを示します。


図 4-13 : データサンプリングの位置とビットエラー率の関係

UG386_c4_12_051409

Internal Eye Opening

BER

E0 D0 E1

PMA_CDR_SCAN[6:0]

1e-6

1e-8

1e-10

1e-12

表 4-18 : RX マージン解析のポート


説明

RXDATA[31:0] 出力 RXUSRCLK2 リンクのビットエラー率をモニタするため、ユー

ザーが RXDATA に出力されるデータエラーを検

出する必要があります。



RX 極性制御

表 4-19 に、 RX マージン解析の属性を示します。

RX 極性制御

機能の説明

GTP RX では、RX の極性制御機能を使用して入力データを反転できます。この機能は、誤って RXPおよび RXN 信号が逆に接続される可能性のあるデザインに効果的です。入力データの極性を反転

させるには、 RXPOLARITY ポートを High に駆動してください。


表 4-20 に、 RX 極性制御のポートを示します。

RX 極性制御の属性はありません。

RX 極性制御の使用

RXP/RXN の極性を反転させる必要がある場合は、 RXPOLARITY を High に接続してください。

表 4-19 : RX マージン解析の属性

属性種類説明

PMA_CDR_SCAN_0[7:0]

PMA_CDR_SCAN_1[7:0]8 ビットの

16 進数

CDR サンプリングポイントを制御します。属性値

を 8’h00 ～ 8’h7F (10 進数の場合は 0 ～ 127) で指定して、ユニット内の左端から右端までの間にお

けるサンプリングポイントを調整します。ビット 7は常に 0 に設定されます。

表 4-20 : RX 極性制御のポート

ポート方向クロック

ドメイン説明

RXPOLARITY0

RXPOLARITY1入力 RXUSRCLK2 入力データの極性の反転には、RX の極性ポートが使

用されます。

0 : 反転しない。 RXP は正、 RXN は負

1 : 反転する。 RXP は負、 RXN は正



UG386 (v2.0) 2009 年 11 月 11 日


RX パターンチェッカ

機能の説明

GTP レシーバには、PRBS チェッカが内蔵されています。このチェッカは、業界標準の 4 つの PRBSパターンのうち 1 つをチェックするように設定できます。チェッカは自己同期タイプであり、カン

マアライメントまたはデコード実行より前の段階で入力データに対して実行します。この機能を利

用して、チャネルのシグナルインテグリティを検証できます。


表 4-21 に、パターンチェッカのポートを示します。


図 4-14 : RX パターンジェネレータのブロック図

RXDATA

RXENPRBSTST

Error

UG386_c4_14_051409

PolarityInversion

SIPO

PRBS-7 Pattern Checker




Error Counter(16 bits) RX_PRBS_ERR_CNT

RXPRBSERR

表 4-21 : パターンチェッカのポート


説明

PRBSCNTRESET0

PRBSCNTRESET1入力 RXUSRCLK2 PRBS エラーカウンタをリセットします。

RXENPRBSTST0[2:0]

RXENPRBSTST1[2:0]入力 RXUSRCLK2 レシーバの PRBS チェッカのテストパターンを制御します。有効な

値は次のとおりです。

000 : 標準動作モード (PRBS チェックはオフ)001 : PRBS-7

010 : PRBS-15

011 : PRBS-23

100 : PRBS-31

PRBS 以外のパターンに対してチェックは実行されません。 PRBSチェッカは、現サイクルからのデータを使用して、次のサイクルの予

想データを生成するため、シングルエラーが PRBS のバーストエラーとなって生じます。

RXPRBSERR0

RXPRBSERR1出力 RXUSRCLK2 PRBS エラーが発生したことを示すステータス出力です。



RX バイトおよびワードアライメント

表 4-22 に、パターンチェッカの属性を示します。

使用モデル

内蔵されている PRBS チェッカを使用するには、レシーバに送信された PRBS パターンと一致する

ように RXENPRBSTST を設定します。RXENPRBSTST の有効な設定は、表 4-21 を参照してくださ

い。PRBS チェッカは、有効の場合に入力データ内にある特定の PRBS パターンを検索します。入力

データがトランスミッタまたは反転 RXP/RXN で反転される場合は、受信データも RXPOLARITYを使用して反転する必要があります。この設定をしなければ、PRBS チェッカがロックしません。パ

ターンが検出されると、入力パターンと予想パターンの比較によって PRBS エラーを検出できま

す。予想パターンは、前のサイクルで入力されたデータに基づいて生成されます。チェッカはエラー

ワード数 (各ワードに 20 ビット ) をカウントし、入力されるパラレルデータにエラーが 1 つ検索さ

れるごとにワードエラーカウンタが 1 つインクリメントします。つまり、入力されるパラレルデー

タに 2 ビット以上のエラーがある場合は、ワードエラーカウンタの値と実際のビットエラー数は

一致しません。エラーカウンタは、 0xFFFF に到達するとカウントを停止します。

エラーが生じると、RXPRBSERR がアサートされます。そして次の入力データにエラーが含まれて

いなければRXPRBSERR はクリアされます。PRBSCNTRESET がアサートされるとエラーカウン

タがクリアされます。また、GTPRESET、RXCDRRESET、および RXRESET もカウントをリセッ

トします。

使用モデルの詳細は、 93 ページの「TX パターンジェネレータ」を参照してください。


機能の説明

シリアルデータをパラレルデータとして使用できるようにするには、データをシンボルバウンダ

リに揃える必要があります。このアライメントを実行するため、トランスミッタは通常カンマと呼

ばれる識別可能なシーケンスを送信します。レシーバは、入力データ内でカンマを検索します。レ

シーバでカンマを検出して、カンマをバイトバウンダリに移動すると、受信したパラレルワードが

送信されたパラレルワードと一致します。

表 4-22 : パターンチェッカの属性

属性種類説明

RX_PRBS_ERR_CNT_0

RX_PRBS_ERR_CNT_116 ビットバイナリ PRBS エラーカウンタこのカウンタは、PRBSCNTRESET のア

サートでリセットされます。入力されるパラレルデータにエ

ラーがあると、このカウンタが 1 つインクリメントします ( 大

0xFFFF までカウント可能)。この属性は、DRP ポートでのみ使

用可能です。GTP トランシーバ 0 の場合は DRP アドレス 82h、GTP トランシーバ 1 の場合は DRP アドレス C2h で、このカウ

ンタを読み出すことが可能です。

RXPRBSERR_LOOPBACK_0

RXPRBSERR_LOOPBACK_11 ビットバイナリ 1 の場合、 RXPRBSERR ビットが同じ GTP トランシーバの

TXPRBSFORCEERR へ内部ループバックします。これによっ

て、データのクロックドメイン交差を懸念せずに、同期および

非同期ジッタ耐性テストが可能になります。

0 の場合、 TXPRBSFORCEERR が TX PRBS に対応します。



UG386 (v2.0) 2009 年 11 月 11 日


図 4-15 に、10 ビットカンマのアライメントを示します。TX のパラレルデータは左側にあります。

カンマを含むシリアルデータは、中央でハイライトしています。 RX が受信するアラインされてい

ないビットデータは右側にあります。

図 4-16 では、TXのパラレルデータが左側にあり、識別可能なパラレルデータを受信している RXが右側にあります。

GTP トランシーバには、特定のカンマを多様なバイトバウンダリに揃えるようにプログラムした

り、属性設定 (図 4-16 参照) を使用して手動でデータを揃えるアライメントブロックが含まれてい

ます。このブロックが不要な場合は、バイパスしてレイテンシを削減できます。

カンマアライメントの有効化

カンマアライメントブロックを有効にするには、RXCOMMADETUSE ポートを High に駆動しま

す。RXCOMMADETUSE を Low に駆動すると、ブロックをバイパスしてレイテンシを小限に抑

えることができます。


図 4-15 : カンマアライメントの詳細図 (10 ビットカンマのアライメント )

100101100001001001101011100110011100101111100 1011011001010100100010101010101100110

All Subsequent DataAligned to Correct

Byte Boundary

Alignment BlockFinds Comma

Transmitted First

UG386_c4_15_051409

Stream of Serial Data


図 4-16 : カンマアライメントのパラレルデータ図

TX Parallel Data RX Parallel Data

Data0

Comma

Data1

Data2

Non-alignedData

Comma

Data1

Data2

Time

UG386_c4_16_051409




カンマパターンの設定

ブロックが入力データストリーム内で検索するカンマパターンを設定するには、

MCOMMA_10B_VALUE、 PCOMMA_10B_VALUE、および COMMA_10B_ENABLE 属性を使

用します。図 4-17 に、 COMMA と COMMA_ENABLE の組み合わせによって、 20 ビットの内部

カンマのワイルドカードカンマが構成される図を示します。

カンマアライメントの有効化

カンマアライメントが有効なときにカンマが検出されると、も近接したバウンダリに揃えられま

す。 MCOMMA パターンに揃えるには、 RXENMCOMMAALIGN を High に駆動し、 PCOMMAパターンに揃えるには、RXENPCOMMAALIGN を High に駆動します両方のイネーブルポートが

駆動され、いずれかのパターンに揃えます。

アライメントステータス信号

MCOMMA または PCOMMA アライメントが有効の間、ブロックはカンマパターン一致機能によ

り、も近いバウンダリに再び揃えられます。アライメントが適切に完了すると、ブロックでは

RXBYTEISALIGNED が High に保持されます。この時点で、 RXENMCOMMAALIGN および

RXENPCOMMAALIGN を Low に駆動してアライメントをオフにすると、回路アライメントの状態

を維持できます。RXBYTEISALIGNED を High にするには、PCOMMA に対する PCOMMA_ALIGNを TRUE に設定する必要があり、同様に、 MCOMMA に対する MCOMMA_ALIGN を TRUE に設

定する必要があります。カンマは、RXBYTEISALIGNED が High の間に到達できます。カンマがバ

ウンダリに揃えられて到達する場合、変更はありません。カンマがずれた位置に到達すると、ブロッ

クが RXBYTEISALIGNE をディアサートし、再びカンマが揃うまでディアサートされた状態が保

持されます。到達したカンマに対してアライメントが有効のままのとき、ブロックは自動的に新し

いカンマをも近接するバウンダリに揃えて、RXUSRCLK2 の 1 サイクル間 RXBYTEREALIGNを High に駆動します。

アライメントバウンダリ

アライメントで有効なバウンダリは、ALIGN_COMMA_WORD で定義されます。有効なバウンダ

リの間隔は RXDATAWIDTH で指定され、有効なバウンダリ位置の数は RXDAT インターフェイス

のバイト数によって決定されます (RX_DATA_WIDTH の設定は、 166 ページの「FPGA RX イン

ターフェイス」を参照)。図 4-15 に、選択可能なバウンダリを示します。


図 4-17 : カンマパターンのマスク

0101111100

xxx1111100

0001111111

MCOMMA_10B_VALUEor

PCOMMA_10B_VALUE Pattern requiredfor comma detection

(x = don’t care)

COMMA_10B_ENABLE UG386_c4_17_051409



UG386 (v2.0) 2009 年 11 月 11 日



表 4-23 に、 RX カンマアライメントおよびカンマ検出のポートを示します。


図 4-18 : カンマアライメントバウンダリ

RXDATAWIDTH

0 (1-byte)

0 (1-byte)

1 (2-byte)

1 (2-byte)

ALIGN_COMMA_WORD

1 (Any Boundary)

2 (Even Boundary Only)

1 (Any Boundary)

UG386_c4_18_051509

2 (Even Boundaries Only)

Possible RX Alignments(Grey = Comma Can Appear on Byte)

RXDATA Byte 0

Invalid Configuration

RXDATA Byte 1 RXDATA Byte 0

RXDATA Byte 1 RXDATA Byte 0

2 (4-byte) 1 (Any Boundariy) RXDATA Byte 1

RXDATA Byte 0

RXDATA Byte 0RXDATA Byte 0RXDATA Byte 3 RXDATA Byte 2

RXDATA Byte 1 RXDATA Byte 0RXDATA Byte 0RXDATA Byte 3 RXDATA Byte 22 (4-byte) 2 (Even Boundaries Only)

表 4-23 : RX カンマアライメントおよびカンマ検出のポート


説明

RXBYTEISALIGNED0

RXBYTEISALIGNED1出力 RXUSRCLK2 この信号は、カンマ検出回路およびリアライメント回路から出力

される信号であり、カンマ検出に従って、パラレルデータスト

リームがバイトバウンダリに適切に揃えられているときに Highになります。

0 : パラレルデータストリームがバイトバウンダリに揃えら

れていない

1 : パラレルデータストリームがバイトバウンダリに揃えら

れている

揃えられたデータが FPGA RX インターフェイスで有効になる

には、 RXBYTEISALIGNED がアサートされてから数サイクル

後となります。 PCOMMA_ALIGN = TRUE のとき、

RXBYTEISALIGNED は正のカンマアライメントに応答し、

MCOMMA_ALIGN = TRUE のときは負のカンマアライメント

に応答します。




RXBYTEREALIGN0

RXBYTEREALIGN1出力 RXUSRCLK2 この信号は、カンマ検出回路およびリアライメント回路からの出

力される信号であり、カンマ検出によって、シリアルデータストリーム内のバイトアライメントが変更されたかを示します。

0 : バイトアライメント変更なし

1 : バイトアライメント変更あり

アライメントが起こるとデータが失われる場合があり、これによ

り、データエラー (および、 8B/10B デコーダの使用時はディス

パリティエラー ) が発生する可能性があります。

RXCOMMADET0

RXCOMMADET1出力 RXUSRCLK2 カンマアライメントブロックでカンマが検出されると、アサー

トされます。この信号は、FPGA RX インターフェイスでカンマ

が使用可能となる数サイクル前にアサートされます。

0 : カンマは検出されていない

1 : カンマが検出された

RXCOMMADETUSE0

RXCOMMADETUSE1入力 RXUSRCLK2 RXCOMMADETUSE は、カンマ検出回路およびアライメント

回路の使用を制御します。

0 : 回路をバイパスする

1 : カンマ検出回路およびアライメント回路を使用する

カンマおよびアライメント回路をバイパスする場合、RX データ

パスのレイテンシが削減されます。

RXENMCOMMAALIGN0

RXENMCOMMAALIGN1入力 RXUSRCLK2 負のカンマが検出された場合に、バイトバウンダリを揃えます。

0 : 無効

1 : 有効

RXENPCOMMAALIGN0

RXENPCOMMAALIGN1入力 RXUSRCLK2 正のカンマが検出された場合に、バイトバウンダリを揃えます。

0 : 無効

1 : 有効

RXSLIDE0

RXSLIDE1入力 RXUSRCLK2 RXSLIDE は、カンマアライメントのバンプ制御をインプリメン

トします。

1 : RXSLIDE がアサートされると、バイトアライメントが 1 ビットずつ調整され、 FPGA ロジックによるバイトアライメ

ントの決定および制御が可能になる。 1 回の RXSLIDE アサートでは 1 ビットのみが調整されます。 RXSLIDE がア

サートされている間は、通常のカンマアライメントより RXSLIDE が優先される

0 : RXSLIDE を再度アサートして別の調整を行うには、

RXSLIDE を RXUSRCLK2 の 2 サイクル間ディアサートす

る必要がある

表 4-23 : RX カンマアライメントおよびカンマ検出のポート (続き)


説明



UG386 (v2.0) 2009 年 11 月 11 日


表 4-24 に、 RX カンマアライメントの属性を示します。

表 4-24 : RX カンマアライメントの属性

属性種類説明

ALIGN_COMMA_WORD_0

ALIGN_COMMA_WORD_1整数この属性は、マルチバイトのデータパスで検出されたカンマのアライメント

を制御します。

1 : 2 バイトデータパス内のいずれかのバイトにカンマを揃える。 2 バイ

トの RX インターフェイスを選択した場合、カンマは、 FPGA で RXDATA の偶数バイト [9:0] または奇数バイト [19:10] のいずれかに揃え

ることができる

2 : 2 バイトデータパス内のいずれかのバイトにカンマを揃える。揃えら

れたカンマは、確実にバイト RXDATA [9:0] に揃る。

ALIGN_COMMA_WORD = 2 で、エラスティックバッファを併用する

場合は、 CLK_COR_ADJ_LEN と CLK_COR_MIN_LAT を同じにする

こと

カンマを偶数および奇数位置に送信するプロトコルでは、

ALIGN_COMMA_WORD を 1 に設定してください。RXDATAWIDTH が Lowに駆動される場合は、ALIGN_COMMA_WORD を 1 に設定する必要があり

ます。

COMMA_10B_ENABLE_0

COMMA_10B_ENABLE_110 ビットバイナリ

入力データに一致する必要がある MCOMMA/PCOMMA のビットに対して

設定します。

この属性は 10 ビットのマスクビットで、デフォルト値は 1111111111 です。

0 にリセットされたマスクビットによって、 MCOMMA または PCOMMAの対応するビットが「don’t care」ビットとして処理されます。

MCOMMA_10B_VALUE_0

MCOMMA_10B_VALUE_110 ビットバイナリ

RXCOMMADET を High にし、パラレルデータを揃える場合の負のカンマ

を定義します。受信順は右から左です(MCOMMA_10B_VALUE[0] が先に受

信される)。デフォルト値は、 1010000011 (K28.5) です。この定義は、

8B/10B エンコードまたはデコードに影響しません。

MCOMMA_DETECT_0

MCOMMA_DETECT_1ブール関数負のカンマで RXCOMMADET の High 駆動を制御します。

FALSE : 負のカンマが検出される場合に、RXCOMMADET を High 駆動

しない

TRUE : 負のカンマが検出される場合に、 RXCOMMADET を High 駆動

する。この設定は、カンマアライメントには影響しない

PCOMMA_10B_VALUE_0

PCOMMA_10B_VALUE_110 ビットバイナリ

RXCOMMADET を High にし、パラレルデータを揃えるため、正のカンマ

を定義します。受信順は右から左です(PCOMMA_10B_VALUE[0] が先に受

信される)。デフォルト値は、0101111100 (K28.5) です。この定義は、8B/10Bエンコードまたはデコードに影響しません。

PCOMMA_DETECT_0

PCOMMA_DETECT_1ブール関数正のカンマで RXCOMMADET の High 駆動を制御します。

FALSE : 正のカンマが検出される場合に、RXCOMMADET を High 駆動

しない

TRUE : 正のカンマが検出される場合に、 RXCOMMADET を High 駆動

する。この設定は、カンマアライメントには影響しない。

RX_SLIDE_MODE_0

RX_SLIDE_MODE_1文字列 PMA または PCS の選択を制御します。有効な値は、 PCS (デフォルト ) と

PMA です。



RX の LOS (Loss of Sync) ステートマシン

RX の LOS (Loss of Sync) ステートマシン

機能の説明

一部の 8B/10B プロトコルでは、標準的な LOS ステートマシンを利用してチャネルにおけるエ

ラーの発生を検出します。それぞれの GTP レシーバには、必要なときにアクティブにできる LOSステートマシンが含まれます。ステートマシンを使用しない場合は、 LOS ステートマシンのポー

トを入力データの状態をモニタするためのポートとして使用できます。

図 4-19 に、XAUI など一部の 8B/10B プロトコルで、入力データストリームにおけるエラーの検出

に使用される標準的な LOS ステートマシンを示します。

GTP トランシーバの LOS ステートマシンをアクティブにするには、RX_LOSS_OF_SYNC_FSMを TRUE に設定します。ステートマシンが有効のときは、 RXLOSSOFSYNC ポートに現在のス

テートが示されます。

LOS ステートマシンが非アクティブ (RX_LOSS_OF_SYNC_FSM = FALSE) の場合、

RXLOSSOFSYNC ポートには受信データの情報が示されます。この場合の RXLOSSOFSYNCポートについては、表 4-25 の RXLOSSOFSYNC の項目で説明しています。

LOS ステートマシンの動作は、 RX_LOS_INVALID_INCR および RX_LOS_THRESHOLD 属性

を使用して調整できます。 RX_LOS_THRESHOLD は、強制的に SYNC_ACQUIRED ステートを

LOSS_OF_SYNC ステートにするのに必要なキャラクタ数を調整することにより、 LOS ステート

マシンが不正なキャラクタに対してどの程度敏感に対応するかを調節します。この属性の有効な設

定は、表 4-26 の RX_LOS_THRESHOLD の項目を参照してください。


図 4-19 : LOS ステートマシン

00

01 10No Comma Received

Count = RX_LOS_THRESHOLD

Count < RX_LOS_THRESHOLD

Channel Alignmentor

Comma Realignment

Invalid Data

Comma ReceivedUG386_c4_19_051509

Valid Data + 4 RXRECCLK Cycles

Valid Data + < 4 RXRECCLK Cycles

SYNC_ACQUIRED

RESYNC LOSS_OF_SYNC



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LOS ステートマシンによって SYNC_ACQUIRED ステートにおけるエラー数が時間の経過と共

に減少し、終的にはゼロになります。表 4-26 で説明するように、エラー数が減少する比率は RX_LOS_INVALID_INCR 属性で指定されます。


表 4-25 に、 RX の LOS ステートマシンのポートを示します。

表 4-26 に、 RX の LOS ステートマシンの属性を示します。

表 4-25 : RX の LOS ステートマシンのポート


説明

RXLOSSOFSYNC0[1:0]

RXLOSSOFSYNC1[1:0]出力 RXUSRCLK2 バイトストリームの同期に関連した FPGA のステータスです。

RX_LOSS_OF_SYNC_FSM 属性のステートよって決定します。

RX_LOSS_OF_SYNC_FSM = TRUE のとき、次のように、内部 Loss-of-Sync FSM のステートを示します。

[1] = 1 : 無効なキャラクタシーケンスまたはリセットシーケンス

により、同期が失われている

[0] = 1 : チャネルボンディングシーケンスまたはリアライメント

による同期状態である

RX_LOSS_OF_SYNC_FSM = FALSE のとき、次のように、入力デー

タの情報を示します。

[1] = 1 : 受信データが 8B/10B キャラクタではない、またはディス

パリティエラーが発生している

[0] = 1 : データでチャネルボンディングシーケンスを検出

表 4-26 : RX の LOS ステートマシンの属性

属性種類説明

RX_LOS_INVALID_INCR_0

RX_LOS_INVALID_INCR_1整数 LOS を確定するため、無効キャラクタを 1 つ相殺するときに要する有効なキャ

ラクタ数を定義します。有効な設定値は、1、2、4、8、16、32、64、および 128 です。

RX_LOS_THRESHOLD_0

RX_LOS_THRESHOLD_1整数 RX_LOS_INVALID_INCR_(0/1) で分周する場合、FSM を LOS ステートに移

行させるために必要な無効なキャラクタ数を定義します。有効な設定値は、 4、8、 16、 32、 64、 128、 256、および 512 です。

RX_LOSS_OF_SYNC_FSM_0

RX_LOSS_OF_SYNC_FSM_1整数 RX_LOSS_OF_SYNC_FSM は RXLOSSOFSYNC[1:0] 出力の動作を定義し

ます。

FALSE (デフォルト ) : 8B/10B デコードで無効なデータ (Out-of-Table エラーまたはディスパリティエラーではない) が検出されると、

RXLOSSOFSYNC[1] が High になる。チャネルボンディングシーケンス

が、 RX エラスティックバッファに書き込まれると、

RXLOSSOFSYNC[0] が High になる

TRUE : Loss of Sync FSM が動作中で、ステートは RXLOSSOFSYNC[1] に反映される



RX 8B/10B デコーダ


機能の説明

多くのプロトコルでは、レシーバで 8B/10B データのデコードが必要とされています。8B/10B は業

界標準のエンコード方法で、パフォーマンスを向上させるため、 1 バイトに対して追加 2 ビットの

オーバーヘッドが加担されます。

GTP トランシーバには 8B/10B デコーダが内蔵されているため、FPGA のリソースを使用すること

なく、RX データをデコードできます。デコーダには、エラーおよび制御シーケンスの入力を制御す

るシーケンスのステータス信号が含まれます。デコードが不要な場合は、ブロックをディスエーブ

ルにしてレイテンシを小にできます。

8B/10B デコーダでのビットおよびバイト順

8B/10B ではビット a0 を初に受信する必要がありますが、GTP トランシーバでは常にも右にあ

るビットが初に受信されます。したがって、8B/10B デコーダは、デコード前に受信データのビッ

ト順を自動的に反転させるよう設計されています。 2 バイトインターフェイスを使用する場合、

GTP トランシーバでは右側にあるビットが先に受信されるため、受信した初のバイト (バイト 0)が RXDATA[7:0] に現れ、2 番目のバイトは RXDATA[15:8] に現れます。同様に、4 バイトインター

フェイスを使用する場合、受信した初のバイトが RXDATA[23:16] に現れ、 4 番目のバイトは

RXDATA[31:24] に現れます。図 4-20 に、デコーダが 10 ビットデータを 8 ビット値に割り当てる

プロセスを示します。



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K キャラクタおよび 8B/10B カンマ

8B/10B テーブル (付録 A 参照) には、ファンクション制御に頻繁に使用される特殊文字 (K キャラ

クタ) が含まれます。 RXDATA が Kキャラクタの場合、デコーダは RXCHARISK を High に駆動

します。

DEC_PCOMMA_DETECT が TRUE の場合、 RXDATA が正の 8B/10B カンマのときは、常にデ

コーダが RXCHARISCOMMA を High に駆動します。同様に、 DEC_MCOMMA_DETECT がTRUE の場合、 RXDATA が負の 8B/10B カンマのときは、常に RXCHARISCOMMA を High に駆動します。

K28.1、 K28.5、および K28.7 に対してのみ RXCHARISCOMMA がトリガするように制限する場

合は、DEC_VALID_COMMA_ONLY を TRUE に設定します。通常、この設定はイーサネットベー

スのアプリケーションに使用されます。 RXCHARISCOMMA は、 MCOMMA_10B_VALUE また

は PCOMMA_10B_VALUE に依存しません。

RX ランニングディスパリティ

8B/10B デコーダは、ランニングディスパリティシステムを使用して送信された 1 と 0 のバランス

を取ります。また、 8B/10B デコーダは、入力データのランニングディスパリティをトラッキング

してエラーを検出します。現在のランニングディスパリティは、RXRUNDISP ポートを確認するこ

とでわかります。


図 4-20 : 8B/10B デコードを行う RX インターフェイス

15 14 13 12 11 10 9 8 7 6 5 4 3 2 1 0

H1 G1 F1 E1 D1 C1 B1 A1 H0 G0 F0 E0 D0 C0 B0 A0 H0 G0 F0 E0 D0 C0 B0 A0

7 6 5 4 3 2 1 0

RXDATAWIDTH = 1

RXDATA

RXDATAWIDTH = 0

UG386_c4_20_051509

ReceivedLast

ReceivedLast

ReceivedFirst

ReceivedFirst

8B/10B

g0h0j0 f0 i0 e0 d0 c0 b0 a0g0h0j0 f0 i0 e0 d0 c0 b0 a0g1h1j1 f1 i1 e1 d1 c1 b1 a1

15 14 13 12 11 10 9 8 7 6 5 4 3 2 1 0

H1 G1 F1 E1 D1 C1 B1 A1 H0 G0 F0 E0 D0 C0 B0 A0

RXDATAWIDTH = 2

ReceivedLast

ReceivedFirst

8B/10B

g0h0j0 f0 i0 e0 d0 c0 b0 a0g1h1j1 f1 i1 e1 d1 c1 b1 a1

31 30 29 28 27 26 25 24 23 22 21 20 19 18 17 16

H3 G3 F3 E3 D3 C3 B3 A3 H2 G2 F2 E2 D2 C2 B2 A2

RXDATA

g2h2j2 f2 i2 e2 d2 c2 b2 a2g3h3j3 f3 i3 e3 d3 c3 b3 a3

8B/10B




ディスパリティエラーおよび Out of Table エラー

不正なディスパリティの RXDATA が到達すると、デコーダは RXDISPERR を High に駆動します。

8B/10B デコーダは、ディスパリティエラーだけではなく、 20 ビットの Out-of-Table エラーコー

ドも検出します。 RXDATA が無効な 8B/10B キャラクタの場合、デコーダは RXNOTINTABLEポートを High に駆動します。

図 4-21 には、RXDATA にエラーバイトが現れ、RXNOTINTABLE および RXDISPERR ポートが

エラーを示している波形を示します。


表 4-27 に、 RX デコーダのポートを示します。


図 4-21 : 8B/10B エラーがある RX データ

RXUSRCLK2

RXDATA

RXDISPERR

RXNOTINTABLE

GoodData

GoodData

BothErrors

Out ofTable

DispError

UG386_c4_21_051509

表 4-27 : RX デコーダのポート


説明

RXCHARISCOMMA0[3:0]

RXCHARISCOMMA1[3:0]出力 RXUSRCLK2

RXDATA が 8B/10B カンマのときに RXCHARISCOMMA がア

サートされます。この信号は、 DEC_MCOMMA_DETECT および

DEC_PCOMMA_DETECT に依存し、 RXDEC8B10BUSE が Lowのときは常に Low となります。

RXCHARISCOMMA[3] は RXDATA[31:24] に対応




RXCHARISK0[3:0]

RXCHARISK1[3:0]出力 RXUSRCLK2

RXDATA が 8B/10B キャラクタの場合に、 RXCHARISK がアサー

トされます。 RXDEC8B10BUSE が Low のときは、常に Low とな

ります。

RXCHARISK[3] は RXDATA[31:24] に対応






UG386 (v2.0) 2009 年 11 月 11 日


RXDATAWIDTH0[1:0]

RXDATAWIDTH1[1:0]入力 RXUSRCLK2

RXDATA ポート幅を選択します。

0 : RXDATA は、 8 ビットまたは 10 ビット幅



3 : 予約

RXDEC8B10BUSE0

RXDEC8B10BUSE1入力 RXUSRCLK2

8B/10B デコーダを有効にします。

1 : 8B/10B デコーダを使用する

0 : 8B/10B デコーダをバイパスする (レイテンシ削減)

RXDISPERR0[3:0]

RXDISPERR1[3:0]出力 RXUSRCLK2

受信した RXDATA にディスパリティエラーがあると RXDISPERRが High になります。

RXDISPERR[3] は RXDATA[31:24] に対応




RXNOTINTABLE0[3:0]

RXNOTINTABLE1[3:0]出力 RXUSRCLK2

RXDATA に不正な 8B/10B コードが含まれている場合に RXNOTINTABLE が対応します。

RXNOTINTABLE[3] は RXDATA[31:24] に対応




RXRUNDISP0[3:0]

RXRUNDISP1[3:0]出力 RXUSRCLK2

RXDATA の受信時に、 8B/10B エンコーダのランニングディスパリ

ティを示します。

RXRUNDISP[3] は RXDATA[31:24] に対応




表 4-27 : RX デコーダのポート (続き)


説明



RX エラスティックバッファのバイパス

表 4-28 に、 RX デコーダの属性を示します。


機能の説明

標準動作には推奨されていない Spartan-6 FPGA GTP トランシーバのアドバンス機能は、 RX エラ

スティックバッファをバイパスできることです。RX エラスティックバッファをバイパスする場合

は、RX 位相アライメントというプロセスを実行して、PMA パラレルドメイン (XCLK) と PCS パラレルクロックドメイン (RXUSRCLK) の位相を一致させる必要があります。RX 位相アライメン

トプロセスのほかに、 GTP トランシーバから DCM/PLL への専用フィードバックパス (GTPCLKFBWEST および GTPCLKFBEAST) を使用して、熱や電圧の変化によって影響を受けた

RXUSRCLK を調整します。 150 ページの図 4-27 に、XCLK ドメインおよび RXUSRCLK ドメイ

ンを示します。150 ページの表 4-31 には、バッファを使用する場合と使用しない場合の比較を示し

ます。

RXUSRCLK および RXUSRCLK2 のソースとして RXRECCLK を使用する場合は、レイテンシを

削減するために RX エラスティックバッファをバイパスできます。RX エラスティックバッファを

バイパスすると、RX データパスを通過する際のレイテンシが削減されて安定しますが、クロックコレクションおよびチャネルボンディングが使用できません。

図 4-22 に、RX エラスティックバッファをバイパス可能にする、位相アライメント回路を示します。

位相アライメント実行前は、 CDR 回路のリカバリクロックから生成されたパラレルクロック (XCLK) と FPGA ロジックからの PCS パラレルクロック (RXUSRCLK) 間の位相関係の保証はあ

りません。位相アライメントにより、 CDR からの RXRECCLK が調整されるため、 XCLK と

RXUSRCLK 間の位相差が低限に抑えられます。

表 4-28 : RX デコーダの属性

属性種類説明

DEC_MCOMMA_DETECT_0

DEC_MCOMMA_DETECT_1ブール関数

負の 8B/10B カンマの検出を有効にします。

TRUE : RXDATA が負の 8B/10B カンマの場合に RXCHARISCOMMA がアサートされる

FALSE : RXCHARISCOMMA は、負の 8B/10B カンマに応答しない

DEC_PCOMMA_DETECT_0

DEC_PCOMMA_DETECT_1ブール関数

正の 8B/10B カンマの検出を有効にします。

TRUE : RXDATA が正の 8B/10B カンマの場合に RXCHARISCOMMA がアサートされる

FALSE : RXCHARISCOMMA は、正の 8B/10B カンマに応答しない

DEC_VALID_COMMA_ONLY_0

DEC_VALID_COMMA_ONLY_1ブール関数

RXCHARISCOMMA が応答するカンマを制限します。

TRUE : RXCHARISCOMMA は、 K28.1、 K28.5、および K28.7 に対してのみアサートされます (付録 A 「8B/10B 有効な文字」の 8B/10B K キャラクタの表を参照)。

FALSE : RXCHARISCOMMA は、 DEC_MCOMMA_DETECT および DEC_PCOMMA_DETECT の設定により、正または負の 8B/10B カンマに応答します。



UG386 (v2.0) 2009 年 11 月 11 日



表 4-29 に、 RX エラスティックバッファをバイパスする場合のポートを示します。


図 4-22 : 位相アライメントを使用する場合

UG386_c4_22_100109

After phase alignment:- SIPO parallel clock phase matches RXUSRCLK phase- No phase difference between XCLK and RXUSRCLK

RX Elastic Buffer Bypassed


RX Serial ClockPCS Parallel

Clock(RXUSRCLK)

RX InterfaceParallel Clock(RXUSRCLK2)

RX-PMA RX-PCS

From Shared PMA PLL

RXEQ

RXOOB

SIPO

10B/8BDecoder

FPGARX

Interface

RXPolarity

Loss of Sync

RX Status Control

PRBSCheck

RXCDR

SharedPMAPLL

Divider

CommaDetect

andAlign RX

ElasticBuffer

表 4-29 : X エラスティックバッファをバイパスする場合のポート


説明

GTPCLKFBEAST[1:0] 出力 N/A PLL または DCM の専用フィードバッククロックであり、

RX エラスティックバッファをバイパスする場合に、電圧や

温度の変化に応じて USRCLK を調整するために使用されま

す。このフィードバックパスは、 TXUSRCLK(0/1)および RXUSRCLK(0/1) を使用して個別に選択できます。

GTPCLKFBSEL0EAST[1:0]

GTPCLKFBSEL1EAST[1:0]入力非同期 GTPCLKFBSEL0EAST は、 GTPCLKFBEAST[0] の専用


GTPCLKFBSEL1EAST は、 GTPCLKFBEAST[1] の専用


00 : TXUSRCLK0

01 : RXUSRCLK0

10 : TXUSRCLK1

11 : RXUSRCLK1




GTPCLKFBSEL0WEST[1:0]

GTPCLKFBSEL1WEST[1:0]入力非同期 GTPCLKFBSEL0WEST は、 GTPCLKFBWEST[0] の専用


GTPCLKFBSEL1WEST は、 GTPCLKFBWEST[1] の専用


00 : TXUSRCLK0

01 : RXUSRCLK0

10 : TXUSRCLK1

11 : RXUSRCLK1

GTPCLKFBWEST[1:0] 出力 N/A PLL または DCM の専用フィードバッククロックであり、

RX エラスティックバッファをバイパスする場合に、電圧や

温度の変化に応じて USRCLK を調整するために使用されま

す。このフィードバックパスは、 TXUSRCLK(0/1) および RXUSRCLK(0/1) を使用して個別に選択できます。

GTPCLKOUT0[1:0]

GTPCLKOUT1[1:0]出力 N/A GTPA1_DUAL タイルから FPGA ロジックへクロックを供

給する場合は、 GTPCLKOUT ポートを使用することを推奨

します。

GTPCLKOUT[1] は、 RX エラスティックバッファをバイパ

スする場合に使用してください。

GTPCLKOUT[0] は、 CLK_OUT_GTP_SEL に基づいて TXOUTCLK または REFCLKPLL のいずれかを出力しま

す。GTPCLKOUT[1] は、RXRECCLK を出力します (RX エラスティックバッファをバイパスする場合に使用する必要

がある)。

PLLLKDET0

PLLLKDET1出力非同期このポートが High の場合は、VCO レートが任意レートの許

容範囲内であることを示します。 GTP トランシーバの動作

は、この条件が満たされるまで保証されません。

PLLLKDETEN0

PLLLKDETEN1入力非同期このポートが High の場合は、 PLL のロック検出機能が有効

になります。

RXENPMAPHASEALIGN0

RXENPMAPHASEALIGN1入力非同期このポートが High にアサートされると、RX 位相アライメン

ト回路が有効になります。これによって、RXPMASETPHASEがアサートされるときに XCLK と RXUSRCLK の位相が揃

います。

RXPMASETPHASE0

RXPMASETPHASE1入力非同期このポートが High にアサートされると、 GTP トランシーバ

が XCLK と RXUSRCLK の位相を揃えるため、この場合は

RX バッファをバイパスできます。

表 4-29 : X エラスティックバッファをバイパスする場合のポート (続き)


説明



UG386 (v2.0) 2009 年 11 月 11 日


表 4-30 に、 RX エラスティックバッファをバイパスする場合の属性を示します。

説明

RX エラスティックバッファをバイパスして RX 位相アライメント回路を使用

RX_BUFFER_USE を FALSE に設定する場合は、 RX 位相アライメント回路を使用する必要があ

ります。RX 位相アライメント回路を使用して、XCLK と RXUSRCL の位相を揃える場合は、次の

手順に従うことを推奨します。

1. RX_XCLK_SEL を RXUSR に設定します。

2. すべてのクロック信号およびロック信号が安定するまで待機してから、RXENPMAPHASEALIGNを High にアサートします。安定した RXRECCLK で CDR をロックする必要があります。

3. RXENPMAPHASEALIGN がアサートされた後、 RXUSRCLK2 クロックの 32 サイクル間待機

し、その後 RXPMASETPHASE を High にアサートします。

4. RXUSERCLK2 クロックの 32 サイクル間待機し、 RXPMASETPHASE をディアサートします。

5. RX 位相アライメントプロセスを反復実行する必要がある場合を除き、RXENPMAPHASEALIGNはアサートされた状態で保持します。 RXENPMAPHASEALIGN をディアサートすると、RX 位相

アライメント機能が無効になります。

6. RX 位相アライメントプロセスが完了すると、 XCLK と RXUSRCLK の位相が揃います。

RXRECCLK0

RXRECCLK1出力 N/A これらのポートは、RX のクロックデータリカバリ回路から

派生したリカバリクロックであり、 PMA と RX エラス

ティックバッファ間の RX ロジックで使用されるクロック

です。これらのポートは、 FPGA ロジック専用として予約さ

れています。

RXUSRCLK0

RXUSRCLK1入力 N/A このポートは、内部 RX PCS パラレルデータパスへクロック

提供する際に使用されます。このクロックは常に供給される


表 4-29 : X エラスティックバッファをバイパスする場合のポート (続き)


説明

表 4-30 : RX エラスティックバッファをバイパスする場合の属性

属性種類説明

RX_BUFFER_USE_0

RX_BUFFER_USE_1ブール

関数

RX エラスティックバッファの使用またはバイパスを決定します。

TRUE : RX エラスティックバッファを使用する (標準モード )


RX_XCLK_SEL_0

RX_XCLK_SEL_1文字列 RX バッファの後にある XCLK ドメインを駆動するクロックを選択しま

す。 RX エラスティックバッファをバイパスする場合は、この属性を

RXUSR に設定する必要があります。

RXREC : RX_BUFFER_USE = TRUE のときに使用する

RXUSR : RX_BUFFER_USE = FALSE のときに使用する




ステップ 2 の実行には、注意を払う必要があります。通常、CDR のロックは、入力データの質をモ

ニタリングすることで検出できます。 CDR のロック検出方法は、次のようなものがあります。

• カンマキャラクタなど、入力データストリーム内で既知のデータを検索します。一般に、連続

した既知のデータパターンがエラーなしで複数受信されると、 CDR がロックしたことを示し

ます。

• LOS ステートマシンを使用します (図 4-23 参照)。LOS ステートマシンが SYNC_ACQUIREDステートに遷移し、その状態を維持している場合には、入力データが 8B/10B エンコードされ、

CDR がロックされていることを示します。

RX エラスティックバッファをバイパスする場合は、PCS を通過する際の位相差によって、PMA からのデータ信号に歪みが生じる可能性があります。このため、CDR がロックしていないため、また

は CDR はロックしているが位相アライメント回路がまだ有効になっていないために、受信データ

が適切であるかを判断することが難しくなります。この問題の解決方法として、RX 位相アライメン

トを複数回実行して実行ごとに出力データを評価してください。RX CDR のロックしている間に位

相が揃えられた場合は、適切なデータが受信されたことになります。

図 4-23 に、 RX 位相アライメントの実効に必要な手順を示します。 CDR のロック時には、任意の

サイクル数のクロックを使用できますが、そのサイクル数が多いと、ステート全体のサイクル数が

減少します。



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図 4-23 : RX 位相アライメントの手順

Wait for CDR to Lock

FinalRXPMASETPHASEAssertion for Phase

Alignment with KnownCDR Lock (32 Cycles)

AssertRXPMASETPHASE

32 RXUSRCLK2Cycles to

Phase Align

Wait for PLL Lockand DCM/PLL Lock.RXN/RXP Should Be

Driven

Fail

UG386_c4_33_100609

Pass

Phase AlignmentDone

RESET

Evaluate CDR Lock byChecking Data or Using

LOS State Machine




次に示すいずれかの状態が発生したときは、 RX 位相アライメントプロセスを再実行する必要があ

ります。

• GTPRESET0 または GTPRESET1 のアサート

• PLLPOWERDOWN のディアサート

• クロックソースの変更

• GTP RX トランシーバのラインレート変更

図 4-24 に、 GTPRESET 後の RX 位相アライメントプロセスを示します。 GTPRESET が完了後、

RESETDONE および PLLLKDET が High になり、すべてのクロックが安定するまで待機してから

RX 位相アライメントのプロセスが開始されます。DCM または PLL を使用して RXUSRCLK を駆

動する場合は、DCM または PLL のロック信号がアサートされるまで、RX 位相アライメントプロ

セスの開始は待機する必要があります。

図 4-25 に、 RX バッファをバイパスする場合、 GTPA1_DUAL タイルの GTP0 および GTP1 トラ

ンシーバが同じリファレンスクロックを共有する場合の GTPA1_DUAL のクロック配線例を示し

ます。この例では、専用フィードバックパス GTPCLKFBWEST[0] が選択され、電圧や温度の変化

に応じて RXUSRCLK0 を調整します。この GTPA1_DUAL タイルの GTP0 と GTP1 は、同じリ

ファレンスクロックを共有しているため、必要なフィードバックパスは 1 つとなります。 PLL または DCM のいずれかを使用する場合は、フィードバックパスを使用して RXUSRCLK を調整しま

す。詳細は、 89 ページの「フィードバックパスを使用した電圧および温度の変化への対応」を参照

してください。


図 4-24 : リセット後の RX 位相アライメント

UG386_c4_34_100609

CDR Lock(1)

RXENPMAPHASEALIGN

RXPMASETPHASE

1. CDR Lock is not an actual port. It is used as a reference point to show that the CDR has a lock.

32 RXUSRCLK2 Cycles

32 RXUSRCLK2 Cycles



UG386 (v2.0) 2009 年 11 月 11 日


図 4-26 に、 RX エラスティックバッファをバイパスする場合、 GTPA1_DUAL タイルの GTP0 および GTP1 トランシーバが異なるリファレンスクロックを使用している場合の GTPA1_DUAL のクロック配線例を示します。この例では、専用フィードバックパス GTPCLKFBWEST[0] が選択さ

れて、電圧や温度の変化に応じて GTP0 の RXUSRCLK0 を調整します。同様に、専用フィードバッ

クパス GTPCLKFBEAST[0] が選択されて、電圧や温度の変化に応じて GTP1 の RXUSRCLK1 を調整します。PLL または DCM のいずれかを使用する場合は、これらのフィードバックパスを使用

して RXUSRCLK を調整します。詳細は、 89 ページの「フィードバックパスを使用した電圧およ

び温度の変化への対応」を参照してください。


図 4-25 : GTPA1_DUAL のクロック配線 (GTP0 と GTP1 が同じリファレンスクロックを共有 ― RX エラスティックバッファをバイパスする場合)

UG386_c4_35_100609

IBUFDSREF_CLK0_P

REF_CLK0_N

CLK0_IN

CLK0_0

CLK00

GTPCLKOUT0[1]

RXRECCLK0

GTPCLKFBWEST[1]

TXUSRCLK1

RXUSRCLK1

TXUSRCLK0

RXUSRCLK0

TXUSRCLK20

RXUSRCLK20

TXUSRCLK21

RXUSRCLK21

GTPCLKFBSEL1WEST = 01

CLKFB0_IN

PLL/DCMfor Tile0

GTP0/GTP1RX PMA

GTPA1_DUAL

BUFIO2

BUFG

BUFIO2FB

CLK0_1

BUFG

MUX






図 4-26 : GTPA1_DUAL のクロック配線 (GTP0 と GTP1 が異なるリファレンスクロックを使用－ RX バッファをバイパスする場合)

UG386_c4_36_100609

REF_CLK1_P

REF_CLK1_N

CLK1_IN

CLK1_0

CLK01CLK00

GTPCLKOUT1[1]

RXRECCLK0

GTPCLKFBEAST[1]

TXUSRCLK1

RXUSRCLK1

TXUSRCLK21

RXUSRCLK21

GT

PC

LKF

BS

EL1E

AS

T =

11

CLKFB1_IN

PLL/DCMfor GTP1

GTP1 RX PMA

GTPCLKOUT0[1]

RXRECCLK0

CLK1_1

MUX

REF_CLK0_P

REF_CLK0_N

CLKFB0_IN

CLK0_0

GTPCLKFBWEST[1]

TXUSRCLK0

RXUSRCLK0

TXUSRCLK20

RXUSRCLK20

GT

PC

LKF

BS

EL1W

ES

T =

01

CLK0_IN

PLL/DCMfor GTP0

GTP0 RX PMA

GTPA1_DUAL

CLK0_1

MUX





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RX エラスティックバッファ

機能の説明

GTP RX データパスには、 PCS で使用される 2 つの内部パラレルクロックドメイン (XCLK ドメ

インおよび RXUSRCLK ドメイン) があります。データを受信するためには、 PMA パラレルレー

トと RXUSRCLK レートを極力一致させて、2 つのドメイン間でのすべての位相差をなくすように

してください。図 4-27 に、2 つのパラレルクロックドメイン (XCLK および RXUSRCLK) を示し

ます。

GTP トランシーバには RX エラスティックバッファが内蔵されているため、PMACLK ドメインと

RXUSRCLK ドメインの間の位相差をなくすことができます。また、トランシーバからのリカバリ

クロックを使用して RXUSRCLK を駆動し、その位相を XCLK と一致するよう調整することで、2つのドメインの位相を一致させることも可能です (141 ページの「RX エラスティックバッファのバ

イパス」参照)。すべての RX データパスは、これらのいずれかの方法を使用して位相を一致させる

必要があります。表 4-31 に、各方法におけるメリットおよびデメリットを示します。


図 4-27 : RX クロックドメイン

UG386_c4_23_100109


RX Serial ClockPCS Parallel

Clock(RXUSRCLK)

FPGAParallel Clock(RXUSRCLK2)

RX-PMA RX-PCS

RXEQ

RXOOB

SIPO

10B/8BDecoder

FPGARX

Interface

Polarity

Loss of Sync

RX Status Control

PRBSChecker

RXCDR

SharedPMAPLL

Divider

CommaDetect

andAlign RX

ElasticBuffer

From TX ParallelData (Near-EndPMA Loopback)

To TX ParallelData (Far-End

PMA Loopback)

RX PIPE Control

To TX ParallelData (Far-End)PCS Loopback)

表 4-31 : バッファリングと位相アライメントの比較

RX エラスティックバッファ RX 位相アライメント

クロッキングオプションリカバリクロックまたはローカルクロック

(クロックコレクションあり ) を使用可能

リカバリクロック (RXRECCLK) の使用が必須

初期化すぐに実行全クロックが安定するまで待機して

から実行



RX エラスティックバッファ


表 4-32 に、 RX エラスティックバッファを使用する場合のポートを示します。

表 4-33 に、 RX エラスティックバッファを使用する場合の属性を示します。

レイテンシ使用する機能 (クロックコレクションおよびチャ

ネルボンディング) に依存

RX エラスティックバッファを使用

する場合よりレイテンシは低い

クロックコレクション/チャネル

ボンディング

クロックコレクション/チャネルボンディングに

は必須

表 4-31 : バッファリングと位相アライメントの比較 (続き)

RX エラスティックバッファ RX 位相アライメント

表 4-32 : RX エラスティックバッファを使用する場合のポート


説明

RXBUFRESET0

RXBUFRESET1入力非同期 RX エラスティックバッファロジックをリセットして RX バッファを

再初期化します。

RXBUFSTATUS0[2:0]

RXBUFSTATUS1[2:0]出力 RXUSRCLK2 次のように、 RX エラスティックバッファのステータスが示されます。

000 : 通常条件

001 : バッファのバイト数が CLK_COR_MIN_LAT 未満

010 : バッファのバイト数が CLK_COR_MAX_LAT より多い

101 : RX エラスティックバッファのアンダーフロー (1)

110 : RX エラスティックバッファのオーバーフロー (1)

メモ : 1. RX エラスティックバッファのオーバーフローまたはアンダーフローが発生すると、 RX エラスティックバッファの内容が無効となるた

め、 RXBUFRESET をアサート /ディアサートして RX エラスティックバッファを再初期化する必要があります。

表 4-33 : RX エラスティックバッファを使用する場合の属性

属性種類説明

RX_BUFFER_USE_0

RX_BUFFER_USE_1ブール

関数

RX エラスティックバッファの使用またはバイパスを指定します。

TRUE : RX エラスティックバッファを使用する (標準モード )

FALSE : RX エラスティックバッファを常時バイパスする

RX_EN_IDLE_RESET_BUF_0

RX_EN_IDLE_RESET_BUF_1ブール

関数

RX エラスティックバッファの自動リセット機能を有効/無効にします。

TRUE : RXN/RXP 入力に有効な信号が現れない場合、RX エラスティックバッファの自動リセットが実行される

FALSE : RXN/RXP 入力に有効な信号が現れない場合、 RX エラスティッ

クバッファの自動リセットは実行されない

RX_IDLE_HI_CNT_0

RX_IDLE_HI_CNT_14 ビットバイナリ

RXP/RXN ラインに有効なデータが現れなくなり、RX_EN_IDLE_RESET_BUFがトリガされてリセットがアサートされた後のカウント値を指定します。GTPTransceiver Wizard のデフォルト設定を使用します。



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RX エラスティックバッファを使用して、チャネルボンディングまたはクロックコレクションをサポート

RX エラスティックバッファは、クロックコレクション ( 「RX クロックコレクション」参照) やチャネルボンディング (159 ページの「RX チャネルボンディング」参照) にも使用されますクロッ

クコレクションは、 PMACLK と RXUSRCLK の周波数が一致していない場合に使用します。

表 4-34 に、一般的なクロックのコンフィギュレーションおよびクロックコレクションの必要性を

示します。

チャネルボンディングまたはクロックコレクション用に RX エラスティックバッファを使用する

場合は、次の手順に従ってください。

• RX_BUFFER_USE を TRUE に設定します。

• RXBUFSTATUS がオーバーフローまたはアンダーフローを示した場合は、随時バッファをリ

セットします。

• バッファのリセットには、 GTPRESET、 RXRESET、または RXBUFRESET を使用できます

(54 ページの「リセット」参照)。

RX クロックコレクション

機能の説明

RX のエラスティックバッファには、クロックコレクションにより XCLK および RXUSRCLK ドメイン間の周波数差を許容できるという優れた機能があります。クロックコレクションは、データ

ストリーム内の特殊アイドルキャラクタを複製または削除して、RX エラスティックバッファが過

度に FULL または EMPTY にならないようにします。

図 4-28 に、クロックコレクションの概要図を示します。

RX_IDLE_LO_CNT_0

RX_IDLE_LO_CNT_14 ビットバイナリ

RXP/RXN ラインに有効なデータが再び現われた後、RX_EN_IDLE_RESET_BUFがトリガされてリセットがディアサートされた後のカウント値を指定します。

GTP Transceiver Wizard のデフォルト設定を使用します。

RX_XCLK_SEL_0

RX_XCLK_SEL_1文字列 XCLK ドメインを駆動するクロックを選択します。

RXREC : (デフォルト ) CDR からのリカバリクロックで駆動します。

RXUSR : RXUSRCLK ポートが RX パラレルクロックドメインを駆動し

ます。 RX バッファをバイパスする場合は、このモードを使用します。

表 4-33 : RX エラスティックバッファを使用する場合の属性 (続き)属性種類説明

表 4-34 : 一般的なクロックのコンフィギュレーション

クロックコレクションの

必要性

同期システム (両方とも、REFCLK 用に同じ物理オシレータを使用) なし

別々のリファレンスクロック、 RX はリカバリクロックを使用なし

別々のリファレンスクロック、 RX はローカルクロックを使用あり




XCLK と RXUSRCLK の周波数が異なる場合には、クロックコレクションを必ず使用してくださ

い。周波数差は、 TX および RX に対して同じ周波数ソースを使用するか、リカバリクロックを使

用して RXUSRCLK を駆動することで解消できます。クロックコレクションを使用しない場合の

手順については、 150 ページの「RX エラスティックバッファ」で詳しく説明します。


表 4-35 に、 RX クロックコレクションのポートを示します。


図 4-28 : クロックコレクション

WriteXCLK

“Nominal” Condition: Buffer Half Full

Buffer Less Than Half Full (Emptying)

Buffer More Than Half Full (Filling Up)

ReadRXUSRCLK

WriteRead

Repeatable Sequence

Write

UG386_c4_24_051509

Repeatable Sequence

Read

表 4-35 : RX クロックコレクションのポート


説明

RXBUFRESET0

RXBUFRESET1入力非同期 RX エラスティックバッファロジックをリセットして RX バッファを

再初期化します。

RXBUFSTATUS0[2:0]

RXBUFSTATUS1[2:0]出力 RXUSRCLK2 次のように、 RX エラスティックバッファのステータスが示されます。

000 : 通常条件

001 : バッファのバイト数が CLK_COR_MIN_LAT 未満

010 : バッファのバイト数が CLK_COR_MAX_LAT より多い

101 : RX エラスティックバッファのアンダーフロー (1)

110 : RX エラスティックバッファのオーバーフロー (1)



UG386 (v2.0) 2009 年 11 月 11 日


表 4-36 に、 RX クロックコレクションの属性を示します。

RXCLKCORCNT0[2:0]

RXCLKCORCNT1[2:0]出力 RXUSRCLK2 RX エラスティックバッファでのクロックコレクションのステータス

を示します。

000 : クロックコレクションなし

001 : 1 シーケンスをスキップ




101 : 予約

110 : 2 シーケンスを追加

111 : 1 シーケンスを追加

メモ : 1. RX エラスティックバッファのオーバーフローまたはアンダーフローが発生すると、 RX エラスティックバッファの内容が無効となるた

め、 RXBUFRESET をアサート /ディアサートして RX エラスティックバッファを再初期化する必要があります。

表 4-35 : RX クロックコレクションのポート


説明

表 4-36 : RX クロックコレクションの属性

属性種類説明

CLK_COR_ADJ_LEN_0

CLK_COR_ADJ_LEN_1整数クロックコレクションでの調整サイズ (反復またはスキップするバイト

数) を定義します。指定したクロックコレクションシーケンスのバイト数

より多くのバイトを置き換えられるようにするため、スキップまたは反復

されるバイトは、常にクロックコレクションシーケンスの初から開始

します。有効な長さは、 1、 2 および 4 バイトです。

CLK_COR_DET_LEN_0

CLK_COR_DET_LEN_1整数クロックコレクション時に一致させるシーケンスの長さを定義します。

有効な長さは、 1、 2 および 4 バイトです。

CLK_COR_INSERT_IDLE_FLAG_0

CLK_COR_INSERT_IDLE_FLAG_1ブール

関数

RXRUNDISP 入力ステータスがランニングディスパリティまたは Inserted-Idle (クロックコレクションシーケンス) フラグを示すかを制御

します。

FALSE : RXDATA がデコードされたデータの場合、 RXRUNDISP はランニングディスパリティを示す

TRUE : RXDATA がデコードされたデータの場合、 RXRUNDISP は、

挿入された (反復) クロックコレクション (アイドル) シーケンスの

初のバイトに対して High 駆動する




CLK_COR_KEEP_IDLE_0

CLK_COR_KEEP_IDLE_1ブール

関数

RX エラスティックバッファが、バイトストリームに低 1 つのクロッ

クコレクションシーケンスを保持するべきかを指定します。

FALSE : トランシーバは、クロックコレクション中に RX エラス

ティックバッファをリセットする際、すべてのクロックコレクショ

ンシーケンスを削除できる

TRUE : トランシーバは、後の RXDATA ストリームで、クロックコレクションシーケンスの連続ストリームのうちの低 1 つのクロッ

クコレクションシーケンスを保持する

CLK_COR_MAX_LAT_0

CLK_COR_MAX_LAT_1整数 RX エラスティックバッファの大レイテンシを指定します。RX エラス

ティックバッファが CLK_COR_MAX_LAT を越える場合、オーバーフ

ローを回避するために、クロックコレクション回路は、入力されるクロッ

クコレクションシーケンスを反復します。

有効な設定値は 3 ～ 48 です。

CLK_COR_MIN_LAT_0

CLK_COR_MIN_LAT_1整数 RX エラスティックバッファの小レイテンシを指定します。RX エラス

ティックバッファが CLK_COR_MIN_LAT 未満になると、アンダーフ

ローを回避するために、クロックコレクション回路は、入力されるクロッ

クコレクションシーケンスを反復します。

RX エラスティックバッファがリセットされたとき、ポインタはバッファ

内に未読 (および未初期化) の CLK_COR_MIN_LAT データバイトがあ

るように設定されます。


CLK_COR_PRECEDENCE_0

CLK_COR_PRECEDENCE_1ブール関

数

クロックコレクションとチャネルボンディングが同時にトリガされた場

合に、どちらを優先するかを指定します。

TRUE : チャネルボンディングよりクロックコレクションを優先

FALSE : クロックコレクションよりチャネルボンディングを優先

CLK_COR_REPEAT_WAIT_0

CLK_COR_REPEAT_WAIT_1整数次のクロックコレクションが行われるまでの RXUSRCLK の少サイク

ル数を指定します。0 の場合は、クロックコレクションの頻度に制限はあ

りません。


表 4-36 : RX クロックコレクションの属性 (続き)

属性種類説明



UG386 (v2.0) 2009 年 11 月 11 日


CLK_COR_SEQ_1_1_0

CLK_COR_SEQ_1_1_110 ビットバイナリ

CLK_COR_SEQ_1 属性は、クロックコレクションシーケンス 1 を定義

するために CLK_COR_SEQ_1_ENABLE と共に使用されます。

シーケンスは 4 つのサブシーケンスで構成され、各サブシーケンスの長さ

は 10 ビットです。サブシーケンスの設定規則は、RX_DATA_WIDTH および RX_DECODE_SEQ_MATCH で決定されます。クロックコレク

ションシーケンスの設定方法は、 158 ページの「クロックコレクション

シーケンスの設定」を参照してください。

すべてのサブシーケンスを使用する必要はありません。

CLK_COR_DET_LEN は、一致に要するシーケンス数を決定します。

CLK_COR_DET_LEN = 1 のときは CLK_COR_SEQ_1_1 のみを使用し

ます。

CLK_COR_SEQ_1_ENABLE を使用すると、シーケンスの一部を「don'tcare」にできます。 CLK_COR_SEQ_1_ENABLE[k] が 0 の場合、

CLK_COR_SEQ_1_k は「don't care」のサブシーケンスとなり、常に一

致します。

CLK_COR_SEQ_1_2_0

CLK_COR_SEQ_1_2_1

CLK_COR_SEQ_1_3_0

CLK_COR_SEQ_1_3_1

CLK_COR_SEQ_1_4_0

CLK_COR_SEQ_1_4_1

CLK_COR_SEQ_1_ENABLE_0

CLK_COR_SEQ_1_ENABLE_14 ビットバイナリ

CLK_COR_SEQ_2_1_0

CLK_COR_SEQ_2_1_110 ビットバイナリ

CLK_COR_SEQ_2 属性は、 2 番目のクロックコレクションシーケンス

を定義するために、 CLK_COR_SEQ_2_ENABLE と共に使用されます。

CLK_COR_SEQ_2_ USE が TRUE の場合 (つまり、シーケンス 1 または

2 が到達すると、クロックコレクションが実行される場合) は、この 2 番目のシーケンスがクロックコレクション用の代替シーケンスとして使用

されます。

シーケンスは 4 つのサブシーケンスで構成され、各サブシーケンスの長さ

は 10 ビットです。サブシーケンスの設定規則は、RX_DATA_WIDTH および RX_DECODE_SEQ_MATCH で決定されます。クロックコレク

ションシーケンスの設定方法は、 158 ページの「クロックコレクション

シーケンスの設定」を参照してください。


CLK_COR_DET_LEN は、一致に要するシーケンス数を決定します。

CLK_COR_DET_LEN = 1 のときは CLK_COR_SEQ_2_1 のみ使用します。

CLK_COR_SEQ_2_ENABLE を使用すると、シーケンスの一部を「don'tcare」にできます。 CLK_COR_SEQ_2_ENABLE[k] が 0 の場合、

CLK_COR_SEQ_2_k は「don't care」バイトのサブシーケンスとなり、常

に一致します。

CLK_COR_SEQ_2_2_0

CLK_COR_SEQ_2_2_1

CLK_COR_SEQ_2_3_0

CLK_COR_SEQ_2_3_1

CLK_COR_SEQ_2_4_0

CLK_COR_SEQ_2_4_1

CLK_COR_SEQ_2_ENABLE_0

CLK_COR_SEQ_2_ENABLE_14 ビットバイナリ

CLK_COR_SEQ_2_USE_0

CLK_COR_SEQ_2_USE_1ブール

関数

クロックコレクションシーケンス 2 の使用を判断します。TRUE の場合

は、 2 番目のクロックコレクションシーケンスもクロックコレクション

をトリガします。


属性種類説明




RX クロックコレクションの使用

このセクションでは、レシーバクロックコレクションを使用する際の手順を説明します。

クロックコレクションの有効化

各 GTP トランシーバには、クロックコレクション回路が 1 つ内蔵されています。この回路では、RXエラスティックバッファのポインタを制御することにより、クロックコレクションを実行します。

クロックコレクション回路を使用する場合は、 RX_BUFFER_USE を TRUE に設定して RX エラ

スティックバッファを有効にし、CLK_CORRECT_USE を TRUE に設定してクロックコレクショ

ン回路を有効にします。

RX エラスティックバッファのレイテンシが大きすぎる、または小さすぎる場合にクロックコレク

ションがトリガされ、クロックコレクション回路は一致シーケンスを検出します。クロックコレク

ション回路を使用する場合は、クロックコレクション回路に対して次の設定を行う必要があります。

• RX エラスティックバッファの制限

• クロックコレクションシーケンス

RX エラスティックバッファの制限設定

RX エラスティックバッファの制限は、 CLK_COR_MIN_LAT ( 小レイテンシ) および CLK_COR_MAX_LAT ( 大レイテンシ) を使用して設定されます。 RX エラスティックバッファ

内のバイト数が CLK_COR_MIN_LAT 未満になると、バッファのアンダーフローを回避するため

に、クロックコレクション回路は一致する初のクロックコレクションシーケンスの CLK_COR_ADJ_ LEN バイトを追加で書き込みます。同様に、RX エラスティックバッファのバイ

ト数が CLK_COR_MAX_LAT を越えると、クロックコレクション回路は、一致する初のクロッ

クコレクションシーケンスから CLK_COR_ADJ_LEN バイトを削除して、シーケンスの初のバ

イトから開始します。

CLK_CORRECT_USE_0

CLK_CORRECT_USE_1ブール

関数

クロックコレクションを有効にします。

FALSE : クロックコレクションは無効

TRUE : クロックコレクションは有効

RX_DECODE_SEQ_MATCH_0

RX_DECODE_SEQ_MATCH_1ブール

関数

シーケンスが 8B/10B デコーダの入力または出力のいずれに一致してい

るかを決定します。クロックコレクション回路およびチャネルボンディ

ング回路で使用されます。

TRUE : 8B/10B デコーダの出力に対して一致する。K キャラクタおよ

びディスパリティ情報が使用され、 8B/10B 出力のビット順が使用さ

れる

FALSE : エンコードされていないデータに対して一致する。デコード

されていないパラレルインターフェイス対応のビット順となる


属性種類説明



UG386 (v2.0) 2009 年 11 月 11 日


クロックコレクションシーケンスの設定

クロックコレクションシーケンスは、CLK_COR_SEQ_1_* および CLK_COR_ADJ_LEN を使用

してプログラムされます。各 CLK_COR_SEQ_1_* 属性は、クロックコレクションシーケンス内

の特定サブシーケンスに対応します。CLK_COR_ADJ_LEN では、サブシーケンスの数を設定しま

す。20 ビットの内部データパス幅が使用される場合、クロックコレクション回路は各サブシーケン

スの 10 ビットすべてを一致させます。一方、16 ビットの内部データパス幅が使用される場合は、各

サブシーケンスの右から 8 ビットのみが使用されます。

CLK_COR_SEQ_2_USE を TRUE に設定することで、2 番目の代替クロックコレクションシーケ

ンスをアクティブにできます。1 番目と 2 番目のシーケンスでは、同じ長さ設定を使用しますが、一

致させるサブシーケンスには異なる値を使用します。 2 番目のシーケンスのサブシーケンスを定義

するには、 CLK_COR_SEQ_2_* 属性を設定します。

8B/10B デコードを使用する場合は、 (RXDEC8B10BUSE＝High)、 RX_DECODE_SEQ_MATCHを TRUE に設定して、デコードされていないデータではなく、8B/10B デコーダ出力を検索します。

これによって、回路は正または負のディスパリティを含む 8 ビット値を検索し、通常キャラクタと

K キャラクタを識別することが可能になります。詳細は、79 ページの「TX の 8B/10B エンコーダ」

および 137 ページの「RX 8B/10B デコーダ」を参照してください。

図 4-29 に、 RX_DECODE_SEQ_MATCH が TRUE に設定されている場合のクロックコレクショ

ンシーケンスのバイトを示します。

RX_DECODE_SEQ_MATCH が FALSE の場合は、シーケンスがデコードされていない入力データ

に正確に一致する必要があります。

一部のプロトコルでは、 don't care サブシーケンスを含むクロックコレクションシーケンスが使用

されます。 CLK_COR_SEQ_1_ENABLE および CLK_COR_SEQ_2_ENABLE を使用して、これ

らのシーケンスを認識するようにクロックコレクション回路をプログラムできます。シーケンスの

イネーブルビットが Low の場合は、いかなる値に対してもバイトが一致していると見なされます。

図 4-30 に、クロックコレクションシーケンスに対するクロックコレクションシーケンスのイネー

ブルビットを示します。


図 4-29 : RX_DECODE_SEQ_MATCH = TRUE の場合の

クロックコレクションサブシーケンス設定

8-Bit Clock Correction Sequence

1 = Sequence is a K Character0 = Sequence is a Regular Character

1 = Sequence Uses Inverted Disparity0 = Sequence Uses Regular Disparity

7:0

UG386_c4_25_051509

89CLK_COR_SEQ_x_y



RX チャネルボンディング

クロックコレクションのオプション

クロックコレクションの周波数制御には、CLK_COR_REPEAT_WAIT を使用します。この値は、ク

ロックコレクションイベント間に必要な RXUSRCLK サイクルの小数に設定する必要がありま

す。クロックコレクションを常に実行可能な状態にする場合は、この属性を 0 に設定します。

一部のプロトコルはクロックコレクションを常時実行可能ですが、この場合はクロックコレクショ

ン回路からシーケンスを削除する際に、ストリームに少なくとも 1 シーケンス残す必要があります。

このような要件を持つプロトコルの場合、CLK_COR_KEEP_IDLE を TRUE に設定してください。

クロックコレクションのモニタリング

クロックコレクション回路は、 RXCLKCORCNT および RXBUFSTATUS ポートを使用してモニ

タできます。表 4-35 の RXCLKCORCNT の項目に、クロックコレクション回路のステータスを示

す RXCLKCORCNT の値を示します。表 4-35 の RXBUFSTATUS の項目に、 RX エラスティック

バッファのステータスを示す RXBUFSTATUS の値を示します。

RXCLKCORCNT および RXBUFSTATUS のほかにも、8B/10B デコーダインターフェイスからの

RXRUNDISP (137 ページの「RX 8B/10B デコーダ」参照) を使用して、反復されて RX エラス

ティックバッファに追加されたクロックコレクションシーケンスの初のバイトが RXDATA に含まれるタイミングを示します。RXRUNDISP ポートを使用して、現在の RX ランニングディスパ

リティの代わりに Inserted-Idle を示すようにするには、 CLK_COR_INSERT_IDLE_FLAG を TRUE に設定します。


機能の説明

RX エラスティックバッファは、チャネルボンディングにも使用できます。チャネルボンディング

では、RX エラスティックバッファを可変レイテンシブロックとして使用することにより、同じ行

にある GTP トランシーバレーン間のスキューを相殺できます。トランスミッタは、すべてのレーン

に同時に 1 つのパターンを送信します。チャネルボンディング回路では、このパターンを使用して

FPGA インターフェイスでスキューがない状態でデータが送信されるよう、各レーンのレイテンシ

を設定します。

図 4-31 に、チャネルボンディングの概要図を示します。


図 4-30 : クロックコレクションシーケンスのマッピング

UG386_c4_26_051509

34 12

CLK_COR_SEQ_x_4 CLK_COR_SEQ_x_3 CLK_COR_SEQ_x_2

CLK_COR_SEQ_x_ENABLE

CLK_COR_SEQ_x_1



UG386 (v2.0) 2009 年 11 月 11 日



表 4-37 に、 RX チャネルボンディングのポートを示します。


図 4-31 : チャネルボンディングの概要図

Deskewed DataRX Data is Two Clock Cycles

Behind GTP0 Data

64 Element Elastic Buffer(Set to Two Cycles of Latency by

Channel Bonding Controller)

UG386_c4_27_052609

GTP1 (Slave)

Deskewed DataRX Data is Two Clock Cycles

Ahead of GTP1 Data

64 Element Elastic Buffer(Set to Four Cycles of Latency by

Channel Bonding Controller)

GTP0 (Master)

表 4-37 : RX チャネルボンディングのポート


説明

RXCHANBONDSEQ0

RXCHANBONDSEQ1出力 RXUSRCLK2 RXDATA にチャネルにボンディングシーケンスの開始ビットが

含まれると High になります。

RXCHANISALIGNED0

RXCHANISALIGNED1出力 RXUSRCLK2 この信号は RX エラスティックバッファからの信号であり、デー

タストリーム内で確認されたチャネルボンディングシーケンス

に従って、チャネルがマスタトランシーバに適切にアラインされ

ている場合に High になります。アラインされていないチャネルボンディングシーケンスが検出された場合は、この信号が Low に駆

動され、チャネルアライメントが失われていることを示します。

RXCHANREALIGN0

RXCHANREALIGN1出力 RXUSRCLK2 この信号は、 RX エラスティックバッファからの信号であり、レ

シーバでトランシーバとマスタ間のアライメントが変更される

と、少なくとも 1 サイクル間 High を保持します。




RXCHBONDI[2:0] 入力 RXUSRCLK チップ上の片側半分の西側と東側を接続する専用のハードウェア

コネクションです。チャネルボンディングは、大 4 レーンまで

可能です。この信号は、スレーブでのみ使用され、マスタとして設

定されている別のトランシーバの RXCHBONDO ポートから駆動

されます。シミュレーション動作を正常に行うため、ユーザーデザ

インでこのポートを接続する必要があります。単一

GTPA1_DUAL タイル内の 2 つのレーン間でチャネルボンディン

グが使用される場合は、このポートをフローティング状態にでき

ます。

RXCHBONDO[2:0] 出力 RXUSRCLK チップ上の片側半分の西側と東側を接続すつ専用のハードウェア

コネクションです。チャネルボンディングは、大 4 レーンまで

可能です。マスタおよびスレーブで使用される信号であり、2 つの

GTPA1_DUAL プリミティブ間において、チャネルボンディング

の制御とクロックコレクションの制御を渡すために使用されま

す。マスタとして設定されている別のトランシーバの

RXCHBONDO ポートから駆動されます。シミュレーション動作

を正常に行うため、ユーザーデザインでこのポートを接続する必

要があります。単一 GTPA1_DUAL タイル内の 2 つのレーン間で

チャネルボンディングが使用される場合は、このポートをフロー

ティング状態にできます。

RXCHBONDMASTER0

RXCHBONDMASTER1入力 RXUSRCLK2 トランシーバがチャネルボンディングのマスタであることを示し

ます。このポートは、同じレーンの RXCHBONDSLAVE と同時に

High 駆動できません。また、これらのポートは、 PCS 内部で使用

される RX チャネルボンディングレベルを自動的かつ動的に設定

します。また、 GTPA1_DUAL タイル内にあるデュアル (DUAL)間の RXCHBONDO と RXCHBONDI は、自動的に接続されます。

ただし、シミュレーション動作を行う場合は、この GTPA1_DUALタイルを手動で接続する必要があります。

RXCHBONDSLAVE0

RXCHBONDSLAVE1入力 RXUSRCLK2 トランシーバがチャネルボンディングのスレーブであることを示

します。このポートは、同じレーンの RXCHBONDMASTER と同

時に High 駆動はできません。また、これらのポートは、PCS 内部

で使用される RX チャネルボンディングレベルを自動的かつ動的

に設定します。また、 GTPA1_DUAL タイル内にあるデュアル

(DUIAL) 間の RXCHBONDO と RXCHBONDI は、自動的に接続

されます。ただし、シミュレーション動作を行う場合は、この

GTPA1_DUAL タイルを手動で接続する必要があります。

表 4-37 : RX チャネルボンディングのポート (続き)


説明



UG386 (v2.0) 2009 年 11 月 11 日


表 4-38 に、 RX チャネルボンディングの属性を示します。

RXDATAWIDTH0

RXDATAWIDTH1入力 RXUSRCLK2 レシーバの外部データ幅を設定します。

8/10 : 1 バイトインターフェイス



8B10B が使用される場合、この属性値は 10 の倍数値となります。

RXENCHANSYNC0

RXENCHANSYNC1入力 RXUSRCLK2 チャネルボンディングを有効にします (FPGA ロジックからマス

タとスレーブの両方へ)。

表 4-37 : RX チャネルボンディングのポート (続き)


説明

表 4-38 : RX チャネルボンディングの属性

属性種類説明

CB2_INH_CC_PERIOD_0

CB2_INH_CC_PERIOD_1整数この入力は、PCIe デザインで使用されます。チャネルボンディングまた

はクロックコレクション実行時における、制御キャラクタの削除/保持を

決定します。ウィザードのデフォルト設定を使用してください。

CHAN_BOND_1_MAX_SKEW_0

CHAN_BOND_1_MAX_SKEW_1整数この属性は、スレーブにチャネルボンディングの実行を命令する前に、マ

スタが待機する USRCLK サイクル数を制御し、また、チャネルボンディ

ングで許容可能な大スキューを決定します。これらの属性値は、チャネ

ルボンディングシーケンス間の小距離の 1/2 未満 (バイトまたは 10ビットコード ) に設定してください。

CHAN_BOND_2_MAX_SKEW_0

CHAN_BOND_2_MAX_SKEW_1整数

CHAN_BOND_KEEP_ALIGN_0

CHAN_BOND_KEEP_ALIGN_1ブール

関数

PCI Express デザインでチャネルボンディング中に ALIGN キャラクタ

を保持します。この属性は予約されており、常に FALSE に設定されてい


CHAN_BOND_SEQ_1_1_0

CHAN_BOND_SEQ_1_1_110 ビットバイナリ

CHAN_BOND_SEQ_1 属性は、 CHAN_BOND_SEQ_1_ENABLE と併

用してチャネルボンディングシーケンス 1 を定義します。

各サブシーケンスの長さは 10 ビットです。サブシーケンスの設定規則

は、 RX_DATA_WIDTH および RX_DECODE_SEQ_MATCH で決定さ

れます。チャネルボンディングサブシーケンスの設定方法は、 165 ペー

ジの「チャネルボンディングシーケンスの設定」を参照してください。


CHAN_BOND_SEQ_LEN は、一致させる際のシーケンス数を決定します。

CHAN_BOND_SEQ_LEN = 1 の場合、CHAN_BOND_SEQ_1_1 のみ使

用します。

CHAN_BOND_SEQ_1_ENABLE を使用すると、シーケンスの一部を「don't care」にできます。CHAN_BOND_SEQ_1_ENABLE[k] が 0 の場

合、CHAN_BOND_SEQ_1_k は「don't care」のサブシーケンスとなり、

常に一致します。

CHAN_BOND_SEQ_1_2_0

CHAN_BOND_SEQ_1_2_1CHAN_BOND_SEQ_1_3_0


CHAN_BOND_SEQ_1_4_1CHAN_BOND_SEQ_1_ENABLE_0

CHAN_BOND_SEQ_1_ENABLE_14 ビットバイナリ




CHAN_BOND_SEQ_2_1_0

CHAN_BOND_SEQ_2_1_110 ビットバイナリ

CHAN_BOND_SEQ_2 属性は、 CHAN_BOND_SEQ_2_ENABLE と併

用して 2 番目のチャネルボンディングを定義します。

CHAN_BOND_SEQ_2_USE が TRUE の場合は、2 番目のシーケンスがチャ

ネルボンディングをトリガする代替シーケンスとして使用されます。

各サブシーケンスの長さは 10 ビットです。サブシーケンスの設定規則

は、 RXDATAWIDTH および RX_DECODE_SEQ_MATCH で決定され

ます。チャネルボンディングサブシーケンスの設定方法は、 165 ページ

の「チャネルボンディングシーケンスの設定」を参照してください。


CHAN_BOND_SEQ_LEN は、一致させる際に使用するシーケンス数を

決定します。CHAN_BOND_SEQ_LEN = 1 の場合、CHAN_BOND_SEQ_2_1のみ使用します。

CHAN_BOND_SEQ_2_ENABLE を使用すると、シーケンスの一部を「don't care」にできます。CHAN_BOND_SEQ_2_ENABLE[k] が 0 の場

合、CHAN_BOND_SEQ_2_k は「don't care」のサブシーケンスとなり、

常に一致します。

CHAN_BOND_SEQ_2_2_0



CHAN_BOND_SEQ_2_4_1CHAN_BOND_SEQ_2_ENABLE_0

CHAN_BOND_SEQ_2_ENABLE_14 ビットバイナリ

CHAN_BOND_SEQ_2_USE_0

CHAN_BOND_SEQ_2_USE_1ブール

関数

チャネルボンディングシーケンス 2 を使用するかを指定します。

TRUE : シーケンス 1 または 2 でトリガ可能

FALSE : シーケンス 1 でのみトリガ可能

CHAN_BOND_SEQ_LEN_0

CHAN_BOND_SEQ_LEN_1整数チャネルボンディングを検出するためにトランシーバが一致させるチャ

ネルボンディングシーケンスの長さをバイトで定義します。有効な長さ

は、 1、 2 および 4 バイトです。

PCI_EXPRESS_MODE_0

PCI_EXPRESS_MODE_1ブール

関数

PCI Express デザインの場合、この属性のデフォルト設定は TRUE です。

そのほかのプロトコルの場合は、 FALSE に設定します。TRUE に設定す

ると、 PCI Express 用の特別動作 (チャネルのパワーダウン要求として

TXELECIDLE = 1、 TXCHARDISPMODE = 1、 TXCHARDISPVAL =0 を認識) が可能になり。

TXCHARDISPMODE = 1 および TXCHARDISPVAL = 0 は、 PIPE 仕様のインターフェイス信号 TXCompliance = 1 をエンコードします。

TXCHARDISPMODE および TXCHARDISPVAL の設定は、 PIPE 用に

エンコードし、FTS レーンデスキュー用の特殊サポートを有効化します。

チャネルボンディングでこの属性を TRUE に設定すると、前のチャネル

ボンディング情報を再利用した、短いシーケンスでのチャネルボンディ

ングが可能になります。

RX_EN_MODE_RESET_BUF_0

RX_EN_MODE_RESET_BUF_1ブール

関数

RXCHBONDMASTER(0/1) または RXCHBONDSLAVE(0/1) ポートが

変更するときに、 RX エラスティックバッファを自動リセットする機能

を有効にします。

表 4-38 : RX チャネルボンディングの属性 (続き)属性種類説明



UG386 (v2.0) 2009 年 11 月 11 日


RX チャネルボンディングの使用

このセクションでは、レシーバチャネルボンディングを使用する際の手順を説明します。

チャネルボンディングの有効化

各 GTP トランシーバには、RX エラスティックバッファのポインタを制御して、チャネルボンディ

ングを実行できる回路が含まれます。チャネルボンディングを使用する場合、 RX_BUFFER_USE属性を TRUE に設定し、 RX エラスティックバッファを有効にする必要があります。

各 GTP トランシーバには 1 つのチャネルボンディング回路が内蔵されています。GTP ランシーバ

のチャネルボンディング回路を使用する場合は、次の手順に従ってください。

1. 各 GTP トランシーバに対して、チャネルボンディングモードを設定します。

2. マスタトランシーバの RXCHBONDMASTER を High に設定します。

3. スレーブトランシーバの RXCHBONDSLAVE を High に設定します。

4. チップ上の同じ側にある東と西の間でチャネルボンディングが必要な場合は、マスタとなる

デュアルの RXCHBONDO ポートとスレーブとなるデュアルの RXCHBONDI ポートを接続

してください。単一デュアル内にある 2 つのレーン間でチャネルボンディングが必要な場合

は、ユーザーデザインで RXCHBONDO および RXCHBONDI をフローティング状態にでき

ます。マスタからスレーブのデュアルへ直接チャネルボンディングポートを接続します。これ

は、シミュレーションを正常に行うために必要です。

5. チャネルボンディングシーケンスおよび検出パラメータを設定します。

チャネルボンディングモード

各 GTP トランシーバのチャネルボンディングモードは、チャネルボンディングを有効化し、トラ

ンシーバをマスタまたはスレーブに指定します。チャネルボンディングされた GTP トランシーバ

グループには、マスタが 1 つあり、2 レーンまたは 4 レーンのスレーブが 1 つまたは 3 つあります。

GTP トランシーバグループのチャネルボンディングを有効にする場合は、 1 つのトランシーバを

マスタとして設定します。グループ内の残りの GTP トランシーバはスレーブとなります。シミュ

レーションを正常に行うため、 RXCHBONDI/RXCHBONDO ポート間を接続する必要があります。

有効なチャネルボンディングのコンフィギュレーションは次のとおりです。

• 2 レーンコンフィギュレーション • M S X X

• S M X X

• X X M S

• X X S M

• 4 レーンコンフィギュレーション

• M S S S

• S M S S

• S S M S

• S S S M

メモ : X はシングルレーンを示します。つまり、 XX は MS または SM の 2 倍レーンペアを意味

しています。




チャネルボンディングシーケンスの設定

チャネルボンディングシーケンスは、クロックコレクションシーケンスと同じ方法でプログラム

されます。 CHAN_BOND_SEQ_LEN は、 1 ～ 4 のサブシーケンスで、シーケンスの長さを設定し

ます。 CHAN_BOND_SEQ_1_* は、シーケンスの値を設定します。 CHAN_BOND_SEQ_2_USEが TRUE の場合、 CHAN_BOND_SEQ_2_* は 2 番目のシーケンスの値を設定します。

各サブシーケンスのアクティブビット数は、RXDATAWIDTH および RX_DECODE_SEQ_MATCHによって異なります (152 ページの「RX クロックコレクション」参照)。図 4-32 に、サブシーケン

スビットのマッピングを示します。

クロックコレクションシーケンスと同様、チャネルボンディングシーケンスには don't care サブ

シーケンスを含むことができます。 CHAN_BOND_SEQ_1_ENABLE および CHAN_BOND_SEQ_2_ENABLE がこれらのバイトを設定します。図 4-33 に、チャネルボンディ

ングサブシーケンスのマッピングを示します。

最大スキューの設定

チャネルボンディングシーケンスがマスタで受信されても、すぐにチャネルボンディングが実行

されるわけではありません。スレーブにレイテンシがある場合は、さらにいくつかのバイトを受信

する必要があります。この待機時間が、実質的には RX エラスティックバッファが許容可能な大

スキューとなります。スキューが待機時間より大きい場合、マスタがチャネルボンディングをトリ

ガするまでに、スレーブがシーケンスを受信していない可能性があります (図 4-34 参照)。

図 4-34 に、2 つの FIFO (マスタとスレーブに各 1 つずつ) 示します。スレーブがマスタの後ろにあ

る場合、マスタはチャネルボンディングをトリガするまで数サイクル待機する必要があり、待機し

ないでトリガすると、スレーブではバッファにチャネルボンディングシーケンスをまだ受信できて

いない状態になります。


図 4-32 : チャネルボンディングシーケンスの設定


図 4-33 : チャネルボンディングシーケンスのマッピング

8-Bit Channel Bonding Sequence

1 = Sequence is a K Character0 = Sequence is Regular Character

1 = Sequence Uses Inverted Disparity0 = Sequence Uses Regular Disparity

7:0

UG386_c4_28_051509

89CHAN BOND_SEQ_x_y

UG386_c4_29_051509

34 12

CHAN_BOND_SEQ_x_4 CHAN_BOND_SEQ_x_3 CHAN_BOND_SEQ_x_2

CHAN_BOND_SEQ_x_ENABLE

CHAN_BOND_SEQ_x_1



UG386 (v2.0) 2009 年 11 月 11 日


CHAN_BOND_1_MAX_SKEW および CHAN_BOND_2_MAX_SKEW は、各チャネルボンディ

ングシーケンス 1 および 2 で許容可能な大スキューの設定に使用されます。大スキュー範囲

は、 1 ～ 14 です。チャネルボンディングのスキューは、データストリーム内のチャネルボンディ

ングシーケンス間で許容される小距離未満に設定する必要があります。この小距離の値は、使

用しているプロトコルによって異なります。

チャネルボンディングとクロックコレクションの優先順位

クロックコレクション (152 ページの「RX クロックコレクション」参照) およびチャネルボンディ

ングは、共に RX エラスティックバッファのポインタで動作します。通常、 2 つの回路は競合する

ことなく機能しますが、これらが同時に発生すると競合が発生します。このような場合は、一方の

回路を優先させる必要があります。クロックコレクションを優先させる場合、

CLK_COR_PRECEDENCE を TRUE に設定し、チャネルボンディングを優先させる場合は、これ

を FALSE に設定します。

FPGA RX インターフェイス

機能の説明

FPGA は、 FPGA の RX インターフェイスを介して GTP レシーバから RX データを受信します。

データは、RXUSRCLK2 の立ち上がりエッジで RXDATA ポートから読み出されます。RXDATA は、

1、2 または 4 バイト幅に設定できます。実際のポート幅は、GTP トランシーバの INTDATAWIDTH属性や 8B/10B デコーダの使用有無に依存します。有効なポート幅は、 8、 10、 16、 20、 32 および

40 ビットです。


図 4-34 : チャネルボンディングの例 (マスタで CHAN_BOND_*_MAX_SKEW = 2 の場合)

The Master waits MAX SKEW cycles beforetriggering bonding, giving the slave time toreceive the sequence as well. The messageto perform channel bonding is sent usingthe CHBONDO port.

MasterReceives CBSequence

MasterElasticBuffer

SlaveElasticBuffer

MasterElasticBuffer

SlaveElasticBuffer

MasterElasticBuffer

SlaveElasticBuffer

UG386_c4_30_051509

Slave’s New ElasticBuffer Read Pointer

D1D2D3D4D5D6D7SEQ1

D1D2D3D4D5D6D7 D0

D4D5D6D7SEQ1D8D9D10

D4D5D6D7SEQ1D8D9 D3

D5D6D7SEQ1D8D9D10D11

D5D6D7SEQ1D8D9D10 D4




インターフェイスでのパラレルクロック (RXUSRCLK2) レートは、RX ラインレート、RXDATAポート幅、および 8B/10B デコーダの使用有無によって決定されます。また、レシーバの内部 PCSロジックに RXUSRCLK が供給される必要があります。ここでは、パラレルクロックがどのように

駆動されるかを示し、それらが正しく動作するための制約について説明します。


表 4-39 に、 FPGA RX インターフェイスのポートを示します。

表 4-39 : FPGA RX インターフェイスのポート


ドメイン説明

GTPCLKOUT0[1:0]

GTPCLKOUT1[1:0]出力 N/A GTPA1_DUAL タイルから FPGA ロジックへクロックを供給する場合

は、 GTPCLKOUT(0/1) ポートを使用することを推奨します。

GTPCLKOUT(0/1) のビット 0 によって、ユーザーが TXOUTCLK(0/1)または REFCLKPLL(0/1) のいずれかの出力が有効になります。

CLK_OUT_GTP_SEL_(0/1) が出力されるクロックを選択します。


INTDATAWIDTH0

INTDATAWIDTH1入力非同期 INTDATAWIDTH は、データ幅 (8 ビットまたは 10 ビット ) を決定し

ます。

0 : 8 ビットバイナリ

1 : 10 ビットバイナリ

両方の GTP トランシーバが同じ PLL を共有する場合は、

INTDATAWIDTH0 と INTDATAWIDTH1 を同じにしてください。

REFCLKOUT0

REFCLKOUT1出力 N/A 予約されています。代替として、 CLK_OUT_GTP_SEL_(0/1) 属性を

REFCLKPLL(0/1) に設定して、GTPCLKOUT(0/1)[0] を使用してくだ

さい。

RXDATA0[31:0]

RXDATA1[31:0]出力 RXUSRCLK2 FPGA の受信インターフェイスの受信データバスです。RXDATA(0/1)

の幅は、 RXDATAWIDTH(0/1) 設定で決定されます。

RXDATAWIDTH0

RXDATAWIDTH1入力 RXUSRCLK2 このポートは、FPGA と接続する RXDATA(0/1) 受信データの幅を選択

します。

0 : 1 バイトインターフェイス → RXDATA(0/1)[7:0]



クロックドメインは、このインターフェイス用に選択したクロック [RXRECCLK(0/1)、 RXUSRCLK(0/1)、 RXUSRCLK2(0/1)] に依存し

ます。



UG386 (v2.0) 2009 年 11 月 11 日


FPGA RX インターフェイスの属性はありません。

説明

FPGA RX インターフェイスによって、GTP トランシーバからパラレルで受信データを読み出すこ

とができます。このインターフェイスを使用するには、次の設定が必要です。

• RXDATA ポート幅を設定します。

• RXUSRCLK2 および RXUSRCLK を適切なレートで動作しているクロックに接続します。

インターフェイス幅の設定

表 4-40 に、 RX データパス幅のコンフィギュレーションを示します。 8B/10B エンコーダについて

は、 137 ページの「RX 8B/10B デコーダ」で詳しく説明します。

RXRECCLK0

RXRECCLK1出力 N/A このポートは、CDR ユニットからのリカバリクロック用です。PMA と

RX エラスティックバッファ間の RX ロジックにクロックを提供しま

す。このクロックは、RXUSRCLK を入力データと同期して駆動するた

めに使用できます。

RXPOWERDOWN[1:0] を電力がも低い P2 ステートを示す 11に指

定すると、このトランシーバの RXRECCLK は不定となります。 GTPトランシーバの RXRECCLK は、固定値 1 または 0 のいずれかになり

ます。

RXRESET0

RXRESET1入力非同期このポートは、 PCS RX システムリセットです。 RX エラスティック

バッファ、 8B/10B デコーダ、カンマ検出、およびその他の RX レジス

タをリセットします。 RXRESET は、 GTPRESET のチャネルごとのサ

ブセットです。

RXUSRCLK20

RXUSRCLK21入力 N/A このポートを使用して、FPGA ロジックと RX インターフェイスを同期

化します。このクロックは、立ち上がりエッジで RXUSRCLK と位相が

揃う必要があります。クロックレートは、 FRXUSRCLK および RXDATAWIDTH に依存します。

RXDATAWIDTH = 0 の場合は FRXUSRCLK2 = FRXUSRCLK

RXDATAWIDTH = 1 の場合は FRXUSRCLK2 = FRXUSRCLK/2

RXDATAWIDTH = 2 の場合は FRXUSRCLK2 = FRXUSRCLK/4

RXUSRCLK0

RXUSRCLK1入力 N/A このポートは、 RX PCS の内部データパスへクロックを供給します。

このクロックは常に供給される必要があります。クロックレートは INTDATAWIDTH(0/1) に依存します。

INTDATAWIDTH(0/1) が Low の場合は FRXUSRCLK = Line Rate/8

INTDATAWIDTH(0/1) が High の場合は FRXUSRCLK = Line Rate/10

表 4-39 : FPGA RX インターフェイスのポート (続き)


ドメイン説明




図 4-35 に、内部データパスが 8 ビット幅 (INTDATAWIDTH = Low) で 8B/10B エンコーダ無効の

場合での、 RXDATA がシリアル受信されるようすをを示します。

図 4-36 に、内部データパス幅が 10 ビット (INTDATAWIDTH = High) で 8B/10B デコーディングが

無効の場合に、 RXDATA がシリアル受信されるようすを示します。 RXDATA が 10 ビットまたは

20 ビット幅の場合には、8B/10B デコーダインターフェイスの RXDISPERR および RXCHARISKポートを使用して、追加ビットを受信します。

表 4-40 : RX データパス幅のコンフィギュレーション

INTDATAWIDTH(0/1)(1) RXDATAWIDTH(2) RXDEC8B10BUSE FPGA RX インター

フェイス幅 (ビット )

0 0 N/A 8

0 1 N/A 16

0 2 N/A 32

1 0 0 10

1 1 0 20

1 2 0 40

1 0 1 8

1 1 1 16

1 2 1 32

メモ : 1. 内部データパス幅は、 INTDATAWIDTH(0/1) が Low のとき 8 ビットで、 INTDATAWIDTH(0/1) が High

のとき 10 ビットです。

2. RXDATA インターフェイスは、 RXDATAWIDTH = 0 のとき 1 バイト幅、 RXDATAWIDTH = 1 のとき 2 バイト幅、 RXDATAWIDTH = 2 のとき 4 バイト幅です。


図 4-35 : 8B/10B がパイパスされる場合の RX インターフェイス (内部データパスは 8 ビット )

15 14 13 12 11 10 9 8 7 6 5 4 3 2 1 0 7 6 5 4 3 2 1 0

RXDATAWIDTH = 1

INTDATAWIDTH(0/1) = 0 and RXDEC8B10BUSE = 0

RXDATA

RXDATA

RXDATAWIDTH = 0

UG386_c4_31_051509

ReceivedLast

ReceivedLast

ReceivedFirst

ReceivedFirst

15 14 13 12 11 10 9 8 7 6 5 4 3 2 1 0

RXDATAWIDTH = 2

ReceivedFirst

31 30 29 28 27 26 25 24 23 22 21 20 19 18 17 16

ReceivedLast



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8B/10B デコードを使用する場合、データインターフェイスは 8 ビットの倍数ですが (図 4-35 参照)、データは RXDATA ポートに現れる前にデコードされます。 8B/10B エンコーダを使用する場合の

ビット順序については、 137 ページの「RX 8B/10B デコーダ」を参照してください。

RXUSRCLK および RXUSRCLK2 の接続

FPGA RX インターフェイスには、 2 つのパラレルクロック (RXUSRCLK および RXUSRCLK2)があります。 RXUSRCLK は、 GTP トランシーバの PCS ロジック用の内部クロックです。

RXUSRCLK で必要なレートは、 GTPA1_DUAL タイルの内部データパス幅 (INTDATAWIDTH)および GTP レシーバの RX ラインレートに依存します (RX ラインレートの詳細は、122 ページの

「RX クロック分周制御」を参照)。式 4-1 に、 RXUSRCLK のレートを求める計算式を示します。

式 4-1

RXUSRCLK2 は、 GTP トランシーバの RX 側に入る信号すべてを同期化するための主要クロック

です。 GTP レシーバの RX 側に入力されるほとんどの信号は、 RXUSRCLK2 の立ち上がりエッジ

で取り込まれます。 RXUSRCLK2 と RXUSRCLK の関係は、 RXDATAWIDTH に基づいた固定

レートになります。式 4-2 ～式 4-4 に、RXDATAWIDTH = 0、1、2 の場合における RXUSRCLKと RXUSRCLK2 の関係式を示します。

RXDATAWIDTH = 0:FRXUSRCLK2 = FRXUSRCLK 式 4-2

RXDATAWIDTH = 1:FRXUSRCLK2 = FRXUSRCLK/2 式 4-3

RXDATAWIDTH = 2:FRXUSRCLK2 = FRXUSRCLK/4 式 4-4


図 4-36 : 8B/10B がパイパスされる場合の RX インターフェイス (内部データパスは 10 ビット )

15 14 13 12 11 10 9 8 7 6 5 4 3 2 1 0 7 6 5 4 3 2 1 0

RXDATAWIDTH = 1

RXDATAWIDTH = 2

RXDATA

RXDATA

RXDATAWIDTH = 0

RXCHARISK[0]

RXDISPERR[0]

UG386_c4_32_051509

ReceivedLast

ReceivedLast

ReceivedFirst

ReceivedLast

ReceivedFirst

ReceivedFirst

RXCHARISK[0]

RXDISPERR[0]

RXCHARISK[1]

RXDISPERR[1]

RXCHARISK[0]

RXDISPERR[0]

RXCHARISK[1]

RXDISPERR[1]

RXCHARISK[2]

RXDISPERR[2]

RXCHARISK[3]

RXDISPERR[3]

INTDATAWIDTH(0/1) = 1 and RXDEC8B10BUSE = 0

15 14 13 12 11 10 9 8 7 6 5 4 3 2 1 023 22 21 161718192031 30 29 2425262728

RXUSRCLK Rate Line RateInternal Datapath Width----------------------------------------------------------=




RXUSRCLK、 RXUSRCLK2、および CLKIN の関係には、従うべき規則があります。

• まず、RXUSRCLK および RXUSRCLK2 は、クロックスキューを可能な限り小限に抑えた

状態で、立ち上がりエッジで位相が揃う必要があります。低スキュークロックリソース (BUFG)を使用して、RXUSRCLK および RXUSRCLK2 を駆動します。2 つの周波数が同一の場合は、

同じクロックリソースを使用して両クロックを駆動します。 2 つのクロック周波数が異なる場

合は、 RXUSRCLK を分周して RXUSRCLK2 の周波数を生成します。設計者は、これら 2 つのクロックの立ち上がりエッジが揃うように調整してください。

• 同じオシレータがトランスミッタおよびレシーバのリファレンスクロックを駆動するように

チャネルが構成されている場合は、 GTPCLKOUT[0] を使用して TXUSRCLK および TXUSRCLK2 を駆動する方法と同じようにして、 GTPCLKOUT[0] を使用して RXUSRCLKおよび RXUSRCLK2 を駆動できます。 (ユーザーが CLK_OUT_GTP_SEL 属性を使用して、

TXOUTCLK または REFCLKPLL を選択します)。クロックコレクションが無効の場合は、RX位相アライメント機能を使用してシリアルクロックとパラレルクロックを揃える必要があり

ます。位相アライメント回路を有効にする際の手順は、141 ページの「RX エラスティックバッ

ファのバイパス」を参照してください。

• 異なるオシレータを使用して、トランスミッタおよびレシーバのリファレンスクロックを駆動

し、またクロックコレクション機能が無効の場合は、 RXUSRCLK および RXUSRCLK2 がGTPCLKOUT[1] (RXREFCLK) で駆動されるようにし、位相アライメント回路を使用する必


• クロックコレクションを使用しているときは、 RXRECCLK、 REFCLKOUT、および TXOUTCLK が RXUSRCLK および RXUSRCLK2 のソースとして使用可能です。



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第 5 章

ボードデザインのガイドライン

概要

本章では、Spartan-6 FPGA GTP トランシーバを使用するデザインをプリント基板 (PCB) にインプ

リメントする方法を示します。GTP トランシーバはアナログ回路であるため、PCB にインプリメン

トする際には特別な配慮が必要です。デザインの適動作を実現するためには、デバイスピンの機

能を理解することのほかに、デバイスインターフェイス、伝送ラインのインピーダンスと配線、電

源デザインのフィルタリングと分配、コンポーネント選択、PCB レイアウトとスタックアップデザ

インなどの問題に取り組む必要があります。

ピンの説明およびデザインのガイドライン

GTPA1_DUAL ピンの説明

表 5-1 に、 GTPA1_DUAL タイルのピンを示します。

表 5-1 : GTPA1_DUAL タイルのピン

ピン方向説明

MGTAVCC 入力 (パッド ) MGTAVCC は、 GTPA1_DUAL タイルの内部アナログ回路およびデジタ

ル回路用のアナログ電源です。公称電圧 = 1.2VDC です。

MGTAVCCPLL0 入力 (パッド ) MGTAVCCPLL0 は、 GTPA1_DUAL タイルの PLL0 に電源供給します。

また、GTPA1_DUAL タイルのレーン 0 におけるトランスミッタおよびレ

シーバでのクロック配線回路にも電源を供給します。したがって、PLL0 が使用されない場合でも、レーン 0 のトランスミッタ /レシーバが使用され

る場合は、 MGTAVCCPLL0 に電源を投入する必要があります。公称電圧

= 1.2VDC です。

MGTAVCCPLL1 入力 (パッド ) MGTAVCCPLL1 は、 GTPA1_DUAL タイルの PLL1 に電源供給します。

また、GTPA1_DUAL タイルのレーン 1 におけるトランスミッタおよびレ

シーバでのクロック配線回路にも電源を供給します。したがって、PLL1 が使用されない場合でも、レーン 1 のトランスミッタ /レシーバが使用され

る場合は、 MGTAVCCPLL1 に電源を投入する必要があります。公称電圧

= 1.2VDC です。



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第 5 章 : ボードデザインのガイドライン

GTP トランシーバへの電源供給接続

GTP トランシーバの物理的構造

Spartan®-6 FPGA GTP トランシーバは、バンク、デュアル、およびレーンという構成要素から成っ

ています。GTP のレーンにはレシーバとトランスミッタ 1 つずつ含まれ、デュアルには 2 つのレー

ンが含まれ、バンクには 2 つのデュアルが含まれます。

GTP レーン

GTP レーンは、トランスミッタ、レシーバ、および PLL をそれぞれ 1 つずつ含む構成になってい

ます。各 GTP レーンには、差動レシーバ入力ピンペア、差動リファレンスクロック入力ピンペア、

および差動トランスミッタ出力ピンペアがそれぞれ一対ずつあります。さらに、 GTP レーンには

PLL 用の電源供給ピン (MGTAVCCPLL) があります。

MGTAVTTRCAL 入力 (パッド ) 終端抵抗キャリブレーション回路のバイアス電源電流です。このピンは、

MGTAVTTTX 電源ピンと 50Ω の外部精密抵抗があるピンへ接続する必

要があります。抵抗のもう一方のピンは、 MGTRREF ピンへ接続します。

MGTAVTTRCAL ピンから抵抗ピンまでのトレースは、抵抗ピンのもう一

方のピンから MGTRREF ピンまでのトレースと、長さおよび構造が同じ

である必要があります。

MGTAVTTRX 入力 (パッド ) MGTAVTTRX は、GTPA1_DUAL タイルにおけるレシーバの終端回路用

アナログ電源です。公称電圧 = 1.2VDC

MGTAVTTTX 入力 (パッド ) MGTAVTTTX は、 GTPA1_DUAL タイルにおけるトランスミッタの終端

回路用アナログ電源です。公称電圧 = 1.2VDC

MGTREFCLK0P

MGTREFCLK0N入力 (パッド ) GTPA1_DUAL タイルのリファレンスクロック用差動クロック入力ピン

ペアです。

MGTREFCLK1P

MGTREFCLK1N入力 (パッド ) GTPA1_DUAL タイルのリファレンスクロック用差動クロック入力ピン

ペアです。

MGTRREF 入力 (パッド ) 終端抵抗キャリブレーション回路のキャリブレーション抵抗入力ピンで

す。 50Ω の外部精密抵抗があるピンは、短トレースでこのピンへ接続し

てください。抵抗ピンから MGTRRE ピンまでのトレースは、抵抗ピンの

もう一方のピンから MGTAVTTRCAL ピンまでのトレースと、長さおよ

び構造が同じである必要があります。

MGTRXP0/MGTRXN0

MGTRXP1/MGTRXN1入力 (パッド ) RXP と RXN は、GTPA1_DUAL タイル内にある各レシーバの作動入力ペ

アです。レシーバが使用されていない場合は、これらの入力ピンをグラン

ドに接続してください。

MGTTXP0/MGTTXN0

MGTTXP1/MGTTXN1出力 (パッド ) TXP と TXN は、GTPA1_DUAL タイルにある各トランスミッタの作動出

力ペアです。トランスミッタが使用されていない場合は、これらの入力ピ

ンをフローティングにしてください。

表 5-1 : GTPA1_DUAL タイルのピン (続き)

ピン方向説明




GTP デュアル

GTP のデュアルは、 2 つのレーンで構成されています。デュアル内の 2 つのレーンの電源供給は、

MGTAVCCPLL 電源供給入力ピンを除いて、すべて共有します。共有する電源ピンは、MGTAVCC、

MGTAVTTTX、および MGTAVTTRX です。MGTAVCCPLL0 および MGTAVCCPLL1 は、PLL0と PLL1 へそれぞれ電源を供給するピンとなります。

GTP バンク

GTP バンクは、 2 つのデュアルおよび 1 つの終端抵抗キャリブレーション回路で構成されていま

す。また、GTP DUAL がリファレンスクロックソースやチャネルボンディング用のタイミング情

報を共有できるようにする回路もあります。

終端抵抗キャリブレーション回路は、GTP バンク内の 2 つのデュアルにあるすべてのレシーバとト

ランスミッタの終端回路へキャリブレーション情報を提供します。終端キャリブレーション回路は、

GTP バンク内の GTPA1_DUAL タイル 0 の MGTAVTTTX から電源供給されます。図 5-1 に、異

なるパッケージにおける GTPA1_DUAL の位置および番号付けを示します。


図 5-1 : Spartan-6 FPGA の GTP パッケージの詳細

UG386_c5_11_100709

GTPA1_DUAL_123

GTPA1_DUAL_101

GTPA1_DUAL_267

GTPA1_DUAL_245

Spartan-6 FPGAFG676, FG900

GTP Bank1

GTP Bank2

GTPA1_DUAL_123

GTPA1_DUAL_101

Spartan-6 FPGAAll except XC6SLX25T -

CSG324, FG484

GTP Bank1

GTPA1_DUAL_101

Spartan-6 FPGAXC6SLX25T - CSG324, FG484

GTPA1_DUAL tiles are available in 1, 2, or 4 to a package

- GTPA1_DUAL_101: Lanes 0 & 1- GTPA1_DUAL_102: Lanes 2 & 3- GTPA1_DUAL_103: Lanes 4 & 5- GTPA1_DUAL_104: Lanes 6 & 7



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電源接続

図 5-2 に、 GTP バンクの電源接続を示します。

図 5-2 のデカップリングキャパシタの値は、例として示しています。これらのキャパシタの実際の

値は、表 5-2 を参照してください。

終端抵抗キャリブレーション回路

RCAL (抵抗キャリブレーション) 回路で計算されたキャリブレーション値は、同じ GTP バンク内

のすべての GTPA1_DUAL プリミティブで共有されます (図 5-3 参照)。 MGTAVTTRCAL ピンお

よび MGTRREF ピンを使用して、バイアス回路電源と外部キャリブレーション抵抗を RCAL 回路

へ接続します。RCAL 回路は、 FPGA コンフィギュレーション時にのみ抵抗キャリブレーションを

実行します。すべてのアナログ電圧は、『Spartan-6 FPGA データシート』で指定する範囲内で供給

される必要があります。


図 5-2 : Spartan-6 FPGA GTP トランシーバの電源接続

MGTAVCC

MGTAVCCPLL0

MGTAVCCPLL1

MGTAVTTRX

MGTAVTTTX

MGTAVTTRCAL

MGTRREF

50Ω

MGTAVCC

UG386_c5_01_100709

MGTAVCCPLL0

MGTAVCCPLL1

MGTAVTTRX

MGTAVTTTX

GTP Bank

GTPA1_DUAL Tile 0

GTPA1_DUAL Tile 1

GTP Bank RCAL

1.2V (1,2)

Notes:1. Nominal values. Refer to the Spartan-6 FPGA Data Sheet for values and operating conditions.

2. Devices with only one GTPA1_DUAL tile will not have the second GTPA1_DUAL tile in the bank.




RCAL 回路は、各 GTP バンクに関連しています。 RCAL 回路は、 FPGA のコンフィギュレーショ

ン中に終端抵抗キャリブレーションを実行し、バンク内のすべての GTPA1_DUAL タイルへキャリ

ブレートした値を提供します。


図 5-3 : 終端抵抗キャリブレーション回路

MGTAVTTRCAL

MGTRREF

Internal to FPGA

“Master RCAL” GTPA1_DUAL Tile for Resistor Calibration

Internal ResistorNetwork

rCtrl[4:0]

Binary Resistor Calibration (BRcal)

UG386_c5_02_100709

Com

para

tor

The trace length from the resistor pins to the FPGA pins MGTRREF and MGTVTTRCAL must be equal in length and geometry

RREF External 50Ω

Precision Resistor

MGTAVTTTX1.2V

RX/TXTermination

in eachGTPA1_DUAL Tile


図 5-4 : RREF 抵抗用の PCB レイアウト

MGTAVTTRCAL MGTRREF

50Ω

Connectionto MGTAVTTTX

Voltage

The trace lengths from the resistor pins to theFPGA pins MGTRREF and MGTVTTRCALmust be equal in length

UG386_c5_03_051509



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GTP トランシーバを使用する場合と未使用の場合の電源接続管理

GTP バンクをすべて使用する場合の接続

電源接続

図 5-2 に示すように電源ピンを接続します。各電源ピンの電圧は、図に示すとおりです。単一電源

ソースを使用して、 GTP バンクのすべての電源ピンへ接続します。

GTP バンクのすべての電源ピンへ電圧供給するためには、PCB の電源プレーンが効果的であり、使

用を推奨します。

RCAL 回路の接続

終端抵抗キャリブレーション回路は、図 5-2 に示すように MGTAVCCRCAL および MGTRREF ピンへ接続してください。詳細は、176 ページの「終端抵抗キャリブレーション回路」を参照してくだ

さい。

同じ GTP バンク内の GTP デュアルを使用する場合としない場合の電源接続

電源接続

GTP バンク内にあるいずれか 1 つの GTP DUAL のみ使用する場合は、未使用 GTP DUAL へ電源

供給をオフにできます。この場合、未使用 GTP DUAL の電源ピンはグランドへ接続してください。

GTP デュアルの一方の GTP DUAL のみを使用し、もう一方のデュアルには電源を供給しない場合

は、使用するデュアルを GTPA1_DUAL タイル 0 とし、未使用デュアルを GTPA1_DUAL タイル

1 としてください。これは、終端抵抗キャリブレーション回路の電源が、 GTPA1_DUAL タイル 0 のMGTAVTTTX 電源ピンから供給されているためです。

RCAL 回路の接続

終端抵抗キャリブレーション回路は、図 5-2 に示すように MGTAVCCRCAL および MGTRREF ピンへ接続してください。詳細は、176 ページの「終端抵抗キャリブレーション回路」を参照してくだ

さい。

リファレンスクロック

概要

このセクションでは、リファレンスクロックソースやオシレータの選択について説明します。

オシレータは、次の項目で評価されます。

• 周波数範囲

• 出力電圧幅

• ジッタ (予測可能、ランダム、 Peak-to-Peak)

• 立ち上がりおよび立ち下がり時間

• 電源電圧および電流

• ノイズ仕様

• デューティサイクルおよびデューティサイクル耐性

• 周波数の安定性




これらの項目は、GTP トランシーバを含むデザインで使用するオシレータを選択する際の基準とな

ります。図 5-5 に、『Spartan-6 FPGA データシート』の GTP トランシーバセクションで使用され

ている、シングルエンドクロック入力の Peak-to-Peak 電圧振幅を示します。

図 5-6 に、「MGTREFCLKP－MGTREFCLKN」の差動クロック入力の Peak-to-Peak 電圧振幅を示

します。

図 5-7 に、リファレンスクロックの立ち上がり時間および立ち下がり時間の規則を示します。


図 5-5 : シングルエンドクロック入力の Peak-to-Peak 電圧振幅

0

+V MGTREFCLKP

MGTREFCLKNVISE

UG386_c5_04_051509


図 5-6 : 差動クロック入力の Peak-to-Peak 電圧振幅

0

+V

–V

MGTREFCLKP – MGTREFCLKN

VIDIFF

UG386_c5_05_051409


図 5-7 : 立ち上がりおよび立ち下がり時間

UG386_c5_06_051509

80%

20%TFCLK

TRCLK



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図 5-8 に、 IBUFDS 内部の詳細を示します。専用の差動リファレンスクロック入力ペア (MGTREFCLKP/MGTREFCLKN) は、 100W の差動インピーダンスで内部終端されています。

この差動リファレンスクロック入力ペアの同相モード電圧は、 2/3 MGTAVCC または 0.8V (公称値)となります。詳細は、『Spartan-6 FPGA データシート』を参照してください。

GTP のリファレンスクロックに関するチェック項目

GTP トランシーバを含むデザインで使用するオシレータを選択する際には、次の条件を満たしてい

るかを判断する必要があります。

• オシレータの出力ピンと GTPA1_DUAL 専用クロック入力ピン間に AC カップリングを提供

している。

• リファレンスクロックの差動電圧振幅が『Spartan-6 FPGA データシート』に示す範囲内であ

る (公称範囲 200mV ～ 2000mV、公称値 1200mV )。

• リファレンスクロックの特性評価が『Spartan-6 FPGA データシート』に定義されている基準

を満たす、またはそれ以上である。

• GTP トランシーバが物理レイヤサポートを提供する場合の標準的なリファレンスクロックの

特性を満たしている、またはそれ以上である。

• 電源、ボード配置、およびノイズ仕様に関するオシレータベンダーの規定要件を満たしている。

• オシレータと GTPA1_DUAL のクロック入力ピン間には、専用の Point-to-Point 接続を使用する。

• 差動送信ライン上のインピーダンスの不連続を小限に抑える (インピーダンスの不連続は

ジッタを発生する)。

• リファレンスクロックのソースとなる GTPA1_DUAL タイルをインスタンシエートする。


図 5-8 : MGTREFCLK 入力の詳細

UG386_c5_07_051509

to GTP Dedicated

Clock Routing

REFCLK

MGTREFCLKP

MGTREFCLKN

Notes:1. Nominal values. Refer to the Spartan-6 FPGA Data Sheet for exact specifications.

MGTAVCC23

50Ω(1)

50Ω(1)





LVDS図 5-9 に、 LVDS オシレータと GTP リファレンスクロック入力の接続を示します。

LVPECL図 5-10 に、 LVPECL オシレータと GTP リファレンスクロック入力の接続を示します。

AC カップリング

オシレータリファレンスクロック出力と GTPA1_DUAL リファレンスクロック入力の AC カップ

リングは、次のような役割を果たします。

• オシレータと GTPA1_DUAL 専用クロック入力ピン間の DC 電流をブロックする (これによ

り、両方の消費電力が削減可能)。

• 同相電圧の独立。

• AC カップリングキャパシタがオンチップ終端を持つハイパスフィルタとなり、リファレン

スクロックのワンダを低減させる。

ノイズおよび消費電力を小限にするため、ソースとなっているオシレータと GTPA1_DUAL 専用

のリファレンスクロック入力ピンの間に外部 AC カップリングキャパシタが必要です。


図 5-9 : LVDS オシレータと GTP トランシーバのリファレンスクロック入力の接続

LVDS Oscillator

0.01 μF

UG386_c5_08_051409

0.01 μFGTP Reference Clock

Input Buffer

Internal to Spartan-6 FPGA


図 5-10 : LVPECL オシレータと GTP トランシーバのリファレンスクロック入力の接続

LVPECL Oscillator

Notes:1. Nominal values. Refer to the oscillator vendor data sheet for the actual bias resistor requirement.

Internal to Spartan-6 FPGA

GTP Reference Clock Input Buffer

0.01 μF

0.01 μF

240Ω(1)

240Ω(1)

UG386_c5_09_051409



UG386 (v2.0) 2009 年 11 月 11 日


クロック分配

オシレータからの 2 つ以上の差動クロック入力ペアへクロックを提供

Spartan-6 デバイス内において反対側に配置されている GTPA1_DUAL プリミティブ間で、 1 つの

クロックが共有される必要がある場合、2 対以上の差動クロック入力ペアが必要になります。複数出

力のオシレータを使用するか、または単一出力のオシレータと複数出力のクロックバッファの組み

合わせを使用する必要があります。

GTPA1_DUAL プリミティブの専用クロック入力ピンペアとオシレータ出力またはバッファ出力

との接続は、ポイント間接続してください。分岐送信ライン、T スタブ、ブランチ、あるいはデイジー

チェーン接続は使用できません。

未使用のリファレンスクロック入力

未使用の差動入力ピンのクロックペア (MGTREFCLKP および MGTREFCLKN) は、共にグラン

ドに接続するか、フローティング状態にすることを推奨します。

電源供給およびフィルタリング

概要

Spartan-6 FPGA の GTPA1_DUAL タイルには、1.2VDC (公称電圧レベル) の単一電源が必要です。

GTP のアナログ電源供給でのノイズは、 GTP トランシーバのパフォーマンスに悪影響を与える可

能性があります。つまり、GTP トランスミッタの出力でジッタが増加し、GTP レシーバのジッタ耐

性が低下します。電源ノイズの原因には、次のようなものがあります。

• 電圧レギュレータのノイズ

• 電力分配ネットワーク

• ほかの回路からのカップリング

GTP アナログ電源供給をインプリメントする際には、これらのノイズの原因を考慮する必要があり

ます。FPGA の入力ピンで測定される Peak-to-Peak ノイズの合計値は、10mVpp を超過してはいけ

ません。

電圧レギュレータ

通常、GTP のアナログ電源供給には、電圧制御の終段階を提供するローカル電圧レギュレータが

あります。これらのレギュレータは、できる限り GTP の電源ピンの近くに配置することが理想で

す。アナログ電圧レギュレータと GTP 電源ピンの距離が短いほど、制御後のノイズ結合を低減でき

ます。また、動的な負荷による過渡電流が原因で生じるノイズ生成も抑えられます。

リニアレギュレータおよびスイッチングレギュレータ

使用する電圧レギュレータによって、電源回路の複雑性、コスト、およびパフォーマンスが大きく

異なります。電圧レギュレータは、システム全体の熱要件や効率要件を満たしながら、ノイズを

小限に抑えて GTP トランシーバへ適切な電源を供給する必要があります。 GTP アナログ電圧レー

ルで使用されるレギュレータは、主に 2 種類 ( リニアレギュレータおよびスイッチングレギュレー

タ) あります。これらはそれぞれにメリットおよびデメリットがあるため、適なレギュレータを選

択する際には、次の要件を基準にしてください。

• 物理的なサイズ

• サーマルバジェット




• 電力効率

• コスト

リニアレギュレータ

一般的にリニアレギュレータは GTP アナログ電源レール用の電圧制御としてはもシンプルなレ

ギュレータです。このレギュレータは、制御された出力電圧に大きなノイズを発生させないことが

特徴です。一部のリニアレギュレータには、電圧入力で生じたノイズを出力で除去する機能があり

ます。また、このレギュレータは、小限の外部コンポーネントで PCB 上に電源回路を構築できる

ことも特徴です。

リニアレギュレータの欠点は、小ドロップアウト電圧および制限された効率性です。リニアレギュレータでは、出力電圧より高い入力電圧が必要です。この小ドロップアウト電圧は、負荷電

流によって異なります。低ドロップアウトのリニアレギュレータであっても、レギュレータの入力

電圧と出力電圧の差は小限にする必要があります。このため、システム電源供給デザインでは、リ

ニアレギュレータの小ドロップアウト電圧要件を考慮する必要があります。

リニアレギュレータの効率は、リニアレギュレータの入力電圧と出力電圧の差に依存します。たと

えば、レギュレータの入力電圧が 2.5VDC で、出力電圧が 1.2VDC の場合、電圧差は 1.3VDC とな

ります。レギュレータへ入力する電流とレギュレータから出力される電流が同じであると仮定した

場合、このレギュレータの大効率は 48% となります。つまり、負荷に対して電力が供給され、そ

のたびにレギュレータが余分な電力を消費します。レギュレータが電力を消費すると熱が生成され

るため、システムではこれらの熱を処理する必要があります。このようにリニアレギュレータで生

成された熱の放熱処理が、システムコストを増加させる可能性があります。コンポーネント数や複

雑性を考えた場合、リニアレギュレータはスイッチングレギュレータより優位性があるように思い

ますが、消費電力や放熱器を含む全体的なシステムコストを考えた場合、高電流アプリケーション

ではリニアレギュレータの方が高コストになる場合もあります。

スイッチングレギュレータ

スイッチングレギュレータは、 GTP アナログ電源供給に対して優れた電圧制御を提供できる高効

率レギュレータです。リニアレギュレータとは異なり、スイッチングレギュレータによる電圧制御

は、入力電圧と出力電圧の電圧降下に依存しません。したがって、高い効率を維持しながら、大容

量の電流を供給できます。スイッチングレギュレータが 95% 以上の効率性を維持できることはめ

ずらしくありません。このレギュレータの効率は、入力電圧と出力電圧の差にあまり影響されず、負

荷電流の影響を受けます。それでも、リニアレギュレータの場合よりも、この影響は少ないです。ス

イッチングレギュレータは高効率であるため、大量の電力を回路へ供給する必要がない上に、レ

ギュレータで生成される熱を放出するための大きな装置も必要ありません。

スイッチングレギュレータの欠点は、回路の複雑性とレギュレータのスイッチ機能によってノイズ

が生成されることです。通常、スイッチングレギュレータの回路は、リニアレギュレータの回路よ

り複雑です。この難点を解消するため、多くのスイッチングレギュレータコンポーネント開発ベン

ダーが開発に努めています。通常、スイッチングレギュレータ回路には、スイッチングトランジス

タエレメント、インダクタ、およびキャパシタが必要です。求められる効率要件や負荷要件によっ

ては、外部にスイッチングトランジスタやインダクタが必要になる場合があります。コンポーネン

ト数のほかにも、これらのスイッチングレギュレータを効率良く動作させるためには、PCB 上の配

置配線を慎重に行う必要があります。

スイッチングレギュレータは非常に大きなノイズを生成するため、Spartan-6 FPGA の GTP アナロ

グ電源入力ピンへ電圧を供給する前にフィルタ機能を追加する必要があります。 182 ページの「概

要」で説明したとおり、ノイズ振幅は 10mVpp 未満に抑える必要があります。したがって、このノ

イズ要件を満たすように電源フィルタを設計し、スイッチングレギュレータで生成されるノイズを

抑えてください。



UG386 (v2.0) 2009 年 11 月 11 日


電力分配ネットワーク

電源供給デカップリングキャパシタ

Spartan-6 FPGA GTP トランシーバのアナログ電源の場合、デカップリングキャパシタによって電

源プレーンとグランド間のインピーダンスを低減します。低限のグランドへのインピーダンスで、

電源プレーンはノイズを低減することができます。この場合は、同じパッケージ内のトランシーバ

間を分離するように、 GTP トランシーバと外部回路を分離すると、そのメリットを享受できます。

GTP トランシーバのアナログ電源でデカップリングキャパシタを使用する主な目的は、電源ソー

スやそのほかの PCB 上の回路から生じるノイズ振幅を低減することです。

表 5-2 に、電源 (MGTAVCC および MGTAVTTTX、 MGTAVTTRX および MGTAVCCPLL) の推

奨されるフィルタリング方法を示します。

PCB (プリント回路基板) の設計

Spartan-6 FPGA GTP トランシーバの高パフォーマンスを実現するには、PCB の設計を慎重に行う

必要があります。PCB を設計する際の注意すべき項目は、ボードスタックアップ、コンポーネント

配置、および信号配線です。プリント基板 (PCB) デザインには、次のコンポーネントが含まれます。

• 1.2VDC MGT アナログ電源用の電力分配ネットワーク

• レシーバおよびトランスミッタのデータライン

• ソースとなるオシレータと GTP リファレンスクロック入力間の接続

• 終端キャリブレーション抵抗

次のセクションでは、これらのコンポーネントを PCB へインプリメントする際の問題について説

明します。

表 5-2 : Spartan-6 FPGA GTPA1_DUAL タイルの推奨される最低限のデカップリング

キャパシタンス (µF) 種類サイズ

電源デカップリングキャパシタ

の数

製造者 P/N 1 個の

GTPA1_DUAL

2 個の GTPA1_DUAL(1 つのバンク)

0.22 セラミック 402 6 8 AVX 社 04026D224KAT2A

Kemet 社 C0402C224K9PAC

村田製作所 GRM155R06J224KE01D

4.7 セラミック 0603 1 2 AVX 社 06036D475KAT2A

Kemet 社 C0603C475K9PAC

村田製作所 GRM188R60J475KE19D




ボードスタックアップ

Spartan-6 FPGA GTP トランシーバの場合、ボードスタックップレイヤは、電源レイヤと信号レイ

ヤに分類されます。電源レイヤのグループは、電源ソース (MGTACC、 MGTAVCCPLL、MGTAVTTTX、および MGTAVTTRX) を Spartan-6 FPGA の電源ピンへ接続します。信号レイヤ

グループには、レシーバ/ トランスミッタデータの回路ボードトレースやリファレンスクロックが

提供されます。スタックアップ内にある 2つのレイヤグループはそれぞれ相対的で重要な役割を果

たすため、個別の機能として考えられます。図 5-11 に、PCB 全体に統合されているこれらのグルー

プを示します。

このスタックアップの上位には GTP 信号レイヤグループがあります。この信号レイヤグループ

には、 2 つの信号レイヤと 2 つのプレーンレイヤが含まれています。プレーンレイヤは、信号レイ

ヤの伝送ラインにリターン電流パスを提供します。各信号レイヤは、グランドプレーンによって隣

接するレイヤからシールド (保護) されています。このため、隣接レイヤの配線を気にすることなく、

各信号レイヤのトレースを配線できます。これによって、各信号レイヤの配線チャネルが増加し、レ

イアウト設計者に適な信号のブレイクアウトオプションをより多く与えることができます。

GTP 電源レイヤグループは、自律レイヤグループとして処理されるため、ボードスタックアップ

全体に配置できます。このレイヤグループは、中央に GTP 電源プレーンのレイヤがあり、それを 2つのグランドレイヤで挟む構成となっています。グランドプレーンは、電源プレーンを上/下レイヤ

の信号配線から保護する役割を果たします。グランドプレーンは低インピーダンスであることか

ら、電源プレーンは上または下に配線されている信号のリターン電流パスとして使用されます。ま

た、グランドプレーンは、 Spartan-6 FPGA の MGT 領域にあるグランドピンを接続する手段も提

供します。


図 5-11 : GTP 電源レイヤおよび信号レイヤのスタックアップ

UG386_c5_12_100609

MGTSignalLayers

Layer 1 (Top – Signal Microstrip Routing)

Layer 2 (GND Plane)

Layer 3 (Signal Stripline Routing)

Layer 4 (GND Plane)

Layer N (GND Plane)

Layer N+1 (MGT Power Plane)

Layer N+2 (GND Plane)

MGTPowerLayers

OtherLayers in

BoardStackup

OtherLayers in

BoardStackup



UG386 (v2.0) 2009 年 11 月 11 日


MGT 電源接続

GTP の電源ピンと電力分散ネットワーク間の接続は、トランシーバ全体のパフォーマンスに非常に

大きな影響を与えます。PDN と FPGA 間のインターフェイスは、低インピーダンスで低ノイズにす

る必要があります。 FPGA の MGT 電源供給で許容される大ノイズは、 10mVpp です (10KHz ～80MHz)。 MGT の電源は、電源アイランド (Power Island) から供給できます。

図 5-12 に、Spartan-6 FPGA パッケージにおける MGT 領域と電源アイランドの位置関係を示しま

す。電源アイランドが FPGA の SelectIO™ インターフェイス領域に飛び出さないように配線して

ください。

図 5-13 では、 Spartan-6 FPGA MGT 領域に対する電源アイランドの位置づけを示し、 FPGA BGAピンフィールドの SelectIO インターフェイス領域への侵入をどのように回避するかを示していま

す。また、図 5-13 では、 184 ページの「電源供給デカップリングキャパシタ」で説明したフィルタ

キャパシタが電源プレーン上で適切なノイズフィルタリングを提供する方法を示しています。


図 5-12 : GTP の電源アイランド


図 5-13 : MGT 電源アイランドと Spartan-6 FPGA

UG386_c5_13_100609

MGT B

GA Reg

ion

1.2V

Ana

log P

ower

Islan

d

GND Plane

GND Plane

UG386_c5_14_100609

Spartan-6FPGA

MGTRegion

MGT 1.2V Island



SelectIO の使用ガイドライン

クロストーク

クロストークは、MGT のパフォーマンス低下の主な原因となります。クロストークとは、Aggressor信号による信号トレースとのカップリングや MGT 電源供給とのカップリングによって生じるノイ

ズ現象のことです。MGT 電源供給とのカップリングはも頻繁に生じる現象で、大きなダメージが

生じます。電源供給でノイズが生じると、信号トレースのノイズカップリングのように単一レーン

への影響ではなく、トランシーバ回路全体へ影響を及ぼします。また、電源供給でノイズカップリ

ングが生じた場合、ノイズはトランシーバの通常信号と統合されているため、原因を解明すること

が困難となります。結果として、トランスミッタ出力にノイズが生じ、レシーバのジッタ耐性が減

少することで、トランシーバのパフォーマンスが低下します。クロストークによるパフォーマンス

低下を回避するには、次の対策が必要があります。

• 電源プレーンがボード上のほかの回路へ与える影響をモニタしてください。これらの回路には、

メモリインターフェイス用のデータラインやプロセッサバスなどが含まれます。

• 負荷ポイント周辺にある MGT 電源に対して適切なフィルタリングを適用してください。ノイ

ズの原因となる信号の大きさや周波数に基づいてフィルタリング要件を判断してください。

MGT 電源供給で許容される大ノイズは、 10mVpp です (10KHz ～ 80MHz)。

• MGT 電力分散ネットワークに近接している信号トレースのリターン電流パスに注意が必要で

す。広帯域や同一レイヤまたは隣接レイヤ上で生じるトレースのエッジカップリング以外に

も、異なるリファレンスプレーンを使用するレイヤ間で Aggressor 信号が伝播される場合に

は、Aggressor 信号によるカップリングが生じます。リターン電流パスをもたないビア部分に信

号が伝播されると、ボード上でインピーダンスが低いパスにリターン電流が流れます。このと

き対象となるのは、 MGT の信号ビアまたは電源ビアです。

SelectIO の使用ガイドライン

SelectIO 信号の使用ガイドラインは次のとおりです。

• GTP トランシーバ信号の配線と SelectIO 信号の配線を隣接レイヤで行わないでください。

これらの信号が隣接レイヤで配線されていると、大規模なノイズカップリングが生じる可能性

があります。

• SelectIO 信号と GTP トランシーバ信号のリターン電流パスを分離します ( トレースおよびビ

アを含む)。

• GTP トランシーバの電源アイランドも、 SelectIO がノイズを発生する原因となります。

SelectIO 信号を、 GTP の電源アイランド上で配線してはいけません。

推奨される信号ランチ (Signal Launch) Spartan-6 FPGA GTP トランシーバの信号ランチについては、ザイリンクス販売代理店へお問い合

わせください。



UG386 (v2.0) 2009 年 11 月 11 日




付録 A

8B/10B 有効な文字

8B/10B エンコードには、データ文字と K 符号のセットが含まれます。シリアルラインの DC バラ

ンスを維持したまま、8 ビットの値を 10 ビットのコードに変換します。K 符号は、CHARISK で指

定された特別なデータ文字で、特殊な情報を付与するために使用します。表 A-1 に有効なデータ文

字を示し、 197 ページの表 A-2 に有効な K 符号を示します。

表 A-1 : 有効なデータ文字

データバイト名

ビット HGF EDCBA

現在の RD -abcdei fghj

現在の RD + abcdei fghj

D0.0 000 00000 100111 0100 011000 1011

D1.0 000 00001 011101 0100 100010 1011

D2.0 000 00010 101101 0100 010010 1011

D3.0 000 00011 110001 1011 110001 0100

D4.0 000 00100 110101 0100 001010 1011

D5.0 000 00101 101001 1011 101001 0100

D6.0 000 00110 011001 1011 011001 0100

D7.0 000 00111 111000 1011 000111 0100

D8.0 000 01000 111001 0100 000110 1011

D9.0 000 01001 100101 1011 100101 0100

D10.0 000 01010 010101 1011 010101 0100

D11.0 000 01011 110100 1011 110100 0100

D12.0 000 01100 001101 1011 001101 0100

D13.0 000 01101 101100 1011 101100 0100

D14.0 000 01110 011100 1011 011100 0100

D15.0 000 01111 010111 0100 101000 1011

D16.0 000 10000 011011 0100 100100 1011

D17.0 000 10001 100011 1011 100011 0100

D18.0 000 10010 010011 1011 010011 0100

D19.0 000 10011 110010 1011 110010 0100



UG386 (v2.0) 2009 年 11 月 11 日


D20.0 000 10100 001011 1011 001011 0100

D21.0 000 10101 101010 1011 101010 0100

D22.0 000 10110 011010 1011 011010 0100

D23.0 000 10111 111010 0100 000101 1011

D24.0 000 11000 110011 0100 001100 1011

D25.0 000 11001 100110 1011 100110 0100

D26.0 000 11010 010110 1011 010110 0100

D27.0 000 11011 110110 0100 001001 1011

D28.0 000 11100 001110 1011 001110 0100

D29.0 000 11101 101110 0100 010001 1011

D30.0 000 11110 011110 0100 100001 1011

D31.0 000 11111 101011 0100 010100 1011

D0.1 001 00000 100111 1001 011000 1001

D1.1 001 00001 011101 1001 100010 1001

D2.1 001 00010 101101 1001 010010 1001

D3.1 001 00011 110001 1001 110001 1001

D4.1 001 00100 110101 1001 001010 1001

D5.1 001 00101 101001 1001 101001 1001

D6.1 001 00110 011001 1001 011001 1001

D7.1 001 00111 111000 1001 000111 1001

D8.1 001 01000 111001 1001 000110 1001

D9.1 001 01001 100101 1001 100101 1001

D10.1 001 01010 010101 1001 010101 1001

D11.1 001 01011 110100 1001 110100 1001

D12.1 001 01100 001101 1001 001101 1001

D13.1 001 01101 101100 1001 101100 1001

D14.1 001 01110 011100 1001 011100 1001

D15.1 001 01111 010111 1001 101000 1001

D16.1 001 10000 011011 1001 100100 1001

D17.1 001 10001 100011 1001 100011 1001

D18.1 001 10010 010011 1001 010011 1001

表 A-1 : 有効なデータ文字 (続き)


ビット HGF EDCBA





D19.1 001 10011 110010 1001 110010 1001

D20.1 001 10100 001011 1001 001011 1001

D21.1 001 10101 101010 1001 101010 1001

D22.1 001 10110 011010 1001 011010 1001

D23.1 001 10111 111010 1001 000101 1001

D24.1 001 11000 110011 1001 001100 1001

D25.1 001 11001 100110 1001 100110 1001

D26.1 001 11010 010110 1001 010110 1001

D27.1 001 11011 110110 1001 001001 1001

D28.1 001 11100 001110 1001 001110 1001

D29.1 001 11101 101110 1001 010001 1001

D30.1 001 11110 011110 1001 100001 1001

D31.1 001 11111 101011 1001 010100 1001

D0.2 010 00000 100111 0101 011000 0101

D1.2 010 00001 011101 0101 100010 0101

D2.2 010 00010 101101 0101 010010 0101

D3.2 010 00011 110001 0101 110001 0101

D4.2 010 00100 110101 0101 001010 0101

D5.2 010 00101 101001 0101 101001 0101

D6.2 010 00110 011001 0101 011001 0101

D7.2 010 00111 111000 0101 000111 0101

D8.2 010 01000 111001 0101 000110 0101

D9.2 010 01001 100101 0101 100101 0101

D10.2 010 01010 010101 0101 010101 0101

D11.2 010 01011 110100 0101 110100 0101

D12.2 010 01100 001101 0101 001101 0101

D13.2 010 01101 101100 0101 101100 0101

D14.2 010 01110 011100 0101 011100 0101

D15.2 010 01111 010111 0101 101000 0101

D16.2 010 10000 011011 0101 100100 0101

D17.2 010 10001 100011 0101 100011 0101



ビット HGF EDCBA





UG386 (v2.0) 2009 年 11 月 11 日


D18.2 010 10010 010011 0101 010011 0101

D19.2 010 10011 110010 0101 110010 0101

D20.2 010 10100 001011 0101 001011 0101

D21.2 010 10101 101010 0101 101010 0101

D22.2 010 10110 011010 0101 011010 0101

D23.2 010 10111 111010 0101 000101 0101

D24.2 010 11000 110011 0101 001100 0101

D25.2 010 11001 100110 0101 100110 0101

D26.2 010 11010 010110 0101 010110 0101

D27.2 010 11011 110110 0101 001001 0101

D28.2 010 11100 001110 0101 001110 0101

D29.2 010 11101 101110 0101 010001 0101

D30.2 010 11110 011110 0101 100001 0101

D31.2 010 11111 101011 0101 010100 0101

D0.3 011 00000 100111 0011 011000 1100

D1.3 011 00001 011101 0011 100010 1100

D2.3 011 00010 101101 0011 010010 1100

D3.3 011 00011 110001 1100 110001 0011

D4.3 011 00100 110101 0011 001010 1100

D5.3 011 00101 101001 1100 101001 0011

D6.3 011 00110 011001 1100 011001 0011

D7.3 011 00111 111000 1100 000111 0011

D8.3 011 01000 111001 0011 000110 1100

D9.3 011 01001 100101 1100 100101 0011

D10.3 011 01010 010101 1100 010101 0011

D11.3 011 01011 110100 1100 110100 0011

D12.3 011 01100 001101 1100 001101 0011

D13.3 011 01101 101100 1100 101100 0011

D14.3 011 01110 011100 1100 011100 0011

D15.3 011 01111 010111 0011 101000 1100

D16.3 011 10000 011011 0011 100100 1100



ビット HGF EDCBA





D17.3 011 10001 100011 1100 100011 0011

D18.3 011 10010 010011 1100 010011 0011

D19.3 011 10011 110010 1100 110010 0011

D20.3 011 10100 001011 1100 001011 0011

D21.3 011 10101 101010 1100 101010 0011

D22.3 011 10110 011010 1100 011010 0011

D23.3 011 10111 111010 0011 000101 1100

D24.3 011 11000 110011 0011 001100 1100

D25.3 011 11001 100110 1100 100110 0011

D26.3 011 11010 010110 1100 010110 0011

D27.3 011 11011 110110 0011 001001 1100

D28.3 011 11100 001110 1100 001110 0011

D29.3 011 11101 101110 0011 010001 1100

D30.3 011 11110 011110 0011 100001 1100

D31.3 011 11111 101011 0011 010100 1100

D0.4 100 00000 100111 0010 011000 1101

D1.4 100 00001 011101 0010 100010 1101

D2.4 100 00010 101101 0010 010010 1101

D3.4 100 00011 110001 1101 110001 0010

D4.4 100 00100 110101 0010 001010 1101

D5.4 100 00101 101001 1101 101001 0010

D6.4 100 00110 011001 1101 011001 0010

D7.4 100 00111 111000 1101 000111 0010

D8.4 100 01000 111001 0010 000110 1101

D9.4 100 01001 100101 1101 100101 0010

D10.4 100 01010 010101 1101 010101 0010

D11.4 100 01011 110100 1101 110100 0010

D12.4 100 01100 001101 1101 001101 0010

D13.4 100 01101 101100 1101 101100 0010

D14.4 100 01110 011100 1101 011100 0010

D15.4 100 01111 010111 0010 101000 1101



ビット HGF EDCBA





UG386 (v2.0) 2009 年 11 月 11 日


D16.4 100 10000 011011 0010 100100 1101

D17.4 100 10001 100011 1101 100011 0010

D18.4 100 10010 010011 1101 010011 0010

D19.4 100 10011 110010 1101 110010 0010

D20.4 100 10100 001011 1101 001011 0010

D21.4 100 10101 101010 1101 101010 0010

D22.4 100 10110 011010 1101 011010 0010

D23.4 100 10111 111010 0010 000101 1101

D24.4 100 11000 110011 0010 001100 1101

D25.4 100 11001 100110 1101 100110 0010

D26.4 100 11010 010110 1101 010110 0010

D27.4 100 11011 110110 0010 001001 1101

D28.4 100 11100 001110 1101 001110 0010

D29.4 100 11101 101110 0010 010001 1101

D30.4 100 11110 011110 0010 100001 1101

D31.4 100 11111 101011 0010 010100 1101

D0.5 101 00000 100111 1010 011000 1010

D1.5 101 00001 011101 1010 100010 1010

D2.5 101 00010 101101 1010 010010 1010

D3.5 101 00011 110001 1010 110001 1010

D4.5 101 00100 110101 1010 001010 1010

D5.5 101 00101 101001 1010 101001 1010

D6.5 101 00110 011001 1010 011001 1010

D7.5 101 00111 111000 1010 000111 1010

D8.5 101 01000 111001 1010 000110 1010

D9.5 101 01001 100101 1010 100101 1010

D10.5 101 01010 010101 1010 010101 1010

D11.5 101 01011 110100 1010 110100 1010

D12.5 101 01100 001101 1010 001101 1010

D13.5 101 01101 101100 1010 101100 1010

D14.5 101 01110 011100 1010 011100 1010



ビット HGF EDCBA





D15.5 101 01111 010111 1010 101000 1010

D16.5 101 10000 011011 1010 100100 1010

D17.5 101 10001 100011 1010 100011 1010

D18.5 101 10010 010011 1010 010011 1010

D19.5 101 10011 110010 1010 110010 1010

D20.5 101 10100 001011 1010 001011 1010

D21.5 101 10101 101010 1010 101010 1010

D22.5 101 10110 011010 1010 011010 1010

D23.5 101 10111 111010 1010 000101 1010

D24.5 101 11000 110011 1010 001100 1010

D25.5 101 11001 100110 1010 100110 1010

D26.5 101 11010 010110 1010 010110 1010

D27.5 101 11011 110110 1010 001001 1010

D28.5 101 11100 001110 1010 001110 1010

D29.5 101 11101 101110 1010 010001 1010

D30.5 101 11110 011110 1010 100001 1010

D31.5 101 11111 101011 1010 010100 1010

D0.6 110 00000 100111 0110 011000 0110

D1.6 110 00001 011101 0110 100010 0110

D2.6 110 00010 101101 0110 010010 0110

D3.6 110 00011 110001 0110 110001 0110

D4.6 110 00100 110101 0110 001010 0110

D5.6 110 00101 101001 0110 101001 0110

D6.6 110 00110 011001 0110 011001 0110

D7.6 110 00111 111000 0110 000111 0110

D8.6 110 01000 111001 0110 000110 0110

D9.6 110 01001 100101 0110 100101 0110

D10.6 110 01010 010101 0110 010101 0110

D11.6 110 01011 110100 0110 110100 0110

D12.6 110 01100 001101 0110 001101 0110

D13.6 110 01101 101100 0110 101100 0110



ビット HGF EDCBA





UG386 (v2.0) 2009 年 11 月 11 日


D14.6 110 01110 011100 0110 011100 0110

D15.6 110 01111 010111 0110 101000 0110

D16.6 110 10000 011011 0110 100100 0110

D17.6 110 10001 100011 0110 100011 0110

D18.6 110 10010 010011 0110 010011 0110

D19.6 110 10011 110010 0110 110010 0110

D20.6 110 10100 001011 0110 001011 0110

D21.6 110 10101 101010 0110 101010 0110

D22.6 110 10110 011010 0110 011010 0110

D23.6 110 10111 111010 0110 000101 0110

D24.6 110 11000 110011 0110 001100 0110

D25.6 110 11001 100110 0110 100110 0110

D26.6 110 11010 010110 0110 010110 0110

D27.6 110 11011 110110 0110 001001 0110

D28.6 110 11100 001110 0110 001110 0110

D29.6 110 11101 101110 0110 010001 0110

D30.6 110 11110 011110 0110 100001 0110

D31.6 110 11111 101011 0110 010100 0110

D0.7 111 00000 100111 0001 011000 1110

D1.7 111 00001 011101 0001 100010 1110

D2.7 111 00010 101101 0001 010010 1110

D3.7 111 00011 110001 1110 110001 0001

D4.7 111 00100 110101 0001 001010 1110

D5.7 111 00101 101001 1110 101001 0001

D6.7 111 00110 011001 1110 011001 0001

D7.7 111 00111 111000 1110 000111 0001

D8.7 111 01000 111001 0001 000110 1110

D9.7 111 01001 100101 1110 100101 0001

D10.7 111 01010 010101 1110 010101 0001

D11.7 111 01011 110100 1110 110100 1000

D12.7 111 01100 001101 1110 001101 0001



ビット HGF EDCBA





D13.7 111 01101 101100 1110 101100 1000

D14.7 111 01110 011100 1110 011100 1000

D15.7 111 01111 010111 0001 101000 1110

D16.7 111 10000 011011 0001 100100 1110

D17.7 111 10001 100011 0111 100011 0001

D18.7 111 10010 010011 0111 010011 0001

D19.7 111 10011 110010 1110 110010 0001

D20.7 111 10100 001011 0111 001011 0001

D21.7 111 10101 101010 1110 101010 0001

D22.7 111 10110 011010 1110 011010 0001

D23.7 111 10111 111010 0001 000101 1110

D24.7 111 11000 110011 0001 001100 1110

D25.7 111 11001 100110 1110 100110 0001

D26.7 111 11010 010110 1110 010110 0001

D27.7 111 11011 110110 0001 001001 1110

D28.7 111 11100 001110 1110 001110 0001

D29.7 111 11101 101110 0001 010001 1110

D30.7 111 11110 011110 0001 100001 1110

D31.7 111 11111 101011 0001 010100 1110

表 A-2 : 有効な制御 K 符号

特殊コード名ビット

HGF EDCBA現在の RD -abcdei fghj

現在の RD +abcdei fghj

K28.0 000 11100 001111 0100 110000 1011

K28.1 001 11100 001111 1001 110000 0110

K28.2 010 11100 001111 0101 110000 1010

K28.3 011 11100 001111 0011 110000 1100

K28.4 100 11100 001111 0010 110000 1101

K28.5 101 11100 001111 1010 110000 0101

K28.6 110 11100 001111 0110 110000 1001

K28.7(1) 111 11100 001111 1000 110000 0111



ビット HGF EDCBA





UG386 (v2.0) 2009 年 11 月 11 日


K23.7 111 10111 111010 1000 000101 0111

K27.7 111 11011 110110 1000 001001 0111

K29.7 111 11101 101110 1000 010001 0111

K30.7 111 11110 011110 1000 100001 0111

メモ : 1. テストおよび特性評価にのみ使用します。

表 A-2 : 有効な制御 K 符号 (続き)

特殊コード名ビット

HGF EDCBA現在の RD -abcdei fghj

現在の RD +abcdei fghj



付録 B

GTP トランシーバの DRP アドレスマップ

表 B-1 は、 PCS0 または PCS1にデコードされる DRP アドレス空間を示しています。

表 B-2 にアドレス順に並び替えた DRP マップを示します。属性はすべてバイナリ値として DRPテーブルに格納されます。

メモ : 予約済みのビットに変更を加えないでください。明示的に示されていない属性は、 Spartan-6FPGA GTX トランシーバウィザードによって自動的に設定されます。これらの属性は、別の値を明

示的に要求する場合を除き、デフォルトのままにしておきます。

表 B-1 : PCS0/PCS1 にデコードされる DRP アドレス

DADDR[7] DADDR[6] DADDR[5:0] アドレス指定可能な DRP 領域

0 0 XXXXXX Attribute space for PCS0

0 1 XXXXXX Attribute space for PCS1

表 B-2 : DRP アドレスマップ

DADDR[5:0] DRP ビット R/W 属性名属性ビット属性の

エンコード

DRP バイナリエンコード

0h 15:0 R/W Reserved 15:0







UG386 (v2.0) 2009 年 11 月 11 日


5h 15 R/W Reserved

14 R/W RX_EN_IDLE_RESET_BUF_(0,1) FALSE 0

TRUE 1

13 R/W RX_EN_IDLE_RESET_PH_(0,1) FALSE 0

TRUE 1

12 R/W RX_EN_IDLE_RESET_FR_(0,1) FALSE 0

TRUE 1

11 R/W RX_EN_IDLE_HOLD_CDR_(0,1) FALSE 0

TRUE 1

10:6 R/W CDR_PH_ADJ_TIME_(0,1) 4:0 0-31 1(1)

5:3 R/W OOB_CLK_DIVIDER_(0,1) 2:0 4 010

1 000

2 001

6 011

8 100

10 101

12 110

14 111

2:0 R/W CLK25_DIVIDER_(0,1) 2:0 4 011

1 000

2 001

3 010

5 100

6 101

10 110

12 111

6h 15:0 R/W PLL_COM_CFG_(0,1) 15:0

7h 15:12 R/W RX_IDLE_LO_CNT_(0,1) 3:0 0-15 1(1)

11:8 R/W RX_IDLE_HI_CNT_(0,1) 3:0 0-15 1(1)

7:0 R/W PLL_COM_CFG_(0,1) 23:16

表 B-2 : DRP アドレスマップ (続き)


エンコード





1 R/W TX_XCLK_SEL_(0,1) TXUSR 1

TXOUT 0

0 R/W RX_XCLK_SEL_(0,1) RXREC 0

RXUSR 1

9h 15:13 R/W Reserved

12 R/W GTP_CFG_PWRUP_(0,1) FALSE 0

TRUE 1

11:0 R/W TRANS_TIME_FROM_P2_(0,1) 11:0

Ah 15:8 R/W Reserved 7:0

7:0 R/W TRANS_TIME_NON_P2_(0,1) 7:0

Bh 15:10 R/W Reserved 5:0

9:0 R/W RANS_TIME_TO_P2_(0,1) 9:0

Ch 15 R/W PCOMMA_DETECT_(0,1) FALSE 0

TRUE 1

14 R/W DEC_PCOMMA_DETECT_(0,1) FALSE 0

TRUE 1

13 R/W MCOMMA_DETECT_(0,1) FALSE 0

TRUE 1

12 R/W DEC_MCOMMA_DETECT_(0,1) FALSE 0

TRUE 1

11 R/W DEC_VALID_COMMA_ONLY_(0,1) FALSE 0

TRUE 1

10 R/W ALIGN_COMMA_WORD_(0,1) 0 0

1 1

9:0 R/W COMMA_10B_ENABLE_(0,1) 9:0 0-1023 1(1)

Dh 15:11 R/W Reserved 4:0

10 R/W RX_SLIDE_MODE_(0,1) PCS 0

PMA 1

9:0 R/W MCOMMA_10B_VALUE_(0,1) 9:0 0-1023 1(1)



エンコード




UG386 (v2.0) 2009 年 11 月 11 日


Eh 15:10 R/W Reserved 5:0

9:0 R/W PCOMMA_10B_VALUE_(0,1) 9:0 0-1023 1(1)

Fh 15:12 R/W CHAN_BOND_SEQ_1_ENABLE_(0,1) 4:1 0-15 1(1)

11:10 R/W Reserved 1:0

9:0 R/W CHAN_BOND_SEQ_1_1_(0,1) 9:0 0-1023 1(1)


13:10 R/W CHAN_BOND_1_MAX_SKEW_(0,1) 3:0 1-14 1(1)

9:0 R/W CHAN_BOND_SEQ_1_2_(0,1) 9:0 0-1023 1(1)


13:10 R/W CB2_INH_CC_PERIOD_(0,1) 3:0 0-15 1(1)

9:0 R/W CHAN_BOND_SEQ_1_3_(0,1) 9:0 0-1023 1(1)


10 R/W RX_EN_MODE_RESET_BUF_(0,1) FALSE 0

TRUE 1

9:0 R/W CHAN_BOND_SEQ_1_4_(0,1) 9:0 0-1023 1(1)

13h 15:12 R/W CHAN_BOND_SEQ_2_ENABLE_(0,1) 4:1 0-15 1(1)


9:0 R/W CHAN_BOND_SEQ_2_1_(0,1) 9:0 0-1023 1(1)


13:10 R/W CHAN_BOND_2_MAX_SKEW_(0,1) 3:0 1-14 1(1)

9:0 R/W CHAN_BOND_SEQ_2_2_(0,1) 9:0 0-1023 1(1)



エンコード




15h 15 R/W Reserved

14 R/W PCI_EXPRESS_MODE_(0,1) FALSE 0

TRUE 1

13:12 R/W CHAN_BOND_SEQ_LEN_(0,1) 1:0 1 00

2 01

3 10

4 11

11 R/W CHAN_BOND_SEQ_2_USE_(0,1) FALSE 0

TRUE 1

10 R/W CHAN_BOND_KEEP_ALIGN_(0,1) FALSE 0

TRUE 1

9:0 R/W CHAN_BOND_SEQ_2_3_(0,1) 9:0 0-1023 1(1)


9:0 R/W CHAN_BOND_SEQ_2_4_(0,1) 9:0 0-1023 1(1)

17h 15:12 R/W CLK_COR_SEQ_1_ENABLE_(0,1) 4:1 0-15 1(1)

11:10 R/W CLK_COR_ADJ_LEN_(0,1) 1:0 1 00

2 01

3 10

4 11

9:0 R/W CLK_COR_SEQ_1_1_(0,1) 9:0 0-1023 1(1)

18h 15:10 R/W CLK_COR_MAX_LAT_(0,1) 5:0 3-48 1(1)

9:0 R/W CLK_COR_SEQ_1_2_(0,1) 9:0 0-1023 1(1)

19h 15:10 R/W CLK_COR_MIN_LAT_(0,1) 5:0 3-48 1(1)

9:0 R/W CLK_COR_SEQ_1_3_(0,1) 9:0 0-1023 1(1)

1Ah 15 R/W Reserved

14:10 R/W CLK_COR_REPEAT_WAIT_(0,1) 4:0 0-31 1(1)

9:0 R/W CLK_COR_SEQ_1_4_(0,1) 9:0 0-1023 1(1)



エンコード




UG386 (v2.0) 2009 年 11 月 11 日


1Bh 15:12 R/W CLK_COR_SEQ_2_ENABLE_(0,1) 4:1 0-15 1(1)

11:10 R/W CLK_COR_DET_LEN_(0,1) 1:0 1 00

2 01

3 10

4 11

9:0 R/W CLK_COR_SEQ_2_1_(0,1) 9:0 0-1023 1(1)

1Ch 15 R/W RX_DECODE_SEQ_MATCH_(0,1) FALSE 0

TRUE 1

14 R/W CLK_CORRECT_USE_(0,1) FALSE 0

TRUE 1

13 R/W CLK_COR_SEQ_2_USE_(0,1) FALSE 0

TRUE 1

12 R/W CLK_COR_PRECEDENCE_(0,1) FALSE 0

TRUE 1

11 R/W CLK_COR_KEEP_IDLE_(0,1) FALSE 0

TRUE 1

10 R/W CLK_COR_INSERT_IDLE_FLAG_(0,1) FALSE 0

TRUE 1

9:0 R/W CLK_COR_SEQ_2_2_(0,1) 9:0 0-1023 1(1)

1Dh 15:10 R/W Reserved 15:10

9:0 R/W CLK_COR_SEQ_2_3_(0,1) 9:0 0-1023 1(1)

1Eh 15:10 R/W Reserved 15:10

9:0 R/W CLK_COR_SEQ_2_4_(0,1) 9:0 0-1023 1(1)

1Fh 15:14 R/W Reserved 1:0

13:8 R/W SATA_MIN_BURST_(0,1) 5:0 1-61 1(1)


5:0 R/W SATA_MAX_BURST_(0,1) 5:0 1-61 1(1)


13:8 R/W SATA_MIN_INIT_(0,1) 5:0 1-61 1(1)


5:0 R/W SATA_MAX_INIT_(0,1) 5:0 1-61 1(1)



エンコード





13:8 R/W SATA_MIN_WAKE_(0,1) 5:0 1-61 1(1)


5:0 R/W SATA_MAX_WAKE_(0,1) 5:0 1-61 1(1)

22h 15:12 R/W Reserved

11 R/W RX_STATUS_FMT_(0,1) PCIE 0

SATA 1

10 R/W PLL_SATA_(0,1) FALSE 0

TRUE 1

9:7 R/W SATA_IDLE_VAL_(0,1) 2:0 0-7 1(1)

6:4 R/W SATA_BURST_VAL_(0,1) 2:0 0-7 1(1)

3:0 R/W COM_BURST_VAL_(0,1) 3:0 0-15 1(1)


0 R/W RXPRBSERR_LOOPBACK_(0,1)



エンコード




UG386 (v2.0) 2009 年 11 月 11 日



12 R/W USR_CODE_ERR_CLR_(0,1)

11:9 R/W RX_LOS_INVALID_INCR_(0,1) 2:0 1 000

2 001

4 010

8 011

16 100

32 101

64 110

128 111

8:6 R/W RX_LOS_THRESHOLD_(0,1) 2:0 4 000

8 001

16 010

32 011

64 100

128 101

256 110

512 111

5 R/W RX_LOSS_OF_SYNC_FSM_(0,1) FALSE 0

TRUE 1

4:2 R/W TXRX_INVERT_(0,1) 2:0 0-7 1(1)

1 R/W TX_BUFFER_USE_(0,1) FALSE 0

TRUE 1

0 R/W RX_BUFFER_USE_(0,1) FALSE 0

TRUE 1

25h 15:0 R/W PMA_CDR_SCAN_(0,1) 15:0


13:11 R/W TX_IDLE_DELAY_(0,1) 2:0 0-7 1(1)

10:0 R/W PMA_CDR_SCAN_(0,1) 26:16


13:0 R/W TX_DETECT_RX_CFG_(0,1) 13:0



エンコード






2Ah 15:0 R/W Reserved 15:0

2Bh 15:0 R/W Reserved 15:0

2Ch 15:0 R/W TST_ATTR_(0,1) 15:0

2Dh 15:0 R/W TST_ATTR_(0,1) 31:16

2Eh 15:0 R/W Reserved 15:0

2Fh 15:0 R/W Reserved 15:0



1 R/W CLKRCV_TRST_(0,1) FALSE 0

TRUE 1

0 R/W CLKINDC_B_(0,1) FALSE 0

TRUE 1


2 R/W CLK_OUT_GTP_SEL_(0,1) FALSE 0

TRUE 1




エンコード




UG386 (v2.0) 2009 年 11 月 11 日



13:11 R/W PLLLKDET_CFG_(0,1) 2:0 0-7 1(1)

10:6 R/W PLL_DIVSEL_FB_(0,1) 4:0 5 00011

1 10000

2 00000

3 00001

4 00010

8 00110

10 00111

5:0 R/W PLL_DIVSEL_REF_(0,1) 5:0 2 000000

1 010000

3 000001

4 000010

5 000011

6 000101

8 000110

10 000111

12 001101

16 001110

20 001111


13 R/W PLL_SOURCE_(0,1) PLL0 0

PLL1 1

12 R/W Reserved

11:10 R/W PLL_TXDIVSEL_OUT_(0,1) 1:0 1 00

2 01

4 10

9:8 R/W PLL_RXDIVSEL_OUT_(0,1) 1:0 1 00

2 01

4 10

7:0 R/W PLL_CP_CFG_(0,1) 7:0



エンコード





5 R/W TERMINATION_OVRD_(0,1) FALSE 0

TRUE 1

4:0 R/W TERMINATION_CTRL_(0,1) 4:0 0-31 1(1)

36h 15:0 R/W PMA_RX_CFG_(0,1) 15:0

37h 15:9 R/W PMA_RXSYNC_CFG_(0,1) 6:0

8:0 R/W PMA_RX_CFG_(0,1) 24:16


9 R/W RCV_TERM_VTTRX_(0,1) FALSE 0

TRUE 1

8 R/W RCV_TERM_GND_(0,1) FALSE 0

TRUE 1

7:6 R/W CM_TRIM_(0,1) 1:0 0-3 1(1)

5 R/W AC_CAP_DIS_(0,1) FALSE 0

TRUE 1

4:3 R/W TX_TDCC_CFG_(0,1) 1:0 0-3 1(1)

2:0 R/W OOBDETECT_THRESHOLD_(0,1) 2:0 0-7 1(1)

39h 15:0 R/W PMA_TX_CFG_(0,1) 15:0

3Ah 15:8 R/W RXEQ_CFG_(0,1) 7:0 0-255 1(1)


3:0 R/W PMA_TX_CFG_(0,1) 19:16

3Bh 15:0 R/W Reserved 15:0

3Ch 15:0 R/W Reserved 15:0

3Dh 15:0 R/W PMA_COM_CFG_WEST 15:0

3Eh 15:0 R/W PMA_COM_CFG_EAST 15:0

3Fh 15:0 R/W PMA_COM_CFG_WEST 31:16

40h 15:0 R/W PMA_COM_CFG_EAST 31:16


3:0 R/W PMA_COM_CFG_WEST 35:32


3:0 R/W PMA_COM_CFG_EAST 35:32



エンコード




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