SOCのIF高速化に伴う設計課題抽出と...

1Work in Progress - Do not publish STRJ WS: March 2, 2012, WG1 Design

2012年 3月 2日JEITA半導体技術ロードマップ専門委員会（STRJ）

設計ワーキンググループ（WG1）

SOCのIF高速化に伴う設計課題抽出と

今後の取り組み


目次

◆はじめに

– ワーキングメンバ、スコープ、ミッションなど

◆国際活動

– ITRS2011アップデート

◆国内活動

– SOCのIF高速化に伴う設計課題抽出と


◆まとめ


用語集• RTL：Register Transfer Levelの略。回路をフリップフロップ＋組み合わせ論理

回路で表現したレベルのこと．現在の論理回路設計はおもにこのレベルの記述を使用する．

• SLD：System Level Designの略• LCP：Logic/Circuit/Physical Designの略• DFM：Design For Manufacturabilityの略で、歩留まり等の製造性考慮設計のこ

と。• SOC：System On Chipの略• CP：Consumer Portableの略• EDA：Electronic Design Automationの略• SI：Signal Integrityの略• PI：Power Integrityの略• LPB：LSIとPackageとBoardの略• ESD：Electro Static Dischargeの略で、静電気破壊のこと.• EMI：Electro Magnetic Interferenceの略で、電子機器が放射する電磁波ノイズ

のこと.• USB：Universal Serial Busの略で、コンピュータに周辺機器を接続するための

シリアルバス規格の1つ.• DDR(SDRAM):Double Data Rate SDRAMの略で、高速なRAMの一種。• PCB：Printed Circuit Boardの略• IBIS：Input/Output Buffer Information Specificationの略で、デジタル回路の

伝送線路解析のためのデバイス動作記述モデル


目次

◆はじめに


◆国際活動


◆国内活動



◆まとめ


設計WG(WG1)メンバー中山勝敏（リーダ）

ルネサスエレクトロニクス斎藤利忠（サブリーダ）

東芝樋渡有（国際担当）

半導体理工学研究センター隅谷三喜夫 (国際担当）

パナソニック柿本勝 (国際担当)

ソニー豊田忠雄

シャープ松崎正己

富士通セミコンダクター浅田善己

富士通セミコンダクター朝重浩喜

パナソニック

中山勝敏（リーダ）ルネサスエレクトロニクス

斎藤利忠（サブリーダ）東芝

樋渡有（国際担当）半導体理工学研究センター

隅谷三喜夫 (国際担当）パナソニック

柿本勝 (国際担当)ソニー

豊田忠雄シャープ

松崎正己富士通セミコンダクター

浅田善己富士通セミコンダクター

朝重浩喜パナソニック

浅井健史ローム

田代雅久ローム/ラピスセミコンダクタ

小野信任（幹事)ジーダット

今井正治大阪大学

計１３名

浅井健史ローム

田代雅久ローム/ラピスセミコンダクタ

小野信任（幹事)ジーダット

今井正治大阪大学

計１３名


設計WGのスコープ

System Level Design– 仕様から最適なHW/SWに分割し、

HWに関してはRTL記述を生成する

Logic / Circuit / Physical Design– RTL記述から製造可能な設計品質の

レイアウトデータ（GDSⅡ）を生成する

Design Verification– 機能と性能を仕様に基づき検証する

Design For Manufacturability– プロセスの物理現象モデルに基づき、

製造可能性/歩留まりを検証/最適化する

SOC設計全般の広範囲な技術分野を担当

仕様

RTL

GDS

マスクデータ

SLD

L/C/P

Verific

ation

DFM

Gate

設計フロ｜


設計WGのミッション◆国際活動： ITRSのSystem Drivers章とDesign章を担当

– System Drivers章• ITRSの全ての技術分野をドライブする製品分野毎の仕様や要求

を定義

– Design章• 設計技術に対する将来課題と課題解決策の提示

◆国内活動– SOC構造･規模を時間軸で定量化し、ロードマップ検討の基礎として

提示

– 設計技術課題（「設計生産性」や「消費電力」の観点）を時間軸で定量評価し、解決策を提案（ロードマップ作成）

◆期待される効果– ITRSロードマップのSOC設計に与える影響を定量化し、発信

– ITRSロードマップ見直しのきっかけをつくる

– 設計技術革新（EDA自動化技術）の加速を支援（EDAベンダーへ）


設計WGの活動内容（2007～2010年度）

国内活動国際活動（ITRSへの主な貢献）設計WG 旧設計TF

2007年度

System Drivers章Consumer Portable &Stationary SOC

の数値の見直し

Design章LCPとDFMの課題の確認と修正案

SOC設計技術ﾛｰﾄﾞﾏｯﾌﾟの詳細化/定量化

・論理検証と物理設計の２分野で「設計生産性向上」の観点でﾛｰﾄﾞﾏｯﾌﾟを詳細化/定量化

配線性能とSOC性能の関係・ITRSの配線性能から見たﾑｰｱの法

則の限界

2008年度

System Drivers章Consumer Portable &Stationary SOC

の数値の見直し

Design章ソフトウェア関係のSLDテーブルへの

追加

SOCの低消費電力設計技術の課題と解決策・消費電力トレンドを示すロードマップの再構築

モデル（モチーフ）の見直し

消費電力計算式の見直し（パラメータ追加を含む）

・設計生産性に対する低消費電力設計技術の解決策ロードマップの作成

2009年度

System Drivers章Consumer Portable SOCモデルの変更

Design章低消費電力設計の設計工程の貢献

度合を新規掲載

SOC大規模化に向けての検証阻害要因分析・「検証課題の深耕」をテーマに活動

各社か検証課題を抽出し、検証対象毎に分類・分析を実施。検証対象（ブロック検証、ブロック間検証、１チップ検証）それぞれの要件、定義を行い、解決すべき課題を明確化。

2010年度

System Drivers章Consumer SOC Driverの更新を実施。

Design章SOC Costモデルの更新、RF+AMSセク

ションの更新

機能検証の解決策の深耕・「SOC機能検証技術の進展と今後の取り組み」をテーマに活動

各社からヒアリングした課題を分析。 ”課題に対する現在、および今後の取り組み”

を検討。2007年度の解決策に対する進捗状況を確認。

今後の解決に向けての取り組みを深耕、提言のまとめを実施。


目次

◆はじめに


◆国際活動


◆国内活動



◆まとめ


Overview(2004-2011)国際活動

ITRS2011の主な改訂内容◆ System Drivers章

・消費電力制約によるMPU周波数の見直し◆ Design章

・Long TermのGrand Challenge更新・Power-Awareのロードマップ新規掲載・VerificationにSTRJ WG1の提案反映

ITRS2011の主な改訂内容◆ System Drivers章

・消費電力制約によるMPU周波数の見直し◆ Design章

・Long TermのGrand Challenge更新・Power-Awareのロードマップ新規掲載・VerificationにSTRJ WG1の提案反映

MTMroadmap

RF+AMS Driver continued

UpdatedDrivers(MPU, SoC,…)

Upgraded DFM, SL, verification sections

Power design technology roadmap

Consumer Stationary,Portable,Networking Drivers

2004

2005

2006

2007

ExploreDesign metrics

Design Technology metrics

Revised Design metrics

Revised Design Technology Metrics

ConsumerPortableDriver

Consumer Stationary, PortableDrivers

Consumer Stationary,Portable,Networking Drivers

More Than Moore (MTM)analysis + iNEMI

Driver study

System DriversChapter

DesignChapter

2008

Revised Design MetricsDFM extension

Updated Consumer Stationary,Portable,and Networking Drivers

MTM extension+ iNEMI+ SW !!

2009

AdditionalDesign MetricsDFM ExtensionSystem level extension

Updated Consumer Stationary,Portable architecture,and Networking Drivers

MTM extension+ iNEMIsynch+ SW !!

MTMRF+AMS Driver start

UpdatedConsumer SOC and MPU Drivers

Upgraded RF+AMS section

2010

2011


System Drivers章トピックス国際活動

◆消費電力制約によるMPUの動作周波数トレンドの見直し・周波数の増加率を年率８％から４％へ緩和し、消費電力を抑制

0

20

40

60

80

100

120

140

160

2009 2010 2011 2012 2013 2014 2015 2016 2017 2018 2019 2020 2021 2022 2023 2024

MPU Power (Watt)

Freq: 8%/year, Activity derating: 5%/year (ITRS 2009)

Freq: 4%/year, Activity derating: 5%/year



2011 Revision

2009 ITRS +8%/yr frequency-5%/yr activity factor

+0%/yr frequency-5%/yr activity

+4%/yr frequency-5%/yr activity

+0%/yr frequency+0%/yr activity


Design章トピックス国際活動

◆ Long TermのGrand Challengeを６年振りに改定・ハード/ソフトのコンカレント設計

・信頼性(Reliability)と弾力性(Resilience)を考慮した設計

Near Termo Power Management o Design Productivity

and Design for Manufacturing

Long Termo Management of

Leakage Power Consumption

Near Termo Power Managemento Design Productivity

and Design for Manufacturability

Long Termo Design of Concurrent

Softwareo Design for Reliability

and Resilience

2005-2009 2011



◆ Power-Aware Design Technology Roadmapを初掲載・低消費電力技術とその削減効果を定量化

・ConsumerPortableSOCへの適用効果をグラフ化

DT Improvement Year Dynamic Power Improvement (x)

Static Power Improvement (x)

Description of Improvements

Software Virtual Prototype 2011 1.23 1.20Virtualization tools to allow the programmer to develop software prior to silicon

Frequency Islands 2013 1.26 1.00Designing blocks that operate at different frequencies

Near-Threshold Computing 2015 1.23 0.80 Lowering Vdd to 400 - 500 mVHardware/Software Co-

Partitioning 2017 1.18 1.00Hardware/software partitioning at the behavioral level based on power

Heterogeneous Parallel Processing (AMP) 2019 1.18 1.00

Using multiple types of processors in a parallel computing architecture

Many Core Software Development Tools 2021 1.20 1.00

Using multiple types of processors in a parallel computing architecture

Power-Aware Software 2023 1.21 1.00Developing software using power consumption as a parameter

Asynchronous Design 2025 1.21 1.00 Non-clock driven designTotal 4.66 0.96

低消費電力技術

適用年

削減効果（ﾀﾞｲﾅﾐｯｸ電力)

削減効果（リーク電力)

0

2,000

4,000

6,000

8,000

10,000

2011

2012

2013

2014

2015

2016

2017

2018

2019

2020

2021

2022

2023

2024

2025

2026

Pow

er [m

W]

Original Static Power

Original Dynamic Power

Improved Static Power

Improved Dynamic Power

Target SOC-CP Power

適用前

適用後



◆ Verification sectionにSTRJ WG1からの提案を反映・ STRJ WG1の2010年度の活動の一部である“検証実施戦略”の課題と解決策を新規追加

Verification Strategy Planning

Optimized verification planning

Develop expert human resource

Definite specification without misunderstandingExhaustive extraction of to-be-verified items, andoptimized verification processSpecification Design

Verification Execution

IP model preparation and quality verification

High-speed simulation

Efficient debugging

Equivalence check for C to RTL

WG1活動のこの部分をITRS2011へ追加

STRJ WG1の2010年度の活動


目次

◆はじめに


◆国際活動


◆国内活動



◆まとめ


国内活動の概要国内活動

【背景】最近のSOCの傾向として・SOCの高集積化で、アナログ回路の搭載割合が増加・アナログ回路を含む高速IFのIP(USB、DDR IF 他)搭載が増加

2011年度テーマ：

SOCのIF高速化に伴う設計課題抽出と今後の取り組み

PLL

ADC

DAC

USB

PCIe

SATA

DDR ＩＦ・各社からアナログ設計及び高速ＩＦ設計の

課題を抽出・JEITA EDA技術専門委員会 LPB相互

設計WGからの活動紹介・本年度は高速IF設計の課題の整理と

今後の取り組みのまとめを実施

活動経緯


SOCのIF高速化の動向国内活動

1 Gbps 10 Gbps 転送レート

メモリバス

外部記憶装置接続

周辺機器接続

拡張バス

DDR2DDR3

Serial ATA3

USB3.0

100 Gbps

Serial ATA2

Thunderbolt

PCI Express 2.0 (x32 link)

SOCRAMメモリバス

拡張バス

拡張ボード拡張カード

外部記憶装置

周辺機器

USB2.0

DDR

PCI Express 1.0 (x16 link)

TV/ビデオ/PC/...

■デジタル機器が扱うデータ量の増大で各種ＩＦが高速化


高速IFの具体例(USB/DDR)国内活動

規格名データレート仕様発行日

USB 1.0 12Mbit/s 1996年1月

USB 1.1 12Mbit/s 1998年9月

USB 2.0 480Mbit/s(High Speedモード )

2000年4月

USB 3.0 4.8Gbit/s(Supre Speedモード )

2008年11月

[Mbit/s]

USB 3.0

USB 2.0

USB 1.1USB 1.0

規格名データ転送速度(正規化)

動作電源

電圧

消費電力

(正規化)

DDR SDRAM 1 (正規化) 2.5V/2.6V 1

DDR2 SDRAM 2倍速 1.8V 1.03

DDR3 SDRAM 4倍速 1.5V 1.44

DDR3L SDRAM

4倍速 1.35V 1.16

【DDR】高速化に伴う消費電力増を低電圧化で抑制

【USB】８年で１０倍高速化

1

10

100

1000

10000

1995 2000 2005 2010

0

0.5

1

1.5

2

2.5

3

0 1 2 3 4 5

DDR2

DDR

DDR3L

DDR3

動作電源電圧

[v]

速度 (DDRで正規化)

デ｜タレ｜ト

年


国内活動

高速IFの課題の調査結果

タイミング関連

• 設計段階でのJitter、timing spec window (budgetの正確な見積もりが困難。

- DDRはClockのJitter specが厳しいが、ClockのJitterはPLLのjitter, PLLからPHYまでのclock pathで乗るjitter, logic部のjitter, IOでのjitterの和になるが、外乱要因が多岐にわたるため、設計段階でClock Jitterを正確に見積もることが難しい。DQ/DQS, CK/CMD間のtiming spec windowは両者の時間差になるので、さらに正確に見積もることが難しい。

• 高精度なタイミング考慮レイアウト

■高速ＩＦの設計課題をWG1参画企業で調査

→伝送・ノイズ・タイミング関連の伝播品質に関する課題が多数

ノイズ関連

• Signal Integrity (SI)/Power Integrity (PI)とI/F面積のトレードオフ。

- SI/PIを重視すると、電源/gndパッドは多いほうが良いし、電源/gnd間のdecoupling capacitorも多いほうが良い。PHY面積を重視すると、電源/gndパッド数、decoupling capacitorは減らしたい。Simulationで正確に最適ポイントを絞り込むことが難しい。

• クロストーク対策のため、シールドや配線間拡大による面積増

• 5GbpsにてのSignal-Integrity

- 適応制御型イコライザの実装

伝送関連

• 線路の伝送品質の解析 SPICEだとそれなりの解析精度を出すことができるが、一方で解析時間が膨大にかかるエラー率の算出は解析時間の関係でSPICEだと困難単にSPICEをIBISに置換しただけだと解析精度は確保できないそれなりのもリングが必要

• ボード、ケーブルでの信号の減衰

• 反射(インダクタンス)考慮が必要・・・・


ボード

国内活動

高速IF課題：伝播品質(1/3) 伝送関連分類重要課題課題内容

信号の減衰信号減衰(誘電損失、放射損失)、歪みが生じる。アイパターンの保持できないと、データを正しく転送できない。

波形補正回路の最適化

プレ/デ-エンファシス、イコライザで波形補正するが、伝播経路(チップ外)を考慮した回路の最適化が難しい。

伝送

ESD保護の容量低容量のESD保護素子が必要。保護素子の静電容量が大きいと、高速信号のアイパターンに乱れが生じる。

■イコライザ：伝送路特性の変化で受信データに及ぼす影響を検出し、最適な状態で受信できるように自動的に調整する回路

■プレ-エンファシス：伝送路特性により減衰する信号の周波数成分を、送信側で予め強める回路。

Equalizer伝送路

SOC


国内活動

高速IF課題：伝播品質(2/3) ノイズ関連分類重要課題課題内容

SI/PI/面積のトレードオフ

SI/PIを重視すると、電源/gndパッドが多くなる。電源/gnd間のdecoupling capacitorも多いほうが良い。面積を重視すると、電源/gndパッド数、decoupling capacitorは減らしたい。Simulationで正確に最適ポイントを絞り込むことが難しい。

チップへの容量作りこみで面積増加。EMI

ノイズ

入出力バッファの駆動能力最適化が難しい。

電源ノイズ外部からの電源ノイズ対策として、デカップリングが必要となり面積増加。

Equalizer伝送路

ノイズでアイパターンが読み取れなくなる

ボード

SOC


ボード

国内活動

高速IF課題：伝播品質(3/3) タイミング関連分類重要課題課題内容

DDRはClockのJitter specの制約が厳しい。高速化すると同じジッタでも相対値が大きくなる。

クロックジッタに対して、SI/PI等の外乱要因が多岐にわたる。

ジッタの見積り

電源ラインの反共振点が動作周波数と接近するため、電源ノイズ、クロックジッタが増加する。

タイミング

タイミングバジェット高速IFでのチップ外部とのタイミングバジェットが正確でないと余計なマージンが生じる。

Equalizer伝送路

ジッタで振れる

ジッタのさまざまな要因電源ノイズ、クロストーク、高周波損失

SOC


伝播品質の課題対策の影響国内活動

LSI外部（パッケージやボード）の環境を考えずに対策すると「チップ面積増」「消費電力増」「伝送不良」を引き起こす

分類重要課題課題対策の影響

プレ/デ-エンファシス、イコライザ等の回路が大きくなる→ チップ面積増、消費電力増波形補正回路の最適化

伝送回路が不適切だと伝送不良が発生する

ESD保護の容量チップ面積増

SI/PI/面積のトレードオフ伝送不良またはチップ面積増、消費電力増

EMI対策ノイズ対策のためのチップ面積増ノイズ

電源ノイズ対策ノイズ対策のためのチップ面積増

ジッタの見積りタイミング不良による伝送不良タイミングタイミングバジェットタイミングマージン増加によるチップ面積増

LSI・パッケージ・ボード協調設計の状況を「JEITA EDA TC LPB相互設計WG」にヒアリング


LPB(LSI/PKG/ボード)設計の現状の課題国内活動

SOC(LSI)設計フロー PKG設計フローボード設計フロー

PAD設計/配置

フロアプラン

P&R

検証(timing/power/SI/PI)

Wafer作成

端子配置

PKG設計

モデル抽出

PKG基板作成

PCB配線検討

PCB設計

SI/PI検証/設計

PCB基板作成

PAD配置端子配置

SPICE、IBISSPICE、IBIS

組立て

プロトタイプ

■LSI/PKG/ボードがそれぞれに開発され、最後に検証するスタイル

■この検証方法で最後に問題が起きないように過大なマージンでSOC(LSI)を設計するため、面積、消費電力ともに増大する課題がある

=EDA-TC LPB相互設計WGの資料を元に作成=

PKGボード

chip


■LPBが連携して設計するための共通フォーマットを提案■設計初期段階からコンカレントに連携して設計を行うことで、

SOCとしても最適な設計の実現を目指す

EDA-TC LPB相互設計WGの取組み国内活動

SOC(LSI)設計フロー PKG設計フローボード設計フロー

=EDA-TC LPB相互設計WGの資料を元に作成=

PAD設計/配置

フロアプラン

P&R

検証(timing/power/SI/PI)

Wafer作成

端子配置

PKG設計

モデル抽出

PKG基板作成

PCB配線検討

PCB設計

SI/PI検証/設計

PCB基板作成

組立て

プロトタイプ

相互設計相互設計

SPICE、IBISSPICE、IBIS


ＳｏＣ設計から真のシステム設計へ国内活動

■LSI/PKG/ボードの「相互に連係した設計」を容易にする標準化を推進

■水平分業が進むＳＯＣ設計とセット設計の連携を支援・「標準化」による相互設計で設計力を強化・ＳＯＣ設計とボード設計が連係する設計環境整備には

「ＥＤＡ技術の進化」が必要■セットメーカを巻き込んだシステム設計ロードマップの作成

・「相互設計」から「協調設計」への進展を示す・設計文化の異なるＳＯＣ設計とボード設計の統合で

「真のシステム設計環境」を構築

PKGボード

chip


国内活動まとめ国内活動

○ 参画会社から高速IFの課題を収集- 伝播品質(ノイズ、タイミング) の課題を整理

○ LSI外部（PKG・ボード）の環境を考えずに対策すると「チップ面積増」「消費電力増」「伝送不良」を引き起こす

○ PKG／ボードとの連係を取ったチップ開発が必要- JEITA EDA専門技術委員会 LPB相互設計WGでは

標準フォーマットの提案とそれを用いた設計フローの実証を推進中

○究極のシステム設計を実現するために文化が異なるＳＯＣ設計とボード設計を統合するロードマップが必要


目次

◆はじめに


◆国際活動


◆国内活動



◆まとめ


まとめ

国内活動

ITRS201１では主に以下の改定を実施System Drivers章：

・消費電力制約によるMPU周波数の見直しDesign章：

・Power-Awareのロードマップを新規掲載・VerificationにSTRJ WG1の提案を反映

ITRS201１では主に以下の改定を実施System Drivers章：

・消費電力制約によるMPU周波数の見直しDesign章：

・Power-Awareのロードマップを新規掲載・VerificationにSTRJ WG1の提案を反映

国際活動

■「SOCのIF高速化に伴う設計課題抽出と今後の取り組み」をテーマに活動

○参画会社から高速IFの課題を収集

- 伝播品質(ノイズ、タイミング) の課題を整理

○ PKG／ボードとの連係を取ったチップ開発が必要

○究極のシステム設計を実現するロードマップの作成が求められる

■「SOCのIF高速化に伴う設計課題抽出と今後の取り組み」をテーマに活動

○参画会社から高速IFの課題を収集

- 伝播品質(ノイズ、タイミング) の課題を整理

○ PKG／ボードとの連係を取ったチップ開発が必要

○究極のシステム設計を実現するロードマップの作成が求められる


END

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