Outils de CAOold.in2p3.fr/actions/formation/microelectronique09/... · Parasitic Full Custom ... RC...
Transcript of Outils de CAOold.in2p3.fr/actions/formation/microelectronique09/... · Parasitic Full Custom ... RC...
Outils de CAO
Ecole de microélectronique IN2P3
12 -15 octobre 2009, La Londe Les Maures
C. Colledani
claude.colledani @ires.in2p3.fr Ecole microélectronique IN2P3 2009 2
IPHCRéseau IAO-CAO électronique IN2P3
Mission: Doter les électroniciens de l'IN2P3 des outils de conception permettant de mener la Recherche, Développement et Fabrication
nécessaire aux expériencesDéveloppements cohérents
Pas de rupture entre les étapes de conceptionUn Système IntégréDes bibliothèques communes (PCB), IP
Environnement standardSynergie entre laboratoires, IN2P3, Internationaux
Maintenir le potentiel des électroniciensTechnicité
Négocier les marchésVisibilité de l'InstitutInterlocuteur unique vis-à-vis des fournisseurs
claude.colledani @ires.in2p3.fr Ecole microélectronique IN2P3 2009 3
IPHC Organisation de la MissionCentre mainteneur (LAL)
Gestion licences CC-IN2P3Serveur Web
http://www.in2p3.fr/actions/electronique/organisation.htm
Top to bottomChefs de ServiceCorrespondants CAOCorrespondants Formation
Bottom UpSites experts Contact avec hot line fournisseursASIC: IPHC + LAL
Virtuoso Isabelle, Grégory, Frédéric, Nicolas, Claude + GisèleSOC Abdelakder, Guy + Frédéric
Broadcast Liste de diffusion: Il faut s'inscrire!Liste CADENCE_IAO-L (simulations, synthèses numériques) Liste CADENCE_MGR-L (installations, management logiciels) Liste CADENCE_MGR_IN2P3-L (licences) Liste CADENCE_PCB-L (flot "SPB" Concept-Allegro) Liste CADENCE_VLSI-L (flots CIC et outils associés) Liste CADENCE_FORUM-L
claude.colledani @ires.in2p3.fr Ecole microélectronique IN2P3 2009 4
IPHC Outils CadenceMarché signé en 2008
ARTICLE 1 - OBJET DU MARCHE……L'IN2P3 a vocation de recherche fondamentale en physique nucléaire et en physique des particules.
Les prestations qui font partie de ce marché sont réservées à ce contexte de recherche fondamentale àl'exclusion de tout autre, en particulier à l'exclusion de prestations de service et de contrats industriels lucratifs.
Sensibilisez vos services de valo MINDRemarque sur accès Europractice (conf Flot IBM)
Justifier d'actions académiques (cours, stagiaires, doctorants)Les fournisseurs sont attentifs
claude.colledani @ires.in2p3.fr Ecole microélectronique IN2P3 2009 5
IPHC Outils de CAOPortefeuille du marché
Des licences centralisées au CCIN2P3Mutualisées accès aux versions haut de gammePour les nouveaux flots (Virtuoso 6.0, Soc, MMSIM)Compatibles avec les utilisations courantes (V5.xx, Ambit)
2009 a vu le démarrage de Virtuoso 6.x à l’IN2P3Stage spécifique 4 jours à Clermont, 11 IN2P3 + 2 CEA
AllegroAMS simulSig IntegrityPwr Integrity
PCBIncisive
Verilog / VHDLConformal
Func. Verif.VirtuosoADEVerificationParasitic
Full CustomSpectreUltrasimAMS
MMSIMSynthesisRouteDelayVerificationTest
Digital - SoC
System in PackageSiP ArchitectSiP Layout
EuropracLike
claude.colledani @ires.in2p3.fr Ecole microélectronique IN2P3 2009 6
IPHC Cadence DFII 6.1xx
Utilisation d’openAccess (oa) Interopérabilité des outils
Layout et vérification principalement
Peu de changements apparents au niveau du file systemLibrary Cell Cell Views sch/layout.oa (.cdb)Properties Prop.xx data.dmMaster.tagLib.defs, cds.lib Warning Library Path Editor
Soc Encounter Virtuoso Layout Assura
Open Access
Migration pour archivage des
designs “Gold” ?
claude.colledani @ires.in2p3.fr Ecole microélectronique IN2P3 2009 7
IPHC OpenAccess
L’interopérabilité impliqueUne techfile commune pour Virtuoso et SoCRedéfinition et création d’objets layouts
Wires Multilayer + Wire editor Path segment Single layerBoundaries
prBoudary délimite la surface d’un bloc/circuitclusterBoundary identifie un groupe de cellulesareaBoundary assigne des éléments à une zone spécifique (High Voltage)
Blockages, interdictions auPlacementRoutagePins …
claude.colledani @ires.in2p3.fr Ecole microélectronique IN2P3 2009 8
IPHC OpenAccess
L’interopérabilité impliqueRedéfinition et création d’objets layouts
MarkerReprésentation unifiéeSauvé dans la base de donnéesGradué selon la sévérité Fatal, Warning
ViaPlus de symbolic ViaStacked ViasAuto Vias
claude.colledani @ires.in2p3.fr Ecole microélectronique IN2P3 2009 9
IPHC Environnement de travail IN2P3
Hier Navig-Conf.Phys.Hier
Offre Cadence XL: config. 6.x de base des labos Config. 5.1
5 licences GXL Propagations des contraintesGros designs, réticule MPW
mode 64bits Layout, Layoutplus(32), Assura, Calibre (M-G)Certaines fonctionnalités n’existent qu’en 32 bits SpectreVerilog
Accélération simulation, vérificationMode multi-processeur (WS Linux biprocessor / quad cores)
3DIC Reticule 8 GB
claude.colledani @ires.in2p3.fr Ecole microélectronique IN2P3 2009 10
IPHC Schematic XL Un ensemble d’assitants – Des workspaces configurésOnglet/schéma Show/Hide assistants
Navigato
r
Propert
y Ed
Viewer
Search
Constraint Man
claude.colledani @ires.in2p3.fr Ecole microélectronique IN2P3 2009 11
IPHC Constraints AssistantPropage et impose clairement les intentions du concepteur
A l’équipe de design (FE / BE)A travers le flot
Annotation txtformalisée
en contrainte
claude.colledani @ires.in2p3.fr Ecole microélectronique IN2P3 2009 12
IPHC Constraints Assistant
Propagation vers le layout (XL)
claude.colledani @ires.in2p3.fr Ecole microélectronique IN2P3 2009 13
IPHC
Un ensemble de contraintesSur les transistors, les pins, les netsDe divers types
TransistorsSymétrieMatching de pairesRatio Alignement
NetBlindageEspacement
Fonction “Prospector”Recherche dans la hiérarchie du schéma l’existance de structures prédéfinies qui devraient se voir assigner des contraintes
Tous les miroirs de courant RatioToutes les paires diff Matching
Constraints Assistant
claude.colledani @ires.in2p3.fr Ecole microélectronique IN2P3 2009 14
IPHC
L Level XL Level GXL Level
ADE L / XL GXL
Niveau XLNouvel environnement de simulation
Cockpit sophistiqué pourune vision synthétiqueUne sauvegarde documentée des simulationsCellview spécifique adexl
Sweep, Corners, Monte Carlo
Multiple Tests
Corners andSweep
Specificationsand Data Sheets
ConstraintsHistory
DesignCharacteristics
Matching andSensitivity Analysis
Multi-TechnologySupport
ParasiticAware Design
Optimization
Yield Improvement
Single Test
Niveau L Environnement classique DC, Transient, AC, Sweep, Corners, Monte Carlo
Niveau GXL
Rappel, les jetons GXL sontdécomposables en session XL
10Yield Improvement
6Otpimization (ex NeoCircuit)
2Multi-Technology Support
1Parasitic Aware design
1Matching & Sensititvity Analysis
1Characterzation / modelling
2Cockpit
TokenGXL Feature
claude.colledani @ires.in2p3.fr Ecole microélectronique IN2P3 2009 15
IPHC
Onglets
Design Characterization & Modeling (GXL)Top-Down / Bottom-Upbehavioral models
Verilog-A[MS], VHDL-AMS, Verilog-D, Liberty
ADE XL - Nouvelles interfaces et vue adexl
Select SimulatorSingle Test
DC, Trans, ACSweep parameters
Option GXLA explorer
Data View Assistant
Tests Multiples
Document XML
claude.colledani @ires.in2p3.fr Ecole microélectronique IN2P3 2009 16
IPHC Virtuoso layout
Fonctionnalités en forte augmentationWires
Changement de largeur sur segmentStretch avec environnement attaché
Contacts / ViasStackedCut Arrays
ToolboxA condition d’être supporté par le kit
Dynamic Selection AssistantAide à la navigation dans la hiérarchie
Align Pin/Cells Guard Rings Bus Edit Shape Edit
claude.colledani @ires.in2p3.fr Ecole microélectronique IN2P3 2009 17
IPHC Virtuoso XLRoutage Assisté
Netlist Vérification en ligne allégée + On Demand
Design rules Vérification DRC en ligne
Contraintes Contraints manager, blocages
Configuration hiérarchiqueHierarchy BrowserequivalentGénère différentesimplémentations physiques
Sans toucher au schémaSoft Blocks Mode
Pour floorplanning (GXL)
claude.colledani @ires.in2p3.fr Ecole microélectronique IN2P3 2009 18
IPHCFloorplanning& Soft Blocks Anticipation
Congestions, Contraintes (alim), Contraintes sur pins poussées dans les blocks (Numériques)
claude.colledani @ires.in2p3.fr Ecole microélectronique IN2P3 2009 19
IPHC Scénario Mixed Design
2009 Copyright Cadence Design Systems, Inc24
Virtuoso digital implementation optionPerfect for “analog-on-top” design flows
Draw top level floorplanin Virtuoso LS GXL DesignLibraryConstraints
Implementation in VDI
Placement
Optimization preCTS
Clock tree synthesis
Optimization postCTS
Routing
Add filler cells
Verification
Synthesis using RTL Compiler
Chip finishing in Virtuoso
VDI
VIRTUOSO
OPENACCESS
2.2
VDI uses Encounter and Nanoroute technology
Pin constraints
claude.colledani @ires.in2p3.fr Ecole microélectronique IN2P3 2009 20
IPHC Configuration kit IBM 0.13µm “CERN By VCAD ”
Sandro Bonacini - PH/ESE - [email protected]
Digital design flowRTL synthesis
Floorplanning& power routing
Placement
Congestion analysis
Logical Equivalence
Checking
Timing optimization
SignoffRC extraction
Timing analysis
DRC
DFM
LVS
Logical Equivalence
CheckingClock tree synthesis
Routing
Timing optimization
Timing optimization
Tape-out
Automated taskUser task
ToolsVirtuoso 6.1.3 , SOC Encounter 7.1, Conformal 7.2, EXT 7.1.2 (QRC), Assura 3.2, Calibre 2008.3
claude.colledani @ires.in2p3.fr Ecole microélectronique IN2P3 2009 21
IPHCDigital ASIC @ IN2P3 – SoC + VDIO
claude.colledani @ires.in2p3.fr Ecole microélectronique IN2P3 2009 22
IPHCOutils pour les principaux kits en usage
X (Tezzaron)
MagmaLVS 3D?
XXXSTAR-Rcx
X
XX
5.1 / ?
FARADAYARM
UMC 0.13
XXXHercules DRC-LVS
xRC
XX
XX
6.1
?ARM
IBM90
Signoff
X5.1
Foundry
ST 0.25
XFAB0.35
Chartered 130
IBM130
AMS 0.35
Signoff
X5.1
ARMSynopsys
SignoffXSignoffCalibre DRC-LVS
XQRCXXRCX
XXXAssura DRC-LVS
XXXSoC / VDIO6.16.16.1Virtuoso
FoundryFoundryARM
FoundryCore & IO Libs
claude.colledani @ires.in2p3.fr Ecole microélectronique IN2P3 2009 23
IPHC Contraintes / Implications
Flot de conception CMS Cadence-Mentor-SynopsysAccès à tous les outils
Europractice à travers les pôlesMise en Oeuvre / MaintenanceFormation sur outils autres que Cadence
Cores & IO cell librariesSi externe (ex ARM)
Accès au programme universitairePas de maintenance
Reconstitution des librairiesGDS2 + DEF + Modèles +Tech files
Cohérence du flotNégociation d’un support
Black box / macro
Bibliothèque industrielle AMS dans les pôles
Radtol / SEL & SEU freeRAM blocks / Memory compiler / IP
OK pour IBM 130 Chartered ouautres ?
claude.colledani @ires.in2p3.fr Ecole microélectronique IN2P3 2009 24
IPHCALLEGRO – SiP System In Package
• Allegro• AMS simul• Sig Integrity• Pwr Integrity
PCB• Virtuoso• ADE• Verification• Parasitic
Full Custom• Synthesis• Route• Delay• Verification
Digital-SoC
System in Package• SiP Architect• SiP Layout
Design ChallengeCo-Design MethodologiesSI and PI Analysis
Single package that combines all of the electronic components needed to provide a system or sub-system
digital ICs, analog ICs, RF ICs, passive components or other elements)
TSV
TSV
Signal
TSV
TSVPad Ring Dig. Core
IO Pad
CairnA Right Dig.
Pad Ring Extenstion
Ana. CoreCairnA Left Ana.
PCB
CAIRN AGds2 Tier1 & 2 + PCB database
claude.colledani @ires.in2p3.fr Ecole microélectronique IN2P3 2009 25
IPHCSignal Analysis
Stackup designCrossection details
Setting contraintsMulti-die connection exploration
Interconnect modelingWirebonds
Reflections, crosstalk, timingSimulating routed netsCircuit simulation
Power analysisImpedance profil of the pins
ALLEGRO – SiP System In PackageLayers
claude.colledani @ires.in2p3.fr Ecole microélectronique IN2P3 2009 26
IPHCConclusion: Utiliser Virtuoso 6 comme vecteur d’évolution
Solidifier les flots des kits (conf “IBM-CERN by VCAD”)Méthodologie du flot
Mixed layout platformVérification formelle
Augmenter la méthodologie de travail Equipes / PôlesAide à la documentation intégréeConstraint manager, Mixed floorplanning, Chip estimateOutils de haut niveaux GXL
Qui routent en maîtrisant les >1000 règles de designCaractérisation, Virtuoso Custom Router
Travailler en amont, plus grande interaction avecLes électroniciens du PCB, Intégration des ASIC au détecteur Construction d’échelles
Modèles des ASICs (IBIS, BSDL)System in Package
Les numériciens Toujours plus de fonctionnalités intégrées dans les ASICPilotage / RO des ASIC par FPGA
Modèles communs avant partitionnement et ciblageINCISIVE, + FPGA suites: Synplify, ISE, Quartus
Les testeurs Cahier des charges de testabilité avant designScan InsertionTest Pattern Generator
Les mécaniciensVisualisation 3DSimulation thermique
De nombreux outils sur lesquels se formerFormations dédiées
Difficulté à maîtriser toutes les
fonctionnalités quand on va du FE au BE