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manual_waho : 2018/10/1(14:14)

3基本回路ブロック

この章では、前章で説明したサンプリングと量子化の機能を実現するために

データ変換器で使用される回路について説明する。前者はサンプル/ホールド

（S/H: sample and hold）回路、後者はコンパレータ（比較器）と呼ばれる。

S/H回路に関しては、基本回路を説明したのちに、様々な非理想要因と、それを

抑止するための対策を施した実際の回路例について説明する。また、近年の低

電源化に対応したアナログスイッチとしてブートストラップスイッチを紹介す

る。さらに、熱雑音と消費電力、ジッタについても言及する。コンパレータに

関しては、基本機能に続き、実際の回路例としてオペアンプを利用した閉ルー

プ回路、多段回路、さらに、近年よく利用されるラッチ付きコンパレータにつ

いて順に説明する。

3.1 サンプル/ホールド回路

サンプル/ホールド回路は連続的に変化するアナログ信号に対して、その瞬時

の値を一時的に保持する回路で、一種のアナログ記憶回路ともいえる。

3.1.1 基本回路

サンプリング機能を実現するための基本回路を図 3.1に示す。この回路はス

イッチ S1とホールド容量Choldからなり、2つのフェーズで動作する。S1が閉

じた状態がサンプリングフェーズ、S1が開いた状態がホールドフェーズである。

このため、このような回路のことをサンプル/ホールド（S/H）回路と呼ぶ。サ

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48 3. 基本回路ブロック

Vin Vout

Chold+Q

-Q

S1

Vin Vout

Chold

Vin Vout

Chold

(a)

(b) (c)

図 3.1 サンプル/ホールド（S/H）基本回路 (a)のサンプルフェーズ (b) とホールドフェーズ (c)。

ンプリングフェーズでは、入力電圧 Vinの変化に追従して出力電圧 Voutが変化

する。それと同時に、容量Choldに入力電圧 Vinに相当する電荷Q(= CVin)が

蓄えられる。ホールドフェーズになると、入出力が切り離され、その直前の入力

電圧 Vin1に相当する電荷が容量 C に蓄えられた状態が続き、電圧 Vout = Vin1

が次のサンプリングフェーズまで出力され続ける。その様子を図 3.2(a)に示す。

S/H outputT/H output

HoldphaseTrack

phase

(a) (b)

図 3.2 トラック/ホールド波形 (a) とサンプル/ホールド（S/H）波形 (b)

サンプリングフェーズでは出力が入力に追従している、すなわちトラッキン

グしていると言う意味でトラッキングフェーズとも呼び、トラック/ホールド

（T/H: track and hold）回路と呼ばれることもある。狭い意味でサンプル/ホー

ルド動作とは、図 3.2(b)に示したとおり、トラッキングフェーズがない動作形

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3.1 サンプル/ホールド回路 49

態を呼ぶ。しかし、従来の慣習に従い、以下では、特に誤解の恐れがない限り、

両者を合わせてサンプル/ホールドという言葉を使うことにする。

実際には、図 3.3に示すように、スイッチとしてはMOSFETを用い、ゲー

トへのクロック信号 φS で ON、OFF を制御する。MOSFET が n チャネル

MOSFETであるとき、φS が HIGHのときサンプリングフェーズ、LOWの

ときホールドフェーズである。また、出力側にはユニティゲインバッファを付

ける。一般に、入力信号（情報）を出力に伝えるためにはエネルギーが必要で

ある。しかし、そのエネルギーを入力側から直接供給しようとすると、入力側

に大きな負担を強いることが多い。また、出力側の負荷の影響で、サンプリン

グした値が本来の値と異なってしまうことがある。そこで、入力から出力への

信号経路とは別に、出力回路の状態を変化させるためのエネルギーを供給する

回路を付加する必要がなる。このバッファは、入力された信号（情報）を出力

に伝えると同時に、出力側へエネルギーを供給する、という重要な役割を担う。

バッファを付けることで、出力側の負荷の影響を受けることなく、入力信号が

ホールド容量 Chold を充電することだけに使用できる。このため、正確なサン

プル/ホールド動作が得られる。同様の理由で、入力側にもユニティゲインバッ

ファを使う場合がある。この例は ( 1 )で述べる。

Vin Vout

Chold

+Q

-Q

φS

+

−

Unity-gain buffer

図 3.3 ユニティゲインバッファをもつサンプル/ホールド（S/H）回路

サンプリングには、シリアルサンプリング20) と呼ばれるもう一つのサンプ

リング形式がある。それを図 3.4(a) に、タイミングチャートを図 3.4(b) に、

それぞれ示す。φ1 と φ2 は 2相のノンオーバーラップクロック†である。また、

† 同時に HIGHになることなく、交互に HIGH、LOWを繰り返すクロック信号のこと。

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φ1a は φ1 より僅かに速いタイミングで LOWになるクロック信号であること

を意味する。φ1 が HIGHのとき回路はサンプリングフェーズで、出力 Vout は

VDD にリセットされている。φ2 が HIGHのとき回路はホールドフェーズで、

VDD − V inが出力される。Cp は出力側の寄生容量で、容量値が無視できない

場合、ホールドフェーズで Chold との間で電荷移動が起こりサンプル値に誤差

が発生する。また、サンプリングフェーズからホールドフェーズに移行すると

き、出力が VDD から VDD − V inに変化することになり、そのためのセトリン

グ時間を考慮する必要がある。この方式と区別するため、これまで説明してき

た形式をパラレルサンプリング形式と呼ぶことがある。両者の違いを対比させ

て表 3.1に挙げた。シリアルサンプリングでは、歪みの原因となる電荷注入量

の信号依存性がないことが特徴であるが、( 2 )での電荷注入の説明も含めて、

詳細は以下で説明する。

Vin Vout

Choldφ1

(a)

φ2

φ1a

VDD

Cp

φ1

Reset Hold

φ1a

φ2

(b)

図 3.4 シリアルサンプリング回路 (a) とクロックのタイミング図 (b)。

表 3.1 パラレルサンプリングとシリアルサンプリング

比較項目パラレルサンプリングシリアルサンプリング動作モードトラック/ホールドリセット/ホールド入力結合 DC 結合 C 結合（VCM は独立）電荷注入量入力依存性あり φ1a → φ1 の順で OFF すれば一定入力フィードスルー CH により高周波成分減衰効果あり高周波成分減衰効果なし寄生容量 Cp の影響小（トラックモードで充電）大セトリング時間短（トラックモードのため）長（出力がリセットされるため）

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3.1.1 S/H回路の出力波形

図 3.2に示したサンプル/ホールド回路の出力波形について、もう少し詳しく

見てみよう。実際に得られる典型的な波形を拡大して図 3.5に示す。図 3.3に

Volta

ge

φS

Vout

Vin

HoldSampleSample

Acquisition timeDroopAperture time

Settling time

Pedestal

図 3.5 サンプル/ホールド（S/H）回路の出力波形

示した S/H回路で、φS がHIGHから LOWになりサンプルフェーズからホー

ルドフェーズに移るとき、MOSFETは瞬時にOFF状態になるわけではなく、

ON状態でチャネルに存在していた電荷がなくなるまで、わずかな時間ではある

が ON状態が続く。この時間遅れをアパーチャ時間と呼ぶ。実際にMOSFET

チャネルの電荷が消滅しOFF状態になると、ホールド動作に移行するが、この

ときも、セトリング時間と呼ばれるある程度の時間が必要である。このとき、サ

ンプリングすべき入力値からわずかに異なる値がホールドされる。この誤差は

ペデスタルと呼ばれる。さらに、実際の容量には電荷のリーク経路が存在する

ため、ホールドフェーズでも時間とともにホールド値がわずかではあるが変化

する。これをドループと呼ぶ。また、この図には描かれていないが、MOSFET

がOFF状態であっても、ソース/ドレイン間をつなぐ寄生容量が存在するため、

この容量結合を通じて入力信号が漏れて、サンプリング容量に伝わる可能性が

ある。これは入力フィードスルーと呼ばれる。同様にゲートに印加するクロッ

ク信号が漏れる可能性もあり、クロックフィードスルーと呼ばれる。

φS が LOWから HIGHになりホールドフェーズからサンプルフェーズに戻

るとき、出力が入力に完全に追従するまでには、アクイジッション時間と呼ば

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れる時間の経過が必要である。この図に示すように、オーバーシュートが発生

する可能性もある。この期間は MOSFET の ON 抵抗を介してホールド容量

Chold を充電することになるため、よく知られた CR時定数で記述できる過渡

応答現象になる。図 3.6に示すような簡単化した状況を考え、ある時間でホー

ルドフェーズを打ち切ったとする。出力は指数関数的に最終的な値に漸近する

ため、打ち切りに伴う誤差が発生する。セトリング誤差と呼ばれる。表 3.2に

は、セトリング誤差を 1%から 0.01% とするために必要な経過時間を示す。こ

こで Ron はスイッチに用いたMOSFETがON状態のときの抵抗（ON抵抗）

である。0.01%以下にするためには CR時定数の 9倍以上待つ必要があること

がわかる。セトリング誤差は A/D変換に伴う量子化誤差以下である必要があ

り、例えば 10ビットの分解能が必要なときは、0.1%以下にしなければならな

いため、時定数の 7倍以上の時間が必要になることが分かる。

高速動作のためにはCR時定数を小さくする必要がある。そのためにはMOS-

FETのON抵抗を小さくするか、ホールド容量を小さくする必要がある。ON

抵抗を小さくするにはゲート幅を広げることが考えられるが、接合容量が増加

するため注意が必要である。また、ホールド容量を小さくすると熱雑音や素子

ばらつきが大きくなるため、無制限に小さくできるわけでもない。実際の設計

には詳細な回路レベルのシミュレーションが必要である。

Vin

Chold

φS

Vout

φS

Hold

Time

Track

Vin

Vout

Settling error

t = 0 t = t1

図 3.6 サンプル/ホールド（S/H）回路におけるセトリング

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表 3.2 セトリング誤差

t1 における必要な時間

セトリング誤差t1

RonC1% 4.6

0.1% 6.9

0.01% 9.2

3.1.2 非理想要因

S/H回路の機能は単純であるが、それを実際の回路で実現するうえでは、考慮

すべき非理想的な要因がいくつかある。ここでは、スイッチMOSFETの ON

抵抗変化、それがON状態からOFF状態に変化するときの電荷注入、および、

その時の遷移時間を取り上げ、S/H回路の性能への影響を述べる。

( 1 ) ON 抵抗変化図 3.3 に示した S/H 回路においてスイッチである

MOSFETがON状態になっているときのソースドレイン間の抵抗、すなわち

ON抵抗、について考える。ON状態にあるMOSFETのドレイン電圧とソー

ス電圧はほぼ等しいと考えられるため、このときのMOSFETは線形領域にあ

る。従って、MOSFETの単純なモデルに基づけば、ドレイン電流 ID は

ID = μCoxW

L

[(VGS − Vtn)VDS − 1

2VDS

2

](3.1)

と書けるため、ON抵抗 Ron は

RON=(

∂ID

∂VDS

)−1

=(

μCoxW

L(VGS − Vtn − VDS)

)−1

≈(

μCoxW

L(VGS − Vtn)

)−1

(3.2)

と求まる。ここで、μはキャリアの移動度、Cox は単位面積当たりのゲート容

量、Vtn は nチャネルMOSFETの閾値である。

入力電圧Vinが大きくなると、MOSFETのゲートソース間VGS(= VDD−Vin)

の電圧が小さくなるためON抵抗は増加する。これは、CR時定数が大きくな

ることを意味するため、入力信号が大きいときの時間遅れは、小さい時と比較

して大きいことになる。そのため、図 3.7に示すように出力信号が歪むことに

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VinVout

Ron high

Ron lowtime

図 3.7 ON 抵抗の変化に起因する信号歪

なる。ON抵抗の変化を小さくするには、W/Lを大きくすること、クロック電

圧 VDD を高くすること、閾値 Vtn を小さくすること、などが考えられる。

上記の回路では、VGS > Vtn、すなわち、VDD − Vtn > Vin を仮定してい

る。しかし、S/H回路の許容入力電圧の変化幅はできるだけ大きくするのがダ

イナミックレンジを広げるうえで望ましい。そのために入力を VDD まで広げ

るには、図 3.8(a)に示すように、pチャネルMOSFETを組み合わせたトラン

スミッションゲート†をスイッチとして用いる必要がある。図 3.8(b)には、そ

のときのON抵抗変化を示す。Vtp は pチャネルMOSFETの閾値である。ト

Vin Vout

Chold

φS

φS

Vtp Vtn

Ron

Vin VDD 0

pMOS nMOS(a) (b)

図 3.8 トランスミッションゲートを用いた S/H回路とON 抵抗変化。点線は合成抵抗。

ランスミッションゲートの ON抵抗は、nMOSFETと pMOSFETの ON抵

抗の合成抵抗となるため、それぞれを単独で用いる場合と比較して変化は小さ

くなるが、この図に示した通り、Vinが 0と VDD の中間付近ではON抵抗が大

† パスゲートとも呼ばれる。

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きくなる傾向がある。すなわち、中間付近の入力信号が遅れて出力に伝わるこ

とになり、僅かではあるが信号が歪む可能性がある。デジタル回路では問題に

ならないことでも、アナログ回路では僅かの歪も見逃すわけにはいかない。

もし、入力が

　 Vin(t) = V0 + V0 cos [ωint] (3.3)

だったとすると、出力は

　 Vout(t)=V0 + V0 cos[ωint − tan−1(RonC1ωin)

]≈V0 + V0 cos [ωint] + V0RonC1ωin sinωint (3.4)

となる。近似は RonC1ωin 1を仮定している。入力が 0と VDD の間で変化

するフルスケールの正弦波であると仮定すると、1周期の間に図 3.8(b)の 0と

VDD の間を 1往復することになるから、Ron は角周波数 2ωin で変化すること

になる。それを

　 Ron(t) = R0 + R1 cos [2ωint] + R2 cos [4ωint] + . . . (3.5)

と書けば、

　 Vout(t)≈V0 + V0 cos [ωint]

+V0 (R0 + R1 cos [2ωint] + R2 cos [4ωint] + . . . )

×C1ω sinωint (3.6)

となり、3次高調波成分 cos 3ωintの振幅として V0ωinC1R1/2が得られる。従っ

て、例えば、この 3次歪を 60dB以下に抑えようとすれば

　ωinC1R1

2< 103 (3.7)

となる。この式から、歪を一定以下に保とうとすると、ON抵抗の変化が大き

いほど、すなわち R1 が大きいほど、入力帯域が制限されることが分かる21) 。

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( 2 ) 電荷注入サンプリングフェーズからホールドフェーズに移る過

程で、スイッチに用いるMOSFETが ON状態から OFF状態に変化するが、

このとき、ON状態でチャネルに存在していたキャリアがソースおよびドレイ

ンから MOSFET 外部に流れ出る。S/H 回路では、その一方がホールド容量

Choldに貯まりホールド電圧が変化する。ON状態の nMOSFETのチャネルに

は電子が貯まっているから、OFF状態になれば、ある程度の量の電子がホール

ド容量 Chold に注入されることになる。その結果、容量に蓄えられた正の電荷

を打消し Voutは減少することになる。これが 3.1.1で示したペデスタルの原因

である。

電荷注入の影響を解析するためにモデル化した S/H回路図を図 3.9に示す。

ゲート電圧が有限時間 δtで、VG(on)から VG(off)に変化したと仮定する。VG−

Rin CholdCinVinRin

VG

Vout

VG(on)

Vin+Vtn time

toff

δt

(a)

(b)

VG(off)

図 3.9 S/H 回路モデル

Vin = Vtnで、すなわち図 3.9(b)の toff で、MOSFETがONからOFFに変

化する。ON状態の時にMOSFETのチャネルにあった電荷量 Qch は

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　 Qch = WLCox(VG,on − VTH) (3.8)

と書ける。チャネル電荷Qch のうちホールド容量に注入される電荷ΔQS の割

合を評価した例を図 3.10に示す7)。ここでBはスイッチングパラメタと呼ばれ

　 B = Vov

√μCoxW/L

|α|Cs(3.9)

である。Vov はMOSFETのオーバードライブ電圧 VGS − Vtnである。この図

から、Bが小さければ、チャネルの電荷Qchはソースとドレインとに半分ずつ

に分けられることがわかる。すなわち、チャネルにあった電荷の半分がホール

ド容量に注入することになる。ホールド電圧の変化量ΔV は

　ΔV =ΔQhold

Chold=

Qch

2Chold= −CoxLWVov

2Chold(3.10)

と書ける。オーバードライブ電圧は Vov = VGS − Vtn = VDD − Vin − Vtn で

入力電圧 Vin に依存するため、変化量ΔV は一定ではなく、入力信号強度 Vin

に依存することになる。これは、ホールドされた信号に歪が発生することを意

味する。電荷注入を注意深く解析する必要性が理解できるであろう。

スイッチングパラメタBが大きくなると、Qchの配分に偏りが発生する。も

し、Cin � Chold なら、ホールド容量への電荷注入量は小さくなる。しかし、

入力容量を大きくすることは、入力信号帯域が制限されることになるため、回

路に高速性が求められるときには有効な解決策ではない。また、電荷注入の影

響を低減化させるためにチャネル幅W を狭くすることも考えられるが、ON抵

抗が大きくなり、信号帯域が狭くなる。反対にチャネル幅を広くすれば広帯域

化できるが、電荷注入量が大きくなり歪が増加する。

電荷注入防止のために、図 3.11に示すダミーゲートを付加することが提案

されている。Q1 が OFF するときに流れ出る電荷をダミーゲート Q2 を ON

にすることで吸収することを狙ったものである。しかし、注入量は入力信号依

存のため、完全に打ち消すことは困難である。また、図 3.8に示したトランス

ミッションゲートでも、pMOSと nMOSのチャネル幅を調整することで、あ

る程度、電荷注入の影響を抑止することは可能である。しかし、Vinの値により

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図 3.10 チャネル電荷 Qch のうちホールド容量に注入される電荷 ΔQS の割合7)

p/nMOSFETそれぞれのチャネル電荷量は異なる。また、OFF状態に移行す

る時刻もそれぞれで異なるため、この場合も、完全に相殺することは難しい。

Vin Vout

Chold

Vclk Vclk

図 3.11 電荷注入防止のためのダミーゲート

( 3 ) 有限遷移時間スイッチを駆動するクロックの遷移時間が有限の場

合、入力信号強度によりサンプリングタイミングが異なる、という問題点があ

る。その様子を図 3.12に示す。スイッチとしては nMOSFETを想定している。

Vclk が HIGHから LOWに変化するネガティブエッジがサンプリングタイミ

ングで、t01, t02, t

03 が理想的な場合である。これに対して、実際のタイミングは

Vin + Vtn = Vclk が成立する時刻であり、それらを t1, t2, t3 で示した。Vin が

大きいと、小さいときと比較してスイッチMOSFETは早くOFF状態になる。

すなわち、δt1, δt2, δt3で示したジッタが発生することが分かる。しかも、これ

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らには信号依存性があることが分かる。入力信号が大きければサンプリングタ

イミングが早くなり、小さければ遅くなる。したがって、3.1.7 で述べたジッ

タが発生したときと同様の信号対雑音比が劣化することになる。これを抑止す

るには、急峻なクロックを発生させる必要がある。このためにはクロック発生

回路の高速化、微細化による高速化素子の利用、バイポーラ接合トランジスタ

（BJT: bipolar junction transistor）のように相互コンダクタンス gmが大きい

素子の利用、などが対策として考えられる。

Vclk

Vin+Vtn

time

t10

t20 t20

t1 t2 t3

δt1

δt2 δt3

図 3.12 有限クロック遷移時間の影響

3.1.3 各種回路

以下では、これまでに述べた非理想的な要因を考慮に入れた S/H回路の例を

紹介する。まず、オペアンプを用いた閉ループ回路、次に高速動作に適した開

ループ回路について述べる。

( 1 ) 閉ループ構成閉ループ S/H回路の例22) を図 3.13に示す。電圧

入力を想定している。Vclk がHIGHのときサンプルフェーズである。初段のオ

ペアンプ（Opamp1）にはM3 を通してフィードバックがかかり、ユニティゲ

インアンプとして機能するため、Vout には Vin が出力される。Opamp1のた

め入力インピーダンスは大きく、入力電圧の正確な捕捉が可能である。Vclk が

LOWのときホールドフェーズである。初段アンプ Opamp1のゲインを Aと

すると、後段のバッファアンプにオフセットがあっても、出力への影響は 1/A

倍になるため、後段には単純なソースフォロワを使うことができる。M2はホー

ルドフェーズで ON状態になり、Opamp1にフィードバックをかけることで、

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その出力が電源またはグランドに張り付くのを防ぐ。そのため、次のサンプル

フェーズになったとき、出力が比較的短時間で入力電圧に戻ることができ、動

作速度低下を防ぐことができる。しかし、サンプリングフェーズからホールド

フェーズに移行するときの電荷注入量に入力信号強度依存性があり、低歪化が

難しいという問題点がある。また、Vclkの遷移時間が無視できないときには、入

力信号強度に依存してサンプリングタイミングがずれるという問題点もある。

Vin

Vout

Chold

M1

M3

M2

Opamp1Opamp2

Vclk

Vclk

Vclk

図 3.13 閉ループ S/H 回路（その１）

これらの問題点の解決を目指した閉ループ S/H回路の例22) を図 3.14に示

す。Vclk が HIGHのときサンプルフェーズである。このとき、Opamp2のゲ

インが十分大きく仮想接地が成り立つとすれば、M1 のソース、ドレインの電

位は、入力電圧 Vinとは無関係に、ともにグランドに等しくなる。したがって、

ホールドフェーズに移行するときにM1 からの電荷注入があったとしてもその

量は一定で、入力信号強度依存性はない。すなわち、一定の dcオフセットが出

力に発生するが、信号依存性はないために歪み発生は抑止できることになる。ま

た、サンプリングのタイミングも入力信号強度依存性がなく、ほぼ理想的な一定

間隔でサンプリングが可能になる。M2 はホールドフェーズにおけるOpamp1

の出力の張り付きを防止し、サンプリングフェーズに戻ったときの入力信号へ

の追従を高速化するとともに、ホールドモードでの入力端子からの漏れ信号を

グランドに逃がすことで入力フィードスルーを抑止する機能も持つ。一方で、

フィードバックには安定な動作が要求されるから、動作速度には制約があるこ

とがこれらの閉ループ S/H回路の欠点である。

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VinVout

Chold

M1

Opamp1

Opamp2M2Vclk

Vclk

図 3.14 閉ループ S/H 回路（その２）

( 2 ) 開ループ構成開ループ構成にして高速化を図った S/H回路の例と

して、ダイオードブリッジを用いた S/H回路23) を図 3.15に示す。D1～D4は

同じ形状のダイオードである。Vclk をHIGHにして、ダイオードに順方向電流

を流した状態がサンプルフェーズである。このとき、D1～D4のダイオードは

ON状態（低抵抗状態）となり、それぞれのダイオード端子間で電位差が全て等

しくなるため、Voutが Vinと等しくなる。Vclk を LOWにして、ダイオードブ

リッジに流れる電流を切ると、ダイオードはすべてOFF状態（高抵抗状態）に

なり、出力は入力から切り離され、ホールドフェーズとなる。ダイオードのス

イッチ速度が動作時間を決める。pnダイオードでは少数キャリアの再結合のた

めスイッチ時間の上限が決まるが、多数キャリアだけで動作するショットキー

ダイオードを使用することで一層の高速化が可能になる。

D1

D4D3

D2

VDD

Vin

I1

I1

VclkVclk

1 Vout

Chold

図 3.15 ダイオードブリッジ S/H 回路

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ダイオードブリッジを利用した回路では電源電圧とグランド間に存在する pn

接合の数が多く、これらを同時に ON状態にするためにはある程度高い電源電

圧が必要になる。すなわち、回路の低電圧化が難しい。このため、バイポーラ接

合トランジスタ（BJT）だけで構成した S/H回路が知られている。図 3.16に

は、スイッチトエミッタフォロワ24)と呼ばれる回路の概略図を示す。実際には

差動回路を用いるが、この図では簡単のため半回路を示した。Vclk がHIGHの

ときQ1とQ3がON状態となり、エミッタフォロワとして動作する。Voutは、

Q1 の EB間の pnダイオード 1個分の電圧降下分の差を伴って Vx に追従（ト

ラック）する。Vclk が LOWになると電流 I1 がQ3 からQ2 に切り替わり、R

を流れる。その結果、Rの両端の電圧降下により Vx の電位が下がり、Vx − Vy

が閾値電圧以下になる。従って Q1 は OFF状態になり、Vx と Vy が分離され

ホールドフェーズとなる。エミッタフォロワ動作を Vclk でON/OFFすること

からこのように呼ばれている。

VCC

Vin-

I1

VclkVclk

1 Vout

Chold

VCC

Q1

Q2 Q3

Q4

R

I2

Vin+ Q5

RVx

Vy

図 3.16 スイッチトエミッタフォロワ S/H 回路

すでに述べたように、Q1がOFFになるタイミングは、Rの両端に電圧降下

の様子で決まる。入力信号がそれに影響を与えないかどうか考えてみよう。つ

まり、サンプリングのタイミングが入力信号で変化しないかを考える。もし、

Q4の出力インピーダンスが無限大であるとすると、Vxが低下し、Q4のエミッ

タコレクタ間電圧が変わっても、Q4のコレクタ電流は変化しないため、その入

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力がRの両端に電圧降下に影響を与えることはなく、サンプリングのタイミン

グが入力信号で変化することもない。ただし、この間の入力電圧の変化は小さ

いことを仮定している。

これに対して、もし Q4 の出力インピーダンスが有限であると状況が違って

くる。この場合、Vxが低下するとQ4のエミッタコレクタ間電圧が減少し、Q4

のコレクタ電流も減少する。Rには、このコレクタ電流と I1の合計が流れてい

るため、コレクタ電流が減少すればRによる電圧降下の度合いが緩やかになり、

Vxの低下も緩やかになることが予想される。Vin(= Vin+ −Vin−)が小さいと、

サンプリングフェーズでの Q4 のエミッタコレクタ間電圧も小さく、Rによる

電圧降下の度合いの変化は少ないが、Vin が大きいと、サンプリングフェーズ

での Q4 のエミッタコレクタ間電圧も大きく、ホールドフェーズに移行すると

きのRによる電圧降下の度合いの変化も大きくなる。従って、サンプリングの

タイミングが入力信号の影響を受ける可能性がある。

このことは、BJTの代わりに、微細化MOSFETを用いて回路を構成しよう

とするとき問題になる可能性がある。すなわち、微細化MOSFETでは出力イ

ンピーダンスを大きくするのが難しく、図 3.16の回路を作るとサンプリングタ

イミングが入力に依存し、その結果、サンプリングした信号には歪が含まれる

ことが考えられる。それを抑止するために工夫された回路を図 3.17に示す25)。

FETを用いるためスイッチトソースフォロワ S/H回路と呼ばれている。この

回路では、もしM3 の出力インピーダンスが有限であったとしても、Rには常

に同じ一定の電流 I1が流れるため、ホールドフェーズに移行するときにR両端

の電圧差が変化することはなく、サンプリングのタイミングが入力信号の影響

を受けることもない。ただし、M5の出力インピーダンスが有限であると、Vin

の値によってM5 のゲートソース間の電圧が変化する可能性があり、注意深い

設計が必要になる。

3.1.4 ブートストラップ・スイッチ

ここでは、回路の低電圧化を図るために、近年、S/H回路のスイッチとして

manual_waho : 2018/10/1(14:14)


VDD

Vclk

1 Vout

Chold

M1

M2

R

I1

Vclk

R

VxVy

VDD

Vin

VclkM4 M3

Vz

M5

図 3.17 スイッチトソースフォロワ S/H 回路

よく利用されているブートストラップスイッチ†について述べる。

電源電圧が VDD1 から VDD2、VDD3 に低下するときのパスゲートの ONコ

ンダクタンス、すなわちON抵抗の逆数、の変化を図 3.18に示す。パスゲート

の ONコンダクタンス Gon は

　 Gon = μnCox

[W

L

]n

Vov,n + μpCox

[W

L

]p

Vov,p (3.11)

と表せる。ここで、それぞれのMOSFETのオーバードライブ電圧は

　 Vov,n=VDD − Vin − Vtn (3.12)

Vov,p =Vin − Vtp (3.13)

である。もし

　μn

[W

L

]n

= μp

[W

L

]p

(3.14)

とすれば

† ブートストラップとは靴のかかとについている「つまみ革」のことである。ほら吹き男爵が沼に落ちたとき、自分が履いた靴の「つまみ革」を自分で引いて沼から脱出した、という話になぞられている。ここでは、十分に低い ON 抵抗を実現するため、回路自体で高い電圧を発生させる手法のことを言う。

manual_waho : 2018/10/1(14:14)


　 Gon = μnCox

[W

L

]n

(VDD − Vtn − Vtp) (3.15)

と書ける。すなわち、図 3.18に示したように、VDD の低下とともにコンダク

タンスは小さくなり、VDD < Vtn + Vtp ではコンダクタンスが 0の領域が信号

振幅の中央付近で発生することを示している。つまり、スイッチが ONしなく

なることを意味する。

VDD

VoutVin

GND

(a)

Con

duct

ance

Vin

VD

D1

Vtp Vtn

(b)

Con

duct

ance

VinV

DD

3

VtpVtn

(d)

Con

duct

ance

Vin

VD

D2

Vtp Vtn

(c)Vx

図 3.18 パスゲートの ON抵抗変化。通常動作 (a)、および、電源電圧を低くしたとき (b)、さらに電源電圧を低くして ON 状態が維持できなくなったとき (c)。

電源電圧は変えずにこれを解決するには、入力電圧を使って、常にそれより

一定値だけ高いスイッチ駆動用の電圧を回路内で作り出しゲートに供給すれば

よい。この考え方がブートストラップスイッチと呼ばれる所以である。実現し

たいことを図 3.19(a)に示す。入力信号 Vin より VDD だけ高い電圧を常に作

り出し、Vclk としてスイッチとなるM11 のゲートに供給すれば、VDD ≥ Vtn

manual_waho : 2018/10/1(14:14)


である限りM11 を ON状態にすることが可能で、サンプリングすることがで

きる。パスゲートでは、VDD ≥ Vtn + Vtp が必要だったため、それと比較して

Vtp だけ低い電圧でも動作できることを意味する。

実際の集積回路上で電圧源を実装することはできないため、(b)に示すよう

に、容量 Cbを充電することで VDD を作り出す。実際にCbを充電するためは、

(c)に示すように、電源とグランドに接続するためのM3、M12 が必要である。

サンプリングフェーズではM8、M9 を ON状態にすることでM11 のゲートに

信号電圧より VDDだけ高い電圧を供給する。一方、ホールドフェーズではM10

を ON状態、M8 を OFF状態にして、スイッチM11 を OFF状態にする。

time

VDD

time

CholdM11

Vclk

Vin Vout

Cb+-

VDD

CholdM11

Vclk

Vin Vout

+-

VDD

Chold

M11Vin

Vout

Cb

VDD

M12 M9

M3 M8 M10(a) (c)(b)

図 3.19 ブートストラップスイッチの考え方。実現したいこと (a)、および、電源を容量で置き換えたとき (b)、容量を充電するための回路を付加した例 (c)。

図 3.19(c)のM8、M10、M12をMOSFETに置き換えた回路を図 3.20(a)に示

す。図 3.18(d)に示したように、MOSFETをスイッチとして用いてLOW（0V）

を伝えるためには nMOSFETを、HIGH（VDD）を伝えるためには pMOSFET

を使う必要がある。すなわち、M8 には pMOSFETを、M10 およびM12 には

nMOSFETを、それぞれ用いる。Vclk が LOWのとき、M10 が ON状態で、

VxがグランドとつながるためM11はOFF状態となり、回路はホールドフェー

ズとなる。また、このときM12もON状態になっているため、M3もON状態

にすれば Cb を充電できる。

manual_waho : 2018/10/1(14:14)


Vclk が HIGHになると、Vx がグランドから VP に切り替わり、M3 とM12

をOFF状態、M9をON状態にすれば、Vinより VDD だけ高い電圧をM11の

ゲート Vx に供給でき、回路はサンプリングフェーズとなる。このときの M3

のゲート電圧について考えてみよう。M3 は VDD とつながるため pMOSFET

でなければならない。また、サンプリングフェーズでは、この pMOSFETを

OFF状態にする必要がある。通常の pMOSFETではゲートを VDD にすれば

よいが、M3がつながっている VP は、図 3.20(b)に示すように、サンプリング

フェーズで VDD より高くなっているため、ゲートを VDD にしてもOFF状態

にはできない。一方で、Cbの充電は定期的に行わなければならず、そのときは

M3をON状態にする必要がある。しかし、サンプリング後には VP が VDD よ

り高くなっているため、M3のゲートを VDD にしてもM3はON状態にならな

い。これらを満足するためには、M3 のゲートは、M11 と同様に、昇圧された

ノード Vx と接続する必要がある。また、M9 は 0Vから VDD の間でON状態

にする必要があるため nMOSFETを用いるが、ゲートには VDD 以上の電圧を

印加する必要があり、このMOSFETもまた、昇圧されたノード Vx と接続す

る必要がある。これらを考慮した回路図を図 3.21(a)に示す。

Chold

M11Vin

Vout

Cb

VDD

M9

M3

M8 M10Vclk

Vclk Vclk(a) (b)

Chold

M11Vin

Vout

Cb

VDD

VDD

VDD

Vx

time

VDD

Vx

M12

M3

VP Vx

図 3.20 MOSFETを用いたブートストラップスイッチ回路 (a) とそのサンプリングフェーズの回路 (b)。

最後の注意点であるが、Vx が VDD 以上になるため、M10 のゲートドレイン

間がプロセスで決まっている耐圧を超えることで信頼性が低下する、あるいは、

manual_waho : 2018/10/1(14:14)


最悪の場合には破損する可能性がある。これを防ぐため、図 3.21(b)に示すよ

うに、M14を挿入する26) 。こうすれば、サンプリングフェーズで Vxがたとえ

2VDD になったとしても、M10 のゲートドレイン間に過大な電位差が発生する

のを防ぐことができる。

Chold

M11Vin

Vout

Cb

VDDM3

M8 M10Vclk

Vclk Vclk(a)

Vx

Chold

M11Vin

Vout

Cb

VDDM3

M8 M10Vclk

Vclk Vclk(b)

Vx

VDD

M14

M12 M9M12 M9

図 3.21 実際のブートストラップスイッチ回路

この節の内容に興味を持った読者は巻末の文献21) を参照されたい。

3.1.5 熱雑音

この節では、S/H回路の性能限界を決める雑音について考察する。一般に、

雑音には外部から混入する人為的な雑音と、回路を構成する素子自体に起因す

る雑音がある。前者には、基板を介して他の回路から混入する雑音や電源電圧

変動などがある。後者としては、電子の統計的な性質やトラップに起因するも

ので、熱雑音や 1/f 雑音（フリッカー雑音）などが知られている。ここでは、

中でも最も本質的で、避けることができない熱雑音について説明する†。

熱雑音は検知可能な信号強度の下限を決める。言い換えれば、A/D変換にお

ける原理的な分解能の上限を決める、しかも、以下で説明するように、熱雑音の

大きさと、動作速度、消費電力は密接に関連している。そのため、特に近年、低

電圧動作の必要性が高まり、熱雑音に配慮した回路設計の重要性が増してきた。

† 1/f 雑音については、チョッパ安定化や相関二重サンプリング法で低減化が可能なためここでは省略する。

manual_waho : 2018/10/1(14:14)


S/H回路における熱雑音はMOSFETの ON抵抗に起因する。抵抗 Rで発

生する熱雑音のパワースペクトル密度 PSD(f)は

　 PSD(f) = 4kT (3.16)

と表すことができ、THzオーダまでほぼ一定であると言われている。実際の回

路で問題とする一定の周波数帯域 [f1, f2]における熱雑音はその範囲でPSD(f)

を積分すればよく

　 Pn =∫ f2

f1

4kTdf = 4kT (f2 − f1) = 4kTΔf (3.17)

として求めることができる。

抵抗 Rの熱雑音を等価電圧源および等価電流源で表したモデルを図 3.22に

示す。雑音を等価電圧源で表すと

R

+− vn2

R in2

図 3.22 抵抗の熱雑音のモデル

　v2n = PnR = 4kTRΔf (3.18)

等価電流源で表すと

　i2n =Pn

R= 4kT

1R

Δf (3.19)

と書くことができる。

以上の結果を、サンプリングフェーズにおける S/H 回路に適用したのが図

3.23(a)に示す回路である。スイッチに用いるMOSFETを抵抗とみなし、図

3.22の等価電圧源で置き換えた。ホールドフェーズでは雑音源Rと出力が切り

離されているため、熱雑音の影響は出力に現れない。熱雑音は、抵抗の端子間

manual_waho : 2018/10/1(14:14)


を流れる電子の熱運動のランダム性に起因するもので、容量の両端には発生し

ないと考えられている。従って S/H回路が動作するときの出力に発生する雑音

は図 3.23(b)のようになる。各サンプリングタイミング、n − 1、n、n + 1で

サンプルされた値が熱雑音の影響を受けて変動していて、それの中の 1つの値

がサンプリングされ、出力されることになる。回路内部で発生する雑音を出力

端子で集約した雑音を出力換算雑音と呼ぶが、今の場合、それは以下のように

Chold

VoutR

+vn2 = 4kTR f

Vout

(a)

(b)

n-1 n n+1

Distribution of samples

図 3.23 S/H 回路における熱雑音の影響。スイッチMOSFET を熱雑音を伴う抵抗で置き換えた回路 (a)

とその場合の出力波形の例 (b)。

求まる。

　v2out=

∫ ∞

0

4kTR∣∣∣ 11 + j2πfRC

∣∣∣2df=4kTR · 1

4RC=

kT

C(3.20)

出力換算雑音が雑音源であるRに依存しないのは不思議に感じるかもしれない

が、次のような事情による。ON抵抗Rが大きくなると PSDも大きくなるが、

信号通過帯域が減少する。前者は Rに比例し、後者は反比例するため、これら

が打ち消しあいRには依存しない形になる。C が式の中に入っているが、容量

が雑音源なのではなく、雑音自体は抵抗から発生していることに注意する。

この式に基づくと、C = 1pFではおよそ 64μVrmsになる。フルスケールを

1Vとすると、これはおよそ 13ビット分解能に相当し、これが原理的な限界を

与えることになる。ホールド容量 Chold と SNRの関係を表 3.3に示す。

manual_waho : 2018/10/1(14:14)


表 3.3 熱雑音による SNR の限界

SNR [dB] Chold [pF]

20 0.00000083

40 0.000083

60 0.0083

80 0.83

100 83

120 8300

140 830000

(3.20)は統計物理学で知られている等分配則からも導出されることが知られ

ている。すなわち、熱平衡状態にある物理系の 1自由度あたりの平均エネルギー

は kT/2で与えられる。今の場合、容量に蓄えられる静電エネルギーがそれに

対応し、

　12Cv2

out=12kT (3.21)

すなわち

　v2out=

kT

C(3.22)

を得る。

図 3.23に示した S/H回路において回路の時定数 CRが小さく、サンプル間

で雑音に相関がないとすると、周波数帯域 0～fs/2の間で均一に広がる白色雑

音を考えればよいことになる。全雑音パワーは kT/C であるから、サンプル後

の雑音の PSDは

　 PSDs =2fs

kT

C(3.23)

と表せる。これに対して抵抗の両端で発生する熱雑音の PSDは

　 PSDR = 4kTR (3.24)

である。これらの比をとると

　PSDs

PSDR=

12fs

1CR

=Ts/2

τ(3.25)

を得る。サンプリングにより PSDが増える理由は、もともと広い周波数領域

に広がっていた熱雑音が、サンプリングにより折り返されたことによる。

manual_waho : 2018/10/1(14:14)


3.1.6 消費電力

前節の熱雑音を考慮に入れて S/H回路の消費電力について考えてみる。必要

とする分解能を得るためには、出力における 1LSBに相当する電圧が雑音電圧

を上回る必要があり、そのためには、十分な電力を回路に供給しなければなら

ない。それを可能にするために必要な最小の消費電力を求めてみよう。その解

析のための回路モデルを図 3.24に示す。

Vin Vout

Chold

φS

Buffer Amp

VDD

I

図 3.24 消費電力解析のための S/H 回路のモデル

雑音には様々な起源があるが、ここでは外部からの雑音混入はないものと仮

定して、構成素子からの発生が避けられない、最も基本的な雑音として熱雑音

のみを考える。すなわち雑音パワー vn2 は

　 vn2 =

kT

Chold(3.26)

と書ける。また、フルスケールの入力信号パワー vs2 は

　 vs2 =

VFS

2√

2(3.27)

と書ける。これらの比はダイナミックレンジDに相当し

　D =vs

2

vn2

=V 2

FSChold

8kT(3.28)

と書ける。これから、ダイナミックレンジDを得るために必要なホールド容量

Chold は

　 Chold =8kTD

V 2FS

(3.29)

manual_waho : 2018/10/1(14:14)


と求めることができる。一方、一定電流 IS でサンプリング周期 Ts の半分で容

量 Chold を充電することを考えると、

　 IS =CholdVFS

Ts/2(3.30)

と見積もることができるから、これに相当する消費電力 PS/H は

　 PS/H = ISVFS = 16kTfsD (3.31)

となる。ここで fs は Ts の逆数で、サンプリング周波数である。ダイナミック

レンジを広くするほど、言い換えれば、分解能を高めるほど、大きな電力が必

要になることが分かる。また、高速でサンプリングすることも、消費電力を高

める原因となることも分かる。また、上式は

　 PS/H =CholdFFS

Ts/2VFS = 2CholdfsV

2FS (3.32)

とも書ける。(3.32)は、係数 2を除いて、CMOSデジタル回路で知られている

ダイナミック消費電力の式と等価である。係数 2は、サンプリング周波数の半

分で動作することを想定したためである。

さらに詳細に興味がある読者は巻末の参考文献27)28) を参照されたい。

3.1.7 ジッタ

S/H回路におけるクロックジッタの影響は 2.1.3で説明した。タイミングの

変動Δtclk がランダムなときがジッタ、一定ならスキューと呼ばれている。

クロック信号を MOSFET スイッチに供給するために用いるクロックバッ

ファにはインバータを用いることが一般的なので、その場合に考えられるジッ

タの原因を考察しよう。図 3.25に示すように、電源電圧の変動ΔVDD がジッ

タΔtsampの原因となる。電源が変動すると、出力振幅が変わるだけでなく、傾

きも変化するためである。簡単化のためジッタの原因が電源電圧の変動だけと

仮定して、その影響を見積もってみる。例えば 10%の電源電圧変動があると、

およそ 5%の立ち上がりエッジの変動があると考えられる。通常の立ち上がり

manual_waho : 2018/10/1(14:14)


VDD

Vclk0

VDD

Vclk1

VDD

tsamp

図 3.25 電源電圧変動によるジッタ

時間は 30-60psとすると、1.5-3psのジッタに相当する。微細化に伴う素子の

高速化が進めば、立ち上がり時間が短くなり、これは改善されると期待できる。

デジタル回路では、入出力が「０」「１」間で変化するとき一時的に大きな電流

が電源線、グランド線に流れるため、デジタル回路の VDD とグランドの電位

は絶えず大きく揺らいでいる。従って、同じ基板上に搭載したデジタル回路の

VDD、グランドを共有することは避けなければならない。

入力オフセットの原因として、熱雑音も考えられる。そのモデルを図 3.26に

示す。熱雑音による入力換算電圧 vn,n+p は

Vclk0

VDD

Vclk1 tsamp

Vnp

Vnn

図 3.26 熱雑音によるジッタ

　 vn,n+p =4kTBW

gm,n + gm,p(3.33)

manual_waho : 2018/10/1(14:14)


と表せる。ここで BW は信号帯域である。nMOSFETと pMOSFETのチャ

ネル幅とチャネル長の比を (W/L)n,p = 5, 10と仮定した典型的な例では、50ps

の立ち上がり入力に対して、ジッタ量の分散は 25fsとなる。

コーヒーブレイク

もし S/H回路を使わなかったら

一般的な A/D変換器では、変換に一定の時間が必要なため、連続的に変化す

る入力信号の値を、その間、一定に保持するために S/H回路が必要であること

を述べてきた。もし、信号が一定か、極めてゆっくりとしか変化せず、A/D変

換中の信号変化が 1LSB以下であれば、S/H回路は不要になる。S/H回路を使

わないとしたら、入力周波数の上限はどのくらいになるか見積もってみよう。

入力波を正弦波として

v(t) = q

(2N

2

)sin (2πft) (2)

とすると、その時間変化は

dv(t)

dt= q

(2N

2

)2πf cos (2πft) (3)

となる。ここで q は 1LSBに相当する電圧である。従って、A/D変換に必要な

時間 Δtで信号変化が q 以下であるためには

f ≤q

Δtq2Nπ

=1

2NπΔt(4)

を満足しなければならない。例として、N = 12ビット分解能、100kS/sで A/D

変換することを考える。サンプリング周期 10μsの内、A/D変換時間Δtを 8μs、

残りの 2μs は出力デジタル値を外部レジスタに保存するために必要な時間とし

て、この式を計算すると f ≤9.7Hz を得る。普通に取り扱う信号としては極め

て低いが、もし、温度センサのように、出力変化が極めて緩やかであるならば、

S/H回路を省略できる、とも言える。

上記の議論は、入力信号を最終的な分解能まで量子化するためにある程度の時

間Δtを要すことを前提にしている。これは多くの A/D変換器にあてはまるが、

後に述べるように（5.2）フラッシュ型ではアナログ入力信号を一括して量子化す

るため、原理的には S/H回路を使わなくても高速入力信号を A/D変換できる。

manual_waho : 2018/10/1(14:14)


3.2 コンパレータ

A/D変換においてサンプリングと並ぶ基本機能が量子化で、それを担う回路

がコンパレータである。比較器あるいは量子化器† とも呼ばれる。図 3.27に示

すように、コンパレータは 2つのアナログ入力と、1つのデジタル出力を持ち、

アナログ入力 Vinと参照電圧 Vref の大小関係を比較し、その結果を「０」「１」

で出力する。微小アナログ入力をフルのデジタル値まで瞬時に増幅できる増幅

器の一種と考えてもよい。「０」を 0V、「１」を VDD に対応させれば、出力

VinVout

+

−Vref

VinVref"0"

"1"

(a)

(b)Vout

図 3.27 コンパレータの回路記号 (a)と入出力特性 (b)。

を次のように表せる。

Vout =

⎧⎨⎩VDD if Vin ≥ Vref

0 if Vin < Vref

(3.34)

コンパレータは 1ビットの A/D変換器と考えることもできる。まさに、アナ

† 用語の使用法としては、量子化器は 2 ビット以上に量子化するときにも使われる。これに対してコンパレータや比較器は 1 ビット判定のときに用いられる。

manual_waho : 2018/10/1(14:14)

3.2 コンパレータ 77

ログとデジタルの境界に配置された回路で、高速、高分解能の判定動作が要求

される。以下では、これらの機能を実現するための回路について、オペアンプ

を用いたコンパレータ、多段コンパレータ、ラッチ付きコンパレータの順に説

明する。それぞれについて、基本動作を説明したのちに、技術的な課題と対策

について述べる。

3.2.1 オペアンプを利用したコンパレータ

( 1 ) 基本動作オペアンプは差動入力を増幅して出力する。図 3.28に

示す例で、オペアンプのゲインを Aとすると、十分に小さい入力 Vinに対して

出力 Voutは AVinとなる。これに対して、入力がある程度大きいと通常の増幅

VinVout

+

(a)

(b)

Vin0 V

Vout

+VDD

-VDD

0 V

Vout = AVin

+VDD

-VDD

図 3.28 オペアンプをコンパレータ (a) と入出力特性(b)

機能は得られず、図 3.28(b)で示すように、出力は +VDD または −VDD に固

定されてしまう。すなわち、広い範囲の入力電圧に対して、出力電圧は

Vout =

⎧⎪⎪⎪⎨⎪⎪⎪⎩

+VDD if VDD/A ≤ vin

AVin if − VDD/A ≤ vin < VDD/A

−VDD if vin < −VDD/A

(3.35)

と書ける。もしAが充分に大きければ、(3.35)は、(3.34)で Vref = 0Vとした

場合と近似的に同じになる。すなわち、高いゲインのオペアンプはコンパレー

タとして利用できることが分かる。

manual_waho : 2018/10/1(14:14)


( 2 ) クロック付きコンパレータ A/D変換における量子化はサンプリン

グした値を対象とするため、クロック信号を用いてタイミング制御可能なクロッ

ク付きコンパレータが用いられることが多い。その例を図 3.29に示す。この

Vin

Vout+

2 C

1a

1

SW3

SW2

SW1

1

1a

2

Time

Non-overlap

Advanced

(a)

(b)

図 3.29 オペアンプを用いたクロック付きコンパレータ(a) とタイムチャート (b)

Vclk

φ1a

φ2a

φ1

φ2

図 3.30 ノンオーバーラップクロック発生回路

図に示すように、φ1 と φ2 は 2 相ノンオーバーラップクロックで、φ1a は φ1

manual_waho : 2018/10/1(14:14)


よりわずかに早いタイミングで LOWになるクロック信号を意味する。φ1 が

HIGHのとき、SW2 と SW3 が閉じて、回路はリセットフェーズである。オペ

アンプはユニティゲインバッファとして機能し、オペアンプのゲインが無限大

であると仮定すれば出力 Vout は 0Vである。また、容量 C の両端子が 0Vと

なり蓄えられた電荷は 0となる。φ2 が HIGHのとき比較フェーズである。オ

ペアンプの反転端子が高インピーダンスであるため、リセットフェーズから比

較フェーズに移行しても、電荷の出入りはなく、容量に蓄えられた電荷量は変

化しない。すなわち、比較フェーズに移行しても電荷量は 0である。そのため、

両電極間の電位差も 0であり、反転端子の電圧は Vin に等しく、(3.34)で決ま

る出力 Vout が得られる。ここで、Vref = 0Vとしている。

使用するノンオーバーラップクロック発生回路を図 3.30に示す。VclkがLOW

だと、φ1 が HIGH、φ2 が LOWである。この状態から Vclk が HIGHに変わ

ると、φ1が LOWに変わり、それが下のNOR回路に入力後、インバータ 2個

分の遅延分の遅延の後、φ2 が HIGHになる。すなわち HIGHが重ならない 2

相ノンオーバーラップクロック信号が得られる。また、φ1aが φ1よりインバー

タ 2個分の遅延時間だけ早いタイミングで変化する。

図 3.29(a)の容量記号で曲がっている極板は下部電極を表す。特に断らない

限り、本書のほかの場所でもこの記号を用いることにする。集積回路で用いる

容量は、図 3.31に示す構造になっており、基板に近い電極を下部電極、その上

の電極を上部電極と呼ぶ。下部電極は基板との間に大きな寄生容量を持つ。こ

れに対して上部電極では基板から離れており、下部電極の静電遮蔽効果もある

ため、基板間の寄生容量は小さい。このため、通常、オペアンプ入力のような

高インピーダンス端子には上部電極を接続することが多い。下部電極には、寄

生容量があってもその影響を受けにくい低インピーダンス端子、例えば電源や

入力端子、オペアンプの出力を接続する。

このコンパレータの動作時に容量Cの充放電がないことを注意する。これは、

入力側から充電する必要もなく、入力から見た負荷が軽く見えることを意味す

manual_waho : 2018/10/1(14:14)


Substrate

Top ElectrodeBottom Electrode

図 3.31 容量の上部電極と下部電極に付随する寄生容量

る。すなわち低消費電力化に有効であると言える†1。もし、図 3.29(a)で φ1と

φ2を入れ替えると比較動作ごとに充放電が起きる。また、判定結果が反転され

て出力電圧にあらわれる。しかし、こうすると比較フェーズで出力値は固定さ

れ、例えその間に入力が変化しても出力は変化しない。これに対して、入れ替

える前の回路では、比較フェーズで入力が変化し、0Vを横切ったとすると、そ

の時点で出力も反転するため注意を要する。

( 3 ) 電荷注入とオフセット、動作速度 S/H回路で、スイッチとして用い

るMOSFETがON状態からOFF状態に切り替わるときに、チャネルに蓄積さ

れていたキャリア†2がソース及びドレインから素子外部に流出し、それらに接続

された容量にたまる電荷注入について説明した。コンパレータでもMOSFET

をスイッチとして利用しているため同様の現象が起こり、誤った比較結果を出

力してしまう可能性がある。図 3.29に示した回路では、スイッチの順序を工夫

することでその影響を低減化している。すなわち、φ1aを φ1よりわずかに早く

OFFにする。これにより SW2からの電荷注入を抑止できる。SW2がOFFに

なるとき、すでに SW3 が OFFしていて、C のオペアンプ側の端子が高イン

ピーダンスになっているためである。SW3からの電荷注入は考慮する必要があ

るが、その量は入力信号に依存しないため一定のオフセットが発生するだけで、

歪の原因にはならない。

オペアンプ入力にオフセット Vos があった場合を考えよう。オフセットは、

†1 ただし、オペアンプの消費電力は無視できないことに注意する。後の章で説明するが、オペアンプを使用する A/D変換器の低消費電力化を考える上で、オペアンプの消費電力削減が主要課題になることが多い。

†2 より正確に言えば、チャネルだけでなく、MOSFET のゲートソース間およびゲートドレイン間のオーバーラップ容量の電荷も考慮する必要がある。

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図 3.32に示すように、理想オペアンプと Vosに相当する電圧源でモデル化でき

る。リセットフェーズ φ1 では、Vx = Vout = (A/(A + 1)Vos ≈ Vos)であるか

ら、C の上部電極には電荷CVosが貯まることになる。比較フェーズ φ2になっ

ても、C の電荷は変化しないから、Vx = Vin + Vosとなり、オフセット電圧の

影響は相殺できることが分かる。これはオペアンプの代わりに、後で述べるコ

ンパレータを用いた場合でも同様に成り立つ。実際MOSFETを用いたオペア

ンプやコンパレータでは、数mV程度のオフセットが必ず存在するため、オフ

セットが相殺できることはこの回路の大きな特徴である。

Vin

Vout+

2 C

1a

1

SW3

SW2

SW1

Vos+

Vx

図 3.32 オフセットを持つオペアンプを用いたクロック付きコンパレータ

オペアンプを用いたコンパレータの欠点は高速動作が困難なことである。例

えば、ユニティゲイン周波数 fT が 10MHzのオペアンプを用いて、出力電圧

5V、分解能 0.5mVを実現しようとするとき、必要なオペアンプのゲインA0(in

dB)は

A0(indB) = 20 log5

0.5 × 10−3= 80dB (3.36)

となる。因みに、入力信号のフルスケールを 5Vとしたとき、A/D変換器の 1LSB

が 0.5mVであることは、分解能がおよそ 13ビット (= log10(5/0.0005)/ log10 2)

であることに相当する。このようなオペアンプの伝達関数を図 3.33に示す。3dB

周波数 f−3dB は

f−3dB =fT

A0= 1kHz (3.37)

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であり、対応する時定数 τ は

τ =1

2πf−3dB� 0.16ms (3.38)

と求まる。これでは応用範囲が低速領域に限られてしまい、あまり実用的とは

言えない。

|A(f)|

f

A0 = 80dB

f-3dB = 1 kHz fT = 10 MHz0dB

図 3.33 コンパレータに用いたオペアンプの開ループの伝達関数

( 4 ) そのほかの構成法図 3.29に示したコンパレータの入出力を差動化

した完全差動型コンパレータを図 3.34に示す。差動化することでコモンモード

Vin+ Vout+

+

2 C+ 1a

1 SW3+SW2+

SW1+

Vin-

2 C- 1a

1 SW3-SW2-

SW1-

+

Vout-

図 3.34 完全差動コンパレータ

信号に混入する雑音の影響を受けにくくなる。電荷注入も正負のチャネルに同

時に加わるコモンモード信号成分なので、差動化することでその影響を低減化

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できる。近年、データ変換器で用いられている多くのコンパレータがこのよう

に構成されている。

また、本節ではオペアンプを例にとり説明したが、要求性能が満足される場

合には、オペアンプを単純な CMOSインバータで置き換えることも可能であ

る。その例を図 3.35に示す。この回路の動作は図 3.29(a)に示したものと基本

Vin Vout

2 C

1a

1

SW3

SW2

SW1

VDD

Vref

Vx

図 3.35 CMOS インバータを用いたコンパレータ

的に同じだが、リセットフェーズ φ1 で Vx が CMOSインバータの入出力が等

しくなる論理閾値電圧になるため、Vref もその値に設定することが多い。典型

的には VDD/2とする。このとき、(3.34) を満足する出力が得られる。

3.2.2 多段コンパレータ

コンパレータの動作速度を改善する方法として、ゲインの小さいアンプを多

段につなぐ方法が知られている。その例を図 3.36(a)に示す。各段のゲインを

A0 とすると、その遅延時間 τT は (3.37)(3.38)を用いて

τ =A0

2πfT(3.39)

と書ける。ここで、fT はオペアンプの電流ゲインが 0になる周波数で、ユニ

ティゲイン周波数と呼ばれる。n段つないだときの全体の遅延時間 τtotalは、近

似的にはこれらの総和で書き表せる。すなわち、

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+

VinVout

+

(a)

(b)

Vin

Vout

+

+

A0 A0

A0

(A0)n

n stages

図 3.36 オペアンプを多段接続したコンパレータ (a)と同じゲインの 1 段コンパレータ (b)

τtotal ≈ nτ =nA0

2πfT(3.40)

一方、図 3.36(b)に示すような、同じゲインを持つ 1段コンパレータの遅延時

間 τ1 は、同様にして

τ1 =A0

n

2πfT(3.41)

と書くことができる。同じ回路形式と製造技術を用いることを想定して、同じ

fT を用いた。このとき、nA0 A0n であるから、1段コンパレータと比較し

て、大幅な高速化が可能であることが分かる。オペアンプを用いたコンパレー

タに限らず、一般のコンパレータを用いた場合も多段化による高速化が検討さ

れる例が多い。

クロック信号でコンパレータの動作を制御することでオフセットをキャンセ

ルできることを 3.2.1で述べた。また電荷注入についても考察した。ここでは

図 3.37に示すクロック付き多段コンパレータにおいて、オフセットと電荷注入

の影響を説明する。クロック信号 φ1a から φ1c まではその順で OFFすること

を意味する。また、これら全てがOFFになった後に φ1 をOFFすることにす

る。3.2.1と同様に、この操作により、OA1のオフセットを相殺できる。また、

SW2からの電荷注入を抑止できる。以下では、SW3からの電荷注入と OA2、

OA3のオフセットについて説明する。

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Vout

Vin

+

2 C1

1a

1

SW3

SW2

SW1

+

C2

1b

SW4

+

C3

1c

SW5

OA1OA2

OA3

V1-Vo1

Vo2V2-

V3-

図 3.37 多段コンパレータにおけるオフセットキャンセル機能

φ1a が OFF 状態になると SW3 からの電荷注入で C1 の右側の端子の電位

V1− は僅かに下がる。これが OA1の反転端子につながっているため、OA1の

ゲイン倍されて OA1の出力 Vo1 となる。このとき、φ1b はまだ ON状態なの

で、C2 にはこの電圧に相当する電荷が、OA2のオフセット分とともに蓄積さ

れる。すなわち、比較フェーズではこれらが相殺されることになる。同様に、

SW4から C2 への電荷注入も相殺される。その結果、SW5から C3 への電荷

注入の影響が残ることになるが、入力換算するとOA1とOA2のゲインの積で

割った値となり、ほぼ無視可能な値となる。この回路を実現するうえでの課題

としては、複数のクロック信号を発生させる必要があり、クロック発生回路が複

雑化すること、またタイミング精度の確保が難しいことを挙げることができる。

3.2.3 ラッチ付きコンパレータ

( 1 ) 基本動作コンパレータの出力はデジタル値なので、オペアンプ

の線形増幅機能は必要ない。そこでオペアンプを用いる代わりに、正帰還を用

いて微小入力電圧をデジタル値まで短時間で増幅できるコンパレータが広く用

いられている。正帰還にはデジタル回路で知られているラッチ回路を用いるた

めラッチ付きコンパレータと呼ばれる。その例29) を図 3.38に示す。ラッチの

前段のプリアンプは分解能を高めるために用いられる。なお、この回路では差

動の入出力を考えている。Vclk が LOWのときはリセットフェーズで、M5 と

M6 がON状態にあり、出力が VDD になっている。また、M9 とM10 はOFF

状態で、Vx−と Vy−、および、Vx+と Vy+は切り離されている。Vclk がHIGH

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Vin+

Vin-

Vout+

Vclk

Vx-

VDD

Vy+

+ +

Vout-

Vclk

Vclk

Vclk

M5 M1

M7 M3

M2 M6

M4 M8

M9 M10

Vx+

Vy-

Latch

Preamp

図 3.38 差動型ラッチ付きコンパレータ

のときが比較フェーズで、M5 とM6 が OFF状態となり、出力 Vout± は VDD

から切り離される。一方、M9 とM10 はON状態になり、M1 とM3、および、

M2とM4が CMOSインバータとなり、それぞれの入力が出力につながれるこ

とになる。従って、それらの出力である出力 Vout±は 0Vか VDD となるが、そ

れを決めるのが入力 Vin± である。すなわち、もし Vin+ > Vin− であるとする

と、Vclk が HIGHに変化した直後、Vx+ > Vx− となっていて、M1 とM3 か

らなるインバータへの入力が、M2 とM4 からなるインバータ入力より僅かに

大きくなっている。時間経過とともにその差が増幅され、Vout+ には VDD が、

Vout− には 0Vが、それぞれ出力されることになる。その逆に Vin+ < Vin− な

ら、Vout+ が 0V、Vout− が VDD となる。

図 3.38で示したように、入力信号をあらかじめ増幅し分解能を高める目的で

プリアンプが使われることが多い。ただし、プリアンプのゲインが大きすぎる

と、3.2.1で述べたように帯域が狭まるため注意する必要がある。典型的には 2

～10程度のことが多い。また、ラッチ付きコンパレータでは直前の比較結果が

履歴として回路に残り、次の比較動作に影響を及ぼすことがある。これはコン

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パレータのメモリ効果、またはヒステリシス、などと呼ばれる。図 3.38の回路

では、リセットフェーズで出力を強制的に VDD にするため、メモリ効果（ヒス

テリシス）による誤動作を回避できる。

( 2 ) ダイナミック型コンパレータラッチでは比較フェーズで出力値が

0Vか VDDに確定すると、VDDからグランドまでの電流経路が遮断されるため

に、定常電流は流れない。またリセットフェーズでもM9とM10で電流経路が

遮断されるために、一般的な CMOS論理回路と同様にスタティックな消費電

力は 0である。しかし、プリアンプには一定電流が流れるため、低消費電力化

を難しくしている。その解決策として、図 3.39に示すような、ダイナミック型

コンパレータが提案されている30) 。CMOSダイナミック論理回路と同様に、

Vout-

Vx-

VDD

Vin+ Vin- Vout+

VclkM1

M7 M3

M2

M4 M8

M5 M6Vx+

LatchPreamp

M9 M10

VDD

Vclk VclkVclk

M11 M12

M13

C- C+

図 3.39 ダイナミック型コンパレータ

このプリアンプは寄生容量 C± を積極的に利用して動作する。VCLK が LOW

のとき、プリアンプはプリチャージの状態で、ON状態にあるM9、M10 によ

り C± が充電され、Vx± は VDD と等しくなる。VCLK が HIGHがダイナミッ

クな増幅フェーズで、ON状態になったM13 のドレイン電流により C±の電荷

が抜き取れられる。このとき Vin± の大小により C± の電荷の減少量が異なる

ため、Vx± にわずかの差が生じる。リセットフェーズから比較フェーズになっ

たラッチでその差を増幅し、デジタル出力を得ることができる。このプリアン

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プでは VDD からグランドに定常的に流れる電流はない。すなわちスタティッ

クな消費電力は 0で、低消費電力化に有利であることが分かる。

コンパレータ出力がデジタルフルスケールに増幅されるときに、コンパレー

タの出力はデジタルであり、リセットフェーズから比較フェーズに移行した直

後に 0Vと VDD の間で急激に変化する。もし、MOSFETのゲート・ドレイン

間の寄生容量や配線容量など、出力と入力の間に高周波的な結合経路があると

出力の変化が入力側に漏れることになる。これをキックバックノイズと呼ぶ。

入力側は微小なアナログ信号なのでその影響は大きい可能性がある。プリアン

プを挿入することで入出力間の寄生容量が低減化され、入力への漏れも少なく

なることが期待できる。また、多段構成もキックバックノイズ抑止に効果的で

ある。

図 3.39のようにテール電流源M13 にクロック信号を印加するときも、M11

とM12のソース電位が急激に変化する可能性があり、ゲートソース容量を介し

て入力にクロック信号が漏れる可能性があるため注意を要する31)。

( 3 ) メタスタビリティ図 3.38において、Vclk が HIGHになった直後

の回路動作を、簡単な回路モデルで解析する。このときの回路を単純化すれば、

入出力が互いに接続された 2つのインバータとみなせる。それを図 3.40(a)に示

す。MOSFETの記号番号は図 3.38と一致させている。図 3.38において、Vclk

が LOWのとき Vout± は HIGHである。Vclk が HIGHになった直後は、その

値が一時的に保持されると考えられるため、ON状態になったM9、M10を介し

てM3、M4のゲート電圧も HIGHになる。そのため、Vout±は VDD とグラン

ドの中間付近まで低下すると予想できる。その後、Vin± の差によって、Vout±

が VDD とグランドに向かい変化していく。そこで、VDD とグランドの中間点

における小信号等価回路を考え回路動作を解析することにする。図 3.40(b)に

そのときの小信号等価回路を示す。MOSFETを電流源、出力抵抗、ゲート容

量からなる簡単な小信号等価回路で置き換えた。

Vx、Vy における接点方程式は

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VDD

M1 M2

M3 M4

(a)

VxVy

(b)

Vx

Vy

RDS3 CGS4CGS3

Gm1Vx

RDS1

RDS4

RDS2

CGS2CGS1

Gm3Vx

Gm2Vy

Gm4Vy

図 3.40 コンパレータの回路モデル (a)と小信号等価回路 (b)

Av

RLVy=−CL

dVx

dt− Vx

RL(3.42)

Av

RLVx=−CL

dVy

dt− Vy

RL(3.43)

と書ける。ここで、簡単化のため、すべてのMOSFETの相互コンダクタンス、

出力抵抗とゲート容量は等しいと仮定した。また、RDS1 と RDS3、RDS2 と

RDS4 の合成抵抗を RL、CGS1 と CGS3、CGS2 と CGS4 の合成容量を CL と

した。さらに、電圧ゲイン Av が GmRL と等しいことを用い、Gm を Av/RL

で置き換えた。

(3.43)の各辺を引き算して整理すると

τ

Av − 1dΔV

dt= ΔV (3.44)

を得る。ここでΔV = Vx − Vy とした。この微分方程式を解くと

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ΔV = ΔV0 exp(Av − 1)t

τ(3.45)

を得る。ここで、ΔV0 はラッチ動作開始時の Vx と Vy の差である。従って、

ラッチの速さの指標となる τlatch は

τlatch =τ

Av − 1� RLCL

Av=

CL

Gm(3.46)

と書ける。(3.45)を用いれば、微小な入力電圧差ΔV0をデジタル値ΔVlogicま

で増幅するのに要する時間 Tlatch は

Tlatch =CL

Gmln

ΔVlogic

ΔV0=

K1

K2

L2

μnVeffln

ΔVlogic

ΔV0(3.47)

と書ける。この式から分かるとおり、入力初期値 ΔV0 が小さいとデジタル値

まで増幅するために必要な時間が長くなる。これが極端な場合は、サンプリン

グ周期の間でコンパレータ出力が確定しない状況になる。この現象はメタスタ

ビリティ（準安定性）と呼ばれる。プリアンプで入力を増幅することは、メタ

スタビリティが起きることを抑止し、高速化に役立つことを意味する。一方で、

ΔV0 が十分大きくても、雑音のためそれが小さくなり、メタスタビリティを引

き起こす可能性もある。Gm/CL はインバータのユニティゲイン周波数に相当

する。(3.40)と比較すれば、多段コンパレータの動作速度より速くなることを

示している。

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