MIPI DSI Transmitter Subsystem v1.1

製品ガイド

Vivado Design Suite

PG238 2017 年 4 月 5 日

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MIPI DSI TX Subsystem v1.1 2

PG238 2017 年 4 月 5 日 japan.xilinx.com

目次

IP の概要

第 1章: 概要サブ コアの詳細 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 5

アプリ ケーシ ョ ン . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 8

サポート されていない機能 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 8

ラ イセンスおよび注文情報 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 9

第 2章: 製品仕様規格 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 10

リ ソース使用状況 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 10

ポートの説明 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 10

レジスタ空間 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 13

第 3章: サブシステムを使用するデザイン一般的なデザイン ガイ ド ライン . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 20

共有ロジッ ク . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 24

ク ロ ッキング . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 27

リセッ ト . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 27

プロ ト コルの説明 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 28

第 4章: デザイン  フローの手順サブシステムのカスタマイズおよび生成 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 31

サブシステムへの制約 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 36

シ ミ ュレーシ ョ ン . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 37

合成およびインプリ メンテーシ ョ ン . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 37

付録 A: 検証、 互換性、 相互運用性ハードウェアでの検証 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 38

付録 B: デバッグザイ リ ンクス ウェブサイ ト . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 39

デバッグ ツール . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 40

ハードウェア デバッグ . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 40

インターフェイスのデバッグ . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 41

付録 C: アプリケーシ ョ ン  ソフ トウェア開発

付録 D: その他のリソースおよび法的通知ザイ リ ンクス リ ソース . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 43

参考資料 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 43

改訂履歴 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 44

お読みください: 重要な法的通知 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 44

MIPI DSI TX Subsystem v1.1 3

PG238 2017 年 4 月 5 日 japan.xilinx.com Production 製品仕様

はじめにMobile Industry Processor Interface (MIPI) Display Serial Interface (DSI) Transmitter Subsystem は、 MIPI DSI 規格 v1.3 (タイプ 4 アーキテクチャ ) [参照 1] に準拠した DSI 送信インターフェイスを実装します。 このサブシステムは、 AXI4-Stream インターフェイスからピクセル ス ト リームを受信し、 DSI プロト コルとユーザーが設定したオプシ ョ ンに従って必要なマーカー (hsync start、 hsync end など) を挿入します。 パケッ ト フレームは、 選択したレーン数に基づいて MIPI DPHY Transmitter を介して送信されます。 このサブシステムは、 最上位のパラ メーターをいくつか選択するだけで下位のパラメーターをほとんど自動で設定できます。 AXI4-Stream インターフェイスによ り、 その他の AXI4-Stream ベース サブシステムと もシームレスに接続できます。

機能

• 1 ～ 4 レーンをサポート

• 80 ～ 1500Mb/s のライン レート

• 固定されたバーチャル チャネル ID (VC) 0 で必須のデータ タイプをすべてサポート

• プログラム可能な EoTp の生成をサポート

• パケッ ト ヘッダーの ECC 生成

• データ バイ トの CRC 生成 (オプシ ョ ン)

• データ フォーマッ トに基づいたピクセル/バイ ト変換

• AXI4-Lite インターフェイス経由でコア レジスタにアクセス

• 入力ビデオ ス ト リームは 『AXI4-Stream Video IP およびシステム デザイン ガイ ド』 (UG934) [参照 3] に準拠

• サブシステムのステータス情報を割り込み生成によ り通知

IP の概要

この IP について

サブシステムの概要

サポート される

デバイス ファ ミ リ (1)

UltraScale+™、

Zynq® UltraScale+ MPSoC、Zynq®-7000 All Programmable SoC、

7 シ リーズ FPGA

サポート される

ユーザー インターフェイス

AXI4-Lite、 AXI4-Stream

リ ソースPerformance and Resource Utilization

(ウェブ ページ)

サブシステムに含まれるもの

デザイン ファイル 暗号化済み RTL

サンプル デザイン なし

テス トベンチ なし

制約ファイル XDC

シ ミ ュレーシ ョ ン モデル

なし

サポート される ソフ ト ウェア ド ラ イバー (2)

スタンドアロン

テスト済みデザイン フロー (3)

デザイン入力 Vivado® Design Suite

シ ミ ュレーシ ョ ン

サポート されるシ ミ ュレータについては、

『Vivado Design Suite ユーザー ガイ ド :リ リース ノート、 インス トールおよび

ライセンス』 を参照

合成 Vivado 合成

サポート

ザイ リ ンクス サポート ウェブ ページで提供

注記:1. サポート されているデバイスの一覧は、 Vivado IP カタログを参

照して ください。

2. スタンドアロン ド ライバーの詳細は、 SDK ディ レク ト リ (<install_directory>/SDK/<release>/data/embeddedsw/doc/xilinx_drivers.htm) を参照して ください。 Linux OS およびド ライ

バー サポートの情報は、 Xilinx Wiki ページを参照して くださ

い。

3. サポート されているツールのバージ ョ ンは、 『Vivado Design Suite ユーザー ガイ ド : リ リース ノート、 インス トールおよび

ライセンス』 を参照してください。

MIPI DSI TX Subsystem v1.1 4

PG238 2017 年 4 月 5 日 japan.xilinx.com

第 1章

概要MIPI DSI TX Subsystem を使用する と、 MIPI プロ ト コルに基づいたシステムを簡単に作成できます。 このサブシステムは、 Video Processing Subsystem と MIPI ベースのディ スプレイを接続します。 内部には高速物理層デザイン (D-PHY) があ り、 ディ スプレイ ペリ フェラルを直接接続できます。 サブシステムの構築に必要なハードウェア ブロ ッ クは、 最上位のカスタマイズ パラ メーターで選択します。 図 1-1 にサブシステムのアーキテクチャを示します。

このサブシステムは次のサブ ブロ ッ クで構成されます。

• MIPI D-PHY

• MIPI DSI TX Controller

• AXI Crossbar

X-Ref Target - Figure 1-1

図 1‐1:サブシステムのアーキテクチャ

AXI4-Lite Interface

MIPI DSI Tx Controller

Video InterfaceAXI4-Stream

clk_txp/n

AXI Crossbar

PPI

s_axis_aclk

dphy_clk_200M

s_axis_aresetn

interrupt

data_txp[0]/n[0]

data_txp[1]/n[1]

data_txp[2]/n[2]

data_txp[3]/n[3]

MIPI Display Peripheral

(outside FPGA)

MIPI DSI Tx Subsystem

MIPI DPHY Tx

DPHY CLK

DPHY Lane 0

DPHY Lane 1

DPHY Lane 2

DPHY Lane 3

l

MIPI DPHY Rx

DPHY CLK

DPHY Lane 0

DPHY Lane 1

DPHY Lane 2

DPHY Lane 3

MIPI DSI TX Subsystem v1.1 5

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第 1 章:概要

サブ コアの詳細

MIPI‐DPHY

MIPI D-PHY IP コアは D-PHY TX インターフェイスを実装し、 DSI TX インターフェイス互換の PHY プロ ト コル層をサポート します。 詳細は、 『MIPI D-PHY LogiCORE IP 製品ガイ ド』 (PG202) [参照 4] を参照してください。

MIPI DSI TX Controller

MIPI DSI TX Controller コアは MIPI DSI TX 1.3 仕様で定義された複数の層 (レーン管理層、 下位プロ ト コル、 ピクセル/バイ ト変換など) で構成されます。

DSI TX Controller コアは入力ス ト リーム インターフェイス経由でイ メージ データのス ト リームを受信します。 このコン ト ローラーは、 ターゲッ トのディ スプレイ ペリ フェラルがサポートする解像度と タイ ミ ング要件に基づいて、必要なタイ ミ ング値でプログラムする必要があ り ます。 コン ト ローラーはパケッ ト を生成し、 各種のビデオ送信モード シーケンスに基づいて必要なビデオ タイ ミ ング マーカーを挿入します。 また、 このコアはビデオ フレームの BLLP 期間にコマンド パケッ ト を送信できます。 図 1-2 に、 MIPI DSI TX Controller のサブ ブロ ッ クの詳細を示します。

このコアには次の機能があ り ます。

• 1 レーンあたり 1500Mbps のデータ レートで 1 ～ 4 レーンをサポート : 1 レーンのみの場合よ り も広い帯域幅を利用できます。 ク ロ ッ ク レート を抑えたい場合、 サブシステムはデータ パスのレーン数を増やすこ とによ り、ピーク バス帯域幅をほぼ線形に拡大できます。

• 連続するクロ ッ クを使用して DPHY への PPI 転送を生成。 します

X-Ref Target - Figure 1-2

図 1‐2:サブ ブロック

Lane Management

PHY Protocol Interface

(PPI)

PPI

Control FSM Header/Footer Inserter

Register Interface

AXI4-Lite

Interrupt

Packet Generator

Pixel to byte conversionAXI4-

Stream

MIPI DSI TX Subsystem v1.1 6

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第 1 章:概要

• DSI 仕様で定義されたアルゴ リズムに基づいて ECC および CRC を計算: パケッ ト を構築するには、データ ID とワード カウン ト値を正し く解釈する必要があ り ます。 ECC はパケッ ト ヘッダーについて計算されます。

送信中のエラーを検出するために、 各データ パケッ トに対してチェッ クサムが計算されます。 チェッ クサムは 16 ビッ ト CRC と して実装しています。 生成多項式は x16+x12+x5+x0 です。

CRC はピクセル バイ トについてのみ計算されます。 その他のロング パケッ トの CRC フ ィールドはすべて 0x0000 で埋められます。

• 非ビデオ パケッ ト用のコマンド キュー : ディ スプレイ ペリ フェラルに非ビデオ パケッ ト を送信するために、 送信される必要なコマンド パケッ ト (カラー モードのオン/オフ、 シャ ッ ト ダウン ペリ フェラル コマンドなど) を格納するコマンド キューが実装されます。 コン ト ローラーがビデオ ブランキング期間に利用可能な十分なタイム スロ ッ ト を検出した場合、 これらのコマンドは DSI リ ンクを介して送信されます。

• 3 つのビデオ モードをすべてサポート (非バース ト モードで同期パルスを使用、 非バース ト モードで同期イベン ト を使用、 バース ト モード )

• ピクセル/バイ ト変換: 入力ビデオ ス ト リームは、 『AXI4-Stream Video IP およびシステム デザイン ガイ ド』 (UG934) [参照 3] の推奨事項に準拠するものと されます。 入力ピクセル ス ト リームは、 データ タイプに基づいて、 『MIPI Alliance Standard for DSI』 [参照 1] のセクシ ョ ン 8.8 に詳し く規定された DSI の要件に合わせてバイ ト ス ト リームに変換されます。

RGB コンポーネン トの順序、 パッ ク、 アンパッ クのメカニズムは、 『AXI4-Stream Video IP およびシステム デザイン ガイ ド』 (UG934) [参照 3] と DSI 仕様とで異なり ます。『AXI4-Stream Video IP およびシステム デザイン ガイド』 (UG934) [参照 3] と DSI 仕様を参照して、 コンポーネン トの順序、 パッ ク、 アンパッ クの方式などについて理解してください。

図 1-3 ～図 1-14 に、 AXI4-Stream ビデオ インターフェイスにおける入力ピクセル ス ト リームの順序をデータ タイプと 1 ク ロ ッ クあた りのピクセル数の組み合わせ別に示します。

X-Ref Target - Figure 1-3

図 1‐3: シングル ピクセル RGB888

X-Ref Target - Figure 1-4

図 1‐4: デュアル ピクセル RGB888

X-Ref Target - Figure 1-5

図 1‐5: クワッ ド  ピクセル RGB888

bit0bit23

bit0bit23bit47

bit0bit23bit47bit71bit95

MIPI DSI TX Subsystem v1.1 7

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第 1 章:概要

X-Ref Target - Figure 1-6

図 1‐6: シングル ピクセル RGB666 (Loosely packed)

X-Ref Target - Figure 1-7

図 1‐7:デュアル ピクセル RGB666 (Loosely packed)

X-Ref Target - Figure 1-8

図 1‐8: クワッ ド  ピクセル RGB666 (Loosely packed)

X-Ref Target - Figure 1-9

図 1‐9: シングル ピクセル RGB565

X-Ref Target - Figure 1-10

図 1‐10:デュアル ピクセル RGB565

X-Ref Target - Figure 1-11

図 1‐11: クワッ ド  ピクセル RGB565

X-Ref Target - Figure 1-12

図 1‐12: シングル ピクセル (Compressed)

bit0bit17bit23

bit0bit17bit35bit39

bit0bit17bit35bit53bit71

bit0bit15

bit0bit15bit31

bit0bit15bit31bit47bit63

bit0bit7

MIPI DSI TX Subsystem v1.1 8

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第 1 章:概要

• レジスタでプログラム可能な EoTp の生成をサポート。

• ピクセル転送中のアンダーラン状態の検出、 およびコマンド キュー内でのサポート していないデータ タイプの検出を示す割り込みを生成。

• アクティブ ピクセルの 1 本の水平走査線を 1 つの DSI パケッ ト と して転送。

• 必須の非圧縮ピクセル フォーマッ トである 16bpp (RGB565)、 18bpp (RGB666 packed)、 18bpp (RGB666 loosely packed)、 24bpp (RGB888) をすべてサポート。

• ユーザーが GUI で圧縮されたデータを選択した場合、 コアは圧縮されたデータ タイプを受け入れる。 コアはこれらのデータ ス ト リームを変換せずに渡します。

アプリケーシ ョ ン

MIPI DSI 仕様は、 ホス ト プロセッサとペリ フェラル (通常は LCD などの小型フォーム ファ ク ターのディ スプレイ ) 間の高速シ リアル インターフェイスを定義します。 このインターフェイスは MIPI D-PHY 物理層を使用します。 この仕様は、 携帯電話などのモバイル プラ ッ ト フォームのディ スプレイ用に定義されたものでしたが、 モバイル プラ ッ ト フォームの成功によってスケール メ リ ッ トが高ま り、 DSI ディ スプレイはタブレッ トやポータブル モニターなど、 小型フォーム ファ ク ターのディ スプレイを搭載したその他のアプリ ケーシ ョ ンにも普及しています。

サポート されていない機能

• コマンド モード (双方向 MIPI I/O のサポートが必要)。

• 仕様のオプシ ョ ン機能 (サブ リ ンク )

• バス ターン アラウンド (BTA)

• 非連続クロ ッ ク モード

X-Ref Target - Figure 1-13

図 1‐13:デュアル ピクセル (Compressed)

X-Ref Target - Figure 1-14

図 1‐14: クワッ ド  ピクセル (Compressed)

bit0bit7bit15

bit0bit7bit15bit23bit31

MIPI DSI TX Subsystem v1.1 9

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第 1 章:概要

ライセンスおよび注文情報

ライセンス チェ ッカー

IP にライセンス キーが必要な場合、 そのキーの認証が必要です。 Vivado® デザイン ツールでは、 設計フローにライセンスが必要な IP の使用をゲーティングする、 ライセンス チェッ クポイン トが複数あ り ます。 ライセンス チェッ クが正常に終了する と、 IP の生成が継続されます。 正常に終了しなければ、 IP の生成はエラーとな り停止します。 ライセンス チェッ クポイン トが適用されるのは、 次のツールです。

• Vivado 合成

• Vivado インプリ メンテーシ ョ ン

• write_bitstream (Tcl コマンド )

重要: チェッ クポイン トでは、 IP のライセンス レベルは無視されます。 有効なライセンスの有無のみを検証します。IP ラ イセンス レベルは確認しません。

ライセンスの種類

このザイ リ ンクス IP モジュールは、 ザイ リ ンクス コア ライセンス契約に基づいて提供されます。 このモジュールは、 Vivado® Design Suite に付属します。 シ ミ ュレーシ ョ ンおよびハード ウェアでコアのすべての機能を利用するには、 コアのライセンスをご購入いただく必要があ り ます。 価格および提供状況については、 ザイ リ ンクス販売代理店にお問い合わせください。

詳細は、 MIPI DSI TX Subsystem の製品ページを参照してください。

その他のザイ リ ンクス LogiCORE IP モジュールに関する情報は、 ザイ リ ンクス IP コアのページを参照してください。 その他のザイ リ ンクス LogiCORE IP モジュールおよびツールの価格や提供状況については、 ザイ リ ンクス販売代理店にお問い合わせください。

MIPI DSI TX Subsystem v1.1 10

PG238 2017 年 4 月 5 日 japan.xilinx.com

第 2章

製品仕様

規格

• 『MIPI Alliance Standard for Display Serial Interface DSI v1.3』 [参照 1]

• 出力ピクセル インターフェイス : 『AXI4-Stream Video IP およびシステム デザイン ガイ ド』 (UG934) [参照 3]

• 『MIPI Alliance Standard for Physical Layer D-PHY』 [参照 2]

リソース使用状況

リ ソース使用状況の詳細は、 Performance and Resource Utilization (ウェブ ページ) をご覧ください。

ポートの説明

表 2-1 に、 MIPI DSI TX Subsystemの I/O 信号の説明を示します。

表 2‐1:ポートの説明

信号名 方向 説明

UltraScale+ で共有ロジックをサブシステム外部に配置した場合

clk_txp 出力 D-PHY TX ク ロ ッ ク レーンに対する出力差動シ リ アル データ出力ピン。clk_txn 出力

data_txp[n-1:0] 出力 D-PHY TX データ レーンに対する出力差動シ リ アル データ出力ピン。data_txn[n-1:0] 出力

txbyteclkhs_in 入力 HS (High Speed) 送信バイ ト ク ロ ッ ク。

clkoutphy_in 入力 DPHY シ リアル ク ロ ッ ク。

pll_lock_in 入力 PLL ロ ッ ク インジケーター。

txclkesc_in 入力 エスケープ モード動作に使用するクロ ッ ク。

system_rst_in 入力 サンプル デザイン レベル ロジッ クで使用するアクティブ High のシステム リセッ ト出力。

MIPI DSI TX Subsystem v1.1 11

PG238 2017 年 4 月 5 日 japan.xilinx.com

第 2 章:製品仕様

UltraScale+ で共有ロジックをサブシステム内部に配置した場合

clk_txp 出力 D-PHY TX ク ロ ッ ク レーンに対する出力差動シ リ アル データ出力ピン。clk_txn 出力

data_txp[n-1:0] 出力 D-PHY TX データ レーンに対する出力差動シ リ アル データ出力ピン。data_txn[n-1:0] 出力

txbyteclkhs 出力 HS 送信バイ ト ク ロ ッ ク。

clkoutphy_out 出力 DPHY シ リアル ク ロ ッ ク。

pll_lock_out 出力 PLL ロ ッ ク インジケーター。

txclkesc_out 出力 エスケープ モード動作に使用するクロ ッ ク。

system_rst_out 出力 サンプル デザイン レベル ロジッ クで使用するアクティブ High のシステム リセッ ト出力。

7 シリーズで共有ロジックをサブシステム外部に配置した場合

clk_hs_txp 出力 D-PHY TX ク ロ ッ ク レーンに対する HS 出力差動シ リ アル データ出力ピン。clk_hs_txn 出力

data_hs_txp[n-1:0] 出力 D-PHY TX データ レーンに対する HS 出力差動シ リ アル データ出力ピン。data_hs_txn[n-1:0] 出力

clk_lp_txp 出力 D-PHY TX ク ロ ッ ク レーンに対するロー パワー出力差動シ リ アル データ出力ピン。clk_lp_txn 出力

data_lp_txp[n-1:0] 出力 D-PHY TX データ レーンに対するロー パワー出力差動シ リアル データ出力ピン。data_lp_txn[n-1:0] 出力

txbyteclkhs_in 入力 DPHY に入力し、 HS データ送信に使用します。

oserdes_clk_in 入力 TX ク ロ ッ ク レーンの OSERDES の CLK ピンを接続するために使用します。

oserdes_clk90_in 入力 TX データ レーンの OSERDES の CLK ピンを接続するために使用します。 oserdes_clk_in とは位相を 90° シフ ト した関係にあ り ます。

oserdes_clkdiv_in 入力 TX ク ロ ッ ク レーンの OSERDES の CLKDIV ピンを接続するために使用します。 ソースと して oserdes_clk_in から生成します。

txclkesc_in 入力 エスケープ モード動作に使用するクロ ッ ク。

system_rst_in 入力 システム レベル リセッ ト 。

7 シリーズで共有ロジックをサブシステム内部に配置した場合

clk_hs_txp 出力 D-PHY TX ク ロ ッ ク レーンに対する HS 出力差動シ リ アル データ出力ピン。clk_hs_txn 出力

data_hs_txp[n-1:0] 出力 D-PHY TX データ レーンに対する HS 出力差動シ リ アル データ出力ピン。data_hs_txn[n-1:0] 出力

clk_lp_txp 出力 D-PHY TX ク ロ ッ ク レーンに対するロー パワー出力差動シ リ アル データ出力ピン。clk_lp_txn 出力

data_lp_txp[n-1:0] 出力 D-PHY TX データ レーンに対するロー パワー出力差動シ リアル データ出力ピン。data_lp_txn[n-1:0] 出力

表 2‐1:ポートの説明 (続き)

信号名 方向 説明

MIPI DSI TX Subsystem v1.1 12

PG238 2017 年 4 月 5 日 japan.xilinx.com

第 2 章:製品仕様

txbyteclkhs 出力 HS データの送信に使用されるクロ ッ ク。

oserdes_clk_out 出力 TX ク ロ ッ ク レーンの OSERDES の CLK ピンを接続するために使用します。

oserdes_clk90_out 出力 TX データ レーンの OSERDES の CLK ピンを接続するために使用します。 oserdes_clk_out とは位相を 90° シフ ト した関係にあ り ます。

oserdes_clkdiv_out 出力 TX ク ロ ッ ク レーンの OSERDES の CLKDIV ピンを接続するために使用します。 ソースと して oserdes_clk_out から生成します。

mmcm_lock_out 出力 MMCM ロ ッ ク インジケーター。

txclkesc_out 出力 エスケープ モード動作に使用するクロ ッ ク。

その他のポート

system_rst_out 出力 サンプル デザイン レベル ロジッ クで使用するアクティブ High のシステム リセッ ト出力。

dphy_clk_200M I MIPI DPHY に必要な固定 200MHz ク ロ ッ ク。

サブシステムの s_axi インターフェイスも同じクロ ッ クを使用します。

s_axis_aclk I AXI4-Stream Video ク ロ ッ ク

s_axis_aresetn I AXI リセッ ト 。アクティブ Low (AXI4-Lite およびス ト リーム インターフェイスにも同じ リセッ ト を使用)。

s_axi_* - AXI4-Lite インターフェイス

s_axis_tready O AXI4-Stream インターフェイス

s_axis_tvalid I AXI4-Stream インターフェイス

s_axis_tlast I AXI4-Stream インターフェイス

s_axis_tdata I AXI4-Stream インターフェイス

このポートの幅は、 ピクセルのタイプと 1 ビート あた りのピクセル数によって異なり ます。

s_axis_tkeep I AXI4-Stream インターフェイス

s_axis_tuser I AXI4-Stream インターフェイス

TUSER[0] を使用して、AXI4-Stream ビデオ インターフェイスの Fsync 信号をマッピングします。

コアはこの信号を使用しませんが、 タイ ミ ング レジスタの設定に基づいて FSYNC パケッ ト を生成します。

システム インターフェイス

Interrupt O システム割り込み出力

表 2‐1:ポートの説明 (続き)

信号名 方向 説明

MIPI DSI TX Subsystem v1.1 13

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第 2 章:製品仕様

レジスタ空間

このセクシ ョ ンでは、 MIPI DSI TX Subsystem で利用可能なレジスタについて説明します。 アドレス マップは次の領域に分割されます。

• MIPI DSI TX Controller コア

• MIPI D-PHY コア

各 IP コアには 64K のアドレス空間が割り当てられます。表 2-2 に、MIPI D-PHY レジスタを有効にした場合のシステム ベース アドレスからのオフセッ ト アドレスの例を示します。

MIPI DSI TX Controller コアのレジスタ

表 2-3 に、 ファームウェアからアドレス指定可能な MIPI DSI TX Controller コアの各レジスタの名称、 アドレス、 説明を示します。

表 2‐2:サブコアのアドレス オフセッ ト

IP コア オフセッ ト

MIPI DSI TX Controller 0x0_0000

MIPI D-PHY 0x1_0000

表 2‐3: MIPI DSI TX Controller コアのレジスタ

アドレス オフセッ ト レジスタ名 説明

0x00 コア コンフ ィギュレーシ ョ ン コアのコンフ ィギュレーシ ョ ン オプシ ョ ン

0x04 プロ ト コル コンフ ィギュレーシ ョ ン プロ ト コルのコンフ ィギュレーシ ョ ン オプシ ョ ン

0x08 予約

0x0C 予約

0x10 予約

0x14 予約

0x18 予約

0x1C 予約

0x20 グローバル割り込みイネーブル グローバル割り込みイネーブル レジスタ

0x24 割り込みステータス 割り込みステータス レジスタ

0x28 割り込みイネーブル 割り込みイネーブル レジスタ

0x2C 予約

0x30 コマンド キュー パケッ ト コマンド キューへのパケッ ト入力

0x34 予約

0x38 予約

0x3C 予約

0x40 予約

0x44 予約

0x48 予約

MIPI DSI TX Subsystem v1.1 14

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第 2 章:製品仕様

注記:1. 予約レジスタのビッ トはすべて読み出し専用で、 値は 0 です。

2. レジスタへのアクセスはすべてワード境界に揃っている必要があ り ます。 書き込みス ト ローブはサポート されません。 WSTRB は内部では使用しません。

3. AXI インターフェイスの読み出しおよび書き込みアドレスの下位 7 ビッ ト (6:0) のみがデコード されます。 つま り、 アドレス 0x00 と 0x80 へのアクセスはどちら も同じアドレス 0x00 を読み出すこ とになり ます。

4. この表に記載していないアドレスへの読み出しおよび書き込みを実行してもエラー応答は返されません。

5. ビデオ データの転送が成功するためには、すべてのビデオ タイ ミ ング レジスタが適切にプログラムされている必要があ り ます。

コア コンフ ィギュレーシ ョ ン  レジスタ  (0x00)

動作中にコアおよびソフ トの動作を有効/無効にできます。

0x4C 予約

0x50 タイ ミ ング レジスタ -1 ビデオ タイ ミ ング(5)

0x54 タイ ミ ング レジスタ -2 ビデオ タイ ミ ング(5)

0x58 タイ ミ ング レジスタ -3 ビデオ タイ ミ ング(5)

0x5C タイ ミ ング レジスタ -4 ビデオ タイ ミ ング(5)

0x60 ライン タイム 合計ライン タイム

0x64 BLLP VSA、 VBP、 VFP ラインで利用可能なブランキング パケッ ト ペイロードのサイズ、バイ ト カウン ト (WC)

0x68 予約

0x6C 予約

0x70 予約

0x74 予約

0x78 予約

0x7C 予約

表 2‐4: コア コンフ ィギュレーシ ョ ン  レジスタ  (0x00)

ビッ ト 名前 リセッ ト値 アクセス 説明

31:2 予約 N/A N/A 予約

2 Controller ready

0x1 R コン ト ローラーの動作準備が完了しているかど うかを示します。

ソフ ト リセッ ト またはコアの動作が無効になっている間、コアがすべての動作を停止しているこ とを確認するにはこのステータスを使用します。

0: コン ト ローラーは動作準備が完了していない

1: コン ト ローラーの動作準備が完了している

表 2‐3: MIPI DSI TX Controller コアのレジスタ  (続き)

アドレス オフセッ ト レジスタ名 説明

MIPI DSI TX Subsystem v1.1 15

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第 2 章:製品仕様

プロ ト コル コンフ ィギュレーシ ョ ン  レジスタ  (0x04)

使用するレーン数など、 プロ ト コルに関するオプシ ョ ンを設定できます。

1 Soft Reset 0x0 R/W コアに対するソフ ト リセッ ト 。 このビッ トに 1 を書き込むと、 ISR ビッ トのみを リセッ ト します。 0 を書き込むと、コアのソフ ト リセッ ト状態を解除します。

ソフ ト リセッ トが リ リースされる と、 コアは ISR への新しステータス情報の取り込みを開始します。

0 Core Enable 0x0 R/W コアの動作を有効/無効にします。

0: パケッ トの生成を停止する

1: パケッ トの生成を開始する

無効にする と、 コン ト ローラーはすべての内部 FIFO およびレジスタを リセッ ト して現在の転送を終了します。

有効にする と、 コン ト ローラーは VSS パケッ ト (新規ビデオ フレーム) から処理を開始します。

表 2‐5: プロ ト コル コンフ ィギュレーシ ョ ン  レジスタ  (0x04)

ビッ ト 名前 リセッ ト値 アクセス 説明

31:14 予約 N/A N/A 予約

13 EoTp 0x1 R/W 0: EoTp の生成を無効にする

1: EoTp の生成を有効にする

12:7 Pixel Format 0x3E R ピクセル フォーマッ トのデータ タイプ

0x0E - Packed RGB565

0x1E - Packed RGB666

0x2E - Loosely packed RGB666

0x3E - Packed RGB888

0x0B - Compressed Pixel Stream

6 BLLP Mode 0x0 R/W BLLP のブランキング (BL) または低電力 (LP) を選択します。

0: BLLP 期間にブランキング パケッ ト を送信する

1: BLLP 期間に LP モードを使用する

5 Blanking Packet Type

0x0 R/W BLLP 領域のブランキング パケッ ト タイプ

0: ブランキング パケッ ト (0x19)

1: ヌル パケッ ト (0x09)

4:3 Video Mode 0x0 R/W ビデオ モード送信シーケンス

0x0 - 非バース ト モードで同期パルスを使用する

0x1 - 非バース ト モードで同期イベン ト を使用する

0x2 - バース ト モード

表 2‐4: コア コンフ ィギュレーシ ョ ン  レジスタ  (0x00) (続き)

ビッ ト 名前 リセッ ト値 アクセス 説明

MIPI DSI TX Subsystem v1.1 16

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第 2 章:製品仕様

グローバル割り込みイネーブル レジスタ  (0x20)

割り込みステータス レジスタ  (0x24)

コアの各種エラー /ステータス情報が格納されます。

注記:1. W1C – 1 を書き込むと ク リ アです (レジスタ ビッ ト をク リ アするには、 ユーザーは対応するビッ トに 1 を書き込む必要がある )。

2. Pixel Data Underrun は、 通常のコア動作中には発生しません。 この状態は、 入力データ レートが不十分で出力データ レートに

追いつけないこ とを意味します。

2 予約 N/A 将来のレーン拡張用に予約。

1:0 Active Lanes コアの生成時に設定されたレーン数

R コアの設定されたレーン数

0x0 - 1 レーン

0x1 - 2 レーン

0x2 - 3 レーン

0x3 - 4 レーン

表 2‐6: グローバル割り込みイネーブル レジスタ  (0x20)

ビッ ト 名前 リセッ ト値 アクセス 説明

31:1 予約 N/A N/A 予約

0 Global Interrupt Enable 0x0 R/W システムへのデバイス割り込み出力のマスター イネーブル

1: 有効: IER の対応するビッ ト を使用して割り込みを生成する

0: 無効: IER ビッ トの状態にかかわらず割り込み生成はブロ ッ ク される

表 2‐7:割り込みステータス レジスタ  (0x24)

ビッ ト 名前 リセッ ト値 アクセス 説明

31:3 予約 N/A N/A 予約

2 Command Queue Fifo Full

0x0 R/W1C(1)コマンド キュー FIFO のフル状態が検出される とアサート されます。

1 Unsupported/Reserved Data type

0x0 R/W1C(1)コマンド キュー内でサポート していない、 または予約済みのデータ タイプが検出される とアサート されます。

0 Pixel Data underrun 0x0 R/W1C(1) HACT 送信中にバイ ト ス ト リーム FIFO に十分なピクセルが供給されない場合にアサート されます。 (2)

表 2‐5: プロ ト コル コンフ ィギュレーシ ョ ン  レジスタ  (0x04) (続き)

ビッ ト 名前 リセッ ト値 アクセス 説明

MIPI DSI TX Subsystem v1.1 17

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第 2 章:製品仕様

割り込みイネーブル レジスタ  (0x28)

このレジスタを使用する と、 割り込みステータス レジスタの各エラー /ステータス ビッ ト を選択的に有効にし、 出力ポートへの割り込みを生成できます。 IER ビッ ト を 0 にしても割り込み条件のキャプチャは禁止されず、 ステータス レジスタに格納されます。

ステータス レジスタ  (0x2C)

このレジスタは、 コアのさまざまなステータスをキャプチャします。

コマンド  キュー パケッ ト  (0x30)

シ ョート パケッ トのみがサポート されます。

注記:1. コン ト ローラーはペイロードの内容をそのままの状態で渡し、 ペイロードの内容をチェッ ク しません。 たとえば、 1 つのパラ

メーターを持つジェネ リ ッ ク シ ョート書き込みの第 2 バイ トは、 0x00 でなければなり ません。

表 2‐8:割り込みイネーブル レジスタ  (0x28)

ビッ ト 名前 リセッ ト値 アクセス 説明

31 予約 N/A N/A 予約

2 Command Queue Fifo Full

0x0 R/W コマンド キュー FIFO フル状態が検出されると割り込みを生成します。

1 Unsupported/Reserved Data Type

0x0 R/W サポート していない/予約済みのデータ タイプが検出される と割り込みを生成します。

0 Pixel Data Underrun 0x0 R/W ピクセル データ アンダーラン状態が検出される と割り込みを生成します。

表 2‐9: ステータス レジスタ  (0x2C)

ビッ ト 名前 リセッ ト値 アクセス 説明

31:6 予約 N/A N/A 予約

5:0 Command Queue Vacancy

0x20 R コマンド キュー FIFO が一杯になる前に安全に書き込むこ とができるコマンド キュー エント リの数。

表 2‐10: コマンド  キュー パケッ ト  (0x30)

ビッ ト 名前 リセッ ト値 アクセス 説明

31:24 予約 N/A N/A 予約

コアによって使用されません。0 を書き込むこ とを推奨します。

23:16 Byte-1 0x0 R/W シ ョート パケッ トのバイ ト 1(1)

15:8 Byte-0 0x0 R/W シ ョート パケッ トのバイ ト 0(1)

7:6 VC 0x0 R/W シ ョート パケッ トの VC 値

5:0 Data type 0x0 R/W シ ョート パケッ トのデータ タイプ。

MIPI DSI TX Subsystem v1.1 18

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第 2 章:製品仕様

表 2-16 に、 サポート されるシ ョート パケッ ト データ タイプを示します。 その他のデータ タイプ値を持つコマンド キュー書き込みは無視され、 サポート されないデータ タイプと して ISR 内に示されます。

注記:1. DSI 仕様 (セクシ ョ ン 8.7.2) で定義されているよ うに、 コアが実行コマンドを検出した後、 VSS およびフレーム エンドが検出さ

れるまで、 コマンド キュー パケッ トはそれ以上送信されません。

タイ ミング レジスタ ‐1 (0x50)

バース ト モードの動作中は、 ビデオ データの時間圧縮が行われるため、 水平ラインのアクティブ領域で利用可能な BLLP 期間があ り ます。 バース ト モードでの動作時は、 BLLP バース ト モードの値がプログラムされている必要があり ます。

重要: コン ト ローラーは、 ビデオ データ転送に必要なタイ ミ ング値でプログラムされている必要があ り ます。 タイ ミングの計算例は 「タ イ ミ ング レジスタの計算例」 を参照してください。

タイ ミング レジスタ ‐2 (0x54)

表 2‐11: コマンド  キューのパケッ ト  データ  タイプ

データ  タイプ 説明

0x07 圧縮モード コマンド

0x02 カラー モード (CM) オフ コマンド

0x12 カラー モード (CM) オン コマンド

0x22 シャ ッ ト ダウン ペリ フェラル コマンド

0x32 ターン オン ペリ フェラル コマンド

0x03 ジェネ リ ッ ク シ ョート書き込み、 パラ メーターなし

0x13 ジェネ リ ッ ク シ ョート書き込み、 1 つのパラ メーター

0x23 ジェネ リ ッ ク シ ョート書き込み、 2 つのパラ メーター

0x05 DCS シ ョート書き込み、 パラ メーターなし

0x15 DCS シ ョート書き込み、 1 つのパラ メーター

0x16 実行キュー (1)

0x37 最大リ ターン パケッ ト サイズ

表 2‐12: タイ ミング レジスタ ‐1 (0x50)

ビッ ト 名前 リセッ ト値 アクセス 説明

31:16 HSA 0x0 R/W 水平同期アクティブ幅ブランキング パケッ トのペイロード サイズ、 バイ ト カウン ト (WC)

15:0 BLLP Burst Mode 0x0 R/W VACT 領域の BLLP 期間パケッ トのペイロード サイズ、 バイ ト カウン ト (WC)。 バース ト モードの場合のみ

表 2‐13: タイ ミング レジスタ ‐2 (0x54)

ビッ ト 名前 リセッ ト値 アクセス 説明

31:16 HACT 0x0 R/W アクティブ パー ビデオ ラインのペイロード サイズ、 バイ ト カウン ト (WC)

15:0 VACT 0x0 R/W 垂直アクティブ領域ライン

MIPI DSI TX Subsystem v1.1 19

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第 2 章:製品仕様

タイ ミング レジスタ ‐3 (0x58)

タイ ミング レジスタ ‐4 (0x5C)

ライン  タイム (0x60)

表 2-16 に示すよ うに、 合計ライン タイムは、 設定されたタイ ミ ング パラ メーターと非バース ト /バース ト モードの選択に基づいてコアによってバイ ト カウン トで計算されます。

BLLP タイム (0x64)

合計 BLLP タイムは、 設定されたタイ ミ ング パラ メーターと非バース ト /バース ト モードの選択に基づいて、 コアによってバイ ト カウン トで計算されます。 この期間は、 ビデオ タイ ミ ングの VSA、 VBP、 VACT、 VFP ラインで定義された BLLP 領域を示します。

表 2-17 に示すよ うに、 コアは BLLP 期間を使用してコマンド キュー パケッ ト を受け入れます。

表 2‐14: タイ ミング レジスタ ‐3 (0x58)

ビッ ト 名前 リセッ ト値 アクセス 説明

31:16 HBP 0x0 R/W 水平バッ ク ポーチ ブランキング パケッ ト のペイロード サイズ、 バイ ト カウン ト (WC)

15:0 HFP 0x0 R/W 水平フロン ト ポーチ ブランキングのパケッ ト ペイロード サイズ、 バイ ト カウン ト (WC)

表 2‐15: タイ ミング レジスタ ‐4 (0x5C)

ビッ ト 名前 リセッ ト値 アクセス 説明

31:24 予約 N/A N/A 予約

23:16 VSA 0x0 R/W 垂直同期アクティブ ライン

15:8 VBP 0x0 R/W 垂直バッ ク ポーチ ライン

7:0 VFP 0x0 R/W 垂直フロン ト ポーチ ライン

表 2‐16: ビデオ タイ ミング (ライン  タイム)

ビッ ト 名前 リセッ ト値 アクセス 説明

31:0 Line Time 0x0 R 合計ライン サイズ (バイ ト カウン ト )

表 2‐17: ビデオ タイ ミング (BLLP タイム)

ビッ ト 名前 リセッ ト値 アクセス 説明

31:0 BLLP Time 0x0 R BLLP 期間 (バイ ト カウン ト )。

MIPI DSI TX Subsystem v1.1 20

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第 3章

サブシステムを使用するデザインこの章では、 サブシステムを使用してデザインを完成させるためのガイ ド ラインおよびその他の情報を紹介します。

一般的なデザイン  ガイド ライン

このサブシステムは、 ビデオ パイプの送信パスに組み込んで使用します。 サブシステムへの入力は、 ピクセル データを生成する AXI4-Stream ソースに接続されている必要があ り ます。 サブシステムからは MIPI に準拠したシ リ アル データが出力されます。 出力 PPI インターフェイスは、 スループッ ト要件に基づいて、 サブシステムのカスタマイズ パラ メーター (レーン数など) を使用して調整できます。

MIPI プロ ト コルは出力インターフェイスに対するスロ ッ ト リ ングをサポート していないため、 このサブシステムの入力に接続されるモジュールには、 必要なレートでピクセル データに応じた十分な帯域幅が必要です。

すべての水平タイ ミ ング パラ メーターはバイ ト カウン ト (WC) 単位です。 同じ解像度でも、 パラ メーターは選択されたピクセル タイプ (RGB888 と RGB666 など) によって異なり ます。 WC 値は、 DSI 仕様に定義されたバイ ト カウン トの制限に従う必要があ り ます。 たとえば、 RGB888 のバイ ト カウン トは 3 の倍数でなければなり ません。

タイ ミ ング レジスタの DSI バイ ト カウン ト (WC) の値は、 これらの DSI バイ トに、 ピクセル ク ロ ッ ク ド メ イン内のビデオ イベン トでかかった時間とほぼ同じにする必要があ り ます。

タイ ミング レジスタの計算例

計算された値は、 タイ ミ ング レジスタの設定に使用されます。

コンフ ィギュレーシ ョ ン例 1

タイ ミ ング レジスタの計算には、 次の入力値を使用します。

• ビデオ解像度 - 1920x1080

• ビデオ ク ロ ッ ク - 148.5MHz

• 合計水平ブランキング タイム - 120 ピクセル

• ライン レート - 1000Mbps、 レーン - 4 本

• データ タイプ - RGB888

• 1 ピクセルあたりのバイ ト数 = 3

• ビデオ モード - 同期イベン ト

次の手順に従って、 上記のコンフ ィギュレーシ ョ ン例に基づいて値を生成し、 タイ ミ ング レジスタを設定します。

1. ピクセル ク ロ ッ ク内の合計ライン タイムを計算します。

Pixel Frequency = 148.5MhzPixel clock period = 1000/148.5 = 6.73nsTotal pixel in one line = 1920+120 = 2040 (Active Pixels + Blanking Pixels)Total line time = 2040*6.73 = 13730ns

MIPI DSI TX Subsystem v1.1 21

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第 3 章:サブシステムを使用するデザイン

2. ブランキング タイムを計算します。

Byte clock (PPI) frequency = Line-rate/8 = 1000/8 = 125MhzByte clock period = 1000/125 = 8ns Active pixels per line (HACT) Duration = Pixels* (Bytes per pixel) * Byte clk Period/ Lanes= (1920 * 3 * 8) /4= 11520 nsBlanking time = Line-time - HACT Duration= 13730 - 11520= 2210 nsWord Count (WC) in Bytes to meet "Blanking time" of 2210 ns= Blanking time * Lanes / (Byte Period)= 2210 * 4 / 8= 1105

3. ビデオ モードに基づいてタイ ミ ング パラ メーターを計算します。

Video mode: Sync EventsOne line is composed of HSS + HBP + HACT + HFP Horizontal Sync Start (HSS) -> Short packet ->4 bytesHBP/HACT/HFP -> Long packet -> 4 bytes header + Payload + 2 bytes CRCTotal of 4 + 3*6 = 22 bytes are covered in header and footer.Available blanking WC = 1105- 22 = 1083

4. 利用可能な合計 WC を、 利用可能なブランキング パラ メーター HBP および HFP に分割します。 比が 5:1 とすると、 次の値が得られます。

Horizontal Back Porch (HBP) = 902Horizontal Front Porch (HFP) = 1083 - 902= 181

5. 上記の計算値を使用してタイ ミ ング レジスタを設定します。

HBP = 902(decimal) -> 0x386HFP = 181(decimal) -> 0x0B5

コンフ ィギュレーシ ョ ン例 2

このタイ ミ ング レジスタ計算には、 次の入力値が必要です。

• ビデオ解像度 - 640x480

• ビデオ ク ロ ッ ク - 50MHz

• 合計水平ブランキング タイム - 100 ピクセル

• ライン レート - 500Mbps、 レーン - 2 本

• データ タイプ - RAW8、 1 ピクセルあたりのバイ ト数 = 1

• ビデオ モード - 同期パルス

次の手順に従って、 上記のコンフ ィギュレーシ ョ ン例に基づいて値を生成し、 タイ ミ ング レジスタを設定します。

1. ピクセル ク ロ ッ ク内の合計ライン タイムを計算します。

Pixel Frequency = 50MhzPixel clock period = 1000/50 = 20nsTotal pixel in one line = 640+100 = 740Total line time = 740*20 = 14800 ns

2. ブランキング タイムを計算します。

Byte clock(PPI) frequency = Line-rate/8 = 500/8 = 62.5MhzByte clock period = 1000/62.5 = 16 ns HACT Duration = Pixels* (Bytes per pixel) * Byte clk Period/ Lanes

MIPI DSI TX Subsystem v1.1 22

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第 3 章:サブシステムを使用するデザイン

= (640 * 1 * 16) /2= 5120 nsBlanking time = Line-time - HACT Duration= 14800 - 5120= 9680 nsWC(Bytes) to meet "Blanking time" of 9680 ns= Blanking time * Lanes / (Byte Period)= 9680 * 2 / 16= 1210

3. ビデオ モードに基づいてタイ ミ ング パラ メーターを計算します。

Video mode: Sync PulsesOne line is composed of HSS +HSA + HSE + HBP + HACT + HFP HSS/HSE -> Short packet -> 4 bytesHSA/HBP/HACT/HFP -> Long packet -> 4 bytes header + Payload + 2 bytes CRCTotal of 2*4 + 4*6 = 32 bytes are covered in header and footerAvailable blanking WC = 1210- 32 = 1178

4. 利用可能な合計 WC を、 利用可能なブランキング パラ メーター HSA、 HBP、 および HFP に分割します。 比が 2:2:2 とする と、 次の値が得られます。

Horizontal Sync Active (HSA) = 2*1178/6 = 393Horizontal Back Porch (HBP) = 2*1178/6 = 393Horizontal Front Porch (HFP) = 1178 - 393 - 393 == 393

5. 上記の計算値を使用してタイ ミ ング レジスタを設定します。

HSA = 393(decimal) ' 0x189HBP = 393(decimal) ' 0x189HFP = 392(decimal) ' 0x188

MIPI DSI TX Subsystem v1.1 23

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第 3 章:サブシステムを使用するデザイン

4 レーンを超える  DSI‐TX デザインの実装

既存の MIPI DSI TX Subsystem は、 最大 4 レーンまでサポート します。 4 レーンを超える DSI デザイン (たとえば 8 レーンのデザイン) を実現するためのガイ ド ラインを次に示します。

1. ス ト リーム ソースの後に、 入力ビデオ ス ト リームを 2 つのス ト リーム (イ メージの左半分と右半分) に分割するスプ リ ッ ター モジュールを追加する必要があ り ます。

2. スプ リ ッ ターの各出力を、 1 つの DSI 4 レーン インスタンスに供給します。

3. それに続けて 8 レーンの DSI Receiver を配置し、 分割されたイ メージを結合します。

4. 各 DSI-TX 4 レーン インスタンスのタイ ミ ング パラ メーターは、イ メージ全体ではなく イ メージの半分のタイ ミング パラ メーターに基づいてプログラムする必要があ り ます。

5. DSI-RX 内では、 1 つの DSI インスタンスがイ メージの左半分を再構築し、 も う 1 つの DSI インスタンスがイメージの右半分を再構築します。

図 3-1 に、 2 つの 4 レーン MIPI DSI TX インスタンスを使用した 8 レーンの実装を示します。

X-Ref Target - Figure 3-1

図 3‐1: 8 レーンの DSI の実装

MIPI DSI TX Subsystem v1.1 24

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第 3 章:サブシステムを使用するデザイン

共有ロジック

共有ロジッ クは、 スタンドアロン サブシステムと して、 または 1 つ以上のサブシステム インスタンスを含むよ り大規模なデザインの一部と して使用できる柔軟なアーキテクチャを提供します。 これによ り、 HDL の変更を最小限に抑えてサブシステムを多くの用途に柔軟に利用できるよ うにしています。

MIPI DSI TX Subsystem に共有ロジッ クを含める と、 同じ I/O バンクに属する複数の MIPI DSI TX Subsystem インスタンスで MMCM と PLL を共有できます。

<component_name>_support という名前の階層があ り ます。図 3-2 および図 3-3 に、共有ロジッ ク ブロ ッ クをサブシステムに含めた場合とサンプル デザインに含めた場合の 2 つの階層を示します。図中の <component_name> には生成されたサブシステムの名前が入り ます。 この 2 つの階層の違いは、 サブシステムの境界線です。 共有ロジッ クをどちらに含めるかは、 MIPI DSI TX Subsystem の Vivado IDE の [Shared Logic] タブで設定します。共有ロジッ クは MMCM と PLL が各 1 個、 そして BUFG が最大 4 個含まれます。

X-Ref Target - Figure 3-2

図 3‐2:共有ロジックをサブシステム内部に配置

X-Ref Target - Figure 3-3

図 3‐3:共有ロジックをサブシステム外部に配置

<Component Name>_exdes

<Component Name>_core

<Component Name>_core

MIPI DSI TX Subsystem v1.1 25

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第 3 章:サブシステムを使用するデザイン

共有ロジックをサブシステム内部に配置する場合

[Include Shared Logic in core] をオンにする と、 MMCM と PLL を含むサブシステムが実装され、 PHY 層で必要なクロ ッ クはすべてこの MMCM と PLL で生成されます。

次のいずれかに該当する場合は [Include Shared Logic in core] をオンにします。

• MMCM および PLL で生成したクロ ッ クをユーザーが直接制御する必要がない場合

• 複数のサブシステムを使用したデザインでカスタマイズ内容の異なる複数のサブシステムを管理したい場合

• 複数のサブシステムを使用したシステムでこれが最初の MIPI DSI TX Subsystem の場合

これらのコンポーネン トはサブシステムに含まれ、 これらコンポーネン トの出力ポートがサブシステムの出力と しても使用されます。

共有ロジックをサブシステム外部に配置する場合 

MMCM と PLL はこのサブシステム インスタンスの外部に配置されます。

次のいずれかに該当する場合は [Include Shared logic in example design] をオンにします。

• 複数のサブシステムを使用したデザインでこれが 2 番目の MIPI DSI TX Subsystem インスタンスの場合

• デザイン全体で MIPI DSI TX Subsystem のカスタマイズ内容が 1 つしかない場合

• 入力クロ ッ クに直接アクセスしたい場合

MMCM と PLL を最大限に利用するには、1 つの MIPI DSI TX Subsystem は共有ロジッ クをサブシステムに含めてカスタマイズし、 も う 1 つは共有ロジッ クをサンプル デザインに含めてカスタマイズします。 1 つ目の MIPI DSI TX Subsystem からの MMCM/PLL 出力を 2 つ目のサブシステムへ接続できます。 きめ細かな制御が必要な場合は、[Include Shared Logic in example design] をオンにして、 サンプル デザインに生成された共有ロジッ クをベースにしてユーザー ロジッ クを作成します。

図 3-4 に、共有ロジッ クを含む MIPI DSI TX Subsystem (MIPI_DSI_SS_Master) から共有ロジッ クを含まない MIPI DSI TX Subsystem のインスタンス (MIPI_DSI_SS_Slave00 および MIPI_DSI_SS_Slave01) への共有可能リ ソースの接続を示します。

1 つのコアあたり 1 つの TX ク ロ ッ ク レーンと 1 つの TX データ レーンで構成する場合、1 つの HP I/O バンクに合計 24 個の MIPI DSI TX Subsystem を実装できます。

重要: clkoutphy を共有する場合、 マスター コアと スレーブ コアは同じライン レートに設定する必要があ り ます。

MIPI DSI TX Subsystem v1.1 26

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第 3 章:サブシステムを使用するデザイン

X-Ref Target - Figure 3-4

図 3‐4:サンプル デザインに含まれた共有ロジック

MIPI DSI TX Subsystem v1.1 27

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第 3 章:サブシステムを使用するデザイン

クロッキング

表 3-1 にサブシステムのクロ ッ クを示します。 ク ロ ッ ク周波数は PPI インターフェイス上で選択されたデータ レートに合わせて選択する必要があ り ます。 PPI インターフェイスはスロ ッ ト リ ングをサポート しないため、 入力ビデオ ス ト リームにはピクセル データを供給するのに十分な帯域幅が必要です。

注記:1. s_axis_aclk: このク ロ ッ クの周波数は、 解像度に基づいて最小限必要な周波数以上にする必要があ り ます。 たとえば

1080p@60Hz、 1 ピクセルあたり 8 ビッ トの場合、 最小限必要なピクセル周波数は 148.5MHz です。 したがって、 s_axis_aclk は少

なく と も 148.5MHz 以上にする必要があ り ます。

2. 最大ビデオ ク ロ ッ クは UltraScale+ デバイスで 250MHz、 7 シ リーズ デバイスで 175MHz です。 必要に応じて、 [Pixels Per Clock] の値を 1 から 2 または 4 に変更する と よ り高いスループッ ト を達成できます。

リセッ ト

DSI Transmitter Controller には、 ハード リセッ ト (s_axis_aresetn) と レジスタ ベース リセッ ト (ソフ ト リセッ ト ) が 1 つずつあり ます。

• s_axis_aresetn: すべてのコア ロジッ ク ブロ ッ ク (レジスタを含む ) がパワーオン リセッ トの状態に戻り ます。

• ソフ ト リセッ ト : DSI TX Controller の割り込みステータス レジスタ (ISR) がリセッ ト されます。 コアの動作には影響しません。

このサブシステムには 1 つの外部リセッ ト ポートがあ り ます。

• s_axis_aresetn: サブシステム ブロッ クの リセッ ト (アクティブ Low)。

リセッ ト をシステム全体に伝搬するには、 s_axis_aresetn を dphy_clk_200M の 40 サイクル以上アサートする必要があ り ます。

図 3-5 に、 リセッ ト シーケンスを示します。

表 3‐1:サブシステム クロック

クロック名 説明

s_axis_aclk(1)(2)サブシステムが AXI4-Stream インターフェイスでピクセル ス ト リームを受信するのに使用するクロ ッ ク。

dphy_clk_200M このクロ ッ クの詳細は、 『MIPI D-PHY LogiCORE IP 製品ガイ ド』 (PG202) [参照 4] を参照してください。 サブシステムのレジスタ インターフェイス (s_axi) も同じ 200MHz ク ロ ッ クを使用してサブ コアのレジスタにアクセスします。

MIPI DSI TX Subsystem v1.1 28

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第 3 章:サブシステムを使用するデザイン

表 3-2 に、 MIPI DSI TX Subsystem で利用可能なすべてのリセッ ト と、 各リセッ トの影響を受けるコンポーネン ト を示します。

注記:各リセッ ト (s_axis_aresetn) の影響は、 これらがサブ コアのどのポートに接続されるかによって決ま り ます。 各リセッ ト信号の影響については、 各サブ コアの製品ガイ ドを参照して ください。

プロ ト コルの説明

このセクシ ョ ンでは、 サブシステムのプログラ ミ ング シーケンスについて説明します。 サブシステムのコンポーネン トは、 次の順番にプログラムして有効にします。

1. MIPI DSI TX Controller

2. MIPI D-PHY (レジスタ インターフェイスを有効にした場合)

アドレス マップの例

表 3-3 に、 ベース アドレスが 0x44A0_0000 (32 ビッ ト ) で、 MIPI D-PHY レジスタ インターフェイスを有効にした場合のアドレス マップの例を示します。

X-Ref Target - Figure 3-5

図 3‐5: リセッ ト  シーケンス

表 3‐2:サブシステムのコンポーネン ト

サブ コア s_axis_aresetn

MIPI DSI TX Controller コアの s_axi_aresetn ポートに接続

MIPI DPHY 反転した信号を core_rst ポートに接続

AXI Crossbar aresetn ポートに接続

表 3‐3: アドレス マップ

コア ベース アドレス

MIPI DSI TX Controller 0x44A0_0000

MIPI DPHY 0x44A1_0000

MIPI DSI TX Subsystem v1.1 29

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第 3 章:サブシステムを使用するデザイン

MIPI DSI TX Controller コアのプログラ ミング

MIPI DSI TX Controller のプログラ ミ ング シーケンスについては、 「プログラム シーケンス」 で説明しています。図 3-6 および図 3-7 は、 各シーケンスを図で表したものです。

プログラム シーケンス

このシーケンスは、 入力ス ト リーム インターフェイス上で受信したビデオ データに必要なビデオ マーキング パケッ ト を組み込んで転送する一般的な手順を示しています。

ケース 1: プログラムでタイ ミング値をセッ ト し、 コアを有効にする

1. (たとえば、 リセッ ト後やコアを無効にした後) コアを有効にする前に、 core_config レジスタを読み出して control ready ビッ トが 1 であるこ とを確認します。

2. 必要に応じて、 プロ ト コル コンフ ィギュレーシ ョ ン レジスタでビデオ モード、 EoTp などを設定します。

3. ペリ フェラルの解像度と タイ ミ ングの要件に基づいて、 ビデオ フレーム内で送信される各種パケッ ト (HBP、HFP、 HSA、 HACT など) のワード カウン ト値を計算します。

4. コアを有効にして、 入力インターフェイスにビデオ ス ト リームを送信します。

5. コアは必要なマーカーの追加を開始します。 内部タイ ミ ングがビデオのアクティブな部分に達する と、 入力ビデオ ス ト リームがすべて送信されます。

6. このシーケンス全体を通して、 外部割り込み (有効になっている場合) を継続的にポーリ ングまたは待機し、 割り込みステータス レジスタを読み出してエラー /ステータスがレポート されていないかを確認します。

ケース 2: プログラムで異なるタイ ミング値を設定する

1. 「ケース 1: プログラムでタイ ミ ング値をセッ ト し、 コアを有効にする」 で説明した、 最初の値のセッ トのシーケンスに従います。

2. コアの動作中にいつでも次の設定値をプログラムできます。

3. コアはフレーム境界で自動的に新しい設定値を採用します。

X-Ref Target - Figure 3-6

図 3‐6: コアのプログラ ミング シーケンス ‐ 1

MIPI DSI TX Subsystem v1.1 30

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第 3 章:サブシステムを使用するデザイン

ケース 3: コアを無効化/有効化する

1. コアの動作中にいつでも core_config レジスタを使用してコアを無効にできます。

2. コアを無効にした後、 core_config レジスタで control ready ビッ トがセッ ト されるまで待機/ポーリ ングする必要があ り ます。

3. 新しい設定値をプログラムした後、 コアを再有効化できます。

注記: コアの動作中に bllp_mode および blanking packet type の値を変更する と、その変更は次の BLLP 期間で有効になり ます。

MIPI D‐PHY IP コアのプログラ ミング

MIPI D-PHY IP コアのプログラ ミ ングの詳細は、『MIPI D-PHY LogiCORE IP 製品ガイ ド』 (PG202) [参照 4] を参照してください。

X-Ref Target - Figure 3-7

図 3‐7: コアのプログラ ミング シーケンス ‐ 2

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第 4章

デザイン  フローの手順この章では、 サブシステムのカスタマイズと生成、 制約、 およびシ ミ ュレーシ ョ ン/合成/インプリ メンテーシ ョ ンの手順について説明します。 一般的な Vivado® デザイン フローおよび IP インテグレーターの詳細は、 次の Vivado Design Suite ユーザー ガイ ドを参照して ください。

• 『Vivado Design Suite ユーザー ガイ ド : IP インテグレーターを使用した IP サブシステムの設計』 (UG994) [参照 8]

• 『Vivado Design Suite ユーザー ガイ ド : IP を使用した設計』 (UG896) [参照 9]

• 『Vivado Design Suite ユーザー ガイ ド : 入門』 (UG910) [参照 10]

• 『Vivado Design Suite ユーザー ガイ ド : ロジッ ク シ ミ ュレーシ ョ ン』 (UG900) [参照 11]

サブシステムのカスタマイズおよび生成

こ こでは、 ザイ リ ンクス ツールを使用し、 Vivado Design Suite でサブシステムをカスタマイズおよび生成する方法について説明します。

Vivado IP インテグレーターでサブシステムをカスタマイズおよび生成する場合は、 『Vivado Design Suite ユーザー ガイ ド : IP インテグレーターを使用した IP サブシステムの設計』 (UG994) [参照 8] を参照してください。 IP インテグレーターは、 デザインの検証または生成時に一部のコンフ ィギュレーシ ョ ン値を自動的に計算する場合があ り ます。値が変わるかど うかを確認するには、 この章のパラ メーターの説明を参照してください。 パラ メーター値を確認するには、 Tcl コンソールから validate_bd_design コマンドを実行してください。

IP はユーザー デザインに合わせてカスタマイズできます。 それには、 サブシステムに関連する各種パラ メーターの値を次の手順に従って指定します。

1. Vivado IP カタログから IP を選択します。

2. 選択した IP をダブルク リ ッ クするか、 ツールバーまたは右ク リ ッ ク メニューから [Customize IP] コマンドをクリ ッ ク します。

詳細は、 『Vivado Design Suite ユーザー ガイ ド : IP を使用した設計』 (UG896) [参照 9] および 『Vivado Design Suite ユーザー ガイ ド : 入門』 (UG910) [参照 10] を参照してください。

注記: この章の図には Vivado 統合設計環境 (IDE) のスク リーンシ ョ ッ トが使用されていますが、 現在のバージ ョ ンとはレイアウ トが異なる場合があ り ます。

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第 4 章:デザイン フローの手順

図 4-1 に、 サブシステムの設定画面を示します。

[Component Name]: こ こで設定した名前が、 サブシステムの最上位ラ ッパー ファ イルの名前と して使用されます。下位のネッ ト リ ス トは、 元の名前のままです。 設定する名前は最初の 1 文字を小文字のアルファベッ ト と し、 2 文字目以降は a ～ z、 0 ～ 9、 アンダースコア (_) を組み合わせる必要があ り ます。 デフォルトは mipi_dsi_tx_subsystem_0 です。

[Configuration] タブ

[Configuration] タブでは、 コアに関連するコンフ ィギュレーシ ョ ン パラ メーターを設定します。

[DSI Lanes]: サブシステムの D-PHY レーン数を指定します。

[Input Pixels per beat]: 1 ク ロ ッ クあた りに AXI-4 Stream ビデオ インターフェイス上で受信するピクセル数を指定します。

[DSI Data type]: DSI プロ ト コルに従ってデータ タイプ (ピクセル フォーマッ ト ) を指定します (RGB888、 RGB565、RGB666_L、 RGB666_P、 Compressed)。

[CRC Generation logic]: オンにする と、 ロング パケッ トの CRC 生成ロジッ クを含めます。

[Line Rate (Mbps)]: MIPI D-PHY コアのライン レート を選択します。 最大ライン レートは UltraScale+ デバイスで 1500Mb/s、 7 シ リーズ デバイスで 1250Mb/s です。

[LPX Period (ns)]: 送信されるローパワー ステート期間の長さを指定します。

[Enable AXI-4 Lite Register I/F]: オンにする と MIPI D-PHY コアのレジスタ インターフェイスが有効になり ます。

[Infer OBUFTDS for 7 series HS outputs]: オンにする と、 HS 出力の OBUFTDS が推論されます。

注記: このオプシ ョ ンは 7 シ リーズの D-PHY TX コンフ ィギュレーシ ョ ンの場合のみ設定可能です。 抵抗回路に基づいた D-PHY 互換ソ リ ューシ ョ ンではこのオプシ ョ ンを使用するこ とを推奨します。 詳細は、 『D-PHY ソ リ ューシ ョン』 (XAPP894) [参照 15] を参照してください。

X-Ref Target - Figure 4-1

図 4‐1: カスタマイズ画面 ‐ [Configuration] タブ

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第 4 章:デザイン フローの手順

[Shared Logic] タブ

[Shared Logic] タブでは共有ロジッ クをどこに含めるかを設定します。 図 4-2 にサブシステムの共有ロジッ ク設定画面を示します。

[Shared Logic]: MMCM と PLL をコアに含めるかサンプル デザインに含めるかを選択します。次のどちらかを選択できます。

• [Include Shared Logic in core]

• [Include Shared Logic in example design]

X-Ref Target - Figure 4-2

図 4‐2: カスタマイズ画面 ‐ [Shared Logic] タブ

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第 4 章:デザイン フローの手順

[Pin Assignment] タブ

[Pin Assignment] タブではピン割り当てを設定します。 図 4-3 にサブシステムのピン割り当て設定画面を示します。

注記: このタブは 7 シ リーズ デバイスのコンフ ィギュレーシ ョ ンでは使用できません。

[HP IO Bank Selection]: ク ロ ッ ク レーンおよびデータ レーンを実装する HP I/O バンクを選択します。

[Clock Lane]: ク ロ ッ ク レーンの LOC を選択します。 選択した HP I/O バンク内の I/O バイ ト グループを決定します。

[Data Lane 0/1/2/3]: [Clock Lane] の選択に基づいてデータ レーン 0、 1、 2、 3 の LOC が表示されます。

X-Ref Target - Figure 4-3

図 4‐3: カスタマイズ画面 ‐ [Shared Logic] タブ

MIPI DSI TX Subsystem v1.1 35

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第 4 章:デザイン フローの手順

ユーザー パラメーター

表 4-1 に、 Vivado IDE のフ ィールド とユーザー パラ メーターの対応関係を示します。 ユーザー パラ メーターは Tcl コンソールに表示できます。

出力の生成

詳細は、 『Vivado Design Suite ユーザー ガイ ド : IP を使用した設計』 (UG896) [参照 9] を参照してください。

表 4‐1: Vivado IDE のパラメーターとユーザー パラメーターの対応

ユーザー パラメーターVivado IDE のパラメーター

デフォルト値 設定可能な値

DSI_LANES [DSI Lanes] 1 ～ 4 最大 4 レーン

DSI_DATATYPE [DSI Data type] RGB888 RGB666 (Loosely、 Packed)、 RGB565、 RGB888、Compressed Pixel Stream

(DSI 仕様のセクシ ョ ン 10.2.1 に記載されているフォーマッ トのみサポート される )

DSI_CRC_GEN [CRC Generation logic]

1 0: ロング パケッ トの CRC を計算せず、0x0000 に固定

1: ロング パケッ トの CRC を計算する

DSI_PIXELS [Input Pixels per beat]

1 入力ス ト リーム インターフェイスで受信する 1 ビート あた りのピクセル数

1 ビート あた り 1 ピクセル

1 ビート あた り 2 ピクセル

1 ビート あた り 4 ピクセル

DHY_LINERATE [Line Rate (Mbps)] 1000 80 ～ 1500Mb/s

DPHY_LPX_PERIOD [LPX Period (ns)] 50 50 ～ 100 (ns)

DPHY_EN_REGIF [Enable AXI-4 Lite Register I/F]

0 0: DPHY のレジスタ インターフェイスを無効にする

1: DPHY のレジスタ インターフェイスを有効にする

SupportLevel [Shared Logic] 0

HP_IO_BANK_SELECTION [HP IO Bank Selection]

選択したデバイスによる

CLK_LANE_IO_LOC [Clock Lane] 選択したデバイスによる

DATA_LANE0_IO_LOC [Data Lane0] 選択したデバイスによる

DATA_LANE1_IO_LOC [Data Lane1] 選択したデバイスによる

DATA_LANE2_IO_LOC [Data Lane2] 選択したデバイスによる

DATA_LANE3_IO_LOC [Data Lane 3] 選択したデバイスによる

C_EN_HS_OBUFTDS [Infer OBUFTDS for 7Series HS outputs]

0 7 シ リーズ デバイスで OBUFTDS を有効にする

MIPI DSI TX Subsystem v1.1 36

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第 4 章:デザイン フローの手順

サブシステムへの制約

こ こでは、 Vivado Design Suite でサブシステムに制約を指定する方法について説明します。

必須の制約

このセクシ ョ ンは、 このサブシステムには適用されません。

デバイス、 パッケージ、 スピード  グレードの選択

このセクシ ョ ンは、 このサブシステムには適用されません。

クロック周波数

「ク ロ ッキング」 を参照してください。

クロック管理

MIPI DSI TX Subsystem のサブ コアである MIPI D-PHY は MMCM を使用して汎用インターコネク ト ク ロ ッ クを生成し、 PLL を使用して PHY のシ リ アル ク ロ ッ ク とパラレル ク ロ ッ クを生成します。 MMCM への入力は、 『MIPI D-PHY LogiCORE IP 製品ガイ ド』 (PG202) [参照 4] の 「ク ロ ッ ク周波数」 で示したよ うに制約されます。 ク ロ ッ ク管理には、 これ以上の制約は必要あ り ません。

クロック配置

このセクシ ョ ンは、 このサブシステムには適用されません。

バンク設定

MIPI DSI TX Subsystem は、 [Pin Assignment] タブのオプシ ョ ンを使用して HP I/O バンクを選択します。ク ロ ッ ク レーンとデータ レーンは、 選択した I/O バンクの BITSLICE に実装されます。

ト ランシーバーの配置

このセクシ ョ ンは、 このサブシステムには適用されません。

I/O 規格と配置

UltraScale+ ファ ミ リでは、 MIPI 規格のシ リアル I/O ポートは XDC ファ イルで I/O 規格に MIPI_DPHY_DCI を使用します。 デザインのすべての入出力ポートに対して、 XDC ファ イルで LOC および I/O 規格を指定する必要があ り ます。 UltraScale+ デザインの場合、 MIPI DSI TX Subsystem の MIPI D-PHY サブ コアは、 IP のカスタマイズ時に選択したピンに対して I/O ピン LOC を生成します。7 シ リーズ MIPI D-PHY IP デザインの場合、 I/O ピン LOC は提供されません。 7 シ リーズの場合は、 TX ク ロ ッ ク レーンに対してクロ ッ ク兼用 I/O を手動で選択し、 MIPI D-PHY TX の I/O バンク内の I/O を選択する必要があ り ます。

UltraScale+ の MIPI D-PHY TX IP コアの場合、 VRP ピンが接続された I/O バンクを選択するこ とを推奨します。 VRP ピンがデバイスの同じ I/O カラムの別の I/O バンクに存在する場合、 次に示す DCI_CASCADE XDC 制約を使用します。 この例では、 I/O バンク 65 に VPR ピンがあ り、 D-PHY TX IP が I/O バンク 66 を使用しているものと します。

set_property DCI_CASCADE {66} [get_iobanks 65]

MIPI DSI TX Subsystem v1.1 37

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第 4 章:デザイン フローの手順

シ ミ ュレーシ ョ ン

Vivado シ ミ ュレーシ ョ ン コンポーネン トについて、 またサポート されているサードパーティ ツールについては、『Vivado Design Suite ユーザー ガイ ド : ロジッ ク シ ミ ュレーシ ョ ン』 (UG900) [参照 11] を参照して ください。

合成およびインプリ メンテーシ ョ ン

合成およびインプ リ メンテーシ ョ ンの詳細は、 『Vivado Design Suite ユーザー ガイ ド : IP を使用した設計』 (UG896) [参照 9] を参照して ください。

MIPI DSI TX Subsystem v1.1 38

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付録 A

検証、 互換性、 相互運用性MIPI DSI TX Subsystem は、 シ ミ ュレーシ ョ ンとハード ウェア テス トの両方で検証されています。 コアの検証には、高度にパラ メーター指定可能な ト ランザクシ ョ ン ベースのシ ミ ュレーシ ョ ン テス ト手法が用いられています。 テストの内容は次のとおりです。

• 各種レーンの組み合わせと複数のライン レート

• シ ョート /ロング パケッ ト、 各種ピクセル フォーマッ ト、 ビデオ モードでの HS (High Speed) データ受信

• あらゆるケースのインターリーブ (データ タイプおよび仮想チャネル)

• 1 ク ロ ッ クあた りの出力ピクセルとピクセル タイプのすべての組み合わせ

• エラー状態からの回復

• レジスタ読み出し /書き込みアクセス

ハードウェアでの検証

MIPI CSI-2 RX サブシステムは、 ザイ リ ンクス評価プラ ッ ト フォームを使用してハード ウェアで機能、 性能、 信頼性をテス ト しています。 すべてのモジュールを対象とする MIPI CSI-2 RX サブシステムの検証環境は、 個々のモジュールのパラ メーターすべてをテス トできるよ う、 常に変更されています。

MIPI CSI-2 RX サブシステムの一連のテス ト シナリオは、表 A-1 に示すザイ リ ンクス開発ボードを使用して検証しています。 これらのボードを使用する と、 シ リ アル ラ インで受信した各種シ ョート /ロング パケッ ト を MIPI CSI-2 RX サブシステムで処理するシステム デザインのプロ ト タイプを作成できます。

7 シ リーズ デバイスは MIPI IOB をネイティブにはサポート していません。 MIPI IP は HP バンク I/O または HR バンク I/O、 あるいはその両方をターゲッ トにして実装する必要があ り ます。 MIPI IOB 準拠のソ リ ューシ ョ ンおよびガイダンスの詳細は、 『D-PHY ソ リ ューシ ョ ン』 (XAPP894) [参照 15] を参照してください。

表 A‐1:ザイリンクス開発ボード

ターゲッ ト  ファ ミ リ   評価ボード 特性評価ボード

Zynq® UltraScale+™ MPSoC ZCU102 N/A

MIPI DSI TX Subsystem v1.1 39

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付録 B

デバッグこの付録では、 ザイ リ ンクス サポート ウェブサイ ト よ り入手可能な リ ソースおよびデバッグ ツールについて説明します。

ヒン ト : IP の生成にエラーが発生し停止した場合、 ライセンスに問題がある可能性があ り ます。 詳細は、 第 1 章の「ライセンス チェッカー」 を参照してください。

ザイリンクス ウェブサイ ト

MIPI DSI Transmitter Subsystem を使用した設計およびデバッグでヘルプが必要な場合は、 ザイ リ ンクス サポート ウェブ ページから製品の資料、 リ リース ノート、 アンサーなどを参照するか、 テクニカル サポートでサービス 璃久エスをと作成してください。

資料

この製品ガイ ドは MIPI DSI Transmitter Subsystem に関する主要資料です。 このガイ ド、 並びに設計プロセスで使用する各製品の関連資料はすべて、 ザイ リ ンクス サポート ウェブ ページ (http://japan.xilinx.com/support) または Xilinx Documentation Navigator から入手できます。

Xilinx Documentation Navigator は、 ダウンロード ページからダウンロードできます。 このツールの詳細および機能は、 インス トール後にオンライン ヘルプを参照してください。

アンサー

アンサーには、 よ く発生する問題についてその解決方法、 およびザイ リ ンクス製品に関する既知の問題などの情報が記載されています。 アンサーは、 ユーザーが該当製品の最新情報にアクセスできるよ う作成および管理されています。

このコアに関するアンサーの検索には、 ザイ リ ンクス サポート ウェブ ページにある検索ボッ クスを使用します。よ り的確な検索結果を得るには、 次のよ うなキーワードを使用してください。

• 製品名

• ツールで表示される メ ッセージ

• 問題の概要

検索結果は、 フ ィルター機能を使用してさ らに絞り込むこ とができます。

MIPI DSI Transmitter Subsystem に関するマスター アンサー

AR: 66769

MIPI DSI TX Subsystem v1.1 40

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付録 B:デバッグ

テクニカル サポート

ザイ リ ンクスは、 製品資料の説明に従って使用されている LogiCORE™ IP 製品に対するテクニカル サポート をザイリ ンクス サポート ウェブ ページで提供しています。 次のいずれかに該当する場合、 タイ ミ ング、 機能、 サポートは保証されません。

• 資料で定義されていないデバイスにソ リ ューシ ョ ンをインプリ メン ト した場合。

• 資料で定義されている許容範囲を超えてカスタマイズした場合。

• 「DO NOT MODIFY」 と されているデザイン セクシ ョ ンに変更を加えた場合。

ザイ リ ンクスでは、 さ らにヘルプが必要なカスタマーに対して、 テクニカル サポート を提供しています。

ザイ リ ンクス テクニカル サポートへのお問い合わせは、 ザイ リ ンクス サポート ウェブ ページを参照してください。

デバッグ ツール

MIPI DSI Transmitter Subsystem デザインの問題を解決するには、 数多くのツールを利用できます。 さまざまな状況をデバッグするのに有益なツールを理解しておく こ とが重要です。

Vivado Design Suite のデバッグ機能

Vivado® Design Suite のデバッグ機能は、Logic Analyzer および Virtual I/O コアをユーザー デザインに直接挿入します。デバッグ機能を使用する と、 ト リガー条件を設定して、 アプリ ケーシ ョ ンおよび統合ブロッ クのポート信号をハード ウェアに取り込むこ とができます。 取り込まれた信号は、 その後解析できます。 Vivado IDE のこの機能は、 ザイリ ンクス デバイスで実行されるデザインの論理デバッグおよび検証に使用されます。

Vivado ロジッ ク解析は次の IP ロジッ ク デバッグ コアと共に使用されます。

• ILA 2.0 (およびそれ以降のバージ ョ ン)

• VIO 2.0 (およびそれ以降のバージ ョ ン)

詳細は、 『Vivado Design Suite ユーザー ガイ ド : プログラムおよびデバッグ』 (UG908) [参照 13] を参照して ください。

ハードウェア デバッグ

ハードウェアの問題は、 リ ンク立ち上げ時の問題から、 テス ト後に生じる問題までさまざまです。 こ こでは、 一般的な問題のデバッグ手順を説明します。 Vivado のデバッグ機能は、 ハード ウェア デバッグに有益な リ ソースです。次の各セクシ ョ ンに示す信号を Vivado のデバッグ機能でプローブするこ とで、 個々の問題をデバッグできます。

一般的なチェ ック

• MIPI DPHY コアと MIPI DSI TX Controller コアがどちら も有効になっているこ とをレジスタを読み出して確認します。

• コアの通常の動作中にアンダーラン状態が報告されないこ とを確認します。 MIPI DSI TX Controller の割り込みステータス レジスタで line buffer full ビッ トがセッ ト されていないこ とを確認します。

MIPI DSI TX Subsystem v1.1 41

PG238 2017 年 4 月 5 日 japan.xilinx.com

付録 B:デバッグ

インターフェイスのデバッグ

AXI4‐Lite インターフェイス

デフォルトがすべて 0 でないレジスタから読み出して、 インターフェイスが機能しているこ とを確認します。 読み出しタイ ミ ング図は、 図 B-1 を参照してください。 読み出しアドレスが有効になる と出力 s_axi_arready がアサート され、 読み出しデータ /応答が有効になる と s_axi_rvalid がアサート されます。 インターフェイスが応答しない場合は、 次を確認します。

• lite_aclk 入力が接続されており、 ト グルしているこ とを確認します。

• インターフェイスが リセッ ト状態に保持されていないこ とを確認します (lite_aresetn はアクティブ Low)。

• メ インのサブシステム ク ロ ッ クが ト グルしており、 イネーブル信号がアサート されているこ とを確認します。

• シ ミ ュレーシ ョ ンが実行されている場合はシ ミ ュレーシ ョ ン、 またはデバッガーのキャプチャ機能を使用して、波形が AXI4-Lite インターフェイスへのアクセスに適しているこ とを確認します。

AXI4‐Stream インターフェイス

データが送信または受信されていない場合は、 次を確認します。

• <interface_name>_tvalid 入力がアサート された後、 送信の <interface_name>_tready が Low のままになる場合、 コアはデータを送信できません。

• 受信の <interface_name>_tvalid が Low のままになる場合、 コアはデータを受信しません。

• video_aclk および dphy_clk_200M 入力が接続されており、 ト グルしているこ とを確認します。

• サブシステムの設定を確認します。

• サブシステムの割り込みステータス レジスタで Stream line buffer full ビッ トがセッ ト されていないこ とを確認します。

X-Ref Target - Figure B-1

図 B‐1: AXI4‐Lite のタイ ミング

MIPI DSI TX Subsystem v1.1 42

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付録 C

アプリケーシ ョ ン  ソフ トウェア開発ソフ ト ウェア ド ラ イバーの情報は現在提供されていません。

MIPI DSI TX Subsystem v1.1 43

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付録 D

その他のリソースおよび法的通知

ザイリンクス リソース

アンサー、 資料、 ダウンロード、 フォーラムなどのサポート リ ソースは、 ザイ リ ンクス サポート サイ ト を参照してください。

参考資料

次の資料は、 この製品ガイ ドの補足資料と して役立ちます。

注記:日本語版のバージ ョ ンは、 英語版よ り古い場合があ り ます。

1. 『MIPI Alliance Standard for Display Serial Interface DSI』 : mipi.org/specifications/display-interface

2. 『MIPI Alliance Standard for Physical Layer D-PHY』 : mipi.org/specifications/physical-layer

3. 『AXI4-Stream Video IP およびシステム デザイン ガイ ド』 (UG934)

4. 『MIPI D-PHY LogiCORE IP 製品ガイ ド』 (PG202: 英語版、 日本語版)

5. 『AXI Interconnect LogiCORE IP 製品ガイ ド』 (PG059)

6. 『AXI IIC Bus Interface LogiCORE IP 製品ガイ ド』 (PG090)

7. 『Vivado Design Suite: AXI リ ファレンス ガイ ド』 (UG1037: 英語版、 日本語版)

8. 『Vivado Design Suite ユーザー ガイ ド : IP インテグレーターを使用した IP サブシステムの設計』 (UG994: 英語版、日本語版)

9. 『Vivado Design Suite ユーザー ガイ ド : IP を使用した設計』 (UG896: 英語版、 日本語版)

10. 『Vivado Design Suite ユーザー ガイ ド : 入門』 (UG910: 英語版、 日本語版)

11. 『Vivado Design Suite ユーザー ガイ ド : ロジッ ク シ ミ ュレーシ ョ ン』 (UG900: 英語版、 日本語版)

12. 『ISE から Vivado Design Suite への移行ガイ ド』 (UG911: 英語版、 日本語版)

13. 『Vivado Design Suite ユーザー ガイ ド : プログラムおよびデバッグ』 (UG908: 英語版、 日本語版)

14. 『Vivado Design Suite ユーザー ガイ ド : インプリ メンテーシ ョ ン』 (UG904: 英語版、 日本語版)

15. 『D-PHY ソ リ ューシ ョ ン』 (XAPP894: 英語版、 日本語版)

MIPI DSI TX Subsystem v1.1 44

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付録 D: その他のリソースおよび法的通知

改訂履歴

次の表に、 この文書の改訂履歴を示します。

法的通知本通知に基づいて貴殿または貴社 (本通知の被通知者が個人の場合には 「貴殿」、 法人その他の団体の場合には 「貴社」。 以下同じ ) に開示される情報 (以下 「本情報」 といいます) は、 ザイ リ ンクスの製品を選択および使用するこ とのためにのみ提供されます。 適

用される法律が許容する最大限の範囲で、 (1) 本情報は 「現状有姿」、 およびすべて受領者の責任で (with all faults) とい う状態で提供

され、 ザイ リ ンクスは、 本通知をもって、 明示、 黙示、 法定を問わず (商品性、 非侵害、 特定目的適合性の保証を含みますがこれ

らに限られません)、 すべての保証および条件を負わない (否認する ) ものと します。 また、 (2) ザイ リ ンクスは、 本情報 (貴殿または

貴社による本情報の使用を含む) に関係し、 起因し、 関連する、 いかなる種類 ・ 性質の損失または損害についても、 責任を負わな

い (契約上、 不法行為上 (過失の場合を含む)、 その他のいかなる責任の法理によるかを問わない) ものと し、 当該損失または損害に

は、 直接、 間接、 特別、 付随的、 結果的な損失または損害 (第三者が起こした行為の結果被った、 データ、 利益、 業務上の信用の

損失、 その他あらゆる種類の損失や損害を含みます) が含まれるものと し、 それは、 たとえ当該損害や損失が合理的に予見可能で

あったり、 ザイ リ ンクスがそれらの可能性について助言を受けていた場合であったと しても同様です。 ザイ リ ンクスは、 本情報に

含まれるいかなる誤り も訂正する義務を負わず、 本情報または製品仕様のアップデート を貴殿または貴社に知らせる義務も負いま

せん。 事前の書面による同意のない限り、 貴殿または貴社は本情報を再生産、 変更、 頒布、 または公に展示してはなり ません。 一

定の製品は、 ザイ リ ンクスの限定的保証の諸条件に従う こ と となるので、 https://japan.xilinx.com/legal.htm#tos で見られるザイ リ ンク

スの販売条件を参照してください。 IP コアは、 ザイ リ ンクスが貴殿または貴社に付与したライセンスに含まれる保証と補助的条件

に従う こ とにな り ます。 ザイ リ ンクスの製品は、 フェイルセーフと して、 または、 フェイルセーフの動作を要求するアプリ ケー

シ ョ ンに使用するために、 設計されたり意図されたり していません。 そのよ うな重大なアプリ ケーシ ョ ンにザイ リ ンクスの製品を

使用する場合のリ スク と責任は、 貴殿または貴社が単独で負う ものです。 https://japan.xilinx.com/legal.htm#tos で見られるザイ リ ンク

スの販売条件を参照してください。

自動車用のアプリケーシ ョ ンの免責条項

オートモーティブ製品 (製品番号に 「XA」 が含まれる ) は、 ISO 26262 自動車用機能安全規格に従った安全コンセプ ト または余剰性

の機能 ( 「セーフティ設計」 ) がない限り、 エアバッグの展開における使用または車両の制御に影響するアプリ ケーシ ョ ン ( 「セー

フティ アプリ ケーシ ョ ン」 ) における使用は保証されていません。 顧客は、 製品を組み込むすべてのシステムについて、 その使用

前または提供前に安全を目的と して十分なテス ト を行う ものと します。 セーフティ設計なしにセーフティ アプリ ケーシ ョ ンで製品

を使用する リ スクはすべて顧客が負い、 製品の責任の制限を規定する適用法令および規則にのみ従う ものと します。

© Copyright 2016-2017 Xilinx, Inc. Xilinx、 Xilinx のロゴ、 Artix、 ISE、 Kintex、 Spartan、 Virtex、 Vivado、 Zynq、 およびこの文書に含

まれるその他の指定されたブランドは、 米国およびその他各国のザイ リ ンクス社の商標です。 すべてのその他の商標は、 それぞれ

の保有者に帰属します。

この資料に関するフ ィードバッ クおよびリ ンクなどの問題につきましては、 jpn_trans_feedback@xilinx.com まで、 または各ページの

右下にある [フ ィードバッ ク送信] ボタンをク リ ッ クする と表示されるフォームからお知らせください。 フ ィードバッ クは日本語で

入力可能です。 いただきましたご意見を参考に早急に対応させていただきます。 なお、 このメール アドレスへのお問い合わせは受

け付けており ません。 あらかじめご了承ください。

日付 バージョ ン 内容

2017 年 4 月 5 日 1.1 • MIPI D-PHY 3.1 の変更点を反映。

2016 年 10 月 5 日 1.1 • MIPI D-PHY 3.0 の変更点を反映。

• 7 シ リーズのサポート。

• タイ ミ ング レジスタ計算手順の詳細と 4 レーンを超えるデザインの実装を追加。

2016 年 04 月 6 日 1.0 初版。