Low-Power Advanced 32-bit Mono DAC with HP - AKM...C3 TESTI2 I TEST Input 2 Pin It must be tied...
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1. 概 要
AK4332はグランド基準モノラルヘッドフォンアンプを内蔵した、32ビットモノラルアドバンスドオー
ディオDACです。4種類の32ビットディジタルフィルタを内蔵し、低歪特性に加えて、広いダイナミッ
クレンジを実現しつつ、超低消費電力で動作します。ディジタル入力はPCMデータ, PDMデータ, DSD デ
ータに対応しています。パッケージには30-pin CSPを採用、実装基板の省スペース化に貢献いたします。
2. 特 長
1. 高音質モノラル低消費電力アドバンスド32-bit DAC - 4種類のディジタルフィルタによる音質選択 (PCM Mode)
- ショートディレイシャープロールオフ, GD = 5.5 / fs - ショートディレイスローロールオフ, GD = 4.5 / fs - シャープロールオフ - スローロールオフ
2. グランド基準Class-Gモノラルヘッドフォンアンプ - 出力パワー: 88 mW @ 8Ω - THD+N: 101 dB - S/N: 109 dB - 出力ノイズレベル: 114 dBV (Analog Volume = 10 dB) - アナログボリューム: +4 to 10 dB, 2 dB Step - グランドループノイズキャンセル
3. 低消費電力: 2.8 mW 4. ディジタルオーディオインタフェース
- PCMインタフェースフォーマット: 32/24/16-bit I2S/MSB justified
マスタ/スレーブモード
サンプリング周波数
8 k, 11.025 k, 12 k, 16 k, 22.05 k, 24 k, 32 k, 44.1 k, 48 k, 64 k, 88.2 k, 96 k, 128 k, 176.4 k, 192 kHz
- PDM 1-bit インタフェース
- DSD64 インタフェース
5. パワーマネジメント機能 6. PLL 7. μP インタフェース: I2C-bus (400 kHz) 8. 動作温度範囲: Ta = 40 to +85 C 9. 電源電圧:
• AVDD (DAC, PLL): 1.7 to 1.9 V • CVDD (Headphone Amplifier, Charge Pump): 1.7 to 1.9 V • LVDD (Digital Interface & LDO2 for Digital Core): 1.7 to 1.9 V (built-in LDO)
10. パッケージ: 30-pin CSP (2.371 mm × 1.971 mm, 0.4 mmピッチ)
AK4332 Low-Power Advanced 32-bit Mono DAC with HP
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3. 目 次
1. 概 要 ...................................................................................................................................................... 1
2. 特 長 ...................................................................................................................................................... 1
3. 目 次 ...................................................................................................................................................... 2
4. ブロック図 ............................................................................................................................................... 4
5. ピン配置と機能説明 ................................................................................................................................ 5
5-1. ピン配置 ........................................................................................................................................... 5
5-2. 機能説明 ........................................................................................................................................... 6
5-3. システム上使用しないピンの処理について ..................................................................................... 8
6. 絶対最大定格 ........................................................................................................................................... 9
7. 推奨動作条件 ........................................................................................................................................... 9
8. 電気的特性 ............................................................................................................................................. 10
8-1. DACアナログ特性 (PCM Mode) .................................................................................................... 10
8-2. DACアナログ特性 (PDM 1-bit / DSD Mode) ................................................................................ 12
8-3. PLL特性 .......................................................................................................................................... 13
8-4. チャージポンプ&LDO回路 パワーアップ時間 ............................................................................... 13
8-5. 電源電流 ......................................................................................................................................... 14
8-6. モード別の消費電流 ....................................................................................................................... 14
8-7. DACシャープロールオフフィルタ特性.......................................................................................... 15
8-8. DACスローロールオフフィルタ特性 ............................................................................................. 17
8-9. DACショートディレイシャープロールオフフィルタ特性 ............................................................ 19
8-10. DACショートディレイスローロールオフフィルタ特性 .............................................................. 21
8-11. PDM フィルタ 特性 ...................................................................................................................... 23
8-12. DC特性 ......................................................................................................................................... 24
8-13. スイッチング特性 ......................................................................................................................... 25
8-14. タイミング図 (システムクロック) ............................................................................................... 29
8-15. タイミング図 (シリアルオーディオインタフェース) .................................................................. 30
8-16. タイミング図 (I2C-bus インタフェース) ...................................................................................... 33
8-17. タイミング図 (Reset) ................................................................................................................... 33
9. 動作説明 ................................................................................................................................................ 34
9-1. ディジタルデータ入力 (PCM Mode、PDM 1-bit Mode / DSD Mode) ........................................... 34
9-2. システムクロック ........................................................................................................................... 35
9-3. マスターカウンタ同期コントロール.............................................................................................. 40 9-4. PLL ................................................................................................................................................. 41 9-5. DACディジタルフィルタ ............................................................................................................... 46
9-6. ディジタルボリューム ................................................................................................................... 47
9-7. ヘッドフォンアンプ出力 (HPOUT pin) .......................................................................................... 48
9-8. チャージポンプ & LDO回路 ........................................................................................................... 53
9-9. シリアルオーディオインタフェース.............................................................................................. 54
9-10. PDM信号フルスケール (FS)検出機能 .......................................................................................... 58
9-11. シリアルコントロールインタフェース (I2C-bus) ........................................................................ 59
9-12. コントロールシーケンス .............................................................................................................. 63
9-13. レジスタマップ ............................................................................................................................ 69
9-14. 詳細説明 ....................................................................................................................................... 70
10. 外部接続回路例 .................................................................................................................................... 78
11. パッケージ ........................................................................................................................................... 80
11-1. 外形寸法図 .................................................................................................................................... 80
11-2. 材質・メッキ仕様 ......................................................................................................................... 80
11-3. マーキング .................................................................................................................................... 81
12. オーダリングガイド ............................................................................................................................ 81
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13. 改訂履歴 .............................................................................................................................................. 82
重要な注意事項 ...................................................................................................................................... 82
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4. ブロック図
Figure 1. AK4332ブロック図
ΔΣ Modulator
LDO2
I2C
Interface
SCL
SDA
for Digital Logic
HPOUT
LRCK
BCLK/DSDCLK
SDTI/PDMDI
Control
Register
LV
DD
VD
D1
2
VS
S1
VS
S2
VC
OM
PDN
AV
DD
DV
OL
DACMCLK
MC
KI/
PD
MC
LK
TESTI2
PLL
BCLK
Charge Pump1
& LDO1P/N
CP
1
CN
1
for DAC
VE
E1
RA
VD
D
RV
EE
CV
DD
Digital Filter
TESTO
PCM Data
Interface SCF
Headphone Amplifier
PDM Filter
HPGND
PDM Data
Interface
PDM Filter2
MIX
DSD Data
Interface
DSD Data
Interface
Charge
Pump2
CP
2A
CN
2A
VC
C2
for Headphone Amplifier
(Class-G)
CP
2B
CN
2B
VE
E2
TESTI1
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5. ピン配置と機能説明
5-1. ピン配置
30-pin CSP
6 VDD12 CN1 CP1 CVDD CN2B
5 VSS2 VEE1 BCLK/
DSDCLK CP2B CN2A
4 LVDD LRCK TESTI1 CP2A VEE2
3 MCKI/
PDMCLK SDA TESTI2 VCC2 HPOUT
2 SDTI/
PDMDI SCL PDN VSS1 HPGND
1 TESTO RVEE RAVDD AVDD VCOM
A B C D E
Top View
5
4
3
2
1
E D C B A
Top View
6
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5-2. 機能説明
No. Pin Name I/O Function Protection Diode
Power Domain
Power Supply
D1 AVDD - Analog Power Supply Pin - AVDD
D2 VSS1 - Ground1 Pin - -
D6 CVDD - Headphone Amplifier / Charge Pump Power Supply Pin
- CVDD
A5 VSS2 - Ground2 Pin - -
A4 LVDD - Digital Interface & LDO2 Power Supply Pin - LVDD
E1 VCOM O
Common Voltage Output Pin
Connect a 2.2 μF 50% capacitor from this pin to VSS1 pin. (Note 2)
AVDD/ VSS1
-
A6 VDD12 - LDO2 (1.2 V) Output Power Supply Pin (Note 1) Connect a capacitor from this pin to VSS2 pin. (Note 2)
LVDD/ VSS2
LVDD
Note 1. VDD12 pinに接続するコンデンサの値は、2.2 µF ±50% to 4.7µF ±50%を使用して下さい。
Note 2. VCOM pin、VDD12 pinには負荷を接続しないで下さい。
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No. Pin Name I/O Function Protection Diode
Power Domain
Charge Pump & LDO
D3 VCC2 O
Charge Pump Circuit Positive Voltage (CVDD or 1/2 × CVDD) Output Pin Connect a 2.2 μF ±50% capacitor from this pin to VSS2 pin. (Note 3)
CVDD/ VSS2
CVDD
D4 CP2A O Positive Charge Pump Capacitor Terminal 2A Pin Connect a 2.2 μF ±50% capacitor from this pin to CN2A pin.
CVDD/ VSS2
CVDD
E5 CN2A I Negative Charge Pump Capacitor Terminal 2A Pin Connect a 2.2 μF ±50% capacitor from this pin to CP2A pin.
CVDD CVDD
D5 CP2B O Positive Charge Pump Capacitor Terminal 2B Pin Connect a 2.2 μF ±50% capacitor from this pin to CN2B pin.
CVDD/ VSS2
CVDD
E6 CN2B I Negative Charge Pump Capacitor Terminal 2B Pin Connect a 2.2 μF ±50% capacitor from this pin to CP2B pin.
CVDD CVDD
E4 VEE2 O
Charge Pump Circuit Negative Voltage
(CVDD or 1/2 × CVDD) Output 2 Pin Connect a 2.2 μF ±50% capacitor from this pin to VSS2 pin. (Note 3)
CVDD/ VSS2
-
C6 CP1 O Positive Charge Pump Capacitor Terminal 1 Pin Connect a 2.2 μF ±50% capacitor from this pin to CN1 pin.
CVDD/ VSS2
CVDD
B6 CN1 I Negative Charge Pump Capacitor Terminal 1 Pin Connect a 2.2 μF ±50% capacitor from this pin to CP1 pin.
CVDD CVDD
B5 VEE1 O
Charge Pump Circuit Negative Voltage (CVDD) Output 1 Pin Connect a 2.2 μF ±50% capacitor from this pin to VSS2 pin. (Note 3)
CVDD/ VSS2
-
C1 RAVDD O LDO1P (1.5 V) Output Pin (Note 3) Connect capacitor from this pin to VSS1 pin. (Note 4)
AVDD/ VSS1
-
B1 RVEE O LDO1N (1.5 V) Output Pin (Note 3) Connect capacitor from this pin to VSS1 pin. (Note 4)
AVDD/ VSS1
-
Note 3. VEE1 pin, VCC2 pin, VEE2 pin, RAVDD pin, RVEE pinには負荷を接続しないで下さい。
Note 4. RAVDD pinおよびRVEE pinに接続するコンデンサの値は、1.0 µF ±50% to 4.7 µF ±50%を使用
して下さい。
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No. Pin Name I/O Function Protection Diode
Power Domain
Control Interface
B2 SCL I I2C Serial Data Clock Pin LVDD/ VSS2
LVDD
B3 SDA I/O I2C Serial Data Input/Output Pin LVDD/ VSS2
LVDD
Audio Interface
A3
MCKI I External Master Clock Input Pin in PCM Mode (PDM bit = “0”) LVDD/
VSS2 LVDD
PDMCLK I PDM Clock Pin in PDM 1-bit Mode (PDM bit = “1” & PDMMODE bit = “0”)
C5
BCLK I/O Audio Serial Data Clock Pin in PCM Mode (PDM bit = “0”) LVDD/
VSS2 LVDD
DSDCLK I DSD Clock Pin in DSD Mode (PDM bit = “1” & PDMMODE bit = “1”)
B4 LRCK I/O Frame Sync Clock Pin in PCM Mode LVDD/ VSS2
LVDD
A2
SDTI I Audio Serial Data Input Pin in PCM Mode (PDM bit = “0”)
LVDD/ VSS2
LVDD PDMDI I
PDM Data Input Pin in PDM 1-bit Mode and DSD Mode (PDM bit = “1”)
Analog Output
E3 HPOUT O Headphone Amplifier Output Pin CVDD/ VEE2
CVDD/ VEE2
E2 HPGND I Headphone Amplifier Ground Loop Noise Cancellation Pin
CVDD -
Others
C2 PDN I Power down Pin
“L”: Power-down, “H”: Power-Up LVDD/ VSS2
LVDD
C4 TESTI1 I TEST Input 1 Pin
It must be tied “L”. LVDD VSS2
LVDD
C3 TESTI2 I TEST Input 2 Pin It must be tied “L”.
LVDD/ VSS2
LVDD
A1 TESTO O TEST Output Pin AVDD/ VSS1
AVDD
Note 5. SCL pin, SDA pin, MCKI/PDMCLK pin, BCLK/DSDCLK pin, LRCK pin, SDTI/PDMDI pin,
HPGND pin, PDN pin, TESTI1 pin, TESTI2 pinはフローティングにしないで下さい。
5-3. システム上使用しないピンの処理について
システム上使用しない入出力ピンは下記の設定を行い、適切に処理して下さい。
Classification Pin Name Setting
Digital
MCKI/PDMCLK, BICK/DSDCLK, LRCK, TESTI1, TESTI2
Connect to VSS2
TESTO Open
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6. 絶対最大定格
(VSS1 = VSS2 = 0 V; Note 6, Note 8)
Parameter Symbol Min. Max. Unit
Power Supplies: (Note 7)
Analog AVDD 0.3 4.3 V
Headphone Amplifier / Charge Pump
CVDD 0.3 4.3 V
Digital Interface & LDO2 for Digital Core
LVDD 0.3 4.3 V
Input Current, Any Pin Except Supplies IIN - ±10 mA
Digital Input Voltage (Note 9) VIND 0.3 LVDD+0.3 or 4.3 V
Ambient Temperature (powered applied) Ta 40 +85 C
Storage Temperature Tstg 65 +150 C
Note 6. 電源は全てグランドピンに対する値です。
Note 7. Charge pump 1 & 2がパワーダウン時の規定です。Charge pump 1 & 2がパワーアップ時、AVDD、
CVDDのMax.は2.15 Vとなります。
Note 8. VSS1、VSS2は同じアナロググランドに接続して下さい。 Note 9. MCKI/PDMCLK, BCLK/DSDCLK, LRCK, SDTI/PDMDI, SCL, SDA, PDN, TESTI1, TESTI2 pins
入力電圧のMax.値は (LVDD+0.3) Vまたは4.3 Vのどちらか低い方です。
注意: この値を超えた条件で使用した場合、デバイスを破壊することがあります。また、通常の動作は
保証されません。
7. 推奨動作条件
(VSS1 = VSS2 = 0 V; Note 10)
Parameter Symbol Min. Typ. Max. Unit
Power Supplies: (Note 11)
Analog AVDD 1.7 1.8 1.9 V
Headphone Amplifier / Charge Pump
CVDD 1.7 1.8 1.9 V
Digital Interface & LDO2 for Digital Core
LVDD 1.7 1.8 1.9 V
Note 10. 電源は全てグランドピンに対する値です。
Note 11. 各電源の立ち上げ/下げシーケンスは以下の通りです。
<パワーアップ>
1. PDN pin = “L”
2. LVDD、AVDD、CVDDを供給 (AVDDは、CVDDと同時若しくは先に立ち上げて下さい。LVDD
に制約はありません)
3. PDN pin = “H”; 全ての電源が立ち上がってから、パワーダウンを解除して下さい。
<パワーダウン>
1. PDN pin = “L”
2. LVDD、AVDD、CVDD を供給停止(CVDDは、AVDDと同時若しくは先に立ち下げて下さい。
LVDDに制約はありません)
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8. 電気的特性
8-1. DACアナログ特性 (PCM Mode)
(特記なき場合は、Ta = +25C; AVDD = CVDD = LVDD = 1.8 V; VSS1 = VSS2 = HPGND = 0 V; Signal
Frequency = 1 kHz; 24-bit Data; fs = 48 kHz, BCLK = 64fs; Measurement Bandwidth = 20 Hz to 20 kHz, OVC = 0 dB, RL = 32Ω)
Parameter Min. Typ. Max. Unit
DAC Characteristics:
Resolution - - 32 Bits
Headphone-Amp Characteristics: DAC (Mono) HPOUT pins
Output Power
0 dBFS, RL = 32Ω, HPG = 0 dB - 24 - mW
RL = 16Ω, HPG = +2 dB, THD+N < 60 dB - 50 - mW
RL = 8Ω, HPG = +2 dB, THD+N < 20 dB - 88 - mW
Output Level (0 dBFS, RL = 32Ω, HPG = 4 dB) (Note 12) 0.51 0.55 0.60 Vrms
THD+N
0 dBFS, RL = 32Ω, HPG = 0 dB
fs = 48 kHz BW = 20 kHz
- 101 - dB
0 dBFS, RL = 32Ω, HPG = 4 dB fs = 48 kHz BW = 20 kHz
- 100 90 dB
fs = 96 kHz BW = 40 kHz
- 97 - dB
fs = 192 kHz BW = 40 kHz
- 97 - dB
60 dBFS, RL = 32Ω, HPG = 4 dB fs = 48 kHz BW = 20 kHz
- 44 - dB
fs = 96 kHz BW = 40 kHz
- 40 - dB
fs = 192 kHz BW = 40 kHz
- 40 - dB
Note 12. 出力電圧はAVDDに比例します。
Typ. 0.55 Vrms x AVDD / 1.8 V @ヘッドフォンアンプゲイン = 4 dB
Headphone Amplifier
AK4332
15Ω
0.1 μF RL
Figure 2. ヘッドフォンアンプの外付け回路
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Parameter Min. Typ. Max. Unit
Dynamic Range
(60 dBFS, A-weighted, HPG = 4 dB) - 107 - dB
S/N (A-weighted) Po = 25 mW, HPG = 0 dB (Data = 0 dBFS/ “0” Data)
Po = 10 mW, HPG = 4 dB (Data = 0 dBFS/ “0” Data)
-
99
109 107
- -
dB dB
Output Noise Level
(A-weighted, HPG = 10 dB) - 114 106 dBV
Load Resistance 7.2 32 - Ω
Load Capacitance - - 500 pF
Load Inductance - - 0.375 µH
PSRR (HPG = 4 dB) (Note 13)
217 Hz - 85 - dB 1 kHz - 85 - dB
DC-offset (Note 14)
HPG = 0 dB 0.15 0 +0.15 mV
HPG = All gain 0.2 0 +0.2 mV
Headphone Output Volume Characteristics:
Gain Setting 10 - +4 dB
Step Width Gain: +4 to 10 dB 1 2 3 dB
Note 13. 全電源に100 mVppの正弦波を重畳した場合の値です。
Note 14. ヘッドフォンアンプパワーアップ後、ゲイン変更、温度ドリフトなしの場合の値です。
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8-2. DACアナログ特性 (PDM 1-bit / DSD Mode)
(特記なき場合は、Ta = +25C; AVDD = CVDD = LVDD = 1.8 V; VSS1 = VSS2 = HPGND = 0 V; Signal
Frequency = 1 kHz; Input Signal Level = 0.5 × 0dBFS = 0dBr; Measurement bandwidth = 20 Hz to 20 kHz; RL = 32Ω )
Parameter Min. Typ. Max. Unit
Dynamic Characteristics (Note 15)
Patameter
THD+N
(HPG = 4 dB)
0dBr Input (Note 16)
- 98 - dB
S/N (A-weighted) HPG = 4 dB Digital “0” (Note 17)
- 104 - dB
HPG = +4 dB - 107 - dB
Output Level HPG = +4dB 0dBr Input (Note 16)
- 1.01 - Vrms
HPG = 0 dB - 0.64 - Vrms
HPG = 4 dB - 0.40 - Vrms
Note 15. デューティレンジ25% to 75%を超える信号を入力しないでください。
Note 16. 正のピークレベルのデューティ75%の、負のピークレベルはデューティ25%となるsine波を
入力した時の特性です。
Note 17. Digital “0”とは、“01101001”のディジタルゼロコードパターンです。
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8-3. PLL特性
(特記なき場合は、Ta=40 to +85C; AVDD = CVDD = LVDD = 1.7V to 1.9V,
VSS1 = VSS2 = HPGND = 0V)
Parameter Min. Typ. Max. Unit
PLL Characteristics
Reference Clock (Figure 16) 76.8 - 768 kHz
PLLCLK Frequency (Figure 16) 44.1 kHz × 256fs × 2 48.0 kHz × 256fs × 2
- -
22.5792 24.5760
- -
MHz MHz
Lock Time - - 2 msec
8-4. チャージポンプ&LDO回路 パワーアップ時間
(特記なき場合は、Ta=40 to +85C; AVDD = CVDD = LVDD = 1.7V to 1.9V,
VSS1 = VSS2 = HPGND = 0V)
Parameter Capacitor Min. Typ. Max. Unit
Block Power-Up Time
CP1 (Note 18) - - - 6.5 msec
CP2 (Class-G) (Note 18, Note 19) - - - 4.5 msec
LDO1P (Note 20) 1 μF @RAVDD - - 0.5 msec
LDO1N (Note 20) 1 μF @RVEE - - 0.5 msec
LDO2 (Note 18) - - - 1 msec
Note 18. パワーアップ時間は固定値であり、コンデンサの値に影響されません。
Note 19. CP2がパワーアップ時、Class-Gは1/2VDDモードで動作しますので、パワーアップ時間は
1/2 × CVDD に到達するまでの時間を規定しています。
Note 20. パワーアップ時間は、コンデンサの値に比例します。
例えば、RAVDD pinに2.2 µFのコンデンサを接続した場合、LDO1Pのパワーアップ時間は
最大1.1 msecになります。
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8-5. 電源電流
(特記なき場合は、Ta = +25C; AVDD = CVDD = LVDD = 1.8 V; VSS1 = VSS2 = HPGND = 0 V)
Parameter Min. Typ. Max. Unit
Power Supply Current:
Power Up (PDN pin = “H”, All Circuits Power-Up) (Note 21)
AVDD + CVDD + LVDD - 1.9 2.8 mA
Power Down (PDN pin = “L”) (Note 22)
AVDD + CVDD + LVDD - 0 10 μA
Note 21. fs = 48 kHz, MCKI = 256fs, BCLK = 64fs; No data input, DAC, Headphone Amplifier, PLL Power-Up; PLL Slave Mode, RL = 32Ω,
Note 22. 全てのディジタル入力ピンをLVDDまたはVSS2に固定した時の値です。
8-6. モード別の消費電流
(Ta = +25C; AVDD = CVDD = LVDD = 1.8 V; VSS1 = VSS2 = HPGND = 0 V; MCKI = 256fs@fs = 44.1kHz & 96kHz,128fs@fs = 192kHz, BCLK = 64fs, Signal Frequency = 1kHz, HPG[2:0] bits = “011”, CPMODE[1:0] bits = “00”, LVDSEL[1:0] bits = “01”; External Slave Mode, RL = 32Ω)
Table 1. Mode別の消費電流 (Typ.)
PCM Mode AVDD [mA]
CVDD [mA]
LVDD [mA]
Total Power [mW]
DAC HP (fs = 48 kHz), Digital “0” data Input 0.50 0.86 0.21 2.8
DAC HP (fs = 96 kHz), Digital “0” data Input 0.50 0.86 0.30 3.0
DAC HP (fs = 192 kHz), Digital “0” data Input 0.50 0.86 0.34 3.1
DAC HP (fs = 48 kHz), Output Power = 0.1mW 0.50 1.64 0.32 4.4
DAC HP (fs = 48 kHz), Output Power = 1mW 0.52 3.42 0.32 7.7
PDM 1-bit Mode / DSD Mode AVDD [mA]
CVDD [mA]
LVDD [mA]
Total Power [mW]
DAC HP Digital “0” data Input 0.50 0.86 0.17 2.8
DAC HP Output Power = 0.1mW 0.50 1.59 0.17 4.1
DAC HP Output Power = 1mW 0.52 3.37 0.17 7.3
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8-7. DACシャープロールオフフィルタ特性
8-7-1. DACシャープロールオフフィルタ (fs = 48 kHz)
(Ta = 40 to +85C; AVDD = CVDD = LVDD = 1.7 to 1.9 V; VSS1 = VSS2 = HPGND = 0 V; fs = 48 kHz; DASD bit = “0”, DASL bit = “0”)
Parameter Symbol Min. Typ. Max. Unit
DAC Digital Filter (LPF):
Passband 0.006 dB to +0.230 dB PB 0 - 22.42 kHz
(Note 23) 6.0 dB - 24.02 - kHz
Stopband (Note 23) SB 26.2 - - kHz
Passband Ripple PR 0.006 - +0.230 dB
Stopband Attenuation (Note 24) SA 69.8 - - dB
Group Delay (Note 25) GD - 25.8 - 1/fs
DAC Digital Filter (LPF) + DACANA (Headphone-Amp):
Frequency Response: 0 to 20.0 kHz FR 0.12 - +0.1 dB
Note 23. 通過域、阻止域の周波数はfs (システムサンプリングレート)に比例します。
PB = 0.467 × fs (@0.006/+0.230 dB)、SB = 0.5465 × fsで、各応答は1 kHzを基準にします。
Note 24. Stopband Attenuation記載値の帯域は、SBからfsまでです。
Note 25. ディジタルフィルタによる演算遅延で、SDTI LchのMSBの取り込みタイミングからアナログ信
号が出力されるまでの時間です。また、オーディオインタフェースでの入力時に、最大 +1[1/fs]
の誤差を生じる可能性があります。
8-7-2. DACシャープロールオフフィルタ (fs = 96 kHz)
(Ta = 40 to +85C; AVDD = CVDD = LVDD = 1.7 to 1.9 V; VSS1 = VSS2 = HPGND = 0 V; fs = 96 kHz; DASD bit = “0”, DASL bit = “0”)
Parameter Symbol Min. Typ. Max. Unit
DAC Digital Filter (LPF):
Passband 0.003 dB to +0.240 dB PB 0 - 44.85 kHz
(Note 26) 6.0 dB - 48.04 - kHz
Stopband (Note 26) SB 52.5 - - kHz
Passband Ripple PR 0.003 - +0.240 dB
Stopband Attenuation (Note 27) SA 69.8 - - dB
Group Delay (Note 28) GD - 25.8 - 1/fs
DAC Digital Filter (LPF) + DACANA (Headphone-Amp):
Frequency Response: 0 to 40.0 kHz FR 1.69 - +0.11 dB
Note 26. 通過域、阻止域の周波数はfs (システムサンプリングレート)に比例します。
PB = 0.4672 × fs (@0.003/+0.240 dB)、SB = 0.547 × fsで、各応答は1 kHzを基準にします。
Note 27. Stopband Attenuation記載値の帯域は、SBからfsまでです。
Note 28. ディジタルフィルタによる演算遅延で、SDTI LchのMSBの取り込みタイミングからアナログ信
号が出力されるまでの時間です。また、オーディオインタフェースでの入力時に、最大 +1[1/fs]
の誤差を生じる可能性があります。
[AK4332]
019003761-J-00 2019/04 - 16 -
8-7-2. DACシャープロールオフフィルタ (fs = 192 kHz)
(Ta = 40 to +85C; AVDD = CVDD = LVDD = 1.7 to 1.9 V; VSS1 = VSS2 = HPGND = 0 V; fs = 192 kHz; DASD bit = “0”, DASL bit = “0”)
Parameter Symbol Min. Typ. Max. Unit
DAC Digital Filter (LPF):
Passband 0.002 dB to +0.240 dB PB 0 - 89.74 kHz
(Note 29) 6.0 dB - 96.08 - kHz
Stopband (Note 29) SB 104.9 - - kHz
Passband Ripple PR 0.002 - +0.240 dB
Stopband Attenuation (Note 30) SA 69.8 - - dB
Group Delay (Note 31) GD - 25.8 - 1/fs
DAC Digital Filter (LPF) + DACANA (Headphone-Amp):
Frequency Response: 0 to 80.0 kHz FR 8.23 - +0.35 dB
Note 29. 通過域、阻止域の周波数はfs (システムサンプリングレート)に比例します。
PB = 0.4674 × fs (@0.002/+0.240 dB)、SB = 0.5465 × fsで、各応答は1 kHzを基準にします。
Note 30. Stopband Attenuation記載値の帯域は、SBからfsまでです。
Note 31. ディジタルフィルタによる演算遅延で、SDTI LchのMSBの取り込みタイミングからアナログ信
号が出力されるまでの時間です。また、オーディオインタフェースでの入力時に、最大 +1[1/fs]
の誤差を生じる可能性があります。
[AK4332]
019003761-J-00 2019/04 - 17 -
8-8. DACスローロールオフフィルタ特性
8-8-1. DACスローロールオフフィルタ (fs = 48 kHz)
(Ta = 40 to +85C; AVDD = CVDD = LVDD = 1.7 to 1.9 V; VSS1 = VSS2 = HPGND = 0 V; fs = 48 kHz; DASD bit = “0”, DASL bit = “1”)
Parameter Symbol Min. Typ. Max. Unit
DAC Digital Filter (LPF):
Passband 0.07 dB to +0.005 dB PB 0 - 8.49 kHz
(Note 32) 3.0 dB - 20.15 - kHz
Stopband (Note 32) SB 42.59 - - kHz
Passband Ripple PR 0.07 - +0.005 dB
Stopband Attenuation (Note 33) SA 72.8 - - dB
Group Delay (Note 34) GD - 25.8 - 1/fs
DAC Digital Filter (LPF) + DACANA (Headphone-Amp):
Frequency Response: 0 to 20.0 kHz FR 3.21 - +0.03 dB
Note 32. 通過域、阻止域の周波数はfs (システムサンプリングレート)に比例します。
PB = 0.1769 × fs (@0.07/+0.005 dB)、SB = 0.887 × fsで、各応答は1 kHzを基準にします。
Note 33. Stopband Attenuation記載値の帯域は、SBからfsまでです。
Note 34. ディジタルフィルタによる演算遅延で、SDTI LchのMSBの取り込みタイミングからアナログ信
号が出力されるまでの時間です。また、オーディオインタフェースでの入力時に、最大 +1[1/fs]
の誤差を生じる可能性があります。
8-8-2. DACスローロールオフフィルタ (fs = 96 kHz)
(Ta = 40 to +85C; AVDD = CVDD = LVDD = 1.7 to 1.9 V; VSS1 = VSS2 = HPGND = 0 V; fs = 96 kHz; DASD bit = “0”, DASL bit = “1”)
Parameter Symbol Min. Typ. Max. Unit
DAC Digital Filter (LPF):
Passband 0.07 dB to +0.006 dB PB 0 - 17.02 kHz
(Note 35) 3.0 dB - 40.3 - kHz
Stopband (Note 35) SB 85.15 - - kHz
Passband Ripple PR 0.07 - +0.006 dB
Stopband Attenuation (Note 36) SA 72.8 - - dB
Group Delay (Note 37) GD - 25.8 - 1/fs
DAC Digital Filter (LPF) + DACANA (Headphone-Amp):
Frequency Response: 0 to 40.0 kHz FR 4.84 - +0.1 dB
Note 35. 通過域、阻止域の周波数はfs (システムサンプリングレート)に比例します。
PB = 0.1773 × fs (@0.07/+0.006 dB)、SB = 0.887 × fsで、各応答は1 kHzを基準にします。
Note 36. Stopband Attenuation記載値の帯域は、SBからfsまでです。
Note 37. ディジタルフィルタによる演算遅延で、SDTI LchのMSBの取り込みタイミングからアナログ信
号が出力されるまでの時間です。また、オーディオインタフェースでの入力時に、最大 +1[1/fs]
の誤差を生じる可能性があります。
[AK4332]
019003761-J-00 2019/04 - 18 -
8-8-3. DACスローロールオフフィルタ (fs = 192 kHz)
(Ta = 40 to +85C; AVDD = CVDD = LVDD = 1.7 to 1.9 V; VSS1 = VSS2 = HPGND = 0 V; fs = 192 kHz; DASD bit = “0”, DASL bit = “1”)
Parameter Symbol Min. Typ. Max. Unit
DAC Digital Filter (LPF):
Passband 0.07 dB to +0.006 dB PB 0 - 34.17 kHz
(Note 38) 3.0 dB - 80.65 - kHz
Stopband (Note 38) SB 170.3 - - kHz
Passband Ripple PR 0.07 - +0.006 dB
Stopband Attenuation (Note 39) SA 72.8 - - dB
Group Delay (Note 40) GD - 25.8 - 1/fs
DAC Digital Filter (LPF) + DACANA (Headphone-Amp):
Frequency Response: 0 to 80.0 kHz FR 11.38 - +0.35 dB
Note 38. 通過域、阻止域の周波数はfs (システムサンプリングレート)に比例します。
PB = 0.178 × fs (@0.07/+0.006 dB)、SB = 0.887 × fsで、各応答は1 kHzを基準にします。
Note 39. Stopband Attenuation記載値の帯域は、SBからfsまでです。
Note 40. ディジタルフィルタによる演算遅延で、SDTI LchのMSBの取り込みタイミングからアナログ信
号が出力されるまでの時間です。また、オーディオインタフェースでの入力時に、最大 +1[1/fs]
の誤差を生じる可能性があります。
[AK4332]
019003761-J-00 2019/04 - 19 -
8-9. DACショートディレイシャープロールオフフィルタ特性
8-9-1. DACショートディレイシャープロールオフフィルタ (fs = 48 kHz)
(Ta = 40 to +85C; AVDD = CVDD = LVDD = 1.7 to 1.9 V; VSS1 = VSS2 = HPGND = 0 V; fs = 48 kHz; DASD bit = “1”, DASL bit = “0”)
Parameter Symbol Min. Typ. Max. Unit
DAC Digital Filter (LPF):
Passband 0.009 dB to +0.232 dB PB 0 - 22.41 kHz
(Note 41) 6.0 dB - 24.15 - kHz
Stopband (Note 41) SB 26.23 - - kHz
Passband Ripple PR 0.009 - +0.232 dB
Stopband Attenuation (Note 42) SA 69.8 - - dB
Group Delay (Note 43) GD - 5.5 - 1/fs
DAC Digital Filter (LPF) + DACANA (Headphone-Amp):
Frequency Response: 0 to 20.0 kHz FR 0.12 - +0.10 dB
Note 41. 通過域、阻止域の周波数はfs (システムサンプリングレート)に比例します。
PB = 0.4669 × fs (@0.009/+0.232 dB)、SB = 0.5465 × fsで、各応答は1 kHzを基準にします。
Note 42. Stopband Attenuation記載値の帯域は、SBからfsまでです。
Note 43. ディジタルフィルタによる演算遅延で、SDTI LchのMSBの取り込みタイミングからアナログ信
号が出力されるまでの時間です。また、オーディオインタフェースでの入力時に、最大 +1[1/fs]
の誤差を生じる可能性があります。
8-9-2. DACショートディレイシャープロールオフフィルタ (fs = 96 kHz)
(Ta = 40 to +85C; AVDD = CVDD = LVDD = 1.7 to 1.9 V; VSS1 = VSS2 = HPGND = 0 V; fs = 96 kHz; DASD bit = “1”, DASL bit = “0”)
Parameter Symbol Min. Typ. Max. Unit
DAC Digital Filter (LPF):
Passband 0.004 dB to +0.238 dB PB 0 - 44.82 kHz
(Note 44) 6.0 dB - 48.32 - kHz
Stopband (Note 44) SB 52.5 - - kHz
Passband Ripple PR 0.004 - +0.238 dB
Stopband Attenuation (Note 45) SA 69.8 - - dB
Group Delay (Note 46) GD - 5.5 - 1/fs
DAC Digital Filter (LPF) + DACANA (Headphone-Amp):
Frequency Response: 0 to 40.0 kHz FR 1.69 - +0.11 dB
Note 44. 通過域、阻止域の周波数はfs (システムサンプリングレート)に比例します。
PB = 0.4669 × fs (@0.004/+0.238 dB)、SB = 0.5465 × fsで、各応答は1 kHzを基準にします。
Note 45. Stopband Attenuation記載値の帯域は、SBからfsまでです。
Note 46. ディジタルフィルタによる演算遅延で、SDTI LchのMSBの取り込みタイミングからアナログ信
号が出力されるまでの時間です。また、オーディオインタフェースでの入力時に、最大 +1[1/fs]
の誤差を生じる可能性があります。
[AK4332]
019003761-J-00 2019/04 - 20 -
8-9-3. DACショートディレイシャープロールオフフィルタ (fs = 192 kHz)
(Ta = 40 to +85C; AVDD = CVDD = LVDD = 1.7 to 1.9 V; VSS1 = VSS2 = HPGND = 0 V; fs = 192 kHz; DASD bit = “1”, DASL bit = “0”)
Parameter Symbol Min. Typ. Max. Unit
DAC Digital Filter (LPF):
Passband 0.002 dB to +0.247 dB PB 0 - 89.68 kHz
(Note 47) 6.0 dB - 96.64 - kHz
Stopband (Note 47) SB 104.9 - - kHz
Passband Ripple PR 0.002 - +0.247 dB
Stopband Attenuation (Note 48) SA 69.8 - - dB
Group Delay (Note 49) GD - 5.5 - 1/fs
DAC Digital Filter (LPF) + DACANA (Headphone-Amp):
Frequency Response: 0 to 80.0 kHz FR 8.23 - +0.36 dB
Note 47. 通過域、阻止域の周波数はfs (システムサンプリングレート)に比例します。
PB = 0.4671 × fs (@0.002/+0.247 dB)、SB = 0.5465 × fsで、各応答は1 kHzを基準にします。
Note 48. Stopband Attenuation記載値の帯域は、SBからfsまでです。
Note 49. ディジタルフィルタによる演算遅延で、SDTI LchのMSBの取り込みタイミングからアナログ信
号が出力されるまでの時間です。また、オーディオインタフェースでの入力時に、最大 +1[1/fs]
の誤差を生じる可能性があります。
[AK4332]
019003761-J-00 2019/04 - 21 -
8-10. DACショートディレイスローロールオフフィルタ特性
8-10-1. DACショートディレイスローロールオフフィルタ (fs = 48 kHz)
(Ta = 40 to +85C; AVDD = CVDD = LVDD = 1.7 to 1.9 V; VSS1 = VSS2 = HPGND = 0 V; fs = 48 kHz; DASD bit = “1”, DASL bit = “1”)
Parameter Symbol Min. Typ. Max. Unit
DAC Digital Filter (LPF):
Passband 0.07 dB to +0.025 dB PB 0 - 9.82 kHz
(Note 50) 3.0 dB - 20.57 - kHz
Stopband (Note 50) SB 42.98 - - kHz
Passband Ripple PR 0.07 - +0.025 dB
Stopband Attenuation (Note 51) SA 75.1 - - dB
Group Delay (Note 52) GD - 4.5 - 1/fs
DAC Digital Filter (LPF) + DACANA (Headphone-Amp):
Frequency Response: 0 to 20.0 kHz FR 2.96 - +0.04 dB
Note 50. 通過域、阻止域の周波数はfs (システムサンプリングレート)に比例します。
PB = 0.2045 × fs (@0.07/+0.025 dB)、SB = 0.8955 × fsで、各応答は1 kHzを基準にします。
Note 51. Stopband Attenuation記載値の帯域は、SBからfsまでです。
Note 52. ディジタルフィルタによる演算遅延で、SDTI LchのMSBの取り込みタイミングからアナログ信
号が出力されるまでの時間です。また、オーディオインタフェースでの入力時に、最大 +1[1/fs]
の誤差を生じる可能性があります。
8-10-2. DACショートディレイスローロールオフフィルタ (fs = 96 kHz)
(Ta = 40 to +85C; AVDD = CVDD = LVDD = 1.7 to 1.9 V; VSS1 = VSS2 = HPGND = 0 V; fs = 96 kHz; DASD bit = “1”, DASL bit = “1”)
Parameter Symbol Min. Typ. Max. Unit
DAC Digital Filter (LPF):
Passband 0.07 dB to +0.027 dB PB 0 - 19.7 kHz
(Note 53) 3.0 dB - 41.16 - kHz
Stopband (Note 53) SB 85.97 - - kHz
Passband Ripple PR 0.07 - +0.027 dB
Stopband Attenuation (Note 54) SA 75.1 - - dB
Group Delay (Note 55) GD - 4.5 - 1/fs
DAC Digital Filter (LPF) + DACANA (Headphone-Amp):
Frequency Response: 0 to 40.0 kHz FR 4.59 - +0.10 dB
Note 53. 通過域、阻止域の周波数はfs (システムサンプリングレート)に比例します。
PB = 0.2052 × fs (@0.07/+0.027 dB)、SB = 0.8955 × fsで、各応答は1 kHzを基準にします。
Note 54. Stopband Attenuation記載値の帯域は、SBからfsまでです。
Note 55. ディジタルフィルタによる演算遅延で、SDTI LchのMSBの取り込みタイミングからアナログ信
号が出力されるまでの時間です。また、オーディオインタフェースでの入力時に、最大 +1[1/fs]
の誤差を生じる可能性があります。
[AK4332]
019003761-J-00 2019/04 - 22 -
8-10-3. DACショートディレイスローロールオフフィルタ (fs = 192 kHz)
(Ta = 40 to +85C; AVDD = CVDD = LVDD = 1.7 to 1.9 V; VSS1 = VSS2 = HPGND = 0 V; fs = 192 kHz; DASD bit = “1”, DASL bit = “1”)
Parameter Symbol Min. Typ. Max. Unit
DAC Digital Filter (LPF):
Passband 0.07 dB to +0.028 dB PB 0 - 39.54 kHz
(Note 56) 3.0 dB - 82.37 - kHz
Stopband (Note 56) SB 172 - - kHz
Passband Ripple PR 0.07 - +0.028 dB
Stopband Attenuation (Note 57) SA 75.1 - - dB
Group Delay (Note 58) GD - 4.5 - 1/fs
DAC Digital Filter (LPF) + DACANA (Headphone-Amp):
Frequency Response: 0 to 80.0 kHz FR 11.13 - +0.35 dB
Note 56. 通過域、阻止域の周波数はfs (システムサンプリングレート)に比例します。
PB = 0.2059 × fs (@0.07/+0.028 dB)、SB = 0.8958 × fsで、各応答は1 kHzを基準にします。
Note 57. Stopband Attenuation記載値の帯域は、SBからfsまでです。
Note 58. ディジタルフィルタによる演算遅延で、SDTI LchのMSBの取り込みタイミングからアナログ信
号が出力されるまでの時間です。また、オーディオインタフェースでの入力時に、最大 +1[1/fs]
の誤差を生じる可能性があります。
[AK4332]
019003761-J-00 2019/04 - 23 -
8-11. PDM フィルタ 特性
(Ta = 40 to +85C; AVDD = CVDD = LVDD = 1.7 to 1.9 V; VSS1 = VSS2 = HPGND = 0 V; CM[1:0] bits = “00“, FS[4:0] bits = “01010”, PDM bit = “1”)
PDM 1-bitモード
Parameter Min. Typ. Max. Unit
Digital Filter Response (Note 59)
20 kHz - 0.63 - dB
40 kHz - 2.64 - dB
80 kHz - 14.37 - dB
Group Delay (Note 60) GD - 12.5 - µsec
Digital Filter + DACANA (Headphone Amplifier):
20 kHz - 0.83 - dB
Note 59. デューティレンジ25% to 75%を超える信号を入力しないでください。
Note 60. PDMフィルタによる演算遅延の仕様です。 PDM 1-bit ModeでのSDTI/PDMDIピンの
データ変化点から、それに対応するアナログ信号が出力されるまでの時間です。
DSD Mode時のGroup Delayは12.8 µsecです。
[AK4332]
019003761-J-00 2019/04 - 24 -
8-12. DC特性
(Ta = 40 to +85C; AVDD = CVDD = LVDD = 1.7 to 1.9 V; VSS1 = VSS2 = HPGND = 0 V)
Note 61. MCKI/PDMCLK, BCLK/DSDCLK, LRCK, SDTI/PDMDI, SCL, SDA, PDN, TESTI1, TESTI2, TESTO pins
Parameter Symbol Min. Typ. Max. Unit
I/O Pins (Note 61)
High-Level Input Voltage VIH 70 %LVDD - - V
Low-Level Input Voltage VIL - - 30 %LVDD V
High-Level Output Voltage VOH LVDD 0.2 - - V
Low-Level Output Voltage
Except for SDA pin (Iout = 200 μA) VOL1 - - 0.2 V
SDA pin (Iout = 2 mA) VOL2 - - 20 %LVDD V
Input Leakage Current Iin 5 - +5 μA
[AK4332]
019003761-J-00 2019/04 - 25 -
8-13. スイッチング特性
(特記なき場合は、Ta = 40 to +85C; AVDD = CVDD = LVDD = 1.7 to 1.9 V;
VSS1 = VSS2 = HPGND = 0 V; CL = 80 pF)
Parameter Symbol Min. Typ. Max. Unit
MCKI
Input Frequency fMCK 0.256 - 24.576 MHz Pulse Width Low tMCKL 0.4/fMCK - - nsec Pulse Width High tMCKH 0.4/fMCK - - nsec
PLL
Output Frequency (PLLCLK) (Figure 16) 44.1kHz × 256fs × 2 48.0kHz × 256fs × 2
Reference Clock (Figure 16) Lock Time
fPLL fPLL rPLL PLT
- -
76.8 -
22.5792 24.5760
-
- -
768 2
MHz MHz kHz
msec
PCM Audio Interface Timing
Master Mode
LRCK Output Timing
Frequency (Note 62)
fs
- - - - - - - - - - - - - - -
8 11.025
12 16
22.05 24 32
44.1 48 64
88.2 96
128 176.4 192
- - - - - - - - - - - - - - -
kHz kHz kHz kHz kHz kHz kHz kHz kHz kHz kHz kHz kHz kHz kHz
Duty LRDuty - 50 - %
BCLK Output Timing Period (BCKO bit = “0”) tBCK - 1/(64fs) - nsec (BCKO bit = “1”) tBCK - 1/(32fs) - nsec Duty BCKDuty - 50 - %
BCLK “↓” to LRCK Edge tBLR 20 - 20 nsec
SDTI Setup Time tBDS 10 - - nsec
SDTI Hold Time tBDH 10 - - nsec
[AK4332]
019003761-J-00 2019/04 - 26 -
Parameter Symbol Min. Typ. Max. Unit
PCM Audio Interface Timing
Slave Mode
LRCK Input Timing
Frequency (Note 62)
fs
- - - - - - - - - - - - - - -
8 11.025
12 16
22.05 24 32
44.1 48 64
88.2 96
128 176.4 192
- - - - - - - - - - - - - - -
kHz kHz kHz kHz kHz kHz kHz kHz kHz kHz kHz kHz kHz kHz kHz
Duty LRDuty 45 50 55 %
BCLK Input Timing Frequency (Note 63)
fBCK 0.256 - 12.288 or
512fs MHz
Pulse Width Low tBCKL 0.4/fBCK - - nsec Pulse Width High tBCKH 0.4/fBCK - - nsec
BCLK “↑” to LRCK Edge tBLR 20 - - nsec
LRCK Edge to BCLK “↑” tLRB 20 - - nsec
SDTI Setup Time tBDS 10 - - nsec
SDTI Hold Time tBDH 10 - - nsec
Note 62. 対応する周波数は、8 k, 11.025 k, 12 k, 16 k, 22.05 k, 24 k, 32 k, 44.1 k, 48 k, 64 k, 88.2 k,
96 k, 128 k, 176.4 k, 192 kHzになります。
Note 63. Max.値は、“12.288 MHz”あるいは“512fs”のどちらか低い周波数になります。
[AK4332]
019003761-J-00 2019/04 - 27 -
Parameter Symbol Min. Typ. Max. Unit
PDM Interface Timing
Sampling Frequency PDMfs - - 3.072 MHz
PDMCLK Input Timing
Period Pulse Width Low Pulse Width High
tPDMCLK tPDMCLKL tPDMCLKH
-
0.4×tPDMCLK
0.4×tPDMCLK
1/(4PDMfs) - -
- - -
nsec nsec nsec
PDM 1-bit mode
PDMDI Setup Time tPDMS 20 - - nsec
PDMDI Hold Time tPDMH 20 - - nsec
Parameter Symbol Min. Typ. Max. Unit
DSD64 Interface Timing
Sampling Frequency fs - - 48 kHz DSDCLK Input Timing
Period tDSCK - 1/64fs - nsec
Pulse Width Low tDSCKL 0.4×tDSCK - - nsec
Pulse Width High tDSCKH 0.4×tDSCK - - nsec
DSD Data I/F Timing
DSDCLK Edge to PDMDI Edge
(Note 64) tDDD -20 - 20 nsec
Note 64. データ送信側に要求される値です。
DCKB bit=“0”(default)設定時は、DSDCLK “↓” からPDMDIのデータ変化エッジまでの時間およ
びPDMDIのデータ変化エッジからDSDCLK “↑” の変化エッジまでの時間をtDDDと規定しま
す。DCKB bit=“1”設定時は、DSDCLK “↑”からPDMDIのデータ変化エッジまでの時間および
PDMDIのデータ変化エッジからDSDCLK “↓” の変化エッジまでの時間をtDDDと規定します。
[AK4332]
019003761-J-00 2019/04 - 28 -
Parameter Symbol Min. Typ. Max. Unit
Control Interface Timing (I2C-bus mode): (Note 65)
SCL Clock Frequency fSCL - - 400 kHz Bus Free Time Between Transmissions tBUF 1.3 - - μsec Start Condition Hold Time (prior to first clock pulse) tHD:STA 0.6 - - μsec Clock Low Time tLOW 1.3 - - μsec Clock High Time tHIGH 0.6 - - μsec Setup Time for Repeated Start Condition tSU:STA 0.6 - - μsec SDA Hold Time from SCL Falling (Note 66) tHD:DAT 0 - - μsec SDA Setup Time from SCL Rising tSU:DAT 0.1 - - μsec Rise Time of Both SDA and SCL Lines tR - - 0.3 μsec Fall Time of Both SDA and SCL Lines tF - - 0.3 μsec Setup Time for Stop Condition tSU:STO 0.6 - - μsec Capacitive Load on Bus Cb - - 400 pF Pulse Width of Spike Noise Suppressed by Input Filter tSP 0 - 50 nsec
Power-down & Reset Timing
PDN Accept Pulse Width (Note 67) tPDN 1 - - msec
PDN Reject Pulse Width (Note 67) tRPD - - 50 nsec
Note 65. I2C-busはNXP B.V.の商標です。
Note 66. データは最低300 nsec (SCLの立ち下がり時間)の間保持されなければなりません。
Note 67. AK4332は tPDN (Min.)以上のPDN pin = “L”パルスでリセットがかかります。tRPD (Max.)以下
のPDN pin = “L”パルスではリセットはかかりません。
[AK4332]
019003761-J-00 2019/04 - 29 -
8-14. タイミング図 (システムクロック)
Figure 3. システムクロック (スレーブモード)
Figure 4. システムクロック (マスタモード)
LRCK
VIH
VIL
1/fs
1/fs
tLRCKH tLRCKL LRDuty = tLRCKH x fs x 100
BCLK
VIH
VIL
1/fBCK
1/fBCK
tBCKH tBCKL
MCKI
VIH
VIL
1/fMCK
1/fMCK
tMCKH tMCKL
BCLK 50 %LVDD
tBCK
tBCKH tBCKL BCKDuty = tBCKH / tBCK x 100
LRCK 50 %LVDD
1/fs
tLRCKH tLRCKL LRDuty = tLRCKH x fs x 100
[AK4332]
019003761-J-00 2019/04 - 30 -
8-15. タイミング図 (シリアルオーディオインタフェース)
Figure 5. シリアルデータインタフェース (スレーブモード)
Figure 6. シリアルデータインタフェース (マスタモード)
BCLK
LRCK VIH
VIL
tBLR tLRB
VIH
VIL
SDTI VIH
VIL
tBDS tBDH
LRCK
BCLK
SDTI VIH
VIL
tBLR
tBDH
50 %LVDD
50 %LVDD
tBDS
[AK4332]
019003761-J-00 2019/04 - 31 -
tPDMCLK
VIH PDMCLK
VIL
tPDMCLKL
PDMCLK
tPDMS
tPDMCLKH
tPDMCLK
VIH PDMDI
VIL
VIH
VIL
VIH PDMDI (other timing) VIL
tPDMH
Figure 7. PDM 1-bit インタフェース タイミング (PDMCKR bit = “0”)
PDMCLK
tPDMS
VIH PDMDI
VIL
VIH
VIL
VIH PDMDI (other timing) VIL
tPDMH
Figure 8. PDM 1-bit インタフェース タイミング (PDMCKR bit = “1”)
[AK4332]
019003761-J-00 2019/04 - 32 -
DSDCLK
PDMDI VIH
VIL
tDDD
VIH
VIL
tDCKL tDCKH
tDSCK
tDSCK
PDMDI (Other Timing) VIH
VIL
tDDD
Figure 9. DSD インタフェース タイミング (DCKB bit = “0”)
DSDCLK
PDMDI VIH
VIL
tDDD
VIH
VIL
tDCKH tDCKL
tDSCK
tDSCK
PDMDI (Other Timing) VIH
VIL
tDDD
Figure 10. DSD インタフェース タイミング (DCKB bit = “1”)
[AK4332]
019003761-J-00 2019/04 - 33 -
8-16. タイミング図 (I2C-bus インタフェース)
tHIGH
SCL
SDA VIH
tLOW tBUF
tHD:STA
tR tF
tHD:DAT tSU:DAT tSU:STA
Stop Start Start Stop
tSU:STO
VIL
VIH
VIL
tSP
Figure 11. I2C-busモードのタイミング
8-17. タイミング図 (Reset)
tPDN
PDNVIL
tRPD
Figure 12. パワーダウンおよびスタンバイ
VIH
VIL
tRPD
[AK4332]
019003761-J-00 2019/04
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9. 動作説明
9-1. ディジタルデータ入力 (PCM Mode、PDM 1-bit Mode / DSD Mode)
AK4332はPCMデータ、PDMデータ、DSDデータをD/A変換することが可能です。PCM Modeでは、BCLK,
LRCKにクロック、 SDTIにPCMデータを入力します。PDM 1-bit Modeでは、PDMCLKにクロック、 PDMDI
にPDMデータを入力します。DSD Modeでは、DSDCLKにクロック、 PDMDIにDSDデータを入力します。
PCM ModeとPDM 1-bit Mode / DSD Modeの切替えは PDM bitで行います(Table 2)。
PDM bitの切替えは、PMPLL bitを除くアナログ回路のパワーマネジメントbit (PMCP1, PMCP2,
PMLDO1P, PMLDO1N, PMDA, PMHP bits)が必ず”0”の期間中に設定して下さい。
Table 2. オーディオインタフェース選択
PDM bit Audio Interface
0 PCM Mode (default)
1 PDM 1-bit Mode / DSD Mode
Table 3. Setting of Clock Selection (x: Do not Care)
Mode PDM
bit PDMMODE
bit PMPLL
bit PLS bit
MS bit
MCKI / PDMCLK
pins
BCLK / DSDCLK
pins
LRCK pins
PLL Clock Source
DAC MCLK
PCM Mode
1 0 x 0 0 0 MCKI Input
BCLK Input
LRCK Input
(PLL Disable) MCKI
2 0 x 0 0 1 MCLK Input
BCLK Output
LRCK Output
(PLL Disable) MCKI
3 0 x 1 0 0 MCKI Input
BCLK Input
LRCK Input
MCKI PLLCLK
4 0 x 1 0 1 MCLK Input
BCLK Output
LRCK Output
MCKI PLLCLK
5 0 x 1 1 0 VSS2 BCLK Input
LRCK Input
BCLK PLLCLK
PDM 1-bit Mode 1 “0” 0 0 0 PDMCLK
Input VSS2 VSS2 (PLL Disable) PDMCLK
DSD Mode
1 1 “1” 0 0 0 MCKI Input
DSDCLK VSS2 (PLL Disable) MCKI
2 1 “1” 1 1 0 VSS2 DSDCLK VSS2 DSDCLK PLLCLK
Note 68. Table 3の組み合わせ以外の設定は禁止します。
[AK4332]
019003761-J-00 2019/04
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9-2. システムクロック
9-2-1 PCM Mode
DAC+ヘッドフォンアンプブロック、オーディオインタフェースブロックは、PLLで生成されたクロック、
あるいは 外部から供給されたクロックで動作します。クロックソースの選択は、DACCKS bitで行いま
す。またMaster Clock周波数、サンプリング周波数の設定は、それぞれCM[1:0] bitsおよびFS[4:0] bitsで
行います。
Table 4. DACクロックソースの選択
DACCKS bit DAC Master Clock
0 MCKI (default)
1 PLLCLK
また、AK4332はPCM Modeではマスタ/スレーブモードの選択が可能です。MS bitで、LRCK (pin)、BCLK
(pin)のマスタ/スレーブモード選択を行います。マスタモードで使用する場合は、MS bitに“1”が書き込ま
れるまで、AK4332のLRCK、BCLK pinはフローティングの状態です。そのため、AK4332のLRCK、BCLK
pinに100 kΩ程度のプルアップあるいはプルダウン抵抗を入れる必要があります。
Table 5. マスタ/スレーブモード選択
MS bit LRCK (pin), BCLK (pin)
0 スレーブモード (default)
1 マスタモード
AK4332動作中のマスタ/スレーブモードの動的切替えは禁止です。マスタ/スレーブモードの切替えは、
DAC、Headphone-Amp、チャージポンプをパワーダウンし、PMTIM bit = “0”にしてから行って下さい。
ただし、サンプリング周波数の変更やDACCLKが停止する場合は、PLLもパワーダウンする必要がありま
す。
<シーケンス例>
1. DAC, ヘッドフォンアンプ (PLL, チャージポンプ) パワーダウン
2. ACPU側のClock設定 (ACPUがマスタモードの場合、ACPUをスレーブモードに切替える)
3. MS bit切替え
4. ACPU側のClock設定 (ACPUがスレーブモードの場合、ACPUをマスタモードに切替える)
5. DAC, ヘッドフォンアンプ (PLL, チャージポンプ) パワーアップ
[AK4332]
019003761-J-00 2019/04
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HP (w/ Vol)
HPOUT HPGND
Audio
Interface
LRCK
BCLK
SDTI
DA
TT
DACMCLK
MC
KI
PLL BCLK
DACMCLK: DACCKS bit (PLL or MCKI) CM[1:0], FS[4:0] bits
PLL: PLS bit (MCKI pin or BCLK pin) PLD[15:0], PLM[15:0], MDIV[7:0]
Digital Filter
Mono DAC
32bit
MIX
Figure 13. AK4332内部構成
[AK4332]
019003761-J-00 2019/04
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<スレーブモード: MS bit = “0”>
MS bit = “0”, PMPLL bit = “0”, DACCKS bit = “0”
HP (w/ Vol)
HPOUT HPGND
Audio
Interface
LRCK
BCLK
SDTI
DACMCLK
MC
KI
PLL BCLK
DACMCLK: DACCKS bit (PLL or MCKI) CM[1:0], FS[4:0] bits
PLL: PLS bit (MCKI pin or BCLK pin) PLD[15:0], PLM[15:0], MDIV[7:0]
Digital Filter
Mono DAC
32bit
DA
TT
MIX
Figure 14. クロック&データフロー例 (スレーブモード, Not using PLL)
<マスタモード: MS bit = “1”>
MS bit = “1”, PMPLL bit = “1”, DACCKS bit = “0”
HP (w/ Vol)
HPOUT HPGND
Audio
Interface
LRCK
BCLK
SDTI
DACMCLK
MC
KI
PLL BCLK
DACMCLK: DACCKS bit (PLL or MCKI) CM[1:0], FS[4:0] bits
PLL: PLS bit (MCKI pin or BCLK pin) PLD[15:0], PLM[15:0], MDIV[7:0]
Digital Filter
Mono DAC
32bit
DA
TT
MIX
Figure 15. クロック&データフロー例 (マスタモード, Using PLL)
[AK4332]
019003761-J-00 2019/04
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< Master Clock周波数及びサンプリング周波数設定 >
Table 6. Master Clock周波数設定
CM1 bit CM0 bit Master Clock
Frequency Sampling Frequency
Range
0 0 256fs 8 to 96 kHz (default)
0 1 512fs 8 to 48 kHz
1 0 1024fs 8 to 24 kHz
1 1 128fs 128 to 192 kHz
Table 7. サンプリング周波数設定(N/A: Not available)
FS4 bit FS3 bit FS2 bit FS1 bit FS0 bit Sampling Frequency
0 0 0 0 0 8 kHz (default)
0 0 0 0 1 11.025 kHz
0 0 0 1 0 12 kHz
0 0 1 0 0 16 kHz
0 0 1 0 1 22.05 kHz
0 0 1 1 0 24 kHz
0 1 0 0 0 32 kHz
0 1 0 0 1 44.1 kHz
0 1 0 1 0 48 kHz
0 1 1 0 0 64 kHz
0 1 1 0 1 88.2 kHz
0 1 1 1 0 96 kHz
1 0 0 0 0 128 kHz
1 0 0 0 1 176.4 kHz
1 0 0 1 0 192 kHz
Others N/A
* PLLの分周比によっては、サンプリング周波数にずれが生じる可能性があります。
PLD[15:0], PLM[15:0] bits は正確に設定してください。
[AK4332]
019003761-J-00 2019/04
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9-2-2 PDM Mode
PDM bit = “1”にすると、PDM 1-bit ModeまたはDSD Modeになります(Table 2)。
PDM 1-bit Mode、DSD Modeは、PDMMODE bitで選択できます(Table 8)。
PDM 1-bit Mode時は、CM[1:0] bits = “00” (256fs), FS[4:0] bits = “01001” (44.1 kHz)
または “01010”(48 kHz), MS bit = “0”(スレーブモード)に設定してください。
PDMMODE bitの切替えは、PMPLL bitを除くアナログ回路のパワーマネジメントbit (PMCP1, PMCP2,
PMLDO1P, PMLDO1N, PMDA, PMHP bits)が必ず”0”の期間中に設定して下さい。
Table 8. PDM Mode選択
PDM bit PDMMODE bit Mode
1 0 PDM 1-bit Mode (default)
1 DSD Mode
[AK4332]
019003761-J-00 2019/04
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9-3. マスターカウンタ同期コントロール
PMTIM bit = “1”にすると、内部マスターカウンタがスタートします。このbitを使用することで、AK4332
を複数使用した場合に、デバイス間の位相差を(Max.) 4/64fs以内に合わせることが出来ます。PLLを使う
場合、PMTIM bitはPMPLL bitを”1”にしてから2 msec以上経過後に立ち上げて下さい。また、外部クロッ
ク使用時は、安定したクロックが供給されている状態でPMTIM bitを解除して下さい。PMTIM bit = “0”の
時、PMPLL bitを除くアナログ回路のパワーマネジメントbit (PMCP1, PMCP2, PMLDO1P, PMLDO1N,
PMDA, PMHP bits)は必ず”0”に設定して下さい。
Table 9. マスターカウンタパワーコントロール
PMTIM bit Master Counter Status
0 Disable (default)
1 Enable
[AK4332]
019003761-J-00 2019/04
- 41 -
9-4. PLL
DACの動作クロックDACMCLKとして使用するPLLCLKを生成します。発振周波数PLLCLKは、
22.5792 MHz (44.1 kHz系)か、24.5760 MHz (48 kHz系) (Table 10)に設定します。PLL設定例はTable 17、
Table 18を参照してください。PLLのReference Clock (REFCLK)は、76.8 kHzから768 kHzの範囲で設定
してください。
Table 10. PLLCLK設定
48 kHz base rate / 32kHz base rate
44.1 kHz base rate
PLLCLK 24.5760 MHz 22.5792 MHz
REFCLK = PLL Source / (PLD+1) PLLCLK = REFCLK x (PLM+1) DACMCLK = PLLCLK / (MDIV+1)
Figure 16. PLLブロック図
9-4-1. パワーマネジメント (PMPLL)
PLLは、コントロールレジスタの設定でパワーダウンすることが可能です。
Table 11. PLLパワーマネジメント
PMPLL bit PLL Status
0 Power-Down (default)
1 Power-Up
9-4-2. 入力クロック選択機能
PLLは入力クロックを選択する機能を持っています。PLS bitで選択します。PLS bitの設定は、PMTIM bit
= “0”の状態で行ってください。
Table 12. PLLクロックソース選択
PLS bit Clock Source
0 MCKI pin (default)
1 BCLK pin
PLLC
LK
1 ------------- (PLM+1)
1 ------------- (MDIV+1) D
AC
MC
LK
76.8 kHz to 768 kHz
PLS bit
PLL ANA
REFCLK
Feedback
MCKI/ BCLK
1 ------------- (PLD+1)
[AK4332]
019003761-J-00 2019/04
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9-4-3. リファレンスクロック分周数
PLLはリファレンスクロックの分周数を16-bitで任意に設定することが可能です。入力クロックを
(PLD+1)分周して、PLLのリファレンスクロックとして使用します。PLD[15:0] bitsの設定は、PMTIM bit =
“0”の状態で行ってください。
Table 13. PLLリファレンスクロック分周数
PLD[15:0] bits Dividing Number
0x0000 1 (default)
0x0001-0xFFFF 1/(PLD+1)
Note 69. PLDで分周後のリファレンスクロックは、76.8 kHzから768 kHzの範囲で設定して下さい。
9-4-4. フィードバッククロック分周数
PLLはフィードバッククロックの分周数を16-bitで任意に設定することが可能です。PLLCLKを(PLM+1)
分周して、PLLのフィードバッククロックとして使用します。PLM[15:0] bitsの設定は、PMTIM bit = “0”
の状態で行ってください。
Table 14. PLLフィードバッククロック分周数
PLM[15:0] bits Dividing Number
0x0000 Clock Stop (default)
0x0001-0xFFFF 1/(PLM+1)
9-4-5. PLL内部モード設定
PLLMD bitで、PLLの内部モードを設定します。Table 17、Table 18を参照し、必要に応じてPLLMD bit
を変更して下さい。PLLMD bitの設定は、PMPLL bit = “0”の状態で行ってください。
Table 15. PLL内部モード設定
PLLMD bit Reference Clock
0 ≥ 256 kHz (default)
1 < 256 kHz
[AK4332]
019003761-J-00 2019/04
- 43 -
9-4-7. MCKI生成分周器設定
MDIV[3:0] bitsでDACMCLK分周器を設定します。MDIV[3:0] bitsの設定は、PMTIM bit = “0”の状態で行っ
てください。
Table 16. MCKI分周器設定
MDIV[3:0] bits Divide By
0H 1 (default)
1H ~ FH 1/(MDIV+1)
Note 70. 下記のいずれかに設定した場合は、MDIV[3:0] bits = 0Hにすると分周数は1.5となります。
・CM[1:0]=”10” , FS[4:0]=”00100” (1024fs, fs=16kHz)
・CM[1:0]=”01”, FS[4:0]=”01000” (512fs, fs=32kHz)
・CM[1:0]=”00” , FS[4:0]=”01100” (256fs, fs=64kHz)
・CM[1:0]=”11” , FS[4:0]=”10000” (128fs, fs=128kHz)
[AK4332]
019003761-J-00 2019/04
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9-4-7. PLL設定例
Table 17. PLL設定例 (MCKI基準)
CLKIN PLL condition Sampling
Source Frequency PLD+1 REFCLK PLM+1 PLLMD PLLCLK MDIV+1 Frequency
[kHz] [kHz] bit [MHz] (Note 71) [kHz]
MCKI 9,600 25 384 64 0 24.5760 0 48
19,200 25 768 32 0 24.5760 0 48
12,288 16 768 32 0 24.5760 0 48
24,576 32 768 32 0 24.5760 0 48
12,000 125 96 256 1 24.5760 0 48
24,000 125 192 128 1 24.5760 0 48
9,600 125 76.8 294 1 22.5792 0 44.1
19,200 125 153.6 147 1 22.5792 0 44.1
11,289.6 16 705.6 32 0 22.5792 0 44.1
22,579.2 32 705.6 32 0 22.5792 0 44.1
Note 71. CM[1:0] bitsが”01” (512fs)の場合。
[AK4332]
019003761-J-00 2019/04
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Table 18. PLL設定例 (BCLK基準)
CLKIN PLL condition Sampling
Source Frequency PLD+1 REFCLK PLM+1 PLLMD PLLCLK MDIV+1 Frequency
[kHz] [kHz] bit [MHz] (Note 71) [kHz]
BCLK 256 1 256 96 0 24.5760 5 8
(32fs) 352.8 1 352.8 64 0 22.5792 3 11.025
512 1 512 48 0 24.5760 2 16
705.6 1 705.6 32 0 22.5792 1 22.05
768 1 768 32 0 24.5760 1 24
1,024 2 512 48 0 24.5760 0 32
1,411.2 2 705.6 32 0 22.5792 0 44.1
1,536 2 768 32 0 24.5760 0 48
BCLK 384 1 384 64 0 24.5760 5 8,
(48fs) 529.2 3 176.4 128 1 22.5792 3 11.025
768 1 768 32 0 24.5760 2 16
1,058.4 3 352.8 64 0 22.5792 1 22.05
1,152 3 384 64 0 24.5760 1 24
1,536 2 768 32 0 24.5760 0 32
2,116.8 3 705.6 32 0 22.5792 0 44.1
2,304 3 768 32 0 24.5760 0 48
BCLK 512 1 512 48 0 24.5760 5 8
(64fs) 705.6 1 705.6 32 0 22.5792 3 11.025
1,024 2 512 48 0 24.5760 2 16
1,411.2 2 705.6 32 0 22.5792 1 22.05
1,536 2 768 32 0 24.5760 1 24
2,048 4 512 48 0 24.5760 0 32
2,822.4 4 705.6 32 0 22.5792 0 44.1
3,072 4 768 32 0 24.5760 0 48
[AK4332]
019003761-J-00 2019/04 - 46 -
9-5. DACディジタルフィルタ
AK4332のPCM Modeでは、4種類のDACディジタルフィルタを内蔵しており、DASD bit、DASL bitで選
択することが可能です。初期値はDASL bit = DASD bit = “0” (シャープロールオフフィルタ)です。DASD
bit、DASL bitの設定は、PMDA bit = “0”の状態で行ってください。
Table 19. DACディジタルフィルタ設定
DASD bit DASL bit DAC Filter Mode Setting
0 0 Sharp Roll-Off Filter (default)
0 1 Slow Roll-Off Filter
1 0 Short Delay Sharp Roll-Off Filter
1 1 Short Delay Slow Roll-Off Filter
[AK4332]
019003761-J-00 2019/04 - 47 -
9-6. ディジタルボリューム
AK4332はDACの前段に+3.0 dBから12.0 dB、MUTEを含む0.5 dBステップ、32レベルのディジタル出
力ボリュームを内蔵します。ボリュームの切替えは瞬時に行われます。
OVC [4:0] bitsの設定は、PMDA bit = “0”の状態で行ってください。
Table 20. ディジタルボリューム設定
OVC [4:0] bits Volume (dB)
1FH +3.0
1EH +2.5
1DH +2.0
1CH +1.5
1BH +1.0
1AH +0.5
19H 0.0 (default)
18H 0.5
17H 1.0
16H 1.5
15H 2.0
14H 2.5
13H 3.0
12H 3.5
11H 4.0
10H 4.5
0FH 5.0
0EH 5.5
0DH 6.0
0CH 6.5
0BH 7.0
0AH 7.5
09H 8.0
08H 8.5
07H 9.0
06H 9.5
05H 10.0
04H 10.5
03H 11.0
02H 11.5
01H 12.0
00H MUTE
[AK4332]
019003761-J-00 2019/04 - 48 -
9-7. ヘッドフォンアンプ出力 (HPOUT pin)
ヘッドフォンアンプは、内蔵のチャージポンプ回路で生成する正電源と負電源を用いて動作します。正
電源、負電源は内蔵のチャージポンプによりCVDDから生成され、それぞれVCC2、VEE2 pinから出力
します。チャージポンプ回路はヘッドフォンアンプの出力レベルによって、1/2VDDモード、VDDモー
ドを切替えて動作します。ヘッドフォンアンプの出力はHPGND (0 V)を中心にシングルエンドになって
おり、DCカット用のコンデンサは不要です。負荷抵抗はMin. 7.2Ωです。ヘッドフォンアンプは、HPGND
pinをジャックのグランドに接続することで、グランドループノイズキャンセル機能を持っています。
HPOUT pin
HPG[2:0] bits
HPGND pin
PCM Data DAC
Digital Filter
OVC[4:0] bits
PMHP bit
PMDA bit
Volume
PDM Filter
PDM 1bit Data
MDAC bit LDAC bit RDAC bit
MIX Invert
INV bit PDM bit
DSD Data
PDMMODE bit
Figure 17. DAC & ヘッドフォンアンプ ブロック図
[AK4332]
019003761-J-00 2019/04 - 49 -
チャージポンプモードの設定は、CPMODE[1:0]bitsで設定可能です。CPMODE[1:0] bits = “00”のとき、
ヘッドフォンアンプは、G級動作を行います。
Table 21. チャージポンプモード設定(N/A: Not available)
CPMODE1 bit CPMODE0 bit Mode Operation Voltage
0 0 Class-G Operation Mode Automatic Switching (default)
0 1 ± VDD Operation Mode ± VDD
1 0 ±1/2 VDD Operation Mode ±1/2 VDD
1 1 N/A N/A
Note 72. PCM Mode, PDM 1-bit Mode, DSD Mode全てClass-G Operation Modeに対応しています。
< G級動作モード切替えレベル設定>
<PCM Mode >
PCM Mode時、LVDSEL[1:0] bitsにより、VDDモードと1/2VDDモードが切替わるレベルを設定できます。
LVDSEL[1:0] bitsの切替えは、PMPLL bitを除くアナログ回路のパワーマネジメントビット(PMCP1,
PMCP2, PMLDO1P, PMLDO1N, PMDA, PMHP bits)が必ず"0"の期間中に設定してください。
Table 22. チャージポンプ切替えレベル設定 (PCM Mode)
LVDSEL[1:0] bits Class-G
切替えレベル
00 1.05mW @ 16Ω (default)
01 1.05mW @ 32Ω
10 1.05mW @ 11Ω
11 1.05mW @ 8Ω
<PDM Mode / DSD Mode >
PDM ModeまたはDSD Mode時、LVDSEL[1:0] bitsとHPG[2:0] bitsにより、VDDモードと1/2VDDモード
が切替わるレベルを設定できます。LVDSEL[1:0] bitsとHPG[2:0] bitsの切換えは、PMPLL bitを除くア
ナログ回路のパワーマネジメントビット(PMCP1, PMCP2, PMLDO1P, PMLDO1N, PMDA, PMHP
bits)が必ず"0"の期間中に設定してください。
Table 23. チャージポンプ切替えレベル設定 (PDM 1-bit Mode / DSD Mode)
LVDSEL[1:0] bits Class-G
切替えレベル
00 1.61 mW @ 16Ω (default)
01 1.41 mW @ 32Ω
10 1.65 mW @ 11Ω
11 1.86 mW @ 8Ω
Note 73. HPG[2:0] bits = 4dBに設定時の特性です。
< G級動作モード切替え時間設定>
1/2VDDモードからVDDモードに移行した後、VDDモード保持するためのカウンタがスタートします
(Table 24)。VDDモード保持時間終了後、出力信号が切替えレベル以下、かつLVDTM[2:0] bitsで設定し
た1/2VDDモード検出時間が経過していると、1/2VDDモードに移行します。
[AK4332]
019003761-J-00 2019/04 - 50 -
Table 24. VDDモード保持時間の設定 (x: Do not Care)
VDDTM[3:0] bits
VDD Mode Holding Period
8 kHz 48 kHz 96 kHz 192 kHz
0000 1024/fs 128 msec 21.3 msec 10.7 msec 5.3 msec (default)
0001 2048/fs 256 msec 42.7 msec 21.3 msec 10.7 msec
0010 4096/fs 512 msec 85.3 msec 42.7 msec 21.3 msec
0011 8192/fs 1024 msec 170.7 msec 85.3 msec 42.7 msec
0100 16384/fs 2048 msec 341.3 msec 170.7 msec 85.3 msec
0101 32768/fs 4096 msec 682.7 msec 341.3 msec 170.7 msec
0110 65536/fs 8192 msec 1365.3 msec 682.7 msec 341.3 msec
0111 131072/fs 16384 msec 2730.7 msec 1365.3 msec 682.7 msec
1xxx 262144/fs 32768 msec 5461.3 msec 2730.7 msec 1365.3 msec
Class-Gモード切換えレベル以下になると、LVDTM[2:0] bitsで設定した1/2VDDモード検出用のカウンタ
がスタートします。Class-Gモード切換えレベルを超えると、カウンタはリセットされます。VDDモー
ドから1/2VDDモードへの移行は、1/2VDDモード検出用のカウンタが終了し、かつVDDモード保持時間
が終了した場合です。
Detection Time (LVTDM[2:0]bits)
VDD
Under 1/2VDD Level
1/2VDD VDD (Start)
1) Detection Time < 1/2VDD Level
VDD
2) Detection Time > 1/2VDD Level
Class-G Mode
Class-G Mode
Class-G Mode Switching Level
Class-G Mode Switching Level
Figure 18. VDDモードから1/2VDDモードへの遷移
Table 25. 1/2VDDモード検出時間 (検出にかからない最低周波数)
LVDTM[2:0] bits
1/2VDD Mode Detection Time/
Minimum Frequency that is Not Detected
8 kHz 48 kHz 96 kHz 192 kHz
000 64/fs 8 msec 1.3 msec 0.67 msec 0.33 msec
(default) 62.5 Hz 375 Hz 750 Hz 1500 Hz
001 128/fs 16 msec 2.7 msec 1.3 msec 0.67 msec
31.3 Hz 187.5 Hz 375 Hz 750 Hz
010 256/fs 32 msec 5.3 msec 2.7 msec 1.3 msec
15.6 Hz 93.8 Hz 187.5 Hz 375 Hz
011 512/fs 64 msec 10.7 msec 5.3 msec 2.7 msec
7.8 Hz 46.9 Hz 93.8 Hz 187.5 Hz
100 1024/fs 128 msec 21.3 msec 10.7 msec 5.3 msec
3.9 Hz 23.4 Hz 46.9 Hz 93.8 Hz
101 2048/fs 256 msec 42.7 msec 21.3 msec 10.7 msec
2.0 Hz 11.7 Hz 23.4 Hz 46.9 Hz
110 4096/fs 512 msec 85.3 msec 42.7 msec 21.3 msec
1.0 Hz 5.9 Hz 11.7 Hz 23.4 Hz
111 8192/fs 1024 msec 170.7 msec 85.3 msec 42.7 msec
0.5 Hz 2.8 Hz 5.9 Hz 11.7 Hz
[AK4332]
019003761-J-00 2019/04 - 51 -
< ヘッドフォンアンプボリューム回路 >
ヘッドフォンアンプの出力レベルは、HPG[2:0] bitsでコントロールします。ボリューム設定は、+4 dB
から10 dBまで2 dB stepで変更することが可能です(Table 26)。ボリューム変更時、ゼロクロス検出動
作を行います。ゼロクロスタイムアウト時間は、HPTM[2:0] bitsで設定することができます(Table 27)。
HPG設定後はHPTM[2:0] bitsで設定したゼロクロスタイムアウト時間を待ってから次のHPGを設定して
ください。ゼロクロスしない間にゲイン設定を連続して変えた場合に、次にゼロクロスした時に反映さ
れるゲインは、ゼロクロスする直前のゲイン設定です。
Table 26. ヘッドフォンアンプボリューム設定
HPG[2:0] bits Volume (dB)
111 +4
110 +2
101 0 (default)
100 2
011 4
010 6
001 8
000 10
Table 27. ヘッドフォンアンプボリュームゼロクロスタイムアウト時間の設定 (x: Do not care)
HPTM[2:0] bits
Zero Crossing Timeout Period
8 kHz 48 kHz 96 kHz 192 kHz
000 128/fs 16 msec 2.7 msec 1.3 msec 0.67 msec
001 256/fs 32 msec 5.3 msec 2.7 msec 1.3 msec
010 512/fs 64 msec 10.7 msec 5.3 msec 2.7 msec
011 1024/fs 128 msec 21.4 msec 10.7 msec 5.3 msec (default)
1xx 2048/fs 256 msec 42.7 msec 21.4 msec 10.7 msec
Note 74. PDM/DSD Mode時は、ゼロクロス検出動作は行いません。
< ヘッドフォンアンプの外部回路 >
ヘッドフォンアンプが発振する可能性がありますので、発振防止回路 (0.1 µF ±20%のコンデンサと15Ω
±20%の抵抗)をつけて下さい。
Headphone Amplifier
AK4332
Headphone
15Ω
0.1 μF 32Ω
Figure 19. ヘッドフォンアンプ発振防止回路
[AK4332]
019003761-J-00 2019/04 - 52 -
< ヘッドフォンアンプのパワーアップ/ダウンシーケンス >
PMDA bitにて、DACのパワーダウンを解除した後、PMHP bitにて、ヘッドフォンアンプのパワーダウ
ン解除を行ってください (DACパワーアップから、ヘッドフォンパワーアップまでの待ち時間は特に必
要ありません)。PMDA bitは、DACのディジタル部のパワーダウン解除、PMHP bitのいずれかを“1”にす
ると、対応するチャネルのDACのアナログ部とヘッドフォンアンプがパワーアップされ、ヘッドフォン
の初期化サイクルが実行されます。Gain (HPG[2:0] bits)の初期設定は、PMHP bitを“1”にする前に行っ
てください。初期化サイクル中はGainの変更を行わないでください。初期化サイクル完了後はGainの変
更は可能です。Gain設定からPMHP bitのいずれかを“1”にするまでの時間に制約はありません。
パワーダウン時は、ヘッドフォンアンプを立ち下げた後、DACのパワーダウンを行ってください(時間
の制約はありません。)。ヘッドフォンがパワーダウンされると、HPOUT pinは内部抵抗により HPGND
にプルダウン(@ HPOHZ = “0”)されます。この時のプルダウン抵抗値は4(Typ.)です。また、ヘッドフ
ォンパワーダウン時に、HPOHZ bitを “1”にすると、出力は95k(Typ.)でHPGNDにプルダウンされます。
Table 28. ヘッドフォンの出力状態 (x: Do not Care)
PMHP bit HPOHZ bit HP-Amp Status
0 0 Pull-down by 4Ω (Typ.)
0 1 Pull-down by 95 kΩ (Typ.)
1 x Normal Operation
ヘッドフォンアンプのパワーアップ時とパワーダウン時において、HPG[2:0] bitsの設定は同じにして下
さい。パワーアップ時と異なる設定でパワーダウンした場合、ボツ音が発生する可能性があります。
ヘッドフォンアンプブロックのパワーアップ時間はTable 29の通りで、その後 HPOUT pin は0V
(HPGND) を出力します。パワーダウンは瞬時に行われます。
Table 29. ヘッドフォンパワーアップ時間
Sampling Frequency [kHz] Power-Up Time (Max)
8/12/16/24/32/48/64/96/128/192 23.9 msec
11.025/22.05/44.1/88.2/176.4 25.9 msec
< 過電流保護回路 >
ヘッドフォン出力端子がショートされた場合など、ヘッドフォンに過電流が流れると電流制限がかかり
ます。要因が排除されると、通常モードに戻ります。
[AK4332]
019003761-J-00 2019/04 - 53 -
9-8. チャージポンプ & LDO回路
CVDD pinに供給された電圧から、内部のチャージポンプ回路により正電源および負電源を生成します。
各CP、LDOの立ち上げ/下げシーケンスは以下の通りです。CP1はLDO1P/Nの前、CP2はLDO1P/Nが立
ち上がった後、パワーアップして下さい。
立ち上げシーケンス: CP1 LDO1P, LDO1N CP2
立ち下げシーケンス: CP2 LDO1P, LDO1N CP1
LDO1P、1Nは、過電流保護回路を内蔵しています。通常の動作中に過電流が流れると、リミットをか
けます。過電流状態でなくなると、過電流保護回路は動作せず、通常動作に戻ります。
LDO2は、過電圧保護回路を内蔵しています。通常の動作状態中に瞬停等で電源が不安定になった場合
は、過電圧保護回路が働き、LDO2をパワーダウンします。一度、パワーダウン状態になると、再度、
リセット(PDN pin = “L” “H”)を行う必要があります。
また、LDO2を除いては、立ち下がっている最中に再度パワーアップすることは可能です。
Table 30. チャージポンプの入出力電圧及び使用ブロック
Charge Pump Power Management bit Input Voltage Output Voltage (Typ.)
CP1 PMCP1 CVDD 1.8 V
CP2 (Class-G) PMCP2 CVDD 1.8 V / 0.9 V
Table 31. LDOの入出力電圧及び使用ブロック
LDO Power
Management bit Power Supply
Output Voltage (Typ.)
LDO1P PMLDO1P AVDD / VSS1 1.5 V
LDO1N PMLDO1N VSS1 /
CP1 Output 1.5 V
LDO2 - LVDD / VSS2 1.2 V
[AK4332]
019003761-J-00 2019/04 - 54 -
9-9. シリアルオーディオインタフェース
9-9-1. PCM Mode
DIF bitにて、シリアルオーディオインタフェースのフォーマットの設定を、DL[1:0] bitsにて、データ長
の設定を行います。DL[1:0] bitで設定したデータ長未満のデータを入力する場合は、下位ビットに”0”を
入力してください。マスタモード時も、BCKO bitの設定に合わせて、DL[1:0] bitsの設定を行って下さい。
DIF bit およびDL[1:0] bits の設定は、PMTIM=“0”の状態で行ってください。
Table 32. Digital I/F Format Setting
DIF bit Digital I/F Format
0 I2S Compatible (default)
1 MSB justified
Table 33. データ長設定 (x: Do not Care, N/A: Not available)
DL1 bit DL0 bit Data Length BCLK Frequency
Slave Mode Master Mode
0 0 24 bit linear 48fs N/A (default)
0 1 16 bit linear 32fs 32fs
(BCKO bit = “1”)
1 x 32 bit linear 64fs 64fs
(BCKO bit = “0”)
Figure 20. I2S Compatible Format (DIF bit = “0”)
Figure 21. MSB justified format (DIF bit= “1”)
LRCK
BCLK
SDTI Do Not Care Next Lch Data Lch Data (MSB First) Rch Data (MSB First) Do Not Care Do Not Care
LRCK
BCLK
SDTI Do Not Care Next Lch Data Lch Data (MSB First) Rch Data (MSB First) Do Not Care Do Not Care
[AK4332]
019003761-J-00 2019/04 - 55 -
9-9-2. ディジタルミキシング
PCM Mode時、AK4332はSDTIピンから入力される “Lch Data”と”Rch Data”に対して、
Digital Mixing機能、及びデータ極性反転機能を内蔵しています。データ反転は、2の補数のデータにな
ります。
MDAC, RDAC, LDACおよびINV bits の設定は、PMDA bit = “0”の状態で行ってください。
Table 34. DAC入力データの選択
MDAC bit RDAC bit LDAC bit DAC入力データ
0 0 0 MUTE (default)
0 0 1 Lch Data
0 1 0 Rch Data
0 1 1 Lch Data + Rch Data
1 0 0 MUTE
1 0 1 Lch Data /2
1 1 0 Rch Data /2
1 1 1 (Lch Data + Rch Data)/2
Table 35. DAC入力信号の極性の選択
INV bit 出力データ
0 Normal (default)
1 Inverting
[AK4332]
019003761-J-00 2019/04 - 56 -
9-9-3. PDM 1-bit Mode
PDM 1-bit Mode時、PDMDIピンにPDMデータをPDMCLKと同期して入力してください。
DIF bit とDL[1:0] bitの設定は無効です
またPDMCLKの極性は、PDMCKR bitで反転することが可能です。
PDMCLK
(PDMCKR bit="0")
PDMCLK
(PDMCKR bit="1")
PDMDI D[n-1] D[n] D[n+1]
Figure 22. PDM 1-bit フォーマット (PDMMODE bit = “0”)
[AK4332]
019003761-J-00 2019/04 - 57 -
9-9-4. DSD Mode
DSD Mode時、PDMDIピンにDSDデータをDSDCLKと同期して入力してください。
DIF bit とDL[1:0] bitの設定は無効です
またDSDCLKの極性は、DCKB bitで反転することが可能です。
DSDCLK
(DCKB bit = "1")
DSDCLK
(DCKB bit = "0")
PDMDI D[n-1] D[n] D[n+1]
Figure 23. DSD フォーマット (PDMMODE bit = “1”)
[AK4332]
019003761-J-00 2019/04 - 58 -
9-10. PDM信号フルスケール (FS)検出機能
AK4332は、PDM 1-bit 信号、DSD信号のフルスケール検出機能を持っています。 “0” (FS)または“1”
(+FS)のデータが2048bit(256 word:1byte 8bitの場合)連続して入力された場合、AK4332はフルスケ
ール検出状態となり、検出bit (FSDET bit)が“1”となります。その後 “0” (FS)または“1” (+FS)以外のPDM
データが入力されるとFSDET bit = “0”に切替わります。
FSDET bitはレジスタアドレス (Addr.17 D4)から読み出し可能です。
PDMMUTEN bit = “0”の時、フルスケール検出状態になると出力はミュートされます。(ミュート状態へ
の移行時、及びミュート解除時において、ボツ音がする可能性があります。)
PDMMUTEN bit = “1”の時もフルスケール検出機能は動作し、検出bit (FSDET bit)の出力は有効ですが、
出力はミュートされません。
[AK4332]
019003761-J-00 2019/04 - 59 -
9-11. シリアルコントロールインタフェース (I2C-bus)
AK4332のI2Cバスモードのフォーマットは、高速モード (Max: 400 kHz)に対応しています。SDA、SCL
pinsのプルアップ抵抗の接続先は (LVDD+0.3) V以下にして下さい。
1. WRITE命令
I2Cバスモードにおけるデータ書き込みシーケンスはFigure 24に示されます。バス上のICへのアクセス
には、最初に開始条件 (Start Condition)を入力します。SCLラインが“H”の時にSDAラインを“H”から“L”
にすると、開始条件が作られます (Figure 30)。開始条件の後、スレーブアドレスが送信されます。この
アドレスは7ビットから構成され、8ビット目にはデータ方向ビット (R/W)が続きます。上位7ビットは
“0010000”固定です (Figure 25)。アドレスが一致した場合、AK4332は確認応答 (Acknowledge)を生成し、
命令が実行されます。マスタは確認応答用のクロックパルスを生成し、SDAラインを解放しなければな
りません (Figure 31)。R/W bitが“0”の場合はデータ書き込み、R/W bitが“1”の場合はデータ読み出しを行
います。
第2バイトはサブアドレス (レジスタアドレス)です。サブアドレスは8ビット、MSB firstで構成されます
(Figure 26)。第3バイト以降はコントロールデータです。コントロールデータは8ビット、MSB firstで構
成されます (Figure 27)。AK4332は、各バイトの受信を完了するたびに確認応答を生成します。データ
転送は、必ずマスタが生成する停止条件 (Stop Condition)によって終了します。SCLラインが“H”の時に
SDAラインを“L”から“H”にすると、停止条件が作られます (Figure 30)。
AK4332はアドレス00H to 17Hにおいて、複数のバイトのデータを一度に書き込むことができます。デ
ータを1バイト送った後、停止条件を送らず更にデータを送ると、サブアドレスが自動的にインクリメ
ントされ、次のデータは次のサブアドレスに格納されます。アドレス“17H”にデータを書き込んだ後、
さらに次のアドレスに書き込んだ場合にはアドレス“00H”にデータが書き込まれます。
サブアドレス“26H”と”27H”にデータを書き込んだ後は自動的にインクリメントされません。
クロックが“H”の間は、SDAラインの状態は一定でなければなりません。データラインが“H”と“L”の間で
状態を変更できるのは、SCLラインのクロック信号が“L”の時に限られます (Figure 32)。SCLラインが“H”
の時にSDAラインを変更するのは、開始条件、停止条件を入力するときのみです。
SDASlav e
AddressS
S
T
A
R
T
R/W="0"
A
C
K
Sub
Address(n)
A
C
K
Data(n)
A
C
K
Data(n+1)
A
C
K
A
C
K
Data(n+x)
A
C
K
P
S
T
O
P
Figure 24. I2Cバスモードのデータ転送シーケンス
[AK4332]
019003761-J-00 2019/04 - 60 -
0 0 1 0 0 0 0 R/W
Figure 25. 第1バイトの構成
A7 A6 A5 A4 A3 A2 A1 A0
Figure 26. 第2バイトの構成
D7 D6 D5 D4 D3 D2 D1 D0
Figure 27. 第3バイト以降の構成
2. READ命令
R/W bitが“1”の場合、AK4332はREAD動作を行います。指定されたアドレスのデータが出力された後、
マスタが停止条件を送らず確認応答を生成すると、サブアドレスが自動的にインクリメントされ、次の
アドレスのデータを読み出すことができます。アドレス“17H”のデータを読み出した後、さらに次のア
ドレスを読み出す場合にはアドレス“00H”のデータが読み出されます。
サブアドレス“26H”と”27H”のデータを読み出した後は自動的にインクリメントされません。
AK4332はカレントアドレスリードとランダムリードの2つのREAD命令を持っています。
2-1. カレントアドレスリード
AK4332は内部にアドレスカウンタを持っており、カレントアドレスリードではこのカウンタで指定さ
れたアドレスのデータを読み出します。内部のアドレスカウンタは最後にアクセスしたアドレスの次の
アドレス値を保持しています。例えば、最後にアクセス (READでもWRITEでも)したアドレスが“n”であ
り、その後カレントアドレスリードを行った場合、アドレス“n+1”のデータが読み出されます。カレント
アドレスリードでは、AK4332はREAD命令のスレーブアドレス (R/W bit = “1”) の入力に対して確認応答
を生成し、次のクロックから内部のアドレスカウンタで指定されたデータを出力したのち内部カウンタ
を1つインクリメントします。データが出力された後、マスタが確認応答を生成せず停止条件を送ると、
READ動作は終了します。
SDASlave
AddressS
S
T
A
R
T
R/W="1"
A
C
K
A
C
K
Data(n+1)
A
C
K
Data(n+2)
A
C
K
A
C
K
Data(n+x)
N
A
C
K
P
S
T
O
P
Data(n)
MASTER
MASTER
MASTER
MASTER
MASTER
Figure 28. カレントアドレスリード
[AK4332]
019003761-J-00 2019/04 - 61 -
2-2. ランダムアドレスリード
ランダムアドレスリードにより任意のアドレスのデータを読み出すことができます。ランダムアドレス
リードはREAD命令のスレーブアドレス (R/W bit = “1”)を入力する前に、ダミーのWRITE命令を入力す
る必要があります。ランダムアドレスリードでは最初に開始条件を入力し、次にWRITE命令のスレーブ
アドレス (R/W bit = “0”)、読み出すアドレスを順次入力します。AK4332がこのアドレス入力に対して確
認応答を生成した後、再送条件、READ命令のスレーブアドレス (R/W bit = “1”)を入力します。AK4332
はこのスレーブアドレスの入力に対して確認応答を生成し、指定されたアドレスのデータを出力し、内
部アドレスカウンタを1つインクリメントします。データが出力された後、マスタが確認応答を生成せ
ず停止条件を送ると、READ動作は終了します。
SDASlave
AddressS
S
T
A
R
T
R/W="0"
A
C
K
A
C
K
A
C
K
Data(n)
A
C
K
Data(n+x)
A
C
K
P
S
T
O
P
Sub
Address(n)S
Slave
Address
R/W="1"
S
T
A
R
T
Data(n+1)
A
C
K
N
A
C
K
MASTER
MASTER
MASTER
MASTER
Figure 29. ランダムアドレスリード
SCL
SDA
stop conditionstart condition
S P
Figure 30. 開始条件と停止条件
SCL FROMMASTER
acknowledge
DATAOUTPUT BYTRANSMITTER
DATAOUTPUT BYRECEIVER
1 98
STARTCONDITION
not acknowledge
clock pulse foracknowledgement
S
2
Figure 31. I2Cバスでの確認応答
[AK4332]
019003761-J-00 2019/04 - 62 -
SCL
SDA
data linestable;
data valid
changeof dataallowed
Figure 32. I2Cバスでのビット転送
[AK4332]
019003761-J-00 2019/04 - 63 -
9-12. コントロールシーケンス
電源立ち上げからDAC、ヘッドフォンアンプのパワーアップまでのシーケンス例をFigure 33,
Figure 34に示します。
またヘッドフォンアンプ、DACのパワーダウンから電源立ち下げまでのシーケンス例をFigure 35に示
します。
[AK4332]
019003761-J-00 2019/04 - 64 -
< PCM Mode時のパワーアップシーケンス>
Figure 33. PCM Mode時のDAC、ヘッドフォンアンプのパワーアップシーケンス例
Power Supply
MCKI, BCLK, LRCK
PDN pin
Analog Circuit Power
DAC Initial Setting
FS[4:0] bits
(Addr:05H, D4 - D0)"00000" "01001"
CM[1:0] bits
(Addr:05H, D6-D5)"00" "00"
LDAC bit
RDAC bit
(Addr:07H, D5, D0)
HPG[2:0] bits "101"
(Addr:0DH, D2-D0)
PMPLL bit
(Addr:00H, D0)
PMTIM bit
(Addr:00H, D1)
PMCP1 bit
(Addr:01H, D0)
PMLDO1P bit
PMLDO1N bit(Addr:01H, D5, D4)
PMDA bit
(Addr:02H, D0)
PMCP2 bit
(Addr:01H, D1)
PMHP bit
(Addr:03H,D0)
HPOUT pin
(Addr.26H) = 02H
(Addr.27H) = C0H
"011"
Addr.26H = 6CH
Addr.27H = 40H
≥ 6.5 msec
≥ 4.5 msec
(1) ≥ 1 msec
(3) ≥ 2 msec
23.9 msec
(3) ≥ 1 msec
(7)
≥ 0.5 msec
(2)
(4)
(5)
(6)
(8)
(10)
≥ 2 msec
(9)
(11)
(12)
(13)
Normal Operation
(5)
(5)
[AK4332]
019003761-J-00 2019/04 - 65 -
(1) 電源立ち上げ後、PDN pin = “L” → “H”。
この区間はAK4332リセットのため、1 msec以上のPDN pin = “L”区間が必要です。
(2) 全ての電源電圧を印加後、PLLまたはCP1をパワーアップする前までにMCKI, BCLK, LRCKを入力
して下さい。
入力に必要なClockは、Table 3を参照してください。
(3) PDN pinを“H”にしてパワーダウンを解除し、1 msec経過後、レジスタへの書き込みが可能です。
ただし、PMTIM bitおよびアナログ回路のパワーマネジメントbit (PMCP1 bit, PMCP2 bit,
PMLDO1P bit, PMLDO1N bit, PMDA bit, PMHP bit)へのアクセスは、アナログ回路が立ち上がるま
で2 msecの待ち時間が必要です。
(4) DAC 初期設定 (アドレス26Hに02Hを、アドレス27HにC0Hを書き込んでください)
(5) サンプリング周波数 (FS[4:0] bits), CM[1:0] bits, DACへの入力信号を選択して下さい。
(LDAC bit or RDAC bit = “0” → “1”)
(6) DACのアナログボリューム (HPG[2:0] bits)を設定して下さい。
(7) PLLを使用する場合、PLLをパワーアップして下さい。(PMPLL bit = “0” → “1”)
PLL出力が安定するまで2 msecの待ち時間が必要です。
(8) 内部マスターカウンタをスタートして下さい。(PMTIM bit = “0” → “1”)
PMCP1 bit, PMCP2 bit, PMLDO1P bit, PMLDO1N bit, PMDA bit, PMHP bitは必ずPMTIM bit = “1”
の状態で立ち上げて下さい。
(9) CP1をパワーアップして下さい。(PMCP1 bit = “0” → “1”)
CP1出力電圧が安定するまで6.5 msec (Note 75)の待ち時間が必要です。
(10) LDO1Pと LDO1Nをパワーアップして下さい。(PMLDO1P bit = PMLDO1N bit = “0” → “1”)
各LDO出力電圧が安定するまで0.5 msec (Note 75)の待ち時間が必要です。
(11) DACをパワーアップして下さい。(PMDA bit = “0” → “1”)
(12) CP2をパワーアップして下さい。(PMCP2 bit = “0” → “1”)
CP2出力電圧が安定するまで4.5 msec (Note 75)の待ち時間が必要です。
(13) ヘッドフォンをパワーアップして下さい。(PMHP bit = “0” → “1”)
ヘッドフォンアンプのパワーアップ時間は23.9 msec (@ fs = 48 kHz)です。ヘッドフォンアンプが
パワーアップするまで、HPOUT pinは、0 Vを出力します。
Note 75. “8-4. チャージポンプ&LDO回路 パワーアップ時間”を参照してください。
[AK4332]
019003761-J-00 2019/04 - 66 -
< PDM 1-bit Mode, DSD Mode時のパワーアップシーケンス>
Power Supply
PDMCLK,DSDCLK
PDN pin
Analog Circuit Power
DAC Initial Setting
FS[4:0] bits
(Addr:05H, D4 - D0)"00000" "01001"
CM[1:0] bits
(Addr:05H, D6-D5)"00" "00"
PDM bit
(Addr:08H, D0)
PDMMODE bit "0"
(Addr:08H, D2)
HPG[2:0] bits "101"
(Addr:0DH, D2-D0)
PMTIM bit
(Addr:00H, D1)
PMCP1 bit
(Addr:01H, D0)
PMLDO1P bit
PMLDO1N bit(Addr:01H, D5, D4)
PMDA bit
(Addr:02H, D0)
PMCP2 bit
(Addr:01H, D1)
PMHP bit
(Addr:03H,D0)
HPOUT pin
(Addr.26H) = 02H
(Addr.27H) = C0H
Addr.26H = 6CH
Addr.27H = 40H
"011"
"0"
≥ 6.5 msec
≥ 4.5
(1) ≥ 1 msec
(3) ≥ 2 msec
23.9 msec
(3) ≥ 1 msec
(8)
≥ 0.5
(2)
(4)
(5)
(7)
(9)
(11)
(10)
(12)
(13)
(14)
Normal Operation
(6)
(5)
Figure 34. PDM 1-bit Mode, DSD Mode時のDAC、ヘッドフォンアンプのパワーアップシーケンス例
[AK4332]
019003761-J-00 2019/04 - 67 -
(1) 電源立ち上げ後、PDN pin = “L” → “H”。
この区間はAK4332リセットのため、1 msec以上のPDN pin = “L”区間が必要です。
(2) 全ての電源電圧を印加後、PLLまたはCP1をパワーアップする前までにPDMCLK, DSDCLKを入力
して下さい。
入力に必要なClockは、Table 3を参照してください。
(3) PDN pinを“H”にしてパワーダウンを解除し、1 msec経過後、レジスタへの書き込みが可能です。
ただし、PMTIM bitおよびアナログ回路のパワーマネジメントbit (PMCP1 bit, PMCP2 bit,
PMLDO1P bit, PMLDO1N bit, PMDA bit, PMHP bit)へのアクセスは、アナログ回路が立ち上がるま
で2 msecの待ち時間が必要です。
(4) DAC 初期設定 (アドレス26Hに02Hを、アドレス27HにC0Hを書き込んでください)
(5) サンプリング周波数 (FS[4:0] bits)、CM[1:0] bitsを設定してください。
PDM 1-bit Mode時は、CM[1:0] bits = “00” (256fs), FS[4:0] bits = “01001” (44.1 kHz) または
“01010”(48 kHz)にしてください。
(6) PDM bitをPDM 1-bit ModeまたはDSD Modeに設定して下さい。(PDM bit = “0” → “1”)
(7) PDM I/F(PDMMODE bit)を選択してください。
(8) DACのアナログボリューム (HPG[2:0] bits)を設定して下さい。
(9) 内部マスターカウンタをスタートして下さい。(PMTIM bit = “0” → “1”)
PMCP1 bit, PMCP2 bit, PMLDO1P bit, PMLDO1N bit, PMDA bit, PMHP bitは必ずPMTIM bit = “1”
の状態で立ち上げて下さい。
(10) CP1をパワーアップして下さい。(PMCP1 bit = “0” → “1”)
CP1出力電圧が安定するまで6.5 msec (Note 75)の待ち時間が必要です。
(11) LDO1Pと LDO1Nをパワーアップして下さい。(PMLDO1P bit = PMLDO1N bit = “0” → “1”)
各LDO出力電圧が安定するまで0.5 msec (Note 75)の待ち時間が必要です。
(12) DACをパワーアップして下さい。(PMDA bit = “0” → “1”)
(13) CP2をパワーアップして下さい。(PMCP2 bit = “0” → “1”)
CP2出力電圧が安定するまで4.5 msec (Note 75)の待ち時間が必要です。
(14) ヘッドフォンをパワーアップして下さい。(PMHP bit = “0” → “1”)
ヘッドフォンアンプのパワーアップ時間は23.9 msec (@ fs = 48 kHz)です。ヘッドフォンアンプが
パワーアップするまで、HPOUT pinは、0 Vを出力します。
[AK4332]
019003761-J-00 2019/04 - 68 -
< パワーダウンシーケンス>
Figure 35. ヘッドフォンアンプ、DACのパワーダウンシーケンス例
(1) ヘッドフォンアンプをパワーダウンしてください。(PMHP bit = “1” → “0”)
ヘッドフォンアンプがパワーダウンされると、HPOUT pinは内部抵抗によりHPGNDにプルダウン
されます。
(2) CP2をパワーダウンして下さい。(PMCP2 bit = “1” → “0”)
(3) DACをパワーダウンて下さい。(PMDA bit = “1” → “0”)
(4) LDO1PとLDO1Nをパワーダウンして下さい。(PMLDO1P bit = PMLDO1N bit = “1” → “0”)
(5) CP1をパワーダウンして下さい。(PMCP1 bit = “1” → “0”)
(6) 内部マスターカウンタをストップして下さい。(PMTIM bit = “1” → “0”)
PMTIM bit の立下げは必ずPMCP1 bit, PMLDO1P bit, PMLDO1N bit, PMCP2 bit, PMDA bit, PMHP
bit, が全て“0”の状態で行って下さい。
(7) PLLを使用している場合、PLLをパワーダウンしてください。(PMPLL bit = “1” → “0”)
(8) 電源を立ち下げる前までにMCKI, BCLK, LRCK, PCMCLK, DSDCLKを停止して下さい。
(9) PDN pin = “H” → “L”。
(10) 電源を立ち下げて下さい。
(1)
(2)
HPOUT pin
PMHP bit(Addr:03H, D0)
NormalOperation
PMCP2 bit(Addr:01H, D1)
PMDA bit(Addr:02H, D0)
(3)
PMLDO1P bitPMLDO1N bit
(Addr:01H, D5, D4)(4)
PMCP1 bit(Addr:01H, D0)
(5)
MCKI, BCLK, LRCKPDMCLK, DSDCLK
(8)
PDN pin (9)
Power Supply (10)
(7)PMPLL bit(Addr:00H, D0)
(6)PMTIM bit(Addr:00H, D1)
[AK4332]
019003761-J-00 2019/04 - 69 -
9-13. レジスタマップ
Addr Register Name D7 D6 D5 D4 D3 D2 D1 D0
00H Power Management 1 0 0 0 0 0 0 PMTIM PMPLL
01H Power Management 2 0 0 PMLDO1N PMLDO1P 0 0 PMCP2 PMCP1
02H Power Management 3 0 0 0 0 0 0 0 PMDA
03H Power Management 4 0 LVDTM[2:0] CPMODE[1:0] 0 PMHP
04H Output Mode Setting LVDSEL[1:0] VDDTM[3:0] 0 HPOHZ
05H Clock Mode Selection 0 CM[1:0] FS[4:0]
06H Digital Filter Selection DASD DASL 0 0 0 0 0 0
07H DAC Mono Mixing 0 0 0 0 INV MDAC RDAC LDAC
08H PDM I/F Control 0 PDMCKR DCKB PDM
MUTEN 0
PDM MODE
0 PDM
09H Reserved 0 0 0 0 0 0 0 0
0AH Reserved 0 0 0 0 0 0 0 0
0BH DAC Output Volume 0 0 0 OVC[4:0]
0CH Reserved 0 0 0 0 0 0 0 0
0DH HP Volume Control HPTM[2:0] 0 0 HPG[2:0]
0EH PLL CLK Source Selection 0 0 0 PLLMD 0 0 0 PLS
0FH PLL Ref CLK Divider 1 PLD[15:8]
10H PLL Ref CLK Divider 2 PLD[7:0]
11H PLL FB CLK Divider 1 PLM[15:8]
12H PLL FB CLK Divider 2 PLM[7:0]
13H DAC CLK Source 0 0 0 0 0 0 0 DACCKS
14H DAC CLK Divider 0 0 0 0 MDIV[3:0]
15H Audio I/F Format DEVICEID[2:0] MS BCKO DIF DL[1:0]
16H Reserved 0 0 0 0 0 0 0 0
17H PDMERR 0 0 0 FSDET 0 0 0 0
26H DAC Adjustment 1 T8 T7 T6 T5 T4 T3 T2 T1
27H DAC Adjustment 2 T16 T15 T14 T13 T12 T11 T10 T9
Note 76. PDN pinを“L”にすると、レジスタ値は初期化されます。
Note 77. “0”で指定されたビットへの“1”の書き込みは禁止です。
Note 78. アドレス18H to 25H, 28H to FFHには、何も書き込まないでください。
[AK4332]
019003761-J-00 2019/04 - 70 -
9-14. 詳細説明
Addr Register Name D7 D6 D5 D4 D3 D2 D1 D0
00H Power Management 1 0 0 0 0 0 0 PMTIM PMPLL
R/W R/W R/W R/W R/W R/W R/W R/W R/W
Default 0 0 0 0 0 0 0 0
PMPLL: PLLのパワーマネジメント
0: Power-Down (default) 1: Power-Up
PMTIM: マスターカウンタ同期コントロールのパワーマネジメント
0: Disable (default) 1: Enable
Addr Register Name D7 D6 D5 D4 D3 D2 D1 D0
01H Power Management 2 0 0 PMLDO1N PMLDO1P 0 0 PMCP2 PMCP1
R/W R/W R/W R/W R/W R/W R/W R/W R/W
Default 0 0 0 0 0 0 0 0
PMCP1: Charge Pump 1のパワーマネジメント
0: Power-Down (default) 1: Power-Up
PMCP2: Charge Pump 2のパワーマネジメント
0: Power-Down (default) 1: Power-Up
PMLDO1P: LDO1P のパワーマネジメント
0: Power-Down (default) 1: Power-Up
PMLDO1N: LDO1N のパワーマネジメント
0: Power-Down (default) 1: Power-Up
[AK4332]
019003761-J-00 2019/04 - 71 -
Addr Register Name D7 D6 D5 D4 D3 D2 D1 D0
02H Power Management 3 0 0 0 0 0 0 0 PMDA
R/W R/W R/W R/W R/W R/W R/W R/W R/W
Default 0 0 0 0 0 0 0 0
PMDA: DACのパワーマネジメント
0: Power-Down (default) 1: Power-Up Addr Register Name D7 D6 D5 D4 D3 D2 D1 D0
03H Power Management 4 0 LVDTM[2:0] CPMODE[1:0] 0 PMHP
R/W R/W R/W R/W R/W R/W
Default 0 000 00 0 0
PMHP: ヘッドフォンアンプのパワーマネジメント
0: Power-Down (default) 1: Power-Up
CPMODE[1:0]: チャージポンプのモードコントロール (Table 21)
Default: “00” (Automatic Switching Mode)
LVDTM[2:0]: Class-G 1/2VDDモード検出時間設定 (Table 25)
Default: “000” (64/fs)
[AK4332]
019003761-J-00 2019/04 - 72 -
Addr Register Name D7 D6 D5 D4 D3 D2 D1 D0
04H Output Mode Setting LVDSEL[1:0] VDDTM[3:0] 0 HPOHZ
R/W R/W R/W R/W R/W
Default 00 0000 0 0
HPOHZ: ヘッドフォンアンプ出力のGND Switch 設定
0: Pull-Down by 4 (Typ.) (default)
1: Pull-Down by 95k (Typ.)
VDDTM[3-0]: Class-G VDD保持時間の設定 (Table 24)
Default: “0000” (1024/fs)
LVDSEL[1:0]: CP2のVDDモードと1/2VDDモードの切替わりレベル設定(Table 22)
Default: “00” (16Ωのヘッドフォン接続時)
Addr Register Name D7 D6 D5 D4 D3 D2 D1 D0
05H Clock Mode Selection 0 CM[1:0] FS[4:0]
R/W R/W R/W R/W
Default 0 00 00000
FS[4:0]: サンプリング周波数の設定 (Table 7)
Default: “00000” (fs=8kHz)
CM[1:0]: Master Clockの選択 (Table 6) Default: “00” (256fs)
[AK4332]
019003761-J-00 2019/04 - 73 -
Addr Register Name D7 D6 D5 D4 D3 D2 D1 D0
06H Digital Filter Selection DASD DASL 0 0 0 0 0 0
R/W R/W R/W R/W R/W R/W R/W R/W R/W
Default 0 0 0 0 0 0 0 0
DASD, DASL: DAC Digital Filter Modeの設定 (Table 19)
Default: “0”, “0” (シャープロールオフフィルタ)
Addr Register Name D7 D6 D5 D4 D3 D2 D1 D0
07H DAC Mono Mixing 0 0 0 0 INV MDAC RDAC LDAC
R/W R/W R/W R/W R/W R/W R/W R/W R/W
Default 0 0 0 0 0 0 0 0
MDAC, RDAC, LDAC bits: DAC 入力信号の選択 (Table 34)
Default: “000” (MUTE)
INV : DAC 入力信号の極性の選択
0: Normal (default) 1: Inverting Addr Register Name D7 D6 D5 D4 D3 D2 D1 D0
08H PDM I/F Control 0 PDMCKR DCKB PDM
MUTEN 0
PDM MODE
0 PDM
R/W R/W R/W R/W R/W R/W R/W R/W R/W
Default 0 0 0 0 0 0 0 0
PDM: オーディオインタフェース選択 (Table 2)
0: PCM Mode (default) 1: PDM 1-bit Mode or DSD Mode
PDMMODE : PDM Mode選択(Table 8)
0: PDM 1-bit Mode (default) 1: DSD Mode
PDMMUTEN : PDMデータ/ DSDデータの出力ミュート機能
0: Enable (default) 1: Disable
DCKB : DSDCLKの極性の選択
0: DSD Dataは、DSDCLKのFalling edgeで出力 (default)
1: DSD Dataは、DSDCLKのRising edgeで出力
PDMCKR : PDMCLKの極性の選択
0: PDM Dataは、PDMCLKのRising edgeで出力 (default)
1: PDM Dataは、PDMCLKのFalling edgeで出力
[AK4332]
019003761-J-00 2019/04 - 74 -
Addr Register Name D7 D6 D5 D4 D3 D2 D1 D0
09H 0AH
Reserved 0 0 0 0 0 0 0 0
R/W R/W R/W R/W R/W R/W R/W R/W R/W
Default 0 0 0 0 0 0 0 0
Addr Register Name D7 D6 D5 D4 D3 D2 D1 D0
0BH Output Volume 0 0 0 OVC[4:0]
R/W R/W R/W R/W R/W
Default 0 0 0 11001
OVC[4:0]: DACディジタルボリューム; +3dB ~ 12dB & Mute, 0.5dB step (Table 20)
Default: 19H (0dB)
Addr Register Name D7 D6 D5 D4 D3 D2 D1 D0
0CH Reserved 0 0 0 0 0 0 0 0
R/W R/W R/W R/W R/W R/W R/W R/W R/W
Default 0 0 0 0 0 0 0 0
Addr Register Name D7 D6 D5 D4 D3 D2 D1 D0
0DH HP Volume Control HPTM[2:0] 0 0 HPG[2:0]
R/W R/W R/W R/W R/W
Default 011 0 0 101
HPG[2:0]: HP-Amp アナログボリューム設定; +4dB ~ 10dB, 2dB step (Table 26)
Default: “101” (0dB)
HPTM[2:0]: HP-Amp アナログボリュームゼロクロスタイムアウト時間の設定 (Table 27)
Default: “011” (1024/fs)
[AK4332]
019003761-J-00 2019/04 - 75 -
Addr Register Name D7 D6 D5 D4 D3 D2 D1 D0
0EH PLL CLK Source Selection 0 0 0 PLLMD 0 0 0 PLS
R/W R/W R/W R/W R/W R/W R/W R/W R/W
Default 0 0 0 0 0 0 0 0
PLS: PLLクロックソースの選択 (Table 12)
Default: “0” (MCKI)
PLLMD: PLL Modeの設定
Default: “0” Addr Register Name D7 D6 D5 D4 D3 D2 D1 D0
0FH PLL Ref CLK Divider 1 PLD[15:8]
10H PLL Ref CLK Divider 2 PLD[7:0]
R/W R/W
Default 0000H
PLD[15:0]: PLLリファレンスクロック分周数の設定 (Table 13)
Default: 0000H Addr Register Name D7 D6 D5 D4 D3 D2 D1 D0
11H PLL FB CLK Divider 1 PLM[15:8]
12H PLL FB CLK Divider 2 PLM[7:0]
R/W R/W
Default 0000H
PLM[15:0]: PLLフィードバッククロック分周数の設定 (Table 14)
Default: 0000H Addr Register Name D7 D6 D5 D4 D3 D2 D1 D0
13H DAC CLK Source 0 0 0 0 0 0 0 DACCKS
R/W R/W R/W R/W R/W R/W R/W R/W R/W
Default 0 0 0 0 0 0 0 0
DACCKS: DACクロックソースの選択 (Table 4)
Default: “0” (MCKI) Addr Register Name D7 D6 D5 D4 D3 D2 D1 D0
14H DAC CLK Divider 0 0 0 0 MDIV[3:0]
R/W R/W R/W R/W R/W R/W
Default 0 0 0 0 0000
MDIV[7:0]: PLLCLK分周器設定 (Table 16)
Default: “0000” (1分周)
[AK4332]
019003761-J-00 2019/04 - 76 -
Addr Register Name D7 D6 D5 D4 D3 D2 D1 D0
15H CODEC I/F Format DEVICEID[2:0] MS BCKO DIF DL[1:0]
R/W R R/W R/W R/W R/W
Default 000 0 0 0 00
DL[1:0]: データ長の設定 (Table 33)
Default: “00” (24 bit linear)
DIF: ディジタルオーディオインタフェースフォーマット設定 (Table 32)
Default: “0” (I2S Compatible)
BCKO: BCLK出力周波数
0: 64fs (Default) 1: 32fs
MS: マスタ/スレーブモード選択 (Table 2)
Default: “0” (Slave Mode)
DEVICEID[2:0]: デバイスID
Default: “000”
Addr Register Name D7 D6 D5 D4 D3 D2 D1 D0
16H Reserved 0 0 0 0 0 0 0 0
R/W R/W R/W R/W R/W R/W R/W R/W R/W
Default 0 0 0 0 0 0 0 0
Addr Register Name D7 D6 D5 D4 D3 D2 D1 D0
17H PDMERR 0 0 0 FSDET 0 0 0 0
R/W R/W R/W R/W R R/W R/W R/W R/W
Default 0 0 0 0 0 0 0 0
FSDET: PDM/DSDフルスケールデータ検出
0: フルスケール未満 (Default)
1: フルスケール以上
[AK4332]
019003761-J-00 2019/04 - 77 -
Addr Register Name D7 D6 D5 D4 D3 D2 D1 D0
26H DAC Adjustment 1 T8 T7 T6 T5 T4 T3 T2 T1
R/W R/W R/W R/W R/W R/W R/W R/W R/W
Default 0 1 1 0 1 1 0 0
* アナログ部 (CP1, CP2, LDO1, DAC, ヘッドフォンアンプ , PLL)がパワーアップする前にDAC
Adjustment 1には必ず02Hを書き込んで下さい。
Addr Register Name D7 D6 D5 D4 D3 D2 D1 D0
27H DAC Adjustment 2 T16 T15 T14 T13 T12 T11 T10 T9
R/W R/W R/W R/W R/W R/W R/W R/W R/W
Default 0 1 0 0 0 0 0 0
* アナログ部 (CP1, CP2, LDO1, DAC, ヘッドフォンアンプ , PLL)がパワーアップする前にDAC
Adjustment 2には必ずC0Hを書き込んで下さい。
[AK4332]
019003761-J-00 2019/04 - 78 -
10. 外部接続回路例
CP1
CN1
VDD12
RVEE
1.0 μ
2.2 μ
CP2A
CN2A
2.2 μ
CP2B
CN2B
2.2 μ
VSS2
AVDD 0.1 μ
VSS1
CVDD 0.1 μ
VSS2
LVDD
VDD
TESTI2
0.1 μ
1.7 ~1.9 V Power Supply
10 μ
VSS1 VSS2
VCOM
2.2 μ
2.2 μ
VSS1
SCL
SDA
MCKI/PDMCLK
BCLK/DSDCLK
LRCK
SDTI/PDMDI
PDN
TESTI1
BT SoC
VSS2
HPOUT
HPGND
Headphone
RAVDD
1.0 μ
VCC2 2.2 μ
VEE1
2.2 μ
VEE2
VSS2
100 k(*1) 100 k(*1)
15
0.1 μ
2.2 μ
VSS
VSS
VSS
VSS2
TESTO
Figure 36. システム接続例
*1: AK4332をマスタモードで使用する場合、プルダウン抵抗 (e.g. 100 kΩ)を接続します。
[AK4332]
019003761-J-00 2019/04 - 79 -
1. グランドと電源のデカップリング
電源とグランドの取り方には十分注意して下さい。PDN pin = “L”の状態で各電源を立ち上げて下さい。
AVDDは、CVDDと同時若しくは先に立ち上げて下さい。LVDDには立ち上げの制約はありません。すべ
ての電源が立ち上がった後、PDN pinを“H”にして下さい。電源立ち下げ時は、PDN pin = “L”にした後、
CVDDをAVDDと同時若しくは先に立ち下げて下さい。LVDDには立ち下げの制約はありません。
電源立ち上げ、立ち下げ時のアナログ出力のポップノイズを回避するには次の推奨シーケンスを参照し
て動作させて下さい。
1) 電源立ち上げ時
・PDN pin = “L”の状態で各電源を立ち上げ、すべての電源が立ち上がってからPDN pin = “L”の状態を
1 msec以上保持した後、PDN pin = “H”にしてリセットを解除して下さい。
2) 電源立ち下げ時
・PDN pin = “L”とした状態で各電源を立ち下げて下さい。
VSS1, VSS2は同じアナロググランド(GND)に接続して下さい。システムのグランドはアナログとディ
ジタルで分けて配線しPCBボード上の電源に近いところで接続して下さい。小容量のデカップリングコ
ンデンサはなるべく電源ピンの近くに接続して下さい。
2. 基準電圧
VCOMはアナログ信号のコモン電圧として使われます。高周波ノイズを除去するために2.2 μFのセラミ
ックコンデンサをVCOM pinに接続して下さい。VCOM pinから電流を取ってはいけません。ディジタル
信号、特にクロックは変調器へのカップリングを避けるため、VCOM pinからできるだけ離して下さい。
3. チャージポンプ回路
CP1ブロックのコンデンサ (CP1 pinとCN1 pin間、VEE1 pinとVSS2 pin間)、CP2ブロックのコンデンサ
(CP2A pinとCN2A pin間、CP2B pinとCN2B pin間、VCC2 pinとVSS2 pin間、VEE2 pinとVSS2 pin間)
は2.2 μF ±50%のESRの低いセラミックコンデンサを使用してください。LDO1Pブロックのコンデンサ
(RAVDD pinとVSS1 pin間)、LDO1Nブロックのコンデンサ (RVEE1 pinとVSS1 pin間)は、1 μF ±50%か
ら4.7 μF ±50%のESRの低いセラミックコンデンサを使用してください。これらのコンデンサはピンに
できるだけ近付けて接続して下さい。また、正負電源出力 (VEE1、RAVDD、RVEE1、VCC2、VEE2 pins)
から電流をとってはいけません。
4. アナログ出力
ヘッドフォン出力はグランドHPGND (0 V)を中心にシングルエンドになっており、コンデンサでDCカ
ットせずにヘッドフォンを直接接続して下さい。
[AK4332]
019003761-J-00 2019/04 - 80 -
11. パッケージ
11-1. 外形寸法図
30-pin CSP (Unit: mm)
Bottom View Top View
6
4
5
3
2
1
30 x (0.204 ~ 0.264) 0.015 C M A B
B
A
0.4
0.2
0.4
(0.025 ± 0.003)
1.971 ± 0.025
2.3
71 ±
0.0
25
C
0.1
07 ~
0.1
67
0.5
19
0.0
45
0.3
57
0.0
12
A
1
0.03 C
A C B D E
11-2. 材質・メッキ仕様
パッケージ材質: エポシキ系樹脂、 ハロゲンフリー
半田ボール材質: SnAgCu
[AK4332]
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11-3. マーキング
4332
XXXX
A
1
XXXX: Date code (4 digits) Pin #A1 indication
12. オーダリングガイド
AK4332ECB 40 to +85 C 30-pin CSP (0.4 mm pitch)
AKD4332 AK4332評価ボード
[AK4332]
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13. 改訂履歴
Date (Y/M/D) Revision Reason Page Contents
19/04/03 00 初版
重要な注意事項
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は、本製品改善のために予告なく変更することがあります。従いまして、ご使用を検討の際には、本
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ださい。
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よび第三者の知的財産権その他の権利に対する保証または実施権の許諾を行うものではありません。
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ではありません。
2. 本製品は、医療機器、航空宇宙用機器、輸送機器、交通信号機器、燃焼機器、原子力制御用機器、各
種安全装置など、その装置・機器の故障や動作不良が、直接または間接を問わず、生命、身体、財産
等へ重大な損害を及ぼすことが通常予想されるような極めて高い信頼性を要求される用途に使用さ
れることを意図しておらず、保証もされていません。そのため、別途弊社より書面で許諾された場合
を除き、これらの用途に本製品を使用しないでください。万が一、これらの用途に本製品を使用され
た場合、弊社は、当該使用から生ずる損害等の責任を一切負うものではありません。
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ます。本製品をご使用頂く場合は、本製品の誤作動や故障により、生命、身体、財産等が侵害される
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他軍事用途の目的で使用しないでください。本製品および本書記載の技術情報を輸出または非居住者
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続を行ってください。本製品および本書記載の技術情報を国内外の法令および規則により製造、使用、
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お客様にて当該損害をご負担または補償して頂きますのでご了承ください。
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