LogiCORE IP 製品ガイド - Xilinx...Zynq UltraScale+ Processing System v1.2 LogiCORE IP...

Zynq UltraScale+ Processing System v1.2

LogiCORE IP 製品ガイド

PG201 2016 年 6 月 8 日

本資料は表記のバージョンの英語版を翻訳したもので、内容に相違が生じる場合には原文を優先します。資料によっては英語版の更新に対応していないものがあります。日本語版は参考用としてご使用の上、最新情報につきましては、必ず最新英語版をご参照ください。

Zynq UltraScale+ Processing System v1.2 2

PG201 2016 年 6 月 8 日 japan.xilinx.com

目次

第 1章 : 概要機能概要 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 5

サポートされない機能と既知の制限 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 5

ライセンスおよび注文情報 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 5

第 2章 : 製品仕様機能の説明 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 6

規格 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 15

パフォーマンス . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 15

リソース使用率 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 15

ポートの説明 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 16

レジスタ空間 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 16

第 3章 : コアを使用するデザイン一般的なデザインガイドライン . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 17

割り込み . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 17

クロッキング . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 17

リセット . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 18

第 4章 : デザインフローの手順コアのカスタマイズおよび生成 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 19

PS Zynq UltraScale+ MPSoC のブロックデザイン . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 20

DDR コンフィギュレーション . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 26

PS-PL コンフィギュレーション . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 28

高度な設定 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 31

ユーザーパラメーター . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 33

出力の生成 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 34

コアへの制約 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 35

シミュレーション . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 36

合成およびインプリメンテーション . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 36

第 5章 : サンプルデザイン

付録 A : 移行およびアップグレード

付録 B : ポートの説明

付録 C : ユーザーパラメーター

http://japan.xilinx.com

http://japan.xilinx.com/about/feedback.html?docType=Product_Guide&docId=PG201&Title=Zynq%20UltraScale+%20Processing%20System%20%20v1.2%20LogiCORE%20IP%20%26%2335069%3B%26%2321697%3B%26%2312460%3B%26%2312452%3B%26%2312489%3B&releaseVersion=1.2&docPage=2



付録 D : デバッグザイリンクスウェブサイト . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 124

資料 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 124

ソリューションセンター . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 124

アンサー . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 125

テクニカルサポート . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 125

付録 E : その他のリソースおよび法的通知ザイリンクスリソース . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 126

参考資料 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 126

改訂履歴 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 127

お読みください : 重要な法的通知 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 128




PG201 2016 年 6 月 8 日 japan.xilinx.com Production 製品仕様

はじめに

ザイリンクス® Zynq® UltraScale+™ Processing System LogiCORE™ IP コアは、 Zynq UltraScale+ プロセッシングシステム周辺のソフトウェアインターフェイスです。 Zynq UltraScale+ MPSoC ファミリは、プロセッシングシステム (PS) とプログラマブルロジック (PL) をシステムオンチップ (SoC) 方式で統合したユニットであり、シングルチップで拡張性と柔軟性に優れた SoC ソリューションを提供します。

機能

• I/O ペリフェラル (IOP) の有効化/無効化

• AXI I/O ポートの有効化/無効化

• MIO (Multiplexed I/O) コンフィギュレーション

• EMIO (Extended Multiplexed I/O)

• PL のクロックおよび割り込み、リセット

• Vivado Design Suite IP – PS インターフェイス用のインターコネクトロジック

• PS の内部クロッキング

• システムレベルコンフィギュレーションレジスタ (SLCR) の生成

• 高速 SerDes コンフィギュレーション

IP の概要

この LogiCORE IP について

コアの概要

サポートされる

デバイスファミリ (1)

Zynq UltraScale+ MPSoC

サポートされる

ユーザーインターフェイス

該当なし

リソース該当なし

コアに含まれるもの

デザインファイル Verilog

サンプルデザイン第 5 章「サンプルデザイン」を

参照してください。

テストベンチなし

制約ファイルなし

シミュレーションモデル

なし

サポートされるソフトウェアドライバー

N/A

テスト済みデザインフロー (2)

デザイン入力 Vivado Design Suite

シミュレーション該当なし

合成 Vivado 合成

サポート

ザイリンクスサポートウェブページで提供

注記 :1. サポートされているデバイスの一覧は、 Vivado IP カタログを参

照してください。

2. サポートされているツールのバージョンは、『Vivado Design Suite ユーザーガイド : リリースノートガイド、インストール

およびライセンス』を参照してください。

http://japan.xilinx.com/support

http://japan.xilinx.com/cgi-bin/docs/rdoc?t=vivado+release+notes







第 1章

概要Zynq® UltraScale+™ MPSoC ファミリは、ザイリンクスの All Programmable システムオンチップ (AP MPSoC) アーキテクチャをベースに構築されています。 Zynq UltraScale+ Processing System コアは、プロセッシングシステム (PS) とプログラマブルロジック (PL) 間のロジック接続として機能し、 Vivado® IP インテグレーターを使用して、カスタム IP コアや統合された IP コアをプロセッシングシステムと容易に統合できます。

コアの詳細は、第 2 章「製品仕様」を参照してください。

機能概要

「IP の概要」に記載された「機能」を参照してください。

サポートされない機能と既知の制限

この IP コアは、Vivado 統合設計環境 (Vivado IDE) による PS インスタンスおよび PS I/O のコンフィギュレーションを提供します。 PS の柔軟性により、このコアがコンフィギュレーションするのは、一般的な機能、 I/O 構成、ペリフェラル設定に限られます。ユーザー独自のレジスタアクセスには、追加のレジスタ設定が必要な場合があります。

ザイリンクスは各リリースの既知の問題のリストを頻繁に更新しています。新情報については、マスターアンサー66183、「Zynq UltraScale+ MPSoC Processing System IP - リリースノートおよび既知の問題」を参照してください。

ライセンスおよび注文情報

このザイリンクス LogiCORE™ IP モジュールは、ザイリンクスエンドユーザーライセンス規約のもとザイリンクス Vivado Design Suite を使用して追加コストなしで提供されています。この IP およびその他のザイリンクス LogiCORE IP に関する情報は、ザイリンクス IP コアページから入手できます。その他のザイリンクス LogiCORE IP モジュールおよびツールの価格や提供状況については、ザイリンクス販売代理店にお問い合わせください。

詳細は、 Zynq UltraScale+ MPSoC Processing System IP の製品ページを参照してください。


http://japan.xilinx.com/support/answers/66183.html

http://japan.xilinx.com/cgi-bin/docs/rdoc?d=end-user-license-agreement.txt

http://japan.xilinx.com/products/intellectual-property.html

http://japan.xilinx.com/about/contact.html

http://japan.xilinx.com/products/intellectual-property/zynq-ultra-ps-e.html




第 2章

製品仕様

機能の説明

Zynq® UltraScale+™ MPSoC Processing System ラッパーは、Zynq UltraScale+ MPSoC のプロセッシングシステム部分をインスタンシエートし、プログラマブルロジックおよび外部ボードロジックと接続します。このラッパーには、非オルタード接続と (一部の信号用の) 若干のロジック機能が含まれます。プロセッシングシステムのアーキテクチャについては、『Zynq UltraScale+ MPSoC テクニカルリファレンスマニュアル』 (UG1085) [参照 1] を参照してください。

この IP コアは、インターフェイス信号と、プログラマブルロジック内のエンベデッドシステムのその他の部分を接続します。プロセッシングシステムとプログラマブルロジックの間のインターフェイスは、主に、 Extended Multiplexed I/O (EMIO)、プログラマブルロジック I/O、 AXI I/O の 3 つの主要グループで構成されます。 Device Configuration Wizard は、 Zynq UltraScale+ MPSoC Processing System コアのコンフィギュレーションを行います。この IP コアは、次のサブセクションで説明する機能を実行します。

図 2-1 に、上位のブロック図を示します。





第 2 章 :製品仕様

X-Ref Target - Figure 2-1

図 2‐1 : Zynq UltraScale+ MPSoc の最上位のブロック図

RPU

256 KBOCM

LPDMA

CSUPMU

Processing System

Cortex-R532 KB I/D

128 KB TCM

Cortex-R532 KB I/D

128 KB TCM

4 x 1GE

APU

Cortex-A5332 KB I/D

Cortex-A5332 KB I/D

Cortex-A5332 KB I/D

Cortex-A5332 KB I/D

GIC

SCU

ACP 1 MB L2

GPUMali-400 MP2

64 KB L2

2 x USB 3.0

NAND x8ONFI 3.1

2 x SD3.0/eMMC4.51

QSPI x 8

2 x SPI

2 x CAN

2 x I2C

2 x UART

GPIOs

SYSMON

MIO Central

Switch

FPDMA

VCU H.264/H.265

PCIe Gen4

DP v1.2x1, x2

2 x SATAv3.0

PCIe Gen2x1, x2, or x4

SHA3AES-GCMRSA

Processor System BPU

DDRC (DDR4/3/3L, LPDDR3/4)

Programmable Logic

128 KB RAM

PL_

LPD

HP

GICLL

LP

LLLP

RGMII

ULPI PS-G

TR

SMMU/CCI

GFC

USB 3.0

SGMII

Low Power Switch

To ACP

Low Power Full PowerBattery Power

32-bit/64-bit

64-bitM S

128-bitM S

UG1085_c1_01_04131

LPD

_PL

HP

CH

PS

GTY Quad

GTH Quad

Interlaken 100G Ethernet

AC

E






接続

ddr、 mio、 por/clk/srst ポートは非オルタードポートです。

• fclk は、アレイ FCLKCLK (3:0) の代わりに個々の信号で構成されることもあります。

• PS PL IRQ は、個々の信号 ps_pl_irq_can0、 ps_pl_irq_can1、 ps_pl_irq_enet0、 ps_pl_irq_enet1、 ps_pl_irq_enet2、ps_pl_irq_enet3、 ps_pl_irq_enet0_wake0、 ps_pl_irq_enet0_wake1、 ps_pl_irq_enet0_wake2、 ps_pl_irq_enet0_wake3、ps_pl_irq_gpio、 ps_pl_irq_i2c0、 ps_pl_irq_i2c1、 ps_pl_irq_uart0、 ps_pl_irq_uart1、 ps_pl_irq_sdio0、ps_pl_irq_sdio1、 ps_pl_irq_sdio0_wake、 ps_pl_irq_sdio1_wake、 ps_pl_irq_spi0、 ps_pl_irq_spi1、 ps_pl_irq_qspi、ps_pl_irq_ttc0_0、 ps_pl_irq_ttc0_1、 ps_pl_irq_ttc0_2、 ps_pl_irq_ttc1_0、 ps_pl_irq_ttc1_1、 ps_pl_irq_ttc1_2、ps_pl_irq_ttc2_0、 ps_pl_irq_ttc2_1、 ps_pl_irq_ttc2_2、 ps_pl_irq_ttc3_0、 ps_pl_irq_ttc3_1、 ps_pl_irq_ttc3_2、ps_pl_irq_csu_pmu_wdt、 ps_pl_irq_lp_wdt、 ps_pl_irq_usb3_0_endpoint、 ps_pl_irq_usb3_0_otg、ps_pl_irq_usb3_1_endpoint、 ps_pl_irq_usb3_1_otg、 ps_pl_irq_adma_chan、 ps_pl_irq_usb3_0_pmu_wakeup、ps_pl_irq_gdma_chan、 ps_pl_irq_csu、 ps_pl_irq_csu_dma、 ps_pl_irq_efuse、 ps_pl_irq_xmpu_lpd、 ps_pl_irq_ddr_ss、ps_pl_irq_nand、 ps_pl_irq_fp_wdt、 ps_pl_irq_pcie_msi、 ps_pl_irq_pcie_legacy、 ps_pl_irq_pcie_dma、ps_pl_irq_pcie_msc、 ps_pl_irq_dport、 ps_pl_irq_fpd_apb_int、 ps_pl_irq_fpd_atb_error、 ps_pl_irq_dpdma、ps_pl_irq_apm_fpd、 ps_pl_irq_gpu、 ps_pl_irq_sata、 ps_pl_irq_xmpu_fpd、 ps_pl_irq_apu_cpumnt、 ps_pl_irq_apu_cti、ps_pl_irq_apu_pmu、 ps_pl_irq_apu_comm、 ps_pl_irq_apu_l2err、 ps_pl_irq_apu_exterr、 ps_pl_irq_apu_regs、ps_pl_irq_intf_ppd_cci、 ps_pl_irq_intf_fpd_smmu、 ps_pl_irq_atb_err_lpd、 ps_pl_irq_aib_axi、 ps_pl_irq_ams、ps_pl_irq_lpd_apm ps_pl_irq_rtc_alaram、 ps_pl_irq_rtc_seconds、 ps_pl_irq_clkmon、 ps_pl_irq_pl_ipi、ps_pl_irq_rpu_ipi、 ps_pl_irq_apu_ipi、 ps_pl_irq_rpu_pm、 ps_pl_irq_ocm_error、 ps_pl_irq_lpd_apb_intr、ps_pl_irq_r5_core0_ecc_error、 ps_pl_irq_r5_core1_ecc_error で構成されます。

• spi または spi* sson は、個々の信号 spi*_ss2_o、 spi*_ss1_o、 spi*_ss_o で構成されます。

I/O ペリフェラル

I/O ペリフェラル (IOP) には次が含まれます。

• クアッドシリアルペリフェラルインターフェイス (SPI) フラッシュメモリ

• NAND フラッシュ

• UART

• I2C

• SPI フラッシュメモリ

• セキュアデジタル入力/出力 (SDIO)

• 汎用 I/O (GPIO)

• コントローラーエリアネットワーク (CAN)

• USB

• イーサネット

『Zynq UltraScale+ MPSoC テクニカルリファレンスマニュアル』 (UG1085) [参照 1] で説明されているように、これらの I/O ペリフェラル (IOP) 用のインターフェイスは、MIO ポートおよび Extended Multiplexed I/O (EMIO) インターフェイスに配線可能です。

• PS 内で利用可能な低電力ドメイン (LPD) ペリフェラルには、次があります。

° 4 X ギガビットイーサネット

° 2 X USB3

° 2 X SDIO

° 2 X SPI

° 2 X CAN

° 2 X I2C






° 2 X UART

° NAND コントローラー

° クアッド SPI フラッシュメモリ

° コントローラー、 GPIO

° システムモニター

• PS 内で利用可能なフル電力ドメイン (FPD) ペリフェラルには、次があります。

° PCIe® Gen2

° 2 X Serial Advanced Technology Attachment (SATA)

° DisplayPort V1.2

MIO ポート

Zynq UltraScale+ MPSoC デザインツールを使用して、コアの MIO ポートをコンフィギュレーションできます。プロセッシングシステムから大 78 の MIO ポートが利用可能です。 MIO ポートに接続されるペリフェラルポートはウィザードで選択できます。

Extended MIO ポート

利用可能な MIO ポートは大 78 個しかないため、その数を超えるペリフェラル I/O ポートは、 Extended MIO (EMIO) インターフェイスを介してプログラマブルロジックに配線することになります。 IOP インターフェイスをプログラマブルロジックに配線する代替経路を使用することで、プロセッシングシステムで利用可能な IOP を十分に活用できます。

I2C、 SPI フラッシュメモリ、イーサネット管理データ入力/出力 (MDIO)、 ARM® JTAG (PJTAG)、 SDIO、 GPIO トライステートイネーブル信号用の EMIO は、 Zynq UltraScale+ MPSoC Processing System コア内で反転されます。

Zynq UltraScale+ MPSoC Processing System コアでは、大 96 ビットまでの GPIO を選択できます。 Zynq UltraScale+ MPSoC Processing System は、ユーザーが選択した、プロセッシングシステムへのフローの幅を調整する制御ロジックを備えています。

第 4 章の「MIO Voltage Standard」を参照してください。

AXI4 I/O 準拠インターフェイス

AMBA® AXI4 準拠インターフェイスには、次があります。

• 3 個の PS 汎用マスターインターフェイス (設定可能な幅は 32、 64、 128 ビット )。デフォルトは 128 ビットです。

• 7 個の PL 汎用マスターインターフェイス (設定可能な幅は 32、 64、 128 ビット )。デフォルトは 128 ビットです。

• A53 L1 および L2 キャッシュシステムに対するコヒーレント I/O 用の 128 ビット PL マスター AXI Coherency Extension (ACE) インターフェイス。

• PL マスターからの L2 キャッシュアロケーションをサポートする、 128 ビット PL マスター ACP インターフェイス。 64 バイトキャッシュラインの転送専用です。

第 4 章の「PS-PL コンフィギュレーション」を参照してください。






Vivado Design Suite IP ‐ Processing System インターフェイス用のロジック

Zynq UltraScale+ MPSoC Processing System コアによって、プロセッシングシステムとインターフェイスするための Vivado® IP コアをプログラマブルロジック内に追加できます。 PL 内にカスタムダイレクトメモリアクセス (DMA) 機能をインプリメントし、プロセッサの介入とは無関係にデータ転送を管理できます。

プログラマブルロジックのクロックと割り込み

プロセッシングシステムの I/O ペリフェラル (IOP) からの割り込みは、 PL に転送され、 fclk クロックに対して非同期でアサートします。

PL は、 PS に対する大 20 個の割り込みを非同期でアサートできます。

• 16 個の割り込み信号は割り込みコントローラーにペリフェラル割り込みとしてマップされており、それぞれに特定の優先度が割り当てられた後、 1 つまたは両方の CPU にマップされます。 2 つ以上の割り込み信号を使用するには、 Vivado IP インテグレーター内で Concat ブロックを使用して、割り込みベクターの幅を自動的に決めます。

• 残り 4 つの PL 割り込み信号は反転され、 nFIQ および nIRQ 割り込みに直接接続されて割り込みコントローラーのプライベートペリフェラル割り込み (PPI) ユニットに入力されます。 2 つの CPU のそれぞれに、 nFIQ 割り込みと nIRQ 割り込みが 1 つずつあります。

表 2-1 に、 PS と PL 間の割り込みの一覧を示します。割り込み信号の詳細は、『Zynq UltraScale+ MPSoC テクニカルリファレンスマニュアル』 (UG1085) [参照 1] の「割り込み」の章を参照してください。

Vivado Design Suite によるインプリメンテーションについては、第 4 章の「PS-PL コンフィギュレーション」を参照してください。

表 2‐1 : PS Configuration Wizard (PCW) の割り込みマップ

信号 # 割り込み ID 割り込み名説明タイプ

PL‐PS 割り込み (PL から PS への割り込み)

1 121-128、137-144

IRQ-F2P[15:0]

PL ロジックからリアルタイムプロセッシングユニット (RPU) またはアプリケーションプロセッシングユニット (APU) の GIC への共有割り込み

共有割り込み

2 31 A53-Core_0 nIRQ Cortex™ A53 コア 0 プライベートペリフェラルレガシ IRQ 割り込み

プライベートペリフェラル割り込み

3 31 A53-Core_1 nIRQ Cortex A53 コア 1 プライベートペリフェラルレガシ IRQ 割り込み






6 28 A53-Core_0 nFIQ Cortex A53 コア 0 プライベートペリフェラルレガシ FIQ 割り込み













PS‐PL 割り込み (PS から PL への割り込み)

1 1 IRQ_P2F_RPU パフォーマンスモニター 0

RPU パフォーマンスモニター 0 割り込み共有割り込み

2 1 IRQ_P2F_RPU パフォーマンスモニター 1

RPU パフォーマンスモニター 1 割り込み共有割り込み

3 1 IRQ_P2F_OCM エラーオンチップ RAM (OCM) エラー割り込み共有割り込み

4 1 IRQ_P2F_LPD APB 割り込み

LPD からのすべての AMBA ペリフェラルバス (APB) 割り込みの論理和。 APB 割り込みおよびレジスタの詳細は、テクニカルリファレンスマニュアルを参照してください。

共有割り込み

5 1 IRQ_P2F_R5 Core0_ECC_ErrorRPU CPU0 誤り訂正符号

(ECC) エラー割り込み。CPU0 のすべての ECC 割り込みは、この割り込みに集約されます。

共有割り込み

6 1 IRQ_P2F_R5 Core1_ECC_ErrorRPU CPU1 ECC エラー割り込み。 CPU1 のすべての ECC 割り込みは、この割り込みに集約されます。

共有割り込み

7 1 IRQ_P2F_NAND NAND/NOR/SRAM スタティックメモリコントローラー割り込み

共有割り込み

8 1 IRQ_P2F_QSPI SPI フラッシュメモリ割り込み共有割り込み

9 1 IRQ_P2F_GPIO GPIO 割り込み共有割り込み

10 1 IRQ_P2F_I2C0 I2C0 割り込み共有割り込み

11 1 IRQ_P2F_I2C1 I2C1 割り込み共有割り込み

12 1 IRQ_P2F_SPI0 SPI0 割り込み共有割り込み

13 1 IRQ_P2F_SPI1 SPI1 割り込み共有割り込み

14 1 IRQ_P2F_UART0 UART0 割り込み共有割り込み

15 1 IRQ_P2F_UART1 UART1 割り込み共有割り込み

16 1 IRQ_P2F_CAN0 CAN0 割り込み共有割り込み

17 1 IRQ_P2F_CAN1 CAN1 割り込み共有割り込み

18 1 IRQ_P2F_LPD_APM すべての LPD AXI パフォーマンスモニター (APM) の論理和

共有割り込み

19 1 IRQ_P2F_RTC_ALARM RTC アラーム割り込み共有割り込み

20 1 IRQ_P2F_RTC_SECONDS RTC 秒割り込み共有割り込み

21 1 IRQ_P2F_CLKMON CRL からのクロックモニター共有割り込み

22 1 IRQ_P2F_PL_IPI0 RPU PL0 をターゲットとするすべてのプロセッサ間割り込み (IPI) の論理和

共有割り込み

表 2‐1 : PS Configuration Wizard (PCW) の割り込みマップ (続き)







23 1 IRQ_P2F_PL_IPI1 RPU PL1 をターゲットとするすべての IPI の論理和

共有割り込み


共有割り込み


共有割り込み

26 1 IRQ_P2F_RPU_IPI0 RPU CPU0 をターゲットとするすべての IPI の論理和

共有割り込み

27 1 IRQ_P2F_RPU_IPI1 RPU CPU1 をターゲットとするすべての IPI の論理和

共有割り込み

28 1 IRQ_P2F_APU_IPI0 APU CPU をターゲットとするすべての IPI の論理和

共有割り込み

29 1 IRQ_P2F_TTC0_0 トリプルタイマー 0 カウンター 0 の割り込み共有割り込み












41 1 IRQ_P2F_SDIO0 SDIO0 割り込み共有割り込み

42 1 IRQ_P2F_SDIO1 SDIO1 割り込み共有割り込み

43 1 IRQ_P2F_SDIO0_wake SDIO0 ウェークアップ割り込み共有割り込み

44 1 IRQ_P2F_SDIO1_wake SDIO1 ウェークアップ割り込み共有割り込み

45 1 IRQ_P2F_LP_WDTLPD (IOU) 内のウォッチドッグタイマー (WDT)

(IOU は入力/出力ユニット )

共有割り込み

46 1 IRQ_P2F_CSUPMU_WDTコンフィギュレーションセキュリティユニットパフォーマンスモニターユニット (CSUPMU) 内の WDT

共有割り込み

47 1 IRQ_P2F_ATB Err LPD AMBA トレースバス (ATB) 割り込み共有割り込み

48 1 IRQ_P2F_AIB_AXI AXI アイソレーションブロック (AIB) AXI 割り込み

共有割り込み

49 1 IRQ_P2F_AMS アナログミックスドシグナルユニット (AMS) 割り込み

共有割り込み

50 1 IRQ_P2F_GigabitEth0 イーサネット 0 割り込み共有割り込み








51 1IRQ_P2F_GigabitEth_Wake0 イーサネット 0 ウェークアップ割り込み

共有割り込み

52 1 IRQ_P2F_GigabitEth1 ギガビットイーサネット 1 割り込み共有割り込み

53 1IRQ_P2F_GigabitEth_wakeup1

ギガビットイーサネット 1 ウェークアップ割り込み

共有割り込み


55 1IRQ_P2F_GigabitEth2_wakeup


共有割り込み


57 1IRQ_P2F_GigabitEth3_wake up


共有割り込み

58 4 IRQ_P2F_USB3_0_Endpoint

USB3_0 エンドポイント関連割り込み。 4 つの割り込みが有効です。バルク、アイソクロナス、インタラプト、制御の各タイプごとに 1 つの割り込みがあります。

共有割り込み

59 1 IRQ_P2F_USB3_0_OTG USB3_0 OTG 割り込み共有割り込み

60 4 IRQ_P2F_USB3_1_Endpoint

USB3_1 エンドポイント関連割り込み。 4 つの割り込みが有効です。バルク、アイソクロナス、インタラプト、制御の各タイプごとに 1 つの割り込みがあります。

共有割り込み

61 1 IRQ_P2F_USB3_1_OTG USB3_1 OTG 割り込み共有割り込み

62 1IRQ_P2F_USB3_0_1 PMU_WAKEUP

ビット 0 は USB3_0 から電源モニターユニット (PMU) へのウェークアップ、ビット 1 は USB3_1 から PMU へのウェークアップ

共有割り込み

63 1 IRQ_P2F_ADMA_Chan_0 ACP DMA (ADMA) チャネル 0 割り込み共有割り込み

64 1 IRQ_P2F_ADMA_Chan_1 ADMA チャネル 1 割り込み共有割り込み







71 1 IRQ_P2F_CSU デバイスコンフィギュレーションモジュールの割り込み

共有割り込み

72 1 IRQ_P2F_CSU_DMA コンフィギュレーションおよびセキュリティユニット (CSU) 割り込みの DMA

共有割り込み

73 1 IRQ_P2F_EFUSE EFUSE 割り込み共有割り込み

74 1 IRQ_P2F_XMPU_LPD LPD のザイリンクスメモリ保護ユニット (XMPU) エラー割り込み

共有割り込み

75 1 IRQ_P2F_DDR_SS DDR コントローラーサブシステムの割り込み共有割り込み

76 1 IRQ_P2F_FP_WDT 上位ウォッチドッグタイマー割り込み共有割り込み








Zynq UltraScale+ MPSoC Processing System コアは、ロジックを使用して PL 割り込みを処理します。割り込みの数は、ユーザーの選択に応じて 1 ～ 16 個です。 IRQ_F2P に接続される割り込みの数が計算され、ロジックは割り込みの割り当てが正しい順序であることを保証します。

IOP からの Zynq UltraScale+ MPSoC Processing System 割り込みは、 PL 内のカスタムマスターインターフェイスから利用可能です。

77 1 IRQ_P2F_PCIE_MSI

PCIE_MSI[0] = MSI ベクター 31 ～ 0 に対する PCIe 割り込み

PCIE_MSI[1] = MSI ベクター 63 ～ 32 に対する PCIe 割り込み

共有割り込み

78 1 IRQ_P2F_PCIE_Legacy PCIE レガシ (INTA/BC/D) 割り込み共有割り込み

79 1 IRQ_P2F_PCIE_DMA PCIE ブリッジ DMA 割り込み共有割り込み

80 1 IRQ_P2F_PCIE_MSC PCIE のその他の (エラーなどの) 割り込み共有割り込み

81 1 IRQ_P2F_DPORT DisplayPort の汎用割り込み共有割り込み

82 1 IRQ_P2F_FPD_APB_INT LPD からのすべての APB 割り込みの論理和共有割り込み

83 1 IRQ_P2F_FPD ATB エラー FPD の ATB 割り込み共有割り込み

84 1 IRQ_P2F_DPDMA 割り込み DPDMA 割り込み共有割り込み

85 1 IRQ_P2F_APM FPD FPD のすべての APM の論理和共有割り込み

86 1 IRQ_P2F_GDMA_Chan_0 汎用 DMA (GDMA) チャネル 0 からの割り込み共有割り込み

87 1 IRQ_P2F_GDMA_Chan_1 GDMA チャネル 1 からの割り込み共有割り込み







94 1 IRQ_P2F_GPU すべての GPU 割り込みの論理和共有割り込み

95 1 IRQ_P2F_SATA SATA コントローラーの割り込み共有割り込み

96 1 IRQ_P2F_XMPU FPD すべての FPD に対する XMPU エラー割り込み共有割り込み

97 4 IRQ_P2F_APU_CPUMNT VCPUMT 共有割り込み

98 4 IRQ_P2F_APU_CTI クロストリガーインターフェイス (CTI) 共有割り込み

99 4 IRQ_P2F_APU_PMU パフォーマンスモニターユニット割り込み共有割り込み

100 4 IRQ_P2F_APU_COMM APU 通信エラー共有割り込み

101 1 IRQ_P2F_APU_L2ERR L2 エラー共有割り込み

102 1 IRQ_P2F_APU_EXTERR EXTERR (外部エラー ) 共有割り込み

103 1 IRQ_P2F_APU_REGS レジスタ割り込み共有割り込み

104 1 IRQ_P2F_INTF_PPD_CCI FPD からのキャッシュコヒーレントインターコネクト (CCI) 割り込み

共有割り込み

105 1 IRQ_P2F_INTF_FPD_SMMU FPD からのシステムメモリ管理ユニット (SMMU) 割り込み

共有割り込み








PL クロック

Zynq UltraScale+ MPSoC Processing System は、4 つのクロックを PL に提供します。Zynq UltraScale+ MPSoC Processing System によって、 PL 内で使用されるこれらのクロックのコンフィギュレーションが可能です。 Zynq UltraScale+ MPSoC Processing System は、 C_FCLK_CLK0_BUF などのパラメーターによって各 PL クロック用の BUFG を挿入します。ファブリッククロックは、デフォルトで 100MHz に設定されます。

規格

Zynq UltraScale+ MPSoC Processing System コアは、AXI4 インターフェイスと互換性があります。AXI インターフェイスは、 ARM コアに接続された AXI4 準拠マスターまたはスレーブによって使用されます。

『Zynq UltraScale+ MPSoC テクニカルリファレンスマニュアル』 (UG1085) [参照 1] の「インターコネクト」の章を参照してください。

パフォーマンス

『Zynq UltraScale+ MPSoC テクニカルリファレンスマニュアル』 (UG1085) [参照 1] の「プログラマブルロジックデザインガイド」の章の「PL およびメモリシステムのパフォーマンスの概要」を参照してください。

最大周波数

『Zynq UltraScale+ MPSoC テクニカルリファレンスマニュアル』 (UG1085) [参照 1] を参照してください。

レイテンシ


スループット


消費電力


リソース使用率

Zynq UltraScale+ MPSoC はハード IP コアであるため、このセクションはこのコアには適用されません。






ポートの説明

付録 B 「ポートの説明」に、すべてのポートの表が記載されています。

レジスタ空間

注記 : レジスタの詳細は、『Zynq UltraScale+ MPSoC レジスタリファレンス』 (UG1087) [参照 2] を参照してください。

Zynq UltraScale+ MPSoC Processing System コアは、 AXI FIFO Interface (AFI) インターフェイスを介して、 PL マスターから PS の内部ペリフェラルおよびメモリへのアクセスを提供します。 Vivado IP インテグレーターアドレスエディターは、各種のアドレスセグメントと各スレーブインターフェイスの固定アドレスを提供します。アドレスセグメントの利用可能性は、次のアドレス指定パラメーターによって制御されます。

• Detailed IOP address space : PS 内部ペリフェラルに個々のアドレス空間を提供します。

• Allow access to PS/SLCR registers : PS およびシステムレベル制御レジスタ (SLCR) レジスタ空間へのアドレスマッピングを許可します。

• Detailed PS/SLCR address space : PS/SLCR レジスタに個々のアドレス空間を提供します。

PL からアクセスできる PS アドレス空間は、 DDR、 OCM、スタティックメモリコントローラー (SMC) メモリ、SLCR レジスタ、 PS I/O ペリフェラルレジスタ、 PS システムレジスタで構成されます。詳細は、『Zynq UltraScale+ MPSoC テクニカルリファレンスマニュアル』 (UG1085) [参照 1] の「システムアドレス」の章を参照してください。





第 3章

コアを使用するデザインこの章では、コアを使用した設計をより容易にするためのガイドラインおよび追加情報を紹介します。

一般的なデザインガイドライン

Zynq® UltraScale+™ Processing System コアと PL 側ペリフェラル間のアクセスに使用されるインターフェイスは 3 種類あります。詳細は、『Zynq UltraScale+ MPSoC テクニカルリファレンスマニュアル』 (UG1085) [参照 1] の「インターコネクト」の章の「AXI_HP インターフェイス」および「AXI_ACP インターフェイス」を参照してください。

割り込み

IP インテグレーター内で複数の割り込みを接続するには、 Concat ブロックを使用して、コアへの接続の前に個々の信号を結合します。割り込みポートは、 Concat ブロックによって得られる出力に合わせて自動的に拡張されます。

クロッキング

クロックグループには次の 4 つがあります。

• メインクロックグループ (MCG)。このグループは 5 つの PLL を備えています。

° I/O PLL

° RPU PLL

° APU PLL

° DDR PLL

° ビデオ PLL

• セキュアクロックグループ (SCG)。このグループは 2 つの PLL を備えています。

° eFuse

° PMU

• RTC クロックグループ (RCG)。バッテリ電源ユニット (BPU) 内の RTC に明示的に提供されるクロックが 1 つあります。

• インターフェイスクロックグループ (ICG)。このグループには、物理層側インターフェイス (PHY) および PL からのクロックのように、外部で提供されるクロックがあります。

PL 側ペリフェラルは、ファブリッククロック (FCLK_CLK0…3) によって動作できます。これらのクロックは、0.1 ～250MHz の周波数範囲を生成します。





第 3 章 : コアを使用するデザイン

リセット

適用可能なリセットが多数あります。

• 外部パワーオンリセット (POR) - 外部ピンのアサートによってトリガーされます。

• 内部 POR - ソフトウェアレジスタの書き込みまたは安全性エラーによってトリガーされます。

• システムリセット - 外部ピンのアサート、レジスタの書き込み、または安全性エラーによってトリガーされます。このリセットはデバッグロジックをリセットしません。

• PS システムリセット - ハードウェアエラーまたはレジスタの書き込みによってトリガーされます。 PS のみがリセットされ、 PL はアクティブなままになります。

• PS POR リセット - 外部 POR リセットと同様ですが、 PS にのみ作用します。

• フル電源サブシステム (FPS) リセット - エラーまたはレジスタの書き込みによってトリガーされ、フル電源ドメインのリセットに使用されます。

• RPU リセット - エラーまたはレジスタの書き込みによってトリガーされ、 RPU を明示的にリセットします。

第 4 章の「Fabric Reset Enable」を参照してください。個々のリセットの詳細は、『Zynq UltraScale+ MPSoC テクニカルリファレンスマニュアル』 (UG1085) [参照 1] を参照してください。





第 4章

デザインフローの手順この章では、コアのカスタマイズと生成、制約、およびシミュレーション/合成/インプリメンテーションの手順について説明します。一般的な Vivado® デザインフローおよび IP インテグレーターの詳細は、次の Vivado Design Suite ユーザーガイドを参照してください。

• 『Vivado Design Suite ユーザーガイド : IP インテグレーターを使用した IP サブシステムの設計』 (UG994) [参照 3]

• 『Vivado Design Suite ユーザーガイド : IP を使用した設計』 (UG896) [参照 4]

• 『Vivado Design Suite ユーザーガイド : 入門』 (UG910) [参照 5]

• 『Vivado Design Suite ユーザーガイド : ロジックシミュレーション』 (UG900) [参照 6]

コアのカスタマイズおよび生成

このセクションでは、 Vivado Design Suite を使用してコアを生成およびカスタマイズする方法について説明します。

Vivado IP インテグレーターでコアをカスタマイズおよび生成する場合は、『Vivado Design Suite ユーザーガイド : IP インテグレーターを使用した IP サブシステムの設計』 (UG994) [参照 3] を参照してください。このセクションで説明するように、デザインの検証または生成時に一部の設定値が IP インテグレーターによって自動的に計算される場合があります。値が変わるかどうかを確認するには、この章のパラメーターの説明を参照してください。パラメーター値を確認するには、 Tcl コンソールから validate_bd_design コマンドを実行してください。

この IP コアはユーザーデザインに合わせてカスタマイズできます。それには、 IP インテグレーター内で IP コアに関連する各種パラメーターの値を次の手順に従って指定します。

1. Vivado IP カタログから IP を選択します。

2. 選択した IP をダブルクリックするか、ツールバーまたは右クリックメニューから [Customize IP] コマンドをクリックします。

詳細は、『Vivado Design Suite ユーザーガイド : IP を使用した設計』 (UG896) [参照 4] および『Vivado Design Suite ユーザーガイド : 入門』 (UG910) [参照 5] を参照してください。

ブロック図を示す [Zynq UltraScale+ Block Design] ページがウィンドウに表示されます (図 4-1)。ブロック図の内容を確認します。ブロック図の緑色のブロックはコンフィギュレーション可能です。

ヒント : 対応するコンフィギュレーションページを開くには、緑色のブロックをクリックするか、または左側の Page Navigator でそのページを選択します。

注記 : この章の図には Vivado 統合設計環境 (IDE) のスクリーンショットが使用されていますが、現在のバージョンとはレイアウトが異なる場合があります。





第 4 章 :デザインフローの手順

PS Zynq UltraScale+ MPSoC のブロックデザイン

[PS UltraScale™ Block Design] ページの色分けには次の意味があります。

• 明るい緑色は低電力ドメインを示します。

• 明るいオレンジ色はフル電力ドメインを示します。

• 濃い緑色はユーザーが設定可能なコンポーネントを示します。


図 4‐1 : [PS UltraScale+ Block Design] ページ






I/O コンフィギュレーション

このページは、 PS コンポーネントのインターフェイスの個々の信号に対するピン割り当てを示します。これらの信号に属性を割り当てることができます。次のサブセクションを参照してください。

MIO Voltage Standard

これらの I/O ピンは、それぞれ必要に応じて MIO、 EMIO、または GT レーンを介して配線できます。各ペリフェラルピンは、必要に応じて 78 個の MIO の一部を介して配線できます。あるいは、各ペリフェラルからの同じピンを EMIO 信号に配線し、デバイスの PL 部分に信号を転送してさらに処理させることも可能です。

MIO および EMIO の詳細は、『Zynq UltraScale+ MPSoC テクニカルリファレンスマニュアル』 (UG1085) [参照 1] の第 26 章「Multiplexed I/O」を参照してください。

ペリフェラルピンアウトに使用できる MIO は、バンク 0 (MIO 0 ～25)、バンク 1 (MIO 26 ～ 51)、バンク 2 (MIO 52 ～ 77) の 3 つのバンクに分けられます。各バンクは、そのバンクのすべての MIO に共通の I/O 電圧規格に従います。そのデフォルト値は LVCMOS33 です。

Peripheral

Low Speed

• Memory Interface : PS 内にあるスタティックメモリコントローラーです。

• I/O Peripherals : PS 内にある I/O ペリフェラルです。

• Application Processing Unit : ウォッチドッグタイマー、トレース / トリプルタイマーカウンターなどの APU 固有のリソースです。

High Speed

PCIe、 SATA、ギガビットイーサネットモジュール (GEM) (SGMII モード )、 DisplayPort、 USB 3.0 などの高速ペリフェラルからのピンは、 I/O の列で適切な GT レーンを選択することで SERDES に配線できます。


図 4‐2 : [I/O Configuration] ページ






[I/O Configuration] の列

• I/O – 各ペリフェラルの I/O ピンの設定に使用されます。

• Signal – 各 I/O ピンによって駆動される信号に関する情報を表示します。

• I/O Type – CMOS/Schmitt。入力 I/O 電圧タイプとして CMOS または Schmitt を選択します。 Schmitt 電圧タイプは、 CMOS 電圧タイプよりも高いノイズ耐性を備えています。

• Drive Strength (mA) – 駆動電流の選択に使用されます。有効な値は、 2、 4、 8、および 12 です。

• Speed – Fast/Slow。スルーレートに基づいて、高速デバイスか低速デバイスかを指定します。スルーレートが 0 の場合は、高速デバイスです。それ以外の場合は、低速デバイスです。

• Pull Type – デバイスの有効化/無効化と、プルアップ/プルダウンの選択に使用されます。有効な値は、 [pullup]、[pulldown]、 [disable] です。

• Direction – 特定の信号の方向を固定できます。

クロックコンフィギュレーション

このページでは、ペリフェラルクロック、ファブリッククロック、 DDR クロック、 CPU クロックを設定できます。PCW には [Automatic Mode] と [Manual Mode] の 2 つのオプションがあり、関連する各種のクロックを設定できます。

Automatic Mode

このモードでは、要求された周波数にも近い有効な値が得られるように、ツールが M (逓倍) と D (分周) の値を自動的に計算します。ユーザーは希望の周波数を入力する必要があります。ツールは内部で計算を実行し、実際の周波数を求めます。


図 4‐3 : [Automatic Mode] の [Clock Configuration] ページ






PLL reference Clocks

• Input reference frequency – オンボードのクロックソースが提供するクロックの周波数です。基準クロックには、PS_REF_CLK、 PSS_ALT_REF_CLK、 VIDEO_REF_CLK の 3 つがあります。

• PLL source select – APLL、 DPLL、 VPLL、 IOPLL、 RPLL の 5 つの PLL への入力ソースクロック周波数です。PS_REF_CLK、 PS_ALT_REF_CLK、または VIDEO_REF_CLK のいずれかを選択します。

• Interconnect and Switch clocks – PS 内部のインターコネクトおよびスイッチによって使用されるクロックです。

Low Power Domain Clocks

• Processor/Memory Clocks – CPU_R5 プロセッサのクロックコンフィギュレーション。


• PL Fabric Clocks – PS によって生成される、 PL ファブリック (PL0、 PL1、 PL2、 PL3) へのクロックです。

• System Debug Clocks – デバッグモジュール DBG_LPD のクロックコンフィギュレーション。

Full Power Domain Clocks

• Processor/Memory Clocks – ARM® Cortex™-9 CPU (ACPU)、 GPU、 DDR のクロックコンフィギュレーション。

• SERDES IO Clocks – ビデオおよび高速 I/O (PCIE、 SATA、 DP_VIDEO、 DP_AUDIO、 DP_STC) のクロックコンフィギュレーション。


• System Debug Clocks – デバッグモジュール (DBG_FPD、 DBG_TRACE、 DBG_TSTMP) のクロックコンフィギュレーション。

• GT Lane clocking高速 I/O ペリフェラルに使用できる GT レーンは 4 つあります (GT レーン # (# -> 0 ～ 3))。 4 つの GT レーン用に、 4 つの基準クロックがあります。 4 つの GT レーンすべてに同じ基準クロックを使用することも、個々の GT レーンに個別の基準クロックを使用することもできます。基準クロックは、 PCW の [Advanced Configuration] ウィンドウで選択できます。これらの基準クロックの周波数は、 [Clock Configuration] ページの [Automatic Mode] で設定できます。

[Clock Configuration] ページで [Manual Mode] に進み、 [Enable Manual Mode] をオンにします。これで自動設定の値を無効にできます。

[Automatic Mode] の [Clock Configuration] の列

• Source – 対応するペリフェラルのソース PLL です。

• Requested Freq (MHz) – 対応するペリフェラルで要求される入力周波数です。

• Actual Freq (MHz) – Processor Configuration Wizard によって計算される実際の周波数です。クロッキングアルゴリズムは、複数の要因 (ペリフェラル、 PLL、優先度) を考慮に入れます。したがって、場合によっては、実際の周波数は入力周波数とは異なります。

• Range (MHz) – 対応するペリフェラルの動作周波数の小/ 大範囲です。






Manual Mode

このモードでは、ユーザーが M と D の値を設定して希望の周波数を求める必要があります。このモードが有効にされると、自動モードで要求された値は無効になります。

注記 :手動モードでクロック周波数/分周値を変更するには、自動モードで対応するクロックが有効になっている必要があります。

PLL Multiplier

• PLL – PS 内で利用可能な 5 つの PLL (APLL、 VPLL、 DPLL、 IOPLL、 RPLL) のうち 1 つ。

• DIV2 – PLL 内部の 2 分周する機能を有効にします。この機能は、 VCO 周波数を変更せずに出力周波数のみを変更します。手動モードでは、この機能を無効にするオプションがあります。ただし、自動モードでは、 DIV2 が有効になっていることを前提にして計算が実行されます。

• Multiplier – PLL の逓倍値。この値で PLL 周波数を逓倍し、 PLL 周波数を生成します。

• PLL Freq (MHz) – PLL 周波数を逓倍した後の PLL 周波数。

Cross Domain PLL

MPSoC 内で利用可能な PLL には、 LPD と FPD の 2 つのドメインにわたる 5 つの PLL があります。 FPD ドメインには APLL、 DPLL、 VPLL の 3 つの PLL があり、 LPD ドメインには RPLL と IOPLL があります。 PCW には、 FPD と LPD にまたがるペリフェラルへのソースとしてクロスドメイン PLL を使用するオプションがあり、すべての PLL のプールから選択できる追加オプションを提供します。

• PLL – PS 内で利用可能な 5 つの PLL (APLL、 VPLL、 DPLL、 IOPLL、 RPLL) のうち 1 つ。

• Divisors – クロスドメイン PLL の分周値。 PLL 周波数をこの値で分周し、クロスドメイン PLL 周波数を生成します。


図 4‐4 : [Manual Mode] の [Clock Configuration] ページ






• PLL Freq (MHz) – PLL 周波数を分周値で分周した後のクロスドメイン PLL 周波数。

Enable Manual Mode

PLL Reference Clocks

• Input Reference frequency – PSS_REF_CLK、 PSS_ALT_REF_CLK、 VIDEO_REFCLK、 AUX_REF_CLK、GT_REF_CLK の 5 つがあります。

• PLL source select – APLL、 VPLL、 DPLL、 IOPLL、 RPLL の 5 つがあります。

Low Power Domain Clocks

• Processor/Memory Clocks – CPU_R5 プロセッサのクロックコンフィギュレーション。

• Peripherals/IO Clocks – 低速ペリフェラルデバイスのクロックコンフィギュレーション。


• PL Fabric Clocks – PS によって生成される、 PL ファブリック (PL0、 PL1、 PL2、 PL3) へのクロックです。

• System Debug Clocks – デバッグモジュール DBG_LPD のクロックコンフィギュレーション。

Full Power Domain Clocks

• Processor/Memory Clocks – ARM® Cortex™-9 CPU (ACPU)、 GPU、 DDR のクロックコンフィギュレーション。

• SERDES IO Clocks – ビデオおよび高速 I/O (PCIE、 SATA、 DP_VIDEO、 DP_AUDIO、 DP_STC) のクロックコンフィギュレーション。

• Interconnect and Switch clocks – PS 内部のインターコネクトおよびスイッチによって使用されるクロック。

• System Debug Clocks – デバッグモジュール (DBG_FPD、 DBG_TRACE、 DBG_TSTMP) のクロックコンフィギュレーション。

[Automatic Mode] の [Clock Configuration] の列

• Source – 対応するペリフェラルのソース PLL です。

• Requested Freq (MHz) – 対応するペリフェラルで要求される入力周波数です。

• Actual Freq (MHz) – Processor Configuration Wizard によって計算される実際の周波数です。クロッキングアルゴリズムは、複数の要因 (ペリフェラル、 PLL、優先度) を考慮に入れます。したがって、場合によっては、実際の周波数は入力周波数とは異なります。

• Range (MHz) – 対応するペリフェラルの動作周波数の小/ 大範囲です。






DDR コンフィギュレーション

このページでは、 DDR コントローラーのコンフィギュレーションを設定できます。

DDR Configuration

• Enable DDR – Zynq PS の DDR コントローラーを有効にします。

• Memory Type – メモリインターフェイスのタイプ。個々のリセットの詳細は、『Zynq UltraScale+ MPSoC テクニカルリファレンスマニュアル』 (UG1085) [参照 1] を参照してください。

• Effective DRAM Bus Width – DDR インターフェイスのデータ幅 (ECC データ幅は含まない)。

• ECC – 誤り訂正符号のサポートを有効にします。 ECC は、 16 ビットの実効データ幅でのみサポートされます。

• Burst Length – DDR コンポーネントと通信する際にコントローラーが使用するデータビートの小数。

• Internal Vref – 内部基準電圧ソースを有効にします。基準電圧に外部 Vref ピンを使用する場合は無効にします。

DDR Device Configuration

• DRAM IC Bus Width – 個々の DRAM コンポーネントの幅。

• DRAM Device Capacity – 個々の DRAM コンポーネントのストレージ容量。

• Bank Group Address Count (Bits) – バンクアドレスピンの数。

• Rank Address Count (Bits) – ランクアドレスピンの数。

• Row Address Count (Bits) – 行アドレスピンの数。


図 4‐5 : [DDR Configuration] ページ






• Col Address Count (Bits) – 列アドレスピンの数。

• DDR Size (in Hex) – DDR の合計サイズ。

• Speed Bin and Operating Conditions

° Operating Frequency (MHz) – 意図した動作周波数。

° CAS Latency (cycles) – メモリクロックサイクル内の列アクセスストローブレイテンシ。データがメモリモジュールのピン上に出力されるまでの時間を示します。

° CAS Write Latency (cycles) – メモリクロックサイクル内の書き込みレイテンシの設定。

° RAS To CAS (cycles) – 行アドレスから列アドレスへの遅延時間。メモリコントローラーが行アドレスストローブ (RAS) をアサートしてから列アドレスストローブ (CAS) をアサートするまでにかかる時間です。

° Precharge Time (cycles) – プリチャージタイムとは、開かれたメモリ行を終了して次の行へのアクセスを開くまでにかかるクロックサイクル数です。

° tRC (ns) – 行サイクル時間。

° tRASmin (ns) – アクティブコマンドとプリチャージコマンドの間のメモリクロックサイクルの小数。

° tFAW (ns) – 特定の時間幅で実行可能なアクティベーションの回数を指定します。

Advanced Parameters

Training/Board Details

• DRAM Training – DRAM トレーニングを有効/無効にします。デフォルトは無効です。

DDR Advanced Parameters

• ECC scrub – シングルビット ECC エラーの発生時に Read-Modify-Write を実行します。

• Enable Vref training – 「train」フラグがセットされている場合、 Vref トレーニング (DDR4/LPDDR4) を有効にします。

• Bank-Row-Col mapping – ユーザインターフェイスアドレスバスと物理メモリの間のマッピングを指定します。

• Clock Stop enable – SDRAM がクロックを要求していないときは出力クロックをオフにします。

• DDR4 CRC control – (DDR4) Write CRC の生成を有効にします。

• DDR4 Addr mapping – DDR4 アドレスマッピング。 BL8 トランザクションの位置に BG0 ビットを配置し、tCCD_S ではなく tCCD_L を利用します。 DDR4 内で 1 にセットされます。

• Fine granularity refresh mode (DDR4) – リフレッシュ信号の送信頻度を上げます。

• DIMM Address mirror – 奇数ランク上のスワップされたアドレスビットを補正します。

• Data mask for DDR4/LPDDR4 – DM 信号を使用します。

• DDR4 max power saving enable (DDR4) – トランザクションストアが空のとき、 SDRAM を大省電力モードに移行します。

• Deep Power down – LPDDR3 専用のパラメーター。トランザクションストアが空のとき、 SDRAM をディープパワーダウンモードに移行します。

• PLL Bypass – ビットの選択に基づいて、ソース PLL をバイパスします。

• Temp controlled refresh mode – 温度で制御されるリフレッシュモードを有効にします。

• Temp controlled refresh range – 大動作温度範囲。

• Read Data Bus Inversion – DBI 読み出しを実行します。

• Write Data Bus Inversion – DBI 書き込みを実行します。

• PHy performs data bus inversion – コントローラーではなく PHY 内で DBI 動作を実行します。






• Address Copy enable – 使用されていないアドレス信号上でアドレスをコピーします。

• Parity – コマンド /アドレスパリティエラーの生成と検出を有効にします。

• CAL mode – DDR4 CAL モード (CS_n ～ Command Address Latency)

• Low power auto self-refresh – プログラム可能なアイドルサイクル数の経過後、 SDRAM をセルフリフレッシュに移行します。

PS‐PL コンフィギュレーション

このページでは、 AXI、 HP、 ACP の各バスインターフェイスを含む PS-PL インターフェイスをコンフィギュレーションできます。


図 4‐6 : [PS‐PL Configuration] ページ






General

Interrupts

Fabric Reset Enable

ファブリックリセットは、 [PS - PL Configuration] → [General] → [Fabric Reset Enable] で有効にできます。大 4 つまでの PL リセット信号を有効にできますが、デフォルトで有効になっているリセット信号は 1 つです。

利用可能な PS-PL リセットは合計で 4 つあります。 PCW からユーザーが選択できる 4 つの PL リセットは、 96 個の EMIO のうち利用可能な後の 4 つを使用します。0 ～ 4 の選択に基づいて、考慮に入れられる EMIO の数は 96 から 92 に減少します。ファブリックリセットは、 [PS-PL Configuration] ページの [General] から選択できます。

PL リセットを実現するための EMIO のトグルに必要とされる対応するレジスタは、生成される出力ファイルの一部を介して PCW によって管理されます。

Address Fragmentation

PS 内では複数のペリフェラルが利用可能なため、 PCW は、これらのペリフェラルにアクセスする組織的な方法を提供します。 [Address Fragmentation] により、 Zynq Ultra Scale+ MPSoC 内でペリフェラルが割り当てられるアドレス空間に基づいてペリフェラルを拡張できます。下位 LPD スレーブ、上位 LPD スレーブ、 FPD スレーブなどが選択可能です。この選択に基づいて、選択されたセグメントのみが、 PL マスターに対してマッピングされるアドレスと共に、 Vivado のアドレスエディターに表示されます。

この場合、選択されたペリフェラルのリストのみがアドレスエディターに表示されます。単一のアドレスブロックを Zynq Ultra Scale+ MPSoC のアドレス指定可能な複数のコンポーネントに割り当てるのではなく、 PL コンポーネントに対して利用可能なアドレス空間を拡張する必要がある場合、この方法を使用できます。

注記 :1. DDR のサイズが 2GB 以下の場合、上位 DDR セグメントは有効になりません。

2. DDR のサイズが 2GB より大きい場合、上位 DDR セグメントを使用して、上位アドレス空間で DDR をアドレス指定できます。

これは 4GB の DDR サイズに制限されます。

3. 4GB を超える上位アドレス空間にアクセスするには、 PL 内に 64 ビットマスターをインプリメントする必要があります。

詳細は、『Zynq UltraScale+ MPSoC テクニカルリファレンスマニュアル』 (UG1085) [参照 1] を参照してください。

Others

• Use ADMA – 低電力ドメイン内の DMA

• Use GDMA – フル電力ドメイン内の DMA

• USE RTC – リアルタイムクロック

• [Use Event RPU] および [Use Proc Event Bus] – プロセッサには、発生する可能性のある各種のイベント (たとえば、キャッシュミス) を検出するためのロジックがあります。ここれらのイベントから得られる情報は、コードのデバッグおよびプロファイル時にプロセッサの動作を把握するために役立ちます。イベントは出力イベントバスで観察でき、パフォーマンスモニターユニットのレジスタを使用してカウントできます。

• [Live Audio] および [Live Video] – DisplayPort コントローラーは、 PL からのライブオーディオチャネルおよびライブビデオチャネルをサポートします。これらのオーディオおよびビデオストリームは DisplayPort コントローラーに接続し、 PL からのライブオーディオおよびライブビデオオーバーレイを提供します。

PS‐PL Interfaces

Master Interface

° AXI HPM0 FPD – フル電力ドメイン内の高性能マスター 0






° AXI HPM1 FPD – フル電力ドメイン内の高性能マスター 1

° AXI HPM0 LPD – 低電力ドメイン内の高性能マスター 0

各インターフェイスは、 32、 64、初の 128 ビットのデータ幅をサポートします。

Slave Interface

° [AXI HP] およびサブオプション – フル電力ドメイン内の 2 つの高性能 AXI I/O コヒーレントマスターインターフェイス (AXI HPC0 FPD、 AXI HPC1 FPD)、フル電力ドメイン内の 4 つの高性能スレーブ AXI インターフェイス (AXI HP0 FPD、 AXI HP1 FPD、 AXI HP2 FPD、 AXI HP3 FPD)、低電力ドメイン内の 1 つの AXI インターフェイス (AXI LPD) があります。

各インターフェイスは、 32、 64、初の 128 ビットのデータ幅をサポートします。

° S AXI ACP – DMA エンジンまたは非キャッシュコヒーレントマスターに接続できる、 1 つのアクセラレーターコヒーレンシポートがあります。

° S AXI ACE – 1 つの AXI コヒーレンシ拡張スレーブがあります。

Debug

デバッグ機能により、クロストリガー信号のコンフィギュレーションが可能です。これにより、 PS のデバッグ構造にアクセスするためのデバッグ機能が得られ、統合されたテストとデバッグを PS および PL 上で同時に実行できます。

プログラマブルロジックのテストおよびデバッグ用のファブリックトリガーマクロセル (FTM)

FTM は、 ARM® CoreSight® アーキテクチャに基づいています。 FTM は、 PL からトレースデータを受信し、 PTM や ITM (インスツルメンテーショントレースマクロセル) などの別のトレースソースコンポーネントからのトレースパケットと結合できるように、トレースパケット形式に変換します。この機能を使用することで、 PL イベントと PS イベントを簡単かつ同時にトレースできます。

FTM は、PS と PL 間のクロストリガリングもサポートします ( トレースのダンプ機能を除く )。その他に FTM は、PS と PL 間の汎用デバッグ信号を提供します。

このブロックは次を提供します。

• 汎用 I/O (PL へ 32 ビット、 PL から 32 ビット )。これらは、レジスタへの読み出しと書き込みに使用します。

• トリガー信号 (PL へ 4 ペア、 PL から 4 ペア)。各ペアはトリガー信号と ACK 信号で構成され、 ARM 規格 CTI ハンドシェイクプロトコルに準拠しています。






オプション

• PL to PS Cross Trigger Inputs – トリガー信号 (PL からの 4 ペア)。各ペアはトリガー信号と ACK 信号で構成され、ARM 規格 CTI ハンドシェイクプロトコルに準拠しています。

• PL to PS Cross Trigger Outputs およびサブオプション – トリガー信号 (PL に対して 4 ペア)。各ペアはトリガー信号と ACK 信号で構成され、 ARM 規格 CTI ハンドシェイクプロトコルに準拠しています。

• GP Input[0:31]、 GP Output[0:31] – 汎用 I/O (PL へ 32 ビット、 PL から 32 ビット )。これらは、レジスタの読み出しと書き込みに使用されます。

高度な設定

CSU Tamper Response settings

CSU は、セキュアブートモードおよび非セキュアブートモードの両方で、プロセッシングシステム (PS) の第 1 段階ブートローダー (FSBL) コードをオンチップ RAM (OCM) にロードします。 Cortex®-R5 プロセッサまたは Cortex-A53 プロセッサのどちらで FSBL を実行するかは、ブートヘッダーを介して選択できます。 FSBL の実行開始後、 CSU はポストコンフィギュレーション段階に移行し、システムの不正操作に対して応答します。

CSU は、 PL シングルイベントアップセット (SEU) エラー、温度アラーム、電圧アラームなどのエラーに対して、セキュアロックダウン、システムリセット、システム割り込みを実行するように設定できます。これらのオプションは、 [Advanced Configuration] ページの [CSU Tamper Response settings] で利用可能です。


図 4‐7 : [Advanced Configuration] ページ






Interrupts

1 つの外部不正操作割り込みが MIO を介して CSU にマッピングされます。 CSU (PS) から PL への割り込みは 3 つ (CSU WDT 割り込み、 CSU DMA 割り込み、 CSU 割り込み) あります。

CSU 割り込みは、 CSU ロジック内の何らかのイベントが割り込みを発生させたことを示します。 CSU 割り込みステータスレジスタは、 DMA を除くすべての CSU ロジックの割り込みビットを保持します。次の値は、 CSU 内で割り込みを発生させることができます。


• AES done – AES (Advanced Encryption Standard) 暗号化が完了したことを通知するビット。

• PL INIT complete – PL の初期化が完了したことを示すビット。

• AES error – AES 暗号化エラーを示すビット。

• RSA done – RSA 暗号化が完了したことを示すビット。

• PL POR_B – PL パワーオンリセットステータスを示すビット。

• TMR fatal error – トリプルモードリダンダント (TMR) 致命的エラーを示すビット。

• SHA done – SHA (Secure Hash Algorithm) 暗号化が完了したことを示すビット。

• PL SEU error flag – シングルイベントアップセットエラーを示すビット。

• APB SLVERR – 転送の失敗を示すエラービット。

• PL CFG done – PL コンフィギュレーションの完了を示すステータスビット。

• PCAP FIFO overflow – プロセッサコンフィギュレーションアクセスポートの FIFO オーバーフローを示すステータスビット。

• CSU RAM ECC error – CSU RAM ECC エラーを示すビット。

CSU_DMA_IRQ は、 DMA が割り込みを生成したことをシステムに警告します。 CSU WDT 割り込みは、 CSU ウォッチドッグタイマー割り込みから発生します。

オプション


• CSU Register – このレジスタのビットをセットすると、不正操作イベントが発生した場合、 CSU ROM はシステム割り込みを発行します。

• External MIO – MIO の観察により、不正操作イベントが発生した場合、 CSU ROM はシステム割り込みを発行します。

• JTAG toggle detect – JTAG モードの変更を示すビット。

• PL SEU error – シングルイベントアップセットエラーを示すビット。

• Temp Alarm for LPD – 低電力/RPU ドメインの温度アラーム。

• Temp Alarm for APU – APU/フル電力ドメインの温度アラーム。

• Voltage Alarm for VCCPINT_FPD – VCCPINT_FPD が削除された場合の電源レール削除アラーム。

• Voltage Alarm for VCCPINT_LPD – VCCPINT_LPD が削除された場合の電源レール削除アラーム。

• Voltage Alarm for VCCPAUX – VCCPAUX が削除された場合の電源レール削除アラーム。

• Voltage Alarm for DDRPHY – DDR PHY の基準電圧観察信号。

• Voltage Alarm for PSIO bank 0/1/2 – PSIO バンク 0/1/2 の基準電圧観察信号。

• Voltage Alarm for PSIO bank 3 – PSIO バンク 3 の基準電圧観察信号。

• Voltage Alarm for GT – ギガビットトランシーバーの基準電圧観察信号。






IPI Master Slave Configuration

プロセッサ間割り込み (IPI) ブロックにより、どのプロセッシングユニットもレジスタへの書き込みを実行して別のプロセッシングユニットに対して割り込みを送信できます。

11 個の IPI チャネル (GEN_IPI_0 ～ GEN_IPI_10) があり、そのうち 4 チャネル (チャネル 3、 4、 5、 6) は PMU 専用です。残りの 7 チャネルは、 APU、 RPU、 PL に割り当てられます。このように各 IPI チャネルにマスターを割り当てることで、 XPPU を使用するチャネルを、マッピングされていないマスターから保護します。

各 IPI チャネルは、任意の割り込み先への割り込みをトリガーするためのレジスタを備えています。 XPPU は、チャネルに関連付けられたマスターにのみ、これらのレジスタへのアクセスを許可します。レジスタ以外に、 IPI チャネルはペイロードバッファーを備えています。

XPPU は、バッファーに関連付けられたマスターにのみ、これらのバッファーへのアクセスを許可します。

UART Baud Rate Selection

• UART0 Baud Rate – UART0 の UART ボーレートを指定します。

• UART1 Baud Rate – UART1 の UART ボーレートを指定します。

GT Lane Reference Clock Selection

• Lane0 Ref Clk – GT レーン 0 の基準クロック




ユーザーパラメーター

このコアは個別アプリケーション用にパラメーターを指定できます。インターフェイスまたは機能の有効化に関連するパラメーターは、 Zynq UltraScale+ MPSoC のコンフィギュレーションの状態を反映します。 Vivado IP インテグレーターで、デバイスコンフィギュレーション用のカスタム Vivado 統合設計環境 (IDE) が利用可能です。表 C-1 で説明するパラメーターをアップデートする際は、この環境を使用してください。

これらのパラメーターは、 IP インテグレーター内でアップデートされます。特定のペリフェラルに関連するポートは、有効または無効のいずれかです。無効なポートは表示されません。 IP インテグレーターデータベースは、これらのパラメーターを使用して、ps_init.tcl 内の関連する PS レジスタまたは第 1 段階ブートローダー (FSBL) を初期化します。 FSBL により、必要に応じて PS と PL を含むデザインをコンフィギュレーションできます。デフォルトでは、テストおよびデバッグ目的で PS と PL にアクセスできるように、 JTAG インターフェイスが有効です。

バッチモードでは、Tcl コンソールコマンド set_property を使用して IP コアをコンフィギュレーションできます。

付録 C 「ユーザーパラメーター」の表 C-1 に、Vivado IDE の各フィールドと (Tcl コンソールに表示できる ) ユーザーパラメーターの対応関係を示します。






出力の生成

コアの一般的な出力ファイルの詳細は、『Vivado Design Suite ユーザーガイド : IP を使用した設計』 (UG896) [参照 4] の「出力ファイルの生成」を参照してください。

Vivado デザインツールが、デザインのハードウェアプラットフォーム仕様をソフトウェア開発キット (SDK) へエクスポートします。次の 5 つのファイルが SDK にエクスポートされます。

• system.hdf ファイルは、デフォルトでは SDK の起動時に開かれます。このファイルから読み出されるシステムのアドレスマップがデフォルトで SDK ウィンドウに表示されます。

• psu_init.tcl、 psu_init.c、 psu_init.h の各ファイルには、 Zynq UltraScale MPSoC プロセッシングシステムの初期化コードのほかに、 DDR、クロック、 PLL、 MIO の初期化設定が含まれます。 SDK は、アプリケーションがプロセッシングシステムの上位で実行可能となるように、これらの設定をプロセッシングシステムの初期化時に使用します。

° psu_init.tcl : この Tcl による Zynq UltraScale+ MPSoC Processor System の初期化ファイルは、 Xilinx Microprocessor Debugger (XMD) のデバイス初期化フローに使用されます。

° psu_init.c : PS Configuration Wizard (PCW) によって生成される、この第 1 段階ブートローダー (FSBL) 用ヘッダーファイルには、 psu_init() のプロシージャと戻り値が含まれます。 FSBL はこのファイルのみを使用し、 psu_init() 関数を呼び出して戻り値をチェックします。

° psu_init.h : PCW によって生成されるこのファイルは、 psu_init() をインプリメントします。このファイルには、若干のテストコードも含まれます。このテストコードは、 PCW によって実行されるテストを強化します。

PS Configuration Wizard ツールは、ワードのテーブルである出力コードを生成します。このコードは小さなエンジンによって解釈され、テーブルをループして動作を実行します。

すべての EMIT_* は #defines で、 ps_init_data アレイに 1 ～ 4 ワードを追加します。

サポートする .c ファイルと .h ファイル (前述) も、 PCW によって生成されます。

Zynq UltraScale+ MPSoC Processing System コアが再生成された場合、すべてのファイルは上書きされます。






コアへの制約

供給予定

必須の制約

このセクションは、この IP コアには適用されません。

デバイス、パッケージ、スピードグレードの選択


クロック周波数


クロック管理


クロック配置


バンキング


トランシーバーの配置


I/O 規格と配置







シミュレーション

Zynq UltraScale+ MPSoC 用の AXI BFM はまだサポートされていません。このセクションは、この IP コアには適用されません。

合成およびインプリメンテーション

合成とインプリメンテーションの詳細は、『Vivado Design Suite ユーザーガイド : IP を使用した設計』 (UG896) [参照 4] の「IP の合成」および「IP のインプリメンテーション」を参照してください。





第 5章

サンプルデザインこの章では、 DDR コンフィギュレーションのセットアップ例を示します。

PS Configuration Wizard (PCW) を使用すると、デザインの DDR メモリ部分を制御する DDR コントローラーを直感的かつ簡単な手順でコンフィギュレーションできます。次の手順は、 PCW を使用した完全な DDR コンフィギュレーションの作成方法を示しています。例として Micron 社の MT41K1G8SN-125:A を取り上げます。

1. DDR コントローラーをコンフィギュレーションするには、 PCW から [DDR Configuration] を選択します。

[DDR Configuration] ページで、このページが次の 4 つのセクションに分かれていることに注意してください。

° DDR Controller Configuration

° DDR Device Configuration ([Speed Bin and Operating Conditions] にさらに分けられる )

° Advanced Parameters

° Training/Board Details







第 5 章 :サンプルデザイン

2. [DDR Configuration] ページから、 DDR コンフィギュレーションを作成します。例として Micron 社の MT41K1G8SN-125:A を使用します。このデバイスは DDR3 メモリです。この例では、 [DDR Controller Configuration] および [DDR Device Configuration] に焦点を合わせます。

注記 :図 5-2 ～図 5-6 は、 Micron Technology Inc. の許可を得て Micron 社の MT41K1G8SN-125:A データシートの内容を転載したものです。 [参照 9]

注記 :図 5-2 の内容は、 Micron Technology Inc. の許可を得て使用しています。 © 2010/09/04 Micron Technology, Inc., All Rights Reserved

3. 図 5-2 のデータシートの初のページ (特にデバイス名) に注意してください。[DDR Configuration] ページの [DDR Controller Configuration] および [DDR Device Configuration] セクションに入力する必要な情報を確認できます。

° デバイスの名称から多くの情報が得られます。たとえば、 1G8 はデバイスの容量です。この場合、図 5-2 の初の赤い矩形に示すように、デバイスの容量は 1 ギガビットデバイス x 8 で、 8 ギガビットデバイスを

意味しています。次の手順では、より詳しい計算を行います。

° デバイスの名称から、デバイスのスピードグレードに関する情報も得られます。この場合、スピードグレードは -125 として指定されます。図 5-2 の 3 番目の赤い矩形に示すように、この場合、大クロック周期 (ナノ秒単位) は 1.25ns、 DDR3-1600 Speed Bin の CAS レイテンシは 11 サイクルです。次の手順では、より詳しい計算を行います。

° MT41K1G8SN-125:A デバイスの場合、この情報は次のように解釈されます。

- 容量 = 1 ギガビット x 8 = 8 ギガビット

- スピードグレード = -125 1.25ns @CL = 11(DDR3-1600)1.25ns クロックサイクル == 動作周波数 800MHz


図 5‐2 : Micron 社のデータシート







° 図 5-3 の Micron 社のデータシートは、製品番号の例と、必要な情報を確認する方法を示しています。MT41K1G8SN-125:A の場合、次のようになります。

- コンフィギュレーションは 2 行目 (1 Gig x 8、 1G8)

- スピードグレードは 3 行目 (-125、 tCLK = 1.25ns、 CL = 11)

- 温度は 2 行目 (インダストリアル温度、 IT)


図 5‐3 : DDR の製品番号の例






4. 次の図を確認してください。この図はアドレス指定方式を理解するのに重要です。


デバイスの容量はビット単位で表現されます。この場合、容量は、行、列、バンクのアドレス範囲に基づいています。

デバイスの容量 = (行のアドレス範囲 x 列のアドレス範囲 x バンクのアドレス範囲) x 配置

MT41K1G8SN:A では、 [Addressing] の表の 2 列目が 1 Gig x 8 として指定されているのに注意してください。これによって次の値が得られます。

° 行のアドレス範囲 = A[15:0] = 216

° 列のアドレス範囲 = A[11, 9:0] = 211

° バンクのアドレス範囲 = BA[2:0] = 23

° 配置 = 8 (すなわち、 1Gig x 8)

これらの値とデバイス容量の式を使用して、次の値が得られます。

° デバイス容量 = 216 x 211 x 23 x 8 = 8589934592 = 0x200000000 = 8 ギガビット


図 5‐4 : Addressing






5. 図 5-5 のスピードビンと動作条件を確認してください。




図 5‐5 : DDR3L‐1600 のスピードビン


図 5‐6 : DDR3L‐1600 のスピードビン






図 5-5 の表 41 と図 5-6 の表 1 から、次の情報が得られます。

° このデバイスは 800MHz (スピードグレード -125 [1/1.25ns]) の動作周波数をサポートします。このデバイスはダブルデータレート (DDR) デバイスであるため、大転送速度は 1600MT/s (million transfers per second) です。表 41 の行 1 を参照してください。

° Cas Latency (cycles) = 表 1 の 3 行目、 3 列目 (Target tRCD – tRP - CL) から、 CL = 11 サイクル

° Cas Write Latency (CWL) == 表 41 で CL = 11 の項目を見ると、 CLW が 8 サイクルに設定されていることがわかります。

° RAS to DAS Delay (cycles) == tRCD/クロックサイクル = 13.75ns/1.25ns = 11 サイクル

° tRC = 48.75ns

° tRASmin = 35ns

6. この情報を使用して、 [DDR Configuration] ページを完成できます。 [DDR Controller Configuration] セクションと [DDR Device Configuration] セクションを展開します。








7. [Speed Bin and Operating Conditions] を変更します。既に述べたように、これは DDR3-1600 デバイスです。ドロップダウンリストから [DDR3 1600K] をクリックして選択します。

PCW の複数のフィールドが次のように自動入力されます。

° Operating Frequency : 設定値は [DDR Controller Configuration] の値に同期されます。

° CAS Latency : 11 サイクルに変更されます。

° CAS Write Latency : 8 サイクルに変更されます。

° RAS to CAS Delay : 11 サイクルに変更されます。

° Precharge Time : 11 サイクルに変更されます。

° tRC : 48.75ns に設定されます。

° tRASmin : 35ns に設定されます。

° tFAW : 30ns に設定されます。

これらの設定値は自動計算されますが、ユーザーのデバイスに合わせてさらに微調整可能です。Micron 社のスプレッドシートで DDR を調べたときに計算した設定値を再確認し、値が一致することを確認してください。

8. 続いて、前の計算で得られた残りの設定値を確認します。 [DRAM IC Bus Width] で、 1G8 メモリとして [8] を選択します。前に示したように、これは「x 8」の配置を意味します。

9. [DRAM Device Capacity] で、前の計算に基づいて [8192 MBits] を選択します。前に示したように、この値は 8 ギガビットに相当します。

10. [Bank Address Count (bits)] では、バンクのアドレス範囲は 2 の 3 乗であったため、 [Bank Address Count (bits)] のビットを [3] のままにします。

11. [Row Address Count (bits)] では、行のアドレス範囲は 2 の 16 乗であったため、 [Row Address Count (bits)] のビットを [16] のままにします。

12. [Column Address Count (bits)] では、列のアドレス範囲は 2 の 11 乗であったため、 [Column Address Count (bits)] に [11 bits] を選択します。

13. 計算を終えたら、 [OK] をクリックして、 [Save the Project] をクリックします。





付録 A

移行およびアップグレードZynq UltraScale+ MPSoC IP コアのバージョン 1.1 からバージョン 1.2 への変更点については、変更ログを参照してください。





付録 B

ポートの説明次の表に、デザインの信号の一覧を示します。

表 B‐1 : CAN0

Zynq Ultrascale+

MPSoc PS I/O 名I/O 説明

can0_phy_tx O 第 1 CAN 物理層側インターフェイス (PHY) への CAN バス送信信号

can0_phy_rx I 第 1 CAN PHY からの CAN バス受信信号

表 B‐2 : CAN1

Zynq Ultrascale+


can1_phy_tx O 第 2 CAN PHY への CAN バス送信信号

can1_phy_rx I 第 2 CAN PHY からの CAN バス受信信号

表 B‐3 : Event IO

Zynq Ultrascale+


pl_ps_eventi I 1 つまたは両方の CPU をイベント待機 (WFE) ステートからウェークアップさせます。

ps_pl_evento O どちらか一方の CPU がイベント送信 (SEV) 命令を実行したときにアサートされます。

ps_pl_standbywfe O CPU スタンバイモード : CPU がイベントを待機しているときにアサートされます。

ps_pl_standbywfi O CPU スタンバイモード : CPU が割り込みを待機しているときにアサートされます。

表 B‐4 : FIFO_ENET0

Zynq Ultrascale+


enet0_tx_r_data_rdy Iロジック 1 にセットされた場合、現在のパケットでイーサネットフレーム転送を開始するのに十分なデータが外部 FIFO にあることを示します。

enet0_tx_r_rd O外部 FIFO インターフェイスからの 32 ビットワードの情報を要求する、1 tx_clk クロックサイクル幅のアクティブ High 出力です。 tx_clk クロックドメインに同期します。

enet0_tx_r_valid I要求された FIFO データが現在有効であることを示す、 1 tx_clk クロックサイクル幅のアクティブ High 入力です。入力 tx_r_data[31:0]、tx_r_sop、 tx_r_eop、 tx_r_err、 tx_r_mod[1:0] を検証します。






enet0_tx_r_data I 送信される FIFO データです。この出力は、 tx_r_valid が High の間のみ有効です。

enet0_tx_r_sop Iパケットの開始を示します。外部 FIFO インターフェイスから受信したワードがパケットの初のワードであることを示します。この入力は、tx_r_valid が High の間のみ有効です。

enet0_tx_r_eop Iパケットの終了を示します。外部 FIFO インターフェイスから受信したワードがパケットの後のワードであることを示します。この入力は、tx_r_valid が High の間のみ有効です。

enet0_tx_r_err Iエラーです。現在のパケットにエラーが含まれることを示すアクティブ High 入力です。この信号は、 tx_r_valid が High の間のみ有効であり、パケット転送中の任意の時点でセットされます。

enet0_tx_r_underflow IFIFO のアンダーフローです。送信 FIFO を読み出そうとしたときに FIFO が空になっていたことを示します。この信号は、読み出しが試みられ、 tx_r_valid 信号がまだ受信されていない場合にのみ有効です。

enet0_tx_r_flushed I FIFO のフラッシュが進行中です。送信 FIFO に残っているデータ内容を削除中であることを示します。

enet0_tx_r_control Itx_no_crc です。パケットの開始 (SOP) でアクティブ High にセットされ、現在のフレームが crc を付加せずに送信されることを示します。この入力は、 tx_r_valid と tx_r_sop の両方が High の間のみ有効です。

enet0_dma_tx_end_tog O

トグルされると、フレームの送信が完了して tx_r_status 出力のステータスが有効になったことを示します。競合のためにフレームがリタイアしている場合、この信号はアクティブにならないことに注意してください。

enet0_dma_tx_status_tog I この信号は、 tx_end_tog または collision_occured がアクティブになるたびに必ずトグルされます。ステータスが承認されたことを示します。

enet0_tx_r_status O

[3] : fifo_underrun — 次のいずれかの条件が原因で、イーサネットメディアアクセスコントロール（MAC）トランスミッターにアンダーランが発生したことを示すステータス出力。後のフレームの転送中に外部 FIFO インターフェイスからの tx_r_underflow 入力によって示されるデータのアンダーランです。 efifo_tx_status_tog のロジックステートが変わるとリセットされます。

[2] : collision_occured — ステータス出力。

転送中のフレームに競合が発生し、再送信を実行する必要があることを示します。

[1] : late_coll_occured — 転送中のフレームに遅れ衝突が発生し、オプションによりリタイアできることを示すステータス出力。

[0] : too_many_retires — 転送中のフレームに上限値を超える競合が発生し、転送が中止されたことを示すステータス出力。

enet0_rx_w_wr O 外部 FIFO インターフェイスへの書き込みを示す、 1 rx_clk クロックサイクル幅のアクティブ High 出力です。

enet0_rx_w_data O 外部 FIFO インターフェイスへの出力の受信データです。この出力は、rx_w_wr が High の場合にのみ有効です。

enet0_rx_w_sop Oパケットの開始を示します。外部 FIFO インターフェイスへのワード出力がパケットの初のワードであることを示します。この出力は、rx_w_wr が High の場合にのみ有効です。

表 B‐4 : FIFO_ENET0 (続き)

Zynq Ultrascale+







enet0_rx_w_eop Oパケットの終了を示します。外部 FIFO インターフェイスへのワード出力がパケットの後のワードであることを示します。この出力は、rx_w_wr が High の場合にのみ有効です。

enet0_rx_w_status O

ステータス信号です。rx_w_eop が High で rx_w_err が Low の場合にのみ有効です。それ以外の場合はゼロになります。

[29] : Rx_w_type_match — 受信したフレームがタイプ ID レジスタでマッチしたことを示します。

[28] : rx_w_add_match4 — 受信したフレームが特定のアドレスレジスタ 4 でマッチしたことを示します。




[24] : rx_w_ext_match — 受信したフレームが eam 入力ピンによって外部でマッチしたことを示します。

[23] : rx_w_uni_hash_match — 受信したフレームがユニキャストハッシュフレームとしてマッチしたことを示します。

[22] : rx_w_uni_hash_match — 受信したフレームがマルチキャストハッシュフレームとしてマッチしたことを示します。

[21] : rx_w_broadcast_frame — 受信したフレームがブロードキャストフレームであることを示します。

[20] : rx_w_prty_tagged — 受信したパケットに VLAN 優先度タグが検出されたことを示します。

[19:16] : rx_w_tci [3:0] — 受信したパケットの VLAN 優先度を示します。

[15] : rx_w_vlan_tagged — 受信したパケットに VLAN タグが検出されたことを示します。

[14] : rx_w_bad_frame — 受信したパケットが不良であるか、または FIFO がオーバーフローしたことを示します。

[13:0] : rx_w_frame_length — 受信したパケットのバイト数を示します。

enet0_rx_w_err O

エラーです。現在のパケットにエラーが含まれることを示すアクティブ High 出力です。この信号は、 rx_w_wr と rx_w_eop の両方がアクティブ High の場合にのみ有効です。フレームがいずれかのフィルターでマッチしなかった場合は、 rx_w_err もセットされます。

enet0_rx_w_overflowI

FIFO のオーバーフローです。外部 RX FIFO がオーバーフローしたことをイーサネット MAC に示します。イーサネット MAC は、この信号をフレーム終了 (EOF) のステータスレポートに使用します。

enet0_rx_w_flushO FIFO のフラッシュです。外部 RX FIFO のすべてのデータをクリアしな

ければならないことを示すアクティブ High 出力です。


Zynq Ultrascale+








Zynq Ultrascale+


enet1_tx_r_data_rdy I ロジック 1 にセットされた場合、現在のパケットでイーサネットフレーム転送を開始するのに十分なデータが外部 FIFO にあることを示します。

enet1_tx_r_rd O外部 FIFO インターフェイスからの 32 ビットワードの情報を要求する、1 tx_clk クロックサイクル幅のアクティブ High 出力です。tx_clk クロックドメインに同期します。

enet1_tx_r_valid I要求された FIFO データが現在有効であることを示す、 1 tx_clk クロックサイクル幅のアクティブ High 入力です。入力 tx_r_data[31:0]、 tx_r_sop、tx_r_eop、 tx_r_err、 tx_r_mod[1:0] を検証します。





enet1_tx_r_underflow IFIFO のアンダーフローです。送信 FIFO を読み出そうとしたときに FIFO が空になっていたことを示します。この信号は、読み出しが試みられ、tx_r_valid 信号がまだ受信されていない場合にのみ有効です。


enet1_tx_r_control Itx_no_crc です。 SOP でアクティブ High にセットされ、現在のフレームが crc を付加せずに送信されることを示します。この入力は、 tx_r_valid と tx_r_sop の両方が High の間のみ有効です。

enet1_dma_tx_end_tog Oトグルされると、フレームの送信が完了して tx_r_status 出力のステータスが有効になったことを示します。競合のためにフレームがリタイアしている場合、この信号はアクティブにならないことに注意してください。


enet1_tx_r_status O

[3] : fifo_underrun — 次のいずれかの条件が原因で、イーサネット MAC トランスミッターにアンダーランが発生したことを示すステータス出力。後のフレームの転送中に外部 FIFO インターフェイスからの

tx_r_underflow 入力によって示されるデータのアンダーランです。efifo_tx_status_tog のロジックステートが変わるとリセットされます。












enet1_rx_w_sop Oパケットの開始を示します。外部 FIFO インターフェイスへのワード出力がパケットの初のワードであることを示します。この出力は、 rx_w_wr が High の場合にのみ有効です。

enet1_rx_w_eop Oパケットの終了を示します。外部 FIFO インターフェイスへのワード出力がパケットの後のワードであることを示します。この出力は、 rx_w_wr が High の場合にのみ有効です。

enet1_rx_w_status O

ステータス信号です。 rx_w_eop が High で rx_w_err が Low の場合にのみ有効です。それ以外の場合はゼロになります。















enet1_rx_w_err O


enet1_rx_w_overflow IFIFO のオーバーフローです。外部 RX FIFO がオーバーフローしたことをイーサネット MAC に示します。イーサネット MAC は、この信号を EOF のステータスレポートに使用します。

enet1_rx_w_flush O FIFO のフラッシュです。外部 RX FIFO のすべてのデータをクリアしなければならないことを示すアクティブ High 出力です。


Zynq Ultrascale+








Zynq Ultrascale+



enet2_tx_r_rd O外部 FIFO インターフェイスからの 32 ビットワードの情報を要求する、1 tx_clk クロックサイクル幅のアクティブ High 出力です。 tx_clk クロックドメインに同期します。

enet2_tx_r_valid I要求された FIFO データが現在有効であることを示す、 1 tx_clk クロックサイクル幅のアクティブ High 入力です。入力 tx_r_data[31:0]、 tx_r_sop、tx_r_eop、 tx_r_err、 tx_r_mod[1:0] を検証します。







enet2_tx_r_control Itx_no_crc です。 SOP でアクティブ High にセットされ、現在のフレームが crc を付加せずに送信されることを示します。この入力は、 tx_r_valid と tx_r_sop の両方が High の間のみ有効です。



enet2_tx_r_status O














enet2_rx_w_sop Oパケットの開始を示します。外部 FIFO インターフェイスへのワード出力がパケットの初のワードであることを示します。この出力は、rx_w_wr が High の場合にのみ有効です。

enet2_rx_w_eop Oパケットの終了を示します。外部 FIFO インターフェイスへのワード出力がパケットの後のワードであることを示します。この出力は、rx_w_wr が High の場合にのみ有効です。

enet2_rx_w_status O
















enet2_rx_w_err O





Zynq Ultrascale+








Zynq Ultrascale+



enet3_tx_r_rd O1 tx_clk クロックサイクル幅です。外部 FIFO インターフェイスからの 32 ビットワードの情報を要求するアクティブ High 出力です。 tx_clk クロックドメインに同期します。

enet3_tx_r_valid I1 tx_clk クロックサイクル幅です。要求された FIFO データが現在有効であることを示すアクティブ High 入力です。入力 tx_r_data[31:0]、tx_r_sop、 tx_r_eop、 tx_r_err、 tx_r_mod[1:0] を検証します。







enet3_tx_r_control Itx_no_crc です。SOP でアクティブ High にセットされ、現在のフレームが crc を付加せずに送信されることを示します。この入力は、 tx_r_valid と tx_r_sop の両方が High の間のみ有効です。



enet3_tx_r_status O














enet3_rx_w_sop Oパケットの開始を示します。外部 FIFO インターフェイスへのワード出力がパケットの初のワードであることを示します。この出力は、 rx_w_wr が High の場合にのみ有効です。

enet3_rx_w_eop Oパケットの終了を示します。外部 FIFO インターフェイスへのワード出力がパケットの後のワードであることを示します。この出力は、 rx_w_wr が High の場合にのみ有効です。

enet3_rx_w_status O
















enet3_rx_w_err O





Zynq Ultrascale+







表 B‐8 : FTM

Zynq Ultrascale+


pl_ps_trigack I PL からのトリガー肯定応答 (ACK)

pl_ps_trigger O PL へのトリガー出力

ps_pl_trigack O PL へのトリガー肯定応答 (ACK)

ps_pl_trigger I PL からのトリガー入力

gpo O 汎用出力

gpi I 汎用入力

表 B‐9 : GMII_ENET0

Zynq Ultrascale+


enet0_gmii_rx_clk I システムクロックジェネレーターへの GEM 0 受信クロック

enet0_speed_mode OGEM が使用するように現在設定されているスピードおよび外部インターフェイスを、システムクロックジェネレーターに示します。

enet0_gmii_crs I PHY からのキャリアの検知

enet0_gmii_col I PHY からの競合の検出

enet0_gmii_rxd I PHY からのデータの受信

enet0_gmii_rx_er I PHY からのエラー信号の受信

enet0_gmii_rx_dv I PHY からのデータ有効信号の受信

enet0_gmii_tx_clk I システムクロックジェネレーターからの GEM 0 送信クロック

enet0_gmii_txd O PHY へのデータの送信

enet0_gmii_tx_en O PHY へのイネーブル信号の送信

enet0_gmii_tx_er OPHY へのエラー信号の送信フレーム送信中に DMA ブロックがメモリからデータをフェッチできなかった場合にアサートされます。


Zynq Ultrascale+

















enet1_gmii_tx_er O PHY へのエラー信号の送信フレーム送信中に DMA ブロックがメモリからデータをフェッチできなかった場合にアサートされます。


Zynq Ultrascale+














Zynq Ultrascale+











表 B‐10 : GMII_ENET1 (続き)

Zynq Ultrascale+









表 B‐13 : GPIO_0

Zynq Ultrascale+


gpio_i I GPIO ポート入力

gpio_o O GPIO ポート出力

gpio_t O GPIO ポートのトライステートイネーブル信号

表 B‐14 : IIC0

Zynq Ultrascale+


i2c0_scl_i I 外部シリアルクロック (SCL) クロック信号の実際のステート

i2c0_scl_o O SCL ピン上に配置されるクロックレベル

i2c0_scl_t OSCL 出力バッファーのトライステートイネーブル信号。

この信号は i2c0_scl_oe に直接接続されます。

i2c0_sda_i I 外部シリアルデータ (SDA) 信号の実際のステート

i2c0_sda_o O 外部 SDA 信号上に配置されるデータビット

i2c0_sda_t O SDA 出力バッファーのトライステートイネーブル信号。この信号は i2c0_sda_oe に直接接続されます。

表 B‐15 : IIC1

Zynq Ultrascale+


i2c1_scl_i I 外部 SCL クロック信号の実際のステート

i2c1_scl_o O SCL ピン上に配置されるクロックレベル

i2c1_scl_t OSCL 出力バッファーのトライステートイネーブル信号。

この信号は i2c1_scl_oe に直接接続されます。

i2c1_sda_i I 外部 SDA 信号の実際のステート

i2c1_sda_o O 外部 SDA 信号上に配置されるデータビット

i2c1_sda_t O SDA 出力バッファーのトライステートイネーブル信号。この信号は i2c1_sda_oe に直接接続されます。

表 B‐12 : GMII_ENET3 (続き)

Zynq Ultrascale+







表 B‐16 : MDIO_ENET0

Zynq Ultrascale+


enet0_mdio_mdc O ピンへの管理データクロック

enet0_mdio_i I MDIO ピンからの管理データ入力

enet0_mdio_o O MDIO ピンへの管理データ出力

enet0_mdio_t OMDIO ピンへのトライステートイネーブル信号 (アクティブ Low)。

上位で 3 本の MDIO ピンをすべて使用して 1 本のトライステートピンを駆動します。


Zynq Ultrascale+





enet1_mdio_t OMDIO ピンへのトライステートイネーブル信号 (アクティブ Low)。

上位で 3 本の MDIO ピンをすべて使用して 1 本のトライステートピンを駆動します。


Zynq Ultrascale+





enet2_mdio_t OMDIO ピンへのトライステートイネーブル信号 (アクティブ Low)。上位で 3 本の MDIO ピンをすべて使用して 1 本のトライステートピンを駆動します。


Zynq Ultrascale+





enet3_mdio_t OMDIO ピンへのトライステートイネーブル信号 (アクティブ Low)。上位で 3 本の MDIO ピンをすべて使用して 1 本のトライステートピンを駆動します。

表 B‐20 : PL_CLK0

Zynq Ultrascale+


pl_clk0 O PL クロック 0







Zynq Ultrascale+




Zynq Ultrascale+




Zynq Ultrascale+



表 B‐24 : PL_PS_IRQ0

Zynq Ultrascale+


pl_ps_irq0 I PL から PS への割り込み 0

表 B‐25 : PL_PS_IRQ1

Zynq Ultrascale+


pl_ps_irq1 I PL から PS への割り込み 1

表 B‐26 : SDIO0

Zynq Ultrascale+


sdio0_clkout O SD/SDIO0 スレーブデバイスへのクロック出力

sdio0_fb_clk_in I パッドからの sd0_clk_out からのクロックフィードバック

sdio0_cmdout O コマンドインジケーター出力

sdio0_cmdin I コマンドインジケーター入力

sdio0_cmdena O コマンドインジケーターイネーブル

sdio0_datain I 7 ビットの入力データバス。 SPI フラッシュメモリでも、シリアルモードまたは 2 ビットモードで使用できます。

sdio0_dataout O 7 ビットの出力データバス。 SPI フラッシュメモリでも、シリアルモードまたは 2 ビットモードで使用できます。

sdio0_dataena O データバスの制御イネーブル

sdio0_cd_n I シングルスロットのカード検出

sdio0_wp I セキュアデジタル不揮発性メモリカード (SD カード ) 書き込み禁止 (アクティブ Low)

sdio0_ledcontrol O LED オン。 SD カードへのアクセス中にカードを取り外さないようにユーザーに警告します。






sdio0_buspower O SD カードの電源の制御

sdio0_bus_volt O SD バス電圧の選択

表 B‐27 : SDIO1

Zynq Ultrascale+


sdio1_clkout O SD/SDIO1 スレーブデバイスへのクロック出力

sdio1_fb_clk_in I パッドからの sd1_clk_out からのクロックフィードバック

sdio1_cmdout O コマンドインジケーター出力

sdio1_cmdin I コマンドインジケーター入力

sdio1_cmdena O コマンドインジケーターイネーブル

sdio1_datainI 7 ビットの入力データバス。 SPI フラッシュメモリでも、シリ

アルモードまたは 2 ビットモードで使用できます。

sdio1_dataoutO 7 ビットの出力データバス。 SPI フラッシュメモリでも、シリ

アルモードまたは 2 ビットモードで使用できます。

sdio1_dataena O データバスの制御イネーブル

sdio1_cd_n I シングルスロットのカード検出

sdio1_wp I SD カード書き込み禁止 (アクティブ Low)

sdio1_ledcontrolO LED オン : SD カードへのアクセス中にカードを取り外さないよ

うにユーザーに警告します。

sdio1_bus_power O SD カードの電源の制御

sdio1_bus_volt O SD バス電圧の選択

表 B‐28 : SPI0

Zynq Ultrascale+


spi0_sclk_i I SPI フラッシュメモリのスレーブクロック

spi0_sclk_o O SPI フラッシュメモリのマスタークロック出力

spi0_sclk_t OSPI フラッシュメモリクロックのトライステートイネーブル (アクティブ Low)。

この信号は spi0_n_sclk_en の 1 つのバージョンです。

spi0_m_i I SPI フラッシュメモリの Master In Slave Out (MISO) 信号、マスター入力

spi0_m_o O SPI フラッシュメモリの Master Out Slave In (MOSI) 信号、マスター出力

spi0_mo_t OSPI フラッシュメモリの MOSI 信号、トライステートイネーブル (アクティブ Low)。

この信号は spi0_n_mo_en の 1 つのバージョンです。

spi0_s_i I SPI フラッシュメモリの MOSI 信号、スレーブ入力

spi0_s_o O SPI フラッシュメモリの MISO 信号、スレーブ出力

表 B‐26 : SDIO0 (続き)

Zynq Ultrascale+







spi0_n_ss_o_n O SPI フラッシュメモリのスレーブ選択出力

spi0_ss_n_t OSPI フラッシュメモリのスレーブ選択トライステートイネーブル (アクティブ Low)。

この信号は spi0_n_ss_en の 1 つのバージョンです。

表 B‐29 : SPI1

Zynq Ultrascale+


spi1_sclk_i ISPI フラッシュメモリのスレーブクロック。

低速 (50MHz 未満) の場合はピンから直接渡すことができます。

spi1_sclk_o OSPI フラッシュメモリのマスタークロック出力です。

低速 (50MHz 未満) の場合はピンから直接渡すことができます。

spi1_sclk_t OSPI フラッシュメモリクロックのトライステートイネーブル (アクティブ Low)。

この信号は spi1_n_sclk_en の 1 つのバージョンです。

spi1_m_i I SPI フラッシュメモリの MISO 信号、マスター入力

spi1_m_o O SPI フラッシュメモリの MOSI 信号、マスター出力

spi1_mo_t OSPI フラッシュメモリの MOSI 信号、トライステートイネーブル (アクティブ Low)。この信号は spi1_n_mo_en の 1 つのバージョンです。

spi1_s_i I SPI フラッシュメモリの MOSI 信号、スレーブ入力

spi1_s_o O SPI フラッシュメモリの MISO 信号、スレーブ出力

spi1_n_ss_o_n O SPI フラッシュメモリのペリフェラル選択出力

spi1_ss_n_t OSPI フラッシュメモリのスレーブ選択トライステートイネーブル (アクティブ Low)。

この信号は spi1_n_ss_en の 1 つのバージョンです。

表 B‐30 : Trace0

Zynq Ultrascale+


tracectl O トレース制御

tracedata O トレースデータ

表 B‐31 : UART0

Zynq Ultrascale+


uart0_ctsn I クリアから送信までのフロー制御

uart0_rtsn O 要求から送信までのフロー制御

uart0_dsrn I モデムデータセットの Ready 信号

uart0_dcdn I モデムデータキャリア検出

表 B‐28 : SPI0 (続き)

Zynq Ultrascale+







uart0_rin I モデムリングインジケーター

uart0_dtrn O モデムデータターミナルの Ready 信号

表 B‐32 : UART1

Zynq Ultrascale+


uart1_ctsn I クリアから送信までのフロー制御

uart1_rtsn O 要求から送信までのフロー制御

uart1_dsrn I モデムデータセットの Ready 信号

uart1_dcdn I モデムデータキャリア検出

uart1_rin I モデムリングインジケーター

uart1_dtrn O モデムデータターミナルの Ready 信号

表 B‐33 : TTC0

Zynq Ultrascale+


ttc0_wave_o O トリプルタイマーカウンター (TTC) クロック (波形生成)

ttc0_clk_i I TTC0 クロック入力

表 B‐34 : TTC1

Zynq Ultrascale+


ttc1_wave_o O TTC クロック (波形生成)


表 B‐35 : TTC2

Zynq Ultrascale+




表 B‐36 : TTC3

Zynq Ultrascale+




表 B‐31 : UART0 (続き)

Zynq Ultrascale+







表 B‐37 : WDT0

Zynq Ultrascale+


wdt0_clk_i I WDT0 クロック入力

wdt0_rst_o O WDT0 リセット

表 B‐38 : WDT1

Zynq Ultrascale+


wdt1_clk_i I WDT1 クロック入力

wdt1_rst_o O WDT1 リセット

表 B‐39 :割り込み信号

Zynq Ultrascale+


ps_pl_irq_can0 O CAN0 割り込み

ps_pl_irq_can1 O CAN1 割り込み

ps_pl_irq_enet0 O イーサネット 0 割り込み

ps_pl_irq_enet1 O ギガビットイーサネット 1 割り込み



ps_pl_irq_enet0_wake0 O イーサネット 0 ウェークアップ割り込み

ps_pl_irq_enet0_wake1 O ギガビットイーサネット 1 ウェークアップ割り込み



ps_pl_irq_gpio O GPIO 割り込み

ps_pl_irq_i2c0 O I2C0 割り込み

ps_pl_irq_i2c1 O I2C1 割り込み

ps_pl_irq_uart0 O UART0 割り込み

ps_pl_irq_uart1 O UART1 割り込み

ps_pl_irq_sdio0 O SDIO0 割り込み

ps_pl_irq_sdio1 O SDIO1 割り込み

ps_pl_irq_sdio0_wake O SDIO0 ウェーク割り込み

ps_pl_irq_sdio1_wake O SDIO1 ウェーク割り込み

ps_pl_irq_spi0 O SPI0 割り込み

ps_pl_irq_spi1 O SPI1 割り込み

ps_pl_irq_qspi O SPI フラッシュメモリ割り込み

ps_pl_irq_ttc0_0 O トリプルタイマー 0 カウンター 0 の割り込み












表 B‐40 : M_AXI_HPM0_FPD

Zynq Ultrascale+


maxigp0_awid O 書き込みアドレス ID です。書き込みアドレス信号グループの識別用タグです。

maxigp0_awaddr O書き込みアドレスです。書き込みアドレスバスは、書き込みバーストトランザクション中の初の転送のアドレスを示します。関連する制御信号を使用して、バースト中の残りの転送のアドレスを示します。

maxigp0_awlen O バースト長です。 1 回のバーストに含まれる正確な転送回数を示します。この情報により、アドレスに関連付けられるデータ転送の回数が決まります。

maxigp0_awsize Oバーストサイズです。バースト中の各転送サイズを示します。バイトレーンストローブは、どのバイトレーンをアップデートするかを正確に示します。

maxigp0_awburst O バーストタイプです。バーストタイプとサイズ情報を組み合わせて、バースト中の各転送のアドレスの計算方法を詳しく示します。

maxigp0_awlock O ロックタイプです。転送が不可分かどうかの属性情報を提供します。

maxigp0_awcache O キャッシュタイプです。トランザクションのバッファー可能、キャッシュ可能、ライトスルー、ライトバック、アロケート属性を示します。

maxigp0_awprot Oプロテクションタイプです。トランザクションの保護レベル (通常、特権、またはセキュア) と、トランザクションがデータアクセスか命令アクセスかを示します。

maxigp0_awvalid O

書き込みアドレスの Valid 信号です。有効な書き込みアドレスおよび制御情報が利用可能であることを示します。

1 = アドレスおよび制御情報は利用可能

0 = アドレスおよび制御情報は利用不可

アドレスおよび制御情報は、アドレス ACK 信号 (AWREADY) が High に移行するまで安定しています。

maxigp0_awuser O ユーザー定義のアドレス書き込み (AW) チャネル信号

maxigp0_awready I

書き込みアドレスの Ready 信号です。スレーブがアドレスおよび関連する制御信号を受信可能であることを示します。

1 = スレーブは受信可能な状態

0 = スレーブは受信可能な状態でない

maxigp0_wdata O 書き込みデータです。書き込みデータバスは、 8、 16、 32、 64、 128、 256、512、または 1,024 ビット幅です。

maxigp0_wstrb O書き込みストローブです。メモリ内のどのバイトレーンをアップデートするかを示します。書き込みデータバスの各 8 ビットにつき 1 つの書き込みストローブがあります。

maxigp0_wlast O 書き込みの Last 信号です。書き込みバーストの後の転送を示します。

表 B‐39 :割り込み信号 (続き)

Zynq Ultrascale+







maxigp0_wvalid O

書き込みの Valid 信号です。有効な書き込みデータおよびストローブ信号が利用可能であることを示します。

1 = 書き込みデータおよびストローブ信号は利用可能

0 = 書き込みデータおよびストローブ信号は利用不可

maxigp0_wready I

書き込みの Ready 信号です。スレーブが書き込みデータを受信できる状態になったことを示します。



maxigp0_bid I 応答 ID です。書き込み応答の識別用タグです。

maxigp0_bresp I 書き込み応答です。書き込みトランザクションのステータスを示します。許容される応答は、 OKAY、 EXOKAY、 SLVERR、および DECERR です。

maxigp0_bvalid I

書き込み応答の Valid 信号です。有効な書き込み応答が利用可能であることを示します。

1 = 書き込み応答は利用可能

0 = 書き込み応答は利用不可

maxigp0_bready O

応答の Ready 信号です。マスターが応答情報を受信できる状態になったことを示します。

1 = マスターは受信可能な状態

0 = マスターは受信可能な状態でない

maxigp0_arid O 読み出しアドレス ID です。読み出しアドレス信号グループの識別用タグです。

maxigp0_araddr O 読み出しアドレスです。読み出しアドレスバスは、読み出しバーストトランザクションの初のアドレスを示します。

maxigp0_arlen O バースト長です。 1 回のバーストに含まれる正確な転送回数を示します。この情報により、アドレスに関連付けられるデータ転送の回数が決まります。

maxigp0_arsize O バーストサイズです。バースト中の各転送サイズを示します。

maxigp0_arburst O バーストタイプです。バーストタイプとサイズ情報を組み合わせて、バースト中の各転送のアドレスの計算方法を詳しく示します。

maxigp0_arlock O ロックタイプです。転送が不可分かどうかの属性情報を提供します。

maxigp0_arcache O キャッシュタイプです。転送がキャッシュ可能かどうかの属性情報を提供します。

maxigp0_arprot O プロテクションタイプです。トランザクションの保護ユニットの情報を提供します。

maxigp0_arvalid O読み出しアドレスの Valid 信号です。この信号が High の場合、読み出しアドレスおよび制御情報は有効であり、アドレス ACK 信号 (ARREADY) が High になるまで安定していることを示します。

maxigp0_aruser O ユーザー定義のアドレス読み出し (AR) チャネル信号

maxigp0_arready I

読み出しアドレスの Ready 信号です。スレーブがアドレスおよび関連する制御信号を受信可能であることを示します。



maxigp0_rid I 読み出しの ID タグです。読み出しデータ信号グループの ID タグです。

表 B‐40 : M_AXI_HPM0_FPD (続き)

Zynq Ultrascale+







maxigp0_rdata I 読み出しデータです。読み出しデータバスは、 8、 16、 32、 64、 128、 256、512、または 1,024 ビット幅です。

maxigp0_rresp I 読み出し応答です。読み出し転送のステータスを示します。許容される応答は、 OKAY、 EXOKAY、 SLVERR、および DECERR です。

maxigp0_rlast I 読み出しの Last 信号です。読み出しバーストの後の転送を示します。

maxigp0_rvalid I 読み出しの Valid 信号です。必要な読み出しデータが利用可能で、読み出し転送を完了できることを示します。

maxigp0_rready O

読み出しの Ready 信号です。マスターが読み出しデータおよび応答情報を受信できる状態になったことを示します。



maxigp0_awqos O 書き込みアドレスチャネルのサービス品質 (QOS) 入力

maxigp0_arqos O 読み出しアドレスチャネルの QOS 入力

表 B‐41 : M_AXI_HPM0_FPD_ACLK

Zynq Ultrascale+



maxihpm0_fpd_aclk I 入力クロック信号

表 B‐42 : M_AXI_HPM0_LPD

Zynq Ultrascale+




maxigp2_awlen Oバースト長です。 1 回のバーストに含まれる正確な転送回数を示します。この情報により、アドレスに関連付けられるデータ転送の回数が決まります。




maxigp2_awcache O キャッシュタイプです。トランザクションのバッファー可能、キャッシュ可能、ライトスルー、ライトバック、アロケート属性を示します。



Zynq Ultrascale+







maxigp2_awvalid O





maxigp2_awuser O ユーザー定義のアドレス書き込み (AW) チャネル信号

maxigp2_awready I




maxigp2_wdata O 書き込みデータです。書き込みデータバスは、 8、 16、 32、 64、 128、256、 512、または 1,024 ビット幅です。



maxigp2_wvalid O




maxigp2_wready I





maxigp2_bresp I書き込み応答です。書き込みトランザクションのステータスを示します。許容される応答は、 OKAY、 EXOKAY、 SLVERR、および DECERR です。

maxigp2_bvalid I




maxigp2_bready O






表 B‐42 : M_AXI_HPM0_LPD (続き)

Zynq Ultrascale+







maxigp2_arlen Oバースト長です。 1 回のバーストに含まれる正確な転送回数を示します。この情報により、アドレスに関連付けられるデータ転送の回数が決まります。







maxigp2_aruser O ユーザー定義の AR チャネル信号

maxigp2_arready I





maxigp2_rdata I 読み出しデータです。読み出しデータバスは、 8、 16、 32、 64、 128、256、 512、または 1,024 ビット幅です。




maxigp2_rready O




maxigp2_awqos O 書き込みアドレスチャネルの QOS 入力


表 B‐43 : M_AXI_HPM0_LPD_ACLK

Zynq Ultrascale+



maxihpm0_lpd_aclk I 入力クロック信号

表 B‐42 : M_AXI_HPM0_LPD (続き)

Zynq Ultrascale+







表 B‐44 : M_AXI_HPM1_FPD

Zynq Ultrascale+




maxigp1_awlen Oバースト長です。 1 回のバーストに含まれる正確な転送回数を示します。この情報により、アドレスに関連付けられるデータ転送の回数が決まります。




maxigp1_awcache Oキャッシュタイプです。トランザクションのバッファー可能、キャッシュ可能、ライトスルー、ライトバック、アロケート属性を示します。


maxigp1_awvalid O





maxigp1_awuser O ユーザー定義の AW チャネル信号

maxigp1_awready I




maxigp1_wdata O 書き込みデータです。書き込みデータバスは、 8、 16、 32、 64、 128、256、 512、または 1,024 ビット幅です。



maxigp1_wvalid O









maxigp1_wready I





maxigp1_bresp I書き込み応答です。書き込みトランザクションのステータスを示します。許容される応答は、 OKAY、 EXOKAY、 SLVERR、および DECERR です。

maxigp1_bvalid I




maxigp1_bready O






maxigp1_arlen Oバースト長です。 1 回のバーストに含まれる正確な転送回数を示します。この情報により、アドレスに関連付けられるデータ転送の回数が決まります。







maxigp1_aruser O ユーザー定義の AR チャネル信号

maxigp1_arready I





maxigp1_rdata I 読み出しデータです。読み出しデータバスは、 8、 16、 32、 64、 128、256、 512、または 1,024 ビット幅です。


Zynq Ultrascale+










maxigp1_rready O




maxigp1_awqos O 書き込みアドレスチャネルの QOS 入力


表 B‐45 : M_AXI_HPM1_FPD_ACLK

Zynq Ultrascale+



maxihpm1_fpd_aclk I 入力クロック信号

表 B‐46 : S_AXI_ACE_FPD

Zynq Ultrascale+


sacefpd_wuser I ユーザー信号です。書き込みデータチャネル内のオプションのユーザー定義信号です。

sacefpd_buser O ユーザー信号です。書き込み応答チャネル内のオプションのユーザー定義信号です。

sacefpd_ruser O ユーザー信号です。読み出しデータチャネル内のオプションのユーザー定義信号です。

sacefpd_awuser I ユーザー信号です。書き込みアドレスチャネル内のオプションのユーザー定義信号です。

sacefpd_awsnoop I 共有可能な書き込みトランザクションのトランザクションタイプを示します。

sacefpd_awsize Iバーストサイズです。バースト中の各転送サイズを示します。バイトレーンストローブは、どのバイトレーンをアップデートするかを正確に示します。

sacefpd_awregion I 領域識別子です。スレーブ上の 1 つの物理インターフェイスを、複数の論理インターフェイスとして使用できるようにします。

sacefpd_awqos I サービス品質 (QoS)。各書き込みトランザクションで送信される識別子です。

sacefpd_awprot Iプロテクションタイプです。トランザクションの保護レベル (通常、特権、またはセキュア) と、トランザクションがデータアクセスか命令アクセスかを示します。


Zynq Ultrascale+







sacefpd_awlen Iバースト長です。 1 回のバーストに含まれる正確な転送回数を示します。この情報により、アドレスに関連付けられるデータ転送の回数が決まります。

sacefpd_awid I 書き込みアドレス ID です。書き込みアドレス信号グループの識別用タグです。

sacefpd_awdomain I 書き込みトランザクションの共有可能ドメインを示します。

sacefpd_awcache Iキャッシュタイプです。トランザクションのバッファー可能、キャッシュ可能、ライトスルー、ライトバック、アロケート属性を示します。

sacefpd_awburst I バーストタイプです。バーストタイプとサイズ情報を組み合わせて、バースト中の各転送のアドレスの計算方法を詳しく示します。

sacefpd_awbar I 書き込みバリアトランザクションを示します。

sacefpd_awaddr I書き込みアドレスです。書き込みアドレスバスは、書き込みバーストトランザクション中の初の転送のアドレスを示します。関連する制御信号を使用して、バースト中の残りの転送のアドレスを示します。

sacefpd_awlock I ロックタイプです。転送が不可分かどうかの属性情報を提供します。

sacefpd_awvalid I





sacefpd_awready O 書き込みアドレスチャネルの Ready 信号

sacefpd_wstrb I書き込みストローブです。メモリ内のどのバイトレーンをアップデートするかを示します。書き込みデータバスの各 8 ビットにつき 1 つの書き込みストローブがあります。

sacefpd_wdata I 書き込みデータです。書き込みデータバスは、 8、 16、 32、 64、 128、256、 512、または 1,024 ビット幅です。

sacefpd_wlast I 書き込みの Last 信号です。書き込みバーストの後の転送を示します。

sacefpd_wvalid I




sacefpd_wready O




sacefpd_bresp O書き込み応答です。書き込みトランザクションのステータスを示します。許容される応答は、 OKAY、 EXOKAY、 SLVERR、および DECERR です。

sacefpd_bid O 応答 ID です。書き込み応答の識別用タグです。

表 B‐46 : S_AXI_ACE_FPD (続き)

Zynq Ultrascale+







sacefpd_bvalid O




sacefpd_bready I




sacefpd_aruser I ユーザー信号です。読み出しアドレスチャネル内のオプションのユーザー定義信号です。

sacefpd_arsnoop I 共有可能な読み出しトランザクションのトランザクションタイプを示します。

sacefpd_arsize I バーストサイズです。バースト中の各転送サイズを示します。

sacefpd_arregion I 領域識別子です。スレーブ上の 1 つの物理インターフェイスを、複数の論理インターフェイスとして使用できるようにします。

sacefpd_arqos I サービス品質 (QoS)。各読み出しトランザクションで送信される識別子です。

sacefpd_arprot I プロテクションタイプです。トランザクションの保護ユニットの情報を提供します。

sacefpd_arlen Iバースト長です。 1 回のバーストに含まれる正確な転送回数を示します。この情報により、アドレスに関連付けられるデータ転送の回数が決まります。

sacefpd_arid I 読み出しアドレス ID です。読み出しアドレス信号グループの識別用タグです。

sacefpd_ardomain I 読み出しトランザクションの共有可能ドメインを示します。

sacefpd_arcache I キャッシュタイプです。転送がキャッシュ可能かどうかの属性情報を提供します。

sacefpd_arburst I バーストタイプです。バーストタイプとサイズ情報を組み合わせて、バースト中の各転送のアドレスの計算方法を詳しく示します。

sacefpd_arbar I 読み出しバリアトランザクションを示します。

sacefpd_araddr I 読み出しアドレスです。読み出しアドレスバスは、読み出しバーストトランザクションの初のアドレスを示します。

sacefpd_arlock I ロックタイプです。転送が不可分かどうかの属性情報を提供します。

sacefpd_arvalid I読み出しアドレスの Valid 信号です。この信号が High の場合、読み出しアドレスおよび制御情報は有効であり、アドレス ACK 信号 (ARREADY) が High になるまで安定していることを示します。

sacefpd_arready O




sacefpd_rresp O 読み出し応答です。読み出し転送のステータスを示します。許容される応答は、 OKAY、 EXOKAY、 SLVERR、および DECERR です。


Zynq Ultrascale+







sacefpd_rid O 読み出しの ID タグです。読み出しデータ信号グループの ID タグです。

sacefpd_rdata O 読み出しデータです。読み出しデータバスは、 8、 16、 32、 64、 128、256、 512、または 1,024 ビット幅です。

sacefpd_rlast O 読み出しの Last 信号です。読み出しバーストの後の転送を示します。

sacefpd_rvalid O 読み出しの Valid 信号です。必要な読み出しデータが利用可能で、読み出し転送を完了できることを示します。

sacefpd_rready I




sacefpd_acsnoop O スヌープトランザクションタイプです。スヌープトランザクションのトランザクションタイプを示します。

sacefpd_acprot O スヌープトランザクションタイプです。スヌープトランザクションのセキュリティレベルを示します。

sacefpd_acaddr Oスヌープアドレスです。スヌープトランザクションのアドレスを示します。スヌープアドレスの幅は、読み出しおよび書き込みアドレスバスの幅と一致している必要があります。

sacefpd_acvalid O スヌープアドレスの Valid 信号です。スヌープアドレスおよび制御情報が利用可能であることを示します。

sacefpd_acready I スヌープアドレスの Ready 信号です。スヌープアドレスおよび制御情報を現在のサイクルで受信可能であることを示します。

sacefpd_cddata I スヌープデータです。スヌープマスターからの転送データです。

sacefpd_cdlast I スヌープトランザクションの後のデータ転送を示します。

sacefpd_cdvalid I スヌープデータの Valid 信号です。スヌープが有効であることを示します。

sacefpd_cdready O スヌープデータの Ready 信号です。スヌープデータを現在のサイクルで受信可能であることを示します。

sacefpd_crresp I スヌープ応答です。スヌープトランザクションに対する応答と、応答を完了する方法を示します。

sacefpd_crvalid I スヌープ応答の Valid 信号です。スヌープ応答が有効であることを示します。

sacefpd_crready O スヌープ応答の Ready 信号です。スヌープ応答を現在のサイクルで受信可能であることを示します。

sacefpd_wack I 書き込み肯定応答 (ACK) 信号です。マスターが書き込みトランザクションを完了したことを示します。

sacefpd_rack I 読み出し肯定応答 (ACK) 信号です。マスターが読み出しトランザクションを完了したことを示します。


Zynq Ultrascale+







表 B‐47 : S_AXI_ACP_FPD

Zynq Ultrascale+


saxiacp_awuser I ユーザー信号です。書き込みアドレスチャネル内のオプションのユーザー定義信号です。

saxiacp_buser O ユーザー信号です。書き込み応答チャネル内のオプションのユーザー定義信号です。

saxiacp_wuser I ユーザー信号です。書き込みデータチャネル内のオプションのユーザー定義信号です。

saxiacp_awid I 書き込みアドレス ID です。書き込みアドレス信号グループの識別用タグです。

saxiacp_awaddr I書き込みアドレスです。書き込みアドレスバスは、書き込みバーストトランザクション中の初の転送のアドレスを示します。関連する制御信号を使用して、バースト中の残りの転送のアドレスを示します。

saxiacp_awlen Iバースト長です。 1 回のバーストに含まれる正確な転送回数を示します。この情報により、アドレスに関連付けられるデータ転送の回数が決まります。

saxiacp_awsize Iバーストサイズです。バースト中の各転送サイズを示します。バイトレーンストローブは、どのバイトレーンをアップデートするかを正確に示します。

saxiacp_awburst I バーストタイプです。バーストタイプとサイズ情報を組み合わせて、バースト中の各転送のアドレスの計算方法を詳しく示します。

saxiacp_awlock I ロックタイプです。転送が不可分かどうかの属性情報を提供します。

saxiacp_awcache I キャッシュタイプです。トランザクションのバッファー可能、キャッシュ可能、ライトスルー、ライトバック、アロケート属性を示します。

saxiacp_awprot Iプロテクションタイプです。トランザクションの保護レベル (通常、特権、またはセキュア) と、トランザクションがデータアクセスか命令アクセスかを示します。

saxiacp_awvalid I





saxiacp_awready I 書き込みアドレスチャネルの Ready 信号

saxiacp_wdata I 書き込みデータです。書き込みデータバスは、 8、 16、 32、 64、 128、256、 512、または 1,024 ビット幅です。

saxiacp_wstrb I書き込みストローブです。メモリ内のどのバイトレーンをアップデートするかを示します。書き込みデータバスの各 8 ビットにつき 1 つの書き込みストローブがあります。

saxiacp_wlast I 書き込みの Last 信号です。書き込みバーストの後の転送を示します。

saxiacp_wvalid O









saxiacp_wready O




saxiacp_bid O 応答 ID です。書き込み応答の識別用タグです。

saxiacp_bresp O書き込み応答です。書き込みトランザクションのステータスを示します。許容される応答は、 OKAY、 EXOKAY、 SLVERR、および DECERR です。

saxiacp_bvalid I




saxiacp_bready I




saxiacp_arid I 読み出しアドレス ID です。読み出しアドレス信号グループの識別用タグです。

saxiacp_araddr I 読み出しアドレスです。読み出しアドレスバスは、読み出しバーストトランザクションの初のアドレスを示します。

saxiacp_arlen Iバースト長です。 1 回のバーストに含まれる正確な転送回数を示します。この情報により、アドレスに関連付けられるデータ転送の回数が決まります。

saxiacp_arsize I バーストサイズです。バースト中の各転送サイズを示します。

saxiacp_arburst I バーストタイプです。バーストタイプとサイズ情報を組み合わせて、バースト中の各転送のアドレスの計算方法を詳しく示します。

saxiacp_arlock I ロックタイプです。転送が不可分かどうかの属性情報を提供します。

saxiacp_arcache I キャッシュタイプです。転送がキャッシュ可能かどうかの属性情報を提供します。

saxiacp_arprot Iプロテクションタイプです。トランザクションの特権およびセキュリティレベルと、トランザクションがデータアクセスか命令アクセスかを示します。

saxiacp_arvalid O読み出しアドレスの Valid 信号です。この信号が High の場合、読み出しアドレスおよび制御情報は有効であり、アドレス ACK 信号 (ARREADY) が High になるまで安定していることを示します。

saxiacp_arready O




saxiacp_rid O 読み出しの ID タグです。読み出しデータ信号グループの ID タグです。

saxiacp_rdata O 読み出しデータです。読み出しデータバスは、 8、 16、 32、 64、 128、256、 512、または 1,024 ビット幅です。

表 B‐47 : S_AXI_ACP_FPD (続き)

Zynq Ultrascale+







saxiacp_rresp O 読み出し応答です。読み出し転送のステータスを示します。許容される応答は、 OKAY、 EXOKAY、 SLVERR、および DECERR です。

saxiacp_rlast I 読み出しの Last 信号です。読み出しバーストの後の転送を示します。

saxiacp_rvalid O 読み出しの Valid 信号です。必要な読み出しデータが利用可能で、読み出し転送を完了できることを示します。

saxiacp_rready O




saxiacp_awqos O 書き込みアドレスチャネルの QOS 入力です。

saxiacp_arqos O 読み出しアドレスチャネルの QOS 入力です。各読み出しトランザクションで送信される、サービス品質 (QoS) です。

表 B‐48 : S_AXI_ACP_FPD_ACLK

Zynq Ultrascale+


saxiacp_awuser I ユーザー信号です。書き込みアドレスチャネル内のオプションのユーザー定義信号です。

saxiacp_fpd_aclk I 入力クロック信号

表 B‐49 : S_AXI_HP0_FPD

Zynq Ultrascale+


saxigp3_aruser I ユーザー定義の AR チャネル信号

saxigp3_awuser I ユーザー定義の AW チャネル信号

saxigp3_awid I 書き込みアドレス ID です。書き込みアドレス信号グループの識別用タグです。

saxigp3_awaddr I書き込みアドレスです。書き込みアドレスバスは、書き込みバーストトランザクション中の初の転送のアドレスを示します。関連する制御信号を使用して、バースト中の残りの転送のアドレスを示します。

saxigp3_awlen Iバースト長です。 1 回のバーストに含まれる正確な転送回数を示します。この情報により、アドレスに関連付けられるデータ転送の回数が決まります。

saxigp3_awsize Iバーストサイズです。バースト中の各転送サイズを示します。バイトレーンストローブは、どのバイトレーンをアップデートするかを正確に示します。

saxigp3_awburst I バーストタイプです。バーストタイプとサイズ情報を組み合わせて、バースト中の各転送のアドレスの計算方法を詳しく示します。

saxigp3_awlock I ロックタイプです。転送が不可分かどうかの属性情報を提供します。

saxigp3_awcache I キャッシュタイプです。トランザクションのバッファー可能、キャッシュ可能、ライトスルー、ライトバック、アロケート属性を示します。

表 B‐47 : S_AXI_ACP_FPD (続き)

Zynq Ultrascale+







saxigp3_awprot Iプロテクションタイプです。トランザクションの保護レベル (通常、特権、またはセキュア) と、トランザクションがデータアクセスか命令アクセスかを示します。

saxigp3_awvalid I





saxigp3_awready O 書き込みアドレスチャネルの Ready 信号

saxigp3_wdata I 書き込みデータです。書き込みデータバスは、 8、 16、 32、 64、 128、256、 512、または 1,024 ビット幅です。

saxigp3_wstrb I書き込みストローブです。メモリ内のどのバイトレーンをアップデートするかを示します。書き込みデータバスの各 8 ビットにつき 1 つの書き込みストローブがあります。

saxigp3_wlast I 書き込みの Last 信号です。書き込みバーストの後の転送を示します。

saxigp3_wvalid I




saxigp3_wready O




saxigp3_bid O 応答 ID です。書き込み応答の識別用タグです。

saxigp3_bresp O書き込み応答です。書き込みトランザクションのステータスを示します。許容される応答は、 OKAY、 EXOKAY、 SLVERR、および DECERR です。

saxigp3_bvalid O




saxigp3_bready I




saxigp3_arid I 読み出しアドレス ID です。読み出しアドレス信号グループの識別用タグです。

saxigp3_araddr I 読み出しアドレスです。読み出しアドレスバスは、読み出しバーストトランザクションの初のアドレスを示します。

saxigp3_arlen Iバースト長です。 1 回のバーストに含まれる正確な転送回数を示します。この情報により、アドレスに関連付けられるデータ転送の回数が決まります。

表 B‐49 : S_AXI_HP0_FPD (続き)

Zynq Ultrascale+







saxigp3_arsize I バーストサイズです。バースト中の各転送サイズを示します。

saxigp3_arburst I バーストタイプです。バーストタイプとサイズ情報を組み合わせて、バースト中の各転送のアドレスの計算方法を詳しく示します。

saxigp3_arlock I ロックタイプです。転送が不可分かどうかの属性情報を提供します。

saxigp3_arcache I キャッシュタイプです。転送がキャッシュ可能かどうかの属性情報を提供します。

saxigp3_arprot I プロテクションタイプです。トランザクションの保護ユニットの情報を提供します。

saxigp3_arvalid I読み出しアドレスの Valid 信号です。この信号が High の場合、読み出しアドレスおよび制御情報は有効であり、アドレス ACK 信号 (ARREADY) が High になるまで安定していることを示します。

saxigp3_arready O




saxigp3_rid O 読み出しの ID タグです。読み出しデータ信号グループの ID タグです。

saxigp3_rdata O 読み出しデータです。読み出しデータバスは、 8、 16、 32、 64、 128、256、 512、または 1,024 ビット幅です。

saxigp3_rresp O 読み出し応答です。読み出し転送のステータスを示します。許容される応答は、 OKAY、 EXOKAY、 SLVERR、および DECERR です。

saxigp3_rlast O 読み出しの Last 信号です。読み出しバーストの後の転送を示します。

saxigp3_rvalid O 読み出しの Valid 信号です。必要な読み出しデータが利用可能で、読み出し転送を完了できることを示します。

saxigp3_rready I




saxigp3_awqos O 書き込みアドレスチャネルの QOS 入力

saxigp3_arqos O 読み出しアドレスチャネルの QOS 入力

saxigp3_rcount O 読み出しデータチャネルの充填レベル

saxigp3_wcount O 書き込みデータチャネルの充填レベル

saxigp3_racount O 読み出しアドレスチャネルの充填レベル

saxigp3_wacount O 書き込みアドレスチャネルの充填レベル

表 B‐50 : S_AXI_HP0_FPD_ACLK

Zynq Ultrascale+



saxihp0_fpd_aclk I 入力クロック信号


Zynq Ultrascale+







表 B‐51 : S_AXI_HP0_FPD_RCLK

Zynq Ultrascale+



saxihp0_fpd_rclk I 読み出しクロック信号

表 B‐52 : S_AXI_HP0_FPD_WCLK

Zynq Ultrascale+


saxigp3_aruser I ユーザー定義の AR チャネル信号 0

saxihp0_fpd_wclk I 書き込みクロック信号


Zynq Ultrascale+












saxigp3_awvalid I














saxigp3_wvalid I




saxigp3_wready O






saxigp3_bvalid O




saxigp3_bready I














Zynq Ultrascale+







saxigp3_arready O









saxigp3_rready I











Zynq Ultrascale+



Saxihp1_fpd_aclk I 入力クロック信号


Zynq Ultrascale+



Saxihp1_fpd_rclk I 読み出しクロック信号


Zynq Ultrascale+



saxihp1_fpd_wclk I 書き込みクロック信号


Zynq Ultrascale+








Zynq Ultrascale+












saxigp3_awvalid I





saxigp3_awready O 書き込みアドレスチャネルの Ready 信号です。




saxigp3_wvalid I




saxigp3_wready O











saxigp3_bvalid O




saxigp3_bready I













saxigp3_arready O










Zynq Ultrascale+







saxigp3_rready I











Zynq Ultrascale+





Zynq Ultrascale+





Zynq Ultrascale+



Saxihp2_fpd_wclk I 書き込みクロック信号


Zynq Ultrascale+







Zynq Ultrascale+













saxigp3_awvalid I









saxigp3_wvalid I




saxigp3_wready O






saxigp3_bvalid O





Zynq Ultrascale+







saxigp3_bready I













saxigp3_arready O









saxigp3_rready I









Zynq Ultrascale+










Zynq Ultrascale+





Zynq Ultrascale+





Zynq Ultrascale+



Saxihp3_fpd_wclk I 書き込みクロック信号

表 B‐65 : S_AXI_HPC0_FPD

Zynq Ultrascale+












Zynq Ultrascale+








saxigp0_awvalid I









saxigp0_wvalid I




saxigp0_wready O






saxigp0_bvalid O




saxigp0_bready I







表 B‐65 : S_AXI_HPC0_FPD (続き)

Zynq Ultrascale+













saxigp0_arready O









saxigp0_rready I










表 B‐66 : S_AXI_HPC0_FPD_ACLK

Zynq Ultrascale+



saxihpc0_fpd_aclk I 入力クロック信号


Zynq Ultrascale+







表 B‐67 : S_AXI_HPC0_FPD_RCLK

Zynq Ultrascale+



saxihpc0_fpd_rclk I 読み出しクロック信号

表 B‐68 : S_AXI_HPC0_FPD_WCLK

Zynq Ultrascale+



saxihpc0_fpd_wclk I 書き込みクロック信号

表 B‐69 : S_AXI_HPC1_FPD

Zynq Ultrascale+


Saxigp1_aruser I ユーザー定義の AR チャネル信号

Saxigp1_awuser I ユーザー定義の AW チャネル信号

Saxigp1_awid I 書き込みアドレス ID です。書き込みアドレス信号グループの識別用タグです。

Saxigp1_awaddr I書き込みアドレスです。書き込みアドレスバスは、書き込みバーストトランザクション中の初の転送のアドレスを示します。関連する制御信号を使用して、バースト中の残りの転送のアドレスを示します。

Saxigp1_awlen Iバースト長です。 1 回のバーストに含まれる正確な転送回数を示します。この情報により、アドレスに関連付けられるデータ転送の回数が決まります。

Saxigp1_awsize Iバーストサイズです。バースト中の各転送サイズを示します。バイトレーンストローブは、どのバイトレーンをアップデートするかを正確に示します。

Saxigp1_awburst I バーストタイプです。バーストタイプとサイズ情報を組み合わせて、バースト中の各転送のアドレスの計算方法を詳しく示します。

Saxigp1_awlock I ロックタイプです。転送が不可分かどうかの属性情報を提供します。

Saxigp1_awcache I キャッシュタイプです。トランザクションのバッファー可能、キャッシュ可能、ライトスルー、ライトバック、アロケート属性を示します。

Saxigp1_awprot Iプロテクションタイプです。トランザクションの保護レベル (通常、特権、またはセキュア) と、トランザクションがデータアクセスか命令アクセスかを示します。

Saxigp1_awvalid I





Saxigp1_awready O 書き込みアドレスチャネルの Ready 信号

Saxigp1_wdata I 書き込みデータです。書き込みデータバスは、 8、 16、 32、 64、 128、256、 512、または 1,024 ビット幅です。






Saxigp1_wstrb I書き込みストローブです。メモリ内のどのバイトレーンをアップデートするかを示します。書き込みデータバスの各 8 ビットにつき 1 つの書き込みストローブがあります。

Saxigp1_wlast I 書き込みの Last 信号です。書き込みバーストの後の転送を示します。

Saxigp1_wvalid I




Saxigp1_wready O




Saxigp1_bid O 応答 ID です。書き込み応答の識別用タグです。

Saxigp1_bresp O 書き込み応答です。書き込みトランザクションのステータスを示します。許容される応答は、 OKAY、 EXOKAY、 SLVERR、および DECERR です。

Saxigp1_bvalid O




Saxigp1_bready I




Saxigp1_arid I 読み出しアドレス ID です。読み出しアドレス信号グループの識別用タグです。

Saxigp1_araddr I 読み出しアドレスです。読み出しアドレスバスは、読み出しバーストトランザクションの初のアドレスを示します。

Saxigp1_arlen Iバースト長です。 1 回のバーストに含まれる正確な転送回数を示します。この情報により、アドレスに関連付けられるデータ転送の回数が決まります。

Saxigp1_arsize I バーストサイズです。バースト中の各転送サイズを示します。

Saxigp1_arburst I バーストタイプです。バーストタイプとサイズ情報を組み合わせて、バースト中の各転送のアドレスの計算方法を詳しく示します。

Saxigp1_arlock I ロックタイプです。転送が不可分かどうかの属性情報を提供します。

Saxigp1_arcache I キャッシュタイプです。転送がキャッシュ可能かどうかの属性情報を提供します。

Saxigp1_arprot I プロテクションタイプです。トランザクションの保護ユニットの情報を提供します。

Saxigp1_arvalid I読み出しアドレスの Valid 信号です。この信号が High の場合、読み出しアドレスおよび制御情報は有効であり、アドレス ACK 信号 (ARREADY) が High になるまで安定していることを示します。


Zynq Ultrascale+







Saxigp1_arready O




Saxigp1_rid O 読み出しの ID タグです。読み出しデータ信号グループの ID タグです。

Saxigp1_rdata O 読み出しデータです。読み出しデータバスは、 8、 16、 32、 64、 128、256、 512、または 1,024 ビット幅です。

Saxigp1_rresp O 読み出し応答です。読み出し転送のステータスを示します。許容される応答は、 OKAY、 EXOKAY、 SLVERR、および DECERR です。

Saxigp1_rlast O 読み出しの Last 信号です。読み出しバーストの後の転送を示します。

Saxigp1_rvalid O 読み出しの Valid 信号です。必要な読み出しデータが利用可能で、読み出し転送を完了できることを示します。

Saxigp1_rready I




Saxigp1_awqos O 書き込みアドレスチャネルの QOS 入力

Saxigp1_arqos O 読み出しアドレスチャネルの QOS 入力

Saxigp1_rcount O 読み出しデータチャネルの充填レベル

Saxigp1_wcount O 書き込みデータチャネルの充填レベル

Saxigp1_racount O 読み出しアドレスチャネルの充填レベル

Saxigp1_wacount O 書き込みアドレスチャネルの充填レベル

表 B‐70 : S_AXI_HPC1_FPD_ACLK

Zynq Ultrascale+



Saxihpc1_fpd_aclk I 入力クロック信号

表 B‐71 : S_AXI_HPC1_FPD_RCLK

Zynq Ultrascale+



Saxihpc1_fpd_rclk I 読み出しクロック信号

表 B‐72 : S_AXI_HPC1_FPD_WCLK

Zynq Ultrascale+



Saxihpc1_fpd_wclk I 書き込みクロック信号


Zynq Ultrascale+







表 B‐73 : S_AXI_PL_LPD

Zynq Ultrascale+












saxigp2_awvalid I









saxigp2_wvalid I




saxigp2_wready O











saxigp2_bvalid O




saxigp2_bready I













saxigp2_arready O









表 B‐73 : S_AXI_PL_LPD (続き)

Zynq Ultrascale+







saxigp2_rready I










表 B‐74 : S_AXI_PL_LPD_ACLK

Zynq Ultrascale+



saxipl_lpd_aclk I 入力クロック信号

表 B‐75 : S_AXI_PL_LPD_RCLK

Zynq Ultrascale+



saxipl_lpd_rclk I 読み出しクロック信号

表 B‐76 : S_AXI_PL_LPD_WCLK

Zynq Ultrascale+



saxipl_lpd_wclk I 書き込みクロック信号

表 B‐73 : S_AXI_PL_LPD (続き)

Zynq Ultrascale+






付録 C

ユーザーパラメーター

表 C‐1 : Vivado IDE のパラメーターとユーザーパラメーターの対応

Vivado IDE

パラメーター /値パラメーター名有効な値

デフォルト値

ADMA イネーブル PSU_USE_ADMA 0、 1 0

マスター AXI GPIO 0 イネーブル PSU_USE_M_AXI_GP0 0、 1 1

AXI GPIO 0 のデータ幅 PSU_MAXIGP0_DATA_WIDTH 32、 64、 128 128





スレーブ AXI ACP イネーブル PSU_USE_S_AXI_ACP 0、 1 0

スレーブ AXI GPIO 0 イネーブル PSU_USE_S_AXI_GP0 0、 1 0

スレーブ AXI GPIO 0 のデータ幅 PSU_SAXIGP0_DATA_WIDTH 32、 64、 128 128













スレーブ AXI ACE イネーブル PSU_USE_S_AXI_ACE 0、 1 0

REMUS ポートイネーブル PSU_USE_REMUS_PORTS 0、 1 0

デバッグポートイネーブル PSU_USE_DEBUG_PORTS 0、 1 0

オーディオポートイネーブル PSU_USE_AUDIO 0、 1 0

ビデオポートイネーブル PSU_USE_VIDEO 0、 1 0

ファブリックトレースモジュールイネーブル

PSU_USE_FTM 0、 1 0





付録 C :ユーザーパラメーター

低電力 DMA イネーブル PSU_USE_GDMA 0、 1 0

PL 割り込みイネーブル PSU_USE_IRQ 0、 1 0

PL クロック 0 イネーブル PSU_USE_CLK0 0、 1 0




PL リセット 0 イネーブル PSU_USE_RST0 0、 1 0




イネーブル PSU_USE_RTC 0、 1 0

RPU IPI 割り込みイネーブル PSU_USE_EVENT_RPU 0、 1 0

CAN0 ペリフェラルイネーブル PSU_CAN0_PERIPHERAL_ENABLE 0、 1 0

CAN0 ペリフェラル IO イネーブル PSU_CAN0_PERIPHERAL_IO

MIO 2 .. 3

MIO 6 .. 7

MIO 10 .. 11

MIO 14 .. 15

MIO 18 .. 19

MIO 22 .. 23

MIO 26 .. 27

MIO 30 .. 31

MIO 34 .. 35

MIO 38 .. 39

MIO 42 .. 43

MIO 46 .. 47

MIO 50 .. 51

MIO 54 .. 55

MIO 58 .. 59

MIO 62 .. 63

MIO 66 .. 67

MIO 70 .. 71

MIO 74 .. 75

EMIO

MIO 50 .. 51

CAN 0 のクロックイネーブル PSU_CAN0_GRP_CLK_ENABLE 0、 1 0

CAN 0 のクロックの MIO ピン PSU_CAN0_GRP_CLK_IO MIO 0 ～ MIO 77 MIO 0

CAN1 ペリフェラルイネーブル PSU_CAN1_PERIPHERAL_ENABLE 0、 1 0

表 C‐1 : Vivado IDE のパラメーターとユーザーパラメーターの対応 (続き)

Vivado IDE


デフォルト値






CAN1 ペリフェラル IO イネーブル PSU_CAN1_PERIPHERAL_IO

MIO 0 .. 1

MIO 4 .. 5

MIO 8 .. 9

MIO12 .. 13

MIO16 .. 17

MIO20 .. 21

MIO24 .. 25

MIO28 .. 29

MIO32 .. 33

MIO36 .. 37

MIO40 .. 41

MIO44 .. 45

MIO48 .. 49

MIO52 .. 53

MIO56 .. 57

MIO60 .. 61

MIO64 .. 65

MIO68 .. 69

MIO72 .. 73

MIO76 .. 77 EMIO

MIO28 .. 29

CAN 1 のクロックイネーブル PSU_CAN1_GRP_CLK_ENABLE 0、 1 0

CAN 1 のクロックの MIO ピン PSU_CAN1_GRP_CLK_IO MIO 0 ～ MIO 77 MIO 0

DPAUX ペリフェラル IO イネーブル PSU_DPAUX_PERIPHERAL_IO

EMIO

MIO 27 .. 30

MIO 34 .. 37

EMIO

DisplayPort イネーブル PSU__DISPLAYPORT__PERIPHERAL__ENABLE 0、 1 0

DP レーン選択 PSU__DP__LANE_SEL

Dual Higher

Dual Lower

Single Higher

Single Lower

Dual Higher

イーサネットペリフェラル 0 イネーブル

PSU_ENET0_PERIPHERAL_ENABLE 0、 1 0

イーサネットペリフェラル IO イネーブル

PSU_ENET0_PERIPHERAL_IOMIO 26 .. 37

EMIOEMIO

MDIO ペリフェラルイネーブル PSU_ENET0_GRP_MDIO_ENABLE 0、 1 0

MDIO ペリフェラル IO イネーブル PSU_ENET0_GRP_MDIO_IO MIO 76 .. 77MIO 76 .. 77


Vivado IDE


デフォルト値








イーサネットペリフェラル IO 1 イネーブル


EMIOEMIO







EMIO

MIO 52 .. 63







EMIO

MIO 64 .. 75



TSU ペリフェラルイネーブル PSU_GEM_TSU_ENABLE 0、 1 0

TSU ペリフェラル IO イネーブル PSU_GEM_TSU_IO MIO 50 .. 51MIO 50 .. 51

GPIO MIO 0 ペリフェラルイネーブル

PSU_GPIO0_MIO_PERIPHERAL_ENABLE 0、 1 0

GPIO MIO IO ペリフェラルイネーブル

PSU_GPIO0_MIO_IO MIO 0 .. 31 MIO 0 .. 31

GPIO EMIO 0 ペリフェラルイネーブル

PSU_GPIO0_EMIO_PERIPHERAL_ENABLE 0、 1 0




PSU_GPIO1_MIO_IO MIO 32 .. 63MIO 32 .. 63






PSU_GPIO2_MIO_IO MIO 64 .. 77MIO 64 .. 77


Vivado IDE


デフォルト値








I2C0 ペリフェラルイネーブル PSU_I2C0_PERIPHERAL_ENABLE 0、 1 0

I2C0 ペリフェラル I/O イネーブル PSU_I2C0_PERIPHERAL_IO

MIO 2 .. 3

MIO 6 .. 7

MIO 10 .. 11

MIO 14 .. 15

MIO 18 .. 19

MIO 22 .. 23

MIO 26 .. 27

MIO 30 .. 31

MIO 34 .. 35

MIO 38 .. 39

MIO 42 .. 43

MIO 46 .. 47

MIO 50 .. 51

MIO 54 .. 55

MIO 58 .. 59

MIO 62 .. 63

MIO 66 .. 67

MIO 70 .. 71

MIO 74 .. 75

EMIO

MIO 2 .. 3

I2C0 割り込みイネーブル PSU_I2C0_GRP_INT_ENABLE 0、 1 0

I2C0 割り込み I/O イネーブル PSU_I2C0_GRP_INT_IO MIO 1 ～ MIO 77 MIO 1

I2C1 ペリフェラルイネーブル PSU_I2C1_PERIPHERAL_ENABLE 0、 1 0


Vivado IDE


デフォルト値






I2C1 ペリフェラル I/O イネーブル PSU_I2C1_PERIPHEARL_IO

MIO 0 .. 1

MIO 4 .. 5

MIO 8 .. 9

MIO12 .. 13

MIO16 .. 17

MIO20 .. 21

MIO24 .. 25

MIO28 .. 29

MIO32 .. 33

MIO36 .. 37

MIO40 .. 41

MIO44 .. 45

MIO48 .. 49

MIO52 .. 53

MIO56 .. 57

MIO60 .. 61

MIO64 .. 65

MIO68 .. 69

MIO72 .. 73

MIO76 .. 77

EMIO

MIO 0 .. 1

I2C0 割り込みイネーブル PSU_I2C1_GRP_INT_ENABLE 0、 1 0

I2C0 割り込み I/O イネーブル PSU_I2C1_GRP_INT_IO MIO 1 ～ MIO 77 MIO 1

NAND ペリフェラルイネーブル PSU_NAND_PERIPHERAL_ENABLE 0、 1 0

NAND ペリフェラル I/O イネーブル PSU_NAND_NAND_IO MIO 9 12 .. 26 32MIO 9 12 .. 26 32

Readybusy イネーブル PSU_NAND_READY_BUSY_ENABLE 0、 1 0

Readybusy I/O イネーブル PSU_NAND_READY_BUSY_IOMIO 10 .. 11

MIO 27 .. 28

MIO 10 .. 11

PJTAG ペリフェラルイネーブル PSU_PJTAG_PERIPHERAL_ENABLE 0、 1 0

PJTAG ペリフェラル I/O イネーブル PSU_PJTAG_PERIPHERAL_IO

MIO 0 .. 3

MIO 12 .. 15

MIO 26 .. 29

MIO 38 .. 41

MIO 52 .. 55

MIO 58 .. 61

MIO 0 .. 3

PMU ペリフェラルイネーブル PSU_PMU_PERIPHERAL_ENABLE 0、 1 0

PMU ペリフェラル I/O イネーブル PSU_PMU_PERIPHERAL_IO MIO 64 .. 75MIO 64 .. 75

QSPI ペリフェラルイネーブル PSU_QSPI_PERIPHERAL_ENABLE 0、 1 0


Vivado IDE


デフォルト値






QSPI フィードバッククロックイネーブル

PSU_QSPI_GRP_FBCLK_ENABLE 0、 1 0

QSPI フィードバッククロック I/O PSU_QSPI_GRP_FBCLK_IO MIO 6 MIO 6

QSPI シングルイネーブル PSU_QSPI_SINGLE_ENABLE 0、 1 0

QSPI シングル I/O PSU_QSPI_SINGLE_IO MIO 0 .. 5 MIO 0 .. 5

QSPI シングルモード PSU_QSPI_SINGLE_MODE X1、 X2、 X4 X1

QSPI デュアルスタックイネーブル PSU_QSPI_DUAL_STACKED_ENABLE 0、 1 0

QSPI デュアルスタック I/O PSU_QSPI_DUAL_STACKED_IO MIO 0 .. 7 MIO 0 .. 7

QSPI デュアルスタックモード PSU_QSPI_DUAL_STACKED_MODE X1、 X2、 X4 X1

QSPI デュアルパラレルイネーブル PSU_QSPI_DUAL_PARALLEL_ENABLE 0、 1 0

QSPI デュアルパラレル I/O PSU_QSPI_DUAL_PARALLEL_IO MIO 0 .. 12 MIO 0 .. 12

QSPI デュアルパラレルモード PSU_QSPI_DUAL_PARALLEL_MODE X1、 X2、 X4 X1

SD0 ペリフェラルイネーブル PSU_SD0_PERIPHERAL_ENABLE 0、 1 0

SD0 ペリフェラル I/O PSU_SD0_PERIPHERAL_IO

MIO 13 .. 22

MIO 38 .. 48

MIO 38 .. 44

MIO 64 .. 70

MIO 64 .. 74

EMIO

MIO 13 .. 22

SD0 スピードモード PSU_SD0_SPEED_MODE High speed、default speed

High Speed

GRP CD イネーブル PSU_SD0_GRP_CD_ENABLE 0、 1 0

GRP CD I/O PSU_SD0_GRP_CD_IO MIO 24、 MIO 39、MIO 65

MIO 39

GRP 電源イネーブル PSU_SD0_GRP_POW_ENABLE 0、 1 0

GRP 電源 I/O PSU_SD0_GRP_POW_IO MIO 25、 MIO 50、MIO 76

MIO 50

GRP WP イネーブル PSU_SD0_GRP_WP_ENABLE 0、 1 0

GRP WP I/O PSU_SD0_GRP_WP_IO MIO 23、 MIO 49、MIO 75

MIO 23

SD1 ペリフェラルイネーブル PSU_SD1_PERIPHERAL_ENABLE 0、 1 0

SD1 ペリフェラル I/O PSU_SD1_PERIPHERAL_IO

MIO 39 .. 51

MIO 46 .. 51

MIO 71 .. 76

MIO 39 .. 51

SD1 スピードモード PSU_SD1_SPEED_MODE High speed、default speed

High Speed

GRP CD イネーブル PSU_SD1_GRP_CD_ENABLE 0、 1 0

GRP CD I/O PSU_SD1_GRP_CD_IO MIO 45、 MIO 77 MIO 45

GRP 電源イネーブル PSU_SD1_GRP_POW_ENABLE 0、 1 0


Vivado IDE


デフォルト値






GRP 電源 I/O PSU_SD1_GRP_POW_IO MIO 43 MIO 43

GRP WP イネーブル PSU_SD1_GRP_WP_ENABLE 0、 1 0

GRP WP I/O PSU_SD1_GRP_WP_IO MIO 44 MIO 44

SPI0 ペリフェラルイネーブル PSU_SPI0_PERIPHERAL_ENABLE 0、 1 0

SPI0 ペリフェラル I/O PSU_SPI0_PERIPHERAL_IO

MIO 0 .. 5

MIO 12 .. 17

MIO 26 .. 31

MIO 38 .. 43

MIO 52 .. 57

MIO 64 .. 69

MIO 12 .. 17

SPI0 GRP イネーブル PSU_SPI0_GRP_SS0_ENABLE 0、 1 0

SPI0 GRP I/O PSU_SPI0_GRP_SS0_IO

MIO 3

MIO 15

MIO 29

MIO 41

MIO 55

MIO 67

MIO 3


SPI0 GRP SS1 I/O PSU_SPI0_GRP_SS1_IO

MIO 2

MIO 14

MIO 28

MIO 40

MIO 54

MIO 66

MIO 14



MIO 1

MIO 13

MIO 27

MIO 39

MIO 53

MIO 65

MIO 13

SPI1 ペリフェラルイネーブル PSU_SPI1_PERIPHERAL_ENABLE 0、 1 0

SPI1 ペリフェラル I/O PSU_SPI1_PERIPHERAL_IO

MIO 6 .. 11

MIO 18 .. 23

MIO 32 .. 37

MIO 44 .. 49

MIO 58 .. 63

MIO 70 .. 75

MIO 6 .. 11



Vivado IDE


デフォルト値







MIO 9

MIO 21

MIO 35

MIO 47

MIO 61

MIO 73

MIO 9



MIO 8

MIO 20

MIO 34

MIO 46

MIO 60

MIO 72

MIO 8



MIO 1

MIO 13

MIO 33

MIO 40

MIO 59

MIO 71

MIO 33

SWDT0 ペリフェラルイネーブル PSU_SWDT0_PERIPHERAL_ENABLE 0、 1 0

SWDT0 I/O PSU_SWDT0_PERIPHERAL_IO

MIO 6 .. 7

MIO 10 .. 11

MIO 18 .. 19

MIO 22 .. 23

MIO 30 .. 31

MIO 34 .. 35

MIO 42 .. 43

MIO 46 .. 47

MIO 50 .. 51

MIO 62 .. 63

MIO 66 .. 67

MIO 70 .. 71

MIO 74 .. 75

EMIO

EMIO

SWDT1 ペリフェラルイネーブル PSU_SWDT1_PERIPHERAL_ENABLE 0、 1 0


Vivado IDE


デフォルト値






SWDT1 I/O PSU_SWDT1_PERIPHERL_IO

MIO 4 .. 5

MIO 8 .. 9

MIO 16 .. 17

MIO 20 .. 21

MIO 24 .. 25

MIO 32 .. 33

MIO 36 .. 37

MIO 44 .. 45

MIO 48 .. 49

MIO 56 .. 57

MIO 64 .. 65

MIO 68 .. 69

MIO 72 .. 73

EMIO

MIO 4 .. 5

ペリフェラルテストスキャンイネーブル

PSU_TESTSCAN_PERIPHERAL_ENABLE 0、 1 0

ペリフェラルテストスキャンの IO の選択

PSU_TESTSCAN_PERIPHERAL_IO MIO 0 .. 37 MIO 0 .. 37

トレースペリフェラルイネーブル PSU_TRACE_PERIPHERAL_ENABLE 0、 1 0

TRACE I/O PSU_TRACE_TRACE_IO

MIO 0 .. 17

MIO 26 .. 43

MIO 52 .. 69

MIO 52 .. 69

TTC0 ペリフェラルイネーブル PSU_TTC0_PERIPHERAL_ENABLE 0、 1 0

TTC0 I/O PSU_TTC0_PERIPHERAL_IO

MIO 6 .. 7

MIO 14 .. 15

MIO 22 .. 23

MIO 30 .. 31

MIO 38 .. 39

MIO 46 .. 47

MIO 54 .. 55

MIO 62 .. 63

MIO 70 .. 71

EMIO

MIO 6 .. 7



Vivado IDE


デフォルト値







MIO 4 .. 5

MIO 12 .. 13

MIO 20 .. 21

MIO 28 .. 29

MIO 36 .. 37

MIO 44 .. 45

MIO 52 .. 53

MIO 60 .. 61

MIO 68 .. 69

EMIO

MIO 12 .. 13



MIO 2 .. 3

MIO 10 .. 11

MIO 18 .. 19

MIO 26 .. 27

MIO 34 .. 35

MIO 42 .. 43

MIO 50 .. 51

MIO 58 .. 59

MIO 66 .. 67

EMIO

MIO 18 .. 19



MIO 0 .. 1

MIO 8 .. 9

MIO 16 .. 17

MIO 24 .. 25

MIO 32 .. 33

MIO 40 .. 41

MIO 48 .. 49

MIO 56 .. 57

MIO 64 .. 65

EMIO

MIO 0 .. 1

UART0 ペリフェラルイネーブル PSU_UART0_PERIPHERAL_ENABLE 0、 1 0


Vivado IDE


デフォルト値






UART0 I/O PSU_UART0_PERIPHERAL_IO

MIO 2 .. 3

MIO 6 .. 7

MIO 10 .. 11

MIO 14 .. 15

MIO 18 .. 19

MIO 22 .. 23

MIO 26 .. 27

MIO 30 .. 31

MIO 34 .. 35

MIO 38 .. 39

MIO 42 .. 43

MIO 46 .. 47

MIO 50 .. 51

MIO 54 .. 55

MIO 58 .. 59

MIO 62 .. 63

MIO 66 .. 67

MIO 70 .. 71

MIO 74 .. 75

EMIO

MIO 6 .. 7

UART1 ペリフェラルイネーブル PSU_UART1_PERIPHERAL_ENABLE 0、 1 0

UART1 I/O PSU_UART1_PERIPHERAL_IO

MIO 0 .. 1

MIO 4 .. 5

MIO 8 .. 9

MIO 12 .. 13

MIO 16 .. 17

MIO 20 .. 21

MIO 24 .. 25

MIO 28 .. 29

MIO 32 .. 33

MIO 36 .. 37

MIO 40 .. 41

MIO 44 .. 45

MIO 48 .. 49

MIO 52 .. 53

MIO 56 .. 57

MIO 60 .. 61

MIO 64 .. 65

MIO 68 .. 69

MIO 72 .. 73

MIO 76 .. 77

EMIO

MIO 0 .. 1


Vivado IDE


デフォルト値






USB0 ペリフェラルイネーブル PSU_USB0_PERIPHERAL_ENABLE 0、 1 0

USB0 I/O PSU_USB0_PERIPHERAL_IO MIO 52 .. 63MIO 52 .. 63

USB1 I/O PSU_USB1_PERIPHERAL_IO MIO 64 .. 75MIO 64 .. 75

USB0 ペリフェラルイネーブル PSU_USB1_PERIPHERAL_ENABLE 0、 1 0

PCIE ペリフェラルイネーブル PSU_PCIE_PERIPHERAL_ENABLE 0、 1 0

PCIE I/O PSU_PCIE_PERIPHERAL_IO

MIO 24

MIO 25

MIO 50

MIO 51

MIO 24

CSU ペリフェラルイネーブル PSU_CSU_PERIPHERAL_ENABLE 0、 1 0

CSU IO PSU_CSU_PERIPHERAL_IOMIO 18 .. 25

MIO 44 .. 51

MIO 18 .. 25

OCM メインイネーブル PSU_CRL_APB_OCM_MAIN_ENABLE 0、 1 0

R5 イネーブル PSU_CPU_R5_PERIPHERAL_ENABLE 0、 1 0

IOU スイッチイネーブル PSU_CRL_APB_IOU_SWITCH_ENABLE 0、 1 0

LPD スイッチイネーブル PSU_CRL_APB_LPD_SWITCH_ENABLE 0、 1 0

LPD LSBUS イネーブル PSU_CRL_APB_LPD_LSBUS_ENABLE 0、 1 0

TIMESTAMP イネーブル PSU_CRL_APB_TIMESTAMP_ENABLE 0、 1 0

AFI6 イネーブル PSU_CRL_APB_AFI6_ENABLE 0、 1 0

USB3 イネーブル PSU_CRL_APB_USB3_ENABLE 0、 1 0

PCAP イネーブル PSU_CRL_APB_PCAP_ENABLE 0、 1 0

LPD デバッグイネーブル PSU_CRL_APB_DBG_LPD_ENABLE 0、 1 0

ADMA イネーブル PSU_CRL_APB_ADMA_ENABLE 0、 1 0

PL0 クロックイネーブル PSU_FPGA_PL0_ENABLE 0、 1 0




AMS イネーブル PSU_CRL_APB_AMS_ENABLE 0、 1 0

ACPU イネーブル PSU_CRF_APB_ACPU_ENABLE 0、 1 0

デバッグトレースイネーブル PSU_CRF_APB_DBG_TRACE_ENABLE 0、 1 0

FPB デバッグイネーブル PSU_CRF_APB_DBG_FPD_ENABLE 0、 1 0

AFI1 イネーブル PSU_CRF_APB_AFI1_REF_ENABLE 0、 1 0





Vivado IDE


デフォルト値







SATA イネーブル PSU_SATA_PERIPHERAL_ENABLE 0、 1 0

DDR コントローラーイネーブル PSU_DDRC_ENABLE 0、 1 0

GPU イネーブル PSU_CRF_APB_GPU_ENABLE 0、 1 0

GDMA イネーブル PSU_CRF_APB_GDMA_ENABLE 0、 1 0

DPDMA イネーブル PSU_CRF_APB_DPDMA_ENABLE 0、 1 0

メイントップスイッチイネーブル PSU_CRF_APB_TOPSW_MAIN_ENABLE 0、 1 0

トップスイッチ LS BUS イネーブル PSU_CRF_APB_TOPSW_LSBUS_ENABLE 0、 1 0

GT 基準クロックイネーブル PSU_CRF_APB_GTGREF0_ENABLE 0、 1 0

PSU_CRF_APB_DBG_TSTMP_ENABLE 0、 1 0

0 – 基本/自動クロッキング計算

1 – 高度なクロッキングオプションPSU_OVERRIDE_BASIC_CLOCK 0、 1 0

要求された周波数 PSU_CRL_APB_TIMESTAMP_REF_CTRL_FREQMHZ 0 ～ 100 100

要求された周波数 PSU_CRL_APB_USB3_REF_CTRL_FREQMHZ 0 ～ 250 250

要求された周波数 PSU_CRL_APB_AFI6_REF_CTRL_FREQMHZ 0 ～ 600 500

要求された周波数 PSU_CRL_APB_PICDEBUG_TEMP_CTRL_FREQMHZ 0 ～ 1300 1300

要求された周波数 PSU_CRL_APB_IOPLL_TO_FPD_CTRL_FREQMHZ 0 ～ 534 500

要求された周波数 PSU_CRL_APB_RPLL_TO_FPD_CTRL_FREQMHZ 0 ～ 534 500

要求された周波数 PSU_CRF_APB_APLL_TO_LPD_CTRL_FREQMHZ 0 ～ 534 500

要求された周波数 PSU_CRF_APB_VPLL_TO_LPD_CTRL_FREQMHZ 0 ～ 534 500

要求された周波数 PSU_CRF_APB_DPLL_TO_LPD_CTRL_FREQMHZ 0 ～ 534 500

要求された周波数 PSU_CRF_APB_ACPU_CTRL_FREQMHZ 0 ～ 1300 1200

要求された周波数 PSU_CRF_APB_DBG_TRACE_CTRL_FREQMHZ 0 ～ 267 250

要求された周波数 PSU_CRL_APB_AMS_REF_CTRL_FREQMHZ 0 ～ 50 50

要求された周波数 PSU_CRF_APB_DBG_FPD_CTRL_FREQMHZ 0 ～ 267 250

要求された周波数 PSU_CRF_APB_DBG_TSTMP_CTRL_FREQMHZ 0 ～ 334 250

要求された周波数 PSU_CRF_APB_GTGREF0_REF_CTRL_FREQMHZ 0 ～ 125 125

要求された周波数 PSU_CRF_APB_DP_VIDEO_REF_CTRL_FREQMHZ 0 ～ 320 320

要求された周波数 PSU_CRF_APB_DP_AUDIO_REF_CTRL_FREQMHZ 0 ～ 25 25

要求された周波数 PSU_CRF_APB_DP_STC_REF_CTRL_FREQMHZ 0 ～ 27 27

要求された周波数 PSU_CRF_APB_DDR_CTRL_FREQMHZ 0 ～ 667 667

要求された周波数 PSU_CRF_APB_GPU_REF_CTRL_FREQMHZ 0 ～ 534 500

要求された周波数 PSU_CRF_APB_AFI0_REF_CTRL_FREQMHZ 0 ～ 667 667




Vivado IDE


デフォルト値









要求された周波数 PSU_CRF_APB_SATA_REF_CTRL_FREQMHZ 0 ～ 250 250

要求された周波数 PSU_CRF_APB_PCIE_REF_CTRL_FREQMHZ 0 ～ 250 250

要求された周波数 PSU_CRL_APB_PL0_REF_CTRL_FREQMHZ 0 ～ 400 400




要求された周波数 PSU_CRF_APB_GDMA_REF_CTRL_FREQMHZ 0 ～ 667 667

要求された周波数 PSU_CRF_APB_DPDMA_REF_CTRL_FREQMHZ 0 ～ 667 667

要求された周波数 PSU_CRF_APB_TOPSW_MAIN_CTRL_FREQMHZ 0 ～ 667 667

要求された周波数 PSU_CRF_APB_TOPSW_LSBUS_CTRL_FREQMHZ 0 ～ 100 100

要求された周波数 PSU_CRF_APB_DFT300_REF_CTRL_FREQMHZ 0 ～ 300 300




要求された周波数 PSU_CRL_APB_GEM0_REF_CTRL_FREQMHZ 0 ～ 125 125




要求された周波数 PSU_CRL_APB_GEM_TSU_REF_CTRL_FREQMHZ 0 ～ 400 400

要求された周波数 PSU_CRL_APB_USB0_BUS_REF_CTRL_FREQMHZ 0 ～ 250 250

要求された周波数 PSU_CRL_APB_USB1_BUS_REF_CTRL_FREQMHZ 0 ～ 250 250

要求された周波数 PSU_CRL_APB_QSPI_REF_CTRL_FREQMHZ 0 ～ 300 300

要求された周波数 PSU_CRL_APB_SDIO0_REF_CTRL_FREQMHZ 0 ～ 215 200

要求された周波数 PSU_CRL_APB_SDIO1_REF_CTRL_FREQMHZ 0 ～ 215 200

要求された周波数 PSU_CRL_APB_UART0_REF_CTRL_FREQMHZ 0 ～ 100 100

要求された周波数 PSU_CRL_APB_UART1_REF_CTRL_FREQMHZ 0 ～ 100 100

要求された周波数 PSU_CRL_APB_I2C0_REF_CTRL_FREQMHZ 0 ～ 100 100

要求された周波数 PSU_CRL_APB_I2C1_REF_CTRL_FREQMHZ 0 ～ 100 100

要求された周波数 PSU_CRL_APB_SPI0_REF_CTRL_FREQMHZ 0 ～ 215 214

要求された周波数 PSU_CRL_APB_SPI1_REF_CTRL_FREQMHZ 0 ～ 215 214

要求された周波数 PSU_CRL_APB_CAN0_REF_CTRL_FREQMHZ 0 ～ 100 100

要求された周波数 PSU_CRL_APB_CAN1_REF_CTRL_FREQMHZ 0 ～ 100 100


Vivado IDE


デフォルト値






要求された周波数 PSU_CRL_APB_DEBUG_R5_ATCLK_CTRL_FREQMHZ 0 ～ 1000 1000

要求された周波数 PSU_CRL_APB_CPU_R5_CTRL_FREQMHZ 0 ～ 600 500

要求された周波数 PSU_CRL_APB_OCM_MAIN_CTRL_FREQMHZ 0 ～ 600 500

要求された周波数 PSU_CRL_APB_IOU_SWITCH_CTRL_FREQMHZ 0 ～ 267 267

要求された周波数 PSU_CRL_APB_CSU_PLL_CTRL_FREQMHZ 0 ～ 600 500

要求された周波数 PSU_CRL_APB_PCAP_CTRL_FREQMHZ 0 ～ 250 250

要求された周波数 PSU_CRL_APB_LPD_LSBUS_CTRL_FREQMHZ 0 ～ 100 100

要求された周波数 PSU_CRL_APB_LPD_SWITCH_CTRL_FREQMHZ 0 ～ 600 500

要求された周波数 PSU_CRL_APB_DBG_LPD_CTRL_FREQMHZ 0 ～ 267 250

要求された周波数 PSU_CRL_APB_NAND_REF_CTRL_FREQMHZ 0 ～ 100 100

要求された周波数 PSU_CRL_APB_ADMA_REF_CTRL_FREQMHZ 0 ～ 500 500

要求された周波数 PSU_CRL_APB_DLL_REF_CTRL_FREQMHZ 0 ～ 1500 1500

要求された周波数 PSU_CRL_APB_PICDEBUG_REF_CTRL_FREQMHZ 0 ～ 1300 1300

要求された周波数 PSU_CRL_APB_PICDEBUG_CTRL_FREQMHZ 0 ～ 1300 1300

要求された周波数 PSU_CRL_APB_PICDEBUG_TEMP_CTRL_FREQMHZ 0 ～ 1300 1300

フローティング周波数のフラクショナル PLL モードイネーブル

PSU_CRF_APB_APLL_FRAC_CFG_ENABLED 0、 1 0

上記と同じ PSU_CRF_APB_VPLL_FRAC_CFG_ENABLED 0、 1 0

上記と同じ PSU_CRF_APB_DPLL_FRAC_CFG_ENABLED 0、 1 0

上記と同じ PSU_CRL_APB_IOPLL_FRAC_CFG_ENABLED 0、 1 0

上記と同じ PSU_CRL_APB_RPLL_FRAC_CFG_ENABLED 0、 1 0

PLL へのフィードバック分周器の整数部分

PSU_CRF_APB_APLL_CTRL_FBDIV 0 ～ 127 36

上記と同じ PSU_CRF_APB_VPLL_CTRL_FBDIV 48

上記と同じ PSU_CRF_APB_DPLL_CTRL_FBDIV 40

上記と同じ PSU_CRL_APB_IOPLL_CTRL_FBDIV 45

上記と同じ PSU_CRL_APB_RPLL_CTRL_FBDIV 48


Vivado IDE


デフォルト値






PSU_CRF_APB_APLL_TO_LPD_CTRL_DIVISOR0

PSU_CRF_APB_DPLL_TO_LPD_CTRL_DIVISOR0

PSU_CRF_APB_VPLL_TO_LPD_CTRL_DIVISOR0

PSU_CRF_APB_ACPU_CTRL_DIVISOR0

PSU_CRF_APB_DBG_TRACE_CTRL_DIVISOR0

PSU_CRF_APB_DBG_FPD_CTRL_DIVISOR0

PSU_CRF_APB_APM_CTRL_DIVISOR0、

PSU_CRF_APB_DP_VIDEO_REF_CTRL_DIVISOR0

PSU_CRF_APB_DP_VIDEO_REF_CTRL_DIVISOR1

PSU_CRF_APB_DP_AUDIO_REF_CTRL_DIVISOR0

PSU_CRF_APB_DP_AUDIO_REF_CTRL_DIVISOR1

PSU_CRF_APB_DP_STC_REF_CTRL_DIVISOR0

PSU_CRF_APB_DP_STC_REF_CTRL_DIVISOR1

PSU_CRF_APB_DDR_CTRL_DIVISOR0

PSU_CRF_APB_GPU_REF_CTRL_DIVISOR0

PSU_CRF_APB_GPU_ENABLE

PSU_CRF_APB_AFI0_REF_CTRL_DIVISOR0

PSU_CRF_APB_AFI0_REF_ENABLE





PSU_CRL_APB_TIMESTAMP_REF_CTRL_DIVISOR0

PSU_CRL_APB_TIMESTAMP_ENABLE

PSU_CRL_APB_AFI6_REF_CTRL_DIVISOR0

PSU_CRL_APB_AFI6_ENABLE

PSU_CRL_APB_USB3_DUAL_REF_CTRL_DIVISOR0

PSU_CRL_APB_USB3_DUAL_REF_CTRL_DIVISOR1

PSU_CRL_APB_USB3_ENABLE

PSU_CRF_APB_GDMA_REF_CTRL_DIVISOR0

PSU_CRF_APB_GDMA_ENABLE

PSU_CRF_APB_DPDMA_REF_CTRL_DIVISOR0

PSU_CRF_APB_DPDMA_ENABLE

PSU_CRF_APB_TOPSW_MAIN_CTRL_DIVISOR0

PSU_CRF_APB_TOPSW_MAIN_ENABLE

PSU_CRF_APB_TOPSW_LSBUS_CTRL_DIVISOR0


Vivado IDE


デフォルト値






PSU_OVERRIDE_BASIC_CLOCK = 1 の設定で、高度なクロッキングモードで個々のコンポーネントをユーザーがプログラムするための 6 ビット分周器

PSU_CRF_APB_TOPSW_LSBUS_ENABLE

PSU_CRF_APB_GTGREF0_REF_CTRL_DIVISOR0

PSU_CRF_APB_GTGREF0_ENABLE

PSU_CRF_APB_DBG_TSTMP_CTRL_DIVISOR0

PSU_CRF_APB_DBG_TSTMP_ENABLE

PSU_CRL_APB_IOPLL_TO_FPD_CTRL_DIVISOR0

PSU_CRL_APB_RPLL_TO_FPD_CTRL_DIVISOR0

PSU_CRL_APB_GEM0_REF_CTRL_DIVISOR0








PSU_CRL_APB_GEM_TSU_REF_CTRL_DIVISOR0

PSU_CRL_APB_GEM_TSU_REF_CTRL_DIVISOR1

PSU_CRL_APB_USB0_BUS_REF_CTRL_DIVISOR0



0 ～ 63


Vivado IDE


デフォルト値







PSU_CRL_APB_QSPI_REF_CTRL_DIVISOR0

PSU_CRL_APB_QSPI_REF_CTRL_DIVISOR1

PSU_CRL_APB_SDIO0_REF_CTRL_DIVISOR0




PSU_CRL_APB_UART0_REF_CTRL_DIVISOR0




PSU_CRL_APB_I2C0_REF_CTRL_DIVISOR0




PSU_CRL_APB_SPI0_REF_CTRL_DIVISOR0




PSU_CRL_APB_CAN0_REF_CTRL_DIVISOR0




PSU_CRL_APB_DEBUG_R5_ATCLK_CTRL_DIVISOR0


Vivado IDE


デフォルト値






PSU_CRL_APB_CPU_R5_CTRL_DIVISOR0

PSU_CPU_R5_PERIPHERAL_ENABLE

PSU_CRL_APB_OCM_MAIN_CTRL_DIVISOR0

PSU_CRL_APB_OCM_MAIN_ENABLE

PSU_CRL_APB_IOU_SWITCH_CTRL_DIVISOR0

PSU_CRL_APB_IOU_SWITCH_ENABLE

PSU_CRL_APB_CSU_PLL_CTRL_DIVISOR0

PSU_CRL_APB_PCAP_CTRL_DIVISOR0

PSU_CRL_APB_PCAP_ENABLE

PSU_CRL_APB_LPD_LSBUS_ENABLE

PSU_CRL_APB_LPD_SWITCH_CTRL_DIVISOR0

PSU_CRL_APB_DBG_LPD_CTRL_DIVISOR0

PSU_CRL_APB_NAND_REF_CTRL_DIVISOR0

PSU_CRL_APB_NAND_REF_CTRL_DIVISOR1

PSU_CRL_APB_ADMA_REF_CTRL_DIVISOR0

PSU_CRF_APB_DFT300_REF_CTRL_DIVISOR0




PSU_CRL_APB_PICDEBUG_REF_CTRL_DIVISOR

PSU_CRL_APB_PICDEBUG_CTRL_DIVISOR0

PSU_CRL_APB_PICDEBUG_TEMP_CTRL_DIVISOR0

PLL ソースの選択 PSU_CRF_APB_APLL_CTRL_SRCSEL PSU_REF_CLKPSU_REF_CLK

PLL ソースの選択 PSU_CRF_APB_DPLL_CTRL_SRCSEL PSU_REF_CLKPSU_REF_CLK

PLL ソースの選択 PSU_CRF_APB_VPLL_CTRL_SRCSEL PSU_REF_CLKPSU_REF_CLK

PLL ソースの選択 PSU_CRF_APB_ACPU_CTRL_SRCSEL APLL、 VPLL、DPLL

APLL

PLL ソースの選択 PSU_CRF_APB_DBG_TRACE_CTRL_SRCSELAPLL、 IOPLL、DPLL、FMIO_traceclk

DPLL

PLL ソースの選択 PSU_CRF_APB_DBG_FPD_CTRL_SRCSEL APLL、 IOPLL、DPLL

DPLL

PLL ソースの選択 PSU_CRF_APB_APM_CTRL_SRCSEL APLL、 VPLL、DPLL

DPLL

PLL ソースの選択 PSU_CRF_APB_DP_VIDEO_REF_CTRL_SRCSEL APLL、 VPLL、DPLL

VPLL

PLL ソースの選択 PSU_CRF_APB_DP_AUDIO_REF_CTRL_SRCSEL APLL、 VPLL、DPLL

VPLL

PLL ソースの選択 PSU_CRF_APB_DP_STC_REF_CTRL_SRCSEL APLL、 VPLL、DPLL

VPLL


Vivado IDE


デフォルト値






PLL ソースの選択 PSU_CRF_APB_DDR_CTRL_SRCSEL VPLL、 DPLL DPLL

PLL ソースの選択 PSU_CRF_APB_GPU_REF_CTRL_SRCSEL APLL、 IOPLL、DPLL

VPLL

PLL ソースの選択 PSU_CRF_APB_AFI0_REF_CTRL_SRCSEL APLL、 VPLL、DPLL

DPLL


DPLL


DPLL


DPLL


DPLL


DPLL

PLL ソースの選択 PSU_CRF_APB_SATA_REF_CTRL_SRCSEL APLL、 VPLL、DPLL

APLL

PLL ソースの選択 PSU_CRF_APB_PCIE_REF_CTRL_SRCSEL IOPLL、 RPLL、DPLL

IOPLL

PLL ソースの選択 PSU_CRL_APB_PL0_REF_CTRL_SRCSEL IOPLL、 RPLL、DPLL

IOPLL


IOPLL


IOPLL


IOPLL

PLL ソースの選択 PSU_CRF_APB_GDMA_REF_CTRL_SRCSEL APLL、 VPLL、DPLL

DPLL

PLL ソースの選択 PSU_CRF_APB_DPDMA_REF_CTRL_SRCSEL APLL、 VPLL、DPLL

DPLL

PLL ソースの選択 PSU_CRF_APB_TOPSW_MAIN_CTRL_SRCSEL APLL、 VPLL、DPLL

DPLL

PLL ソースの選択 PSU_CRF_APB_TOPSW_LSBUS_CTRL_SRCSEL APLL、 IOPLL、DPLL

DPLL

PLL ソースの選択 PSU_CRF_APB_GTGREF0_REF_CTRL_SRCSEL APLL、 VPLL、DPLL

APLL

PLL ソースの選択 PSU_CRF_APB_DBG_TSTMP_CTRL_SRCSEL APLL、 VPLL、DPLL

DPLL

PLL ソースの選択 PSU_CRL_APB_IOPLL_CTRL_SRCSEL PSU_REF_CLKPSU_REF_CLK

PLL ソースの選択 PSU_CRL_APB_RPLL_CTRL_SRCSEL PSU_REF_CLKPSU_REF_CLK


Vivado IDE


デフォルト値






PLL ソースの選択 PSU_CRL_APB_GEM0_REF_CTRL_SRCSEL IOPLL、 RPLL、DPLL

IOPLL


IOPLL


IOPLL


IOPLL

PLL ソースの選択 PSU_CRL_APB_GEM_TSU_REF_CTRL_SRCSEL IOPLL、 RPLL、DPLL

IOPLL

PLL ソースの選択 PSU_CRL_APB_USB0_BUS_REF_CTRL_SRCSEL IOPLL、 RPLL、DPLL

IOPLL

PLL ソースの選択 PSU_CRL_APB_USB1_BUS_REF_CTRL_SRCSEL IOPLL、 RPLL、DPLL

IOPLL

PLL ソースの選択 PSU_CRL_APB_QSPI_REF_CTRL_SRCSEL IOPLL、 RPLL、DPLL

IOPLL

PLL ソースの選択 PSU_CRL_APB_SDIO0_REF_CTRL_SRCSEL IOPLL、 RPLL、VPLL

IOPLL

PLL ソースの選択 PSU_CRL_APB_SDIO1_REF_CTRL_SRCSEL IOPLL、 RPLL、VPLL

IOPLL

PLL ソースの選択 PSU_CRL_APB_UART0_REF_CTRL_SRCSEL IOPLL、 RPLL、DPLL

IOPLL

PLL ソースの選択 PSU_CRL_APB_UART1_REF_CTRL_SRCSEL IOPLL、 RPLL、DPLL

IOPLL

PLL ソースの選択 PSU_CRL_APB_I2C0_REF_CTRL_SRCSEL IOPLL、 RPLL、DPLL

IOPLL

PLL ソースの選択 PSU_CRL_APB_I2C1_REF_CTRL_SRCSEL IOPLL、 RPLL、DPLL

IOPLL

PLL ソースの選択 PSU_CRL_APB_SPI0_REF_CTRL_SRCSEL IOPLL、 RPLL、DPLL

IOPLL

PLL ソースの選択 PSU_CRL_APB_SPI1_REF_CTRL_SRCSEL IOPLL、 RPLL、DPLL

IOPLL

PLL ソースの選択 PSU_CRL_APB_CAN0_REF_CTRL_SRCSEL IOPLL、 RPLL、DPLL

IOPLL

PLL ソースの選択 PSU_CRL_APB_CAN1_REF_CTRL_SRCSEL IOPLL、 RPLL、DPLL

IOPLL

PLL ソースの選択 PSU_CRL_APB_DEBUG_R5_ATCLK_CTRL_SRCSEL IOPLL、 RPLL、DPLL

RPLL

PLL ソースの選択 PSU_CRL_APB_CPU_R5_CTRL_SRCSEL IOPLL、 RPLL、DPLL

IOPLL

PLL ソースの選択 PSU_CRL_APB_OCM_MAIN_CTRL_SRCSEL IOPLL、 RPLL、DPLL

IOPLL


Vivado IDE


デフォルト値






PLL ソースの選択 PSU_CRL_APB_IOU_SWITCH_CTRL_SRCSEL IOPLL、 RPLL、DPLL

IOPLL

PLL ソースの選択 PSU_CRL_APB_CSU_PLL_CTRL_SRCSEL IOPLL、 RPLL、DPLL

IOPLL

PLL ソースの選択 PSU_CRL_APB_PCAP_CTRL_SRCSEL IOPLL、 RPLL、DPLL

IOPLL

PLL ソースの選択 PSU_CRL_APB_LPD_LSBUS_CTRL_SRCSEL IOPLL、 RPLL、DPLL

IOPLL

PLL ソースの選択 PSU_CRL_APB_LPD_SWITCH_CTRL_SRCSEL IOPLL、 RPLL、DPLL

IOPLL

PLL ソースの選択 PSU_CRL_APB_DBG_LPD_CTRL_SRCSEL IOPLL、 RPLL、DPLL

IOPLL

PLL ソースの選択 PSU_CRL_APB_NAND_REF_CTRL_SRCSEL IOPLL、 RPLL、DPLL

IOPLL

PLL ソースの選択 PSU_CRL_APB_ADMA_REF_CTRL_SRCSEL IOPLL、 RPLL、DPLL

IOPLL

PLL ソースの選択 PSU_CRL_APB_PICDEBUG_REF_CTRL_SRCSEL IOPLL、 RPLL、DPLL

IOPLL

PLL ソースの選択 PSU_CRL_APB_PICDEBUG_CTRL_SRCSEL IOPLL、 RPLL、DPLL

IOPLL

PLL ソースの選択 PSU_CRL_APB_DLL_REF_CTRL_SRCSEL IOPLL、 RPLLL IOPLL

PLL ソースの選択 PSU_CRL_APB_AMS_REF_CTRL_SRCSEL IOPLL、 RPLL、DPLL

IOPLL

PLL ソースの選択 PSU_CRL_APB_TIMESTAMP_REF_CTRL_SRCSEL IOPLL、 RPLL、DPLL

IOPLL

PLL ソースの選択 PSU_CRL_APB_AFI6_REF_CTRL_SRCSEL IOPLL、 RPLL、DPLL

IOPLL

PLL ソースの選択 PSU_CRL_APB_USB3_DUAL_REF_CTRL_SRCSEL IOPLL、 RPLL、DPLL

IOPLL

CSU レジスタ PSU_CSU_CSU_TAMPER_0_ENABLE 0、 1 0

外部 MIO PSU_CSU_CSU_TAMPER_1_ENABLE 0、 1 0

JTAG トグル検出 PSU_CSU_CSU_TAMPER_2_ENABLE 0、 1 0

PL SEU エラー PSU_CSU_CSU_TAMPER_3_ENABLE 0、 1 0

LPD の AMS 温度超過アラーム PSU_CSU_CSU_TAMPER_4_ENABLE 0、 1 0

APU の AMS 温度超過アラーム PSU_CSU_CSU_TAMPER_5_ENABLE 0、 1 0

VCCPINT_FPD の AMS 電圧アラーム

PSU_CSU_CSU_TAMPER_6_ENABLE 0、 1 0

VCCPINT_LPD の AMS 電圧アラーム


VCCPAUX の AMS 電圧アラーム PSU_CSU_CSU_TAMPER_8_ENABLE 0、 1 0

DDRPHY の AMS 電圧アラーム PSU_CSU_CSU_TAMPER_9_ENABLE 0、 1 0


Vivado IDE


デフォルト値






PSIO バンク 0/1/2 の AMS 電圧アラーム


PSIO バンク 3 (専用ピン) の AMS 電圧アラーム


GT の AMS 電圧アラーム PSU_CSU_CSU_TAMPER_12_ENABLE 0、 1 0

指定された不正操作応答に加えて不揮発性 BBRAM キーをゼロ化

PSU_CSU_CSU_TAMPER_0_ERASE_BBRAM 0、 1 0

上記と同じ PSU_CSU_CSU_TAMPER_1_ERASE_BBRAM 0、 1 0












sec_lockdown_1 : このビットをセットすると、不正操作イベントが発生した場合に CSU ROM がセキュアロックダウンを発行し、すべての GPIOB がトライステートになります。上位ビットの動作のみが実行されます。

sec_lockdown_0 : このビットをセットすると、不正操作イベントが発生した場合に CSU ROM がセキュアロックダウンを発行します。上位ビットの動作のみが実行されます。

sys_reset : このビットをセットすると、不正操作イベントが発生した場合に CSU ROM がシステムリセットを発行します。上位ビットの動作のみが実行されます。

sys_interrupt : このビットをセットすると、不正操作イベントが発生した場合に CSU ROM がシステム割り込みを発行します。上位ビットの動作のみが実行されます。

PSU_CSU_CSU_TAMPER_0_RESPONSE

SEC_LOCKDOWN_0、SEC_LOCKDOWN_1、SYS_RESET、SYS_INTERRUPT

SEC_LOCKDOWN_0

上記と同じ PSU_CSU_CSU_TAMPER_1_RESPONSE 上記と同じ上記と同じ



Vivado IDE


デフォルト値

















Vivado IDE


デフォルト値





付録 D

デバッグこの付録では、ザイリンクスサポートウェブサイトより入手可能なリソースおよびデバッグツールについて説明します。

ザイリンクスウェブサイト

Zynq® UltraScale+™ MPSoC Processing System を使用した設計およびデバッグでヘルプが必要な場合は、ザイリンクスサポートウェブページから製品の資料、リリースノート、アンサーなどを参照するか、テクニカルサポートでケースを開いてください。

資料

この製品ガイドは、このコアに関する主要資料です。このガイド並びに全製品の設計プロセスをサポートする資料はすべて、ザイリンクスサポートウェブページ (http://japan.xilinx.com/support) または Xilinx Documentation Navigator から入手できます。

Xilinx Documentation Navigator は、ダウンロードページからダウンロードできます。このツールの詳細および機能は、インストール後にオンラインヘルプを参照してください。

ソリューションセンター

デバイス、ツール、 IP のサポートについては、ザイリンクスソリューションセンターを参照してください。デザインアシスタント、デザインアドバイザリ、トラブルシュートのヒントなどが含まれます。





http://japan.xilinx.com/support/download.html

http://japan.xilinx.com/support/solcenters.htm




付録 D :デバッグ

アンサー

アンサーには、よく発生する問題についてその解決方法、およびザイリンクス製品に関する既知の問題などの情報が記載されています。アンサーは、ユーザーが該当製品の新情報にアクセスできるよう作成および管理されています。

このコアに関するアンサーの検索には、ザイリンクスサポートウェブページにある検索ボックスを使用します。より的確な検索結果を得るには、次のようなキーワードを使用してください。

• 製品名

• ツールで表示されるメッセージ

• 問題の概要

検索結果は、フィルター機能を使用してさらに絞り込むことができます。

Zynq UltraScale+ MPSoC Processing System に関するマスターアンサー

AR : 66183

テクニカルサポート

ザイリンクスは、製品資料の説明に従って使用されている LogiCORE™ IP 製品に対するテクニカルサポートを japan.xilinx.com/support で提供しています。ただし、次に該当する場合、タイミング、機能、サポートは保証されません。

• 資料で定義されていないデバイスにソリューションをインプリメントした場合

• 資料で定義されている許容範囲を超えてカスタマイズした場合

• 「DO NOT MODIFY」とされているデザインセクションに変更を加えた場合

ザイリンクステクニカルサポートへのお問い合わせに関しては、ザイリンクスサポートウェブページを参照してください。



http://japan.xilinx.com/support/answers/66183.html






付録 E

その他のリソースおよび法的通知

ザイリンクスリソース

アンサー、資料、ダウンロード、フォーラムなどのサポートリソースは、ザイリンクスサポートサイトを参照してください。

参考資料

次の資料は、この製品ガイドの補足資料として役立ちます。

1. 『Zynq UltraScale+ MPSoC テクニカルリファレンスマニュアル』 (UG1085 : 英語版、日本語版)

2. 『Zynq UltraScale+ MPSoC レジスタリファレンス』 (UG1087)

3. 『Vivado Design Suite ユーザーガイド : IP インテグレーターを使用した IP サブシステムの設計』 (UG994 : 英語版、日本語版)

4. 『Vivado Design Suite ユーザーガイド : IP を使用した設計』 (UG896 : 英語版、日本語版)

5. 『Vivado Design Suite ユーザーガイド : 入門』 (UG910 : 英語版、日本語版)

6. 『Vivado Design Suite ユーザーガイド : ロジックシミュレーション』 (UG900 : 英語版、日本語版)

7. 『Vivado Design Suite ユーザーガイド : プログラムおよびデバッグ』 (UG908 : 英語版、日本語版)

8. 『AMBA AXI4-Stream Protocol Specification』

9. 『DDR3L SDRAM Data Sheet』 (PDF の場所 -- Micron Technology Inc.)



http://japan.xilinx.com/cgi-bin/docs/ndoc?t=user_guides;d=ug1085-zynq-ultrascale-trm.pdf

http://japan.xilinx.com/cgi-bin/docs/ndoc?t=user_guides;d=j_ug1085-zynq-ultrascale-trm.pdf

http://japan.xilinx.com/support/documentation/registers/ug1087/ug1087-zynq-ultrascale-registers.html

http://infocenter.arm.com/help/index.jsp?topic=/com.arm.doc.ihi0051a/index.html

http://www.xilinx.com/cgi-bin/docs/rdoc?v=latest;d=ug994-vivado-ip-subsystems.pdf

http://japan.xilinx.com/cgi-bin/docs/rdoc?v=latest;d=ug994-vivado-ip-subsystems.pdf

http://www.xilinx.com/cgi-bin/docs/rdoc?v=latest;d=ug896-vivado-ip.pdf

http://japan.xilinx.com/cgi-bin/docs/rdoc?v=latest;d=ug896-vivado-ip.pdf

http://www.xilinx.com/cgi-bin/docs/rdoc?v=latest;d=ug910-vivado-getting-started.pdf

http://japan.xilinx.com/cgi-bin/docs/rdoc?v=latest;d=ug910-vivado-getting-started.pdf

http://www.xilinx.com/cgi-bin/docs/rdoc?v=latest;d=ug900-vivado-logic-simulation.pdf

http://japan.xilinx.com/cgi-bin/docs/rdoc?v=latest;d=ug900-vivado-logic-simulation.pdf

http://www.xilinx.com/cgi-bin/docs/rdoc?v=latest;d=ug908-vivado-programming-debugging.pdf

http://japan.xilinx.com/cgi-bin/docs/rdoc?v=latest;d=ug908-vivado-programming-debugging.pdf

https://www.micron.com/resource-details/cecd254d-61ec-4259-9608-9128bf1be4b7

http://infocenter.arm.com/help/index.jsp?topic=/com.arm.doc.ihi0051a/index.html




付録 E : その他のリソースおよび法的通知

改訂履歴

次の表に、この文書の改訂履歴を示します。

日付バージョン内容

2016 年 6 月 8 日 1.2

• 表 4-2 ～表 4-7 を更新。

• すべての _t_n 信号を _t に変更し、説明から「INVERTED」という単語を削除。

• PSU_CAN0_PERIPHERAL_ENABLE および PSU_CAN1_PERIPHERAL_ENABLE パラメーターを、デフォルトで 0 になるように変更。

• PSU_DPAUX_PERIPHERAL_ENABLE パラメーターを削除。

• PSU_DPAUX_PERIPHERAL_IO、 PSU_SD1_SPEED_MODE、および PSU_CRF_APB_TOPSW_MAIN_CTRL_FREQMHZ パラメーターの有効な値を更新。

• PSU__DISPLAYPORT__PERIPHERAL__ENABLE および PSU__DP__LANE_SEL パラメーターを追加。

• 「Gpio」を「GPIO」に変更。

• 表 C-1 で情報が不足していた多くの行を更新。

2016 年 4 月 6 日 1.1

• 高速 SerDes コンフィギュレーション機能を追加。

• 「サポートされない機能」のセクションを「サポートされない機能と既知の制限」に変更。すべての箇条書きの項目を削除。マスターアンサーに対応表を追加。

• 「ACP トランザクションチェッカー」のセクションを削除。

• NOR フラッシュを削除。

• 「AXI4 I/O 準拠インターフェイス」のセクションを更新。

• 表 2-2 「デバイス使用率 – Zynq UltraScale+ MPSoC」にデータを追加。

• 「一般的なデザインガイドライン」のセクションから MicroBlaze の情報を削除。

• 第 4 章のすべての画面表示を追加または更新。

• [Drive 0] および [Drive 1] フィールドを [Drive Strength] フィールドに置き換え。

• [Pull Enable] および [Pullup] フィールドを [Pull Type] フィールドに置き換え。

• MIO および EMIO、MIO の数、バンク内での MIO の構成に関する情報を追加。

• PCW でサポートされる SerDes コンフィギュレーションの概要を追加。

• MIO の電圧規格に関する情報を追加。バンクのデフォルト電圧が LVCMOM33 になることを指定。

• [Input Frequency] フィールドを [Requested Freq (MHz)] フィールドに置き換え。

• [Actual Frequency] フィールドを [Actual Freq (MHz)] フィールドに置き換え。

• [Range] を [Range (MHz)] に置き換え。

• クロスドメイン PLL、 GT レーンクロッキング、自動機能と手動機能に関する詳細を追加。

2015 年 11 月 18 日 1.0 初版


http://japan.xilinx.com/cgi-bin/docs/rdoc?v=latest;d=ug911-vivado-migration.pdf




付録 E : その他のリソースおよび法的通知

お読みください : 重要な法的通知本通知に基づいて貴殿または貴社 (本通知の被通知者が個人の場合には「貴殿」、法人その他の団体の場合には「貴社」。以下同じ ) に開示される情報 (以下「本情報」といいます) は、ザイリンクスの製品を選択および使用することのためにのみ提供されます。適

用される法律が許容する大限の範囲で、 (1) 本情報は「現状有姿」、およびすべて受領者の責任で (with all faults) という状態で提

供され、ザイリンクスは、本通知をもって、明示、黙示、法定を問わず (商品性、非侵害、特定目的適合性の保証を含みますがこ

れらに限られません)、すべての保証および条件を負わない (否認する ) ものとします。また、 (2) ザイリンクスは、本情報 (貴殿ま

たは貴社による本情報の使用を含む) に関係し、起因し、関連する、いかなる種類・性質の損失または損害についても、責任を負

わない (契約上、不法行為上 (過失の場合を含む)、その他のいかなる責任の法理によるかを問わない) ものとし、当該損失または損

害には、直接、間接、特別、付随的、結果的な損失または損害 (第三者が起こした行為の結果被った、データ、利益、業務上の信

用の損失、その他あらゆる種類の損失や損害を含みます) が含まれるものとし、それは、たとえ当該損害や損失が合理的に予見可

能であったり、ザイリンクスがそれらの可能性について助言を受けていた場合であったとしても同様です。ザイリンクスは、本情

報に含まれるいかなる誤りも訂正する義務を負わず、本情報または製品仕様のアップデートを貴殿または貴社に知らせる義務も負

いません。事前の書面による同意のない限り、貴殿または貴社は本情報を再生産、変更、頒布、または公に展示してはなりませ

ん。一定の製品は、ザイリンクスの限定的保証の諸条件に従うこととなるので、 http://japan.xilinx.com/legal.htm#tos で見られるザイ

リンクスの販売条件を参照してください。 IP コアは、ザイリンクスが貴殿または貴社に付与したライセンスに含まれる保証と補助

的条件に従うことになります。ザイリンクスの製品は、フェイルセーフとして、または、フェイルセーフの動作を要求するアプリ

ケーションに使用するために、設計されたり意図されたりしていません。そのような重大なアプリケーションにザイリンクスの製

品を使用する場合のリスクと責任は、貴殿または貴社が単独で負うものです。 http://japan.xilinx.com/legal.htm#tos で見られるザイリ

ンクスの販売条件を参照してください。

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