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Synthèse des systèmes séquentiels synchrones
Ecole Polytechnique Universitaire de MontpellierUniversité Montpellier IIUniversité Montpellier II
Place Eugène Bataillon, 34095 Montpellier cedex 05, FRANCE
Laboratoire d'Informatique, de Robotique et de Microélectronique de MontpellierUMR 5506 Université Montpellier II / CNRS
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p161 rue Ada, 34392 Montpellier cedex 05, FRANCE
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Architecture générale d ’un circuit
Entrées dataEntrées commandes
C dCommandes
Statuts
Sorties
CONTROLEUR (PC) CHEMIN DE DONNEES (PO)
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Contrôleur synchrone
Deux blocs combinatoires (calcul de l’état suivant et des sorties)Un registre d’état à N entrées parallèlesEtats codés sur N bits N : log (Q)Etats codés sur N bits, N : log2 (Q)
L i d
Quintuplet: (E, S, Q, Fs, Fq)
Logique desortie
FsSE
p ( , , , , q)
E : Ensemble des entrées primairesS : Ensemble des sorties primaires
Logique deséquencement(états suivants)
Q : Ensemble des étatsFs : S * I ->S Fonction de transition d’étatsFq : S -> O Fonction de sortie (Moore)
(é a s su a s)Fq
Fs = f (Q) => MooreFs = f (Q,E) => Mealy
Registre d’étatsQ
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Compteur (D)
D Q(n+1)D0 D1 D2? ? ?
CQ0 Q2Q1
0 01 1
HC=0 => CompteurC=1 => RAZ Synchrone
D0 = C’.Q0’D1 = C’. [Q0.Q1’ + Q0’.Q1] = C’. [Q0 Q1]D2 = C’. [Q0.Q1. Q2’ + (Q0.Q1)’.Q2] = C’.[Q0.Q1 Q2]
Q2 Q1 Q00 0 0 0 0 10 1 00 1 11 0 0 1 0 1
Réseau C
1 0 11 1 01 1 1
combinatoire Qi
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H
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Séquenceur
D0 D1 D2? ? ?C
Q0 Q2Q1
HC=0 => SéquenceurC=1 => RAZ Synchrone
D0 = ?
Q2 Q1 Q00 0 0 1 1 1
Réseau combinatoire
C
D1 = ?D2 = ?
0 0 10 1 11 1 0 0 1 0
Qi
0 1 01 0 01 0 1
Bascules H
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Principe – Compteur/Séquenceur
Etats Etats SuivantsC = 0 C = 1
000 001 000
001 010 000001 010 000
010 011 000
011 100 000
100 101 000
101 110 000
110 111 000
111 000 000
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Principe – Compteur/Séquenceur
D(n) Q(n+1)
0 0
1 1Q(n+1) = D(n)
1 1
EtatsQ2Q1Q0(n)
Etats Suivants Q2Q1Q0(n+1)C = 0 C = 1
C = 0D2(n) D1(n) D0(n)
C = 1D2(n) D1(n) D0(n)Q2Q1Q0(n) C 0 C 1 D2(n) D1(n) D0(n) D2(n) D1(n) D0(n)
000 001 000
001 010 000
010 011 000
011 100 000
100 101 000
101 110 000
110 111 000
111 000 000
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Principe – Compteur/Séquenceur
Q0C Q0C
Q2Q1 00 01 11 10 Q2Q1 00 01 11 10Q2Q1 00 01 11 10 Q2Q1 00 01 11 10
00 00
01 01
11 11
10 10
D2 = C’.(Q2’ Q1.Q0) D1 = C’.(Q1 Q0)D2 C .(Q2 Q1.Q0) D1 C .(Q1 Q0)
Q0C
Q2Q1 00 01 11 10
00
01
11
10
D0 = C’ Q0’
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D0 C .Q0
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Principe – Compteur/Séquenceur
CQ2D2
C
QD Q1D1
Q0D0
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Codage des entrées de bascules (T)
T Qn+1 Qn -> Qn+1 T
0 Qn 0 -> 0 0
1 Q’n 0 -> 1 1
1 -> 0 1
1 -> 1 0
EtatsQ2Q1Q0(n)
Etats Suivants Q2Q1Q0(n+1)C = 0 C = 1
C = 0T2 T1 T0
C = 1T 2 T1 T0
000 001 000
001 010 000
010 011 000
011 100 000
100 101 000
101 110 000
110 111 000 0
Copyright © Epum/Lirmm10
111 000 000
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Codage des entrées de bascules (JK)
JK Qn+1 Qn -> Qn+1 JK
00 Qn 0 -> 0 0
01 0 0 -> 1 101 0 0 > 1 1
10 1 1 -> 0 1
11 Q’n 1 -> 1 0
EtatsQ2Q1Q0(n)
Etats Suivants Q2Q1Q0(n+1)C = 0 C = 1
C = 0J2K2 J1K1 J0K0
C = 1J2K2 J1K1 J0K0
000 001 000
001 010 000
010 011 000010 011 000
011 100 000
100 101 000
101 110 000
110 111 000 0
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111 000 000
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Généralisation
Cahiers des charges (Langage) -> Circuit
Exemple de Cahier des charges : Le système considéré a une entrée (E) et une sortie (S). Il reçoit sur son entrée des bits arrivant en série. La sortie (S) doit passer à 1 chaque fois qu'une séquence 010 apparaît sur l'entrée (E) puis repasser à 0 sur le bit suivant quel que soit sa valeur.
Codes des état non déterminé à priori
Fonctions de sorties états
Optimisation (# bascules, # portes, …)
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Synthèse - Méthode d’Huffman-Mealy
1: Modélisation du cahier des chargesGraphe d'étatTable d'état
2: Minimisation du nombre d'états2: Minimisation du nombre d étatsRègles de minimisationDétermination du nombre de bascules minimum
3: Codage des étatsCodage des états Codage des entrées de bascules
4: SynthèseSynthèse des entrées de basculesSynthèse des entrées de basculesSynthèse des sorties
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Modélisation du cahier des charges
Compteur / Séquenceur
C=0 SE
001 010
011000
C=0C=0
C=1 C=1
C=1C=1
Logique deséquencement 011
100
000
C=0C=0
C=1C=1
séquencement(états suivants)
Fq
100
101110
111 C=0
C=0
C=1
Registre 101
C=0
C 0 d’étatsQ
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Modélisation du cahier des charges
Graphe d ’état
E 0Logique de
sortieFs
SE ABE=0
E 1
Logique deséquencement
Fs
CE=1
séquencement(états suivants)
FqMachine
de Moore
Machine de
Mealy
A/SaB/SbE=0
Registre BE=0/Sa0
Moore Mealy
A/Sa
C/ScE=1
d’étatsQ
A
C
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CE=1/Sa1
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Modélisation du cahier des charges (Moore)
Cahier des charges : Le système considéré a une entrée (E) et une sortie (S). La sortie doit générer une impulsion de largeur égale à la ( ) g p g gpériode d’horloge chaque fois que l’entrée E passe à 1.
H
E
S
E=0
S=0 E=1E 0
S=1S 0
E=0
E=0
(Moore)
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S=0
E=1 E=1
(Moore)
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Modélisation du cahier des charges (Moore)
Cahier des charges : Le système considéré a une entrée (E) et une sortie (S). Il reçoit sur son entrée des bits arrivant en série. La sortie (S) ( ) ç ( )doit passer à 1 chaque fois qu'une séquence 010 apparaît sur l'entrée (E) puis repasser à 0 sur le bit suivant quel que soit sa valeur.
Graphe d’état (Moore)
1
1
1
1
0
C/0B/0A/0 D/1
1
10 0
0
C/// /0
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Modélisation du cahier des charges (Moore)
Graphe d’état Table d’état
Etats Etats Suivants Sortie1 Etats Etats Suivants0 1
Sortie
A B E 0
B F C 0
1
0 B F C 0
C D A 0
D B A 1
C/0B/0A/0 D/1
1
10 0
01 0
0 E B A 0
F F C 0 E/0
1
F/0
01
0
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Minimisation du nombre d’états
Règle 1 (R1): Deux états sont équivalents si pour chaque combinaisong ( )d'entrée, ils ont mêmes sorties et mêmes états suivants.
Table d’état Table d’état réduiteTable d état Table d état réduiteEtats Etats Suivants
0 1 Sortie
Etats Etats Suivants
0 1 Sortie
A B E 0
B F C 0
C D A 0
A B E 0
B B C 0
C D A 0 D B A 1
E B A 0
F F C 0
D B A 1
E B A 0
B F
F F C 0
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Minimisation du nombre d’états
Règle 2 (R2): Les états sont regroupés en différentes classes selon lesvaleurs de sorties associées Ainsi deux états ayant mêmes sortiesvaleurs de sorties associées. Ainsi, deux états ayant mêmes sorties(pour chaque combinaison d'entrée) sont dans la même classe. Lesétats appartenant à une même classe sont équivalents s'il ne peuventêtre séparés Or les états appartenant à une même classe doivent êtreêtre séparés. Or les états appartenant à une même classe doivent êtreséparés si les états suivants associés à chacun d'eux sont dans desclasses différentes.
2 classes(1) (2)
Table d’état
Etats Etats Suivants Sortie (1) (2) ( A , B , C, E ) (D)
Etats Etats Suivants0 1
Sortie
A B E 0
B B C 0B B C 0
C D A 0
D B A 1
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E B A 0
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Minimisation du nombre d’états
(1) (2) Classe( A , B , C , E ) (C) EtatsBE BC AD BA Etats suivants11 11 12 11 Cl d é i11 11 12 11 Classes des états suivants
L'état C doit être exclut de la classe 1 et le processus réitéré.
(1) (2) (3) Classe( A , B , E) (C) (D) EtatsBE BC BA Etats suivants11 12 11 Classes des états suivants
L'é B d i ê l d l l 1 l éi é éL'état B doit être exclut de la classe 1 et le processus réitéré.
(1) (2) (3) (4) Classe( A , E) (B) (C) (D) EtatsBE BA Etats suivants21 12 Classes des états suivants
Les états A et E peuvent rester dans la même classe. Ils sont équivalents.Etats Etats Suivants
0 1 Sortie
A B E 0
B B C 0
Etats Etats Suivants 0 1
Sortie
A B A 0
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C D A 0
D B A 1
E B A 0
B B C 0
C D A 0
D B A 1
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Graphe d’états : Interprétation
1
11
C/0B/0A/0 D/1
1
10 0 11
10 0
0
1 01 0
01
C/0B/0A/0 D/110 0
0
E/0 F/0 0
Etats Etats Suivants SortieEtats Etats Suivants Sortie0 1
A B A 0
B B C 0
0 1
A B E 0
B F C 0 B B C 0
C D A 0
D B A 1
B F C 0
C D A 0
D B A 1
E B A 0
Copyright © Epum/Lirmm22
E B A 0
F F C 0
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Codage des états
Le nombre minimum d'états "p" étant déterminé, on peut en déduire le nombre minimum "n" de variables d'état et par pconséquent de bascules nécessaires au codage de ces états à partir de la double inéquation suivante:
2n-1 < p < 2n2 états : 1 bascule3,4 états : 2 bascules5,6,7,8 états : 3 bascules...
Etats Etats Suivants SortieEtats Etats Suivants Sortie Etats Q1Q2
Etats Suivants0 1
Sortie
00 (A) 01 00 0
Etats Etats Suivants0 1
Sortie
A B A 0 01 (B) 01 11 0
11 (C ) 10 00 0
10 (D) 01 00 1
B B C 0
C D A 0
D B A 1
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( )
D B A 1
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Codage des entrées de bascules (D)
Q(n+1) = D(n)D(n) Q(n+1)
0 0 Q(n+1) D(n)0 0
1 1
Etats Q1Q2
Etats Suivants 0 1
Sortie E = 0 E = 1 D1 D2 D1 D2Q1Q2 0 1 D1 D2 D1 D2
00 (A) 01 00 0 0 1 0 0
01 (B) 01 11 0 0 1 1 1
11 (C ) 10 00 0 1 0 0 0
10 (D ) 01 00 1 0 1 0 0
Copyright © Epum/Lirmm24
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Synthèse
Etats Q1Q2
Etats Suivants 0 1
Sortie E = 0 E = 1 D1 D2 D1 D2Q1Q2 0 1 D1 D2 D1 D2
00 (A) 01 00 0 0 1 0 0
01 (B) 01 11 0 0 1 1 1
11 (C ) 10 00 0 1 0 0 0
10 (D ) 01 00 1 0 1 0 0
E E
Q1Q2 0 1 Q1Q2 0 1
00 00
01 01 D1 = E.Q1’.Q2 + E’.Q1.Q2
11 11 D2 = Q1’.Q2. + E’.Q2’
10 10 S = Q1.Q2’
D1 D2
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Synthèse
S = Q1.Q2’ e sD1 = E.Q1’.Q2 +E’.Q1.Q2
D2 = Q1’.Q2 + E’.Q2’D1 Q1
s
B1D1 Q1
H
B2Q2D2
HH
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Influence du codage
Etats Q1Q2
Etats Suivants 0 1
Sortie E = 0 E = 1 D1 D2 D1 D2Q1Q2 0 1 D1 D2 D1 D2
00 (A) 01 00 0 0 1 0 0
01 (B) 01 10 0 0 1 1 0
E E
10 (C ) 11 00 0 1 1 0 0
11 (D ) 01 00 1 0 1 0 0
E E
Q1Q2 0 1 Q1Q2 0 1
00 00
01 01 D1 = E Q1’ Q2 + E’ Q1 Q2’ 01 01 D1 = E.Q1 .Q2 + E .Q1.Q2
11 11 D2 = E’
10 10 S = Q1.Q2
D1 D2
D1 D2
D1 E Q1’ Q2 E’ Q1 Q2S = Q1.Q2’
Copyright © Epum/Lirmm27
D1 = E.Q1’.Q2 + E’.Q1.Q2D2 = Q1’.Q2 + E’.Q2’
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Comparaison Moore / Mealy
Cahier des charges : Le système considéré a une entrée (E) et une sortie (S). Il reçoit sur son entrée des bits arrivant en série. La sortie (S)sortie (S). Il reçoit sur son entrée des bits arrivant en série. La sortie (S) doit passer à 1 chaque fois qu'une séquence 010 apparaît sur l'entrée (E) puis repasser à 0 sur le bit suivant quel que soit sa valeur.
Graphe d’état (Moore) Graphe d’état (Mealy)
1
1
10 1/0
1/0
1/00/0
C/0B/0A/0 D/1
110 0
0CBA D1/00/0 0/1
0/0
0/0
Copyright © Epum/Lirmm28
![Page 29: IUniversité Montpellier II FRANCE Montpellier Montp CNRS ...girard/PDF/CoursM1_PDF/LogiqueSynchrone.pdf · Q1Q2 01 rtie E = 1 0 1 D2D1 D2 D1 D2 0 0 1 0 0 24 m. Synthèse Q1Q2 01](https://reader034.fdocument.pub/reader034/viewer/2022042122/5e9c9557c0d90e19461de2dc/html5/thumbnails/29.jpg)
Comparaison Moore / Mealy
Graphe d’état (Moore) Table d’état1
Etats Etats Suivants0 1
Sortie
A B A 01
1
1
10 0
0
B B C 0
C D A 0
D B A 1
C/0B/0A/0 D/110 0
0
Graphe d’état (Mealy) Table d’état
Etats Etats Suivants 0 1
Sortie 0 1
A B A 0 01/0
1/0
1/00/0 A B A 0 0
B B C 0 0
C D A 1 0 CBA D1/00/0 0/1
0/0
0/0
Copyright © Epum/Lirmm29
D B A 0 0
![Page 30: IUniversité Montpellier II FRANCE Montpellier Montp CNRS ...girard/PDF/CoursM1_PDF/LogiqueSynchrone.pdf · Q1Q2 01 rtie E = 1 0 1 D2D1 D2 D1 D2 0 0 1 0 0 24 m. Synthèse Q1Q2 01](https://reader034.fdocument.pub/reader034/viewer/2022042122/5e9c9557c0d90e19461de2dc/html5/thumbnails/30.jpg)
Minimisation du nombre d’états (Moore)
Etats Etats Suivants 0 1
Sortie
A B A 0
B B C 0
R1 : Pas d’états équivalentsR2 : Pas d’états équivalents
(1) (2) Classe
C D A 0
D B A 1
( A , B , C ) (D) EtatsBA BC DA Etats suivants11 11 21 Classes des états11 11 21 Classes des états
suivants
L'état C doit être exclut de la classe 1 et le processus réitéré.
(1) (2) (3) Classe( A , B ) (C) (D) EtatsBA BC Etats s i antsBA BC Etats suivants11 12 Classes des états
suivants
Copyright © Epum/Lirmm30
Les états A et B doivent être séparés. Il y a maintenant qu'un seul état par classe. Il n'y a donc pas d'états équivalents. Pour réaliser cette machine, le nombre minimum d'états est de 4.
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Minimisation du nombre d’états (Mealy)
(1) (2)( A , B ) (C)
R1 : A<=>DR2 : Pas d’états équivalents
BA BC11 12
q
Etats Etats Suivants0 1
Sortie0 1
A B A 0 0
B B C 0 0
Etats Etats Suivants0 1
Sortie0 1
A B A 0 0B B C 0 0
C D A 1 0
D B A 0 0
B B C 0 0
C A A 1 0
1/0
1/0
0/1
CBA D
1/01/0
1/00/0 0/10/0
CBA
1/01/0
1/00/00/0
Copyright © Epum/Lirmm31
0/0
![Page 32: IUniversité Montpellier II FRANCE Montpellier Montp CNRS ...girard/PDF/CoursM1_PDF/LogiqueSynchrone.pdf · Q1Q2 01 rtie E = 1 0 1 D2D1 D2 D1 D2 0 0 1 0 0 24 m. Synthèse Q1Q2 01](https://reader034.fdocument.pub/reader034/viewer/2022042122/5e9c9557c0d90e19461de2dc/html5/thumbnails/32.jpg)
Modélisation du cahier des charges
Cahier des charges : On désire réaliser une machine recevant sur sont entrée E des mots de 4 bits en série (poids faible en tête). Sa sortie S doit passer à 1 chaque fois qu'un mot représente un nombre supérieur àdoit passer à 1 chaque fois qu un mot représente un nombre supérieur à 9 et revenir à 0 sur le premier bit du mot suivant.
h 0/0 1/00/0
b
d
i0/0 1/10/0
1/0
b
e
k
j0/0 1/1
0/0 1/10/0
0/01/0
1/0
a
k
f
l
a0/0 1/0
0/01/0
c
f
m
n
0/0 1/1
0/0 1/1
0/0
0/0
1/0
1/0
Copyright © Epum/Lirmm32
g
o
n
0/0 1/1
0/0
1/0
![Page 33: IUniversité Montpellier II FRANCE Montpellier Montp CNRS ...girard/PDF/CoursM1_PDF/LogiqueSynchrone.pdf · Q1Q2 01 rtie E = 1 0 1 D2D1 D2 D1 D2 0 0 1 0 0 24 m. Synthèse Q1Q2 01](https://reader034.fdocument.pub/reader034/viewer/2022042122/5e9c9557c0d90e19461de2dc/html5/thumbnails/33.jpg)
Minimisation du nombre d’états
Etats Etats Suivants0 1
Sortie0 1
Etats Etats Suivants Sortie0 1 0 1
a b c 0 0
b d e 0 0
0 1 0 1
a b c 0 0
b d e 0 0c f g 0 0
d h i 0 0
e j k 0 0
c f g 0 0
d h i 0 0
i if l m 0 0
g n o 0 0
h a a 0 0
e i i 0 0
f h i 0 0
g i i 0 0i a a 0 1
j a a 0 1
k a a 0 1
h a a 0 0
i a a 0 1
l a a 0 0
m a a 0 1
n a a 0 1
Copyright © Epum/Lirmm33
n a a 0 1
o a a 0 1
![Page 34: IUniversité Montpellier II FRANCE Montpellier Montp CNRS ...girard/PDF/CoursM1_PDF/LogiqueSynchrone.pdf · Q1Q2 01 rtie E = 1 0 1 D2D1 D2 D1 D2 0 0 1 0 0 24 m. Synthèse Q1Q2 01](https://reader034.fdocument.pub/reader034/viewer/2022042122/5e9c9557c0d90e19461de2dc/html5/thumbnails/34.jpg)
Minimisation du nombre d’états
Etats Etats Suivants Sortie Etats Etats Suivants Sortie0 1 0 1
a b c 0 0
b d e 0 0
0 1 0 1
a b b 0 0b d e 0 0
c d e 0 0
d h i 0 0
i i 0 0
b d e 0 0
d h i 0 0
e i i 0 0e i i 0 0
h a a 0 0
i a a 0 1
e i i 0 0
h a a 0 0
i a a 0 1
6 états => 3 bascules
Copyright © Epum/Lirmm34
![Page 35: IUniversité Montpellier II FRANCE Montpellier Montp CNRS ...girard/PDF/CoursM1_PDF/LogiqueSynchrone.pdf · Q1Q2 01 rtie E = 1 0 1 D2D1 D2 D1 D2 0 0 1 0 0 24 m. Synthèse Q1Q2 01](https://reader034.fdocument.pub/reader034/viewer/2022042122/5e9c9557c0d90e19461de2dc/html5/thumbnails/35.jpg)
Machine à temps explicite
En Sn
Réseau tn
combinatoire
Qn Qn+1
Bascules
H
t1 t2 t3 t4 = 1000 => le premier bit est présent sur les entrées de la machine= 0100 => le deuxième bit est présent sur les entrées de la machine
0010 l t i iè bit t é t l t é d l hi
Copyright © Epum/Lirmm35
= 0010 => le troisième bit est présent sur les entrées de la machine= 0001 => le quatrième bit est présent sur les entrées de la machine
![Page 36: IUniversité Montpellier II FRANCE Montpellier Montp CNRS ...girard/PDF/CoursM1_PDF/LogiqueSynchrone.pdf · Q1Q2 01 rtie E = 1 0 1 D2D1 D2 D1 D2 0 0 1 0 0 24 m. Synthèse Q1Q2 01](https://reader034.fdocument.pub/reader034/viewer/2022042122/5e9c9557c0d90e19461de2dc/html5/thumbnails/36.jpg)
Machine à temps explicite
t1 t2 t3 t4
h 0/0 1/0
d
i
h 0/0 1/0
0/0 1/1
0/0
0/01/0
b
e
j0/0 1/1
0/0 1/10/0
0/01/0
1/0
a
j
l
a
0/0 1/1
0/0 1/00/0
1/0
c
f
m0/0 1/1
0/0 1/1
0/0 1/0
1/0
1/0
g
o
n0/0 1/1
0/0 1/1
0/0
1/0
1/0
Copyright © Epum/Lirmm36
![Page 37: IUniversité Montpellier II FRANCE Montpellier Montp CNRS ...girard/PDF/CoursM1_PDF/LogiqueSynchrone.pdf · Q1Q2 01 rtie E = 1 0 1 D2D1 D2 D1 D2 0 0 1 0 0 24 m. Synthèse Q1Q2 01](https://reader034.fdocument.pub/reader034/viewer/2022042122/5e9c9557c0d90e19461de2dc/html5/thumbnails/37.jpg)
Machine à temps explicite
Etats Etats Suivants t1=1 t2=1 t3=1 t4=1
Sortie t1 t2 t3 t4
0 1 0 1 0 1 0 1 01 01 01 01
a b c - - - - - - 00 -- -- --
b - - d e - - - - -- 00 -- --
c - - f g - - - - -- 00 -- --
d - - - - h i - - -- -- 00 --
e - - - - j k - - -- -- 00 --e j k 00
f - - - - l m - - -- -- 00 --
g - - - - n o - - -- -- 00 --
h - - - - - - a a -- -- -- 00h - - - - - - a a -- -- -- 00
i - - - - - - a a -- -- -- 01
j - - - - - - a a -- -- -- 01
k a a 01k - - - - - - a a -- -- -- 01
l - - - - - - a a -- -- -- 00
m - - - - - - a a -- -- -- 01
01
Copyright © Epum/Lirmm37
n - - - - - - a a -- -- -- 01
o - - - - - - a a -- -- -- 01
![Page 38: IUniversité Montpellier II FRANCE Montpellier Montp CNRS ...girard/PDF/CoursM1_PDF/LogiqueSynchrone.pdf · Q1Q2 01 rtie E = 1 0 1 D2D1 D2 D1 D2 0 0 1 0 0 24 m. Synthèse Q1Q2 01](https://reader034.fdocument.pub/reader034/viewer/2022042122/5e9c9557c0d90e19461de2dc/html5/thumbnails/38.jpg)
Machine à temps explicite
Etats Etats Suivantst1=1 t2=1 t3=1 t4=1
Sortiet1 t2 t3 t4 t1 1 t2 1 t3 1 t4 1
0 1 0 1 0 1 0 1 t1 t2 t3 t4
01 01 01 01
a b b - - - - - - 00 -- -- --
b d 00b - - d e - - - - -- 00 -- --
d - - - - h i - - -- -- 00 --
e - - - - i i - - -- -- 00 --
h - - - - - - a a -- -- -- 00
i - - - - - - a a -- -- -- 01
Etats Etats Suivantst1 1 t2 1 t3 1 t4 1
Sortiet1 t2 t3 t4 t1=1 t2=1 t3=1 t4=1
0 1 0 1 0 1 0 1 t1 t2 t3 t4
01 01 01 01
a b b - - a b a a 00 -- 00 00
Copyright © Epum/Lirmm38
b - - a b b b a a -- 00 00 01
![Page 39: IUniversité Montpellier II FRANCE Montpellier Montp CNRS ...girard/PDF/CoursM1_PDF/LogiqueSynchrone.pdf · Q1Q2 01 rtie E = 1 0 1 D2D1 D2 D1 D2 0 0 1 0 0 24 m. Synthèse Q1Q2 01](https://reader034.fdocument.pub/reader034/viewer/2022042122/5e9c9557c0d90e19461de2dc/html5/thumbnails/39.jpg)
Machine à temps explicite
Etats Etats Suivants Sortie t1=1 t2=1 t3=1 t4=1 0 1 0 1 0 1 0 1
t1 t2 t3 t4 01 01 01 01
a b b a b a a 00 00 00a b b - - a b a a 00 -- 00 00
b - - a b b b a a -- 00 00 01
Etats Etats Suivants t1=1 t2=1 t3=1 t4=1
Sortie t1 t2 t3 t4
0 1 0 1 0 1 0 1 01 01 01 01
0 1 1 - - 0 1 0 0 00 -- 00 00
1 - - 0 1 1 1 0 0 -- 00 00 01
S = t4.e.QD = t1 + t2.e + t3.(e + Q)
Copyright © Epum/Lirmm39
( )
![Page 40: IUniversité Montpellier II FRANCE Montpellier Montp CNRS ...girard/PDF/CoursM1_PDF/LogiqueSynchrone.pdf · Q1Q2 01 rtie E = 1 0 1 D2D1 D2 D1 D2 0 0 1 0 0 24 m. Synthèse Q1Q2 01](https://reader034.fdocument.pub/reader034/viewer/2022042122/5e9c9557c0d90e19461de2dc/html5/thumbnails/40.jpg)
Modélisation du cahier des charges
Cahier des charges : On désire réaliser une machine recevant sur sont entrée e des mots de 4 bits en série (E). Sa sortie S doit passer à 1 chaque fois qu'un mot contient un nombre impair de 1 (Passage à 1chaque fois qu un mot contient un nombre impair de 1 (Passage à 1 uniquement sur le 4ème bit).
d
h 0/0 1/1 0/0
b
d
i
j
0/1 1/0
0/1 1/0
0/0 1/0
1/0
e
k
j
0/0 1/1 0/0
0/01/0
1/0
a
f
l
a0/1 1/0
0/0 1/1
0/0
0/0 1/0 1/0
c m
n
0/0 1/1
0/0 1/1
0/0
0/0 1/0
Copyright © Epum/Lirmm40
g
o 0/1 1/0
1/0
![Page 41: IUniversité Montpellier II FRANCE Montpellier Montp CNRS ...girard/PDF/CoursM1_PDF/LogiqueSynchrone.pdf · Q1Q2 01 rtie E = 1 0 1 D2D1 D2 D1 D2 0 0 1 0 0 24 m. Synthèse Q1Q2 01](https://reader034.fdocument.pub/reader034/viewer/2022042122/5e9c9557c0d90e19461de2dc/html5/thumbnails/41.jpg)
Modélisation du cahier des charges
0/00/0 0/0 0/0
1/10/01/1 1/1
1/1
A A
1/10/1 0/1
0/11/0 1/0 1/0
A
0/1 0/1
Copyright © Epum/Lirmm41
![Page 42: IUniversité Montpellier II FRANCE Montpellier Montp CNRS ...girard/PDF/CoursM1_PDF/LogiqueSynchrone.pdf · Q1Q2 01 rtie E = 1 0 1 D2D1 D2 D1 D2 0 0 1 0 0 24 m. Synthèse Q1Q2 01](https://reader034.fdocument.pub/reader034/viewer/2022042122/5e9c9557c0d90e19461de2dc/html5/thumbnails/42.jpg)
Temps explicite / Partitionnement
Compteur Machine d’état
e St4t4
H
0 10
Pour t4=0
0/0
Pour t4=1
1/1
A B1
ImpairPairA B
0/0 0/1 1/0
PairImpairPair PairImpair
t4S
D Qet4’
Copyright © Epum/Lirmm42
![Page 43: IUniversité Montpellier II FRANCE Montpellier Montp CNRS ...girard/PDF/CoursM1_PDF/LogiqueSynchrone.pdf · Q1Q2 01 rtie E = 1 0 1 D2D1 D2 D1 D2 0 0 1 0 0 24 m. Synthèse Q1Q2 01](https://reader034.fdocument.pub/reader034/viewer/2022042122/5e9c9557c0d90e19461de2dc/html5/thumbnails/43.jpg)
Partitionnement
Réseau combinatoire
E
Q
S
combinatoireQn Qn+1
H
Bascules
E SRéseau
En Sn
Ré
En Sn
Réseau combinatoire
Bascules
Qn Qn+1
H
Réseau combinatoire
Bascules
Qn Qn+1
HH H
Machine 1 Machine 2
Copyright © Epum/Lirmm43
H
![Page 44: IUniversité Montpellier II FRANCE Montpellier Montp CNRS ...girard/PDF/CoursM1_PDF/LogiqueSynchrone.pdf · Q1Q2 01 rtie E = 1 0 1 D2D1 D2 D1 D2 0 0 1 0 0 24 m. Synthèse Q1Q2 01](https://reader034.fdocument.pub/reader034/viewer/2022042122/5e9c9557c0d90e19461de2dc/html5/thumbnails/44.jpg)
Partitionnement
Cahier des charges : On désire concevoir un système produisant un train de n impulsions à partir d’un signal Depun train de n impulsions à partir d un signal Dep
H
Dep
Out
Copyright © Epum/Lirmm44
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Partitionnement
HOUTOUT
SDep
H
H
DepDep
Out
S
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![Page 46: IUniversité Montpellier II FRANCE Montpellier Montp CNRS ...girard/PDF/CoursM1_PDF/LogiqueSynchrone.pdf · Q1Q2 01 rtie E = 1 0 1 D2D1 D2 D1 D2 0 0 1 0 0 24 m. Synthèse Q1Q2 01](https://reader034.fdocument.pub/reader034/viewer/2022042122/5e9c9557c0d90e19461de2dc/html5/thumbnails/46.jpg)
Partitionnement
H
Solution 1 (n petit)
Dep
OUT
SS
S=1S 1
Dep=1S=1
S=0Dep=0
D 0S=1
S=0
Dep=0Dep=0
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S=1S 0
Dep=1Dep=1
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Partitionnement
Solution 2 (n grand)H
Dep
O t
S
Out
S 0
Dep=0
RAZ Sync
Compteur/Décompteur
Machine d’état
Cn
Dep
S=0
Cn=0
Dep=1Dep=0
S
Cn=1D 0Décompteur Cn
S=1S=0
Cn=1Dep=1
Dep=0
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H Dep=1Dep=1
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Partitionnement
Cahier des charges : On désire concevoir un système produisant la séquence suivante : 0, 1, 2, 3, …, n-1, n, n-1, n-2, …, 3, 2, 1, 0, 1,séquence suivante : 0, 1, 2, 3, …, n 1, n, n 1, n 2, …, 3, 2, 1, 0, 1, 2, 3, …n.
Séq ence r > 2*n EtatsSéquenceur => 2*n Etats
Autre solution : Système à base de Compteur/décompteur
Up/Dn
Compteur/Décompteur
Machine d’état
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H
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Partitionnement
Up/DnUp/Dn
Compteur/Décompteur
Machine d’état
H
Cn 1
H
C 1
A/0 B/1
Cn-1 Cn-1C1 Cn-1
C1 D Q UpDn/0
C1
U D
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UpDn D=UpDn.Cn-1 + UpDn.C1