ISE から Vivado Design Suite への移行ガイドから Vivado Design Suite への...

ISE から Vivado Design Suite への移行ガイド

UG911 (v2014.3) 2014 年 10 月 1 日

本資料は表記のバージョンの英語版を翻訳したもので、内容に相違が生じる場合には原文を優先します。資料によっては英語版の更新に対応していないものがあります。日本語版は参考用としてご使用の上、最新情報につきましては、必ず最新英語版をご参照ください。

ISE-Vivado Design Suite 移行ガイド japan.xilinx.com 2UG911 (v2014.3) 2014 年 10 月 1 日

改訂履歴

次の表に、この文書の改訂履歴を示します。

日付バージョン改訂内容

2014 年 10 月 1 日 2014.3 • NGC フォーマットを UltraScale™ デバイスおよびそれ以降のデバイスの EDIF に移行することに関する情報を追加 (第 2 章の「ソースファイルの移行」を参照)

• 第 8 章の「ISE Data2MEM コマンドラインツール」セクションを追加

2014 年 4 月 2 日 2014.1 2014.1 リリース用に改訂

http://japan.xilinx.com

http://japan.xilinx.com/about/feedback.html?docType=User_Guides&docId=UG911&Title=Vivado%20Design%20Suite%20%3A%20ISE%20%26%2312363%3B%26%2312425%3B%20Vivado%20Design%20Suite%20%26%2312408%3B%26%2312398%3B%26%2331227%3B%26%2334892%3B%26%2312460%3B%26%2312452%3B%26%2312489%3B&releaseVersion=2014.3&docPage=2

目次

改訂履歴 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 2

第 1 章 : ISE Design Suite からの移行について概要 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 5

デザインフロー . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 5

第 2 章 : ISE Design Suite デザインの Vivado Design Suite への移行概要 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 6

XISE Project Navigator プロジェクトのインポート . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 6

PlanAhead ツールプロジェクトの変換 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 7

XST プロジェクトファイルのインポート . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 8

ソースファイルの移行 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 8

ISE Design Suite コマンドと Vivado Design Suite コマンドの対応 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 9

makefile の変換 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 13

メッセージの違い . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 17

レポートの違い . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 18

ログファイルの違い . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 19

第 3 章 : UCF 制約の XDC への移行概要 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 20

XDC と UCF 制約の違い . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 20

UCF と同等の XDC . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 21

制約の順序 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 21

PlanAhead ツールで UCF を XDC に変換 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 22

タイムグループ . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 23

タイミング制約 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 23

物理制約 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 28

第 4 章 : レガシ IP を含むデザインの Vivado Design Suite への移行概要 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 52

CORE Generator IP の Vivado Design Suite への移行 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 53

EDK IP の Vivado Design Suite への移行 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 54

Vivado Design Suite IP と ISE CORE Generator IP の違い . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 54

第 5 章 : XPS から IP インテグレーターへの移行概要 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 55

XPS と IP インテグレーターの機能比較 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 55

XPS のデザインを IP インテグレーター用に変換する際のヒント . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 56

Pcore の Vivado Design Suite プロジェクトへの移行 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 77

ロケーション制約の管理 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 77




第 6 章 : ISim Tcl の Vivado シミュレータ Tcl への移行Tcl コマンドの移行 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 78

シミュレーションライブラリのコンパイル . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 80

第 7 章 : ISE ChipScope Logic Analyzer の Vivado ラボツールへの移行概要 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 81

レガシ IP コアのサポート . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 82

ChipScope Pro Analyzer コアの互換性 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 83

第 8 章 : その他のコマンドラインツールの Vivado IDE への移行概要 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 86

ISE Partgen コマンドラインツールの移行 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 86

ISE Bitgen コマンドラインツール . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 89

ISE Speedprint コマンドラインツール . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 89

ISE PROMGen コマンドラインツール . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 89

ISE BSDLAnno コマンドラインツール . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 89

ISE Data2MEM コマンドラインツール . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 90

compxlib から compile_simlib への移行 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 90

付録 A : 廃止プリミティブ概要 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 91

付録 B : その他のリソースおよび法的通知ザイリンクスリソース . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 96

ソリューションセンター . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 96

参考資料 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 96

トレーニングリソース . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 97

法的通知 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 97





第 1 章

ISE Design Suite からの移行について

概要ISE® Design Suite は、ザイリンクスデバイスのすべてのジェネレーションに対して業界が認めたソリューションであり、 7 シリーズおよび Zynq®-7000 Soc All Programmable (AP SoC) デバイスをターゲットとするプロジェクトのデザインフローにも対応しています。

Vivado® Design Suite は、 Virtex®-7、 Kintex®-7、 Artix®-7 を含む 7 シリーズデバイス、 UltraScale™ アーキテクチャ、Zynq-7000 AP SoC デバイス、および UltraFast™ 設計手法をサポートし、特に大型で高集積のデザインで優れたツールパフォーマンスを発揮します。

ISE Design Suite および Vivado Design Suite のどちらでも 7 シリーズデバイスがサポートされるので、 Vivado DesignSuite に移行するタイミングはユーザーが決定できます。

Vivado Design Suite では、プロジェクトおよびソースファイルの Vivado Design Suite プロジェクトへのインポート機能および Tcl スクリプトへのコマンドマップが提供されており、前のデザインのすべてまたは一部をスムーズに再利用できます。

Tcl コマンドおよび構文については、『Vivado Design Suite Tcl コマンドリファレンスガイド』 (UG835) [参照 4] を参照してください。

Vivado 統合設計環境 (IDE) の [Tcl Console] ビューに次のコマンドを入力すると、 Tcl コマンドに関するヘルプ情報を表示できます。

<command_name> -help

デザインフロー

Vivado Design Suite は、さまざまな方法で起動できます。たとえば、非プロジェクトモードと呼ばれる Tcl スクリプ

トベースのコンパイル方法を使用して、ソースおよびデザインプロセスをユーザーが自分で管理できます。または、プロジェクトモードと呼ばれるプロジェクトベースの方法を使用して、プロジェクトおよびプロジェクト

ステータスによりデザインプロセスおよびデザインデータが自動的に管理されるようにすることもできます。どち

らの方法も、 Tcl スクリプトのバッチモードで実行できるほか、 Vivado IDE でインタラクティブに実行できます。異

なるデザインフローモードの詳細は、『Vivado Design Suite ユーザーガイド : デザインフローの概要』 (UG892) [参照 1] を参照してください。

このガイドでは、Vivado Design Suite の両方のデザインフローモードでの移行に関する注意事項および手順を説明します。



第 2 章

ISE Design Suite デザインの Vivado Design Suite への移行

概要この章では、 ISE® Design Suite デザインを Vivado® Design Suite に移行する方法を説明します。

Vivado Design Suite では、 Virtex クラスデバイスに対しては ISE Design Suite と同レベルのリターゲットが可能です。Spartan クラスデバイスに対しては、一部手動の移行作業が必要です。

XISE Project Navigator プロジェクトのインポートグラフィカルユーザーインターフェイス (GUI) である Vivado 統合設計環境 (IDE) を使用すると、次の手順で XISE プロジェクトファイルをインポートできます。

1. [File] → [New Project] をクリックします。

2. プロジェクト名および保存場所を選択します。

3. New Project ウィザードで [Imported Project] をオンにします。

4. [ISE] をオンにし、インポートする XISE ファイルを選択します。

重要 : Vivado Design Suite では、古い ISE Design Suite プロジェクト (.ise) ファイルはサポートされません。

プロジェクトファイルをインポートしたら、次の作業を実行します。

• インポート XISE サマリレポートを開き、インポートしたプロジェクトに関する重要な情報を確認します。

• 選択したデバイスで要件が満たされていることを確認します。満たされていない場合は新しいデバイスを選択します。 ISE プロジェクトに Vivado でサポートされている同等のデバイスがない場合は、デフォルトデバイスが選択されます。

• [Sources] ビューですべてのファイルが正しくインポートされていることを確認します。

デザインにユーザー制約ファイル (UCF) が含まれている場合は、サポートされていない制約ファイルとして表示されます。

重要 : デザインにタイミング制約または物理制約を適用するには、 UCF をザイリンクスデザイン制約 (XDC) フォーマットに変換する必要があります。詳細は、第 3 章「UCF 制約の XDC への移行」を参照してください。

Vivado Design Suite インターフェイスを使用したデザインの作成の詳細は、『Vivado Design Suite ユーザーガイド : システムレベルデザイン入力』 (UG895) [参照 2] を参照してください。




第 2 章 : ISE Design Suite デザインの Vivado Design Suite への移行

デザインフローの次の手順については、『Vivado Design Suite ユーザーガイド : デザインフローの概要』 (UG892) [参照 1] を参照してください。

制約の詳細は、『Vivado Design Suite ユーザーガイド : 制約の使用』 (UG903) [参照 3] を参照してください。

Tcl コマンドの詳細は、『Vivado Design Suite Tcl コマンドリファレンスガイド』 (UG835) [参照 4] を参照してください。

デザインプロパティの詳細は、『Vivado Design Suite プロパティリファレンスガイド』 (UG912) [参照 13] を参照してください。

PlanAhead ツールプロジェクトの変換PlanAhead™ ツールプロジェクトを Vivado IDE プロジェクトに変換するには、Vivado IDE で PlanAhead プロジェクトファイル (拡張子 .ppr) を開きます。ダイアログボックスが表示されたら、変換されたプロジェクトの新しいプロジェクト名と保存ディレクトリを指定します。

プロジェクトを変換すると、次が変更されます。

• 7 シリーズデバイスよりも前のデバイスをターゲットにしていたプロジェクトの場合、 Vivado Design Suite のデフォルトの 7 シリーズデバイスがターゲットになります。

• すべての run がリセットされます。 run はツールでデザインをインプリメントした後に生成されます。

• run ストラテジが Vivado Design Suite のデフォルトストラテジに置き換えられます。

• UCF ファイルはサポートされないので、 [Unsupported Constraints] フォルダーに移動されます。

注記 : パーティションを含むデザインの変換はサポートされません。

注記 : XPS を使用した Zynq®-7000 AP SoC のプロセッサデザインはサポートされていません。

重要 : Zynq デバイスおよび MicroBlaze™ プロセッサをターゲットにするデザインを含む新しいエンベデッドプロセッサデザインには、Xilinx Platform Studio (XPS) の代わりに Vivado IP インテグレーターを使用します。XPS は VivadoDesign Suite には統合されなくなりましたが、XPS で制約なしで作成された DCP および NGC ファイルは Vivado DesignSuite のソースファイルとしてサポートされます。





XST プロジェクトファイルのインポート既存または最新の ISE® Project Navigator プロジェクトファイル (.xise) または PlanAhead プロジェクトファイル(.ppr) がない場合は、XST (Xilinx Synthesis Technology) プロジェクトファイルを使用して初期設定を Vivado プロジェクトにインポートできます。 XST プロジェクトファイルをインポートするには、次の手順に従います。

1. [File] → [New Project] をクリックします。

2. プロジェクト名とディレクトリを選択します。

3. New Project ウィザードで [Imported Project] をオンにします。

4. [XST] をオンにし、 .xst 拡張子のプロジェクトファイルを選択します。

プロジェクトファイルをインポートしたら、次の作業を実行します。

• インポート XST サマリレポートを開き、インポートしたプロジェクトに関する重要な情報を確認します。

• 選択したデバイスで要件が満たされていることを確認します。満たされていない場合は新しいデバイスを選択します。 XST プロジェクトに Vivado Design Suite でサポートされている同等のデバイスがない場合は、デフォルトデバイスが選択されます。

• [Sources] ビューですべてのファイルが正しくインポートされていることを確認します。

デザインフローの次の手順については、『Vivado Design Suite ユーザーガイド : システムレベルデザイン入力』(UG895) [参照 1] を参照してください。

ソースファイルの移行Vivado IDE にプロジェクトをインポートしたり変換する際に、 Vivado Design Suite でサポートされているソースファイルもすべてプロジェクトに追加できます。

• IP : 既存の ISE Design Suite プロジェクトおよび IP は Vivado Design Suite プロジェクトおよび IP に移行できます。Vivado Design Suite では、インプリメンテーション中に ISE Design Suite の IP を使用できます。詳細は、第 4 章「レガシ IP を含むデザインの Vivado Design Suite への移行」を参照してください。

• ソースファイル : 回路図 (SCH) および Architecture Wizard (XAW) のソースファイルを除き、既存の ISE DesignSuite プロジェクトからのソースファイルはすべて Vivado Design Suite の新規プロジェクトに追加できます。たとえば、 CORE Generator™ ツールのプロジェクトファイル (.xco) およびネットリストファイル (.ngc) はデザインソースとして追加できます。

注記 : Vivado ツールでは、階層 NGC ファイルの使用はサポートされていません。

UltraScale™ デバイスおよびそれ以降のアーキテクチャでは、 NGC フォーマットのネットリストはサポートされません。既存のデザインに NGC ネットリストが含まれている場合、ターゲットを UltraScale デバイスに変更する前に、 NGC ネットリストを EDIF (Electronic Data Interchange Format) に変換する必要があります。NGC ネットリストを EDIF に変換するには、Vivado Design Suite を開き、Tcl コンソールに次のように入力します。

exec ngc2edif <name>.ngc <name>.edf

ここで、 <name> を NGC ネットリストの名前に置き換えます。このコマンドが正常に完了したら、生成された EDIF ファイルを NGC ファイルの代わりにプロジェクトに追加します。

• 制約 : デザインまたは IP に使用されているユーザー制約ファイル (UCF) を Vivado Design Suite で使用するには、ザイリンクスデザイン制約 (XDC) フォーマットに変換する必要があります。 UCF から XDC への移行については、このガイドの第 3 章「UCF 制約の XDC への移行」を参照してください。





注意 : 作業中の ISE® Design Suite プロジェクトを途中で Vivado Design Suite に移行しないでください。2 つの環境間では、デザイン制約およびスクリプトに互換性がありません。

ISE Design Suite コマンドと Vivado Design Suite コマンドの対応このセクションでは、Vivado Design Suite の非プロジェクトデザインフローモードで Tcl スクリプトを使用するユーザーを対象にしています。

デザインをインプリメントするための ISE Design Suite スクリプトを移行するには、 Tcl スクリプトを使用できます。ISE Design Suite と同様、 Vivado Design Suite のコンパイルフローでは、デザインが変換された後、変換されたデザインがデバイス特定のエレメントにマップされ、最適化され、配置配線されて、プログラム用の BIT ファイルが生成されます。

表 2-1 に、 2 つのデザインフローの主な違いを示します。

次の表に、 ISE Design Suite のコマンドとそれに対応する Vivado Design Suite の Tcl コマンドを示します。 Tcl コマンドは、次のいずれかの方法で実行できます。

• Vivado IDE の Tcl コンソール

• Tcl プロンプト (vivado -mode tcl)

• バッチスクリプト (vivado -mode batch -source my.tcl)

表 2-1 : ISE Design Suite デザインフローと Vivado Design Suite デザインフローの違い

ISE Design Suite Vivado Design Suite

個別のコマンドラインアプリケーションシェルの Tcl コマンド

XCF/NCF/UCF/PCF 制約 XDC タイミングおよび物理制約

デザイン制約 (タイミングまたは物理) はフローの初期段階でのみ適用

制約 (タイミングまたは物理) は、フローのどの段階でも適用、変更、削除可能

複数のデータベースファイル (NGC、NGD、NCD)が必要

単一のデザインデータベース (拡張子 .dcp のチェックポイント ) をフローのどの段階でもオンデマンドで書き出し可能

アプリケーションによりレポートを生成レポートは、該当するものであれば、フローのどの段階でもオンデマンドで生成可能





ISE Design Suite と Vivado Design Suite で使用されるアルゴリズムは異なるため、 2 つのツールフロー間で完全に 1:1で対応しているわけではありません。表 2-3 は、 2 つのインプリメンテーションフロー間でよく使用されるオプションの対応を示しています。

表 2-2 : ISE Design Suite コマンドと Vivado Design Suite の Tcl コマンド

ISE Design Suite コマンド Vivado Design Suite の Tcl コマンド

xst read_verilog

read_vhdl

read_xdc

synth_design

注記 : この順番でコマンドを実行する必要があります。

ngdbuild read_edif

read_xdc

link_design

注記 : これらのコマンドは、サードパーティ合成ツールからインポートする場合に必要です。 synth_design を使用する場合は、この手順は必要ありません。

注記 : 非プロジェクトフローを使用する場合は、 read_edif コマンドを使用し

て NGC ファイルを含める必要があります。

map opt_design

power_opt_design (オプション)place_design

phys_opt_design (オプション)

par route_design

trce report_timing

report_timing_summary

xpwr read_saif

report_power

drc report_drc

netgen write_verilog

write_vhdl

write_sdf

bitgen write_bitstream

xinfo report_environment

表 2-3 : ISE と Vivado のインプリメンテーションフローの対照表


ngdbuild -p partname link_design -part

ngdbuild -a (パッドを挿入) synth_design -no_iobuf (バッファーを挿入しない)

ngdbuild -u (未展開のブロックを許可) デフォルトでイネーブル、クリティカル警告メッセージを表示

ngdbuild -quiet link_design -quiet

map -detail opt_design -verbose





* -directive オプションの詳細は、 Tcl のヘルプを参照してください。

Tcl コマンド情報の入手

デザインのインプリメンテーションおよび解析に使用可能なその他の Tcl コマンドの詳細は、『Vivado Design Suite Tclコマンドリファレンスガイド』 (UG835) を参照してください。 Tcl コマンドプロンプトでヘルプを表示するには、次のコマンドを入力します。

• help <command>

• <command> -help

Tcl コマンドのカテゴリに関するヘルプを表示するには、次のコマンドを入力します。

• help (カテゴリがリストされる)

• help -category <category>

注記 : 対話型ヘルプにはオートコンプリート機能があり、大文字/小文字は区別されないので、 end と EndGroup はTcl では同じカテゴリになります。コマンドやカテゴリのヘルプを表示する場合は、すべて小文字で入力してオートコンプリート機能を使用すると（「endgroup」と入力する代わりに「end」と入力するなど)、時間の節約になります。

map -lc auto 不要 (Vivado では、よりよい配線性および QoR を達成するため、使用されるエリアは小さくなる )

map -logic_opt opt_design、 phys_opt_design

map -mt place_design で Linux では 4 つ、Windows では 2 つのコアを使用してマルチスレッドを自動的に実行

map -ntd place_design -non_timing_driven

map -ol place_design -directive *

map -power power_opt_design

map -u link_design -mode out_of_context、 opt_design -retarget (定数の伝搬をスキップしてスイープ)

par -pl place_design -directive *

par -rl route_design -directive *

par -mt route_design で Linux では 4 つ、Windows では 2 つのコアを使用してマルチスレッドを自動的に実行

par -k (既存の配置配線を保持) route_design のデフォルト

par -nopad report_io (パッドレポートを生成)

par -ntd route_design -no_timing_driven

表 2-3 : ISE と Vivado のインプリメンテーションフローの対照表 (続き)






コマンドラインの例

次に、 run.cmd ファイルに入力可能な典型的な ISE Design Suite コマンドライン run の例を示します。その後、run.tcl ファイルに入力可能な Vivado Design Suite の Tcl コマンドを使用した同じ run を示します。

例 1 : ISE Design Suite コマンドの Vivado Design Suite の Tcl コマンドへの変換

ISE Design Suite コマンドライン

xst -ifn design_top.xst

#-ifn (input file name with project settings and options)ngdbuild -sd .. -dd . -p xc7v585tffg1157-2 -uc design_top.ucf design_top.ngd

#-sd (search directory), -dd (destination directory), -p (part), -uc (UCF#file)map -xe c -w -pr b -ol high -t 2 design_top_map.ncd design_top.pcf#-xe c (extra effort), -w (overwrite existing file), -pr b (push registers#into IOBs), -ol (overall effort), -t (placer cost table)par -xe c -w -ol high -t 2 design_top_map.ncd design_top.ncd#-xe c (extra effort), -w (overwrite existing file), -ol (overall effort), -t#(placer cost table)trce -u -e 10 design_top.ncd design_top.pcf#-u (report uncovered paths), -e (generate error report)bitgen –w design_top.ncd design_top.pcf

同様の Vivado Design Suite Tcl コマンド

set design_name design_top#read inputsread_verilog { $design_name.v source2.v source3.v }read_vhdl -lib mylib { libsource1.vhdl libsource2.vhdl }read_xdc $design_name.xdc#run flow and save the databasesynth_design -top $design_name -part xc7v585tffg1157-21write_checkpoint -force ${design_name}_post_synth.dcpopt_designplace_designwrite_checkpoint -force ${design_name}_post_place.dcpreport_utilization –file post_place_util.txtroute_design#Reports are not generated by defaultreport_timing_summary –file post_route_timing.txt#Save the database after post routewrite_checkpoint -force ${design_name}_post_route.dcp#Check for DRCreport_drc -file post_route_drc.txt# Write Bitstreamwrite_bitstream -force ${design_name}.bit





例 2 : サードパーティ合成用の Vivado Design Suite Tcl コマンド (EDIF で開始)

set design_name design_top#read inputsread_edif { source1.edf source2.edf $design_name.edf }read_xdc $design_name.xdclink_design –part xc7v585tffg1157-2 –top $design_name#Reports are not generated by defaultreport_timing_summary –file post_synth_timing_summ.txtopt_designplace_designwrite_checkpoint -force ${design_name}_post_place.dcpreport_utilization –file post_place_util.txtroute_design#Reports are not generated by defaultreport_timing_summary –file post_route_timing.txt _summ.txt#Save the database after post routewrite_checkpoint -force ${design_name}_post_route.dcp#Check for DRCreport_drc -file post_route_drc.txt# Write Bitstreamwrite_bitstream -force ${design_name}.bit

makefile の変換makefile は、 make コマンドによって参照されるテキストファイルで、 make コマンドによるプログラムのコンパイル方法およびリンク方法を制御します。 makefile には、アクションをいつ実行するかを指定するルールや、ソースレベルおよびビルド順などの情報が含まれます。コンパイルコマンドのシーケンスを決定するため、 makefile で依存ファイルのタイムスタンプがチェックされます。次に、 makefile の記述例を示します。

例 : ISE Design Suite の makefile を Vivado Design Suite の makefile に変換

ISE Design Suite で使用する makefile の例

DESIGN = testDEVICE = xc7v585tffg1157-2UCF_FILE = ../Src/${DESIGN}.ucfEDIF_FILE = ../Src/${DESIGN}.edf

# Make all runs to place & routeall : place_n_route

# bitstream : Creates device bitstreambitstream : ./${DESIGN}.bit

# place_n_route: Stops after place and route for analysis prior to bitstream generationplace_n_route : ${DESIGN}.ncd

# translate: Stops after full design elaboration for analysis and floorplanning prior to place and route step





translate : ${DESIGN}.ngd

# Following executes the ISE run

${DESIGN}.bit : ${DESIGN}.ncdbitgen -f ${DESIGN}.ut ${DESIGN}.ncd

${DESIGN}.ncd : ${DESIGN}_map.ncdpar -w -ol high ${DESIGN}_map.ncd ${DESIGN}.ncd ${DESIGN}.pcf

${DESIGN}_map.ncd : ${DESIGN}.ngdmap -w -ol high -o ${DESIGN}_map.ncd ${DESIGN}.ngd ${DESIGN}.pcf

${DESIGN}.ngd : ${EDIF_FILE} ${UCF_FILE}ngdbuild -uc ${UCF_FILE} -p ${DEVICE} ${EDIF_FILE} ${DESIGN}.ngd

# Clean up all the files from the Vivado runclean : rm -rf *.ncd *.ngd *.bit *.mrp *.map *.par *.bld *.pcf *.xml *.bgn *.html \

*.lst *.ngo *.xrpt *.unroutes *.xpi *.txt *.pad *.csv *.ngm xlnx_auto* \ _xmsgs *.ptwx

# Tar and compress all the filestar : tar -zcvf ${DESIGN}.tar.gz *.ncd *.ngd *.mrp *.map *.par *.bld *.pcf *.bgn \

Makefile

Vivado Design Suite で使用する同等の makefile

DESIGN = testDEVICE = xc7v585tffg1157-2XDC_FILE = ../Src/${DESIGN}.xdcEDIF_FILE = ../Src/${DESIGN}.edf

# Make all runs to place & routeall : place_n_route

# bitstream : Creates device bitstreambitstream : ./${DESIGN}.bit

# place_n_route: Stops after place and route for analysis prior to bitstream generationplace_n_route : ./${DESIGN}_route.dcp

# translate: Stops after full design elaboration and initial optimization for analysis and floorplanning prior to place and route steptranslate : ./${DESIGN}_opt.dcp

# Following calls Tcl files for each desired portion of the Vivado run# Design checkpoint files and bit file used for dependency management

./${DESIGN}.bit : ./run_vivado_place_n_route.tcl ./${DESIGN}_route.dcpvivado -mode batch -source run_vivado_bitstream.tcl -tclargs ${DESIGN}

./${DESIGN}_route.dcp : ./run_vivado_place_n_route.tcl ./${DESIGN}_opt.dcpvivado -mode batch -source run_vivado_place_n_route.tcl -tclargs \

${DESIGN}





./${DESIGN}_opt.dcp : ./run_vivado_opt.tcl ${EDIF_FILE} ${XDC_FILE}vivado -mode batch -source run_vivado_opt.tcl -tclargs ${DESIGN} ${DEVICE} ${EDIF_FILE} ${XDC_FILE}

# Clean up all the files from the Vivado runclean : rm -f *.jou *.log *.rpt *.dcp *.bit *.xml *.html

# Tar and compress all the filestar : tar -zcvf ${DESIGN}.tar.gz *.jou *.log *.rpt *.dcp *.tcl Makefile

Vivado Design Suite の makefile に関連した Tcl ファイル

run_vivado_opt.tcl

# Gathering TCL Argsset DESIGN [lindex $argv 0]set DEVICE [lindex $argv 1]set EDIF_FILE [lindex $argv 2]set XDC_FILE [lindex $argv 3]

# Reading EDIF/NGC fileread_edif ../Src/${DESIGN}.edf

# Linking Designlink_design -part ${DEVICE} -edif_top_file ../Src/${DESIGN}.edf

# Running Logic Optimizationopt_design

# Adding Constraintsread_xdc ${XDC_FILE}

# Saving Runwrite_checkpoint -force ./${DESIGN}_opt.dcp

# Creating opt reportsreport_utilization -file ${DESIGN}_utilization_opt.rptreport_timing_summary -max_paths 10 -nworst 1 -input_pins -report_io -file ${DESIGN}_io_opt.rptreport_clock_interaction -file ${DESIGN}_clock_interaction_opt.rpt

exit





run_vivado_place_n_route.tcl

# Gathering TCL Argset DESIGN [lindex $argv 0]

read_checkpoint ./${DESIGN}_opt.dcplink_design# Placing Designplace_designwrite_checkpoint -force ./${DESIGN}_place.dcp

# Routing Designroute_design

# Saving Runwrite_checkpoint -force ./${DESIGN}_route.dcp

# Creating route reportsreport_timing_summary -max_paths 10 -nworst 1 -input_pins -report_drc -file ${DESIGN}_drc_route.rpt

exit

run_vivado_bitstream.tcl

# Gathering TCL Arg

set DESIGN [lindex $argv 0]

read_checkpoint ./${DESIGN}_route.dcp

# Create bitstream

write_bitstream -force ${DESIGN}.bit

exit

注記 : このフローは終了し、 makefile で定義された処理が Vivado ツールで再開されます。これにより make 構造から実行を制御しやすくはなりますが、ソフトウェアを一度終了して再起動し、定義された各手順でデザインが読み込み直されるため、実行時間の点では効率的ではありません。 makefile による制御よりランタイムを重視する場合は、この実行全体を Tcl で構築すると、手順から次の手順に移行するときにデザインがメモリに保持されるので、実行時間が短縮されます。





メッセージの違いVivado Design Suite では、 ISE Design Suite と同じ ID 付きの情報、警告、エラーメッセージ (例 : ngdbuild:604) が使用されます。アプリケーションでは、HDL-189 などの固有の ID 番号が付いたメッセージが表示されます。Vivado DesignSuite には、ステータスとクリティカル警告の 2 種類の新しいメッセージが含まれます。

• ステータスは実行中のツールプロセスについての情報を表示します。

• Vivado Design Suite のクリティカル警告は ISE Design Suite のエラーと同じですが、Vivado デザインプロセスが中断しない点が異なります。デザインのクリティカル警告はビットストリーム生成 (write_bitstream) 段階でエラーになり、デザインプロセスを停止します。

推奨 : デザインを続行する前にクリティカル警告を解決するようにしてください。

表 2-4 に、 Vivado Design Suite の 5 つのメッセージタイプと、ユーザーの対処が必要かどうか、およびメッセージの目的を示します。

表 2-4 : Vivado Design Suite のメッセージタイプ

タイプ対処目的

STATUS 不要デザインプロセスに関する一般的なステータスおよびフィードバックを示します。

STATUS メッセージは INFO メッセージと同じですが、重要度およびメッセージ ID タグは含まれません。

INFO 不要デザインプロセスに関する一般的なステータスおよびフィードバックを示します。 INFO メッセージは STATUS メッセージと同じですが、フィルター処理や検索のために重要度およびメッセージ ID タグが含まれています。

WARNING オプション制約または仕様が意図どおりに適用されていないために、デザイン結果が最適なものにならない可能性があることを示します。プロセスは完了するまで続行され、有効な結果が生成されます。

CRITICAL WARNING 推奨ハードウェアが正しく動作しない可能性があり、後のフローで ERRORになる可能性があることを示します。プロセスは ERROR が発生するまで続行されます。

ERROR 必要デザイン結果が使用できないものになり、ユーザーが対処しないと解決されない問題を示します。プロセスをこれ以上続行することはできません。





レポートの違いISE Design Suite では、デザインフローで各アプリケーションが実行されるとレポートが自動的に生成されます。生成されるレポートの一部は次のとおりです。

• xst の .syr

• ngdbuild の .bld

• map の .mrp

• par の .par

• trce の .twr

• xpwr の .pwr

Vivado Design Suite では、どのデザイン段階でもレポートを生成できます。オンデマンドでレポートを作成する利点は次のとおりです。

• より優れたランタイム : 必要なときにのみレポートを作成できるので、ランタイムを管理しやすくなります。

• 多数のレポート : デザインフローのどの段階ででもレポートを生成できるので、多数のレポートを利用できます。たとえば、合成後、最適化後、配線後にデザインのリソース使用率レポートを生成して、最新情報を確認できます。

Vivado IDE でプロジェクトモードを使用する場合は、自動的に決まった数のレポートが生成され、 [Reports] ビューに表示されます。

Tcl コマンドまたはスクリプトを使用した非プロジェクトモードを使用する場合、Tcl レポートコマンドを追加して、メモリ内のデザインに対して必要な段階のレポートが生成されるようにする必要があります。

特定の report_* コマンドを使用して、使用率、タイミング、 DRC 結果などのさまざまなタイプの情報をレポートできます。デフォルトでは、レポートはツールのログウィンドウと vivado.log ファイルに出力されますが、ファイルに出力することも可能です。レポートのリストとその説明は、 Tcl コマンドプロンプトで「help -categoryreport」と入力すると表示されます。

ヒント : ISE の xinfo コマンドは、 Vivado では report_enviroment Tcl コマンドに置き換えられています。

表 2-5 に、 ISE Design Suite のレポート情報に対応する Vivado Design Suite のレポートコマンドを示します。

表 2-5 : ISE Design Suite のレポートと Vivado Design Suite のレポート

ISE Design Suite の情報 (レポート ) Vivado Design Suite コマンド

使用率情報 (.syr、 .mrp、 .par) report_utilization、report_clock_utilization

I/O 情報 (.pad) report_io

タイミング情報 (.par、 .twr) report_timing、 report_timing_summary

消費電力情報 (.pwr) report_power





ログファイルの違い ISE Design Suite ツールでは、個々のコマンドログファイルにステータスおよび出力情報が生成されます。たとえば、マップの出力ステータスと進捗状況は .map ファイルに、 PAR (配置配線) の出力は .par に保存されます。

Vivado Design Suite では、すべてのツールコマンドおよび出力を記録するログファイルが 1 つ使用されます。このファイルの名前はデフォルトでは vivado.log ですが、-log オプションを使用して変更できます。Vivado Design Suiteのログファイルには、フェーズごとにフローの進捗状況が表示されます。各フェーズには、名前と番号、 1 行のパフォーマンスサマリが含まれます。次に例を示します。

report_timing: Time (s): cpu = 00:03:57 ; elapsed = 00:03:55 . Memory (MB): peak = 6526.066 ; gain = 64.125

説明 :

° cpu : すべてのプロセッサの総ランタイム

° elapsed : プロセスの実行に実際にかかった時間

° peak : その特定のデザイン段階までの最大メモリ使用量

° gain : 最大メモリ使用量に追加されるそのデザイン段階のメモリ使用量。たとえば上記の例では、report_timing により最大メモリ使用量に 64.125MB が追加されています。




第 3 章

UCF 制約の XDC への移行

概要Vivado® 統合設計環境 (IDE) では、 ISE® Design Suite で使用されていたユーザー制約ファイル (UCF) の制約はサポートされません。

重要 : UCF 制約を含むデザインを移行する場合は、ザイリンクスデザイン制約 (XCF) フォーマットに変換する必要があります。

• XDC 制約の詳細は、『Vivado Design Suite ユーザーガイド : 制約の使用』 (UG903) [参照 3] を参照してください。

• UCF 制約の詳細は、『制約ガイド』 (UG625) を参照してください。

• タイミングの詳細は、次の資料を参照してください。

° 『Vivado Design Suite ユーザーガイド : デザイン解析およびクロージャテクニック』 (UG906) [参照 7]

UCF と同様に、 XDC は次の制約で構成されています。

• タイミング制約 : XDC タイミング制約は、 Synopsys デザイン制約 (SDC) に基づいています。

• 物理制約

重要 : 22 ページの「PlanAhead ツールで UCF を XDC に変換」に説明されている方法は、 I/O などの物理制約の変換に適しています。タイミング制約は、最初から作成し直すことをお勧めします。

XDC と UCF 制約の違いXDC 制約と UCF 制約の基本的な違いは、次のとおりです。

• XDC はシーケンシャル言語で、明確な優先順位規則があります。

• UCF は通常ネットに適用されますが、 XDC は通常ピン、ポート、およびセルオブジェクトに適用されます。

• UCF の PERIOD 制約と XDC の create_clock コマンドは必ずしも同じではないので、タイミング結果が異なることもあります。

• デフォルトの UCF では、非同期クロックグループ間のタイミングは解析されませんが、 XDC では set_clock_groups 制約が設定されていない限り、すべてのクロックが関連していると考慮され、タイミングが解析されます。

• XDC では、同じオブジェクトに複数のクロックを存在させることが可能です。




第 3 章 : UCF 制約の XDC への移行

UCF と同等の XDC詳細は、次の資料を参照してください。

• 『Vivado Design Suite ユーザーガイド : 制約の使用』 (UG903) [参照 3]

• 『Vivado Design Suite Tcl コマンドリファレンスガイド』 (UG835) [参照 4]

• 『Vivado Design Suite プロパティリファレンスガイド』 (UG912) [参照 13]

表 3-1 に、 UCF 制約と同等の XDC コマンドを示します。

制約の順序デザインで XDC ファイルを 1 つ使用する場合でも複数使用する場合でも、制約は次の順序で指定することをお勧めします。

## タイミングアサーションセクション# プライマリクロック# 仮想クロック# 生成クロック# クロックグループ# 入力および出力遅延制約

## タイミング例外セクション (優先順に記述)# フォルスパス# 最大遅延/最小遅延# マルチサイクルパス# ケース解析# タイミングのディスエーブル

## 物理制約セクション# ファイルのどこに配置しても可、タイミング解析の前か後が理想的# または別の XDC ファイルに保存

表 3-1 : UCF 制約と同等の XDC コマンド

UCF SDC

TIMESPEC PERIOD create_clock

create_generated_clock

OFFSET = IN <x> BEFORE <clk> set_input_delay

OFFSET = OUT <x> BEFORE <clk> set_output_delay

FROM:TO "TS_"*2 set_multicycle_path

FROM:TO set_max_delay

TIG set_false_path

NET "clk_p" LOC = AD12 set_property LOC AD12 [get_ports clk_p]

NET "clk_p" IOSTANDARD = LVDS set_property IOSTANDARD LVDS [get_ports clk_p]





PlanAhead ツールで UCF を XDC に変換PlanAhead™ ツールで UCF 制約を含む ISE Design Suite または PlanAhead プロジェクトを開くと、UCF 制約を XDC に変換できます。

デザインをデータベースに読み込む際に、 write_xdc コマンドを入力すると、 UCF 制約の大部分を変換できます。ただし、この出力ファイルを確認し、一部の制約を手動で XDC に変換して、すべてのデザイン制約を正しいものにする必要があります。

Tcl コマンド write_xdc を使用するには、合成済みのネットリストと UCF ファイルを開いておく必要があります。PlanAhead ツールで次の操作を実行します。

1. UCF 制約を含むプロジェクトを開きます。

2. [Open Synthesized Design] をクリックします。

3. Tcl コンソールに次を入力します。

write_xdc <filename>.xdc

write_xdc コマンドは、ファイルコンバーターではありません。デザインに適用することができた制約を XDC ファイルとして記述するコマンドです。出力される XDC ファイルには、次のものが含まれています。

• 変換された各 UCF 制約の UCF ファイル名と行番号を含むコメント

• 変換されなかった制約に対するコメント

重要 : 制約が変換できなかったことを示すクリティカル警告メッセージを確認してください。

この変換は、 XDC ベースの制約に移行する際の開始点としてのみ使用してください。

推奨 : XDC タイミング制約は、変換プロセスを使用せずに作成してください。 UCF と XDC の根本的な違いのため自動化では最適な結果を得ることはできません。

• 物理制約および基本的なタイミング制約の変換には、PlanAhead ツールを使用して UCF ファイルを変換するのが最適です。単純なクロック定義および I/O 遅延のタイミング制約は通常うまく変換できます。

重要 : タイミング例外は手動で変換してください。多くは変換できず、変換できたとしても最適なものにならない可能性があります。

• Vivado IDE (XDC/SDC) と ISE Design Suite (UCF) のタイミング制約には根本的な違いがあるので、直接変換することは不可能です。このため、 UCF 制約を評価し直す必要があります。 XDC では、別の制約方法の方が適している場合があります。変換はエラボレート済み RTL デザインで実行できますが、典型的な UCF で参照されるオブジェクトの多くはこの段階では存在しないので、データベースには適用されません。

• データベースに適用された制約のみが XDC として出力されます。このため、通常エラボレート済み RTL デザインから変換できるのは、単純なクロックおよび I/O 遅延のみです。





タイムグループ INST/TNM および TIMESPEC と同じ効果を達成するには、 Tcl のタイミング例外を使用できます。次にその例を示します。

UCF の例 :

INST "DUT/BLOCK_A/data_reg[*]” TNM = "from_data_reg_0"; INST "DUT/BLOCK_A/addr_reg[*]” TNM = "from_data_reg_0"; INST "DUT/BLOCK_B/data_sync[*]” TNM = "to_data_reg_0"; INST "DUT/BLOCK_B/addr_sync[*]” TNM = "to_data_reg_0"; TIMESPEC "TS_MCP" = FROM "from_data_reg_0" TO "to_data_reg_0" TS_FSCLK * 3;

Tcl を使用した場合 :

set from_data_reg_0 [get_cells {DUT/BLOCK_A/data_reg[*] DUT/BLOCK_A/addr_reg[*]}]; set to_data_reg_0 [get_cells {DUT/BLOCK_B/data_sync[*] DUT/BLOCK_B/addr_sync[*]}]; set_multicycle_path -setup 3 -from $from_data_reg_0 -to $to_data_reg_0; set_multicycle_path -hold 2 -from $from_data_reg_0 -to $to_data_reg_0;

タイミング制約このセクションでは、 ISE Design Suite のタイミング制約と、それに対応する Vivado Design Suite の XDC タイミング制約を示します。各制約に対して、 UCF の記述例と同等の XDC 記述例を示します。

デザインの境界 (ポートなど) に直接接続されていないネットにクロックを作成する方法は、UCF と XDC で異なります。XDC では、ネット上でプライマリクロックを create_clock を使用して定義した場合、ソースポイントはネットの駆動ピンになります。

このポイントよりも前のクロック挿入遅延は無視されます。このため、このクロックとほかの関連クロックとのタイミングを解析するときにスキューが正確にならず、問題となることがあります。

Tcl コマンド create_clock の使用

create_clock コマンドは、クロックツリーの開始点 (入力ポート、 GT クロック出力ピンなど) で使用し、デザインの真ん中では使用しないでください。デザインの真ん中では、生成クロックのみを作成します。

クロック制約

周期UCF の例 NET "clka" TNM_NET = "clka";

TIMESPEC "TS_clka" = PERIOD "clka" 13.330 ns HIGH 50.00%;

XDC の例 create_clock -name clka -period 13.330 -waveform {0 6.665}[get_ports clka]





OFFSET IN

デューティサイクルが 50% 以外の場合の PERIOD 制約UCF の例 NET "clka" TNM_NET = "clka";

TIMESPEC "TS_clka" = PERIOD "clka" 13.330 ns HIGH 40.00%;

XDC の例 create_clock -name clka -period 13.330 -waveform {0 5.332} [get_portsclka]

生成クロック制約UCF の例 NET "gen_clk" TNM_NET = "gen_clk";

TIMESPEC "TS_gen_clk" = PERIOD "gen_clk" "TS_clka" * 0.500 HIGH 50.00%;

XDC の例 create_generated_clock -source [get_ports clka] -name gen_clk-multiply_by 2 [get_ports gen_clk]

LOW キーワードを含む PERIOD 制約UCF の例 NET "clka" TNM_NET = "clka";

TIMESPEC "TS_clka" = PERIOD "clka" 13.330 ns LOW 50.00%;

XDC の例 create_clock -name clka -period 13.330 -waveform {6.665 13.330}[get_ports clka]

ネットの PERIOD 制約UCF の例 NET "clk_bufg" PERIOD = 10 ns;

XDC の例 create_clock -name clk_bufg -period 10 -waveform {0 5} [get_pinsclk_bufg/O}

注記 : クロックを bufg/O に定義する特別の理由がない場合は、アップストリームの最上位ポートで定義してください。

BEFOREUCF の例 OFFSET = IN 8 BEFORE clka;

XDC の例 set_input_delay -clock clka 2 [all_inputs]

注記 : この例では、クロック周期は 10ns であると想定しています。

AFTERUCF の例 OFFSET = IN 2 AFTER clka;



入力ポートネットの BEFOREUCF の例 NET enable OFFSET = IN 8 BEFORE clka;

XDC の例 set_input_delay 2 [get_ports enable]






OFFSET OUT

入力ポートバスの BEFOREUCF の例 INST "processor_data_bus[*]" TNM = "processor_bus";

TIMEGRP "processor_bus" OFFSET = IN 8ns BEFORE "clka";

XDC の例 set_input_delay 2 [get_ports {processor_data_bus[*]}]

注記 : オフセットはポートのみに適用されます。

タイムグループへ

UCF の例 INST "input_ffs[*]" TNM = "input_ffs";

OFFSET = IN 8ns BEFORE "clka" TIMEGRP "input_ffs";

XDC の例手動変換が必要です。詳細は、 23 ページの「タイムグループ」を参照してください。

FALLING/RISING (立ち下がり /立ち上がりエッジ)UCF の例 OFFSET = IN 8ns BEFORE "clka" FALLING;



LOW/HIGH キーワード

UCF の例 OFFSET = IN 8ns BEFORE "clka" HIGH;

XDC の例手動変換が必要です。

注記 : HIGH/LOW キーワードは、 RISING/FALLING の以前のキーワードです。RISING/FALLING を使用することを推奨します。

VALID キーワード

UCF の例 OFFSET = IN 1ns VALID 2ns BEFORE clka;

XDC の例 set_input_delay -clock clka -max 9 [all_inputs]

set_input_delay -clock clka -min 1[all_inputs]

注記 : この例では、クロック周期は 10ns であると想定されます。

AFTERUCF の例 OFFSET = OUT 12 AFTER clkc;

XDC の例 set_output_delay -clock clkc 8 [all_outputs]


BEFOREUCF の例 OFFSET = OUT 8 BEFORE clkc;

XDC の例 set_output_delay -clock clkc 8 [all_outputs]






.

FROM:TO 制約

通常、UCF の FROM:TO 制約は XDC の set_max_delay または set_min_delay 制約に変換され、デザインによって -from、 -to、および -through オプションが付きます。

UCF 制約には同等の XDC 制約が使用されます。ほとんどの UCF 制約はネットを基準としていますが、 XDC 制約はポートおよびピンに対して作成する必要があります。

これらの制約に役立つ XDC コマンドは all_fanout、 get_cells、 get_pins などで、 -from、 -to、 -throughオプションも有益です。

出力ネット

UCF の例 NET out_net OFFSET = OUT 12 AFTER clkc;

XDC の例 set_output_delay 8 [get_port out_net]


出力のグループ

UCF の例 TIMEGRP outputs OFFSET = OUT 12 AFTER clkc;

XDC の例 set_output_delay -clock clkc 8 [get_ports outputs*]


タイムグループから

UCF の例 OFFSET = OUT 1.2 AFTER clk TIMEGRP from_ffs;


FALLING/RISING (立ち下がり /立ち上がりエッジ) キーワード UCF の例 OFFSET = OUT 12 AFTER clkc FALLING;

XDC の例 set_output_delay -clock clkc -clock_fall 8 [all_outputs]

LOW キーワード

UCF の例 OFFSET = OUT 12 AFTER clkc LOW;


注記 : HIGH/LOW キーワードは、 RISING/FALLING の以前のキーワードです。RISING/FALLING を使用することを推奨します。

REFERENCE_PIN UCF の例 TIMEGRP mac_ddr_out;

OFFSET = OUT AFTER clk REFERENCE_PIN clk_out RISING;


注記 : REFERENCE_PIN を使用すると、 TRACE でバススキューレポートが出力されますが、Vivado Design Suite ではこの機能はサポートされていません。

エリアグループへのタイミンググループの割り当てUCF の例 TIMEGRP clock_grp = AREA_GROUP clock_ag;

XDC の例 XDC ではこの制約はサポートされません。





EXCEPTUCF の例 TIMEGRP my_group = FFS EXCEPT your_group;


グループ間UCF の例 TIMESPEC TS_TIG = FROM reset_ff TO FFS TIG;

XDC の例手動変換が必要です。目的のパスを含む set_false_path を作成します。

ネットで指定UCF の例 NET reset TIG;

XDC の例 set_false_path -through [get_nets reset]

プライマリリセットポートを検索して使用する方法の方が適切です。set_false_path -from [get_ports reset_port]

インスタンスで指定UCF の例 INST reset TIG;

XDC の例 set_false_path -from [get_cells reset]

set_false_path -through [get_cells reset]

set_false_path -to [get_cells reset]

ピンで指定UCF の例 PIN ff.d TIG;

XDC の例 set_false_path -to [get_pins ff/D]

set_false_path -from [get_pins ff/C]

set_false_path -through [get_pins lut/I0]

特定のタイミング制約UCF の例 NET reset TIG = TS_fast TS_even_faster;


注記 : 制約特定の TIG では、ネットを介するタイミングがディスエーブルになりますが、参照される 2 つの制約の解析でのみです。

MAXSKEWUCF の例 NET local_clock MAXSKEW = 2ns;


MAXDELAYUCF の例 NET local_clock MAXDELAY = 2ns;






物理制約このセクションでは、 ISE Design Suite の物理制約と、それに対応する Vivado Design Suite の XDC 物理制約を示します。各制約に対し、次の情報が含まれます。

• ターゲットオブジェクトタイプ

• 制約値のデータ型

• UCF の例

• 同等の XDC の例

詳細は、次の資料を参照してください。

• 『Vivado Design Suite ユーザーガイド : 制約の使用』 (UG903) [参照 3]


• 『Vivado Design Suite プロパティリファレンスガイド』 (UG912) [参照 13]

配置制約

AREA_GROUP RANGE

AREA_GROUP適用オブジェクトセル

制約値文字列

UCF の例 INST bmg0 AREA_GROUP = AG1;

XDC の例 create_pblock ag1; add_cells_to_pblock [get_pblocks ag1] [get_cells [list bmg0]]

SLICE適用オブジェクトエリアグループおよび Pblock

制約値 SLICE_XnYn[:SLICE_XnYn]

UCF の例 AREA_GROUP AG1 RANGE = SLICE_X0Y44:SLICE_X27Y20;

XDC の例 resize_pblock [get_pblocks ag1] -add {SLICE_X0Y44:SLICE_X27Y20}

RAMB18適用オブジェクトエリアグループおよび Pblock

制約値 RAMB18_XnYn:RAMB18_XnYn

UCF の例 AREA_GROUP AG1 RANGE = RAMB18_X0Y86:RAMB18_X3Y95;

XDC の例 resize_pblock [get_pblocks ag1] -add {RAMB18_X0Y86:RAMB18_X3Y95}





RAMB36適用オブジェクトエリアグループおよび Pblock

制約値 RAMB36_XnYn:RAMB36_XnYn

UCF の例 AREA_GROUP AG1 RANGE = RAMB36_X0Y11:RAMB36_X3Y18;

XDC の例 resize_pblock [get_pblocks ag1] -add {RAMB36_X0Y11:RAMB36_X3Y18}

CLOCKREGION (1)適用オブジェクトエリアグループおよび Pblock

制約値 CLOCKREGION_XnYn

UCF の例 area_group ag1 range = CLOCKREGION_X0Y0;

XDC の例 resize_pblock [get_pblocks ag1] -add {CLOCKREGION_X0Y0:CLOCKREGION_X0Y0}

CLOCKREGION (2) 適用オブジェクトエリアグループおよび Pblock

制約値 CLOCKREGION_XnYn[:CLOCKREGION_XnYn]

UCF の例 area_group ag1 range = CLOCKREGION_X0Y0:CLOCKREGION_X1Y0;

XDC の例 resize_pblock [get_pblocks ag1] -add {CLOCKREGION_X0Y0:CLOCKREGION_X0Y0}

CLOCKREGION (3)適用オブジェクトエリアグループおよび Pblock

制約値 CLOCKREGION_XnYn,CLOCKREGION_XnYn, ...

UCF の例 area_group ag1 range = CLOCKREGION_X0Y0, CLOCKREGION_X1Y0;

XDC の例 resize_pblock [get_pblocks ag1] -add {CLOCKREGION_X0Y0:CLOCKREGION_X0Y0 CLOCKREGION_X1Y0:CLOCKREGION_X1Y0}

DSP48適用オブジェクトエリアグループおよび Pblock

制約値 DSP48_XnYn:DSP48_XnYn

UCF の例 AREA_GROUP D1 RANGE = DSP48_X2Y0:DSP48_X2Y9;

XDC の例 resize_pblock [get_pblocks D1] -add {DSP48_X2Y0:DSP48_X2Y9}

BUFGCTRL適用オブジェクトエリアグループおよび Pblock

制約値 BUFGCTRL_XnYn:BUFGCTRL_XnYn

UCF の例 AREA_GROUP ag1 range = BUFGCTRL_X0Y24:BUFGCTRL_X0Y31;

XDC の例 resize_pblock [get_pblocks ag1] -add {BUFGCTRL_X0Y24:BUFGCTRL_X0Y31}





BUFHCE適用オブジェクトエリアグループおよび Pblock

制約値 BUFHCE_XnYn:BUFHCE_XnYn

UCF の例 AREA_GROUP ag1 range = BUFHCE_X0Y72:BUFHCE_X1Y77;

XDC の例 resize_pblock [get_pblocks ag1] -add {BUFHCE_X0Y72:BUFHCE_X1Y77}

BUFR適用オブジェクトエリアグループおよび Pblock

制約値 BUFR_XnYn:BUFR_XnYn

UCF の例 AREA_GROUP ag1 range = BUFR_X0Y20:BUFR_X1Y23;

XDC の例 resize_pblock [get_pblocks ag1] -add {BUFR_X0Y0:BUFR_X1Y2}

BUFIO適用オブジェクトエリアグループおよび Pblock

制約値 BUFIO_XnYn:BUFIO_XnYn

UCF の例 AREA_GROUP ag1 range = BUFIO_X0Y8:BUFIO_X0Y11;

XDC の例 resize_pblock [get_pblocks ag1] -add {BUFIO_X0Y8:BUFIO_X0Y11}

IOB の範囲

適用オブジェクトエリアグループおよび Pblock

制約値 IOB_XnYn:IOB_XnYn

UCF の例 AREA_GROUP ag1 range = IOB_X0Y341:IOB_X1Y349;

XDC の例 resize_pblock [get_pblocks ag1] -add {IOB_X0Y341:IOB_X1Y349}

IN_FIFO適用オブジェクトエリアグループおよび Pblock

制約値 IN_FIFO_XnYn:IN_FIFO_XnYn

UCF の例 AREA_GROUP ag1 range = IN_FIFO_X0Y24:IN_FIFO_X1Y27;

XDC の例 resize_pblock [get_pblocks ag1] -add {IN_FIFO_X0Y24:IN_FIFO_X1Y27}

OUT_FIFO適用オブジェクトエリアグループおよび Pblock

制約値 OUT_FIFO_XnYn:OUT_FIFO_XnYn

UCF の例 AREA_GROUP ag1 range = OUT_FIFO_X0Y24:OUT_FIFO_X1Y27;

XDC の例 resize_pblock [get_pblocks ag1] -add {OUT_FIFO_X0Y24:OUT_FIFO_X1Y27}





LOC

ヒント : Vivado Design Suite でピンを割り当てるには、セルに使用される LOC ではなく、 PACKAGE_PIN ポートプロパティを使用します。

ILOGIC適用オブジェクトエリアグループおよび Pblock

制約値 ILOGIC_XnYn:ILOGIC_XnYn

UCF の例 AREA_GROUP ag1 range = ILOGIC_X0Y76:ILOGIC_X0Y79;

XDC の例 resize_pblock [get_pblocks ag1] -add {ILOGIC_X0Y76:ILOGIC_X0Y79}

OLOGIC適用オブジェクトエリアグループおよび Pblock

制約値 OLOGIC_XnYn:OLOGIC_XnYn

UCF の例 AREA_GROUP ag1 range = OLOGIC_X0Y76:OLOGIC_X0Y79;

XDC の例 resize_pblock [get_pblocks ag1] -add {OLOGIC_X0Y76:OLOGIC_X0Y79}

IOB適用オブジェクトポートネット

制約値 IOB サイト

UCF の例 NET p[0] LOC = H1;

XDC の例 set_property PACKAGE_PIN H1 [get_ports p[0]]

SLICE (1)適用オブジェクトセル

制約値サイト範囲

UCF の例 INST a_reg[*] LOC = SLICE_X25Y*;


SLICE (2)適用オブジェクトセル

制約値 SLICE_XnYn

UCF の例 INST a_reg[0] LOC = SLICE_X4Y4;

XDC の例 set_property LOC SLICE_X4Y4 [get_cells a_reg[0]]

RAMB18適用オブジェクトセル

制約値 RAMB18_XnYn

UCF の例 INST ram0 LOC = RAMB18_X0Y5;

XDC の例 set_property LOC RAMB18_X0Y5 [get_cells ram0]





RAMB36適用オブジェクトセル

制約値 RAMB36_XnYn

UCF の例 INST ram0 LOC = RAMB36_X0Y0;

XDC の例 set_property LOC RAMB36_X0Y0 [get_cells ram0]

DSP48適用オブジェクトセル

制約値 DSP48_XnYn

UCF の例 INST dsp0 LOC = DSP48_X0Y10;

XDC の例 set_property LOC DSP48_X0Y10 [get_cells dsp0]

BUFGCTRL適用オブジェクトセル

制約値 BUFGCTRL_XnYn

UCF の例 INST cb[0] LOC = BUFGCTRL_X0Y24;

XDC の例 set_property LOC BUFGCTRL_X0Y24 [get_cells cb[0]]

BUFHCE適用オブジェクトセル

制約値 BUFHCE_XnYn

UCF の例 INST cb[0] LOC = BUFHCE_X0Y72;

XDC の例 set_property LOC BUFHCE_X0Y72 [get_cells cb[0]]

BUFR適用オブジェクトセル

制約値 BUFR_XnYn

UCF の例 INST cb[0] LOC = BUFR_X0Y20;

XDC の例 set_property LOC BUFR_X0Y20 [get_cells cb[0]]

BUFIO 適用オブジェクトセル

制約値 BUFIO_XnYn

UCF の例 INST cb[0] LOC = BUFIO_X0Y8;

XDC の例 set_property LOC BUFIO_X0Y8 [get_cells cb[0]]





KEEP_HIERARCHY適用オブジェクトセル

制約値 • TRUE• FALSE• YES• NO

UCF の例 INST u1 KEEP_HIERARCHY = TRUE;

XDC の例 set_property DONT_TOUCH true [get_cells u1]

IOB適用オブジェクトセル

制約値 IOB_XnYn

UCF の例 INST ib[0] LOC = IOB_X0Y341;

XDC の例 set_property LOC IOB_X0Y341 [get_cells ib[0]]

IN_FIFO適用オブジェクトセル

制約値 IN_FIFO_XnYn

UCF の例 INST infifo_inst LOC = IN_FIFO_X0Y24;

XDC の例 set_property LOC IN_FIFO_X0Y24 [get_cells infifo_inst]

OUT_FIFO適用オブジェクトセル

制約値 OUT_FIFO_XnYn

UCF の例 INST outfifo_inst LOC = OUT_FIFO_X0Y24;

XDC の例 set_property LOC OUT_FIFO_X0Y24 [get_cells outfifo_inst]

ILOGIC適用オブジェクトセル

制約値 ILOGIC_XnYn

UCF の例 INST ireg LOC = ILOGIC_X0Y76;k

XDC の例 set_property LOC ILOGIC_X0Y76 [get_cells ireg]

OLOGIC適用オブジェクトセル

制約値 OLOGIC_XnYn

UCF の例 INST oreg LOC = OLOGIC_X0Y76

XDC の例 set_property LOC OLOGIC_X0Y76 [get_cells oreg]





BEL

IDELAY適用オブジェクトセル

制約値 IDELAY_XnYn

UCF の例 INST idelay0 LOC = IDELAY_X0Y21;

XDC の例 set_property LOC IDELAY_X0Y21 [get_cells idelay0]

IDELAYCTRL適用オブジェクトセル

制約値 IDELAYCTRL_XnYn

UCF の例 INST idelayctrl0 LOC = IDELAYCTRL_X0Y0;

XDC の例 set_property LOC IDELAYCTRL_X0Y0 [get_cells idelayctrl0]

A5LUT、 B5LUT、 C5LUT、 D5LUT適用オブジェクトセル

制約値 A5LUT、 B5LUT、 C5LUT、 D5LUT

UCF の例 INST a0 BEL = A5LUT;

XDC の例 set_property BEL A5LUT [get_cells a0]

A6LUT、 B6LUT、 C6LUT、 D6LUT適用オブジェクトセル

制約値 A6LUT、 B6LUT、 C6LUT、 D6LUT

UCF の例 INST a0 BEL = D6LUT;

XDC の例 set_property BEL D6LUT [get_cells a0]

AFF、 BFF、 CFF、 DFF適用オブジェクトセル

制約値 AFF、 BFF、 CFF、 DFF

UCF の例 INST a_reg[0] BEL = CFF;

XDC の例 set_property BEL CFF [get_cells a_reg[0]]

A5FF、 B5FF、 C5FF、 D5FF適用オブジェクトセル

制約値 A5FF、 B5FF、 C5FF、 D5FF

UCF の例 INST a_reg[0] BEL = B5FF;

XDC の例 set_property BEL B5FF [get_cells a_reg[0]]





IOB

F7AMUX、 F7BMUX適用オブジェクトセル

制約値 F7AMUX、 F7BMUX

UCF の例 INST m0 BEL = F7BMUX;

XDC の例 set_property BEL F7BMUX [get_cells m0]

TRUE適用オブジェクト FF セル

制約値 TRUE

UCF の例 INST a1_reg[*] IOB = TRUE;

XDC の例 set_property IOB TRUE [get_cells b1_reg[*]]

FALSE適用オブジェクト FF セル

制約値 FALSE

UCF の例 INST b1_reg[*] IOB = FORCE;

XDC の例 set_property IOB TRUE [get_cells a1_reg[*]]

FORCE適用オブジェクト FF セル

制約値 FORCE

UCF の例 INST q_reg[*] IOB = FALSE;

XDC の例 set_property IOB TRUE [get_cells q_reg[*]]

注記 : XDC ではこの制約はサポートされません。 TRUE を使用してください。

H_SET適用オブジェクトセル

制約値ツールで生成される文字列

UCF の例なし

XDC の例なし

注記 : 詳細は、『制約ガイド』 (UG625) の「RLOC」セクションを参照してください。Vivado Design Suite では、 H_SET セルに RPM というプロパティがあります。





U_SET適用オブジェクトセル

制約値文字列

UCF の例 INST u0 U_SET = h0; (usually set in UCF)

XDC の例 XDC ではこの制約はサポートされません。 U_SET は、属性として HDL コードに記述する必要があります。

詳細は、『制約ガイド』 (UG625) の「RLOC」セクションを参照してください。

RLOC適用オブジェクトセル

制約値 XnYn

UCF の例 INST u0 RLOC = X2Y1;

XDC の例 XDC ではこの制約はサポートされません。 RLOC は、属性として HDL コードに記述する必要があります。


RLOC_ORIGIN適用オブジェクトセル

制約値 XnYn

UCF の例 INST u0 RLOC_ORIGIN = X144Y255;

XDC の例 XDC ではこの制約はサポートされません。 RLOC_ORIGIN は、属性として HDL コードに記述する必要があります。


RPM_GRID適用オブジェクトセル

制約値 GRID

UCF の例 INST u0 RPM_GRID = GRID;

XDC の例 XDC ではこの制約はサポートされません。 RPM_GRID は、属性として HDL コードに記述する必要があります。


USE_RLOC適用オブジェクトセル

制約値 TRUE、 FALSE

UCF の例 INST u0 USE_RLOC = FALSE;






RLOC_RANGE適用オブジェクトセル

制約値 XnYn:XnYn

UCF の例 INST u0 RLOC_RANGE = X1Y1:X3Y3;


適切な範囲の Pblock を作成し、その Pblock に RPM セルを追加してください。

BLKNM適用オブジェクトセル

制約値文字列

UCF の例 INST u0 BLKNM = blk0;


HBLKNM適用オブジェクトセル、ネット

制約値文字列

UCF の例 INST u0 HBLKNM = blk0;


XBLKNM適用オブジェクトセル、ネット

制約値文字列

UCF の例 INST u0 XBLKNM = blk0;


BEL PROHIBIT を使用して、関連のないロジックを禁止します。

HLUTNM適用オブジェクト LUT セル

制約値文字列

UCF の例 UCF では使用できません。 HDL でのみ使用できます。

XDC の例 set_property HLUTNM h0 [get_cells {LUT0 LUT1}]

LUTNM適用オブジェクト LUT セル

制約値文字列

UCF の例 UCF では使用できません。 HDL でのみ使用できます。

XDC の例 set_property LUTNM h0 [get_cells {LUT0 LUT1}]





CLOCK_DEDICATED_ROUTE

USE_LUTNM適用オブジェクト LUT セル

制約値 TRUE、 FALSE

UCF の例 INST lut0 USE_LUTNM = FALSE;


TRUE(1)適用オブジェクトネット

制約値 TRUE

UCF の例 net clk0 CLOCK_DEDICATED_ROUTE = TRUE;

XDC の例 set_property CLOCK_DEDICATED_ROUTE TRUE [get_nets clk0]

TRUE(2)適用オブジェクトピン

制約値 TRUE

UCF の例 PIN clkbuf0.O CLOCK_DEDICATED_ROUTE = TRUE;

XDC の例 set_property CLOCK_DEDICATED_ROUTE TRUE [get_pins clkbuf0/O]

FALSE(1)適用オブジェクトネット

制約値 FALSE

UCF の例 NET clk0 CLOCK_DEDICATED_ROUTE = FALSE;

XDC の例 set_property CLOCK_DEDICATED_ROUTE FALSE [get_nets clk0]

FALSE(2)適用オブジェクトピン

制約値 FALSE

UCF の例 PIN clkbuf0.O CLOCK_DEDICATED_ROUTE = FALSE;

XDC の例 set_property CLOCK_DEDICATED_ROUTE FALSE [get_pins clkbuf0/O]

BACKBONE(1)適用オブジェクトネット

制約値 BACKBONE

UCF の例 NET clk0 CLOCK_DEDICATED_ROUTE = BACKBONE;

XDC の例 set_property CLOCK_DEDICATED_ROUTE BACKBONE [get_nets clk0]





I/O 関連の制約

BACKBONE(2)適用オブジェクトピン

制約値 BACKBONE

UCF の例 PIN clkbuf0.O CLOCK_DEDICATED_ROUTE = BACKBONE;

XDC の例 set_property CLOCK_DEDICATED_ROUTE BACKBONE [get_pins clkbuf0/O]

IODELAY_GROUP適用オブジェクト IDELAY および IDELAYCTRL セル

制約値文字列

UCF の例 INST idelay0 IODELAY_GROUP = group0;

XDC の例 set_property IODELAY_GROUP group0 [get_cells idelay0]

DCI_VALUE適用オブジェクト I/O バッファーセル

制約値整数値 (抵抗値をオームで指定)

UCF の例 INST a_IBUF[0]_inst DCI_VALUE = 75;

XDC の例 set_property DCI_VALUE 75 [get_cells {a_IBUF[0]_inst}]

DIFF_TERM適用オブジェクト I/O バッファーセル

制約値ブール値

UCF の例 INST a_IBUF[0]_inst DIFF_TERM = TRUE;

XDC の例 set_property DIFF_TERM true [get_cells {a_IBUF[0]_inst}]

DRIVE適用オブジェクト入出力および出力バッファーセル

制約値整数値 : 2、 4、 6、 8、 12、 16、 24

UCF の例 INST q_OBUF[0]_inst DRIVE = 24;

XDC の例 set_property DRIVE 24 [get_ports q[0]]

LVTTL で有効な値は 24 です。

IOSTANDARD適用オブジェクト I/O バッファーセル

制約値 I/O 規格の文字列

UCF の例 INST q_OBUF[0]_inst IOSTANDARD = LVCMOS25;

XDC の例 set_property IOSTANDARD LVCMOS25 [get_ports q[0]]

詳細は、『制約ガイド』 (UG625) を参照してください。





PORTS

SLEW適用オブジェクト入出力および出力バッファーセル

制約値 SLOW または FAST

UCF の例 INST q_OBUF[0]_inst SLEW = FAST;

XDC の例 set_property SLEW FAST [get_ports q[0]]

FAST適用オブジェクト入出力および出力バッファーセル

制約値なし

UCF の例 INST q_OBUF[0]_inst FAST;

XDC の例 set_property SLEW FAST [get_ports q[0]]

SLOW適用オブジェクト入出力および出力バッファーセル

制約値なし

UCF の例 INST q_OBUF[0]_inst SLOW;

XDC の例 set_property SLEW SLOW [get_ports q[0]]

IN_TERM適用オブジェクトポート

制約値 • NONE• UNTUNED_SPLIT_40• UNTUNED_SPLIT_50• UNTUNED_SPLIT_60

UCF の例 NET a[0] IN_TERM = UNTUNED_SPLIT_50;

XDC の例 set_property IN_TERM UNTUNED_SPLIT_50 [get_ports [list clk]]

OUT_TERM適用オブジェクトポート

制約値 • NONE• UNTUNED_25• UNTUNED_50• UNTUNED_75

UCF の例 net q[0] OUT_TERM = UNTUNED_50;

XDC の例 set_property OUT_TERM UNTUNED_50 [get_ports q[0]]





IOBDELAY適用オブジェクトポートネット

制約値 NONE

UCF の例 net b[0] IOBDELAY = NONE;

XDC の例 set_property IOBDELAY NONE [get_nets b[0]]

注記 : IOBDELAY は、ポートに設定することはできませんが、入力バッファーなどのセルには設定できます。

BOTH適用オブジェクトポートネット

制約値 BOTH

UCF の例 net b[0] IOBDELAY = BOTH;

XDC の例 set_property IOBDELAY BOTH [get_nets b[0]]


IBUF適用オブジェクトポートネット

制約値 IBUF

UCF の例 net b[0] IOBDELAY = IBUF;

XDC の例 set_property IOBDELAY IBUF [get_nets b[0]]


IFD適用オブジェクトポートネット

制約値 IFD

UCF の例 net b[0] IOBDELAY = IFD;

XDC の例 set_property IOBDELAY IFD [get_nets b[0]]


KEEPER適用オブジェクトポートネット


UCF の例 NET n1 KEEPER = TRUE;

XDC の例 set_property KEEPER true [get_ports n1]





その他のネット関連の制約

PULLDOWN適用オブジェクトポートネット


UCF の例 NET n1 PULLDOWN = TRUE;

XDC の例 set_property PULLDOWN true [get_ports n1]

PULLUP適用オブジェクトポートネット


UCF の例 NET n1 PULLUP = TRUE;

XDC の例 set_property PULLUP true [get_ports n1]

VCCAUX_IO適用オブジェクトポート

制約値 • NORMAL• HIGH• DONTCARE

UCF の例 NET d[0] VCCAUX_IO = HIGH;

XDC の例 set_property VCCAUX_IO HIGH [get_ports d[0]]

KEEP適用オブジェクトネット

制約値 • TRUE• FALSE

UCF の例 net x_int KEEP = TRUE;

XDC の例 set_property DONT_TOUCH true [get_nets x_int]

SAVE NET FLAG適用オブジェクトネット

制約値なし

UCF の例 net x_int S;

XDC の例 set_property DONT_TOUCH true [get_nets x_int]





コンフィギュレーション関連の制約

CONFIG PROHIBIT

LOCK_PINS適用オブジェクト LUT セル

制約値 CSV 文字列 : I[0-5]:A[6-1]

UCF の例 INST LUT1 LOCK_PINS = I3:A6, I2:A5;

XDC の例 set_property LOCK_PINS {I3:A6 I2:A5} [get_cells LUT1]

ROUTE適用オブジェクトネット

制約値指定配線文字列 (DIRT)

UCF の例 NET n85 ROUTE={2;1;-4!-1;-53320; . . .16;-8!};

XDC の例 set_property FIXED_ROUTE {EE2BEG0 NR1BEG0 CLBLL_LL_AX} [get_netsn85]

注記 : ISE Design Suite の指定配線文字列と Vivado Design Suite のネット配線プロパティは互換性がありません。 Vivado では、独自のエンコードされていないフォーマットが使用されます。

ピンサイト

適用オブジェクトサイト

制約値ピンサイト

UCF の例 CONFIG PROHIBIT = K24, K26, K27, K28;

XDC の例 set_property PROHIBIT true [get_sites {K24 K26 K27 K28}]

バンク番号

適用オブジェクトサイト

制約値バンク番号

UCF の例 CONFIG PROHIBIT = BANK34, BANK35, BANK36;

XDC の例 set_property PROHIBIT true [get_sites -of [get_iobanks 34 35 36]]

RAM(1)適用オブジェクトサイト

制約値 RAM

UCF の例 CONFIG PROHIBIT = RAMB18_X0Y0;

XDC の例 set_property PROHIBIT true [get_sites RAMB18_X0Y0]






制約値 RAM

UCF の例 CONFIG PROHIBIT = RAMB18_X0Y1, RAMB18_X0Y3, RAMB18_X0Y5;

XDC の例 set_property PROHIBIT true [get_sites {RAMB18_X0Y1 RAMB18_X0Y3RAMB18_X0Y5}]

注記 : 上記の例では、カンマ区切りのリストに RAM サイトを使用していますが、サポートされているどのサイトタイプでも使用できます。


制約値 RAM

UCF の例 CONFIG PROHIBIT = RAMB36_X1Y1:RAMB36_X2Y2;

XDC の例 set_property PROHIBIT true [get_sites -range {RAMB36_X1Y1 RAMB36_X2Y2}]


制約値 RAM

UCF の例 CONFIG PROHIBIT = RAMB36_X3Y*;

XDC の例 set_property PROHIBIT true [get_sites RAMB36_X3Y*]

DSP48適用オブジェクトサイト

制約値 DSP48

UCF の例 CONFIG PROHIBIT = DSP48_X0Y*;

XDC の例 set_property PROHIBIT true [get_sites DSP48_X0Y*]

SLICE適用オブジェクトサイト

制約値スライス

UCF の例 CONFIG PROHIBIT = SLICE_X0Y0:SLICE_X47Y49;

XDC の例 set_property PROHIBIT true [get_sites -range {SLICE_X0Y0 SLICE_X47Y49}]

ILOGIC適用オブジェクトサイト

制約値 ILOGIC

UCF の例 CONFIG PROHIBIT = ILOGIC_X0Y0:ILOGIC_X0Y49;

XDC の例 set_property PROHIBIT true [get_sites -range {ILOGIC_X0Y0 ILOGIC_X0Y49}]





OLOGIC適用オブジェクトサイト

制約値 OLOGIC

UCF の例 CONFIG PROHIBIT = OLOGIC_X0Y0:OLOGIC_X0Y49;

XDC の例 set_property PROHIBIT true [get_sites -range {OLOGIC_X0Y0 OLOGIC_X0Y49}]

BUFGCTRL適用オブジェクトサイト

制約値 BUFGCTRL

UCF の例 CONFIG PROHIBIT = BUFGCTRL_X0Y0:BUFGCTRL_X0Y15;

XDC の例 set_property PROHIBIT true [get_sites -range {BUFGCTRL_X0Y0 BUFGCTRL_X0Y15}]

BUFR適用オブジェクトサイト

制約値 BUFR

UCF の例 CONFIG PROHIBIT = BUFR_X0Y0:BUFR_X0Y3;

XDC の例 set_property PROHIBIT true [get_sites -range {BUFR_X0Y0 BUFR_X0Y3}]

BUFIO適用オブジェクトサイト

制約値 BUFIO

UCF の例 CONFIG PROHIBIT = BUFIO_X0Y0:BUFIO_X0Y3;

XDC の例 set_property PROHIBIT true [get_sites -range {BUFIO_X0Y0 BUFIO_X0Y3}]

BUFHCE適用オブジェクトサイト

制約値 BUFHCE

UCF の例 CONFIG PROHIBIT = BUFHCE_X0Y0:BUFHCE_X1Y11;

XDC の例 set_property PROHIBIT true [get_sites -range {BUFHCE_X0Y0 BUFHCE_X1Y11}]

電圧

適用オブジェクト I/O バンク

制約値電圧

UCF の例 CONFIG INTERNAL_VREF_BANK14 = 0.75;

XDC の例 set_property INTERNAL_VREF 0.75 [get_iobanks 14]





NONE適用オブジェクト I/O バンク

制約値 NONE

UCF の例 CONFIG INTERNAL_VREF_BANK0 = NONE;

XDC の例 reset_property INTERNAL_VREF [get_iobanks 0]

CONFIG DCI_CASCADE適用オブジェクト I/O バンク

制約値バンクの順序

UCF の例 CONFIG DCI_CASCADE = 17 15 14;

XDC の例 set_property DCI_CASCADE {15 14} [get_iobanks 17]

M_SERIAL適用オブジェクトグローバル

制約値 M_SERIAL

UCF の例 CONFIG CONFIG_MODE = M_SERIAL;

XDC の例 set_property CONFIG_MODE M_SERIAL [current_design]

S_SERIAL適用オブジェクトグローバル

制約値 S_SERIAL

UCF の例 CONFIG CONFIG_MODE = S_SERIAL;

XDC の例 set_property CONFIG_MODE S_SERIAL [current_design]

B_SCAN適用オブジェクトグローバル

制約値 B_SCAN

UCF の例 CONFIG CONFIG_MODE = B_SCAN;

XDC の例 set_property CONFIG_MODE B_SCAN [current_design]

B_SCAN+READBACK適用オブジェクトグローバル

制約値 B_SCAN+READBACK

UCF の例 CONFIG CONFIG_MODE = B_SCAN+READBACK;

XDC の例 set_property CONFIG_MODE B_SCAN+READBACK [current_design]





M_SELECTMAP適用オブジェクトグローバル

制約値 M_SELECTMAP

UCF の例 CONFIG CONFIG_MODE = M_SELECTMAP;

XDC の例 set_property CONFIG_MODE M_SELECTMAP [current_design]

M_SELECTMAP+READBACK適用オブジェクトグローバル

制約値 M_SELECTMAP+READBACK

UCF の例 CONFIG CONFIG_MODE = M_SELECTMAP+READBACK;

XDC の例 set_property CONFIG_MODE M_SELECTMAP+READBACK [current_design]

S_SELECTMAP適用オブジェクトグローバル

制約値 S_SELECTMAP

UCF の例 CONFIG CONFIG_MODE = S_SELECTMAP;

XDC の例 set_property CONFIG_MODE S_SELECTMAP [current_design]

S_SELECTMAP+READBACK適用オブジェクトグローバル

制約値 S_SELECTMAP+READBACK

UCF の例 CONFIG CONFIG_MODE = S_SELECTMAP+READBACK;

XDC の例 set_property CONFIG_MODE S_SELECTMAP+READBACK [current_design]

S_SELECTMAP16適用オブジェクトグローバル

制約値 S_SELECTMAP16

UCF の例 CONFIG CONFIG_MODE = S_SELECTMAP16;

XDC の例 set_property CONFIG_MODE S_SELECTMAP16 [current_design]

S_SELECTMAP16+READBACK適用オブジェクトグローバル

制約値 S_SELECTMAP16+READBACK

UCF の例 CONFIG CONFIG_MODE = S_SELECTMAP16+READBACK;

XDC の例 set_property CONFIG_MODE S_SELECTMAP16+READBACK [current_design]





S_SELECTMAP32適用オブジェクトグローバル

制約値 S_SELECTMAP32

UCF の例 CONFIG CONFIG_MODE = S_SELECTMAP32;

XDC の例 set_property CONFIG_MODE S_SELECTMAP32 [current_design]

S_SELECTMAP32+READBACK適用オブジェクトグローバル

制約値 S_SELECTMAP32+READBACK

UCF の例 CONFIG CONFIG_MODE = S_SELECTMAP32+READBACK;

XDC の例 set_property CONFIG_MODE S_SELECTMAP32+READBACK [current_design]

SPIx1適用オブジェクトグローバル

制約値 SPIx1

UCF の例 CONFIG CONFIG_MODE = SPIx1;

XDC の例 set_property CONFIG_MODE SPIx1 [current_design]

SPIx2適用オブジェクトグローバル

制約値 SPIx2



SPIx4 適用オブジェクトグローバル

制約値 SPIx4



BPI8適用オブジェクトグローバル

制約値 BPI8

UCF の例 CONFIG CONFIG_MODE = BPI8 ;

XDC の例 set_property CONFIG_MODE BPI8 [current_design]





POST_CRC コマンド

BPI16適用オブジェクトグローバル

制約値 BPI16

UCF の例 CONFIG CONFIG_MODE = BPI16;

XDC の例 set_property CONFIG_MODE BPI16 [current_design]

CONFIG POST_CRC適用オブジェクトグローバル

制約値 ENABLE

UCF の例 CONFIG POST_CRC = ENABLE;

XDC の例 set_property POST_CRC ENABLE [current_design]

DISABLE適用オブジェクトグローバル

制約値 DISABLE

UCF の例 CONFIG POST_CRC = DISABLE;

XDC の例 set_property POST_CRC DISABLE [current_design]

HALT適用オブジェクトグローバル

制約値 HALT

UCF の例 CONFIG POST_CRC_ACTION = HALT;

XDC の例 set_property POST_CRC_ACTION HALT [current_design]

CONTINUE適用オブジェクトグローバル

制約値 CONTINUE

UCF の例 CONFIG POST_CRC_ACTION = CONTINUE;

XDC の例 set_property POST_CRC_ACTION CONTINUE [current_design]

CORRECT_AND_CONTINUE適用オブジェクトグローバル

制約値 CORRECT_AND_CONTINUE

UCF の例 CONFIG POST_CRC_ACTION = CORRECT_AND_CONTINUE;

XDC の例 set_property POST_CRC_ACTION CORRECT_AND_CONTINUE [current_design]





CORRECT_AND_HALT適用オブジェクトグローバル

制約値 CORRECT_AND_HALT

UCF の例 CONFIG POST_CRC_ACTION = CORRECT_AND_HALT;

XDC の例 set_property POST_CRC_ACTION correct_and_halt [current_design]

CONFIG POST_CRC_FREQ適用オブジェクトグローバル

制約値整数値 (周波数を MH ｚで指定)

UCF の例 CONFIG POST_CRC_FREQ = 50;

XDC の例 set_property POST_CRC_FREQ 50 [current_design]

ENABLE適用オブジェクトグローバル

制約値 ENABLE

UCF の例 CONFIG POST_CRC_INIT_FLAG = ENABLE;

XDC の例 set_property POST_CRC_INIT_FLAG ENABLE [current_design]

DISABLE適用オブジェクトグローバル

制約値 DISABLE

UCF の例 CONFIG POST_CRC_INIT_FLAG = DISABLE;

XDC の例 set_property POST_CRC_INIT_FLAG DISABLE [current_design]

FIRST_READBACK適用オブジェクトグローバル

制約値 FIRST_READBACK

UCF の例 CONFIG POST_CRC_SOURCE = FIRST_READBACK;

XDC の例 set_property POST_CRC_SOURCE FIRST_READBACK [current_design]

PRE_COMPUTED適用オブジェクトグローバル

制約値 PRE_COMPUTED

UCF の例 CONFIG POST_CRC_SOURCE = PRE_COMPUTED;

XDC の例 set_property POST_CRC_SOURCE PRE_COMPUTED [current_design]





DEFAULT コマンド

注記 : DEFAULT はサポートされません。 I/O ポートを個別にコンフィギュレーションする必要があります。

DEFAULT FLOAT適用オブジェクトグローバル


UCF の例 DEFAULT FLOAT = TRUE;


DEFAULT KEEPER適用オブジェクトグローバル


UCF の例 DEFAULT KEEPER = TRUE;


DEFAULT PULLDOWN適用オブジェクトグローバル


UCF の例 DEFAULT PULLDOWN = TRUE;


DEFAULT PULLUP適用オブジェクトグローバル


UCF の例 DEFAULT PULLUP = TRUE;





第 4 章

レガシ IP を含むデザインの Vivado Design Suite への移行

概要Vivado® Design Suite には、 CORE Generator™ ツールからの IP デザインを移行できます。また、 IP を Vivado DesignSuite での最新バージョンにアップグレードすることもできます。

重要 : Vivado 統合設計環境 (IDE) では、 IP のインスタンシエーションおよびポート名はすべて小文字である必要があります。大文字のファイル名や、大文字と小文字の混ざったファイル名は、すべて小文字に変更する必要があります。

Vivado Design Suite では、次のソースからの IP を再利用できます。

• CORE Generator IP を使用する ISE® Design Suite プロジェクト

• CORE Generator IP を使用する PlanAhead™ ツールプロジェクト

• CORE Generator プロジェクトからの IP

• Vivado IDE の [Add IP] を使用して追加した IP (.xci ファイル)

• Create and Package IP ウィザードを使用したエンベデッド開発キット (EDK) からの IP

重要 : デザインを Vivado Design Suite に移行する前に、最新バージョンの IP を使用しているかどうかを確認してください。

IP を含むプロジェクト (以前のバージョンの Vivado プロジェクトまたは ISE Design Suite の .xise プロジェクト ) を移行する場合、または外部に保存されている IP (CORE Generator または Vivado) を追加する場合、 IP は次のいずれかの状態になります。

• IP は最新。 IP はカスタマイズし直すことができ、出力ファイルを生成できます。

• カタログ内にバージョンが見つからないため IP はロック状態であり、アップグレードが可能。アップグレードしない場合、次の 2 つの状況があります。

° 追加/インポートしたときに出力ファイルがあった場合、これらのファイルを Vivado で使用できます。

カスタマイズし直したり、追加の出力ファイルを生成したりすることはできません。合成 (RTL) またはインプリメンテーション (NGC) に必要な出力ファイルがある場合は、次に進むことができます。

注記 : ビヘイビアーシミュレーションには、シミュレーションターゲットが必要です。

° 出力ファイルがない場合、 Vivado Design Suite で生成し直すことはできません。 IP を作成したソフトウェアバージョンに戻って生成するか、最新バージョンにアップグレードする必要があります。




第 4 章 : レガシ IP を含むデザインの Vivado Design Suite への移行

• カタログ内にバージョンが見つからないため IP はロック状態であり、アップグレードが不可。次の 2 つの状況があります。

° 追加/インポートしたときに出力ファイルがあった場合、これらのファイルを Vivado Design Suite で使用できます。カスタマイズし直したり、追加の出力ファイルを生成したりすることはできません。合成 (RTL) またはインプリメンテーション (ネットリスト ) に必要な出力ファイルがある場合は、次に進むことができます。

注記 : ビヘイビアーシミュレーションには、シミュレーションターゲットが必要です。

° 出力ファイルがない場合、 Vivado Design Suite で生成し直すことはできません。 IP を作成したソフトウェアバージョンに戻って生成するか、 Vivado Design Suite で現在使用可能な IP を使用して作成し直す必要があります。この場合、インターフェイスおよびデザインの変更が必要なこともあります。

推奨 : IP を使用する場合は、 IP をプロジェクト外のリモートディレクトリに置いてください。これにより、 IP を移植および管理しやすくなります。 IP をカスタマイズする場合は、出力ファイルを生成してください。出力ファイルは、 CORE Generator の NGC および Vivado の合成、シミュレーション、テストベンチ、サンプルデザイン、その他のファイルです。これにより、 IP が削除された場合や、再カスタマイズまたは生成できるようにするために Vivadoツールでアップデートが必要な場合でも、 IP が合成やインプリメンテーションで使用可能なものになります。

CORE Generator IP の Vivado Design Suite への移行CORE Generator IP を Vivado Design Suite に移行するには、次の 2 つの手順を実行します。

1. CORE Generator IP を使用するデザインを移行

2. IP を最新バージョンに移行

手順 1 : CORE Generator IP を使用するデザインを移行

IP を含むプロジェクトを Vivado Design Suite に移行できます。移行するには、次のいずれかを実行します。

° ISE Design Suite プロジェクトを Vivado Design Suite プロジェクトにインポートします (6 ページの「XISEProject Navigator プロジェクトのインポート」を参照)。

° PlanAhead ツールプロジェクトを Vivado Design Suite プロジェクトに変換します (7 ページの「PlanAheadツールプロジェクトの変換」を参照)。

° CORE Generator プロジェクトからの IP コアのソースファイル (.xco ファイル) を Vivado Design Suite に追加します。

手順 2 : IP を最新バージョンに移行デザインで IP の最新バージョンを使用します。 IP を移行するには、現在の IP を次のようにアップデートします。

1. [Sources] ビューで [IP Sources] タブをクリックします。

2. IP コアのソースを右クリックします。

3. [Upgrade IP] をクリックします。

注記 : IP を最新バージョンにアップグレードすると、再カスタマイズできるようになります。

重要 : IP が IP カタログで提供されなくなっている場合は、 NGC ネットリストやシミュレーションファイルなど、既存の IP ネットリストおよびソースを Vivado 合成およびインプリメンテーションフローで再利用できます。




第 4 章 : レガシ IP を含むデザインの Vivado Design Suite への移行

推奨 : また、 [Tools] → [Report] → [Report IP Status] をクリックすると、プロジェクトに含まれるすべての IP のステータスレポートが表示され、アップグレードの推奨および IP 変更ログを確認できます。 IP ステータスレポートを確認したら、レポートで IP を選択してアップグレードします。

?

ビデオ : Vivado Design Suite ビデオチュートリアル : Vivado IP のバージョンアップグレードの管理

EDK IP の Vivado Design Suite への移行XPS プロセッサコア (Pcore) は、 Vivado Design Suite のネイティブ IP に変換して、 IP インテグレーターで使用できるようにすることが可能です。

これには、 [Tools] → [Create and Package IP] をクリックする必要があります。このプロセスにより、 Create and PackageIP ウィザードを使用して IP-XACT 定義ファイル component.xml が作成されます。これは、 [Manage IP] フローを使用するか、 Pcore を直接操作するか、デザインプロジェクト内で完了できます。

完全な手順は、『Vivado Design Suite チュートリアル : エンベデッドプロセッサハードウェアデザイン』 (UG940) [参照 8] の「Lab 5: Converting Legacy EDK IP to use in IP Integrator」を参照してください。

Vivado Design Suite IP と ISE CORE Generator IP の違い Vivado Design Suite に含まれる IP には、 ISE Design Suite CORE Generator ツールに含まれる IP と比べて次のような違いがあります。

• 1 つの統合された IP カタログからアクセスできます。

• 物理およびタイミング制約用の新しいザイリンクスデザイン制約 (XDC ファイル) が使用されます (自動的に適用)。

• ザイリンクス制約インターフェイス (XCI) ファイル、さまざまな出力ファイル、およびデフォルトで合成デザインチェックポイント (DCP ファイル) が生成されます。

° DCP には、 IP のネットリストと、参照する場合は XCI が含まれ、 IP 用に生成されたすべての制約がインプリメンテーションで使用されます。

° DCP にはネットリストと解決された制約が含まれるので、DCP を NGC と同様に直接使用することもできますが、お勧めしません。

° IP に BMM、 ELF、 Tcl スクリプト、またはその他のファイルが含まれる場合、 DCP には含まれません。 XCIを使用すると、合成済みネットリストを含むすべての出力ファイルが確実に使用されます。

• 各 IP (XCI ファイル) が個別のディレクトリに配置されます。『Vivado Design Suite ユーザーガイド : IP を使用した設計』 (UG896) [参照 6] の [Manage IP] フローおよびプロジェクトフローに関する記述を参照してください。

• 各 IP に出力ソースとして独自のシミュレーションソースが含まれるので、シミュレーションに XilinxCoreLibは使用されません。


http://japan.xilinx.com/training/vivado/managing-vivado-ip-version-upgrades.htm

http://japan.xilinx.com/cgi-bin/docs/ndoc?t=training;d=vivado/managing-vivado-ip-version-upgrades.htm



第 5 章

XPS から IP インテグレーターへの移行

概要Vivado® Design Suite IP インテグレーターを使用すると、ザイリンクス IP またはカスタム IP を含むデザインを、 GUI環境を使用して短時間で統合できます。

Xilinx Platform Studio と同様、IP インテグレーターではエンベデッドプロセッサデザイン (Zynq® -7000 プロセッサまたは MicroBlaze™ プロセッサなどを使用) とペリフェラルをすばやく作成できます。 IP インテグレーターには、次のデザインタイプを移行できます。

• Zynq プロセッサベースのデザイン

• MicroBlaze プロセッサベースのデザイン

• ISE® または PlanAhead™ ツールで作成されたカスタム IP

重要 : Zynq デバイスおよび MicroBlaze プロセッサをターゲットとするデザインを含む新しいエンベデッドプロセッサデザインには、 Xilinx Platform Studio (XPS) の代わりに Vivado IP インテグレーターを使用します。 XPS は VivadoDesign Suite には統合されなくなりましたが、XPS で制約なしで作成された DCP および NGC ファイルは Vivado DesignSuite のソースファイルとしてサポートされます。

XPS と IP インテグレーターの機能比較Xilinx Platform Studio (XPS) および IP インテグレーターは、ザイリンクス IP またはカスタム IP を使用するデザインを簡単に作成できるようにするシステムレベルのツールです。表 5-1 に、この 2 つのツールフローの主な違いを示します。




第 5 章 : XPS から IP インテグレーターへの移行

XPS のデザインを IP インテグレーター用に変換する際のヒントXPS デザインを IP インテグレーターに変換する手順は、自動化されていません。そのため、 XPS デザインを参照しながら IP インテグレーターで始めからデザインを作成する必要があります。

システムレベルツールで実行する主なタスクは、次のとおりです。

• IP インスタンシエーション

• IP のカスタマイズ

• デザインの接続

• アドレスマップ

• クロックおよびリセット

• インターコネクトのコンフィギュレーション

• デバッグ用の設定

• ELF ファイルの関連付け

• Zynq-7000 AP Soc ベースデザインの移行

• MicroBlaze プロセッサベースデザインの移行

表 5-1 : XPS と IP インテグレーターのツールフローの違い

機能 XPS IP インテグレーター

IP カタログエンベデッドのみの IP カタログ (その他の IP (CORE Generator™ カタログ) とは別)

統合された Vivado Design Suite カタログ

デザインキャプチャ形式 • プロジェクト情報 (デバイス、フロー)用の XMP ファイル

• デザイン情報 (IP およびその接続) 用の MHS ファイル

• プロジェクト情報は Vivado DesignSuite のデザインの一部として保存

• デザイン情報は BD (XML 形式) に保存

テキストベースの編集テキストエディター /XPS エディターでMHS ファイルを編集

Vivado Design Suite と一致した Tcl ベースの編集/デザイン作成機能

デザインツールとの統合 • Vivado Design Suite と密接ではないが統合

• ISE Design Suite (PlanAhead ツール) および Vivado Design Suite の両方でサポート

• Vivado Design Suite と密接に統合

• Vivado Design Suite でのみサポート

ドメインのアドレス指定エンベデッド (プロセッサベース ) すべて

グラフィックユーザーインターフェイス

インターフェイス用にパッチパネルベースの接続

回路図/ブロックベースの編集

デザインフロー makefile ベース Vivado Design Suite フローに統合

デバイスファミリサポート • PlanAhead デザインツール :Spartan®-3、 Virtex®-4、 Virtex-5、Virtex-6、 7 シリーズデバイス、Zynq デバイス

• Vivado : 7 シリーズデバイスのみ (Zynq デバイスのサポートなし )

• 7 シリーズデバイス

• Zynq デバイス

• 新規アーキテクチャ





IP インスタンシエーション XPS からのほとんどの 7 シリーズ IP は、 Vivado IDE の IP カタログに含まれる別の IP に対応しています。 XPS の各IP に対して、等価の IP を IP インテグレーターのキャンバスにインスタンシエートする必要があります。

XPS IP のインスタンシエーションの Tcl コマンド

XPS IP の IP インテグレーターへのインスタンシエーションは、 create_bd_cell Tcl コマンドを適切なオプションと共に使用しても達成できます。

ISE Design Suite の IP カタログからの IP の中には、エンベデッドデザインの要件に合わせて修正され、 XPS IP カタログで提供されるものがあります。 Vivado では IP カタログが統合されているので、次の IP の移行には注意が必要です。

1. AXI 7 シリーズ DDRx から MIG

2. ブロック RAM から Block Memory Generator

3. Clock Generator から Clocking Wizard

4. IP とプロセッサの接続に使用される AXI インターコネクト

5. デバッグ IP : ほとんどのデバッグ IP は、XPS と同様に Vivado Design Suite でも使用できます。使用可能なデバッグ IP は、次のとおりです。

° AXI パフォーマンスモニター

° ChipScope ILA/Vivado ILA

° 仮想 I/O

° MicroBlaze デバッグモジュール

IP のカスタマイズ

エンベデッド IP ではできるだけ XPS と同様のパラメーターが使用されていますが、適切にカスタマイズするためVivado Design Suite IP のデータシートを参照することをお勧めします。図 5-1 に MHS ファイルのパラメーター仕様部分の例を示し、図 5-2 に適切なインスタンシエーションオプションをハイライトして示します。

X-Ref Target - Figure 5-1

図 5-1 : MHS ファイルのパラメーター仕様を示す部分





デザインの接続

IP インテグレーターには、デザインを接続するプロセスを自動化する設計アシスタンスと呼ばれる機能があります。図 5-3 に MHS からの例、図 5-4 に IP インテグレーターで使用可能な設計アシスタンスを示します。


図 5-2 : MicroBlaze プロセッサを適切なオプションでインスタンシエートする Tcl コマンド


図 5-3 : MHS ファイルのインターフェイスおよびポートの接続を示すコード部分


図 5-4 : インターフェイスおよびポートの接続を作成するために IP インテグレーターで使用される Tcl コマンド





アドレスマップ

XPS では、スレーブ IP にアクセスするマスターに関係なく、すべてのスレーブが同じアドレスになります。 IP インテグレーターでは、マスターベースのアドレス指定がサポートされます。そのため、 1 つのスレーブに対して 2 つのマスターで異なるアドレスを指定できます。図 5-5 および図 5-6 に、 MHS と IP インテグレーターのアドレス指定の違いを示します。

クロックおよびリセット

XPS では、 Clock Generator IP を使用したセントラルクロッキングメカニズムが提供されています。 Clock Generatorですべての IP のクロック要件が認識され、 IP の一部として必要な MMCM/PLL コンフィギュレーションが生成されます。

IP インテグレーターでは、クロックのコンフィギュレーションに Clocking Wizard が使用されます。

重要 : Clocking Wizard IP の一部として、周波数を入力する必要があります。生成クロックのプロパティ (周波数、位相など) は、 IP にインプリメントされているパラメーター伝搬方法を使用して、 Clocking Wizard IP から個々の IP に伝搬されます。


• 『Vivado Design Suite ユーザーガイド : エンベデッドプロセッサハードウェアデザイン』 (UG898) [参照 9]

• 『Vivado Design Suite ユーザーガイド : IP を使用した設計』 (UG896) [参照 6]

インターコネクトのコンフィギュレーション

LogiCORE™ IP Advanced eXtensible Interface (AXI) Interconnect コアは、1 つまたは複数の AXI メモリマップマスターデバイスを 1 つまたは複数のメモリマップスレーブデバイスに接続します。

デバッグ用の設定

IP インテグレーターでは、ブロックデザインのネットを右クリックし、 [Mark Debug] をクリックすると、デバッグする信号をマークできます。生成された HDL コードで適切なネット保持属性を付けることにより、デバッグ用にマークされたネットが保持されます。この後デザインを合成すると、デバッグコアが合成済みネットリストに挿入されます。

Zynq-7000 プロセッサベースおよび MicroBlaze プロセッサベースのデザインでは、クロストリガー機能もサポートされます。つまり、プロセッサに Vivado ロジック解析でトリガーする機能およびトリガーされる機能があるということです。


図 5-5 : XPS のアドレスマップを示す MHS ファイルのコード部分


図 5-6 : IP インテグレーターでアドレスマップを作成するための Tcl コマンド






• 『Vivado Design Suite チュートリアル : エンベデッドプロセッサハードウェアデザイン (UG940) [参照 8]

• 『Vivado Design Suite ユーザーガイド : プログラムおよびデバッグ』 (UG908) [参照 5]

ELF ファイルの関連付け

MicroBlaze プロセッサデザインや Zynq-7000 プロセッサデザインなどのマイクロプロセッサベースのデザインでは、 SDK (またはその他のソフトウェア開発ツール) で生成される ELF ファイルをインポートして、 Vivado のブロックデザインに関連付けることができます。この後、 Vivado からビットストリームを ELF ファイルと共にプログラムして、ターゲットハードウェアで実行できます。このプロセスは、 XPS でも IP インテグレーターでも同じです。

詳細は、『Vivado Design Suite ユーザーガイド : IP インテグレーターを使用した IP サブシステムの設計』 (UG994) [参照 10] を参照してください。

Zynq-7000 AP Soc ベースデザインの移行

Vivado IDE では、エンベデッド開発に IP インテグレーターツールを使用します。 Vivado IDE の IP カタログでは、複雑なデザインに対応するため、さまざまな IP が提供されています。 IP カタログには、カスタム IP を追加することも可能です。

Zynq-7000 プロセッサベースのデザインを Vivado Design Suite に移行するには、次の手順に従います。

1. システム基盤を生成します。

a. 必要なボードまたはプログラマブルデバイス用の Vivado プロジェクトを作成します。

b. Flow Navigator の [IP Integrator] → [Create Block Design] をクリックします。

c. デザイン名「design_1」を入力します。ブロックデザインが生成されます。

2. ZYNQ7 Processing System を追加し、 XPS デザインからの XML ファイルをインポートします。

a. ブロック図の任意の場所を右クリックし、 [Add IP] をクリックして IP カタログを開きます。

b. IP カタログで [ZYNQ7 Processing System] をダブルクリックします。ブロックデザインに processing_system7_0インスタンスがインスタンシエートされます。

c. processing_system7_0 インスタンスをダブルクリックします。

d. [Re-customize IP] ダイアログボックスの上部にある [Import XPS Settings] をクリックします。

e. [...] ボタンをクリックし、 XPS で使用された XML ファイルのディレクトリを選択します。

f. [OK] をクリックします。

ヒント : 通常 XML ファイルは、 <XPS_Project>/data/ps7_system_prj.xml ディレクトリにあります。 XMLファイルには、 Zynq ペリフェラル、 MIO 設定、 DDR 設定、ファブリッククロックを含むクロッキングなどに関する情報が含まれます。 Zynq デバイス用に AXI およびその他のインターフェイスを手動でイネーブルにする必要があります。





3. MHS ファイルを開いて processing_system7 インスタンスのパラメーターおよびポートを確認します。

a. Page Navigator で [PS-PL Configuration] をクリックします。

b. MHS を検索し、表 5-2 に基づいて次のオプションを設定します。

表 5-2 : PS/PL コンフィギュレーションオプションの設定

パラメーターまたはポートありなし

C_USE_M_AXI_GP0 = 1 GP Master AXI Interface/M AXI GP0Interface : オン

GP Master AXI Interface/M AXI GP0Interface : オフ

C_USE_M_AXI_GP1 = 1 GP Master AXI Interface/M AXI GP1Interface : オン

GP Master AXI Interface/M AXI GP1Interface : オフ

C_USE_S_AXI_GP0 = 1 GP Slave AXI Interface/S AXI GP0Interface : オン

GP Slave AXI Interface/S AXI GP0Interface : オフ

C_USE_S_AXI_GP1 = 1 GP Slave AXI Interface/S AXI GP1Interface : オン

GP Slave AXI Interface/S AXI GP1Interface : オフ

C_USE_S_AXI_HP0 = 1 HP Slave AXI Interface/S AXI HP0Interface : オン

HP Slave AXI Interface/S AXI HP0Interface : オフ







C_USE_S_AXI_ACP = 1 ACP Slave AXI Interface/S AXI ACPInterface : オン

ACP Slave AXI Interface/S AXI ACPInterface : オフ

FCLK_CLKTRIG0_N General/Enable ClockTriggers/FLCK_CLKTRIG0 :

オン

General/Enable ClockTriggers/FLCK_CLKTRIG0 :

オフ

FCLK_CLKTRIG1_N General/Enable ClockTriggers/FLCK_CLKTRIG1 :

オン


オフ

FCLK_CLKTRIG2_N General/Enable Clock Triggers/FLCK_CLKTRIG2 :

オン

General/Enable Clock Triggers/FLCK_CLKTRIG2 :

オフ

FCLK_CLKTRIG3_N General/Enable Clock Triggers/FLCK_CLKTRIG3 :

オン


オフ

FCLK_RESET0_N General/Enable Clock Resets/FCLK_RESET0_N :

オン

General/Enable Clock Resets/FCLK_RESET0_N :

オフ

FCLK_RESET1_N General/Enable ClockResets/FCLK_RESET1_N :

オン

General/Enable ClockResets/FCLK_RESET1_N :

オフ





4. Page Navigator で [Clock Configuration] をクリックします。MHS を検索し、表 5-3 に基づいて次のオプションを設定します。

[Requested Frequencies] は、インポートした XML ファイルに基づいて自動的に設定されます。

5. 割り込みが使用される場合は、次を実行します。

a. Page Navigator で [Interrupts] をクリックします。

b. [Fabric Interrupts] をオンにし、 Zynq デバイスで使用される割り込みを選択します。BSB デザインの場合、 [PL-PS Interrupts Ports] の下の [IRQ_F2P[15:0]] が使用されています。 [PL-PS InterruptPorts] の下の [IRQ_F2P[15:0]] をオンにします。

6. [Re-customize IP] ダイアログボックスで [OK] をクリックし、インポートされた設定を保存します。

ZYNQ7 Processing System のブロックオートメーション

1. /processing_system7_0 の [Run Block Automation] をクリックします。これにより、デザイン最上位に対して適切な外部接続が作成されます。

2. ボードに一致させる場合は、 [Apply Board Preset] をオンにします。

3. [OK] をクリックします。

processing_system7 インスタンスへのファブリッククロックの接続

MHS をテキストエディターで開き、AXI インターフェイスクロックがデザインオートメーションで正しく接続されているかを確認します。 MHS ファイルで次のクロックを検索します。

通常これらのクロックは、 processing_system7 インスタンスの FCLK_CLK(0-3) に接続されます。接続されていない場合は、 MHS ファイルのコンフィギュレーションと一致するように外部 clk port または clk_wiz に接続する必要があります。 MHS ファイルの接続に基づいてこれらのクロックを接続してください。

さらに、MHS の processing_system7 インスタンスに DMA コントローラーペリフェラルの要求インターフェイスが含まれている場合は、 DMA0_ACLK、 DMA1_ACLK、 DMA2_ACLK、 DMA3_ACLK クロックを接続します。

通常これらのクロックは、 processing_system7 インスタンスの FCLK_CLK(0-3) に接続されます。接続されていない場合は、 MHS ファイルのコンフィギュレーションと一致するように外部 clk port または clk_wiz に接続する必要があります。

表 5-3 : クロックコンフィギュレーション

ポートありなし

FCLK_CLK0 PL FabricClocks/FCLK_CLK0 :

オン

PL FabricClocks/FCLK_CLK0 :

オフ


オン


オフ


オン


オフ


オン


オフ

M_AXI_GP0_ACLK M_AXI_GP1_ACLK S_AXI_GP0_ACLK

S_AXI_GP1_ACLK S_AXI_ACP_ACLK S_AXI_HP0_ACLK

S_AXI_HP1_ACLK S_AXI_HP2_ACLK S_AXI_HP3_ACLK





ベースデザインへの IP の追加とデザインオートメーション

このセクションでは、デザインに AXI IP を追加する方法を説明します。デザインオートメーションを実行すると、リセット用の Proc Sys Reset IP への接続が自動的に設定され、 IP の AXI インターフェイスおよび生成された AXIInterconnect インスタンスに適切なクロックが追加されます。 ZYNQ7 Processing System ブロックを使用すると、最大で 9 つの AXI3 インターフェイス (2 つの AXI3 マスターインターフェイス/6 つの AXI3 スレーブインターフェイス)を含めることができます。

AXI スレーブ IP (AXI4-Lite および AXI4) の例

同等の IP をブロック図に追加します。次の例は、 AXI GPIO の手順を示しています。

1. ブロック図の任意の場所を右クリックし、 [Add IP] をクリックします。

2. AXI GPIO を検索し、ダブルクリックして追加します。

3. インスタンス (axi_gpio_0) をダブルクリックし、 IP をコンフィギュレーションします。

4. MHS ファイルを開いて、設定ができるだけ同じになるようにします。パラメーターが追加、修正、削除されている可能性があります。

5. 可能であれば、[Generate Board based IO Constraints] をオンにして、ボードに基づいたパラメーターを設定します。


注記 : パラメーターの検証については、「Zynq プロセッサベースデザインの AXI マスターおよびスレーブの XPSおよび IP インテグレーターデザイン間でのパラメーター検証」を参照してください。

7. MHS ファイルの AXI スレーブインスタンスセクションで、BUS_INTERFACE S_AXI の行を検索します。S_AXIの名前が少し異なっている可能性があることに注意してください。

8. その行の式の右側 (BUS_INTERFACE S_AXI = AXI_INTERCONNECT_GP0_MASTER となっている場合はAXI_INTERCONNECT_GP0_MASTER) を検索し、 processing_system_7 にトレースします。

たとえば、BUS_INTERFACE M_AXI_GP0 = AXI_INTERCONNECT_GP0_MASTER の場合、この AXI スレーブインターフェイスは M_AXI_GP0 インターフェイスに接続されます。 Zynq の AXI スレーブインターフェイスは、MHS での接続によって、 M_AXI_GP0、 M_AXI_GP1 に接続できます。

9. IP の AXI スレーブインターフェイスに対して [Run Connection Automation] を実行します。たとえば /axi_gpio_0/S_AXI インターフェイスの場合、インターフェイス接続はマスター /processing_system7_0/M_AXI_GP0のものです。


これにより、 processing_system7_0_axi_periph インスタンスが作成または変更されます。

その他のクロックおよびリセットの場合、およびその他の内部または外部信号の場合は、接続方法は XPS デザインに使用していた方法と同様です。可能であれば、 /axi_gpio_0/GPIO などの外部インターフェイスに対して [RunConnection Automation] を実行します。

AXI マスター IP (AXI4-Lite および AXI4) の例

同等の IP をブロック図に追加します。次の例は、 AXI Central Direct Memory Access (CDMA) の手順を示しています。


2. AXI Central Direct Memory Access を検索し、ダブルクリックして追加します。

IP の AXI マスター (SG エンジンおよび AXI4 データマスター ) は、このセクションでのみ接続されます。

3. インスタンス (axi_cdma_0) をダブルクリックし、 IP をコンフィギュレーションします。

4. MHS ファイルを開いて、設定をできるだけ同じようにします。パラメーターが追加、修正、削除されている可能性があります。






注記 : パラメーターの検証については、「Zynq プロセッサベースデザインの AXI マスターおよびスレーブの XPSおよび IP インテグレーターデザイン間でのパラメーター検証」を参照してください。

6. MHS ファイルの AXI マスターインスタンスセクション (axi_cdma_0 インスタンス) で、 BUS_INTERFACEM_AXI = AXI_INTERCONNECT_HP0_SLAVE の行を検索します。

注記 : M_AXI の名前が少し異なっている可能性があります。

7. その行の式の右側 (BUS_INTERFACE M_AXI = AXI_INTERCONNECT_HP0_SLAVE となっている場合は AXI_INTERCONNECT_HP0_SLAVE) を検索し、 processing_system_7 インスタンスにトレースします。

たとえば、 BUS_INTERFACE S_AXI_HP0 = AXI_INTERCONNECT_HP0_SLAVE の場合、この AXI マスターインターフェイスは S_AXI_HP0 インターフェイスに接続されます。

Zynq-7000 プロセッサの AXI マスターインターフェイスは、MHS での接続によって、S_AXI_GP0、S_AXI_GP1、S_AXI_HP0、 S_AXI_HP1、 S_AXI_HP2、 S_AXI_HP3、 S_AXI_ACP に接続できます。

8. Zynq デバイスの AXI スレーブインターフェイスには関連する AXI Interconnect がないので (このインターフェイスで最初に [Run Connection Automation] を実行する場合など)、 Zynq-7000 プロセッサの AXI スレーブインターフェイスに対して [Run Connection Automation] を実行します。

この例の場合、 AXI スレーブインターフェイスは /processing_system_7_0/S_AXI_HP0 です。

AXI マスターの /axi_cdma_0/M_AXI または /axi_cdma_0/M_AXI_SG が [Run Connection Automation] ダイアログボックスに表示されます。

9. /axi_cdma_0/M_AXI を選択します。


11. Zynq AXI スレーブインターフェイスに AXI Interconnect インスタンスが含まれない場合は、 AXI マスターインターフェイス (/axi_cdma_0/M_AXI_SG など) に対して [Run Connection Automation] を実行します。

12. /processing_system7_0/S_AXI_HP0 を選択します。


コネクションオートメーションにより、 AXI Interconnect の axi_mem_intercon インスタンスが作成または修正されます。

その他のクロックおよびリセットの場合、およびその他の内部または外部信号の場合は、接続方法は XPS デザインに使用していた方法と同様です。

14. 可能であれば、外部インターフェイスに対して [Run Connection Automation] を実行します。

割り込みの接続

重要 : 割り込みサポートの必要な各 IP に対して、その IP の GUI で割り込みサポートのパラメーターがオンになっていることを確認してください。


2. Concat を検索し、ダブルクリックして追加します。

3. xlconcat_0 インスタンスをダブルクリックします。

4. ポート数をデザインの割り込み数と同じになるように変更します。


6. xlconcat_0 インスタンスの dout[1:0] を processing_system7_0 インスタンスの IRQ_F2P[0:0] に接続します。

7. IP からの割り込みを xlconcat_0 InX 入力ポートに接続します。たとえば、 axi_gpio_0 インスタンスの ip2intc_irptを xlconcat_0 の In0[0:0] に接続します。





この方法を使用して、デザインの各割り込みを接続してください。

ヒント : In0[0:0] ポートの割り込み優先度が一番低く、 MHS では processing_system_7 の PORT IRQ_F2P に接続されている一番左の信号の割り込み優先度が一番低くなります。

XPS デザインに一致させるためのアドレスのカスタマイズ

デザインオートメーションによりアドレスおよびアドレスサイズが設定されるので、デザインのアドレスに一致させる必要があります。これにより、既存ソフトウェアとの互換性が確実になります。

1. テキストエディターで MHS ファイルを開き、ブロックデザインの [Address Editor] ビューをクリックします。

2. MHS の各 AXI スレーブに対し、PARAMETER C_BASEADDR および PARAMETER C_HIGHADDR を取得します。

a. processing_system7_0/Data の下の AXI スレーブの [Offset Address] セルに C_BASEADDR の値を入力します。

b. C_HIGHADDR が AXI スレーブの [High Address] 列と一致していることを確認してください。

一致していない場合は、 AXI スレーブの [Range] 列を調整して、 Zynq-7000 AXI マスターインターフェイス(M_AXI_GP0/M_AXI_GP1) の C_HIGHADDR と一致するようにします。アドレス空間は、それぞれ0x40000000 ～ 0x7FFFFFFF および 0x80000000 ～ 0xBFFFFFFF です。

注記 : Zynq デバイスの AXI スレーブインターフェイスの場合、アドレス範囲は自動的に 0x00000000 ～0x3FFFFFFF に設定されます。

ストラテジ

デフォルトでは、 [Interconnect Optimization Strategy] は [Custom] に設定されています。これにより、各マスター /スレーブインターフェイスにレジスタスライスのデータ FIFO を追加できるようになりますが、フルクロスバーのサポートが有効になります (マスターにすべてのスレーブに対する直接接続あり )。AXI マスターの送信は 2 に設定され、AXI スレーブの受信は 4 に設定されます。

重要 : XPS デザインにスパースクロスバーサポート (特定のマスターのスレーブサブセットへのアクセス ) が含まれる場合、この機能は IP インテグレーターでは使用できません。 IP インテグレーターでは、各マスターがすべてのスレーブに接続されます。

デザインの一部が AXI4-Lite スレーブペリフェラルにのみ接続される場合は、 [Minimize Area] ストラテジを使用してください。

これにより、 AXI Interconnect は共有アクセスモード (マスターがスレーブへの接続を共有) になるので、 AXIInterconnect のシステムリソースが削減され、 AXI マスターの送信が 1 に、 AXI スレーブの受信が 1 に設定されます。このオプションは、 processing_system7_0_axi_periph または processing_system7_0_axi_periph_1 インスタンスで使用してください。

重要 : AXI MIG または AXI ブロック RAM などの高速 AXI スレーブが AXI Interconnect インスタンスに接続されている場合は、ストラテジは [Custom] のままにしておきます。

デザインの高パフォーマンス部分には、 [Maximize Performance] ストラテジを使用します。これにより、各マスターに深さ 512 の FIFOが追加され、 AXI マスターの送信が 4、 AXI スレーブの受信が 4 に設定されます。すべての AXIマスターで Packet AXI Data FIFO が必要でない場合は、 axi_mem_intercon インスタンスを [Custom] のままにしておきます。これらについては、次のセクションで説明します。





AXI マスターのレジスタスライスおよび AXI データ FIFO の設定

MHS ファイルを開き、各 AXI マスターの [Enable Register Slice]/[Enable Data FIFO] を設定します。正しい設定を確認するには、表 5-4 に示す情報を使用して MHS ファイルを検索してください。検索する際は、 <intf_name> の部分を関連する BUS_INTERFACE の名前に置き換えます。

たとえば、 BUS_INTERFACE M_AXI_MM2S の <intf_name> は M_AXI_MM2S、 BUS_INTERFACE M_AXI_GP0 の<intf_name> は M_AXI_GP0 です。

注記 :

° IP ごとに複数の AXI マスターインターフェイスがある場合もあります。

° AXI マスターは、 AXI Interconnect のスレーブに接続されます。 [Slave Interfaces] タブで選択してください。

AXI スレーブのレジスタスライスおよび AXI データ FIFO の設定

MHS ファイルを開き、各 AXI スレーブの [Enable Register Slice]/[Enable Data FIFO] を設定します。正しい設定を確認するには、表 5-5 に示す情報を使用して MHS ファイルを検索してください。

検索する際は、<intf_name> の部分を関連する BUS_INTERFACE の名前に置き換えます。たとえば、BUS_INTERFACES_AXI の <intf_name> は S_AXI、 BUS_INTERFACE S_AXI_HP0 の <intf_name> は S_AXI_HP0 です。

注記 :

° IP ごとに複数の AXI スレーブインターフェイスがある場合もあります。

° AXI スレーブは、 AXI Interconnect のマスターに接続されます。 [Master Interfaces] タブで選択してください。

表 5-4 : Zynq デバイスを使用した場合の AXI マスターのインターコネクト設定

パラメーターありなし

C_INTERCONNECT_<intf_name>_AR_REGISTER C_INTERCONNECT_<intf_name>_R_REGISTER C_INTERCONNECT_<intf_name>_AW_REGISTERC_INTERCONNECT_<intf_name>_W_REGISTER C_INTERCONNECT_<intf_name>_B_REGISTER

SXX_AXI : [Enable RegisterSlice] - [Auto]

SXX_AXI : [Enable RegisterSlice] - [None]

C_INTERCONNECT_<intf_name>_WRITE_FIFO_DEPTH C_INTERCONNECT_<intf_name>_READ_FIFO_DEPTH

パラメーター = 32SXX_AXI : [Enable Data FIFO] - [32 deep]


SXX_AXI : [Enable Data FIFO] - [None]

表 5-5 : Zynq デバイスを使用した場合の AXI スレーブのインターコネクト設定



MXX_AXI : [Enable RegisterSlice] - [Auto]

MXX_AXI : [Enable RegisterSlice] - [None]


パラメーター = 32MXX_AXI : [Enable Data FIFO] - [32 deep]

パラメーター = 512MXX_AXI : [Enable Data FIFO] - [512 deep]

MXX_AXI : [Enable Data FIFO] - [None]





デザインの検証

[Validate Design] ボタンをクリックすると、信号、接続、またはその他の問題など、デザインの問題を修正するのに役立ちます。

Zynq プロセッサベースデザインの AXI マスターおよびスレーブの XPS および IP インテグレーターデザイン間でのパラメーター検証

1. XPS デザインのネットリストが生成されていることを確認します。これにより、 <xps_project>/hdl ディレクトリに各 IP の最上位ラッパーファイルが作成されます。

たとえば、 <xps_project>/hdl /system_leds_4bits_wrapper.vhd には EDK デザインの AXI_GPIO のラッパーが含まれます。ラッパーの最も重要な部分は、次に示すようなパラメーターへのマップです。

C_GPIO_WIDTH => 4,C_GPIO2_WIDTH => 32,C_ALL_INPUTS => 0,C_ALL_INPUTS_2 => 0,C_INTERRUPT_PRESENT => 1,C_DOUT_DEFAULT => X"00000000",C_TRI_DEFAULT => X"ffffffff",C_IS_DUAL => 0,C_DOUT_DEFAULT_2 => X"00000000",C_TRI_DEFAULT_2 => X"ffffffff"

2. Tcl コンソールで IP のプロパティを取得します。たとえば、 Tcl コンソールに次のコマンドを入力します。

report_property [get_bd_cells axi_gpio_0]

Tcl コンソールのレポートでは、パラメーターを示す C_ が含まれる行が重要です。次に、比較に使用される行の例を示します。

CONFIG.C_ALL_INPUTS string false true 0CONFIG.C_ALL_INPUTS_2 string false true 0CONFIG.C_ALL_OUTPUTS string false true 1CONFIG.C_ALL_OUTPUTS_2 string false true 0CONFIG.C_DOUT_DEFAULT string false true 0x00000000CONFIG.C_DOUT_DEFAULT_2 string false true 0x00000000CONFIG.C_GPIO2_WIDTH string false true 32CONFIG.C_GPIO_WIDTH string false true 4CONFIG.C_INTERRUPT_PRESENT string false true 1CONFIG.C_IS_DUAL string false true 0CONFIG.C_TRI_DEFAULT string false true 0xFFFFFFFFCONFIG.C_TRI_DEFAULT_2 string false true 0xFFFFFFFF

パラメーターを比較すると、 IP インテグレーターの最新の AXI GPIO IP の新しいパラメーターであるC_ALL_OUTPUTS と C_ALL_OUTPUTS_2 以外のパラメーター値はすべて同じであることがわかります。

3. これらのパラメーターを設定する際は、追加されたパラメーターやパラメーター値の違いを IP の製品仕様で確認してください。

パラメーターへの変更が必要な場合 :

ブロック図で IP インスタンスをダブルクリックし、パラメーターを変更して XCI ファイルをアップデートします。





GUI にパラメーターがない場合 :

1. ブロック図で IP を選択します。

2. [Block Properties] ビューで [Properties] タブをクリックします。

3. [CONFIG] を展開表示し、パラメーター値を入力します。

4. report_property コマンドを再実行し、必要に応じて変更します。

5. [Validate Design] をクリックし、デザインに問題がないことを確認します。

デザインの完成

1. [Sources] ビューで design_1 を右クリックし、 [Generate Output Products] をクリックします。

2. [Generate] をクリックします。

3. 生成が完了したら、 [Sources] ビューで design_1 を右クリックし、 [Create HDL Wrapper] をクリックします。

4. [OK] をクリックし、最上位ラッパーが Vivado Design Suite で管理されるようにします。

5. ボードに関連しないピンを固定する制約や、 MIG 用の追加制約を含む XDC ファイルを作成します。たとえば、XDC ファイルにより MIG のリセットピンの位置と DCI_CASCADE 設定を固定できます。

MicroBlaze プロセッサベースデザインの移行

システム基盤 (MicroBlaze、 AXI_Interconnect、 Clk_Wiz、 Proc_Sys_Reset) の生成

システム基盤 (MicroBlaze、 AXI_Interconnect、 Clk_Wiz、 Proc_Sys_Reset) を生成するには、次の手順に従います。

1. 必要なボードまたはプログラマブルデバイス用の Vivado プロジェクトを作成します。

2. Flow Navigator の [IP Integrator] → [Create Block Design] をクリックします。

3. デザイン名 (design_1 など) を入力します。

ブロックデザインが生成されます。

重要 : MIG がデザインに含まれる場合は、次に進む前に 71 ページの「AXI MIG の移行」の手順に従ってください。

MicroBlaze インターフェイス/ベースシステムのコンフィギュレーションの決定

1. テキストエディターで XPS デザインの MHS ファイルを開きます。

2. MicroBlaze でどのインターフェイスが使用されているかを判断します。 MHS ファイルで BUS_INTERFACEILMB、BUS_INTERFACE DLMB、BUS_INTERFACE M_AXI_DP、BUS_INTERFACE M_AXI_DC、BUS_INTERFACEM_AXI_IC、 BUS_INTERFACE DEBUG、 BUS_INTERFACE INTERRUPT を検索します。

通常、 Base System Builder (BSB) で構築された MicroBlaze デザインには、ローカルブロック RAM 用の LMB インターフェイス、 MicroBlaze データポートインターフェイス ( AXI GPIO などのスレーブレジスタ用)、デバッグインターフェイス (MDM IP の C_USE_UART パラメーターに基づく UART を含むまたは含まない MDM を使用)、および割り込みサポート (AXI_INTC スレーブ IP を使用) が含まれます。BSB では、これ以外にも clock_generatorおよび proc_sys_reset IP でサポートされるクロックおよびリセットも追加されます。

さらに複雑なインターフェイスの場合は、 MicroBlaze 命令キャッシュポートと MicroBlaze データキャッシュポートが使用されます。通常、これらのインターフェイスは AXI MIG または AXI ブロック RAM (AXI4 スレーブ) の高パフォーマンス部分に使用されます。 C_CACHE_BYTE_SIZE および C_DCACHE_BYTE_SIZE パラメーターは、 MicroBlaze MHS インスタンスのキャッシュのサイズを決定します。





3. 表 5-6 を参照し、 MicroBlaze インスタンスの MHS ファイルのインターフェイスに基づいて、 MicroBlaze ブロックオートメーションを設定します。

MicroBlaze のブロックオートメーション

MicroBlaze のブロックオートメーションは、 BSB と同様にデザインの一部を自動的に追加できる機能です。オートメーションは次を実行します。

• MicroBlaze キャッシュインターフェイスをイネーブルにします (キャッシュサイズのみを設定し、その他の接続は設定されない)。

• 次を追加します。

° ローカルメモリ (LMB)

° デバッグモジュール (UART デバッグモジュールありまたはなし )

° AXI4-Lite スレーブペリフェラル用の AXI Interconnect

° 割り込みコントローラー (AXI INTC)

° ほかの IP からのクロック接続

° デザインの proc_sys_reset IP を使用した外部クロックまたは clk wiz、およびリセット

MicroBlaze のブロックオートメーションの実行

1. ブロックデザインに MicroBlaze IP を追加します。

2. [Run Block Automation] をクリックし、 MicroBlaze_0 を選択します。

3. [Run Block Automation] ダイアログボックスで、 69 ページの表 5-6 の情報に基づいて設定します。

ヒント : AXI4-Lite スレーブペリフェラルの AXI Interconnect インスタンスは、デバッグ用に割り込みまたは UART がオンになっている場合は microblaze_0_axi_periph と呼ばれます。 [Run Connection Automation] を実行すると、最初のAXI スレーブ (通常は AXI4-Lite インターフェイス ) を接続する際に、この AXI Interconnect インスタンスが追加されます。

表 5-6 : XPS の MicroBlaze デザインで使用されるバスインターフェイス

インターフェイスありなし

BUS_INTERFACE ILMBBUS_INTERFACE DLMB

[Local Memory] : MHS に CNTLR インスタンスが含まれる場合、 LMB BRAM の C_BASEADDR/C_HIGHADDR に基づいて KB サイズを選択

[Local Memory] : [None]

BUS_INTERFACE DEBUG MHS の MDM インスタンスで C_USE_UART = 0

[Debug Module] : [Debug Only]

MHS の MDM インスタンスでC_USE_UART = 1

[Debug Module] : [Debug & UART]

[Debug Module] : [None]

BUS_INTERFACE M_AXI_DP [Peripheral AXI Port] : [Enabled] [Peripheral AXI Port] : [Disabled]

BUS_INTERFACE M_AXI_ICBUS_INTERFACE M_AXI_DC

[Cache Configuration] :

MHS ファイルの MicroBlaze インスタンスに対して、C_CACHE_BYTE_SIZE またはC_DCACHE_BYTE_SIZE に基づいてキャッシュサイズ (KB) を選択

[Cache Configuration] : [None]

BUS_INTERFACE INTERRUPT [Interrupt Controller] : オン [Interrupt Controller] : オフ





4. [Clock Connection] には、XPS での接続によって、[New Clocking Wizard] または [New External Port] を選択します。

5. MIG が使用される場合は、次を実行します。

a. MIG をインスタンシエートしてコンフィギュレーションします。

b. MicroBlaze クロック用のクロック (通常は 100MHz クロック ) を選択します。

Clocking Wizard/プロセッサシステムリセットの使用

重要 : このセクションの手順は、 AXI MIG がデザインに含まれていない場合にのみ実行してください。

Clocking Wizard のインターフェイスの接続

1. clk_wiz_1 をダブルクリックします。

デザインに合わせて、次に示すボードフローまたは非ボードフローの手順に従います。

ボードフロー

2. [Generate Board based IO Constraints] をオンにします。

3. DIFF_CLK_IN1 に sys_diff_clock を選択します。

4. EXT_RESET_IN のリセットを選択します。

5. clk_wiz_1 インスタンスの CLK_IN1_D を右クリックし、 [Make External] をクリックします。

6. reset を右クリックし、 [Make Active] をクリックします。

7. reset 外部ピンを proc_sys_reset_1 の ext_reset_in に接続します。

非ボードフロー

使用中のボードに基づいて、 Clocking Wizard を手動で設定します。

2. clk_wiz_1 インスタンスの CLK_IN1_D を右クリックし、 [Make External] をクリックします。

3. reset を右クリックし、 [Make Active] をクリックします。

4. reset 外部ピンを proc_sys_reset_1 の ext_reset_in に接続します。

AXI MIG/プロセッサシステムリセットの使用

重要 : このセクションの手順は、 AXI MIG がデザインに含まれている場合にのみ実行してください。

AXI MIG のインターフェイスの接続

1. [Run Connection Automation] をクリックし、 /mig_7series_0/S_AXI をクリックします。

2. [/microblaze_0 (Cached)] または [/microblaze_0 (Periph)] を次のように選択します。

a. [/microblaze_0 (Cached)] を選択できる場合は選択します。

b. [/microblaze_0 (Cached)] を選択できない場合は、デザインにキャッシュは含まれていません。その場合は[/microblaze_0 (Periph)] を選択します。

注記 : [/microblaze_0 (Cached)] を選択すると、 axi_mem_intercon という別の AXI Interconnect インスタンスが生成されます。





AXI MIG の移行

重要 : AXI MIG を移行する前に、 XPS プロジェクトに XPS 14.7 を使用して生成したネットリストが含まれていることを確認してください。

1. <EDK_PROJECT>/__xps/<MIG_INST_NAME>/mig.prj を別のディレクトリにコピーします。

2. テキストエディターで mig.prj ファイルを開きます。

3. <TargetFPGA> セクションが Vivado プロジェクトのデバイス設定と一致しているかどうかを確認します。一致していない場合は、適切なパッケージとスピードに変更します。

4. DDR3 を使用している場合は、 ddr_ をすべて ddr3_ に変更します。

5. DDR2 を使用している場合は、 ddr_ をすべて ddr2_ に変更します。

ブロックデザインへの MIG の追加

1. ブロックデザインに Memory Interface Generator IP を追加します。

2. mig_7series_0 インスタンスをクリックします。

AXI MIG のコンフィギュレーション

1. [Block Properties] ビューで [Properties] タブをクリックし、 [CONFIG] を展開表示して [XML_INPUT_FILE] までスクロールダウンします。

2. 修正した mig.prj ファイルの絶対パスを指定し、 Enter キーを押します。

XML ファイルが読み込まれ、 PRJ ファイルが正しくない場合はエラーメッセージが表示されます。

ヒント : この操作が完了するまでには、約30 秒程かかります。

3. ブロック図で mig_7series_0 インスタンスをダブルクリックし、 MIG 設定を確認します。

メモリコントローラーのクロッキング/ リセットは IP で処理されるので、MIG でデザインの入力クロック、出力クロック、およびリセットをコンフィギュレーションする必要があります。

4. [Options for Controller 0] ページの設定 (メモリ速度、メモリ選択など) が正しいかどうかを確認します。設定がボードメモリに対して正しくない場合は、変更します。

5. [AXI Parameter Options C0] ページの設定が正しいかどうかを確認します。 [Narrow Burst Support] が XPS デザインに基づいて正しく設定されているかどうかを確認します。正しいかどうかがわからない場合は、このパラメーターを 1 に設定します。

6. [Memory Options for Controller 0] ページで入力クロックとリセットを設定します。

a. [Input Clock Period] に、ボードタイプに基づいて差動またはシングルエンドクロック入力周波数を選択します。 KC705 ボードの場合、正しい設定は [5000 ps (200 MHz)] になります。

b. 既存の XPS デザインに MicroBlaze またはその他の IP が含まれる場合は、追加のファブリッククロックが必要です。 [Select Additional Clocks] をオンにします。

注記 : 通常、元の XPS デザインが BSB を使用して作成されている場合、追加クロックは必要ありません。

c. MicroBlaze には、通常 100MHz のクロックが含まれます。 [Clock 0] に [10000 ps (100.00000 MHz)] を選択します。これは、デザインの MicroBlaze 部分に使用されます。

d. メモリコントローラーのその他のオプションを確認します。

e. [Next] をクリックします。

[System Clock] で、メモリコントローラーに入力クロックを供給する方法を選択します。 KC705 ボードでは差動クロック入力が使用されるので、





7. [System Clock] に [Differential] を選択します。

基準クロックは、 200MHz のクロックを生成できる場合は内部 MMCM から生成できます。

8. [Reference Clock] に [Use System Clock] を選択します。

9. [System Reset Polarity] を、ボードタイプに基づいて [ACTIVE HIGH] または [ACTIVE LOW] に設定します。

a. 使用しているボードに適した設定を選択します。 KC705 の場合は、 [ACTIVE HIGH] に設定します。

b. メモリコントローラーのその他のオプションを確認します。

c. [Next] をクリックします。

10. 設定を確認しながら、 [Pin/Bank Selection Mode] ページまで [Next] をクリックし続けます。

a. [Pin/Bank Selection Mode] ページで [Fixed Pin Out] をオンにし、 [Next] をクリックします。

メモリに対する MIG 設定が正しければ、ピン配置は既に定義されており、プロジェクトファイルは正しく修正されています。

b. [Validate] をクリックします。

c. ピン配置が正しいことを確認したら、INFO メッセージが表示されている場合でも、[OK] をクリックします。

d. [Next] をクリックします。

11. [System Signals Selection] ページで次を実行します。

a. ボードで使用される sys_clk_p/n ピンを選択します。 KC705 では、バンク番号 33 のピン AD12/AD11 が使用されます。 clk_ref は既に内部信号に接続されています。

b. デザインに基づき、必要に応じてステータス信号を接続します。

12. メモリモデルの使用許諾契約が表示されるまで、 [Next] をクリックし続けます。

a. メモリモデルの使用許諾契約で [Accept] をオンにし [Next] を 2 回クリックします。

b. [Generate] をクリックします。

AXI MIG インターフェイスの接続

ブロック図で次のインターフェイスを右クリックし、 [Make External] をクリックします。

• SYS_CLK

• sys_rst

• DDR3

これで、すべての DDR3 信号、クロックおよびリセットが最上位ボードピンに接続されます。

AXI MIG を残りのデザインに接続する方法は、 69 ページの「MicroBlaze のブロックオートメーション」を参照してください。

ベースデザインへの IP の追加

このセクションでは、デザインに AXI IP を追加する方法を説明します。

低速ペリフェラル (AXI4-Lite) の追加

1. 同等の IP をブロック図に追加します。 AXI GPIO の場合、次を実行します。

a. ブロック図の任意の場所を右クリックし、 [Add IP] をクリックします。

b. AXI GPIO を検索し、ダブルクリックして追加します。

2. インスタンス (axi_gpio_0 など) をダブルクリックし、 IP をコンフィギュレーションします。 MHS を開き、設定ができるだけ同じになるようにします。パラメーターが追加、修正、削除されている可能性があります。可能であれば、ボード (led_8bits など) に基づいてペリフェラル IP 設定 (ボードベースの I/O 制約) を適用します。






注記 : パラメーターの検証については、「MicroBlaze プロセッサベースデザインの AXI マスターおよびスレーブのXPS および IP インテグレーターデザイン間でのパラメーター検証」を参照してください。

4. IP のスレーブインターフェイスに対して [Run Connection Automation] をクリックしてコネクションオートメーションを実行します (/axi_gpio_0/S_AXI インターフェイスなど)。

5. 適切な AXI Interconnect インスタンスに接続します。これは、 microblaze_0_axi_periph インスタンスを使用した/microblaze_0 (Periph) になります。

6. その他のクロック、リセット、または信号を接続します。外部信号の接続方法は、 XPS デザインで使用した方法と同様です。可能であれば、外部インターフェイスに対して [Run Connection Automation] を実行します(/axi_gpio_0/GPIO インターフェイスなど)。

高速ペリフェラル (AXI4) の追加

1. 同等の IP をブロック図に追加します。たとえば AXI ブロック RAM を追加するには、次を実行します。

a. ブロック図の任意の場所を右クリックし、 [Add IP] をクリックします。

b. AXI BRAM Controller を検索し、ダブルクリックして追加します。

2. インスタンス (axi_bram_ctrl_0 など) をダブルクリックし、 IP をコンフィギュレーションします。

3. MHS を開き、設定ができるだけ同じになるようにします。パラメーターが追加、修正、削除されている可能性があります。


注記 : パラメーターの検証については、「MicroBlaze プロセッサベースデザインの AXI マスターおよびスレーブのXPS および IP インテグレーターデザイン間でのパラメーター検証」を参照してください。

5. IP の AXI マスターまたは AXI スレーブインターフェイスに対して [Run Connection Automation] をクリックしてコネクションオートメーションを実行します (/axi_bram_ctrl_0/S_AXI インターフェイスなど)。

6. 適切な AXI Interconnect インスタンスに接続します。これは、 axi_mem_intercon インスタンスを使用した/microblaze_0 (Cached) になります。

7. その他のクロック、リセット、または信号を接続します。

外部信号の接続方法は、 XPS デザインで使用した方法と同様です。

8. 可能であれば、外部インターフェイスに対して [Run Connection Automation] を実行します (/axi_bram_ctrl_0/BRAM_PORTA または /axi_bram_ctrl_0/BRAM_PORTB インターフェイスなど)。通常は、BRAM_PORTA および RAM_PORTB に対して True Dual Port RAM が使用されます。

割り込みの接続

割り込みサポートの必要な各 IP に対して、割り込みサポートのパラメーターがオンになっていることを確認します。

1. ブロックオートメーションで作成された microblaze_0_xlconcat インスタンスをダブルクリックします。

2. ポート数をデザインの割り込み数と同じになるように変更します。


4. IP からの割り込みを microblaze_0_xlconcat InX 入力ポートに接続します。たとえば、 axi_gpio_0 インスタンスのip2intc_irpt を microblaze_0_xlconcat の In0[0:0] に接続します。

5. デザインの各割り込みに対して手順 4 を繰り返します。

注記 : In0[0:0] ポートの割り込み優先度が一番低く、MHS では axi_intc インスタンスの PORT INTR に接続されている一番左の信号の割り込み優先度が一番低くなります。





XPS デザインに一致させるためのアドレスのカスタマイズ

重要 : デザインオートメーションによりアドレスおよびアドレスサイズが設定されるので、このセクションの手順を実行してデザインのアドレスに一致させる必要があります。これにより、既存ソフトウェアとの互換性が確実になります。

1. テキストエディターで MHS ファイルを開き、ブロックデザインの [Address Editor] ビューをクリックします。

2. MHS の各 AXI スレーブまたは LMB ブロック RAM に対して次を取得してください。

° PARAMETER C_BASEADDR

° PARAMETER C_HIGHADDR

3. AXI スレーブまたは LMB ブロック RAM の [Offset Address] セルに C_BASEADDR の値を入力します。

4. C_HIGHADDR が AXI スレーブまたは LMB ブロック RAM の [High Address] 列と一致していることを確認します。一致していない場合は、 AXI スレーブまたは LMB ブロック RAM の [Range] 列を調整して、 C_HIGHADDRに一致するようにします。

microblaze_0/Data と microblaze_0/Instruction など、 1 つの AXI スレーブに複数の AXI マスターが接続されている場合、複数の AXI マスターの [Offset Address] でアドレスを変更します。

ストラテジ

デフォルトでは、 [Interconnect Optimization Strategy] は [Custom] に設定されています。これにより、各マスター /スレーブインターフェイスにレジスタスライスのデータ FIFO を追加できるようになりますが、フルクロスバーのサポートが有効になり (マスターにすべてのスレーブに対する直接接続あり )、AXI マスターの送信は 2 に設定され、AXIスレーブの受信は 4 に設定されます。

重要 : XPS デザインにスパースクロスバーサポート (特定のマスターのスレーブサブセットへのアクセス ) が含まれる場合、この機能は IP インテグレーターでは使用できません。 IP インテグレーターでは、各マスターがすべてのスレーブに接続されます。

デザインの一部が AXI4-Lite スレーブペリフェラルにのみ接続される場合は、 [Minimize Area] ストラテジを使用してください。これにより、 AXI Interconnect は共有アクセスモード (マスターがスレーブへの接続を共有) になるので、AXI Interconnect のシステムリソースが削減され、 AXI マスターの送信が 1 に、 AXI スレーブの受信が 1 に設定されます。このオプションは、 microblaze_0_axi_periph インスタンスで使用してください。

デザインの高パフォーマンス部分には、 [Maximize Performance] ストラテジを使用します。これにより、各マスターに深さ 512 の FIFOが追加され、 AXI マスターの送信が 4、 AXI スレーブの受信が 4 に設定されます。すべての AXIマスターで Packet AXI Data FIFO が必要でない場合は、 axi_mem_intercon インスタンスを [Custom] のままにしておきます。

重要 : IP インテグレーターの AXI Interconnect では、スパース接続はサポートされていません。

AXI マスターのレジスタスライスおよび AXI データ FIFO の設定

1. MHS ファイルを開き、表 5-7 のパラメーターを検索して、各 AXI マスターの [Enable Register Slice]/[Enable DataFIFO] を設定します。

検索する際は、 <intf_name> の部分を関連する BUS_INTERFACE の名前に置き換えます。たとえば、BUS_INTERFACE M_AXI_MM2S の <intf_name> は M_AXI_MM2S になります。

ヒント : AXI マスターは、 AXI Interconnect のスレーブに接続されます。 [Slave Interfaces] タブで選択してください。





AXI スレーブのレジスタスライスおよび AXI データ FIFO の設定

1. MHS ファイルを開き、 75 ページの表 5-8 のパラメーターを検索して、各 AXI マスターの [Enable RegisterSlice]/[Enable Data FIFO] を設定します。

検索する際は、 <intf_name> の部分を関連する BUS_INTERFACE の名前に置き換えます。たとえば、BUS_INTERFACE S_AXI の <intf_name> は S_AXI になります。

ヒント : AXI スレーブは、 AXI Interconnect のマスターに接続されます。 [Master Interfaces] タブで選択してください。

デザインの検証

1. [Validate Design] ボタンをクリックします。

2. デザインに必要な変更を加えます。変更には、信号接続やその他の問題が含まれることがあります。

表 5-7 : MicroBlaz デバイスを使用した場合の AXI マスターのインターコネクト設定



SXX_AXI : [Enable RegisterSlice] - [Auto]

SXX_AXI : [Enable RegisterSlice] - [None]




SXX_AXI : [Enable Data FIFO] - [None]

表 5-8 : MicroBlaz デバイスを使用した場合の AXI スレーブのインターコネクト設定



MXX_AXI : [Enable Register Slice] - [Auto]

MXX_AXI : [Enable Register Slice] - [None]


パラメーター = 32MXX_AXI : [Enable DataFIFO] - [32 deep]

パラメーター = 512MXX_AXI : [Enable DataFIFO] - [512 deep]

MXX_AXI : [Enable Data FIFO] - [None]





MicroBlaze プロセッサベースデザインの AXI マスターおよびスレーブの XPS および IP インテグレーターデザイン間でのパラメーター検証

1. XPS デザインのネットリストが生成されていることを確認します。これにより、 <xps_project>/hdl ディレクトリに各 IP の最上位ラッパーファイルが作成されます。

たとえば、 <xps_project>/hdl /system_leds_8bits_wrapper.vhd には EDK デザインの AXI_GPIO のラッパーが含まれます。ラッパーの最も重要な部分は、次に示すようなパラメーターへのマップです。

C_GPIO_WIDTH => 8,C_GPIO2_WIDTH => 32,C_ALL_INPUTS => 0,C_ALL_INPUTS_2 => 0,C_INTERRUPT_PRESENT => 1,C_DOUT_DEFAULT => X"00000000",C_TRI_DEFAULT => X"ffffffff",C_IS_DUAL => 0,C_DOUT_DEFAULT_2 => X"00000000",C_TRI_DEFAULT_2 => X"ffffffff"

2. Tcl コンソールで次のコマンドを使用して、 IP のプロパティを取得します。

report_property [get_bd_cells axi_gpio_0]

Tcl コンソールのレポートでは、パラメーターを示す C_ が含まれる行が重要です。次に、比較に使用される行の例を示します。

CONFIG.C_ALL_INPUTS string false true 0CONFIG.C_ALL_INPUTS_2 string false true 0CONFIG.C_ALL_OUTPUTS string false true 1CONFIG.C_ALL_OUTPUTS_2 string false true 0CONFIG.C_DOUT_DEFAULT string false true 0x00000000CONFIG.C_DOUT_DEFAULT_2 string false true 0x00000000CONFIG.C_GPIO2_WIDTH string false true 32CONFIG.C_GPIO_WIDTH string false true 8CONFIG.C_INTERRUPT_PRESENT string false true 1CONFIG.C_IS_DUAL string false true 0CONFIG.C_TRI_DEFAULT string false true 0xFFFFFFFFCONFIG.C_TRI_DEFAULT_2 string false true 0xFFFFFFFF

3. パラメーターを比較します。

IP インテグレーターの最新の AXI GPIO IP の新しいパラメーターである C_ALL_OUTPUTS とC_ALL_OUTPUTS_2 以外のパラメーター値はすべて同じであることがわかります。パラメーターの追加、パラメーター値の違い、これらのパラメーターの設定に関する情報は、 IP の製品ガイドを参照してください。

4. パラメーターに変更が必要な場合は、ブロック図で IP インスタンスをダブルクリックし、適切なパラメーターに変更します。

5. パラメーターが GUI にない場合は、次を実行します。

a. ブロック図で IP を選択します。

b. [Block Properties] ビューで [Properties] タブをクリックし、 [CONFIG] を展開表示してパラメーター値を入力します。

c. report_property コマンドを再実行し、必要に応じて変更します。

d. [Validate Design] ボタンをクリックして、デザインに問題がないことを確認します。





デザインの完成

1. [Sources] ビューで design_1 を右クリックし、[Generate Output Products] をクリックして [Generate] をクリックします。

2. 生成が完了したら、 [Sources] ビューで design_1 を右クリックし、 [Create HDL Wrapper] をクリックします。

3. [OK] をクリックし、最上位ラッパーが Vivado Design Suite で管理されるようにします。

4. ボードに関連しないピンを固定する制約や、 MIG のリセットピンの位置および DCI_CASCADE 設定などの追加制約を含む XDC ファイルを作成します。

5. [Sources] ビューで右クリックし、 [Associate ELF Files] をクリックします。

6. [Associated ELF Files] 列の参照ボタン ([…]) をクリックし、 [Design Sources] および [Simulation Sources] に適切なELF ファイルを選択します。

7. Vivado Design Suite でインプリメンテーションを実行します。

Pcore の Vivado Design Suite プロジェクトへの移行プロセッサコア (ISE ツールまたは PlanAhead ツールでパッケージ化された pcore IP) は、パッケージ化し直すとVivado Design Suite プロジェクトに移行できます。

詳細な手順は、『Vivado Design Suite チュートリアル : エンベデッドプロセッサハードウェアデザイン』 (UG940) [参照 8] を参照してください。

ロケーション制約の管理XPS では、 MIG を除くすべての制約は最上位 XDC に含まれていました。

IP インテグレーターでは、物理制約およびタイミング制約が各 IP の出力ファイルの一部として生成されます。




第 6 章

ISim Tcl の Vivado シミュレータ Tcl への移行

Tcl コマンドの移行表 6-1 に、ISE® シミュレータ (ISim) の Tcl コマンドと、対応する Vivado® シミュレータの Tcl コマンドをリストします。

表 6-1 : ISim Tcl と対応する Vivado Tcl

ISim Tcl Vivado Design Suite Tcl

bp add <file_name> <line_number> add_bp file_name line_number

bp clear remove_bps

bp del <index> [<index>…] remove_bp indexlist…

bp list report_bps

bp remove <file_name> <line_number> remove_bps [get_bps –filter {file_name==<file_name> && line_number == <line_number>}]

describe <name> describe name

dump report_values

dump –p <process_scope_name> report_values process_scope_name/*

isim condition add <condition_expression> <command> [-label <label_name>]

add_condition [-label name] <condition_expression> <command>

isim condition remove [<label_names>…] [<indexlist>…] [-all]

remove_conditions [names_indices_objects…]

isim condition list report_conditions

isim force add <object_name> <value> [-radix <radix>] [-time <time_offset>] { [ -value <value> [-radix <radix>] -time <time_offset>] } <[-cancel <time_offset>] [-repeat <time_offset>]

add_force [-radix radix] [-cancel_after <time_offset>] [-repeat_every <time_duration>] <object_name> {<value> [<time>] } [{ <value> <time>}…]

isim force remove remove_force

isim get <property> Properties: arraydisplaylength, radix, userunit, maxtraceablesize, ltrace, ptrace

get_property property_name [current_sim] Properties: array_display_limit, radix, time_unit, trace_limit, line_tracing, process_tracing

isim set <property> <value> properties: arraydisplaylength, radix, userunit, maxtraceablesize, ltrace, ptrace

set_property property_name property_value [current_sim] Properties: array_display_limit, radix, time_unit, trace_limit, line_tracing, process_tracing

onerror {tcl_commands} onerror {tcl_commands}




第 6 章 :

put [–radix <radix>] name value set_value [–radix radix] Design_object value

quit [-f|-force] [-s|-sim] quit [-f|-force]

restart restart

resume resume

run [all | continue | <time> <unit>] run [-all] [time unit]

saif open [-scope <path_name>] [-file <file_name>] [-level <nesting_level>] [-allnets]

open_saif file_name; log_saif hdl_objects

saif_close close_saif [SaifObj]

scope [<path>] current_scope hdl_scope

sdfanno SDF アノテーションは、シミュレーションの xelab (エラボレーター ) コマンドのオプションです。sdfanno はサポートされなくなっています。

show time current_time

show port report_objects [get_objects * –filter {type == port}]

show scope report_scope

show signal report_objects [get_objects * –filter {type == signal}]

show variable report_objects [get_objects * –filter {type == variable}]

show constant report_objects [get_objects * –filter {type == constant}]

show child [-r] report_scopes [get scopes –r *]

show driver <hdl_object_name> report_drivers hdl_object (サポートなし )

show load <hdl_object_name> report_readers hdl_object (サポートなし )

show value [-radix <radix>] <hdl_object_name>

report_value [-radix radix] hdl_object

step step [-over]

test [-radix radix] <hdl_object_name> <test_value>

現在はサポートされていません。 Tcl ビルトインコマンドを次のように使用してください。 expr {[get_value –radix radix hdl_object] == test_value}

vcd dumpfile <file_name> open_vcd file_name

vcd dumpvars –m <hdl_scope_name> [-l <level>]

log_vcd hdl_objects

vcd dumplimit <size> limit_vcd [VCDObject] filesize

vcd dumpon start_vcd [VCDObject]

vcd dumpoff stop_vcd [VCDObject]

vcd dumpflush flush_vcd [VCDObject]

wave log [-r] name log_wave hdl_objects

表 6-1 : ISim Tcl と対応する Vivado Tcl (続き)

ISim Tcl Vivado Design Suite Tcl




第 6 章 :

シミュレーションライブラリのコンパイルISE Design Suite の compxlib では、サードパーティシミュレーションツールのシミュレーションライブラリがコンパイルされます。 Vivado Design Suite では、 compile_simlib Tcl コマンドを使用します。詳細は、次の資料を参照してください。


• 『Vivado Design Suite ユーザーガイド : ロジックシミュレーション』 (UG900) [参照 12]

注記 : compile_simlib Tcl コマンドオプションは Vivado Design Suite に含まれます。 config_compile_simlibTcl コマンドを使用すると、デフォルトを変更できます。詳細は、『Vivado Design Suite Tcl コマンドリファレンスガイド』 (UG835) [参照 4] および『Vivado Design Suite ユーザーガイド : ロジックシミュレーション』 (UG900) [参照 12]の第 2 章を参照してください。




第 7 章

ISE ChipScope Logic Analyzer の Vivado ラボツールへの移行

概要この章では、Vivado® Design Suite ラボツールについて、 ISE® Design Suite ChipScope™ Logic Analyzer ツールとの関連と、 ISE ChipScope 環境から Vivado ラボツールへの IP コアの移行方法を説明します。

「Vivado ラボツール」とは、Vivado Design Suite で使用可能なすべてのプログラムおよびデバッグツールの総称です。Vivado ラボツールに含まれる機能は次のとおりです。

• Vivado デバイスプログラマ

• Vivado ロジック解析

• Vivado シリアル I/O 解析

表 7-1 に、 Vivado 統合設計環境 (IDE) の機能の名前と、それに対応する ISE ツールをリストします。




第 7 章 : ISE ChipScope Logic Analyzer の Vivado ラボツールへの移行

レガシ IP コアのサポート新しい Vivado デバッグ IP に移行することをお勧めします。

重要 : ChipScope Pro デバッグ IP コアの XCO ファイルは、 Vivado とは互換性がありません。 Vivado プロジェクトにXCO ファイルを追加しないでください。

• Vivado プロジェクトに次を追加します。

° コアから生成した NGC ファイル

° XDC ファイル

° 合成テンプレートファイル (HDL 言語によって .v または .vhd)

• ChipScope デバッグコアの XDC ファイルで、 USED_IN_SYNTHESIS プロパティを false に設定します。

• SCOPED_TO_REF プロパティを最適なセル名に設定します。

次に、 icon_v1_06a、 ila_v1_05a、および vio_v1_05a の ChipScope Pro デバッグ IP コアを含むデザインの例を示します。

set_property USED_IN_SYNTHESIS false [get_files icon_v1_06a.xdc ila_v1_05a.xdc vio_v1_05a.xdc]set_property SCOPED_TO_REF {ila_v1_05a} [get_files ila_v1_05a.xdc]

• 表 7-2 にリストされるレガシ ChipScope Pro デバッグ IP コアにランタイムデバッグ中にアクセスするには、ChipScope Pro Analyzer が必要です。 Vivado ラボツールとは互換性がありません。

表 7-1 : Vivado IDE の機能と説明、およびそれに対応する ISE ツール

Vivado IDE の機能説明同等の ISE ツール

Vivado デバイスプログラマザイリンクスデバイスをプログラムおよびコンフィギュレーションするために使用される Vivado IDE の機能。ザイリンクスデバイスに接続される不揮発性 (NV) メモリストレージデバイスをプログラムすることも可能です。 NV メモリデバイスには、ザイリンクスデバイスをプログラムするのに使用されるコンフィギュレーション情報が格納されます。

iMPACT デバイスプログラムツール

Vivado ロジック解析ハードウェアのザイリンクスデバイスで実行されるデザインの論理デバッグおよび検証に使用される VivadoIDE の機能。次を含む LogiCORE IP ロジックデバッグコアにアクセスするために使用されます。

• ILA 2.0 (およびそれ以降のバージョン) • VIO 2.0 (およびそれ以降のバージョン)

ChipScope Logic Analyzer

Vivado シリアル I/O 解析ザイリンクスデバイスの高速シリアル I/O リンクをデバッグおよび検証に使用される Vivado IDE の機能。次を含むシリアル I/O デバッグ LogiCORE IP コアにアクセスするために使用されます。 • IBERT 7 Series GTZ 3.0 (およびそれ以降) • IBERT 7 Series GTH 3.0 (およびそれ以降) • IBERT 7 Series GTX 3.0 (およびそれ以降) • IBERT 7 Series GTP 3.0 (およびそれ以降)





ChipScope Pro Analyzer コアの互換性次のセクションでは、 ChipScope Pro Analyzer と新しい Vivado デバッグ IP コアとの互換性について説明します。

ILA および VIO デバッグ IP コア

ILA v2.0 (またはそれ以降) および VIO v2.0 (またはそれ以降) デバッグ IP コアを使用するには、 Vivado ロジック解析を使用する必要があります。

表 7-3 に、ロジックデバッグ IP コアのランタイムツールとの互換性を示します。

表 7-2 : レガシコア、互換性、および新規 Vivado デバッグ IP コア

レガシ ChipScope Pro デバッグ IP コアとそのバージョン

Vivado 2013.1 (およびそれ以降)

との互換性

互換性のある新規 Vivado デバッグ IP コア

Agilent Trace Core 2 (ATC2) v1.05a X なし

AXI ChipScope Monitor v3.05a ○ なし

Integrated Bit Error Ratio Tester (IBERT) 7 Series GTHv2.01a

X Integrated Bit Error Ratio Tester (IBERT)7 Series GTH v3.0 (またはそれ以降)

Integrated Bit Error Ratio Tester (IBERT) 7 Series GTPv2.00a

X Integrated Bit Error Ratio Tester (IBERT)7 Series GTP v3.0 (またはそれ以降)

Integrated Bit Error Ratio Tester (IBERT) 7 Series GTXv2.02a

X Integrated Bit Error Ratio Tester (IBERT)7 Series GTX v3.0 (またはそれ以降)

Integrated Bit Error Ratio Tester (IBERT) Spartan6 GTPv2.02a

X なし

Integrated Bit Error Ratio Tester (IBERT) Virtex5 GTXv2.01a

X なし

Integrated Bit Error Ratio Tester (IBERT) Virtex6 GTXv2.03a

X なし

Integrated Bit Error Ratio Tester (IBERT) Virtex6 GTHv2.06a

X なし

Integrated Controller (ICON) v1.06a ○ なし

Integrated Logic Analyzer (ILA) v1.05a ○ Integrated Logic Analyzer (ILA) v2.0 (またはそれ以降)

Virtual Input/Output (VIO) v1.05a ○ Virtual I/O (VIO) v2.0 (またはそれ以降)

表 7-3 : デバッグ IP コアとランタイムツール要件

デバッグ IP コアとそのバージョンランタイムツール要件

AXI ChipScope Monitor v3.05a (またはそれ以前) ChipScope Pro Analyzer

Integrated Controller (ICON) v1.06a (またはそれ以前) ChipScope Pro Analyzer

Integrated Logic Analyzer (ILA) v1.05a (またはそれ以前) ChipScope Pro Analyzer

Integrated Logic Analyzer (ILA) v2.0 (またはそれ以降) Vivado ロジック解析

Virtual Input/Output (VIO) v1.05a (またはそれ以前) ChipScope Pro Analyzer

Virtual Input/Output (VIO) v2.0 (またはそれ以前) Vivado ロジック解析





IBERT 7 Series GTH/GTP/GTX/GTZ v3.0 (またはそれ以降) デバッグ IP コア

IBERT 7 Series GTH/GTP/GTX/GTZ v3.0 (またはそれ以降) デバッグ IP コアにアクセスするには、 Vivado シリアル I/O解析を使用してください。

表 7-4 に、シリアル I/O デバッグ IP コアのランタイムツールとの互換性を示します。

デザイン内でのレガシ ChipScope Pro と Vivado デバッグ IP コアの統合

次の規則に従うと、レガシ ChipScope コアと Vivado コアを統合できます。

• Vivado デバッグ IP コアを HDL コードにインスタンシエートするか、 Vivado デザインネットリストに ILA v2.0を挿入できます。

注記 : Vivado デバッグ IP コアを JTAG インフラストラクチャに接続する dbg_hub コアが、自動的にデザインに挿入されます。

• レガシ ChipScope Pro デバッグ IP コアは、 HDL コードにインスタンシエートする必要があります。

注記 : デバッグコアの Vivado デザインネットリストへの挿入は、レガシ ChipScope Pro デバッグ IP コアではサポートされません。

• ほかのレガシ ChipScope Pro デバッグ IP コアを JTAG チェーンインフラストラクチャに接続するために使用される ICON コアは、デザインにインスタンシエートします。

重要 : ICON および dbg_hub コアで同じ JTAG ユーザースキャンチェーンが使用されないようにしてください。同じJTAG ユーザースキャンチェーンが使用されると、 write_bitstream DRC チェックでエラーが発生します。

図 7-1 に、 dbg_hub コアの JTAG ユーザースキャンチェーンの変更方法を示します。

表 7-4 : IBERT 7 Series デバッグ IP コアとランタイムツール要件

デバッグ IP コアとそのバージョンランタイムツール要件

Integrated Bit Error Ratio Tester (IBERT) 7 Series GTH v2.01a (またはそれ以前) ChipScope Pro Analyzer

Integrated Bit Error Ratio Tester (IBERT) 7 Series GTH v3.0 (またはそれ以降) Vivado シリアル I/O 解析

Integrated Bit Error Ratio Tester (IBERT) 7 Series GTP v2.00a (またはそれ以前) ChipScope Pro Analyzer

Integrated Bit Error Ratio Tester (IBERT) 7 Series GTP v3.0 (またはそれ以降) Vivado シリアル I/O 解析

Integrated Bit Error Ratio Tester (IBERT) 7 Series GTX v2.02a ChipScope Pro Analyzer

Integrated Bit Error Ratio Tester (IBERT) 7 Series GTX v3.0 (またはそれ以降) Vivado シリアル I/O 解析

Integrated Bit Error Ratio Tester (IBERT) 7 Series GTZ v2.0 ChipScope Pro Analyzer または Vivadoシリアル I/O 解析






図 7-1 : dbg_hub コアの JTAG ユーザースキャンチェーンの変更方法




第 8 章

その他のコマンドラインツールの Vivado IDE への移行

概要この章では、さまざまなザイリンクスコマンドラインツールを Vivado® 統合設計環境 (IDE) で使用できるようにする方法を説明します。

ISE Partgen コマンドラインツールの移行ISE® Design Suite の Partgen を使用すると、次の情報を取得できます。

• システムにインストールされたすべてのデバイスの情報

• 詳細なパッケージ情報

これと同じタイプの情報は、 Vivado Design Suite で Tcl コマンドを使用して取得できます。表 8-1 に、 Partgen のパーツリストファイル (.xct) に含まれるのと同等の情報を取得する Vivado の Tcl コマンドを示します。

Tcl コマンドの詳細は、『Vivado Design Suite Tcl コマンドリファレンスガイド』 (UG835) [参照 4] を参照してください。

パーツリストファイルの内容

表 8-1 : Partgen のパーツリストの内容と同等の情報を取得する Tcl コマンド

パーツリストの内容 Tcl コマンド

Device get_parts

Package get_property PACKAGE [get_parts <part_name>]

Speedgrade get_property SPEED [get_parts <part_name>]

NBIOBS llength [get_sites -filter {IS_BONDED==1 && SITE_TYPE =~ IOB*}

SLICES_PER_CLB [llength [get_sites -of_objects [lindex [get_tiles CLBLM_L_*] 0] -filter {NAME=~SLICE*}]]

NUM_BLK_RAMS llength [get_sites RAMB36*]




第 8 章 : その他のコマンドラインツールの Vivado IDE への移行

NUM_BLK_RAM_COLS set looplimit[llength [get_sites RAMB36*]];

for {set i 0} {$i <= $looplimit} {incr i} {

set BLK_PER_COL [llength [get_sites RAMB36_X${i}Y*]]

if {$BLK_PER_COL > 0} {

puts "Number of BlockRAM per Column for RAMB36_X${i}, $BLK_PER_COL"}}

for {set x 0} {$x <= $looplimit} {incr x} {

set BLK_COLS [llength [get_sites RAMB36_X*Y$x]]

if {$BLK_COLS > 0 } {

puts "Number of BlockRAM Columns for RAMB36_Y$x, $BLK_COLS"}}

FF_PER_SLICE [llength [get_bels -of [get_sites SLICE_X0Y0] -fil

ter {NAME=~*FF*}]]

NUM_MMCM llength [get_sites MMCM*]

NUM_LUTS_PER_SLICE llength [get_bels -of [get_sites SLICE_X0Y0] -filter {TYPE=~LUT_OR_MEM*}]

LUT_NAME ENUMERATION および LUT_SIZE_ENUMERATION

foreach bel [get_bels -of [get_sites SLICE_X0Y0] -filter "TYPE=~LUT_OR_MEM*"] {

set name [split $bel /]

set type [get_property TYPE $bel]

set fields [split $type "M"]

lappend newlist "LUT_NAME=[lindex $name 1] and LUT_SIZE=[lindex $fields 2]"}

foreach line $newlist {puts "$line"}

NUM_GLOBAL_BUFFERS llength [get_sites BUFGCTRL*]

GLOBAL_BUFFERS ENUMERATION

get_sites BUFGCTRL

GLOBAL_BUFFER IOBS ENUMERATION

[get_sites -of [get_package_pins -filter {IS_CLK_CAPABLE==1 && IS_MASTER==1}]]

NUM_BUFIO_BUFFERS llength [get_sites BUFIO*]

BUFIO_BUFFERS ENUMERATION

get_sites BUFIO

NUM_DSP llength [get_sites DSP*]

NUM_PCIE llength [get_sites PCIE*]

NUM_PLL llength [get_sites PLL*]

NUM_CLB llength [get_tiles CLB*]

CLKRGN ENUMERATION get_clock_regions

NUM_OF_SLR llength [get_slrs]

NUM_DSP_COLUMNS llength [get_sites DSP48_X*Y1]

NUM_DSP_PER_COLUMN llength [get_sites DSP48_X1Y*]

表 8-1 : Partgen のパーツリストの内容と同等の情報を取得する Tcl コマンド (続き)






パッケージ情報

表 8-2 に、 Partgen のパッケージファイルの内容を取得する Tcl コマンドをリストします。

NUM_BRAM_PER_COLUMN set looplimit [llength [get_sites RAMB36*]]

for {set i 0} {$i <= $looplimit} {incr i} {

set BLK_PER_COL [llength [get_sites RAMB36_X${i}Y*]]

if {$BLK_PER_COL > 0} {

puts "Number of BlockRAM per Column for RAMB36_X${i}, $BLK_PER_COL"}}

for {set x 0} {$x <= $looplimit} {incr x} {

set BLK_COLS [llength [get_sites RAMB36_X*Y$x]]

if {$BLK_COLS > 0 } {

puts "Number of BlockRAM Columns for RAMB36_Y$x, $BLK_COLS"}}

HEIGHT_OF_DSP foreach region [get_clock_regions] { puts "Height of DSP48 in $region, [llength [get_sites -filter "CLOCK_REGION==$region" DSP48*]]" }

SLR ENUMERATION get_slrs

表 8-2 : Partgen のパッケージファイルの内容と同等の情報を取得する Tcl コマンド

パッケージファイル Tcl コマンド

ピンタイプ foreach pin [get_package_pins] {puts "Pin Type = [get_property CLASS [get_package_pins $pin|get_package_pins $pin]_]"}_

ピン名 foreach pin [get_package_pins] {puts "Pin Name = $pin"}

ピン関数 foreach pin [get_package_pins] {puts "Pin Function = [get_property PIN_FUNC [get_package_pins $pin|get_package_pins $pin]_]"}_

PAD 名 foreach pin [get_package_pins] {puts "PAD Name = [get_property NAME [get_sites $pin|get_sites $pin]_]"}_

ピンのバンク番号 foreach pin [get_package_pins] {puts "Bank Number = [get_property BANK [get_package_pins $pin|get_package_pins $pin]_]"}_

差動ペア foreach pin [get_package_pins] {puts "DIff Pair = [get_property DIFF_PAIR_PIN [get_package_pins $pin|get_package_pins $pin]_]"}_

I/O バンクタイプ foreach pin [get_package_pins] {puts "Bank Type = [get_property BANK_TYPE [get_iobanks [get_property BANK [get_package_pins $pin|get_package_pins $pin]_]]]"}_

パッケージピンとポート配置情報の記述 (パーツの各ピンのパッケージトレース遅延情報を含む)

write_csv

表 8-1 : Partgen のパーツリストの内容と同等の情報を取得する Tcl コマンド (続き)






ISE Bitgen コマンドラインツール ISE Design Suite の Bitgen ツールは、ビットストリームを生成します。

Vivado Design Suite では、 write_bitstream Tcl コマンドを使用します。詳細は、次の資料を参照してください。


• 『Vivado Design Suite ユーザーガイド : プログラムおよびデバッグ』 (UG908) [参照 5]

注記 : Bitgen コマンドのオプションは、 Vivado Design Suite の Tcl プロパティです。新しいプロパティおよび値は、『Vivado Design Suite ユーザーガイド : プログラムおよびデバッグ』 (UG908) [参照 5] の付録 A 「デバイスコンフィギュレーションビットストリーム設定」を参照してください。

ISE Speedprint コマンドラインツール ISE Design Suite の Speedprint ツールは、すべてのデバイスコンポーネントのスピードデータを生成します。

重要 : Vivado Design Suite では、この機能はサポートされません。 ISE Design Suite の speedprint ツールを使用してください。

ISE PROMGen コマンドラインツール ISE Design Suite の PROMGen ツールは、プログラム用の PROM ファイルを作成します。

重要 : Vivado Design Suite では、この機能は write_cfgmem コマンドで提供されます。

ISE BSDLAnno コマンドラインツール ISE Design Suite の BSDLAnno ツールは、コンフィギュレーション後の BSDL (バウンダリスキャン記述言語) ファイルを作成します。

Vivado Design Suite では、次の Tcl コマンドを使用します。

write_bsdl

このコマンドは、 BSDL ファイルを作成します。詳細は、『Vivado Design Suite Tcl コマンドリファレンスガイド』(UG835) [参照 4] を参照してください。





ISE Data2MEM コマンドラインツールISE の Data2MEM に対応するツールは、 Vivado では UpdateMEM です。詳細な手順は、『Vivado Design Suite チュートリアル : エンベデッドプロセッサハードウェアデザイン』 (UG940) の「UpdateMEM を使用した BIT、 MMI、 BMM、および ELF ファイルの統合」を参照してください。

compxlib から compile_simlib への移行compile_simlib コマンドは、 Vivado Design Suite の compxlib に置き換えられています。


http://japan.xilinx.com/cgi-bin/docs/rdoc?d=ug898-vivado-embedded-design.pdf;a=UsingUpdateMEMToMergeBITMMIBMMAndELFFiles

http://japan.xilinx.com/cgi-bin/docs/rdoc?d=ug898-vivado-embedded-design.pdf;a=UsingUpdateMEMToMergeBITMMIBMMAndELFFiles



付録 A

廃止プリミティブ

概要次のプリミティブは、 7 シリーズデバイスではネイティブではありません。そのため、 Vivado® Design ではこれらのプリミティブを使用できません。

A

• AFIFO35_INTERNAL

• ARAMB_36_INTERNAL

B

• BSCAN_FPGACORE

• BSCAN_SPARTAN3

• BSCAN_SPARTAN3A

• BUFCF

• BUFDS

• BUFE

• BUFGDLL

• BUFIO2

• BUFIO2_2CLK

• BUFIO2FB

• BUFIODQS

• BUFPLL

• BUFPLL_MCB

• BUFT




付録 A : 廃止プリミティブ

C

• CAPTURE_FPGACORE

• CLKDLL

• CLKDLLE

• CLKDLLHF

• CONFIG

• CRC32

• CRC64

D

• DCM_CLKGEN

• DCIRESET

• DSP48A

• DSP48A1

E

• EMAC

F

• FDDRCPE

• FDDRRSE

• FIFO36_EXP

• FIFO36_72_EXP

• FMAP

• FRAME_ECC_VIRTEX4

• FRAME_ECC_VIRTEX5

G

• GT11

• GT11CLK

• GT11_CUSTOM

• GT11_DUAL

• GT11CLK_MGT

• GTHE1_QUAD

• GTPA1_DUAL

• GTP_DUAL

• GTX_DUAL

• GTXE1





I

• IBUF_DLY_ADJ

• IBUFDS_DLY_ADJ

• IBUFDS_GTHE1

• IBUFDS_GTXE1

• IFDDRCPE

• IFDDRRSE

• IODELAY2

• IODRP2

• IODRP2_MCB

• ISERDES2

J• JTAGPPC

• JTAGPPC440

• JTAG_SIM_SPARTAN3A

• JTAG_SIM_VIRTEX4

• JTAG_SIM_VIRTEX5

M

• MCB

O

• OFDDRCPE

• OFDDRRSE

• OFDDRTCPE

• OFDDRTRSE

• ORCY

• OSERDES2

P

• PCIE_2_0

• PCIE_A1

• PCIE_EP

• PCIE_INTERNAL_1_1

• PMCD

• POST_CRC_INTERNAL

• PPC405_ADV

• PPC440





R

• RAMB32_S64_ECC

• RAMB36_EXP

• RAMB36SDP_EXP

• RAMB4_S1

• RAMB4_S1_S1

• RAMB4_S1_S16

• RAMB4_S1_S2

• RAMB4_S1_S4

• RAMB4_S1_S8

• RAMB4_S16

• RAMB4_S16_S16

• RAMB4_S2

• RAMB4_S2_S16

• RAMB4_S2_S2

• RAMB4_S2_S4

• RAMB4_S2_S8

• RAMB4_S4

• RAMB4_S4_S16

• RAMB4_S4_S4

• RAMB4_S4_S8

• RAMB4_S8

• RAMB4_S8_S16

• RAMB4_S8_S8

• ROC

• ROCBUF

• RAMB16BWER

• RAMB16BWE

• RAMB8BWER





S

• SIM_CONFIG_S3A_SERIAL

• SIM_CONFIG_S3A

• SIM_CONFIG_S6_SERIAL

• SIM_CONFIG_S6

• SIM_CONFIG_V5_SERIAL

• SIM_CONFIG_V5

• SIM_CONFIG_V6_SERIAL

• SIM_CONFIG_V6

• SPI_ACCESS

• STARTUP_FPGACORE

• STARTUP_SPARTAN3E

T

• TBLOCK

• TEMAC

• TEMAC_SINGLE

• TIMEGRP

• TIMESPEC

• TOC

• TOCBUF




付録 B

その他のリソースおよび法的通知

ザイリンクスリソースアンサー、資料、ダウンロード、フォーラムなどのサポートリソースは、ザイリンクスサポートサイトを参照してください。

ソリューションセンターデバイス、ツール、 IP のサポートについては、ザイリンクスソリューションセンターを参照してください。デザインアシスタント、デザインアドバイザリ、トラブルシューティングのヒントなどが含まれます。

参考資料このガイドでは、次の資料が参照されています。

1. 『Vivado Design Suite ユーザーガイド : デザインフローの概要』 (UG892)

2. 『Vivado Design Suite ユーザーガイド : システムレベルデザイン入力』 (UG895)

3. 『Vivado Design Suite ユーザーガイド : 制約の使用』 (UG903)

4. 『Vivado Design Suite Tcl コマンドリファレンスガイド』 (UG835)

5. 『Vivado Design Suite ユーザーガイド : プログラムおよびデバッグ』 (UG908)

6. 『Vivado Design Suite ユーザーガイド : IP を使用した設計』 (UG896)

7. 『Vivado Design Suite ユーザーガイド : デザイン解析およびクロージャテクニック』 (UG906)

8. 『Vivado Design Suite チュートリアル : エンベデッドプロセッサハードウェアデザイン』 (UG940)

9. 『Vivado Design Suite ユーザーガイド : エンベデッドプロセッサハードウェアデザイン』 (UG898)

10. 『Vivado Design Suite ユーザーガイド : IP インテグレーターを使用した IP サブシステムの設計』 (UG994)

11. ビデオチュートリアル : 「Vivado IP のバージョンアップグレードの管理」

12. 『Vivado Design Suite ユーザーガイド : ロジックシミュレーション』 (UG900)

13. 『Vivado Design Suite プロパティリファレンスガイド』 (UG912)

14. Vivado Design Suite の資料



http://japan.xilinx.com/support

http://japan.xilinx.com/support/solcenters.htm

http://japan.xilinx.com/cgi-bin/docs/rdoc?v=2014.3;d=ug892-vivado-design-flows-overview.pdf

http://japan.xilinx.com/cgi-bin/docs/rdoc?v=2014.3;d=ug895-vivado-system-level-design-entry.pdf

http://japan.xilinx.com/cgi-bin/docs/rdoc?v=2014.3;d=ug903-vivado-using-constraints.pdf

http://japan.xilinx.com/cgi-bin/docs/rdoc?v=2014.3;d=ug835-vivado-tcl-commands.pdf

http://japan.xilinx.com/cgi-bin/docs/rdoc?v=2014.3;d=ug908-vivado-programming-debugging.pdf

http://japan.xilinx.com/cgi-bin/docs/rdoc?v=2014.3;d=ug896-vivado-ip.pdf

http://japan.xilinx.com/cgi-bin/docs/rdoc?v=2014.3;d=ug906-vivado-design-analysis.pdf

http://japan.xilinx.com/cgi-bin/docs/rdoc?v=2014.3;d=ug940-vivado-tutorial-embedded-design.pdf

http://japan.xilinx.com/cgi-bin/docs/rdoc?v=2014.3;d=ug898-vivado-embedded-design.pdf

http://japan.xilinx.com/cgi-bin/docs/rdoc?v=2014.3;d=ug994-vivado-ip-subsystems.pdf

http://japan.xilinx.com/training/vivado/managing-vivado-ip-version-upgrades.htm

http://japan.xilinx.com/cgi-bin/docs/rdoc?v=2014.3;d=ug900-vivado-logic-simulation.pdf

http://japan.xilinx.com/cgi-bin/docs/rdoc?v=2014.3;d=ug912-vivado-properties.pdf

http://japan.xilinx.com/cgi-bin/docs/rdoc?v=2014.3;t=vivado+docs


付録 B : その他のリソースおよび法的通知

トレーニングリソースザイリンクスでは、この資料で説明されている概念を学ぶのに役立つさまざまなトレーニングコースおよびビデオチュートリアルを提供しています。次のリンクから、関連のトレーニングリソースを参照してください。

15. トレーニングコースリスト

16. Vivado Design Suite ビデオチュートリアル : Vivado IP のバージョンアップグレードの管理

法的通知The information disclosed to you hereunder (the “Materials”) is provided solely for the selection and use of Xilinx products.To the maximum extentpermitted by applicable law:(1) Materials are made available "AS IS" and with all faults, Xilinx hereby DISCLAIMS ALL WARRANTIES ANDCONDITIONS, EXPRESS, IMPLIED, OR STATUTORY, INCLUDING BUT NOT LIMITED TO WARRANTIES OF MERCHANTABILITY,NON-INFRINGEMENT, OR FITNESS FOR ANY PARTICULAR PURPOSE; and (2) Xilinx shall not be liable (whether in contract or tort,including negligence, or under any other theory of liability) for any loss or damage of any kind or nature related to, arising under, or in connectionwith, the Materials (including your use of the Materials), including for any direct, indirect, special, incidental, or consequential loss or damage(including loss of data, profits, goodwill, or any type of loss or damage suffered as a result of any action brought by a third party) even if suchdamage or loss was reasonably foreseeable or Xilinx had been advised of the possibility of the same.Xilinx assumes no obligation to correct anyerrors contained in the Materials or to notify you of updates to the Materials or to product specifications.You may not reproduce, modify, distribute,or publicly display the Materials without prior written consent.Certain products are subject to the terms and conditions of Xilinx’s limited warranty,please refer to Xilinx’s Terms of Sale which can be viewed at http://www.xilinx.com/legal.htm#tos; IP cores may be subject to warranty and supportterms contained in a license issued to you by Xilinx.Xilinx products are not designed or intended to be fail-safe or for use in any applicationrequiring fail-safe performance; you assume sole risk and liability for use of Xilinx products in such critical applications, please refer to Xilinx’sTerms of Sale which can be viewed at http://www.xilinx.com/legal.htm#tos.

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mailto:[email protected]

http://japan.xilinx.com/training/courses.htm

http://japan.xilinx.com/cgi-bin/docs/ndoc?t=training;d=vivado/managing-vivado-ip-version-upgrades.htm

http://www.xilinx.com/legal.htm#tos

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