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Fondamenti di VHDL
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Sommario
VHDL: premessa e introduzione
Modellizzazione
Sintassi
Classi di Oggetti
Tipi di Dati e Operatori
Package e Librerie
Processi
Esempi di codice VHDL
VHDL Testbenches
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Premessa
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Perché c’è bisogno di un HDL?
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VHDL
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Il processo di modellizzazione
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Struttura di un modello
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Struttura di un modello
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Design Entity
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Entity Declaration
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Architecture Body (1/2)
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Architecture Body (2/2)
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Esempio (1/4) - Specifica concettuale e analisi
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Esempio (2/4) – Entity Declaration
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Esempio (3/4) – Architecture Body
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Esempio (4/4) – Modello VHDL NOR_GATE
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Architettura Behavioral
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Architettura Dataflow (1/2)
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Architettura Dataflow (2/2)
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Architettura Strutturale (1/4)
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Architettura Strutturale (2/4)
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Architettura Strutturale (3/4)
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Architettura Strutturale (4/4)
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Configurazioni
da ciascuna unità
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Progettazione
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Simulazione
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Sintesi vs. Simulazione
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SINTASSI
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Scrittura del codice sorgente (1/2)
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Scrittura del codice sorgente (2/2)
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Codice Sorgente nor_gate.vhd
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Verifica
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Esempio di simulazione NOR_GATE
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Principi di base del VHDL (1/2)
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Principi di base del VHDL (2/2)
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Esempio – MUX2
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Esempio – MUX2
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Classi di Oggetti
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Oggetti
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Costanti
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Variabili
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Segnali
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Segnali e Variabili
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Assegnamento di Segnali (1/2)
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Assegnamento di Segnali (2/2)
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Concetto di ritardo (1/4)
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Concetto di ritardo (2/4)
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Concetto di ritardo (3/4)
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Concetto di ritardo (4/4)
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Assegnamento condizionale
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Assegnamento selettivo
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Indirizzamento negli array
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Attributi
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Tipi di Dati e Operatori
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Tipi di Dati
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Tipi di Dati
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Tipi di Dati
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Character
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Bit
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Integer
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Real
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Time
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Altri tipi scalari
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Std_logic (1/2)
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Std_logic (2/2)
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Vettori
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string
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bit_vector (1/2)
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bit_vector (2/2)
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std_logic_vector
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Tipi e Sottotipi
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Operatori
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Operatori aritmetici e di scorrimento
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Operatori relazionali
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Operatori logici
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Package e Librerie
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Package
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Librerie
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Libreria IEEE (1/2)
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Libreria IEEE (2/2)
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Esempio di conversione
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Esempio di conversione
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Libreria STD
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Apertura di un file
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Il package TEXTIO: Input functions
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Il package TEXTIO: Output functions
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Esempio: Lettura da file
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Esempio: Lettura e scrittura da file
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Processi
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Processi (1/3)
IL VHDL gestisce l’utilizzo di processi
I processi inglobano parti di un progetto
I processi hanno una lista di sensibilità che specifica i segnali che possono causare cambi negli outputs del processo stesso
La lista di sensibilità può essere usata per preservare lo stato di un sistema
Esempio, un flip-flop edge-triggered è sensibile solo ad un particolare fronte del clock: l’uscita cambia se e solo se è arriva un particolare fronte del clock, altrimenti l’uscita rimane invariata
I processi possono essere usati per implementare logica combinatoria, ma molto spesso inglobano logica sequenziale
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Processi (2/3)
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Processi (3/3)
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Processi – esecuzione
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Wait
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Wait
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Istruzioni Sequenziali
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Costrutto condizionale if
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elseif
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Costrutto condizionale case
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Costrutto condizionale case
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Costrutto condizionale case
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Esempio di processo
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Cicli for
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Cicli while
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Concorrenza tra Processi
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Processi Multipli Concorrenti
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Aree concorrenti e sequenziali
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Istruzioni Concorrenti
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Sottoprogrammi (1/3)
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Sottoprogrammi (2/3)
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Sottoprogrammi (3/3)
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Esempi di codice VHDL
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Processo combinatorio
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Processo combinatorio – Esempio 1
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Processo combinatorio – Esempio 2
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Processo combinatorio – Esempio 3
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D Latch
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D Flip-Flop
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D Flip-Flop
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D Flip-Flop
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D Flip-Flop
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8-bit Register
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32-bit Counter (1/2)
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32-bit Counter (2/2)
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Esempio di descrizione RTL (1/4)
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Esempio di descrizione RTL (2/4)
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Esempio di descrizione RTL (3/4)
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Esempio di descrizione RTL (4/4)
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Macchine a stati finiti – Tipo Moore (1/5)
Si rappresenta lo stato presente e l’uscita corrispondente
Le frecce indicano l’evoluzione del circuito a seguito di un impulso di clock
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Macchine a stati finiti – Tipo Moore (2/5)
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Macchine a stati finiti – Tipo Moore (3/5)
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Macchine a stati finiti – Tipo Moore (4/5)
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Macchine a stati finiti – Tipo Moore (5/5)
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Macchina di Moore – Esempio 1
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Macchina di Moore – Esempio 1
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Macchina di Moore – Esempio 1
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Macchina di Moore – Esempio 1
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Macchina di Moore – Esempio 2
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Macchina di Moore – Esempio 2
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Macchina di Moore – Esempio 2
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Macchina di Moore – Esempio 3
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Macchina di Moore – Esempio 3
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Macchina di Moore – Esempio 3
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Macchine a stati finiti – Tipo Mealy
Si rappresenta solo lo stato presente
Le frecce indicano l’evoluzione del circuito e l’uscita corrispondente a seguito di un impulso di clock
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Macchina di Mealy – Esempio
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Macchina di Mealy – Esempio
![Page 147: Fondamenti di VHDL - unirc.it · Processi (1/3) IL VHDL gestisce l’utilizzo di processi I processi inglobano parti di un progetto I processi hanno una lista di sensibilità che](https://reader031.fdocument.pub/reader031/viewer/2022021700/5c4bbfaf93f3c34c550996d4/html5/thumbnails/147.jpg)
Macchina di Mealy – Esempio
![Page 148: Fondamenti di VHDL - unirc.it · Processi (1/3) IL VHDL gestisce l’utilizzo di processi I processi inglobano parti di un progetto I processi hanno una lista di sensibilità che](https://reader031.fdocument.pub/reader031/viewer/2022021700/5c4bbfaf93f3c34c550996d4/html5/thumbnails/148.jpg)
VHDL TESTBENCHES
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Testbench (1/2)
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Testbench (2/2)
![Page 151: Fondamenti di VHDL - unirc.it · Processi (1/3) IL VHDL gestisce l’utilizzo di processi I processi inglobano parti di un progetto I processi hanno una lista di sensibilità che](https://reader031.fdocument.pub/reader031/viewer/2022021700/5c4bbfaf93f3c34c550996d4/html5/thumbnails/151.jpg)
Testbench: Struttura di base (1/3)
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Testbench: Struttura di base (2/3)
![Page 153: Fondamenti di VHDL - unirc.it · Processi (1/3) IL VHDL gestisce l’utilizzo di processi I processi inglobano parti di un progetto I processi hanno una lista di sensibilità che](https://reader031.fdocument.pub/reader031/viewer/2022021700/5c4bbfaf93f3c34c550996d4/html5/thumbnails/153.jpg)
Testbench: Struttura di base (3/3)
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Testbench: Lettura da file (1/4)
![Page 155: Fondamenti di VHDL - unirc.it · Processi (1/3) IL VHDL gestisce l’utilizzo di processi I processi inglobano parti di un progetto I processi hanno una lista di sensibilità che](https://reader031.fdocument.pub/reader031/viewer/2022021700/5c4bbfaf93f3c34c550996d4/html5/thumbnails/155.jpg)
Testbench: Lettura da file (2/4)
![Page 156: Fondamenti di VHDL - unirc.it · Processi (1/3) IL VHDL gestisce l’utilizzo di processi I processi inglobano parti di un progetto I processi hanno una lista di sensibilità che](https://reader031.fdocument.pub/reader031/viewer/2022021700/5c4bbfaf93f3c34c550996d4/html5/thumbnails/156.jpg)
Testbench: Lettura da file (3/4)
![Page 157: Fondamenti di VHDL - unirc.it · Processi (1/3) IL VHDL gestisce l’utilizzo di processi I processi inglobano parti di un progetto I processi hanno una lista di sensibilità che](https://reader031.fdocument.pub/reader031/viewer/2022021700/5c4bbfaf93f3c34c550996d4/html5/thumbnails/157.jpg)
Testbench: Lettura da file (4/4)
![Page 158: Fondamenti di VHDL - unirc.it · Processi (1/3) IL VHDL gestisce l’utilizzo di processi I processi inglobano parti di un progetto I processi hanno una lista di sensibilità che](https://reader031.fdocument.pub/reader031/viewer/2022021700/5c4bbfaf93f3c34c550996d4/html5/thumbnails/158.jpg)
Testbench: Lettura/Scrittura da file (1/2)
![Page 159: Fondamenti di VHDL - unirc.it · Processi (1/3) IL VHDL gestisce l’utilizzo di processi I processi inglobano parti di un progetto I processi hanno una lista di sensibilità che](https://reader031.fdocument.pub/reader031/viewer/2022021700/5c4bbfaf93f3c34c550996d4/html5/thumbnails/159.jpg)
Testbench: Lettura/Scrittura da file (2/2)
![Page 160: Fondamenti di VHDL - unirc.it · Processi (1/3) IL VHDL gestisce l’utilizzo di processi I processi inglobano parti di un progetto I processi hanno una lista di sensibilità che](https://reader031.fdocument.pub/reader031/viewer/2022021700/5c4bbfaf93f3c34c550996d4/html5/thumbnails/160.jpg)
Foreign Language Interface (1/3)
![Page 161: Fondamenti di VHDL - unirc.it · Processi (1/3) IL VHDL gestisce l’utilizzo di processi I processi inglobano parti di un progetto I processi hanno una lista di sensibilità che](https://reader031.fdocument.pub/reader031/viewer/2022021700/5c4bbfaf93f3c34c550996d4/html5/thumbnails/161.jpg)
Foreign Language Interface (2/3)
![Page 162: Fondamenti di VHDL - unirc.it · Processi (1/3) IL VHDL gestisce l’utilizzo di processi I processi inglobano parti di un progetto I processi hanno una lista di sensibilità che](https://reader031.fdocument.pub/reader031/viewer/2022021700/5c4bbfaf93f3c34c550996d4/html5/thumbnails/162.jpg)
Foreign Language Interface (3/3)
![Page 163: Fondamenti di VHDL - unirc.it · Processi (1/3) IL VHDL gestisce l’utilizzo di processi I processi inglobano parti di un progetto I processi hanno una lista di sensibilità che](https://reader031.fdocument.pub/reader031/viewer/2022021700/5c4bbfaf93f3c34c550996d4/html5/thumbnails/163.jpg)
Testbench: Verifica automatica (1/3)
![Page 164: Fondamenti di VHDL - unirc.it · Processi (1/3) IL VHDL gestisce l’utilizzo di processi I processi inglobano parti di un progetto I processi hanno una lista di sensibilità che](https://reader031.fdocument.pub/reader031/viewer/2022021700/5c4bbfaf93f3c34c550996d4/html5/thumbnails/164.jpg)
Testbench: Verifica automatica (2/3)
![Page 165: Fondamenti di VHDL - unirc.it · Processi (1/3) IL VHDL gestisce l’utilizzo di processi I processi inglobano parti di un progetto I processi hanno una lista di sensibilità che](https://reader031.fdocument.pub/reader031/viewer/2022021700/5c4bbfaf93f3c34c550996d4/html5/thumbnails/165.jpg)
Testbench: Verifica automatica (3/3)
![Page 166: Fondamenti di VHDL - unirc.it · Processi (1/3) IL VHDL gestisce l’utilizzo di processi I processi inglobano parti di un progetto I processi hanno una lista di sensibilità che](https://reader031.fdocument.pub/reader031/viewer/2022021700/5c4bbfaf93f3c34c550996d4/html5/thumbnails/166.jpg)
Testbench: Verifica intrinseca (1/5)
![Page 167: Fondamenti di VHDL - unirc.it · Processi (1/3) IL VHDL gestisce l’utilizzo di processi I processi inglobano parti di un progetto I processi hanno una lista di sensibilità che](https://reader031.fdocument.pub/reader031/viewer/2022021700/5c4bbfaf93f3c34c550996d4/html5/thumbnails/167.jpg)
Testbench: Verifica intrinseca (2/5)
![Page 168: Fondamenti di VHDL - unirc.it · Processi (1/3) IL VHDL gestisce l’utilizzo di processi I processi inglobano parti di un progetto I processi hanno una lista di sensibilità che](https://reader031.fdocument.pub/reader031/viewer/2022021700/5c4bbfaf93f3c34c550996d4/html5/thumbnails/168.jpg)
Testbench: Verifica intrinseca (3/5)
![Page 169: Fondamenti di VHDL - unirc.it · Processi (1/3) IL VHDL gestisce l’utilizzo di processi I processi inglobano parti di un progetto I processi hanno una lista di sensibilità che](https://reader031.fdocument.pub/reader031/viewer/2022021700/5c4bbfaf93f3c34c550996d4/html5/thumbnails/169.jpg)
Testbench: Verifica intrinseca (4/5)
![Page 170: Fondamenti di VHDL - unirc.it · Processi (1/3) IL VHDL gestisce l’utilizzo di processi I processi inglobano parti di un progetto I processi hanno una lista di sensibilità che](https://reader031.fdocument.pub/reader031/viewer/2022021700/5c4bbfaf93f3c34c550996d4/html5/thumbnails/170.jpg)
Testbench: Verifica intrinseca (5/5)